半導体装置の製造方法
【課題】アライメント光によるアライメントマークの検出感度を向上させて、低コストで貫通孔の位置合わせを行う。アライメントマークの誤検出を防ぐ。また、アライメントマーク検出時のアライメント光の露光マージンを大きくして、微細化に対応可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板の非有効ショット領域において、半導体基板の主面又は主面よりも上方にアライメントマークを形成する。半導体基板の裏面の方から、アライメントマークが形成された位置に対応する開口を形成する。半導体基板内に形成されている半導体装置の構成パターンと露光用マスクパターンとの位置合わせをして、有効ショット領域の半導体基板内に貫通孔を形成する。
【解決手段】半導体基板の非有効ショット領域において、半導体基板の主面又は主面よりも上方にアライメントマークを形成する。半導体基板の裏面の方から、アライメントマークが形成された位置に対応する開口を形成する。半導体基板内に形成されている半導体装置の構成パターンと露光用マスクパターンとの位置合わせをして、有効ショット領域の半導体基板内に貫通孔を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
複数の半導体チップを積層して高機能を実現した半導体装置では、半導体チップを貫通するようにして設けられた貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）によって、上下の半導体チップを電気的に接続する構造が用いられる。このような半導体装置では、予めウェハのチップ領域又はスクライブ領域にアライメントマーク（Ａｌｉｇｎｍｅｎｔ Ｍａｒｋ；以下、「ＡＭ」と記載する）を設け、このＡＭをアライメント光で検出することにより、貫通電極用の貫通孔を位置合わせして形成する。
【０００３】
特許文献１（特開２００９−２７７７１９号公報）には、基板の主面上に設けた層間絶縁膜内に、層間絶縁膜の表面から貫通孔の形成及び導電材料の埋設を行うことにより貫通電極を完成させる製造方法が開示されている。この製造方法では、層間絶縁膜内にＡＭを設け、層間絶縁膜の表面側から、このＡＭを検出することにより、貫通孔等の位置合わせを行っている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２７７７１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来のＡＭの検出方法では、ＡＭがウェハの内部に設けられるため、ウェハ内にアライメント光を透過させてＡＭの検出を行っていた。しかしながら、従来の方法では、透過性の高いアライメント光として近赤外線を使用しなければならず、専用の近赤外アライメント機構を有する露光装置が必要となり高コストとなっていた。
【０００６】
また、従来のＡＭ検出法では、表面が平坦な厚い基板を透過させるアライメント光を用いてＡＭの検出を行なっているので、隣接して配置されている他の工程で用いられるＡＭを誤検出しやすい問題があった。さらに、微細化が進展するにつれてチップ領域やスクライブ領域の占有面積が小さくなっていた。このため、チップ領域又はスクライブ領域にＡＭを形成すると、ＡＭを正確に検出できない場合があった。
【課題を解決するための手段】
【０００７】
一実施形態は、
半導体装置が形成される有効ショット領域と前記半導体装置が形成されない非有効ショット領域と、を主面に有する半導体基板を用いた半導体装置の製造方法であって、
前記非有効ショット領域の前記主面又は前記主面よりも上方にアライメントマークを形成する工程と、
前記半導体基板の前記主面に対して反対側の裏面の方から前記半導体基板をエッチングすることにより、前記アライメントマークが形成された位置に対応する開口を形成する工程と、
前記アライメントマークを用いて、前記半導体基板内に形成されている半導体装置の構成パターンと露光用マスクパターンとの位置合わせをして、前記有効ショット領域の前記半導体基板内に、貫通電極の第１の部分を露出させる貫通孔を形成する工程と、
前記貫通孔内に貫通電極の第２の部分を形成する工程と、
を有する半導体装置の製造方法に関する。
【発明の効果】
【０００８】
アライメント光によるＡＭの検出感度を向上させて、低コストで貫通孔の位置合わせを行うことができる。ＡＭの誤検出を防ぐ。また、非有効ショット領域にＡＭを設けることで、ＡＭの検出マージンを大きくして、微細化に対応可能な半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】第1実施例の半導体装置の製造方法を説明する図である。
【図２】第1実施例の半導体装置の製造方法を説明する図である。
【図３】第1実施例の半導体装置の製造方法を説明する図である。
【図４】第1実施例の半導体装置の製造方法を説明する図である。
【図５】第1実施例の半導体装置の製造方法を説明する図である。
【図６】第1実施例の半導体装置の製造方法を説明する図である。
【図７】第1実施例の半導体装置の製造方法を説明する図である。
【図８】第1実施例の半導体装置の製造方法を説明する図である。
【図９】第1実施例の半導体装置の製造方法を説明する図である。
【図１０】第1実施例の半導体装置の製造方法を説明する図である。
【図１１】第1実施例の半導体装置の製造方法を説明する図である。
【図１２】第1実施例の半導体装置の製造方法を説明する図である。
【図１３】第１実施例の半導体装置の製造方法を説明する図である。
【図１４】第１実施例の半導体装置の製造方法を説明する図である。
【図１５】第１実施例の半導体装置の製造方法を説明する図である。
【図１６】第１実施例の半導体装置の製造方法を説明する図である。
【図１７】第２実施例の半導体装置の製造方法を説明する図である。
【図１８】第３実施例の半導体装置の製造方法を説明する図である。
【図１９】第３実施例の半導体装置の製造方法を説明する図である。
【図２０】ＡＭ上の膜厚とアライメント信号との関係を表す図である。
【発明を実施するための形態】
【００１０】
以下に、図面を参照して、本発明に係る半導体装置の製造方法を説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００１１】
（第1実施例）
図１〜１５を参照して、本実施例の、貫通電極を備えた半導体装置の製造方法について説明する。なお、図２〜１４において、Ａ図は有効ショット領域４１の断面図、Ｂ図は非有効ショット領域４２の断面図、Ｃ図は非有効ショット領域４２の平面図を表す。また、Ａ図とＢ図は上下を逆にして示す場合がある。
【００１２】
図１に示すように、シリコン（Ｓｉ）単結晶からなる厚さが例えば８００μｍの半導体基板２を用意する。半導体基板２は、後の工程でリソグラフィーの露光等を行うことにより半導体装置が形成される半導体チップからなる複数の有効ショット領域４１と、半導体装置が形成されない非有効ショット領域４２が存在する。非有効ショット領域とは、正常な半導体装置のパターン形成ができない半導体チップが位置する領域を指す。すなわち、半導体基板は円形で構成され、半導体チップは矩形で構成されるので半導体基板の周端部に掛かった半導体チップでは、一部が半導体基板からはみ出してしまい、パターン形成ができない状態となる。半導体装置の設計が完了した時点で半導体チップのサイズが決まるので、半導体基板において非有効ショット領域となる位置は予め把握することができる。半導体基板の端部にパターン形成を繰り返すと、異物発生の原因となるので、非有効ショット領域にはパターンを形成しない。したがって、非有効ショット領域は半導体装置の製造に寄与しない無駄な領域となっていた。本実施例では、上記の無駄な領域となる非有効ショット領域を利用してＡＭ２５を形成する。本実施例では、図１に示すように、各々対向する位置となる４隅の非有効ショット領域４２を選択してＡＭ２５を形成している。なお、ＡＭ２５を形成する非有効ショット領域４２の数及び位置は図１に限定されず、適宜、所望の数及び位置の非有効ショット領域４２にＡＭ２５を形成することができる。
【００１３】
図２に示すように、半導体基板上に酸化シリコン膜（図示していない）を形成した後、リソグラフィー技術により酸化シリコン膜をパターニングする。パターニングされた酸化シリコン膜をマスクに用いて、非有効ショット領域４２内に複数のＡＭ２５用のトレンチを設けると同時に有効ショット領域４１に素子分離領域用のトレンチを形成する。各々のトレンチの深さは０．２〜０．３μｍとする。酸化シリコン膜のマスクを除去した後、トレンチ内を埋め込むように全面に酸化シリコン膜等の絶縁膜を形成する。半導体基板上の絶縁膜を除去することにより、非有効ショット領域にＡＭ２５を形成すると同時に有効ショット領域に素子分離領域４を形成する。ＡＭ２５は、幅方向に一定のピッチで配列された複数のマークからなる。個々のＡＭの寸法は例えば、幅Ｌ1が１〜３μｍ、長さＬ2が５〜１０μｍ、ピッチＰ（幅Ｌ1とスペース部分の合計長さ）は、２〜６μｍとなるように形成することができる。また、全体の横方向の長さが３０μｍとなるように形成することができる。
【００１４】
図３に示すように、フォトリソグラフィー技術を使用したドライエッチングにより、半導体基板２の主面２ａにリング状の開口を形成する。リング状の開口の深さは、最終的に研削して形成する半導体基板の厚さに応じて設定する。本実施例では５０μｍとする。リング状の開口幅は例えば、２〜３μｍに設定する。
【００１５】
ＣＶＤ法により、リング状の開口の内壁を覆うように窒化シリコン膜を形成する。この後にＣＶＤ法を用いて、リング状の開口内を酸化シリコン膜で充填する。半導体基板２の表面２ａ上の窒化シリコン膜および酸化シリコン膜をエッチングによって除去し、リング状の開口内にのみ窒化シリコン膜および酸化シリコン膜を残存させる。これにより絶縁リング３を形成する。図３Ｄは、図３Ａの点線で囲まれた部分４０を表す平面図である。図３Ｄに示すように、絶縁リング３は、２重のリング状となっている。絶縁リング３はＡＭ２５よりも深くなるように形成する。絶縁リング３は、半導体基板１の所定の領域を囲むように形成される。後述するように、この所定の領域上に、表面バンプ等の貫通電極の第1の部分が形成される。すなわち、所定の領域は、貫通電極の第1の部分の下方に位置する。なお、本実施例では、各貫通電極を囲む２つのリングからなる絶縁リングを形成したが、各貫通電極を囲む絶縁リングは1つであっても良い。また、絶縁リングを設ける代わりに、後に形成する貫通孔の内壁側面上に絶縁膜を形成することにより、他の素子との絶縁を確保しても良い。
【００１６】
図４に示すように、有効ショット領域４１内の活性領域にトランジスタ等の素子１を形成する。スピン法でＳＯＤ膜（Ｓｐｉｎ Ｏｎ Ｄｉｒｅｃｔｒｉｃｓ：ポリシラザン等の塗布系絶縁膜）を堆積した後に、高温の水蒸気（Ｈ2Ｏ）雰囲気中でアニール処理を行い、固体の堆積膜を改質して第１の層間絶縁膜５を形成する。この際、第１の層間絶縁膜５の形成前に、半導体基板２の主面２ａ上に、耐酸化性を備えた窒化シリコン膜などによりライナー膜を形成しても良い。ライナー膜を形成することにより、ＳＯＤ膜のアニール処理に際して、すでに形成されている下層の素子が酸化されてダメージを受けることを防止できる。なお、ＳＯＤ膜の代わりに、ＣＶＤ法で形成した酸化シリコン膜を形成してもよい。
【００１７】
次に、第１の層間絶縁膜５内に、トランジスタ１の不純物拡散層に到達するコンタクトプラグ７を形成する。この後、窒化タングステン（ＷＮ）およびタングステン（Ｗ）を順次、堆積した積層膜を形成しパターニングすることで、コンタクトプラグ７と接続された局所配線８ａを形成する。この際、同時に局所配線８ｂを形成する。局所配線８ｂは、図示していない部分で他の局所配線と導通していてもかまわない。局所配線８ｂは、後の工程で形成する貫通電極プラグと接続するためのパッドとして機能する。
【００１８】
図５に示すように、局所配線８ｂ上を覆うように、ＳＯＤ膜を用いて、第２の層間絶縁膜６を形成する。第２の層間絶縁膜６は、ＣＶＤ法によって形成しても良い。この後に、局所配線８ｂに接続する局所コンタクトプラグ１５Ａを、タングステン等の金属膜で形成する。次に、局所コンタクトプラグ１５Ａに接続するように、アルミニウム（Ａｌ）や銅（Ｃｕ）等で上層の第１配線１４Ａを形成する。第１配線１４Ａを覆うように、第３の層間絶縁膜９を、酸化シリコン膜等で形成する。第３の層間絶縁膜９内に、第１配線１４Ａに接続する第１コンタクトプラグ１５Ｂを、タングステン等の金属膜で形成する。
【００１９】
次に、第３の層間絶縁膜９上に、第１コンタクトプラグ１５Ｂに接続するように、アルミニウム（Ａｌ）や銅（Ｃｕ）等で第２配線１４Ｂを形成する。第２配線１４Ｂを覆うように、第４の層間絶縁膜１０を、酸化シリコン膜等で形成する。第４の層間絶縁膜１０内を貫通して第２配線１４Ｂに接続するように、第２コンタクトプラグ１５Ｃを、タングステン等の金属膜で形成する。
【００２０】
次に、第２コンタクトプラグ１５Ｃに接続されるように、第３配線１４Ｃをアルミニウム等で形成する。第３配線１４Ｃは最上層の配線層であり、表面にバンプ電極を形成する際のパッドを兼ねるので、銅等の自然酸化されやすい金属膜を避けることが好ましい。なお、第２配線１４Ｂや第３配線１４Ｃを形成する際に、デュアルダマシン法やアルミリフロー法を用いて、各配線の下面に接続するコンタクトプラグの形成と配線層の形成を同時に行ってもよい。
【００２１】
図６に示すように、第３配線を覆うように表面に、シリコン酸窒化膜（ＳｉＯＮ）１１を形成する。リソグラフィとドライエッチング法により第３配線１４Ｃの上面を露出させるように酸窒化シリコン膜内に第１の開口５０を形成する。次いで、全面にポリイミド膜１２を形成した後、複数の開口５０を露出させるパターニングを行なう。スパッタにより、半導体基板２の主面２ａ側に、チタン（Ｔｉ）膜上に銅を積層したシード膜１３を形成する。
【００２２】
図７に示すように、半導体基板２の主面２ａ側のシード膜１３上にフォトレジスト２１を形成した後、パターニングを行って、第１の開口内に設けたシード膜１３を露出させるように第２の開口５１を形成する。電界メッキ法により、第２の開口内のシード膜１３上に順に銅バンプ１６、Ｃｕの拡散防止用のＮｉ膜１７、及びＮｉの酸化防止用のＡｕ膜１８を形成する。この銅バンプ１６、Ｎｉ膜１７、及びＡｕ膜１８から表面バンプが構成される。貫通電極の第１の部分は、この表面バンプと、配線８ｂ、１４Ａ〜Ｃ及びコンタクトプラグ１５Ａ〜Ｃからなる配線層から構成される。
【００２３】
図８に示すように、フォトレジスト２１を除去した後、半導体基板の主面２ａ側に、接着層２２を介して、アクリル樹脂または石英等の支持基板からなる支持基板２４を貼り付ける。
【００２４】
図９に示すように、研磨パッド及び研磨剤を用いた研磨や、ＣＭＰ処理などにより半導体基板２の裏面２ｂ側を研削して、絶縁リング３の底部が露出する所定の厚さまで薄膜化する。本実施例では半導体基板２の厚さが８００μｍ、主面２ａに形成された絶縁リング３の深さが５０μｍとしているので、裏面２ｂの表面から７５０μｍだけ半導体基板２を除去する。この時、ＡＭ２５の深さは０．２〜０．３μｍと絶縁リング３よりも浅く形成されているので露出しない。上記のように、研削後の半導体基板は、例えば５０μｍとする。ブラシ又は薬液により、半導体基板２を洗浄する。
【００２５】
図１０(半導体基板を上下反転して記載している)に示すように、半導体基板２の裏面側を覆うように窒化シリコン膜２６を、０．２〜０．４μｍの膜厚に形成する。この窒化シリコン膜は、後の工程で形成する貫通電極プラグに使用する銅が製造工程中に半導体基板２の裏面２ｂ側から内部に拡散して、素子特性に悪影響を与えることを防止する（ゲッタリング効果）。半導体基板２の裏面２ｂ側に、厚さが３〜１０μｍのフォトレジスト膜を形成した後、リソグラフィー技術を用いて、非有効ショット領域のＡＭ２５に対応する領域上に開口を有するフォトレジスト膜のパターン４８を形成する。フォトレジスト膜のパターン４８をマスクに用いた異方性ドライエッチングにより、第３の開口４９を形成する。また、第３の開口４９を形成する際、オーバーエッチングを行って第１層間絶縁膜の表面が露出するまでエッチングしても良い。これにより、ＡＭ２５の段差が露出するので検出感度が増大し、より高精度のアライメントが可能となる。
【００２６】
なお、図１０の工程における第３の開口４９を形成するためのリソグラフィではＡＭが存在しないので、ＡＭを用いずにフォトレジスト膜のパターン４８を形成しなければならない。このパターン合わせには、半導体基板を露光装置にセットした段階で行なわれる粗調整機能を利用する。半導体基板を露光装置にセットすると、図１の平面図に示した半導体基板に結晶方位の目印となるノッチ（切り欠き）４３を検出して所定の位置に固定すると共に上下左右方向、および回転方向の粗調整が行なわれる。この調整段階でのマスクパターンとの合わせズレ量のばらつきは最大でも１００μｍとなる。したがって、１辺が２００μｍ以上となる矩形で第３の開口４９を形成すれば、どのようにズレた場合でも開口４９内にＡＭ２５を露出させることができる。半導体チップの一辺の長さは少なくとも４０００μｍなので、この半導体チップの大きさと比較した場合、開口４９の大きさは充分に小さく、隣接する有効ショット領域４１のパターン形成を阻害することはない。したがって、ＡＭを用いずに露光装置の粗調整機能に基いて第３の開口４９を形成することができる。
【００２７】
図１１に示すように、フォトレジスト膜のパターン４８を除去した後、リソグラフィー技術により有効ショット領域の半導体基板裏面２ｂ側に厚さ２０μｍのフォトレジスト膜３０を形成する。この際、フォトレジスト膜３０は、半導体基板と異なり、可視光に対して透明なのでフォトレジスト膜３０を介してＡＭ２５を検出することが可能である。半導体基板の裏面側から可視光を照射して、ＡＭ２５を検出し、これを基準にして半導体基板内に形成されている半導体装置の構成パターンと露光用マスクパターンとの位置合わせをして、有効ショット領域４１のフォトレジスト膜３０内に開口を設けることにより、フォトレジストパターンを形成する。フォトレジストパターン３０をマスクに用いたエッチングにより、半導体基板内に貫通孔２７を形成する。貫通孔２７は、局所配線８ｂをストッパとして、窒化シリコン膜２６、半導体基板２、及び第１の層間絶縁膜５を貫通するように形成され、その底部において、局所配線８ｂの裏面側が露出する。貫通孔２７を形成するドライエッチングに際しては、半導体基板２のシリコンエッチングと、第１の層間絶縁膜６のエッチングを分けて、２段階のステップで実施してもよい。
【００２８】
従来の方法では、貫通孔を形成する工程において、ＡＭを露出させたりＡＭ上の膜厚を薄くすることなく、半導体基板の主面又は裏面からＡＭにアライメント光を照射して、ＡＭを検出していた。この場合、アライメント光を、半導体基板や層間絶縁膜等の膜中を透過させてＡＭを検出する必要があり、アライメント光として膜の透過性に優れた近赤外線（例えば、波長１０００ｎｍ）を使用する必要があった。しかしながら、このようなアライメント光の照射装置を導入すると高コストとなっていた。また、従来の方法では、ダイシング用に半導体チップ間に設けるスクライブ領域や、チップ領域内にＡＭを設けていた。しかし、半導体装置の微細化が進展するにつれて、これらの領域も小さくなり、アライメント光によりＡＭを検出できる領域が小さくなっていた。
【００２９】
これに対して、本実施例では、図１０の工程で予めＡＭ２５を露出させているため、アライメント光として、従来から用いられている可視光（波長３６０〜７６０ｎｍの電磁波）を使用することができる。この結果、生産コストを低減することができる。また、非有効ショット領域にＡＭを設けているので、有効ショット領域への悪影響を回避できる。有効ショット領域には種々の半導体装置構成部材が形成されており、ＡＭ２５を露出させるために２００μｍ四方の開口を形成すると、必要な構成部材まで除去されてしまい、半導体装置を構成できなくなってしまう。本実施例のように、構成部材が何も形成されていない非有効ショット領域にＡＭ２５を形成することにより、上記の問題を回避すると共にアライメント光によりＡＭ２５を検出できる領域を大きくとることができる。また、非有効ショット領域にＡＭを設けているので、有効ショット領域に配置された他の工程で用いられるＡＭを誤検出することを回避できる。従って、アライメント光の露光マージンを大きくして、ＡＭの検出及び貫通孔の位置合わせを正確に行うことができる。
【００３０】
図１２に示すように、フォトレジストパターン３０を除去する。スパッタリング法により、半導体基板２の裏面２ｂ上の全面にチタン（Ｔｉ）膜又はタンタル（Ｔａ）膜からなるバリア膜２８ａ、銅（Ｃｕ）膜からなるシード膜２８ｂを形成する。
【００３１】
図１３に示すように、半導体基板２の裏面２ｂ側に、貫通孔と同じ位置に開口を有するフォトレジストパターン４５を形成する。電気めっき法により、貫通孔２７内に順に銅バンプ２９、及び半田膜（ＳｎＡｇ膜）３１を形成する。半田膜３１はＳｎＡｇ膜に限定されるわけではなく、例えば、Ｎｉ上にＡｕを堆積したＡｕ／Ｎｉ膜を使用することもできる。このバリア膜２８ａ、シード膜２８ｂ、銅バンプ２９、及び半田膜３１の３層により、裏面バンプ（貫通電極の第２の部分）が形成される。
【００３２】
図１４に示すように、フォトレジストパターン４５を除去する。リフローにより、半田膜３１の表面を凸状とする。
【００３３】
図１５示すように、バリア膜２８ａ及びシード膜２８ｂの露出した部分を除去する。窒化シリコン膜２６に接するようにダイシングテープ（図示していない）を貼り付ける。半導体基板２の主面２ａ側（支持基板を設けた側）から、支持基板を介して接着層にレーザを照射した後、半導体基板２から支持基板２４を剥離させる。半導体基板２に付着した接着層２２を除去した後、半導体基板２に対してダイシングを行う。このようにして半導体チップが得られる。
【００３４】
図１５Ａは半導体チップを主面２ａ側から見た平面図、図１３Ｂは半導体チップを裏面２ｂ側から見た平面図であるが、図１５Ａ及びＢでは貫通電極など主要な構造しか示していない。また、図１５Ｃは、図１５Ａ及びＢのＡ−Ａ方向の断面図を表す。図１５Ａ及びＢに示すように、半導体チップは、ＭＩＳトランジスタ等の素子が形成された素子領域Ｘと、複数の貫通電極が形成された貫通電極領域Ｙを有する。貫通電極は、上端および下端に接続用のバンプ（突起電極）を備えており、複数の半導体チップを積層する際に、貫通電極を介して上下に配置された半導体チップ間が電気的に接続される。貫通電極は、半導体基板を貫通する貫通プラグ（表面バンプ、裏面バンプ）と、半導体基板上の複数の層間絶縁膜を貫通するコンタクトプラグおよび配線層で構成されている。表面バンプと配線層は貫通電極の第１の部分を構成し、裏面バンプは貫通電極の第２の部分を構成する。貫通電極の半導体基板２の中に埋設されている部分の周囲には絶縁リング３が設けられており、これによって、個々の貫通電極と、他の貫通電極および素子との絶縁が確保される。
【００３５】
半導体基板２の裏面２ｂ側における貫通電極の端部には、裏面バンプ（第２の部分）が形成されている。裏面バンプは、バリア膜２８ａ，シード膜２８ｂ、銅バンプ２９、及び半田膜３１の３層により形成されている。半導体基板の主面２ａ側における貫通電極の端部には、表面バンプが形成されている。表面バンプは、シード膜１３、銅バンプ１６、及び半田膜１８の３層により形成されている。裏面バンプと表面バンプは、コンタクトプラグおよび配線層３４によって接続されている。表面バンプと配線層３４は、貫通電極の第1の部分を構成する。裏面バンプは、複数の半導体チップを積層する際に、下層のチップに設けられた表面バンプと接合する。なお、図示していないが、貫通電極は、表面バンプと裏面バンプ間が接続されると共に、局所配線、第１配線、第２配線、及び第３配線のいずれかを用いて、ＭＩＳトランジスタ等の素子と電気的に接続する内部配線を有していてもよい。
【００３６】
図１６に示すように、異なる半導体チップの表面バンプと裏面バンプが互いに接するようにして、複数の半導体チップ３２ａ、３２ｂなどをマウントする。リフローにより、それぞれの表面バンプと裏面バンプの半田膜を接合する。半導体チップ間にアンダーフィル３５を充填した後、複数の半導体チップを、パッケージ基板３９上にマウントする。この後、モールドレジン３７によってモールドすることにより、本実施例の半導体装置が完成する。本実施例の半導体装置としては、例えば、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の記憶デバイスや、ＭＰＵ、ＤＳＰ等の演算処理デバイスを挙げることができる。
【００３７】
従来の方法では、貫通孔を形成する際、ＡＭを露出させたりＡＭ上の膜厚を薄くすることなく、半導体基板の主面又は裏面からＡＭにアライメント光を照射して、ＡＭを検出していた。この場合、アライメント光として膜の透過性に優れた近赤外線を使用する必要があった。しかしながら、このようなアライメント光の照射装置を導入すると高コストとなっていた。また、従来の方法では、スクライブ領域やチップ領域内にＡＭを設けていた。このため、半導体装置の微細化が進展するにつれて、これらの領域も微細化し、アライメント光の露光マージンが小さくなったり、他の工程で用いられるＡＭを誤検出していた。
【００３８】
これに対して、本実施例では、図１０の工程で予めＡＭを露出させているため、アライメント光として可視光を使用することができ、生産コストを低減することができる。また、非有効ショット領域にＡＭを設けるため、アライメント光によりＡＭを検出できる領域を大きくすることができる。更に、他の工程で用いられるＡＭの誤検出を回避することができる。この結果、アライメント光の露光マージンを大きくして、ＡＭの検出及び貫通孔の位置合わせを正確に行うことができる。
【００３９】
（第２実施例）
第１実施例では、図１０の工程で半導体基板の裏面２ｂ側から、ＡＭ２５が露出するまで、第３の開口４９を形成し、露出したＡＭ２５に対してアライメント光を照射した。これに対して本実施例では、ＡＭ２５は露出しないが、可視光が透過してＡＭ２５を検出できる程度に、第３の開口４９を形成する点が異なる。以下では、本実施例の製造方法を説明するが、第１実施例と同様の工程についてはその説明を省略する。
【００４０】
第１実施例の図２〜９の工程を行った後、図１７に示すように、半導体基板２の裏面２ｂ上に窒化シリコン膜２６を形成する。窒化シリコン膜２６上にフォトレジストパターン４８を形成する。フォトレジストパターン４８をマスクに用いて、ＡＭ２５上に所定の膜厚で半導体基板が残留するように第３の開口４９を形成する。ＡＭ２５上に残留する膜厚はアライメントマーク２５の検出条件によって適宜、設定することができる。アライメント光として可視光を使用する場合には、安定的にＡＭを検出可能な膜厚として、第３の開口４９の底面とＡＭ上面間の膜厚が１５μｍ以下とすることが好ましい。
【００４１】
これ以降は、第１実施例の図１１〜１６の工程を実施する。
【００４２】
本実施例では、図１７の工程においてＡＭ２５を露出させない浅い第３の開口４９を形成するため、エッチングの時間を短縮してスループットを向上させることができる。なお、本実施例のように、ＡＭ２５上に半導体基板が残留してＡＭ２５が露出しない場合であっても、ＡＭ２５上の半導体基板は所定の膜厚だけ除去されて薄くなっているため、ＡＭの検出感度を向上させることができる。
【００４３】
図２０は、アライメント光として近赤外線（波長１０００ｎｍ）と可視光（波長６３３ｎｍ）を用いた場合の、ＡＭ上のシリコンの膜厚とアライメント信号との関係を表す図である。図２０に示すように、アライメント光として近赤外線（波長１０００ｎｍ）を使用した場合には、シリコンが７２５μｍの厚い膜厚であっても高い感度でＡＭを検出することができる。これに対して、アライメント光として可視光（波長６３３ｎｍ）を使用した場合には、シリコンの膜厚が増加するにつれてアライメント信号が減少し、シリコンの膜厚が約３５μｍで０となっている。アライメント信号が０付近では安定したＡＭの検出が不可能であり、アライメント信号が最大値の半分の値を示すシリコン膜厚が１５μｍまでは、アライメント光として可視光を使用した場合であっても安定したＡＭの検出が可能となる。従って、ＡＭの上面上の半導体基板の膜厚（第３の開口４９の底面とＡＭ間の膜厚）は１５μｍ以下とすることが好ましい。
【００４４】
（第３実施例）
第１実施例では、図２の工程で半導体基板の主面２ａに、ＡＭ２５を形成した。これに対して本実施例では、第２の層間絶縁膜６内にＡＭ２５を形成する点が異なる。以下では、本実施例の製造方法を説明するが、第１実施例と同様の工程についてはその説明を省略する。
【００４５】
第１実施例の図２のＡＭ２５の形成を行うことなく、図３〜４の工程を行う。次に、図１８に示すように、局所配線８ｂ上を覆うように、ＳＯＤ膜を用いて、第２の層間絶縁膜６を形成する。この後、リソグラフィー技術とドライエッチングにより、有効ショット領域４１において局所配線８ｂを露出させるコンタクトホールと、非有効ショット領域４２においてＡＭ用のトレンチを同時に形成する。コンタクトホールとＡＭ用のトレンチ内にタングステン等の導電材料を埋め込むことによりそれぞれ、局所コンタクトプラグ１５Ａ及びＡＭ２５を形成する。次に、局所コンタクトプラグ１５Ａに接続するように、第１配線１４Ａを形成する。第１配線１４Ａを覆うように、第３の層間絶縁膜９を形成する。第３の層間絶縁膜９内に、第１配線１４Ａに接続する第１コンタクトプラグ１５Ｂを形成する。
【００４６】
次に、第３の層間絶縁膜９上に、第１コンタクトプラグ１５Ｂに接続するように第２配線１４Ｂを形成する。第２配線１４Ｂを覆うように、第４の層間絶縁膜１０を形成した後、第４の層間絶縁膜１０内を貫通して第２配線１４Ｂに接続するように第２コンタクトプラグ１５Ｃを形成する。次に、第２コンタクトプラグ１５Ｃに接続されるように、第３配線１４Ｃを形成する。
【００４７】
次に、第１実施例の図６〜９の工程を実施する。図１９に示すように、半導体基板２の裏面上に窒化シリコン膜２６を形成する。半導体基板２の裏面２ｂ上に、ＡＭに対応するチップ領域上に開口を有するフォトレジストパターン４８を形成する。フォトレジストパターン４８をマスクに用いた異方性ドライエッチングにより、ＡＭ２５が露出するように、第３の開口４９を形成する。なお、ＡＭ２５を検出できる程度の膜厚を、ＡＭ２５上に残留させても良い。
【００４８】
これ以降は、第１実施例の図１１〜１６の工程を実施する。
【００４９】
本実施例では、局所コンタクトプラグ１５ＡとＡＭ２５の形成工程を同時に行うことができる。このため、第１実施例のようにＡＭを形成するための追加の工程を設ける必要がなく、生産コストを低減することができる。
【符号の説明】
【００５０】
１ 素子
２ 半導体基板
２ａ 主面
２ｂ 裏面
３ 絶縁リング
４ 素子分離領域
５ 第１の層間絶縁膜
６ 第２の層間絶縁膜
７ コンタクトプラグ
８ａ、８ｂ 局所配線
９ 第３の層間絶縁膜
１０ 第４の層間絶縁膜
１１ 酸窒化シリコン膜（ＳｉＯＮ）
１２ ポリイミド膜
１３ シード膜
１４Ａ 第１配線
１４Ｂ 第２配線
１４Ｃ 第３配線
１５Ａ 局所コンタクトプラグ
１５Ｂ 第１コンタクトプラグ
１５Ｃ 第２コンタクトプラグ
１６ 銅バンプ
１７ Ｎｉ膜
１８ Ａｕ膜
２０ チップ領域
２１ フォトレジスト
２２ 接着剤
２４ 支持基板
２５ アライメントマーク（ＡＭ）
２６ 窒化シリコン膜
２７ 貫通孔
２８ａ バリア膜
２８ｂ シード膜
２９ 銅バンプ
３０ フォトレジストパターン
３１ 半田膜（ＳｎＡｇ膜）
３２ａ、３２ｂ 半導体チップ
３５ アンダーフィル
３７ モールドレジン
３８ ソルダーボール
３９ パッケージ基板
４１ 有効ショット領域
４２ 有効ショット領域
４５、４８ フォトレジストパターン
４９ 第３の開口
５０ 第１の開口
５１ 第２の開口
Ｘ 素子領域
Ｙ 貫通電極領域
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
複数の半導体チップを積層して高機能を実現した半導体装置では、半導体チップを貫通するようにして設けられた貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）によって、上下の半導体チップを電気的に接続する構造が用いられる。このような半導体装置では、予めウェハのチップ領域又はスクライブ領域にアライメントマーク（Ａｌｉｇｎｍｅｎｔ Ｍａｒｋ；以下、「ＡＭ」と記載する）を設け、このＡＭをアライメント光で検出することにより、貫通電極用の貫通孔を位置合わせして形成する。
【０００３】
特許文献１（特開２００９−２７７７１９号公報）には、基板の主面上に設けた層間絶縁膜内に、層間絶縁膜の表面から貫通孔の形成及び導電材料の埋設を行うことにより貫通電極を完成させる製造方法が開示されている。この製造方法では、層間絶縁膜内にＡＭを設け、層間絶縁膜の表面側から、このＡＭを検出することにより、貫通孔等の位置合わせを行っている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２７７７１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来のＡＭの検出方法では、ＡＭがウェハの内部に設けられるため、ウェハ内にアライメント光を透過させてＡＭの検出を行っていた。しかしながら、従来の方法では、透過性の高いアライメント光として近赤外線を使用しなければならず、専用の近赤外アライメント機構を有する露光装置が必要となり高コストとなっていた。
【０００６】
また、従来のＡＭ検出法では、表面が平坦な厚い基板を透過させるアライメント光を用いてＡＭの検出を行なっているので、隣接して配置されている他の工程で用いられるＡＭを誤検出しやすい問題があった。さらに、微細化が進展するにつれてチップ領域やスクライブ領域の占有面積が小さくなっていた。このため、チップ領域又はスクライブ領域にＡＭを形成すると、ＡＭを正確に検出できない場合があった。
【課題を解決するための手段】
【０００７】
一実施形態は、
半導体装置が形成される有効ショット領域と前記半導体装置が形成されない非有効ショット領域と、を主面に有する半導体基板を用いた半導体装置の製造方法であって、
前記非有効ショット領域の前記主面又は前記主面よりも上方にアライメントマークを形成する工程と、
前記半導体基板の前記主面に対して反対側の裏面の方から前記半導体基板をエッチングすることにより、前記アライメントマークが形成された位置に対応する開口を形成する工程と、
前記アライメントマークを用いて、前記半導体基板内に形成されている半導体装置の構成パターンと露光用マスクパターンとの位置合わせをして、前記有効ショット領域の前記半導体基板内に、貫通電極の第１の部分を露出させる貫通孔を形成する工程と、
前記貫通孔内に貫通電極の第２の部分を形成する工程と、
を有する半導体装置の製造方法に関する。
【発明の効果】
【０００８】
アライメント光によるＡＭの検出感度を向上させて、低コストで貫通孔の位置合わせを行うことができる。ＡＭの誤検出を防ぐ。また、非有効ショット領域にＡＭを設けることで、ＡＭの検出マージンを大きくして、微細化に対応可能な半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】第1実施例の半導体装置の製造方法を説明する図である。
【図２】第1実施例の半導体装置の製造方法を説明する図である。
【図３】第1実施例の半導体装置の製造方法を説明する図である。
【図４】第1実施例の半導体装置の製造方法を説明する図である。
【図５】第1実施例の半導体装置の製造方法を説明する図である。
【図６】第1実施例の半導体装置の製造方法を説明する図である。
【図７】第1実施例の半導体装置の製造方法を説明する図である。
【図８】第1実施例の半導体装置の製造方法を説明する図である。
【図９】第1実施例の半導体装置の製造方法を説明する図である。
【図１０】第1実施例の半導体装置の製造方法を説明する図である。
【図１１】第1実施例の半導体装置の製造方法を説明する図である。
【図１２】第1実施例の半導体装置の製造方法を説明する図である。
【図１３】第１実施例の半導体装置の製造方法を説明する図である。
【図１４】第１実施例の半導体装置の製造方法を説明する図である。
【図１５】第１実施例の半導体装置の製造方法を説明する図である。
【図１６】第１実施例の半導体装置の製造方法を説明する図である。
【図１７】第２実施例の半導体装置の製造方法を説明する図である。
【図１８】第３実施例の半導体装置の製造方法を説明する図である。
【図１９】第３実施例の半導体装置の製造方法を説明する図である。
【図２０】ＡＭ上の膜厚とアライメント信号との関係を表す図である。
【発明を実施するための形態】
【００１０】
以下に、図面を参照して、本発明に係る半導体装置の製造方法を説明する。なお、これらの実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。
【００１１】
（第1実施例）
図１〜１５を参照して、本実施例の、貫通電極を備えた半導体装置の製造方法について説明する。なお、図２〜１４において、Ａ図は有効ショット領域４１の断面図、Ｂ図は非有効ショット領域４２の断面図、Ｃ図は非有効ショット領域４２の平面図を表す。また、Ａ図とＢ図は上下を逆にして示す場合がある。
【００１２】
図１に示すように、シリコン（Ｓｉ）単結晶からなる厚さが例えば８００μｍの半導体基板２を用意する。半導体基板２は、後の工程でリソグラフィーの露光等を行うことにより半導体装置が形成される半導体チップからなる複数の有効ショット領域４１と、半導体装置が形成されない非有効ショット領域４２が存在する。非有効ショット領域とは、正常な半導体装置のパターン形成ができない半導体チップが位置する領域を指す。すなわち、半導体基板は円形で構成され、半導体チップは矩形で構成されるので半導体基板の周端部に掛かった半導体チップでは、一部が半導体基板からはみ出してしまい、パターン形成ができない状態となる。半導体装置の設計が完了した時点で半導体チップのサイズが決まるので、半導体基板において非有効ショット領域となる位置は予め把握することができる。半導体基板の端部にパターン形成を繰り返すと、異物発生の原因となるので、非有効ショット領域にはパターンを形成しない。したがって、非有効ショット領域は半導体装置の製造に寄与しない無駄な領域となっていた。本実施例では、上記の無駄な領域となる非有効ショット領域を利用してＡＭ２５を形成する。本実施例では、図１に示すように、各々対向する位置となる４隅の非有効ショット領域４２を選択してＡＭ２５を形成している。なお、ＡＭ２５を形成する非有効ショット領域４２の数及び位置は図１に限定されず、適宜、所望の数及び位置の非有効ショット領域４２にＡＭ２５を形成することができる。
【００１３】
図２に示すように、半導体基板上に酸化シリコン膜（図示していない）を形成した後、リソグラフィー技術により酸化シリコン膜をパターニングする。パターニングされた酸化シリコン膜をマスクに用いて、非有効ショット領域４２内に複数のＡＭ２５用のトレンチを設けると同時に有効ショット領域４１に素子分離領域用のトレンチを形成する。各々のトレンチの深さは０．２〜０．３μｍとする。酸化シリコン膜のマスクを除去した後、トレンチ内を埋め込むように全面に酸化シリコン膜等の絶縁膜を形成する。半導体基板上の絶縁膜を除去することにより、非有効ショット領域にＡＭ２５を形成すると同時に有効ショット領域に素子分離領域４を形成する。ＡＭ２５は、幅方向に一定のピッチで配列された複数のマークからなる。個々のＡＭの寸法は例えば、幅Ｌ1が１〜３μｍ、長さＬ2が５〜１０μｍ、ピッチＰ（幅Ｌ1とスペース部分の合計長さ）は、２〜６μｍとなるように形成することができる。また、全体の横方向の長さが３０μｍとなるように形成することができる。
【００１４】
図３に示すように、フォトリソグラフィー技術を使用したドライエッチングにより、半導体基板２の主面２ａにリング状の開口を形成する。リング状の開口の深さは、最終的に研削して形成する半導体基板の厚さに応じて設定する。本実施例では５０μｍとする。リング状の開口幅は例えば、２〜３μｍに設定する。
【００１５】
ＣＶＤ法により、リング状の開口の内壁を覆うように窒化シリコン膜を形成する。この後にＣＶＤ法を用いて、リング状の開口内を酸化シリコン膜で充填する。半導体基板２の表面２ａ上の窒化シリコン膜および酸化シリコン膜をエッチングによって除去し、リング状の開口内にのみ窒化シリコン膜および酸化シリコン膜を残存させる。これにより絶縁リング３を形成する。図３Ｄは、図３Ａの点線で囲まれた部分４０を表す平面図である。図３Ｄに示すように、絶縁リング３は、２重のリング状となっている。絶縁リング３はＡＭ２５よりも深くなるように形成する。絶縁リング３は、半導体基板１の所定の領域を囲むように形成される。後述するように、この所定の領域上に、表面バンプ等の貫通電極の第1の部分が形成される。すなわち、所定の領域は、貫通電極の第1の部分の下方に位置する。なお、本実施例では、各貫通電極を囲む２つのリングからなる絶縁リングを形成したが、各貫通電極を囲む絶縁リングは1つであっても良い。また、絶縁リングを設ける代わりに、後に形成する貫通孔の内壁側面上に絶縁膜を形成することにより、他の素子との絶縁を確保しても良い。
【００１６】
図４に示すように、有効ショット領域４１内の活性領域にトランジスタ等の素子１を形成する。スピン法でＳＯＤ膜（Ｓｐｉｎ Ｏｎ Ｄｉｒｅｃｔｒｉｃｓ：ポリシラザン等の塗布系絶縁膜）を堆積した後に、高温の水蒸気（Ｈ2Ｏ）雰囲気中でアニール処理を行い、固体の堆積膜を改質して第１の層間絶縁膜５を形成する。この際、第１の層間絶縁膜５の形成前に、半導体基板２の主面２ａ上に、耐酸化性を備えた窒化シリコン膜などによりライナー膜を形成しても良い。ライナー膜を形成することにより、ＳＯＤ膜のアニール処理に際して、すでに形成されている下層の素子が酸化されてダメージを受けることを防止できる。なお、ＳＯＤ膜の代わりに、ＣＶＤ法で形成した酸化シリコン膜を形成してもよい。
【００１７】
次に、第１の層間絶縁膜５内に、トランジスタ１の不純物拡散層に到達するコンタクトプラグ７を形成する。この後、窒化タングステン（ＷＮ）およびタングステン（Ｗ）を順次、堆積した積層膜を形成しパターニングすることで、コンタクトプラグ７と接続された局所配線８ａを形成する。この際、同時に局所配線８ｂを形成する。局所配線８ｂは、図示していない部分で他の局所配線と導通していてもかまわない。局所配線８ｂは、後の工程で形成する貫通電極プラグと接続するためのパッドとして機能する。
【００１８】
図５に示すように、局所配線８ｂ上を覆うように、ＳＯＤ膜を用いて、第２の層間絶縁膜６を形成する。第２の層間絶縁膜６は、ＣＶＤ法によって形成しても良い。この後に、局所配線８ｂに接続する局所コンタクトプラグ１５Ａを、タングステン等の金属膜で形成する。次に、局所コンタクトプラグ１５Ａに接続するように、アルミニウム（Ａｌ）や銅（Ｃｕ）等で上層の第１配線１４Ａを形成する。第１配線１４Ａを覆うように、第３の層間絶縁膜９を、酸化シリコン膜等で形成する。第３の層間絶縁膜９内に、第１配線１４Ａに接続する第１コンタクトプラグ１５Ｂを、タングステン等の金属膜で形成する。
【００１９】
次に、第３の層間絶縁膜９上に、第１コンタクトプラグ１５Ｂに接続するように、アルミニウム（Ａｌ）や銅（Ｃｕ）等で第２配線１４Ｂを形成する。第２配線１４Ｂを覆うように、第４の層間絶縁膜１０を、酸化シリコン膜等で形成する。第４の層間絶縁膜１０内を貫通して第２配線１４Ｂに接続するように、第２コンタクトプラグ１５Ｃを、タングステン等の金属膜で形成する。
【００２０】
次に、第２コンタクトプラグ１５Ｃに接続されるように、第３配線１４Ｃをアルミニウム等で形成する。第３配線１４Ｃは最上層の配線層であり、表面にバンプ電極を形成する際のパッドを兼ねるので、銅等の自然酸化されやすい金属膜を避けることが好ましい。なお、第２配線１４Ｂや第３配線１４Ｃを形成する際に、デュアルダマシン法やアルミリフロー法を用いて、各配線の下面に接続するコンタクトプラグの形成と配線層の形成を同時に行ってもよい。
【００２１】
図６に示すように、第３配線を覆うように表面に、シリコン酸窒化膜（ＳｉＯＮ）１１を形成する。リソグラフィとドライエッチング法により第３配線１４Ｃの上面を露出させるように酸窒化シリコン膜内に第１の開口５０を形成する。次いで、全面にポリイミド膜１２を形成した後、複数の開口５０を露出させるパターニングを行なう。スパッタにより、半導体基板２の主面２ａ側に、チタン（Ｔｉ）膜上に銅を積層したシード膜１３を形成する。
【００２２】
図７に示すように、半導体基板２の主面２ａ側のシード膜１３上にフォトレジスト２１を形成した後、パターニングを行って、第１の開口内に設けたシード膜１３を露出させるように第２の開口５１を形成する。電界メッキ法により、第２の開口内のシード膜１３上に順に銅バンプ１６、Ｃｕの拡散防止用のＮｉ膜１７、及びＮｉの酸化防止用のＡｕ膜１８を形成する。この銅バンプ１６、Ｎｉ膜１７、及びＡｕ膜１８から表面バンプが構成される。貫通電極の第１の部分は、この表面バンプと、配線８ｂ、１４Ａ〜Ｃ及びコンタクトプラグ１５Ａ〜Ｃからなる配線層から構成される。
【００２３】
図８に示すように、フォトレジスト２１を除去した後、半導体基板の主面２ａ側に、接着層２２を介して、アクリル樹脂または石英等の支持基板からなる支持基板２４を貼り付ける。
【００２４】
図９に示すように、研磨パッド及び研磨剤を用いた研磨や、ＣＭＰ処理などにより半導体基板２の裏面２ｂ側を研削して、絶縁リング３の底部が露出する所定の厚さまで薄膜化する。本実施例では半導体基板２の厚さが８００μｍ、主面２ａに形成された絶縁リング３の深さが５０μｍとしているので、裏面２ｂの表面から７５０μｍだけ半導体基板２を除去する。この時、ＡＭ２５の深さは０．２〜０．３μｍと絶縁リング３よりも浅く形成されているので露出しない。上記のように、研削後の半導体基板は、例えば５０μｍとする。ブラシ又は薬液により、半導体基板２を洗浄する。
【００２５】
図１０(半導体基板を上下反転して記載している)に示すように、半導体基板２の裏面側を覆うように窒化シリコン膜２６を、０．２〜０．４μｍの膜厚に形成する。この窒化シリコン膜は、後の工程で形成する貫通電極プラグに使用する銅が製造工程中に半導体基板２の裏面２ｂ側から内部に拡散して、素子特性に悪影響を与えることを防止する（ゲッタリング効果）。半導体基板２の裏面２ｂ側に、厚さが３〜１０μｍのフォトレジスト膜を形成した後、リソグラフィー技術を用いて、非有効ショット領域のＡＭ２５に対応する領域上に開口を有するフォトレジスト膜のパターン４８を形成する。フォトレジスト膜のパターン４８をマスクに用いた異方性ドライエッチングにより、第３の開口４９を形成する。また、第３の開口４９を形成する際、オーバーエッチングを行って第１層間絶縁膜の表面が露出するまでエッチングしても良い。これにより、ＡＭ２５の段差が露出するので検出感度が増大し、より高精度のアライメントが可能となる。
【００２６】
なお、図１０の工程における第３の開口４９を形成するためのリソグラフィではＡＭが存在しないので、ＡＭを用いずにフォトレジスト膜のパターン４８を形成しなければならない。このパターン合わせには、半導体基板を露光装置にセットした段階で行なわれる粗調整機能を利用する。半導体基板を露光装置にセットすると、図１の平面図に示した半導体基板に結晶方位の目印となるノッチ（切り欠き）４３を検出して所定の位置に固定すると共に上下左右方向、および回転方向の粗調整が行なわれる。この調整段階でのマスクパターンとの合わせズレ量のばらつきは最大でも１００μｍとなる。したがって、１辺が２００μｍ以上となる矩形で第３の開口４９を形成すれば、どのようにズレた場合でも開口４９内にＡＭ２５を露出させることができる。半導体チップの一辺の長さは少なくとも４０００μｍなので、この半導体チップの大きさと比較した場合、開口４９の大きさは充分に小さく、隣接する有効ショット領域４１のパターン形成を阻害することはない。したがって、ＡＭを用いずに露光装置の粗調整機能に基いて第３の開口４９を形成することができる。
【００２７】
図１１に示すように、フォトレジスト膜のパターン４８を除去した後、リソグラフィー技術により有効ショット領域の半導体基板裏面２ｂ側に厚さ２０μｍのフォトレジスト膜３０を形成する。この際、フォトレジスト膜３０は、半導体基板と異なり、可視光に対して透明なのでフォトレジスト膜３０を介してＡＭ２５を検出することが可能である。半導体基板の裏面側から可視光を照射して、ＡＭ２５を検出し、これを基準にして半導体基板内に形成されている半導体装置の構成パターンと露光用マスクパターンとの位置合わせをして、有効ショット領域４１のフォトレジスト膜３０内に開口を設けることにより、フォトレジストパターンを形成する。フォトレジストパターン３０をマスクに用いたエッチングにより、半導体基板内に貫通孔２７を形成する。貫通孔２７は、局所配線８ｂをストッパとして、窒化シリコン膜２６、半導体基板２、及び第１の層間絶縁膜５を貫通するように形成され、その底部において、局所配線８ｂの裏面側が露出する。貫通孔２７を形成するドライエッチングに際しては、半導体基板２のシリコンエッチングと、第１の層間絶縁膜６のエッチングを分けて、２段階のステップで実施してもよい。
【００２８】
従来の方法では、貫通孔を形成する工程において、ＡＭを露出させたりＡＭ上の膜厚を薄くすることなく、半導体基板の主面又は裏面からＡＭにアライメント光を照射して、ＡＭを検出していた。この場合、アライメント光を、半導体基板や層間絶縁膜等の膜中を透過させてＡＭを検出する必要があり、アライメント光として膜の透過性に優れた近赤外線（例えば、波長１０００ｎｍ）を使用する必要があった。しかしながら、このようなアライメント光の照射装置を導入すると高コストとなっていた。また、従来の方法では、ダイシング用に半導体チップ間に設けるスクライブ領域や、チップ領域内にＡＭを設けていた。しかし、半導体装置の微細化が進展するにつれて、これらの領域も小さくなり、アライメント光によりＡＭを検出できる領域が小さくなっていた。
【００２９】
これに対して、本実施例では、図１０の工程で予めＡＭ２５を露出させているため、アライメント光として、従来から用いられている可視光（波長３６０〜７６０ｎｍの電磁波）を使用することができる。この結果、生産コストを低減することができる。また、非有効ショット領域にＡＭを設けているので、有効ショット領域への悪影響を回避できる。有効ショット領域には種々の半導体装置構成部材が形成されており、ＡＭ２５を露出させるために２００μｍ四方の開口を形成すると、必要な構成部材まで除去されてしまい、半導体装置を構成できなくなってしまう。本実施例のように、構成部材が何も形成されていない非有効ショット領域にＡＭ２５を形成することにより、上記の問題を回避すると共にアライメント光によりＡＭ２５を検出できる領域を大きくとることができる。また、非有効ショット領域にＡＭを設けているので、有効ショット領域に配置された他の工程で用いられるＡＭを誤検出することを回避できる。従って、アライメント光の露光マージンを大きくして、ＡＭの検出及び貫通孔の位置合わせを正確に行うことができる。
【００３０】
図１２に示すように、フォトレジストパターン３０を除去する。スパッタリング法により、半導体基板２の裏面２ｂ上の全面にチタン（Ｔｉ）膜又はタンタル（Ｔａ）膜からなるバリア膜２８ａ、銅（Ｃｕ）膜からなるシード膜２８ｂを形成する。
【００３１】
図１３に示すように、半導体基板２の裏面２ｂ側に、貫通孔と同じ位置に開口を有するフォトレジストパターン４５を形成する。電気めっき法により、貫通孔２７内に順に銅バンプ２９、及び半田膜（ＳｎＡｇ膜）３１を形成する。半田膜３１はＳｎＡｇ膜に限定されるわけではなく、例えば、Ｎｉ上にＡｕを堆積したＡｕ／Ｎｉ膜を使用することもできる。このバリア膜２８ａ、シード膜２８ｂ、銅バンプ２９、及び半田膜３１の３層により、裏面バンプ（貫通電極の第２の部分）が形成される。
【００３２】
図１４に示すように、フォトレジストパターン４５を除去する。リフローにより、半田膜３１の表面を凸状とする。
【００３３】
図１５示すように、バリア膜２８ａ及びシード膜２８ｂの露出した部分を除去する。窒化シリコン膜２６に接するようにダイシングテープ（図示していない）を貼り付ける。半導体基板２の主面２ａ側（支持基板を設けた側）から、支持基板を介して接着層にレーザを照射した後、半導体基板２から支持基板２４を剥離させる。半導体基板２に付着した接着層２２を除去した後、半導体基板２に対してダイシングを行う。このようにして半導体チップが得られる。
【００３４】
図１５Ａは半導体チップを主面２ａ側から見た平面図、図１３Ｂは半導体チップを裏面２ｂ側から見た平面図であるが、図１５Ａ及びＢでは貫通電極など主要な構造しか示していない。また、図１５Ｃは、図１５Ａ及びＢのＡ−Ａ方向の断面図を表す。図１５Ａ及びＢに示すように、半導体チップは、ＭＩＳトランジスタ等の素子が形成された素子領域Ｘと、複数の貫通電極が形成された貫通電極領域Ｙを有する。貫通電極は、上端および下端に接続用のバンプ（突起電極）を備えており、複数の半導体チップを積層する際に、貫通電極を介して上下に配置された半導体チップ間が電気的に接続される。貫通電極は、半導体基板を貫通する貫通プラグ（表面バンプ、裏面バンプ）と、半導体基板上の複数の層間絶縁膜を貫通するコンタクトプラグおよび配線層で構成されている。表面バンプと配線層は貫通電極の第１の部分を構成し、裏面バンプは貫通電極の第２の部分を構成する。貫通電極の半導体基板２の中に埋設されている部分の周囲には絶縁リング３が設けられており、これによって、個々の貫通電極と、他の貫通電極および素子との絶縁が確保される。
【００３５】
半導体基板２の裏面２ｂ側における貫通電極の端部には、裏面バンプ（第２の部分）が形成されている。裏面バンプは、バリア膜２８ａ，シード膜２８ｂ、銅バンプ２９、及び半田膜３１の３層により形成されている。半導体基板の主面２ａ側における貫通電極の端部には、表面バンプが形成されている。表面バンプは、シード膜１３、銅バンプ１６、及び半田膜１８の３層により形成されている。裏面バンプと表面バンプは、コンタクトプラグおよび配線層３４によって接続されている。表面バンプと配線層３４は、貫通電極の第1の部分を構成する。裏面バンプは、複数の半導体チップを積層する際に、下層のチップに設けられた表面バンプと接合する。なお、図示していないが、貫通電極は、表面バンプと裏面バンプ間が接続されると共に、局所配線、第１配線、第２配線、及び第３配線のいずれかを用いて、ＭＩＳトランジスタ等の素子と電気的に接続する内部配線を有していてもよい。
【００３６】
図１６に示すように、異なる半導体チップの表面バンプと裏面バンプが互いに接するようにして、複数の半導体チップ３２ａ、３２ｂなどをマウントする。リフローにより、それぞれの表面バンプと裏面バンプの半田膜を接合する。半導体チップ間にアンダーフィル３５を充填した後、複数の半導体チップを、パッケージ基板３９上にマウントする。この後、モールドレジン３７によってモールドすることにより、本実施例の半導体装置が完成する。本実施例の半導体装置としては、例えば、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の記憶デバイスや、ＭＰＵ、ＤＳＰ等の演算処理デバイスを挙げることができる。
【００３７】
従来の方法では、貫通孔を形成する際、ＡＭを露出させたりＡＭ上の膜厚を薄くすることなく、半導体基板の主面又は裏面からＡＭにアライメント光を照射して、ＡＭを検出していた。この場合、アライメント光として膜の透過性に優れた近赤外線を使用する必要があった。しかしながら、このようなアライメント光の照射装置を導入すると高コストとなっていた。また、従来の方法では、スクライブ領域やチップ領域内にＡＭを設けていた。このため、半導体装置の微細化が進展するにつれて、これらの領域も微細化し、アライメント光の露光マージンが小さくなったり、他の工程で用いられるＡＭを誤検出していた。
【００３８】
これに対して、本実施例では、図１０の工程で予めＡＭを露出させているため、アライメント光として可視光を使用することができ、生産コストを低減することができる。また、非有効ショット領域にＡＭを設けるため、アライメント光によりＡＭを検出できる領域を大きくすることができる。更に、他の工程で用いられるＡＭの誤検出を回避することができる。この結果、アライメント光の露光マージンを大きくして、ＡＭの検出及び貫通孔の位置合わせを正確に行うことができる。
【００３９】
（第２実施例）
第１実施例では、図１０の工程で半導体基板の裏面２ｂ側から、ＡＭ２５が露出するまで、第３の開口４９を形成し、露出したＡＭ２５に対してアライメント光を照射した。これに対して本実施例では、ＡＭ２５は露出しないが、可視光が透過してＡＭ２５を検出できる程度に、第３の開口４９を形成する点が異なる。以下では、本実施例の製造方法を説明するが、第１実施例と同様の工程についてはその説明を省略する。
【００４０】
第１実施例の図２〜９の工程を行った後、図１７に示すように、半導体基板２の裏面２ｂ上に窒化シリコン膜２６を形成する。窒化シリコン膜２６上にフォトレジストパターン４８を形成する。フォトレジストパターン４８をマスクに用いて、ＡＭ２５上に所定の膜厚で半導体基板が残留するように第３の開口４９を形成する。ＡＭ２５上に残留する膜厚はアライメントマーク２５の検出条件によって適宜、設定することができる。アライメント光として可視光を使用する場合には、安定的にＡＭを検出可能な膜厚として、第３の開口４９の底面とＡＭ上面間の膜厚が１５μｍ以下とすることが好ましい。
【００４１】
これ以降は、第１実施例の図１１〜１６の工程を実施する。
【００４２】
本実施例では、図１７の工程においてＡＭ２５を露出させない浅い第３の開口４９を形成するため、エッチングの時間を短縮してスループットを向上させることができる。なお、本実施例のように、ＡＭ２５上に半導体基板が残留してＡＭ２５が露出しない場合であっても、ＡＭ２５上の半導体基板は所定の膜厚だけ除去されて薄くなっているため、ＡＭの検出感度を向上させることができる。
【００４３】
図２０は、アライメント光として近赤外線（波長１０００ｎｍ）と可視光（波長６３３ｎｍ）を用いた場合の、ＡＭ上のシリコンの膜厚とアライメント信号との関係を表す図である。図２０に示すように、アライメント光として近赤外線（波長１０００ｎｍ）を使用した場合には、シリコンが７２５μｍの厚い膜厚であっても高い感度でＡＭを検出することができる。これに対して、アライメント光として可視光（波長６３３ｎｍ）を使用した場合には、シリコンの膜厚が増加するにつれてアライメント信号が減少し、シリコンの膜厚が約３５μｍで０となっている。アライメント信号が０付近では安定したＡＭの検出が不可能であり、アライメント信号が最大値の半分の値を示すシリコン膜厚が１５μｍまでは、アライメント光として可視光を使用した場合であっても安定したＡＭの検出が可能となる。従って、ＡＭの上面上の半導体基板の膜厚（第３の開口４９の底面とＡＭ間の膜厚）は１５μｍ以下とすることが好ましい。
【００４４】
（第３実施例）
第１実施例では、図２の工程で半導体基板の主面２ａに、ＡＭ２５を形成した。これに対して本実施例では、第２の層間絶縁膜６内にＡＭ２５を形成する点が異なる。以下では、本実施例の製造方法を説明するが、第１実施例と同様の工程についてはその説明を省略する。
【００４５】
第１実施例の図２のＡＭ２５の形成を行うことなく、図３〜４の工程を行う。次に、図１８に示すように、局所配線８ｂ上を覆うように、ＳＯＤ膜を用いて、第２の層間絶縁膜６を形成する。この後、リソグラフィー技術とドライエッチングにより、有効ショット領域４１において局所配線８ｂを露出させるコンタクトホールと、非有効ショット領域４２においてＡＭ用のトレンチを同時に形成する。コンタクトホールとＡＭ用のトレンチ内にタングステン等の導電材料を埋め込むことによりそれぞれ、局所コンタクトプラグ１５Ａ及びＡＭ２５を形成する。次に、局所コンタクトプラグ１５Ａに接続するように、第１配線１４Ａを形成する。第１配線１４Ａを覆うように、第３の層間絶縁膜９を形成する。第３の層間絶縁膜９内に、第１配線１４Ａに接続する第１コンタクトプラグ１５Ｂを形成する。
【００４６】
次に、第３の層間絶縁膜９上に、第１コンタクトプラグ１５Ｂに接続するように第２配線１４Ｂを形成する。第２配線１４Ｂを覆うように、第４の層間絶縁膜１０を形成した後、第４の層間絶縁膜１０内を貫通して第２配線１４Ｂに接続するように第２コンタクトプラグ１５Ｃを形成する。次に、第２コンタクトプラグ１５Ｃに接続されるように、第３配線１４Ｃを形成する。
【００４７】
次に、第１実施例の図６〜９の工程を実施する。図１９に示すように、半導体基板２の裏面上に窒化シリコン膜２６を形成する。半導体基板２の裏面２ｂ上に、ＡＭに対応するチップ領域上に開口を有するフォトレジストパターン４８を形成する。フォトレジストパターン４８をマスクに用いた異方性ドライエッチングにより、ＡＭ２５が露出するように、第３の開口４９を形成する。なお、ＡＭ２５を検出できる程度の膜厚を、ＡＭ２５上に残留させても良い。
【００４８】
これ以降は、第１実施例の図１１〜１６の工程を実施する。
【００４９】
本実施例では、局所コンタクトプラグ１５ＡとＡＭ２５の形成工程を同時に行うことができる。このため、第１実施例のようにＡＭを形成するための追加の工程を設ける必要がなく、生産コストを低減することができる。
【符号の説明】
【００５０】
１ 素子
２ 半導体基板
２ａ 主面
２ｂ 裏面
３ 絶縁リング
４ 素子分離領域
５ 第１の層間絶縁膜
６ 第２の層間絶縁膜
７ コンタクトプラグ
８ａ、８ｂ 局所配線
９ 第３の層間絶縁膜
１０ 第４の層間絶縁膜
１１ 酸窒化シリコン膜（ＳｉＯＮ）
１２ ポリイミド膜
１３ シード膜
１４Ａ 第１配線
１４Ｂ 第２配線
１４Ｃ 第３配線
１５Ａ 局所コンタクトプラグ
１５Ｂ 第１コンタクトプラグ
１５Ｃ 第２コンタクトプラグ
１６ 銅バンプ
１７ Ｎｉ膜
１８ Ａｕ膜
２０ チップ領域
２１ フォトレジスト
２２ 接着剤
２４ 支持基板
２５ アライメントマーク（ＡＭ）
２６ 窒化シリコン膜
２７ 貫通孔
２８ａ バリア膜
２８ｂ シード膜
２９ 銅バンプ
３０ フォトレジストパターン
３１ 半田膜（ＳｎＡｇ膜）
３２ａ、３２ｂ 半導体チップ
３５ アンダーフィル
３７ モールドレジン
３８ ソルダーボール
３９ パッケージ基板
４１ 有効ショット領域
４２ 有効ショット領域
４５、４８ フォトレジストパターン
４９ 第３の開口
５０ 第１の開口
５１ 第２の開口
Ｘ 素子領域
Ｙ 貫通電極領域
【特許請求の範囲】
【請求項１】
半導体装置が形成される有効ショット領域と前記半導体装置が形成されない非有効ショット領域と、を主面に有する半導体基板を用いた半導体装置の製造方法であって、
前記非有効ショット領域の前記主面又は前記主面よりも上方にアライメントマークを形成する工程と、
前記半導体基板の前記主面に対して反対側の裏面の方から前記半導体基板をエッチングすることにより、前記アライメントマークが形成された位置に対応する開口を形成する工程と、
前記アライメントマークを用いて、前記半導体基板内に形成されている半導体装置の構成パターンと露光用マスクパターンとの位置合わせをして、前記有効ショット領域の前記半導体基板内に、貫通電極の第１の部分を露出させる貫通孔を形成する工程と、
前記貫通孔内に貫通電極の第２の部分を形成する工程と、
を有する半導体装置の製造方法。
【請求項２】
前記開口を形成する工程では、
前記アライメントマークが露出するように前記開口を形成する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記開口を形成する工程では、
前記開口の底面と前記アライメントマークの上面間のウェハの膜厚が１５μｍ以下となるように前記開口を形成する、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記アライメントマークを形成する工程では、
前記半導体基板の主面にアライメントマークを形成する、請求項１〜３の何れか1項に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板の主面上には更に層間絶縁膜が設けられ、
前記アライメントマークを形成する工程では、
前記層間絶縁膜内に前記アライメントマークを形成する、請求項１〜３の何れか1項に記載の半導体装置の製造方法。
【請求項６】
前記アライメントマークを形成する工程では、
導電材料からなる前記アライメントマークを形成する、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記開口を形成する工程では、
開口幅が２００μｍ以上の前記開口を形成する、請求項１〜６の何れか1項に記載の半導体装置の製造方法。
【請求項８】
前記貫通孔を形成する工程では、
可視光を用いて前記半導体装置の構成パターンと露光用マスクパターンとの位置合わせを行う、請求項１〜７の何れか1項に記載の半導体装置の製造方法。
【請求項９】
前記アライメントマークを形成する工程と、前記開口を形成する工程の間に更に、
前記半導体基板の主面側に、支持基板を貼り付ける工程と、
前記半導体基板の裏面の方から、前記半導体基板を薄膜化する工程と、
を有する、請求項１〜８の何れか１項に記載の半導体装置の製造方法。
【請求項１０】
前記開口を形成する工程より前に更に、
前記半導体基板の主面に絶縁リングを形成する工程を有し、
前記半導体基板を薄膜化する工程では、
前記絶縁リングが露出するように前記半導体基板を薄膜化する、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記貫通電極の第２の部分を形成する工程の後に更に、
前記半導体基板をダイシングして半導体チップを形成する工程と、
前記半導体チップをマウントする工程と、
を有する、請求項１〜１０の何れか１項に記載の半導体装置の製造方法。
【請求項１２】
前記アライメントマークを形成する工程では、複数のマークの個々を、幅が１〜３μｍ、長さが５〜１０μｍとなるように形成し、かつ、ピッチが２〜６μｍとなるように形成する、請求項１〜１１の何れか1項に記載の半導体装置の製造方法。
【請求項１３】
前記アライメントマークを形成する工程では、
複数の前記非有効ショット領域にアライメントマークを形成する、請求項１〜１２の何れか1項に記載の半導体装置の製造方法。
【請求項１】
半導体装置が形成される有効ショット領域と前記半導体装置が形成されない非有効ショット領域と、を主面に有する半導体基板を用いた半導体装置の製造方法であって、
前記非有効ショット領域の前記主面又は前記主面よりも上方にアライメントマークを形成する工程と、
前記半導体基板の前記主面に対して反対側の裏面の方から前記半導体基板をエッチングすることにより、前記アライメントマークが形成された位置に対応する開口を形成する工程と、
前記アライメントマークを用いて、前記半導体基板内に形成されている半導体装置の構成パターンと露光用マスクパターンとの位置合わせをして、前記有効ショット領域の前記半導体基板内に、貫通電極の第１の部分を露出させる貫通孔を形成する工程と、
前記貫通孔内に貫通電極の第２の部分を形成する工程と、
を有する半導体装置の製造方法。
【請求項２】
前記開口を形成する工程では、
前記アライメントマークが露出するように前記開口を形成する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記開口を形成する工程では、
前記開口の底面と前記アライメントマークの上面間のウェハの膜厚が１５μｍ以下となるように前記開口を形成する、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記アライメントマークを形成する工程では、
前記半導体基板の主面にアライメントマークを形成する、請求項１〜３の何れか1項に記載の半導体装置の製造方法。
【請求項５】
前記半導体基板の主面上には更に層間絶縁膜が設けられ、
前記アライメントマークを形成する工程では、
前記層間絶縁膜内に前記アライメントマークを形成する、請求項１〜３の何れか1項に記載の半導体装置の製造方法。
【請求項６】
前記アライメントマークを形成する工程では、
導電材料からなる前記アライメントマークを形成する、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記開口を形成する工程では、
開口幅が２００μｍ以上の前記開口を形成する、請求項１〜６の何れか1項に記載の半導体装置の製造方法。
【請求項８】
前記貫通孔を形成する工程では、
可視光を用いて前記半導体装置の構成パターンと露光用マスクパターンとの位置合わせを行う、請求項１〜７の何れか1項に記載の半導体装置の製造方法。
【請求項９】
前記アライメントマークを形成する工程と、前記開口を形成する工程の間に更に、
前記半導体基板の主面側に、支持基板を貼り付ける工程と、
前記半導体基板の裏面の方から、前記半導体基板を薄膜化する工程と、
を有する、請求項１〜８の何れか１項に記載の半導体装置の製造方法。
【請求項１０】
前記開口を形成する工程より前に更に、
前記半導体基板の主面に絶縁リングを形成する工程を有し、
前記半導体基板を薄膜化する工程では、
前記絶縁リングが露出するように前記半導体基板を薄膜化する、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記貫通電極の第２の部分を形成する工程の後に更に、
前記半導体基板をダイシングして半導体チップを形成する工程と、
前記半導体チップをマウントする工程と、
を有する、請求項１〜１０の何れか１項に記載の半導体装置の製造方法。
【請求項１２】
前記アライメントマークを形成する工程では、複数のマークの個々を、幅が１〜３μｍ、長さが５〜１０μｍとなるように形成し、かつ、ピッチが２〜６μｍとなるように形成する、請求項１〜１１の何れか1項に記載の半導体装置の製造方法。
【請求項１３】
前記アライメントマークを形成する工程では、
複数の前記非有効ショット領域にアライメントマークを形成する、請求項１〜１２の何れか1項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図１８】
【図２０】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図１８】
【図２０】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１９】
【公開番号】特開２０１３−６５６１８（Ｐ２０１３−６５６１８Ａ）
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願番号】特願２０１１−２０２１０５（Ｐ２０１１−２０２１０５）
【出願日】平成２３年９月１５日（２０１１．９．１５）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願日】平成２３年９月１５日（２０１１．９．１５）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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