【課題】エピ抵抗や抵抗チップを用いることなく、奇モードのループ発振を抑えること。
【解決手段】本発明は、金属層６０を形成する工程と、複数のＦＥＴそれぞれのゲートフィンガー１４を共通に接続するゲートバスライン２６のパターンのうち一部分を除いたパターンを有するめっき層６４と、一部分の領域を被覆する第２マスク層６６と、をマスクにして金属層６０をパターニングすることで、ゲートバスライン２６を形成する工程と、を有する半導体装置の製造方法である。 （もっと読む）

【課題】信頼性の高いコンタクト構造を提供する。
【解決手段】電子装置は第１の絶縁膜と、前記第１の絶縁膜の表面に形成された配線溝と、Ｃｕよりなり前記配線溝を充填する配線パタ―ンと、前記配線パタ―ンの表面に形成され、Ｃｕよりも大きな弾性率を有する金属膜と、前記第１の絶縁膜上に形成された第２の絶縁膜と、Ｃｕよりなり、前記第２の絶縁膜中に形成され、前記金属膜とコンタクトするビアプラグと、を備える。 （もっと読む）

【課題】 より一層、製品の歩留まりを向上させることのできる半導体装置の製造方法を提供する。
【解決手段】 本開示の半導体装置の製造方法では、まず、第１半導体部及び第２半導体部を貼り合わせた半導体部材の一方の面上に形成された絶縁膜３０上に、所定の薬液で処理された際に該所定の薬液が絶縁膜に浸透しないような耐性を有するストッパー膜３１を形成する。次いで、半導体部材のストッパー膜３１側に、第１半導体部及び第２半導体部を電気的に接続するためのＣｕ配線接合部３４を形成する。次いで、Ｃｕ配線接合部３４上にＣｕ拡散防止膜３４を形成する。次いで、Ｃｕ配線接合部３４の形成領域以外の領域のＣｕ拡散防止膜３３を除去して該領域に存在する不要なＣｕ部２１０，２１１を露出させる。そして、所定の薬液を用いて、不要なＣｕ部２１０，２１１を除去する。 （もっと読む）

【課題】アライメント光によるアライメントマークの検出感度を向上させて、低コストで貫通孔の位置合わせを行う。アライメントマークの誤検出を防ぐ。また、アライメントマーク検出時のアライメント光の露光マージンを大きくして、微細化に対応可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板の非有効ショット領域において、半導体基板の主面又は主面よりも上方にアライメントマークを形成する。半導体基板の裏面の方から、アライメントマークが形成された位置に対応する開口を形成する。半導体基板内に形成されている半導体装置の構成パターンと露光用マスクパターンとの位置合わせをして、有効ショット領域の半導体基板内に貫通孔を形成する。 （もっと読む）

【課題】超音波振動を利用したワイヤーボンディングの際に、ｐ型オーミック電極がｐ型不純物拡散領域の面上から剥離することを防止する。
【解決手段】パッド電極７にボンディングワイヤー８を接合する際に、ボンディングツール１００を用いて、ボンディングワイヤー８をパッド電極７に接触させた状態で、ボンディングワイヤー８に荷重を加えながら、ｐ型オーミック電極５の長手方向に沿って超音波振動を印加する。 （もっと読む）

【課題】レジスト形状の制限が無く、またステップカバレッジの悪い成膜方法を用いなくても良いリフトオフ工程が行えるようにする。
【解決手段】レジスト２の上に被パターニング膜３を成膜したのち、イオン照射によって被パターニング膜３のコーナ部を選択的にエッチングすることでレジスト２を露出させるようする。そして、レジスト２を除去することで、レジスト２の上の被パターニング膜３をリフトオフさせ、被パターニング膜３をパターニングする。このようにしてリフトオフ工程を行えば、レジスト２の側面において被パターニング膜３が厚く形成されていたとしても、イオン照射によってレジスト２を露出させることができる。このため、レジスト２の側面での被パターニング膜３の厚みの制限を受けないため、あえてステップカバレッジの悪い成膜方法を用いなくても良くなり、ステップカバレッジの良い成膜方法を選択することもできる。 （もっと読む）

【課題】Ｓｉ−ＣＭＯＳプロセス時術とコンパチブルなＨＥＭＴ装置の製造法を提供する。
【解決手段】基板１０１を提供するステップと、III族窒化物層のスタックを基板上に形成するステップと、窒化シリコンからなり、スタックの上方層に対して上に位置すると共に当接する第１パッシベーション層３０１を形成し、第１パッシベーション層が、現場でスタックに堆積されるステップと、第１パッシベーション層に対して上に位置すると共に当接する誘電体層を形成するステップと、窒化シリコンからなり、誘電体層に対して上に位置すると共に当接する第２パッシベーション層３０３を形成し、第２パッシベーション層が、ＬＰＣＶＤ、ＭＯＣＶＤ又は同等の手法によって４５０℃より高い温度で堆積されるステップと、ソースドレイン・オーミック接触とゲート電極６０１を形成するステップとを備える。 （もっと読む）

【課題】 製造コストの低減が可能な半導体素子の製造方法を提供する。
【解決手段】 第１再配線層４００は、金属バンプ層３２０の一部分を露出するように形成される。第１再配線層４００は、第１拡張パッド部４１０、第１延長部４２０及び第１連結部４３０を備える。第１拡張パッド部４１０は、金属パッド１２０と電気的に接続し、外部装置と接続する。第１延長部４２０は、金属バンプ層３２０上から第１拡張パッド部４１０上に延びるように形成される。第１連結部４３０は、スクライブレーン領域ＳＲに形成され、複数の第１再配線層４００を電気的に連結する。第１再配線層４００は、銀、ニッケルまたは銅を含むペーストまたはインクを利用したプリンティング方法、または、ロールオフセットプリンティング方法によって形成される。これにより、金属パッドと再配線層との接触抵抗を小さくするとともに、製造コストを低減することができる。 （もっと読む）

【課題】サイドエッチ発生の可能性を軽減させた半導体基板の製造方法を提供する。
【解決手段】絶縁膜の形成後、シード膜の形成の前に配線パターンの形成を行う。次いで、シード膜の形成後、配線パターン用レジストの剥離を行う。次いで、メッキマスクレジストの形成を行なったのち、半導体基板の表面からのメッキ電流により、ウエットエッチング工法を行うこと無く、配線パターンの形成を行う。 （もっと読む）

【課題】ビアホール表面上の絶縁コーティングとビアホール内に挿入される導電材料との付着性を向上する。
【解決手段】導電性ビアを形成する方法は、一つ以上のビアホールを基板内に形成するステップを含む。ビアホールは、単一マスク、保護層、ボンドパッド、もしくは、エッチングプロセスの間にフォトマスクが除去される場合にハードマスクとして機能する、基板のその他のフィーチャで形成され得る。ビアホールは、その表面に低誘電率（低K）誘電材料を含む誘電体コーティングの付着を促進するように構成されてもよい。障壁層が各ビアホールの表面の上に形成されてもよい。種材料（seed material）を含み得るベース層は、その後のビアホールの表面上の導電材料の選択的堆積を促進するように形成されてもよい。 （もっと読む）

【課題】本発明は、絶縁膜を金属に密着させることができる半導体装置の製造方法と半導体装置を提供することを目的とする。
【解決手段】本願の発明に係る半導体装置の製造方法は、基板上に多結晶の金属を形成する工程と、該金属の表面粗さＲａが０．０５１μｍより大きくなり、かつ該金属の表面に１〜１０μｍ径のランダムな方向に伸びる複数の穴が形成されるように、該金属の表面を１．０μｍ／ｍｉｎ未満のエッチングレートでウェットエッチする工程と、該金属の表面に絶縁膜を形成する工程と、を備えたことを特徴とする。 （もっと読む）

【課題】配線にＣｕを用いる配線の電気抵抗値とＴＦＴの電気特性値を均一にするアクティブマトリクス型表示装置及びその製造方法を提供する。
【解決手段】基板およびＴＦＴを有する表示装置の製造方法であって、ＴＦＴは、電極および電極近接層を有し、電極は、銅および銅以外の添加元素を含み、以下の工程を含む表示装置の製造方法（Ａ）基板の上に電極および電極近接層が形成される工程、（Ｂ）電極または電極近接層がオゾン水で洗浄される工程、（Ｃ）前記（Ｂ）の工程後の熱処理により、電極と電極近接層との界面に、酸素を含む酸化物膜が形成される工程。 （もっと読む）

【課題】良好な側壁形状の開口を有する半導体装置の製造方法および半導体装置を提供する。
【解決手段】ＧａＡｓ基板１０１上に形成された誘電体膜１０２の一部を誘電体膜１０２の表面から所定の深さまでエッチングする第１のエッチング工程と、第１のエッチング工程により誘電体膜１０２がエッチングされた第１のエッチング領域１１において誘電体膜１０２をエッチングしてＧａＡｓ基板１０１の表面を露出し、かつ、第１のエッチング領域１１を包含する第２のエッチング領域１２において第１のエッチング領域１１以外の領域に配置された誘電体膜１０２を所定の膜厚までエッチングする第２のエッチング工程とを含む。 （もっと読む）

【課題】絶縁膜に形成されるヴィアホールの直径を縮小化することが可能で、高密度化に寄与することのできる回路基板の製造方法を提供する。
【解決手段】本発明の回路基板の製造方法は、基板１０上に第１導電体を形成する第１導電体形成工程と、第１導電体を被覆する様にゲート絶縁膜２１を成膜する第１絶縁膜成膜工程と、第１導電体上のゲート絶縁膜２１に貫通孔３２を開口して、当該貫通孔３２を介して第１導電体の表面および基板の表面を部分的に露出させる貫通孔形成工程と、貫通孔３２内に露出する第１導電体の表面を撥液化させる撥液化工程と、貫通孔３２内に露出する第１導電体以外の領域に第２絶縁膜を形成する第２絶縁膜形成工程と、を含むことを特徴とする。 （もっと読む）

【課題】膜の形成によって生じる半導体基板の反りを緩和できる、半導体装置の製造方法を提供する。
【解決手段】ＳｉＣ半導体基板１０の主面上にイオン注入用マスク材１８を形成する。マスク材は半導体基板とは異なる熱膨張係数を有する。レジスト膜２０をマスクとしてドライエッチングにより複数の装置形成領域の間の領域上（ダイシングライン）１４に切欠き部１６ａを有するマスク用膜１６を形成する。イオン注入などの工程を経て半導体装置を形成後、ダイシングラインに沿って各装置形成領域に分離する。 （もっと読む）

【課題】膜厚の薄い抵抗体もつ抵抗素子を形成する際に、抵抗体の断線に対して強い抵抗素子を提供する。
【解決手段】バリアメタル膜とアルミ電極膜からなる積層電極の先端領域を単層のバリアメタル電極とし、並列するバリアメタル電極間に電気的に接続する抵抗体をリフトオフ法にて形成する。 （もっと読む）

【課題】下地にダメージを与えず、また、電極材料のゴミの再付着も防止される配線又は電極の形成方法と、この配線又は電極の形成方法により配線又は電極を形成する電子デバイス及びその製造方法を提供する。
【解決手段】下地２上に第１のレジスト層１を形成し、開口部５を形成し、導電材料層３を成膜する。導電材料層３の全体を覆う第２のレジスト層４を形成し、該開口部５以外の導電材料層３上の第２のレジスト層４を除去することにより、該開口部５の導電材料層３を覆う保護レジスト層４’を形成する。該保護レジスト層４’で覆われていない導電材料層３を除去し、次いで保護レジスト層１，４’を除去することにより、残留した導電材料３よりなる配線又は電極を形成する。 （もっと読む）

【課題】特性の良好な半導体装置を製造する。また、スループットを向上させ、製造コストを低減する。
【解決手段】開口部ＯＡ１および絶縁膜（２１、２３）上に銅のＣｕシード層２７を形成する工程と、Ｃｕシード層上に、フォトレジスト膜を形成する工程と、Ｃｕシード層上に、メッキ成長により銅膜３１ａを形成する工程と、銅膜上に、Ｎｉ膜３１ｂを形成する工程と、により、再配線３１を形成する。この後、再配線３１上の開口部（ＯＡ２、パッド領域）にＡｕ膜３３ｂを形成した後、フォトレジスト膜を除去し、Ｎｉ膜３１ｂに不動態化処理を施す。この後、再配線３１の形成領域以外のＣｕシード層２７をエッチングする。かかる工程によれば、Ｎｉ膜３１ｂの表面に不動態化膜３５が形成され、上記エッチングによるＮｉ膜３１ｂの膜減りを低減できる。また、膜減りを考慮したＮｉ膜の厚膜化による基板の歪みによる不具合を低減できる。 （もっと読む）

【課題】有機電界効果トランジスタにおけるビア形成を、低コストで効率的なプロセスで実現する。
【解決手段】誘電層１０６内にビア１１３を形成する際、まず各ビア位置にパターン化された導電材よりなるポストを印刷し、次にパターン化されていない誘電層１０６を堆積させ、次に第２のパターン化された導電層を堆積させる。ビア１１３は、誘電層１０６を堆積した後、第２の導電層を堆積する前に、ポストをフラッシュアニールすることにより形成される。 （もっと読む）

【課題】一度の成膜で、所望の平面パターンと膜厚分布を有するメッキ金属膜を成膜することが可能なメッキ金属膜基板とその製造方法を提供する。
【解決手段】メッキ金属膜基板１は、基板上に少なくとも１層の給電金属膜２０と少なくとも１層のメッキ金属膜３０とを順次有し、少なくとも１層の給電金属膜２０は、少なくとも１層のメッキ金属膜３０の下地が相対的に高抵抗な高抵抗部２０Ｈと、メッキ金属膜３０の下地が相対的に低抵抗な低抵抗部２０Ｌとを有するものである。 （もっと読む）