半導体素子の製造方法
【課題】 製造コストの低減が可能な半導体素子の製造方法を提供する。
【解決手段】 第1再配線層400は、金属バンプ層320の一部分を露出するように形成される。第1再配線層400は、第1拡張パッド部410、第1延長部420及び第1連結部430を備える。第1拡張パッド部410は、金属パッド120と電気的に接続し、外部装置と接続する。第1延長部420は、金属バンプ層320上から第1拡張パッド部410上に延びるように形成される。第1連結部430は、スクライブレーン領域SRに形成され、複数の第1再配線層400を電気的に連結する。第1再配線層400は、銀、ニッケルまたは銅を含むペーストまたはインクを利用したプリンティング方法、または、ロールオフセットプリンティング方法によって形成される。これにより、金属パッドと再配線層との接触抵抗を小さくするとともに、製造コストを低減することができる。
【解決手段】 第1再配線層400は、金属バンプ層320の一部分を露出するように形成される。第1再配線層400は、第1拡張パッド部410、第1延長部420及び第1連結部430を備える。第1拡張パッド部410は、金属パッド120と電気的に接続し、外部装置と接続する。第1延長部420は、金属バンプ層320上から第1拡張パッド部410上に延びるように形成される。第1連結部430は、スクライブレーン領域SRに形成され、複数の第1再配線層400を電気的に連結する。第1再配線層400は、銀、ニッケルまたは銅を含むペーストまたはインクを利用したプリンティング方法、または、ロールオフセットプリンティング方法によって形成される。これにより、金属パッドと再配線層との接触抵抗を小さくするとともに、製造コストを低減することができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子の製造方法に係り、特に、再配線層を持つ半導体素子の製造方法に関する。
【背景技術】
【0002】
電子製品は、高容量のデータ処理を求めながらもその体積は段々小さくなっている。これにより、かかる電子製品に含まれる電子部品の配置に最適化が要求されている。これにより、半導体素子の外部端子を再配線によって再配置しているが、工程が複雑になると共にコスト高となる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平11−274724号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の技術的課題は、問題点を解消するために製造コストの低減が可能な再配線層を有する半導体素子の製造方法を提供することである。
【課題を解決するための手段】
【0005】
技術的課題を達成するために、本発明は、次のような半導体素子の製造方法を提供する。
本発明の半導体素子の製造方法は、上面に回路部が形成され、回路部と電気的に連結される金属パッド及び回路部を覆って金属パッドを露出させる保護層が形成された半導体基板を用意する段階と、金属パッドと電気的に連結され、金属パッド上で保護層上に延びるようにプリンティング方法によって第1再配線層を形成する段階と、第1再配線層をシードとして、第1再配線層上に電気めっきで第2再配線層を形成する段階と、を含む。
【0006】
第1再配線層を形成する段階は、第1再配線層が金属パッド上の一部分を遮蔽するように形成し、第2再配線層を電気めっきする段階は、第2再配線層を第1再配線層及び金属パッド上に形成することを含む。
【0007】
第1再配線層を形成する段階の前に、保護層によって露出される金属パッドを覆う金属バンプ層を無電解めっきする段階をさらに含み、第1再配線層は、金属バンプ層の一部分を露出するように形成し、第2再配線層は、第1再配線層及び金属バンプ層を覆うように形成することを含む。
【0008】
金属バンプ層を無電解めっきする段階の前に、金属パッドの表面を亜鉛酸塩処理する段階をさらに含む。
【0009】
亜鉛酸塩処理する段階では、金属パッドの表面に形成された自然酸化膜を除去することを含む。
【0010】
金属バンプ層を無電解めっきする段階は、金属パッド上にのみ選択的に金属バンプ層を形成することを含む。
【0011】
金属バンプ層はニッケルからなることを含む。
【0012】
第1再配線層は、銀、ニッケルまたは銅を含むペーストを用いてプリンティング方法で形成することを含む。
【0013】
第2再配線層は、金または銅からなることを含む。
【0014】
第1再配線層を形成する段階は、ロールオフセットプリンティング方法で第1再配線層を形成することを含む。
【0015】
半導体基板は、回路部が形成されるチップ領域及びチップ領域の周囲に配されるスクライブレーン領域を含む。また、複数の金属パッドを有し、第1再配線層を形成する段階では、複数の金属パッドのうち一つの金属パッド上から保護層上に延びる第1再配線層は、他の一つの金属パッド上から保護層上に延びる第1再配線層と、チップ領域で互いに離隔して形成されることを含む。また、複数の金属パッドからそれぞれ延びる第1再配線層は、チップ領域からスクライブレーン領域に延びるように形成し、複数の金属パッドからそれぞれ延びる第1再配線層は、スクライブレーン領域で互いに連結される連結部を形成することを含む。
【0016】
チップ領域は複数であり、第2再配線層を形成する段階後に、連結部が除去されるように、スクライブレーン領域をスクライビングして複数のチップ領域を互いに分離させる段階をさらに含む。
【0017】
複数のチップ領域を互いに分離させる段階の前に、第2再配線層の少なくとも一部分を覆う補助保護層を形成する段階をさらに含む。
【0018】
本発明の半導体素子の製造方法は、上面に回路部が形成され、回路部と電気的に連結される金属パッド及び回路部を覆って金属パッドを露出させる保護層が形成された半導体基板を用意する段階と、金属パッド及び保護層上に、ロールオフセットプリンティング方法で金属パッドと電気的に連結される再配線層を形成する段階と、を含む。
【0019】
第1再配線層を形成する段階は、シリコンブランケットロールを用いるロールオフセットプリンティング方法で行われることを含む。
【発明の効果】
【0020】
本発明による半導体素子の製造方法は、コスト及び製造時間を消費させるフォトリソグラフィ工程を使用せずに再配線層を形成でき、金属パッドと再配線層との接触抵抗を最小化できて性能が向上する。
【図面の簡単な説明】
【0021】
【図1】本発明の一実施形態による金属パッドが形成された半導体基板の平面図である。
【図2】本発明の一実施形態による金属パッドが形成された半導体基板の断面図である。
【図3】本発明の一実施形態による自然酸化膜を除去する段階を示す断面図である。
【図4】本発明の一実施形態による金属バンプ層を形成する段階を示す断面図である。
【図5】本発明の一実施形態による第1再配線層を形成する段階を示す平面図である。
【図6】本発明の一実施形態による第1再配線層を形成する段階を示す断面図である。
【図7】本発明の一実施形態の変形例による第1再配線層を形成する段階を示す平面図である。
【図8】本発明の一実施形態の変形例による第1再配線層を形成する段階を示す断面図である。
【図9】本発明の一実施形態によるウェハーにチップ領域とスクライブレーン領域とが配された形態を示す平面図である。
【図10】本発明の一実施形態による第1再配線層が形成された態様を示す平面図である。
【図11】本発明の一実施形態による第2再配線層を形成する段階を示す平面図である。
【図12】本発明の一実施形態による第2再配線層を形成する段階を示す断面図である。
【図13】本発明の一実施形態による補助保護層を形成する段階を示す平面図である。
【図14】本発明の一実施形態による補助保護層を形成する段階を示す断面図である。
【図15】本発明の一実施形態によるチップ領域を分離する段階を示す平面図である。
【図16】本発明の一実施形態による第1再配線層を形成するために使われるロールオフセットプリンティング方法の態様を説明するための概念図である。
【図17】本発明の一実施形態による第1再配線層を形成するために使われるロールオフセットプリンティング方法の態様を説明するための概念図である。
【図18】本発明の一実施形態による第1再配線層を形成するために使われるロールオフセットプリンティング方法の態様を説明するための概念図である。
【発明を実施するための形態】
【0022】
以下、本発明の望ましい実施形態について添付図面を参照して詳細に説明する。
以下で例示する実施形態は、いろいろな他の形態に変形でき、本発明の範囲が後述する実施形態に限定されるものではない。本発明の実施形態は、当業者に本発明をさらに完全に説明するために提供されるものである。添付図面で膜または領域のサイズまたは厚さは、明細書の明確性のために誇張されている。
【0023】
(一実施形態)
図1及び図2は、本発明の一実施形態による金属パッドが形成された半導体基板の平面図及び断面図である。具体的に図2は、図1のII−II’線の断面図である。
【0024】
図1及び図2を共に参照すれば、半導体基板100上に金属パッド120、及び金属パッド120の少なくとも一部分を露出させる保護層200が形成される。半導体基板100は、ベース基板100a、及びベース基板100a上に形成された回路部110を備える。回路部110は、半導体基板100の上面に形成される。金属パッド120は、回路部110と電気的に連結されて、回路部110に外部電源、グラウンド、または信号を伝達できる。
【0025】
ベース基板100aは半導体物質、例えば、IV族半導体、III−V族化合物半導体、またはII−VI族酸化物半導体を含む。例えば、IV族半導体は、シリコン、ゲルマニウムまたはシリコン−ゲルマニウムを含む。ベース基板100aは、バルクウェハーまたはエピタキシャル層として提供されてもよい。またはベース基板100aは、SOI(Silicon On Insulator)基板、ガリウム−ヒ素基板、シリコンゲルマニウム基板、セラミック基板、石英基板、またはディスプレイ用ガラス基板でなる。
【0026】
回路部110には、例えば、DRAM、SRAM、フラッシュメモリなどの高集積回路半導体メモリ素子、CPU(Central Processor Unit)、DSP(Digital Signal Processor)、CPUとDSPとの組み合わせなどのプロセッサー、ASIC(Application Specific Integrated Circuit)、MEMS(Micro Electro Mechanical System)素子、光電子素子、ディスプレイ素子などの半導体素子をなすための多様な種類の能動素子または受動素子が形成されている。また回路部110には、能動素子または受動素子を電気的に連結するための伝導性ライン、例えば、ワードライン、ビットラインなどや、金属配線ライン、コンタクトプラグ、ビアプラグなどを含む。回路部110にはまた、能動素子、受動素子、伝導性ライン、金属配線ライン、コンタクトプラグ、ビアプラグなどの間に配される層間絶縁層(ILD、Inter Layer Dielectic)または金属間絶縁層(IMD、Inter Metal Dielectric)などをさらに含む。
【0027】
金属パッド120は、回路部110に含まれる金属配線ラインのうち最上層の金属配線ラインと同一レベルに一体に形成される。または金属パッド120は、回路部110に含まれる金属配線ラインが形成された後、金属配線ラインと接して電気的に連結されるように別途に形成される。
【0028】
保護層200は、回路部110を保護するように、金属パッド120の一部分を除外した回路部110の上面を覆うように形成される。保護層200は、第1保護層210及び第2保護層220を含む。第1保護層210は、例えば、窒化物からなる。第2保護層220は、第1保護層210上に選択的に形成される。第2保護層220は、例えば、ポリマー物質からなる。第2保護層220は、外部衝撃を緩和させるように弾性部材でありうる。
【0029】
半導体基板100は、チップ領域CR及びスクライブレーン領域SRが定義される。半導体基板100は、後続工程でスクライブレーン領域SRに沿って切断されて、チップ領域CRが個別半導体チップをなすようにする。
【0030】
スクライブレーン領域SRで、ベース基板100a上にはチップ領域CRの回路部110に対応するダミー部110dが形成される。チップ領域CRとスクライブレーン領域SRとが類似した高さの上面を持つように、ダミー部110dには絶縁層が形成される。またはダミー部110dは、工程安定性のためのダミーパターン、品質管理のためのテストパターンなどが形成される。
【0031】
図3は、本発明の一実施形態による自然酸化膜を除去する段階を示す断面図である。
【0032】
図3を参照すれば、保護層200によって露出された金属パッド120の上面に自然酸化膜122が形成された場合、自然酸化膜除去処理を行える。例えば、金属パッド120がアルミニウムからなる場合、金属パッド120上には、酸化アルミニウムからなる自然酸化膜122が形成される。
【0033】
金属パッド120上に自然酸化膜122が形成された場合、外部電源、グラウンド、または信号が回路部110によく伝えられない恐れがある。金属パッド120上に自然酸化膜122が形成されていないか、または、外部電源、グラウンド、または信号の伝達にあまり大きい影響を与えないほどの自然酸化膜122のみ形成された場合には、自然酸化膜除去処理は省略される。
【0034】
自然酸化膜除去処理は、酸化物を除去できるウェットまたはドライの洗浄、またはエッチング工程によって行われる。または自然酸化膜除去処理は、自然酸化膜122を除去して薄い亜鉛被膜を形成する亜鉛酸塩(zincate)工程によって行われる。
【0035】
図4は、本発明の一実施形態による金属バンプ層を形成する段階を示す断面図である。
図4を参照すれば、金属パッド120上に金属バンプ層320を形成できる。保護層200によれば、露出される金属パッド120の部分は金属バンプ層320によって覆われる。金属バンプ層320は、金属パッド120と保護層200とが持つ段差を低減させる。金属バンプ層320は、無電解めっき方法によって形成される。または金属バンプ層320は、半導体基板100上に予備金属バンプ層を形成した後、保護層200が露出されるように予備金属バンプ層の一部分を除去する平坦化工程によって形成される。金属バンプ層320を形成する平坦化工程は、例えば、化学機械的研磨(CMP)工程またはエッチバック工程でありうる。
【0036】
金属バンプ層320は、例えば、ニッケル、アルミニウム、銅、銀または金からなる。金属バンプ層320と金属パッド120との間には、導電性を持つ接触被膜310をさらに含む。
【0037】
金属バンプ層320を無電解めっき方法によって形成する場合、例えば、接触被膜310は亜鉛からなり、金属バンプ層320はニッケルからなる。金属パッド120上に、亜鉛酸塩工程によって亜鉛からなる接触被膜310を形成する場合、金属バンプ層320は、無電解めっき方法によって選択的に接触被膜310上に形成することができる。亜鉛酸塩工程によって形成される接触被膜310は、金属パッド120上の自然酸化膜122(図3)を除去する機能を有すると共に、金属バンプ層320を無電解めっき方法によって選択的に形成させる機能を有する。したがって、接触被膜310によって、金属パッド120と金属バンプ層320との接触抵抗を低減させる。接触被膜310と金属バンプ層320とは、共に無電解めっき層300とも呼ばれる。
【0038】
図5及び図6は、本発明の一実施形態による第1再配線層を形成する段階を示す平面図及び断面図である。具体的に図6は、図5のVI−VI’線の断面図である。
図5及び図6を共に参照すれば、金属バンプ層320及び保護層200の一部分上に第1再配線層400を形成する。第1再配線層400は、金属バンプ層320の一部分を露出するように形成できる。第1再配線層400は、第1拡張パッド部410、第1延長部420及び第1連結部430を備える。第1再配線層400は、例えば、銀、ニッケルまたは銅からなる。第1再配線層400は、フォトマスクを用いるフォトリソグラフィ工程を使用しないソフトリソグラフィ工程によって形成される。第1再配線層400は、例えば、銀、ニッケルまたは銅を含むペーストまたはインクを利用したプリンティング方法によって形成される。第1再配線層400は、例えば、ロールオフセットプリンティング方法によって形成される。ロールオフセットプリンティング方法については、図16ないし図18で詳細に説明する。
【0039】
第1拡張パッド部410は、金属パッド120と電気的に連結されて、実際に外部装置と連結されるパッドの機能を有する。第1拡張パッド部410の面積は、金属パッド120の面積より大きい値を持つように形成できる。金属パッド120上に金属バンプ層320が形成された場合、第1拡張パッド部410の面積は、金属バンプ層320の面積より大きい値を持つように形成できる。
【0040】
第1延長部420は、金属バンプ層320と第1拡張パッド部410とを連結するように、金属バンプ層320上から第1拡張パッド部410上に延びるように形成される。また、第1延長部420は、金属バンプ層320と第1連結部430とを連結するように、金属バンプ層320上で第1連結部430上に延びるように形成される。金属バンプ層320と第1拡張パッド部410との間を延長する第1延長部420の部分と、金属バンプ層320と第1連結部430との間を延長する第1延長部420の部分とは断絶されているように図示したが、変形例として一つの金属バンプ層320から延びる第1延長部420は互いに連結するように形成できる。第1延長部420は、チップ領域CRからスクライブレーン領域SRに延びるように形成できる。
【0041】
第1連結部430はスクライブレーン領域SRに形成され、第1再配線層400のうちチップ領域CRからスクライブレーン領域SRに延びる部分、すなわち、第1延長部420と互いに連結できる。したがって、第1再配線層400は、第1連結部430を通じて電気的にいずれも連結される。
【0042】
第1再配線層400は、金属パッド120上で保護層200上を延びるように形成できる。すなわち、金属パッド120上に金属バンプ層320が形成された場合、第1再配線層400は金属バンプ層320上で保護層200上を延びるように形成できる。複数の金属パッド120が形成された場合、各金属パッド120上で延びる第1再配線層400は、チップ領域CR上では互いに離隔するように形成できる。
【0043】
図示していないが、同じ電源、グラウンド、または信号が伝えられる金属パッド120から延びる第1再配線層400は、選択的に互いに連結されるように形成できる。例えば、外部電源が連結されるための金属パッド120の場合には、回路部110の内部での電圧降下を補完するために複数が形成される。こういう場合、外部電源が連結されるための複数の金属パッド120上から延びる第1再配線層400は、チップ領域CRでも互いに連結される。しかし、他の機能を有する金属パッド120上から延びる第1再配線層400は、チップ領域CRで互いに離隔するように形成できる。
【0044】
各金属パッド120上から延びる第1再配線層400は、スクライブレーン領域SRではいずれも連結されるように形成できる。したがって、スクライブレーン領域SRには、第1再配線層400の連結される部分である第1連結部430が形成される。
【0045】
図7及び図8は、本発明の一実施形態の変形例による第1再配線層を形成する段階を示す平面図及び断面図である。具体的に図8は、図7のVIII−VIII’線の断面図である。
【0046】
図7及び図8を共に参照すれば、金属バンプ層320及び保護層200の一部分上に第1再配線層400を形成する。第1再配線層400は、第1拡張パッド部410、第1延長部420及び第1連結部430を備える。
【0047】
第1延長部420は、金属バンプ層320と第1拡張パッド部410とを連結するように、金属バンプ層320上で第1拡張パッド部410上に延びるように形成される。または第1延長部420は、第1拡張パッド部410と第1連結部430とを連結するように、第1拡張パッド部410上から第1連結部430上に延びるように形成される。
【0048】
図5及び図6と図7及び図8とを比較すれば、図5及び図6に示した金属パッド120は、チップ領域CRの境界に隣接して配されるエッジ型金属パッドであり、図7及び図8に示した金属パッド120は、チップ領域CRの中間に配される中間型金属パッドでありうる。このように、チップ領域CRで金属パッド120の配置によって、図5及び図6と図7及び図8に示したように、第1再配線層400の形状はやや変わる。しかし、金属パッド120と第1拡張パッド部410とを電気的に連結しつつスクライブレーン領域SRに延びるように形成するという機能は、同じである。
【0049】
図9は、本発明の一実施形態によるウェハーに、チップ領域とスクライブレーン領域とが配された形態を示す平面図である。
【0050】
図9を参照すれば、ウェハーWFは、複数のチップ領域CR、及びチップ領域CRの周囲に配されるスクライブレーン領域SRを含む。ウェハーWFは、例えば、数ないし数十インチの直径を持つ半導体ウェハーでありうる。図1ないし図12に示したベース基板100aまたはベース基板100a上に回路部110が形成された半導体基板100は、ウェハーWFの一部分でありうる。
【0051】
図9には、ウェハーWF上にチップ領域CR、スクライブレーン領域SR及び第1連結部430の配置関係を示すために、他の構成要素を省略する。
【0052】
第1連結部430は、各チップ領域CRを取り囲むように周囲に配されるスクライブレーン領域SRに沿って形成される。ウェハーWF上に形成される第1連結部430は、いずれも連結されるように形成される。ウェハーWFの外郭に沿ってチップ領域CRとは離隔する拡張連結部440がさらに形成される。拡張連結部440は、第1連結部430と共に同じ方法で形成される。拡張連結部440は、ウェハーWFの外郭に沿って第1連結部430を連結するように形成できる。
【0053】
ここで、スクライブレーン領域SRは、チップ領域CR以外のウェハーWFのあらゆる部分を示す。すなわち、ウェハーWFのエッジに沿ってチップ領域CRが形成されていない部分も、スクライブレーン領域SRと称することができる。
【0054】
図10は、本発明の一実施形態による第1再配線層400が形成された態様を示す平面図である。図10は、具体的に図9のX部分を拡大して示す平面図である。
図10を参照すれば、第1再配線層400は、第1拡張パッド部410、第1延長部420及び第1連結部430以外に、拡張連結部440及びめっきパッド部450をさらに備える。拡張連結部440とめっきパッド部450とは、第1拡張パッド部410、第1延長部420及び第1連結部430と共に同じ方法で形成される。
【0055】
拡張連結部440は、第1連結部430をいずれも連結できる。めっきパッド部450は、拡張連結部440の一部分であるか、または拡張連結部440と連結される第1再配線層400の一部分であり、ウェハーWFのエッジに隣接するように配される。めっきパッド部450は、後述した図示しない第2再配線層を電気めっき方法で形成するとき、電気めっきのための電気の供給に使われる。
【0056】
図11及び図12は、本発明の一実施形態による第2再配線層を形成する段階を示す平面図及び断面図である。具体的に図12は、図11のXII−XII’線の断面図である。
【0057】
図11及び図12を参照すれば、金属バンプ層320及び第1再配線層400上に第2再配線層500を形成する。第2再配線層500は、電気めっきによって形成できる。第2再配線層500を形成する電気めっきのための電気供給は、スクライブレーン領域SRに形成された第1再配線層400、すなわち、図5ないし図8に示した第1連結部430を通じて行われる。第2再配線層500を形成する電気めっきのために、図10に示したウェハーWFエッジに隣接して形成されためっきパッド部450に、直接外部から電気が加えられうる。第2再配線層500は、金または銅からなる。第2再配線層500は、チップ領域CRで第1再配線層400の上面及び露出される金属バンプ層320の上面をいずれも覆うように形成される。金属バンプ層320を形成せずに金属パッド120が露出された場合、第2再配線層500は、チップ領域CRで、第1再配線層400の上面及び露出される金属パッド120の上面をいずれも覆うように形成される。
【0058】
第2再配線層500は、第1再配線層400だけでなく、金属バンプ層320または金属パッド120と直接接触できる。第1再配線層400がプリンティング方法で形成されて相対的に電気抵抗が高い場合にも、相対的に電気抵抗の低い第2再配線層500が金属バンプ層320または金属パッド120と直接接触すれば、接触抵抗が低下して回路部110に電源、グラウンド、または信号を損失なしに伝達できる。このために、第1再配線層400は、金属バンプ層320または金属パッド120の一部分のみ覆うように形成される。第1再配線層400は、第2再配線層500を電気めっきするためのシードの役割を行える。この場合、第2再配線層500は第1再配線層400より厚く形成できる。
【0059】
第2再配線層500は、第2拡張パッド部510、第2延長部520及び第2連結部530を備える。第2拡張パッド部510は、第2拡張パッド部510上に形成された第2再配線層500の部分であり、第2連結部530は、第1連結部430上に形成された第2再配線層500の部分である。第2延長部520は、第2拡張パッド部510と第2連結部530とを連結する第2再配線層500の部分である。第2延長部520は、第1延長部420及び金属バンプ層320上に形成された第2再配線層500の部分でありうる。
【0060】
第2再配線層500は、第1再配線層400と共に金属バンプ層320または金属パッド120の上面をいずれも覆えるため、第2再配線層500は電気的にいずれも連結された状態になりうる。
【0061】
後述するが、第1連結部430及び第2連結部530は、チップ領域CRを分離するためにスクライブレーン領域SRをスクライビングする過程で除去される。したがって、スクライブレーン領域SRに形成された第1連結部430、または第2連結部530を通じて連結されていた第1再配線層400、または第2再配線層500は、互いに離隔される。
【0062】
図13及び図14は、本発明の一実施形態による補助保護層を形成する段階を示す平面図及び断面図である。具体的に図14は、図13のXIV−XIV’線の断面図である。
図13及び図14を参照すれば、第2拡張パッド部510の一部分が露出されるように、補助保護層600を半導体基板100の全面上に形成できる。補助保護層600は、第2拡張パッド部510の一部分を露出させる開口部650を備える。開口部650によって露出される第2拡張パッド部510の露出される外部連結パッド510aとして使われうる。補助保護層600は、実際に外部との連結に使われる外部連結パッド510aを除外した第2再配線層500の保護に使われる。補助保護層600は、絶縁性ポリマーからなる。
【0063】
図15は、本発明の一実施形態によるチップ領域を分離する段階を示す平面図である。図15は、具体的に、図10に示すウェハーWFに該当する部分のうち、チップ領域CRに対応する部分を分離する段階を示す断面図である。
【0064】
図10及び図15を共に参照すれば、スクライブレーン領域SRに沿ってウェハーWFをスクライビングして、チップ領域CRの分離された個別半導体チップC1、C2を形成する。個別半導体チップC1、C2の形成過程で、スクライブレーン領域SRの一部分は除去される。個別半導体チップC1、C2の形成過程で除去されるスクライブレーン領域SRの一部分には、図9に示す第2連結部530が備えられる。また第2連結部530の下部には、図7に示す第1連結部430が形成される。したがって、個別半導体チップC1、C2の分離過程で、第1連結部430と第2連結部530とは除去される。したがって、チップ領域CRでは互いに離隔するが、スクライブレーン領域SRの第1連結部430、または第2連結部530を通じて連結されていた第1再配線層400、または第2再配線層500は、個別半導体チップC1、C2に分離する過程を通じて互いに離隔する。
【0065】
第1連結部430は、第2再配線層500を形成するための電気めっきに使われる電気を供給するために使われ、第2連結部530は、第1連結部430上に形成された部分である。したがって、第1連結部430、または第2連結部530は、実際、個別半導体チップC1、C2の動作のために必要な部分ではないので、個別半導体チップC1、C2に分離する過程で、第1連結部430、または第2連結部530はいずれも除去される。
【0066】
個別半導体チップC1、C2に分離する過程で除去されるスクライブレーン領域SRの幅が数十μm前後の場合、第1連結部430、または第2連結部530の幅は数μm前後に形成できる。この場合、第1連結部430、または第2連結部530に沿ってスクライブレーン領域SRをスクライビングすれば、第1連結部430、または第2連結部530は容易に除去される。
【0067】
図16ないし図18は、本発明の一実施形態による第1再配線層を形成するために使われるロールオフセットプリンティング方法の態様を説明するための概念図である。
図16は、本発明の一実施形態による第1再配線層を形成するために使われるロールオフセットプリンティング方法の一態様を説明するための概念図である。
【0068】
図16を参照すれば、注入部1110で回転するグラビアロール1200にペーストまたはインク10aを供給する。ドクターブレード1120は、注入されたペーストまたはインク10aがグラビアロール1200の溝1210に満たされるように、残余ペーストまたはインクを除去できる。グラビアロール1200の溝1210は、第1再配線層400の形状を考慮して形成できる。
【0069】
グラビアロール1200の溝1210に満たされたペーストまたはインク10aは、グラビアロール1200と接して回転するシリコンブランケットロール1300に転写されて、シリコンブランケットロール1300の表面を覆い包むシリコン層1310上に予備再配線物質10bを形成できる(OFF)。回転するシリコンブランケットロール1300は半導体基板100と接して、予備再配線物質10bを半導体基板100に転写して第1再配線層400を形成できる(SET)。
【0070】
図17は、本発明の一実施形態による第1再配線層を形成するために使われるロールオフセットプリンティング方法の一態様を説明するための概念図である。
【0071】
図17を参照すれば、注入部1110で鉛板1400a上にペーストまたはインク10aを供給する。ドクターブレード1120は、注入されたペーストまたはインク10aが鉛板1400aの溝1410aに満たされるように、鉛板1400aの上面1420aから残余ペーストまたはインクを除去できる。鉛板1400aの溝1410aは、第1再配線層400の形状を考慮して形成できる。
【0072】
鉛板1400aの溝1410に満たされたペーストまたはインク10aは、鉛板1400aと接して回転するシリコンブランケットロール1300に転写されて、シリコンブランケットロール1300の表面を覆い包むシリコン層1310上に予備再配線物質10bを形成できる(OFF)。回転するシリコンブランケットロール1300は半導体基板100と接して、予備再配線物質10bを半導体基板100に転写して第1再配線層400を形成できる(SET)。
【0073】
図18は、本発明の一実施形態による第1再配線層を形成するために使われるロールオフセットプリンティング方法の一態様を説明するための概念図である。
【0074】
図18を参照すれば、注入部1110で回転するシリコンブランケットロール1300にペースト層またはインク層10を供給する。ペースト層またはインク層10が形成されたシリコンブランケットロール1300は、鉛板1400bと接して回転して、鉛板1400bの上面1420bに残余ペーストまたはインク10cを転写できる。鉛板1400bの溝1410b部分は、シリコンブランケットロール1300に形成されたペースト層またはインク層10と接しないので、鉛板1400bの溝1410b部分によって、シリコンブランケットロール130に残留するペースト層またはインク層10の部分は予備再配線物質10bを形成できる(Reverse−OFF)。回転するシリコンブランケットロール1300は半導体基板100と接して、予備再配線物質10bを半導体基板100に転写して第1再配線層400を形成できる(SET)。
【0075】
図16ないし図18に示したロールオフセットプリンティング方法を用いて複数の個別半導体チップを形成するための半導体ウェハー上に、一回のプリンティングで第1再配線層400を形成できる。したがって、製造時間及びコストを低減させる。
【0076】
図16ないし図18では、ソフトリソグラフィ工程のうちロールオフセットプリンティング方法の態様を示した。しかし、フォトマスクを用いるフォトリソグラフィ工程を使用しないソフトリソグラフィ工程は、いずれも第1再配線層400の形成に使われる。
【産業上の利用可能性】
【0077】
本発明は、半導体素子の製造に関する技術分野に好適に用いられる。
【符号の説明】
【0078】
200 保護層、
320 金属バンプ層、
400 第1再配線層、
410 第1拡張パッド部、
420 第1延長部、
430 第1連結部、
SR スクライブレーン領域、
CR チップ領域。
【技術分野】
【0001】
本発明は、半導体素子の製造方法に係り、特に、再配線層を持つ半導体素子の製造方法に関する。
【背景技術】
【0002】
電子製品は、高容量のデータ処理を求めながらもその体積は段々小さくなっている。これにより、かかる電子製品に含まれる電子部品の配置に最適化が要求されている。これにより、半導体素子の外部端子を再配線によって再配置しているが、工程が複雑になると共にコスト高となる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平11−274724号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の技術的課題は、問題点を解消するために製造コストの低減が可能な再配線層を有する半導体素子の製造方法を提供することである。
【課題を解決するための手段】
【0005】
技術的課題を達成するために、本発明は、次のような半導体素子の製造方法を提供する。
本発明の半導体素子の製造方法は、上面に回路部が形成され、回路部と電気的に連結される金属パッド及び回路部を覆って金属パッドを露出させる保護層が形成された半導体基板を用意する段階と、金属パッドと電気的に連結され、金属パッド上で保護層上に延びるようにプリンティング方法によって第1再配線層を形成する段階と、第1再配線層をシードとして、第1再配線層上に電気めっきで第2再配線層を形成する段階と、を含む。
【0006】
第1再配線層を形成する段階は、第1再配線層が金属パッド上の一部分を遮蔽するように形成し、第2再配線層を電気めっきする段階は、第2再配線層を第1再配線層及び金属パッド上に形成することを含む。
【0007】
第1再配線層を形成する段階の前に、保護層によって露出される金属パッドを覆う金属バンプ層を無電解めっきする段階をさらに含み、第1再配線層は、金属バンプ層の一部分を露出するように形成し、第2再配線層は、第1再配線層及び金属バンプ層を覆うように形成することを含む。
【0008】
金属バンプ層を無電解めっきする段階の前に、金属パッドの表面を亜鉛酸塩処理する段階をさらに含む。
【0009】
亜鉛酸塩処理する段階では、金属パッドの表面に形成された自然酸化膜を除去することを含む。
【0010】
金属バンプ層を無電解めっきする段階は、金属パッド上にのみ選択的に金属バンプ層を形成することを含む。
【0011】
金属バンプ層はニッケルからなることを含む。
【0012】
第1再配線層は、銀、ニッケルまたは銅を含むペーストを用いてプリンティング方法で形成することを含む。
【0013】
第2再配線層は、金または銅からなることを含む。
【0014】
第1再配線層を形成する段階は、ロールオフセットプリンティング方法で第1再配線層を形成することを含む。
【0015】
半導体基板は、回路部が形成されるチップ領域及びチップ領域の周囲に配されるスクライブレーン領域を含む。また、複数の金属パッドを有し、第1再配線層を形成する段階では、複数の金属パッドのうち一つの金属パッド上から保護層上に延びる第1再配線層は、他の一つの金属パッド上から保護層上に延びる第1再配線層と、チップ領域で互いに離隔して形成されることを含む。また、複数の金属パッドからそれぞれ延びる第1再配線層は、チップ領域からスクライブレーン領域に延びるように形成し、複数の金属パッドからそれぞれ延びる第1再配線層は、スクライブレーン領域で互いに連結される連結部を形成することを含む。
【0016】
チップ領域は複数であり、第2再配線層を形成する段階後に、連結部が除去されるように、スクライブレーン領域をスクライビングして複数のチップ領域を互いに分離させる段階をさらに含む。
【0017】
複数のチップ領域を互いに分離させる段階の前に、第2再配線層の少なくとも一部分を覆う補助保護層を形成する段階をさらに含む。
【0018】
本発明の半導体素子の製造方法は、上面に回路部が形成され、回路部と電気的に連結される金属パッド及び回路部を覆って金属パッドを露出させる保護層が形成された半導体基板を用意する段階と、金属パッド及び保護層上に、ロールオフセットプリンティング方法で金属パッドと電気的に連結される再配線層を形成する段階と、を含む。
【0019】
第1再配線層を形成する段階は、シリコンブランケットロールを用いるロールオフセットプリンティング方法で行われることを含む。
【発明の効果】
【0020】
本発明による半導体素子の製造方法は、コスト及び製造時間を消費させるフォトリソグラフィ工程を使用せずに再配線層を形成でき、金属パッドと再配線層との接触抵抗を最小化できて性能が向上する。
【図面の簡単な説明】
【0021】
【図1】本発明の一実施形態による金属パッドが形成された半導体基板の平面図である。
【図2】本発明の一実施形態による金属パッドが形成された半導体基板の断面図である。
【図3】本発明の一実施形態による自然酸化膜を除去する段階を示す断面図である。
【図4】本発明の一実施形態による金属バンプ層を形成する段階を示す断面図である。
【図5】本発明の一実施形態による第1再配線層を形成する段階を示す平面図である。
【図6】本発明の一実施形態による第1再配線層を形成する段階を示す断面図である。
【図7】本発明の一実施形態の変形例による第1再配線層を形成する段階を示す平面図である。
【図8】本発明の一実施形態の変形例による第1再配線層を形成する段階を示す断面図である。
【図9】本発明の一実施形態によるウェハーにチップ領域とスクライブレーン領域とが配された形態を示す平面図である。
【図10】本発明の一実施形態による第1再配線層が形成された態様を示す平面図である。
【図11】本発明の一実施形態による第2再配線層を形成する段階を示す平面図である。
【図12】本発明の一実施形態による第2再配線層を形成する段階を示す断面図である。
【図13】本発明の一実施形態による補助保護層を形成する段階を示す平面図である。
【図14】本発明の一実施形態による補助保護層を形成する段階を示す断面図である。
【図15】本発明の一実施形態によるチップ領域を分離する段階を示す平面図である。
【図16】本発明の一実施形態による第1再配線層を形成するために使われるロールオフセットプリンティング方法の態様を説明するための概念図である。
【図17】本発明の一実施形態による第1再配線層を形成するために使われるロールオフセットプリンティング方法の態様を説明するための概念図である。
【図18】本発明の一実施形態による第1再配線層を形成するために使われるロールオフセットプリンティング方法の態様を説明するための概念図である。
【発明を実施するための形態】
【0022】
以下、本発明の望ましい実施形態について添付図面を参照して詳細に説明する。
以下で例示する実施形態は、いろいろな他の形態に変形でき、本発明の範囲が後述する実施形態に限定されるものではない。本発明の実施形態は、当業者に本発明をさらに完全に説明するために提供されるものである。添付図面で膜または領域のサイズまたは厚さは、明細書の明確性のために誇張されている。
【0023】
(一実施形態)
図1及び図2は、本発明の一実施形態による金属パッドが形成された半導体基板の平面図及び断面図である。具体的に図2は、図1のII−II’線の断面図である。
【0024】
図1及び図2を共に参照すれば、半導体基板100上に金属パッド120、及び金属パッド120の少なくとも一部分を露出させる保護層200が形成される。半導体基板100は、ベース基板100a、及びベース基板100a上に形成された回路部110を備える。回路部110は、半導体基板100の上面に形成される。金属パッド120は、回路部110と電気的に連結されて、回路部110に外部電源、グラウンド、または信号を伝達できる。
【0025】
ベース基板100aは半導体物質、例えば、IV族半導体、III−V族化合物半導体、またはII−VI族酸化物半導体を含む。例えば、IV族半導体は、シリコン、ゲルマニウムまたはシリコン−ゲルマニウムを含む。ベース基板100aは、バルクウェハーまたはエピタキシャル層として提供されてもよい。またはベース基板100aは、SOI(Silicon On Insulator)基板、ガリウム−ヒ素基板、シリコンゲルマニウム基板、セラミック基板、石英基板、またはディスプレイ用ガラス基板でなる。
【0026】
回路部110には、例えば、DRAM、SRAM、フラッシュメモリなどの高集積回路半導体メモリ素子、CPU(Central Processor Unit)、DSP(Digital Signal Processor)、CPUとDSPとの組み合わせなどのプロセッサー、ASIC(Application Specific Integrated Circuit)、MEMS(Micro Electro Mechanical System)素子、光電子素子、ディスプレイ素子などの半導体素子をなすための多様な種類の能動素子または受動素子が形成されている。また回路部110には、能動素子または受動素子を電気的に連結するための伝導性ライン、例えば、ワードライン、ビットラインなどや、金属配線ライン、コンタクトプラグ、ビアプラグなどを含む。回路部110にはまた、能動素子、受動素子、伝導性ライン、金属配線ライン、コンタクトプラグ、ビアプラグなどの間に配される層間絶縁層(ILD、Inter Layer Dielectic)または金属間絶縁層(IMD、Inter Metal Dielectric)などをさらに含む。
【0027】
金属パッド120は、回路部110に含まれる金属配線ラインのうち最上層の金属配線ラインと同一レベルに一体に形成される。または金属パッド120は、回路部110に含まれる金属配線ラインが形成された後、金属配線ラインと接して電気的に連結されるように別途に形成される。
【0028】
保護層200は、回路部110を保護するように、金属パッド120の一部分を除外した回路部110の上面を覆うように形成される。保護層200は、第1保護層210及び第2保護層220を含む。第1保護層210は、例えば、窒化物からなる。第2保護層220は、第1保護層210上に選択的に形成される。第2保護層220は、例えば、ポリマー物質からなる。第2保護層220は、外部衝撃を緩和させるように弾性部材でありうる。
【0029】
半導体基板100は、チップ領域CR及びスクライブレーン領域SRが定義される。半導体基板100は、後続工程でスクライブレーン領域SRに沿って切断されて、チップ領域CRが個別半導体チップをなすようにする。
【0030】
スクライブレーン領域SRで、ベース基板100a上にはチップ領域CRの回路部110に対応するダミー部110dが形成される。チップ領域CRとスクライブレーン領域SRとが類似した高さの上面を持つように、ダミー部110dには絶縁層が形成される。またはダミー部110dは、工程安定性のためのダミーパターン、品質管理のためのテストパターンなどが形成される。
【0031】
図3は、本発明の一実施形態による自然酸化膜を除去する段階を示す断面図である。
【0032】
図3を参照すれば、保護層200によって露出された金属パッド120の上面に自然酸化膜122が形成された場合、自然酸化膜除去処理を行える。例えば、金属パッド120がアルミニウムからなる場合、金属パッド120上には、酸化アルミニウムからなる自然酸化膜122が形成される。
【0033】
金属パッド120上に自然酸化膜122が形成された場合、外部電源、グラウンド、または信号が回路部110によく伝えられない恐れがある。金属パッド120上に自然酸化膜122が形成されていないか、または、外部電源、グラウンド、または信号の伝達にあまり大きい影響を与えないほどの自然酸化膜122のみ形成された場合には、自然酸化膜除去処理は省略される。
【0034】
自然酸化膜除去処理は、酸化物を除去できるウェットまたはドライの洗浄、またはエッチング工程によって行われる。または自然酸化膜除去処理は、自然酸化膜122を除去して薄い亜鉛被膜を形成する亜鉛酸塩(zincate)工程によって行われる。
【0035】
図4は、本発明の一実施形態による金属バンプ層を形成する段階を示す断面図である。
図4を参照すれば、金属パッド120上に金属バンプ層320を形成できる。保護層200によれば、露出される金属パッド120の部分は金属バンプ層320によって覆われる。金属バンプ層320は、金属パッド120と保護層200とが持つ段差を低減させる。金属バンプ層320は、無電解めっき方法によって形成される。または金属バンプ層320は、半導体基板100上に予備金属バンプ層を形成した後、保護層200が露出されるように予備金属バンプ層の一部分を除去する平坦化工程によって形成される。金属バンプ層320を形成する平坦化工程は、例えば、化学機械的研磨(CMP)工程またはエッチバック工程でありうる。
【0036】
金属バンプ層320は、例えば、ニッケル、アルミニウム、銅、銀または金からなる。金属バンプ層320と金属パッド120との間には、導電性を持つ接触被膜310をさらに含む。
【0037】
金属バンプ層320を無電解めっき方法によって形成する場合、例えば、接触被膜310は亜鉛からなり、金属バンプ層320はニッケルからなる。金属パッド120上に、亜鉛酸塩工程によって亜鉛からなる接触被膜310を形成する場合、金属バンプ層320は、無電解めっき方法によって選択的に接触被膜310上に形成することができる。亜鉛酸塩工程によって形成される接触被膜310は、金属パッド120上の自然酸化膜122(図3)を除去する機能を有すると共に、金属バンプ層320を無電解めっき方法によって選択的に形成させる機能を有する。したがって、接触被膜310によって、金属パッド120と金属バンプ層320との接触抵抗を低減させる。接触被膜310と金属バンプ層320とは、共に無電解めっき層300とも呼ばれる。
【0038】
図5及び図6は、本発明の一実施形態による第1再配線層を形成する段階を示す平面図及び断面図である。具体的に図6は、図5のVI−VI’線の断面図である。
図5及び図6を共に参照すれば、金属バンプ層320及び保護層200の一部分上に第1再配線層400を形成する。第1再配線層400は、金属バンプ層320の一部分を露出するように形成できる。第1再配線層400は、第1拡張パッド部410、第1延長部420及び第1連結部430を備える。第1再配線層400は、例えば、銀、ニッケルまたは銅からなる。第1再配線層400は、フォトマスクを用いるフォトリソグラフィ工程を使用しないソフトリソグラフィ工程によって形成される。第1再配線層400は、例えば、銀、ニッケルまたは銅を含むペーストまたはインクを利用したプリンティング方法によって形成される。第1再配線層400は、例えば、ロールオフセットプリンティング方法によって形成される。ロールオフセットプリンティング方法については、図16ないし図18で詳細に説明する。
【0039】
第1拡張パッド部410は、金属パッド120と電気的に連結されて、実際に外部装置と連結されるパッドの機能を有する。第1拡張パッド部410の面積は、金属パッド120の面積より大きい値を持つように形成できる。金属パッド120上に金属バンプ層320が形成された場合、第1拡張パッド部410の面積は、金属バンプ層320の面積より大きい値を持つように形成できる。
【0040】
第1延長部420は、金属バンプ層320と第1拡張パッド部410とを連結するように、金属バンプ層320上から第1拡張パッド部410上に延びるように形成される。また、第1延長部420は、金属バンプ層320と第1連結部430とを連結するように、金属バンプ層320上で第1連結部430上に延びるように形成される。金属バンプ層320と第1拡張パッド部410との間を延長する第1延長部420の部分と、金属バンプ層320と第1連結部430との間を延長する第1延長部420の部分とは断絶されているように図示したが、変形例として一つの金属バンプ層320から延びる第1延長部420は互いに連結するように形成できる。第1延長部420は、チップ領域CRからスクライブレーン領域SRに延びるように形成できる。
【0041】
第1連結部430はスクライブレーン領域SRに形成され、第1再配線層400のうちチップ領域CRからスクライブレーン領域SRに延びる部分、すなわち、第1延長部420と互いに連結できる。したがって、第1再配線層400は、第1連結部430を通じて電気的にいずれも連結される。
【0042】
第1再配線層400は、金属パッド120上で保護層200上を延びるように形成できる。すなわち、金属パッド120上に金属バンプ層320が形成された場合、第1再配線層400は金属バンプ層320上で保護層200上を延びるように形成できる。複数の金属パッド120が形成された場合、各金属パッド120上で延びる第1再配線層400は、チップ領域CR上では互いに離隔するように形成できる。
【0043】
図示していないが、同じ電源、グラウンド、または信号が伝えられる金属パッド120から延びる第1再配線層400は、選択的に互いに連結されるように形成できる。例えば、外部電源が連結されるための金属パッド120の場合には、回路部110の内部での電圧降下を補完するために複数が形成される。こういう場合、外部電源が連結されるための複数の金属パッド120上から延びる第1再配線層400は、チップ領域CRでも互いに連結される。しかし、他の機能を有する金属パッド120上から延びる第1再配線層400は、チップ領域CRで互いに離隔するように形成できる。
【0044】
各金属パッド120上から延びる第1再配線層400は、スクライブレーン領域SRではいずれも連結されるように形成できる。したがって、スクライブレーン領域SRには、第1再配線層400の連結される部分である第1連結部430が形成される。
【0045】
図7及び図8は、本発明の一実施形態の変形例による第1再配線層を形成する段階を示す平面図及び断面図である。具体的に図8は、図7のVIII−VIII’線の断面図である。
【0046】
図7及び図8を共に参照すれば、金属バンプ層320及び保護層200の一部分上に第1再配線層400を形成する。第1再配線層400は、第1拡張パッド部410、第1延長部420及び第1連結部430を備える。
【0047】
第1延長部420は、金属バンプ層320と第1拡張パッド部410とを連結するように、金属バンプ層320上で第1拡張パッド部410上に延びるように形成される。または第1延長部420は、第1拡張パッド部410と第1連結部430とを連結するように、第1拡張パッド部410上から第1連結部430上に延びるように形成される。
【0048】
図5及び図6と図7及び図8とを比較すれば、図5及び図6に示した金属パッド120は、チップ領域CRの境界に隣接して配されるエッジ型金属パッドであり、図7及び図8に示した金属パッド120は、チップ領域CRの中間に配される中間型金属パッドでありうる。このように、チップ領域CRで金属パッド120の配置によって、図5及び図6と図7及び図8に示したように、第1再配線層400の形状はやや変わる。しかし、金属パッド120と第1拡張パッド部410とを電気的に連結しつつスクライブレーン領域SRに延びるように形成するという機能は、同じである。
【0049】
図9は、本発明の一実施形態によるウェハーに、チップ領域とスクライブレーン領域とが配された形態を示す平面図である。
【0050】
図9を参照すれば、ウェハーWFは、複数のチップ領域CR、及びチップ領域CRの周囲に配されるスクライブレーン領域SRを含む。ウェハーWFは、例えば、数ないし数十インチの直径を持つ半導体ウェハーでありうる。図1ないし図12に示したベース基板100aまたはベース基板100a上に回路部110が形成された半導体基板100は、ウェハーWFの一部分でありうる。
【0051】
図9には、ウェハーWF上にチップ領域CR、スクライブレーン領域SR及び第1連結部430の配置関係を示すために、他の構成要素を省略する。
【0052】
第1連結部430は、各チップ領域CRを取り囲むように周囲に配されるスクライブレーン領域SRに沿って形成される。ウェハーWF上に形成される第1連結部430は、いずれも連結されるように形成される。ウェハーWFの外郭に沿ってチップ領域CRとは離隔する拡張連結部440がさらに形成される。拡張連結部440は、第1連結部430と共に同じ方法で形成される。拡張連結部440は、ウェハーWFの外郭に沿って第1連結部430を連結するように形成できる。
【0053】
ここで、スクライブレーン領域SRは、チップ領域CR以外のウェハーWFのあらゆる部分を示す。すなわち、ウェハーWFのエッジに沿ってチップ領域CRが形成されていない部分も、スクライブレーン領域SRと称することができる。
【0054】
図10は、本発明の一実施形態による第1再配線層400が形成された態様を示す平面図である。図10は、具体的に図9のX部分を拡大して示す平面図である。
図10を参照すれば、第1再配線層400は、第1拡張パッド部410、第1延長部420及び第1連結部430以外に、拡張連結部440及びめっきパッド部450をさらに備える。拡張連結部440とめっきパッド部450とは、第1拡張パッド部410、第1延長部420及び第1連結部430と共に同じ方法で形成される。
【0055】
拡張連結部440は、第1連結部430をいずれも連結できる。めっきパッド部450は、拡張連結部440の一部分であるか、または拡張連結部440と連結される第1再配線層400の一部分であり、ウェハーWFのエッジに隣接するように配される。めっきパッド部450は、後述した図示しない第2再配線層を電気めっき方法で形成するとき、電気めっきのための電気の供給に使われる。
【0056】
図11及び図12は、本発明の一実施形態による第2再配線層を形成する段階を示す平面図及び断面図である。具体的に図12は、図11のXII−XII’線の断面図である。
【0057】
図11及び図12を参照すれば、金属バンプ層320及び第1再配線層400上に第2再配線層500を形成する。第2再配線層500は、電気めっきによって形成できる。第2再配線層500を形成する電気めっきのための電気供給は、スクライブレーン領域SRに形成された第1再配線層400、すなわち、図5ないし図8に示した第1連結部430を通じて行われる。第2再配線層500を形成する電気めっきのために、図10に示したウェハーWFエッジに隣接して形成されためっきパッド部450に、直接外部から電気が加えられうる。第2再配線層500は、金または銅からなる。第2再配線層500は、チップ領域CRで第1再配線層400の上面及び露出される金属バンプ層320の上面をいずれも覆うように形成される。金属バンプ層320を形成せずに金属パッド120が露出された場合、第2再配線層500は、チップ領域CRで、第1再配線層400の上面及び露出される金属パッド120の上面をいずれも覆うように形成される。
【0058】
第2再配線層500は、第1再配線層400だけでなく、金属バンプ層320または金属パッド120と直接接触できる。第1再配線層400がプリンティング方法で形成されて相対的に電気抵抗が高い場合にも、相対的に電気抵抗の低い第2再配線層500が金属バンプ層320または金属パッド120と直接接触すれば、接触抵抗が低下して回路部110に電源、グラウンド、または信号を損失なしに伝達できる。このために、第1再配線層400は、金属バンプ層320または金属パッド120の一部分のみ覆うように形成される。第1再配線層400は、第2再配線層500を電気めっきするためのシードの役割を行える。この場合、第2再配線層500は第1再配線層400より厚く形成できる。
【0059】
第2再配線層500は、第2拡張パッド部510、第2延長部520及び第2連結部530を備える。第2拡張パッド部510は、第2拡張パッド部510上に形成された第2再配線層500の部分であり、第2連結部530は、第1連結部430上に形成された第2再配線層500の部分である。第2延長部520は、第2拡張パッド部510と第2連結部530とを連結する第2再配線層500の部分である。第2延長部520は、第1延長部420及び金属バンプ層320上に形成された第2再配線層500の部分でありうる。
【0060】
第2再配線層500は、第1再配線層400と共に金属バンプ層320または金属パッド120の上面をいずれも覆えるため、第2再配線層500は電気的にいずれも連結された状態になりうる。
【0061】
後述するが、第1連結部430及び第2連結部530は、チップ領域CRを分離するためにスクライブレーン領域SRをスクライビングする過程で除去される。したがって、スクライブレーン領域SRに形成された第1連結部430、または第2連結部530を通じて連結されていた第1再配線層400、または第2再配線層500は、互いに離隔される。
【0062】
図13及び図14は、本発明の一実施形態による補助保護層を形成する段階を示す平面図及び断面図である。具体的に図14は、図13のXIV−XIV’線の断面図である。
図13及び図14を参照すれば、第2拡張パッド部510の一部分が露出されるように、補助保護層600を半導体基板100の全面上に形成できる。補助保護層600は、第2拡張パッド部510の一部分を露出させる開口部650を備える。開口部650によって露出される第2拡張パッド部510の露出される外部連結パッド510aとして使われうる。補助保護層600は、実際に外部との連結に使われる外部連結パッド510aを除外した第2再配線層500の保護に使われる。補助保護層600は、絶縁性ポリマーからなる。
【0063】
図15は、本発明の一実施形態によるチップ領域を分離する段階を示す平面図である。図15は、具体的に、図10に示すウェハーWFに該当する部分のうち、チップ領域CRに対応する部分を分離する段階を示す断面図である。
【0064】
図10及び図15を共に参照すれば、スクライブレーン領域SRに沿ってウェハーWFをスクライビングして、チップ領域CRの分離された個別半導体チップC1、C2を形成する。個別半導体チップC1、C2の形成過程で、スクライブレーン領域SRの一部分は除去される。個別半導体チップC1、C2の形成過程で除去されるスクライブレーン領域SRの一部分には、図9に示す第2連結部530が備えられる。また第2連結部530の下部には、図7に示す第1連結部430が形成される。したがって、個別半導体チップC1、C2の分離過程で、第1連結部430と第2連結部530とは除去される。したがって、チップ領域CRでは互いに離隔するが、スクライブレーン領域SRの第1連結部430、または第2連結部530を通じて連結されていた第1再配線層400、または第2再配線層500は、個別半導体チップC1、C2に分離する過程を通じて互いに離隔する。
【0065】
第1連結部430は、第2再配線層500を形成するための電気めっきに使われる電気を供給するために使われ、第2連結部530は、第1連結部430上に形成された部分である。したがって、第1連結部430、または第2連結部530は、実際、個別半導体チップC1、C2の動作のために必要な部分ではないので、個別半導体チップC1、C2に分離する過程で、第1連結部430、または第2連結部530はいずれも除去される。
【0066】
個別半導体チップC1、C2に分離する過程で除去されるスクライブレーン領域SRの幅が数十μm前後の場合、第1連結部430、または第2連結部530の幅は数μm前後に形成できる。この場合、第1連結部430、または第2連結部530に沿ってスクライブレーン領域SRをスクライビングすれば、第1連結部430、または第2連結部530は容易に除去される。
【0067】
図16ないし図18は、本発明の一実施形態による第1再配線層を形成するために使われるロールオフセットプリンティング方法の態様を説明するための概念図である。
図16は、本発明の一実施形態による第1再配線層を形成するために使われるロールオフセットプリンティング方法の一態様を説明するための概念図である。
【0068】
図16を参照すれば、注入部1110で回転するグラビアロール1200にペーストまたはインク10aを供給する。ドクターブレード1120は、注入されたペーストまたはインク10aがグラビアロール1200の溝1210に満たされるように、残余ペーストまたはインクを除去できる。グラビアロール1200の溝1210は、第1再配線層400の形状を考慮して形成できる。
【0069】
グラビアロール1200の溝1210に満たされたペーストまたはインク10aは、グラビアロール1200と接して回転するシリコンブランケットロール1300に転写されて、シリコンブランケットロール1300の表面を覆い包むシリコン層1310上に予備再配線物質10bを形成できる(OFF)。回転するシリコンブランケットロール1300は半導体基板100と接して、予備再配線物質10bを半導体基板100に転写して第1再配線層400を形成できる(SET)。
【0070】
図17は、本発明の一実施形態による第1再配線層を形成するために使われるロールオフセットプリンティング方法の一態様を説明するための概念図である。
【0071】
図17を参照すれば、注入部1110で鉛板1400a上にペーストまたはインク10aを供給する。ドクターブレード1120は、注入されたペーストまたはインク10aが鉛板1400aの溝1410aに満たされるように、鉛板1400aの上面1420aから残余ペーストまたはインクを除去できる。鉛板1400aの溝1410aは、第1再配線層400の形状を考慮して形成できる。
【0072】
鉛板1400aの溝1410に満たされたペーストまたはインク10aは、鉛板1400aと接して回転するシリコンブランケットロール1300に転写されて、シリコンブランケットロール1300の表面を覆い包むシリコン層1310上に予備再配線物質10bを形成できる(OFF)。回転するシリコンブランケットロール1300は半導体基板100と接して、予備再配線物質10bを半導体基板100に転写して第1再配線層400を形成できる(SET)。
【0073】
図18は、本発明の一実施形態による第1再配線層を形成するために使われるロールオフセットプリンティング方法の一態様を説明するための概念図である。
【0074】
図18を参照すれば、注入部1110で回転するシリコンブランケットロール1300にペースト層またはインク層10を供給する。ペースト層またはインク層10が形成されたシリコンブランケットロール1300は、鉛板1400bと接して回転して、鉛板1400bの上面1420bに残余ペーストまたはインク10cを転写できる。鉛板1400bの溝1410b部分は、シリコンブランケットロール1300に形成されたペースト層またはインク層10と接しないので、鉛板1400bの溝1410b部分によって、シリコンブランケットロール130に残留するペースト層またはインク層10の部分は予備再配線物質10bを形成できる(Reverse−OFF)。回転するシリコンブランケットロール1300は半導体基板100と接して、予備再配線物質10bを半導体基板100に転写して第1再配線層400を形成できる(SET)。
【0075】
図16ないし図18に示したロールオフセットプリンティング方法を用いて複数の個別半導体チップを形成するための半導体ウェハー上に、一回のプリンティングで第1再配線層400を形成できる。したがって、製造時間及びコストを低減させる。
【0076】
図16ないし図18では、ソフトリソグラフィ工程のうちロールオフセットプリンティング方法の態様を示した。しかし、フォトマスクを用いるフォトリソグラフィ工程を使用しないソフトリソグラフィ工程は、いずれも第1再配線層400の形成に使われる。
【産業上の利用可能性】
【0077】
本発明は、半導体素子の製造に関する技術分野に好適に用いられる。
【符号の説明】
【0078】
200 保護層、
320 金属バンプ層、
400 第1再配線層、
410 第1拡張パッド部、
420 第1延長部、
430 第1連結部、
SR スクライブレーン領域、
CR チップ領域。
【特許請求の範囲】
【請求項1】
上面に回路部が形成され、前記回路部と電気的に連結される金属パッド及び前記回路部を覆って前記金属パッドを露出させる保護層が形成された半導体基板を用意する段階と、
前記金属パッドと電気的に連結され、前記金属パッド上で前記保護層上に延びるようにプリンティング方法によって第1再配線層を形成する段階と、
前記第1再配線層をシードとして、前記第1再配線層上に電気めっきで第2再配線層を形成する段階と、
を含む半導体素子の製造方法。
【請求項2】
前記第1再配線層を形成する段階は、
前記第1再配線層が前記金属パッド上の一部分を遮蔽するように形成し、
前記第2再配線層を電気めっきする段階は、
前記第2再配線層を前記第1再配線層及び前記金属パッド上に形成することを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項3】
前記第1再配線層を形成する段階の前に、
前記保護層によって露出される前記金属パッドを覆う金属バンプ層を無電解めっきする段階をさらに含み、
前記第1再配線層は、前記金属バンプ層の一部分を露出するように形成し、
前記第2再配線層は、前記第1再配線層及び前記金属バンプ層を覆うように形成することを特徴とする請求項2に記載の半導体素子の製造方法。
【請求項4】
前記金属バンプ層を無電解めっきする段階の前に、
前記金属パッドの表面を亜鉛酸塩処理する段階をさらに含むことを特徴とする請求項3に記載の半導体素子の製造方法。
【請求項5】
前記亜鉛酸塩処理する段階は、
前記金属パッドの表面に形成された自然酸化膜を除去することを特徴とする請求項4に記載の半導体素子の製造方法。
【請求項6】
前記第1再配線層を形成する段階は、
ロールオフセットプリンティング方法で前記第1再配線層を形成することを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項7】
前記半導体基板は、複数の前記金属パッドを有し、前記回路部が形成されるチップ領域及び前記チップ領域の周囲に配されるスクライブレーン領域を含み、
前記第1再配線層を形成する段階は、
前記複数の金属パッドのうち一つの金属パッド上から前記保護層上に延びる第1再配線層は、他の一つの金属パッド上から前記保護層上に延びる第1再配線層と、前記チップ領域で互いに離隔して形成され、
前記複数の金属パッドからそれぞれ延びる第1再配線層は、前記チップ領域から前記スクライブレーン領域に延びるように形成し、前記複数の金属パッドからそれぞれ延びる第1再配線層は、前記スクライブレーン領域で互いに連結される連結部を形成することを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項8】
前記複数のチップ領域を有し、
前記第2再配線層を形成する段階の後に、
前記連結部が除去されるように、前記スクライブレーン領域をスクライビングして前記複数のチップ領域を互いに分離させる段階をさらに含むことを特徴とする請求項7に記載の半導体素子の製造方法。
【請求項9】
前記複数のチップ領域を互いに分離させる段階の前に、
前記第2再配線層の少なくとも一部分を覆う補助保護層を形成する段階をさらに含むことを特徴とする請求項8に記載の半導体素子の製造方法。
【請求項10】
前記第1再配線層を形成する段階は、
シリコンブランケットロールを用いるロールオフセットプリンティング方法で行われることを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項1】
上面に回路部が形成され、前記回路部と電気的に連結される金属パッド及び前記回路部を覆って前記金属パッドを露出させる保護層が形成された半導体基板を用意する段階と、
前記金属パッドと電気的に連結され、前記金属パッド上で前記保護層上に延びるようにプリンティング方法によって第1再配線層を形成する段階と、
前記第1再配線層をシードとして、前記第1再配線層上に電気めっきで第2再配線層を形成する段階と、
を含む半導体素子の製造方法。
【請求項2】
前記第1再配線層を形成する段階は、
前記第1再配線層が前記金属パッド上の一部分を遮蔽するように形成し、
前記第2再配線層を電気めっきする段階は、
前記第2再配線層を前記第1再配線層及び前記金属パッド上に形成することを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項3】
前記第1再配線層を形成する段階の前に、
前記保護層によって露出される前記金属パッドを覆う金属バンプ層を無電解めっきする段階をさらに含み、
前記第1再配線層は、前記金属バンプ層の一部分を露出するように形成し、
前記第2再配線層は、前記第1再配線層及び前記金属バンプ層を覆うように形成することを特徴とする請求項2に記載の半導体素子の製造方法。
【請求項4】
前記金属バンプ層を無電解めっきする段階の前に、
前記金属パッドの表面を亜鉛酸塩処理する段階をさらに含むことを特徴とする請求項3に記載の半導体素子の製造方法。
【請求項5】
前記亜鉛酸塩処理する段階は、
前記金属パッドの表面に形成された自然酸化膜を除去することを特徴とする請求項4に記載の半導体素子の製造方法。
【請求項6】
前記第1再配線層を形成する段階は、
ロールオフセットプリンティング方法で前記第1再配線層を形成することを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項7】
前記半導体基板は、複数の前記金属パッドを有し、前記回路部が形成されるチップ領域及び前記チップ領域の周囲に配されるスクライブレーン領域を含み、
前記第1再配線層を形成する段階は、
前記複数の金属パッドのうち一つの金属パッド上から前記保護層上に延びる第1再配線層は、他の一つの金属パッド上から前記保護層上に延びる第1再配線層と、前記チップ領域で互いに離隔して形成され、
前記複数の金属パッドからそれぞれ延びる第1再配線層は、前記チップ領域から前記スクライブレーン領域に延びるように形成し、前記複数の金属パッドからそれぞれ延びる第1再配線層は、前記スクライブレーン領域で互いに連結される連結部を形成することを特徴とする請求項1に記載の半導体素子の製造方法。
【請求項8】
前記複数のチップ領域を有し、
前記第2再配線層を形成する段階の後に、
前記連結部が除去されるように、前記スクライブレーン領域をスクライビングして前記複数のチップ領域を互いに分離させる段階をさらに含むことを特徴とする請求項7に記載の半導体素子の製造方法。
【請求項9】
前記複数のチップ領域を互いに分離させる段階の前に、
前記第2再配線層の少なくとも一部分を覆う補助保護層を形成する段階をさらに含むことを特徴とする請求項8に記載の半導体素子の製造方法。
【請求項10】
前記第1再配線層を形成する段階は、
シリコンブランケットロールを用いるロールオフセットプリンティング方法で行われることを特徴とする請求項1に記載の半導体素子の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【公開番号】特開2012−253354(P2012−253354A)
【公開日】平成24年12月20日(2012.12.20)
【国際特許分類】
【出願番号】特願2012−125971(P2012−125971)
【出願日】平成24年6月1日(2012.6.1)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【住所又は居所原語表記】129,Samsung−ro,Yeongtong−gu,Suwon−si,Gyeonggi−do,Republic of Korea
【Fターム(参考)】
【公開日】平成24年12月20日(2012.12.20)
【国際特許分類】
【出願日】平成24年6月1日(2012.6.1)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【住所又は居所原語表記】129,Samsung−ro,Yeongtong−gu,Suwon−si,Gyeonggi−do,Republic of Korea
【Fターム(参考)】
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