ポリマー薄膜における自己整合ビアホールの形成
【課題】有機電界効果トランジスタにおけるビア形成を、低コストで効率的なプロセスで実現する。
【解決手段】誘電層１０６内にビア１１３を形成する際、まず各ビア位置にパターン化された導電材よりなるポストを印刷し、次にパターン化されていない誘電層１０６を堆積させ、次に第２のパターン化された導電層を堆積させる。ビア１１３は、誘電層１０６を堆積した後、第２の導電層を堆積する前に、ポストをフラッシュアニールすることにより形成される。
【解決手段】誘電層１０６内にビア１１３を形成する際、まず各ビア位置にパターン化された導電材よりなるポストを印刷し、次にパターン化されていない誘電層１０６を堆積させ、次に第２のパターン化された導電層を堆積させる。ビア１１３は、誘電層１０６を堆積した後、第２の導電層を堆積する前に、ポストをフラッシュアニールすることにより形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プリント回路で使用される有機トランジスタに関し、より詳しくは、１つの導電層と他の導電層とを接続するポリマー誘電体にビアホールを形成する方法に関する。
【背景技術】
【０００２】
有機電界効果トランジスタ（ｏＦＥＴ）は、ディスプレイ、電子バーコード、および、センサなど多くの用途に提案されている。様々な用途でｏＦＥＴが重宝とされるのは、製造コストが安く、回路規模が大きく、有機材料の化学的活性性質による。これらの使途の多くは、フレキソ印刷、グラビア印刷、シルクスクリーン、および、インクジェット印刷などの印刷技術を利用した製造方法に依存する。
【０００３】
過去には、印刷されたトップゲート・ボトムゲート構造のトランジスタおよび回路が実証されている。通常、このようなシステムは、フレキシブル基板上の印刷された半導体、誘電体、ゲート導体からなる。
【０００４】
図１を参照すると、トップゲート・ボトムコンタクト型ＭＩＳトランジスタ１００の断面図が示されている。トランジスタのソース・ドレインのための２つの導電領域１０１および１０２は、絶縁基板１１２上に堆積されてパターン化される。導電領域１０１および１０２間のギャップは、「チャネル」と呼ばれ、図１の１０３のように示される。半導電層１０４は、導体領域１０１および１０２上に堆積される。この半導体層は、チャネル１０３と重なっている必要があるが、トランジスタの他の領域内にはあってもなくてもよい。図１では、半導体は除去されている。
【０００５】
誘電材料１０６の薄膜は、半導電層１０４、および、ソース１０１／ドレイン１０２の上に堆積される。誘電体１０６は、同様に他の領域内に堆積されてもされなくてもよい。そして、誘電体１０６は、ソースまたはドレインが誘電体の上の導電トレースに接続される領域にはなくてもよい。
【０００６】
導電薄膜１０８が誘電体１０６の上に堆積されてパターン化されることにより、トランジスタのゲートを形成し、このトランジスタのゲートは、チャネル領域１０３と完全に重なっている必要がある。この導電層は、トランジスタ間の適切な接続として役立つ他の領域でパターン化されてもよい。この導電層１０８は、関連する回路設計により特定されるように、ソース／ドレイン層１０１／１０２と接続している必要がある。図１の例を参照すると、ソース１０１は導電層１１０と接続し、ドレイン１０２は、導電層１１１と接続する。回路構成によっては、ソース／ドレイン導電層とゲート層１０８との間を電気的に接続することも可能であり、その場合、ソース／ドレイン層１０１／１０２における金属が必ずしもトランジスタのソースまたはドレインとして用いられる必要はなく、相互接続として用いられてよい。
【０００７】
ゲート導電層とソース・ドレイン導電層とを電気的に接続するホール１１３および１１４は、「ビア」と呼ばれる。従来技術では、これらのホールは、スタンプまたはシャドーマスクを用いることにより、それらの領域に誘電体を堆積させないことにより生成される。あるいは、ビアを定めるために化学的、物理的、または、反応性イオン手段によってエッチングした後にフォトリソグラフィなどのサブトラクティブ法が用いられてきた。
【０００８】
パターニングは、正確な整合を必要とするので、ビアは、誘電体の上下で導体と正確に位置合わせされることにより、良好な電気的接触をなす。また、誘電体の不均一性は、誘電体の上下の導電層の絶縁を不確かなものとし、その結果、電気的接触状態は、好ましくないものとなる。
【０００９】
いくつかのケースでは、２つの異なる形状を有するパターンが近接して印刷されると、１つの印刷領域により別の領域の材料が奪われるので、均一性を損なうことになる不均一な材料分布を招く。これらの望ましくない現象は、より小さいパターンを多数印刷することを要求される回路の複雑性が増すことに伴い悪化する。
【００１０】
したがって、印刷された有機電界効果トランジスタ回路におけるゲート金属層とソース・ドレイン金属層との間に電気的接触を提供すべく、上記従来技術の制約を回避できる、安価な印刷技術を利用する実用的でスケーラブルなプロセスが望まれる。
【発明の開示】
【課題を解決するための手段】
【００１１】
本発明によれば、誘電ポリマー薄膜内に自己整合ビアを形成してトップ導体とボトム導体との間に電気的接続を提供することができる安価で効率的な製造方法が開示される。
【００１２】
プロセスは、第１のパターン化された導電層上に導電ポストを印刷し、次に、パターン化されない誘電体層を堆積し、次に、第２のパターン化された導電層を堆積することにより実現する。
【００１３】
一実施形態では、ビアは、誘電体が堆積された後、第２の導電層が堆積される前にポストをフラッシュアニールする間に形成される。このプロセスでは、ポスト材料は、閃光によってアニールされ、その結果、ポストの上の誘電体を除去するエネルギーが放出される。
【００１４】
他の実施形態では、ポスト材料は、揮発反応が起きて、ポスト材料のアニール間に誘電体が除去されるよう選ばれる。この場合、ポスト材料は、誘電体の堆積前には硬化されないかまたは部分的にしか硬化されない。
【００１５】
さらなる他の実施形態では、これらの導電ポストは、誘電材料を寄せ付けない材料を含むよう選ばれる。本実施形態では、ポスト材料は、誘電体層が堆積する前に硬化されるか、一部硬化されるか、あるいは、硬化されなくてもよく、プロセスは、ポスト材料に対する誘電材料の反発特性を最大化するよう選ばれる。
【００１６】
ポスト材料の選択として特に適切なのは、ナノ粒子導電性インクである。誘電材料は、一般的に、ナノ粒子インクの硬化温度でアニールされる。
【００１７】
本発明の方法は、ほとんどのポリマー薄膜内にビアホールを形成するために概ね用いられ得る。
【図面の簡単な説明】
【００１８】
本発明は、添付の図面を例にとって示されるが、これに限定されない。同様の参照符号は、同様の構成要素を示す。
【図１】従来技術における絶縁基板、有機ポリマー薄膜、誘電層、ビア、および、導電ゲートを含む有機ＦＥＴトランジスタの断面図を示す。
【図２−４．９−１１】本発明における印刷された有機ＦＥＴ回路内にビアを形成する順次工程段階である。
【図２】ソース・ドレイン導体が定められたソース・ドレイン電極と共に基板上に堆積されることにより、部分的に処理された基板を得る工程段階の断面図である。
【図３】続く、半導体が堆積されてアニールされる工程段階の断面図である。
【図４】続く、ナノ粒子インクが堆積される工程段階の断面図である。
【図５】インクジェット手段によりパターン化されたポストを示す。
【図６】フレキソ印刷によりパターン化されたポストを示す。
【図７】グラビア印刷によりパターン化されたポストを示す。
【図８】スクリーン印刷によりパターン化されたポストを示す。
【図９】続く、誘電インクが堆積される工程段階を示す断面図である。
【図１０】続く、サンプルが閃光を浴びる工程段階を示す断面図である。
【図１１】続く、ゲート導体が堆積される工程段階を示す断面図である。
【図１２−１８】続く、本発明におけるボトムゲート型トランジスタを製造する順次工程段階を示す断面図である。
【図１２】ゲート層およびビアポストが堆積されたボトムゲート型トランジスタを形成する初期段階を示す。
【図１３】続く、誘電体が堆積されるボトムゲート型トランジスタを形成する段階を示す。
【図１４】ボトムゲートデバイス内におけるビア開口の形成を示す断面図である。
【図１５】トップコンタクト・ボトムゲート型デバイスの形成中における半導体の堆積を示す断面図である。
【図１６】トップコンタクトボトムゲート型デバイスにおける半導体を介したビア開口の形成を示す断面図である。
【図１７】トップゲート・ボトムゲート型デバイス上へのソース・ドレインの堆積を示す断面図である。
【図１８】半導体およびソース・ドレイン層の堆積によるボトムコンタクト・ボトムゲート型デバイスの形成を示す断面図である。
【発明を実施するための形態】
【００１９】
本発明におけるビア形成は、図２乃至４および９乃至１１におけるトップゲート型有機トランジスタの製造と、図１２乃至１８におけるボトムゲート型有機トランジスタの製造とに関して記載される。
【００２０】
図２を参照すると、ソース導体２０１およびドレイン導体２０２は、絶縁基板２０３上にそれぞれパターン化される。ソース・ドレイン導体の材料は、金属、導電性ポリマー、または、ナノ粒子インクなど、電気を伝導するものなら何でもよい。好適な堆積手段は、固体ソースの昇華および蒸着、あるいは、液体の堆積による。シャドーマスクを通じて、または、関心のパターンを直接堆積することにより、あるいは、堆積の後に不要な材料を取り除くことによりパターン化がなされ得る。基板は、電気的に絶縁していなければならず、可撓性または剛性材料からなる。可撓性基板材料は、ＰＥＴ、ＰＥＮ、カプトン、マイラ、および、紙を含む。剛性材料は、シリコン、二酸化ケイ素、サファイヤ、あるいは、他の絶縁材料を含む。
【００２１】
図３を参照すると、半導体２０４は、ソース２０１およびドレイン２０２と、基板２０３との間に堆積される。半導体は、回路の他の領域に適用されてもよいが、ソース２０１とドレイン２０２と間のチャネル領域内には少なくとも存在すべきである。半導体材料は、半導体特性を示すものなら何でもよく、ポリチオフェン、ペンタセンなどの有機化合物、および、シリコンなどの無機材料を含む。他の実施形態では、半導体は、ソース・ドレインの上部を一部または完全に覆う。さらに他の実施形態では、半導体は、まったくパターン化されず、回路全体を覆う層として堆積される。
【００２２】
図４を参照すると、導電ポスト２０５および２０６は、ソース２０１およびドレイン２０２の上に堆積される。ポスト２０５および２０６は、ソース・ドレイン上に配置され、この場合、回路設計上、次の導電層との電気的接続が必要である。ただし、すべてのソース・ドレインがこのような接続を必要とするわけではない。このような接続は、導電トレース上に形成されることもできるが、必ずしもトランジスタのソースまたはドレインとして用いられるわけではない。
【００２３】
導電ポスト２０５および２０６は、どんな材料で形成されてもよいが、好ましくは、次に堆積される誘電材料と適切に作用し合うように選ばれる。一実施形態では、ポスト材料は、アニールプロセスの間に十分なエネルギーが放出されることで「フラッシュアニール」されるよう選ばれる。このポスト材料は、この段階で部分的に硬化されても、あるいは、まったく硬化されなくてもよい。最終的なアニールプロセスは、誘電体が堆積された後に完了する。
【００２４】
一実施形態では、ポストは、図５に示されるようなインクジェットプリンタにより堆積される。インク５３０の１つ以上の液滴は、強誘電面の収縮を含むメカニズムによるチャンバ５３４の物理的圧縮により、ノズル５３２を介し排出される。あるいは、インクは、熱手段によりチャンバ５３４またはノズル５３２内で膨張し得る。粘度および表面張力などのインクの特性は、堆積表面上に適切な構造を形成するよう選ばれる。
【００２５】
他の実施形態では、ポストは、図６に示されるようなフレキソ印刷手段により堆積される。フレキソ版６３０上にポスト６３２の隆起したパターンが形成される。隆起した表面６３２は、インク６３４で覆われ、ポストが印刷されるべき領域と接触した状態で整合配置され、それによって、インク６３４がソース２０１およびドレイン２０２へと移動する。印刷プレートは、平坦であるか、または、ローラ上に配置されてよく、その場合、基板が連続的に送られ、回転してローラの下にいくことにより、ロール・ツー・ロールプリント方式のフレキソ印刷プラットフォームとなる。
【００２６】
他の実施形態では、ポストは、図７に示されるようなグラビア印刷手段によって堆積される。セル７３２および７３４とも呼ばれるキャビティは、グラビア版７３０上に形成される。プレートは、インクに浸された後に、拭われることにより、セル７３２および７３４内にインクが残る。そしてプレートは、ポストが印刷される領域、および、ソース２０１、ドレイン２０２と接触するよう配置される。その後、インクは、ソース２０１およびドレイン２０２の表面へと移動する。グラビア版は平坦であってよく、あるいは、ローラ上に装着されてもよく、その場合、基板が連続的に送られ、回転してローラの下にいくことにより、ロール・ツー・ロール方式のグラビアプリントプロセスとなる。
【００２７】
さらなる他の実施形態では、ポストは、図８に示すようなシルクスクリーン手段により堆積される。ポストが印刷されるべき場所は、ワイヤまたはナイロンメッシュシート８３０内に開口を有するようになる。スクリーンは、開口８３２および８３４と、予想されるプリント位置、ソース２０１、および、ドレイン２０２とが整合するよう、印刷されるべき表面と接触状態に置かれる。その後、インクは、スクリーン上面に配置され、開口を介し、スキージによってスクリーンプレート８３０の上面に押し付けられる。スクリーンもローラに装着されてよく、回転スクリーン印刷法が利用される。回転スクリーン印刷法により、基板が連続して送られて印刷され、ロール・ツー・ロール方式のスクリーン印刷プロセスとなる。
【００２８】
他の実施形態では、アニールの間に揮発反応を起こすポスト材料が選ばれる。ポスト材料は、この段階で一部硬化されてもよいし、まったく硬化されなくてもよい。これは、所定の温度Ｔより高い温度で揮発する傾向にある熱揮発性ポリマーをポスト材料として利用することによりなし得る。この温度は、誘電体が堆積した後の最終的なアニールプロセスの間に得られる。
【００２９】
さらなる他の実施形態では、誘電材料を寄せ付けないポスト材料が選ばれる。この場合、ポスト材料は、この段階で硬化されても、または、部分的に硬化されても、あるいは、まったく硬化されなくてもよい。ポスト材料に対する誘電体の反発特性を最大化するのに適したプロセスが選ばれる。
【００３０】
さらなる他の実施形態では、誘電体と反対の極性を有する異なる犠牲ポリマーがポスト材料上のビア位置に堆積される。このような場合、犠牲ポリマーは、誘電体にビアを脱湿させ、自己整合させる。その結果、ビアは、犠牲ポリマーが除去された後、堆積されたゲート金属によって満たされることができる。
【００３１】
図９を参照すると、誘電インク２０７が堆積される。誘電体は、ポスト２０５および２０６だけでなく、半導体２０４、および、ソース２０１・ドレイン２０２領域も覆う。これは、パターン化された誘電体を堆積するか、または、表面全体をパターン化しない誘電体でコーティングすることによりなされ得る。一実施形態では、誘電体は、ポスト２０５および２０６の上部を覆う。
【００３２】
他の実施形態では、誘電体の高さは、ポスト２０５および２０６より低いので、ポストの上部は露出したままになる。一実施形態では、ポスト材料は、誘電体を寄せ付けず、ポスト材料の上部には誘電材料がない状態になる。これは、誘電液が疎水性の場合はポスト材料が親水性であるか、または、誘電液が親水性の場合はポスト材料が疎水性である場合に起こり得る。この湿潤性の違いにより、誘電体は、ナノ粒子インクと接触する場所から遠ざかるかまたは脱湿され、それによって、ビアの自己整合がなされ得る。
【００３３】
図１０を参照すると、誘電体の表面は、露光され、それによってポスト材料は「フラッシュアニール」を経て硬化される。本実施形態では、プロセスは、ポスト２０５および２０６の上に残った誘電体２０８および２０９を取り除くことができるエネルギーを放ち、それによって、ポスト上部が露出する。あるいは、閃光の放射が基板材料を通過できる場合、このフラッシュアニールは基板の下部を介しなされる。
【００３４】
他の実施形態では、ポスト材料は、熱的にアニールされるか、または、高速熱アニールを受けることにより、誘電材料は、揮発反応を経てポスト上部から除去される。
【００３５】
さらなる他の実施形態では、ポスト材料は、誘電材料を寄せ付けないので、ポスト上部は、誘電体がないままである。ポスト材料がそれ以前に完全にアニールされなかった場合、アニールプロセスは、この段階で完了されてよい。
【００３６】
さらなる他の実施形態では、ポスト材料に対し実行されるアニールは、誘電材料に対するアニールとすることもできる。
【００３７】
図１１を参照すると、ゲート導体２１０が堆積され、パターン化され、アニールされることにより、回路の製造は完了する。トランジスタのゲートを形成するには、導電層２１０は、ソース２０１とドレイン２０２との間のチャネル領域を覆う必要がある。導電層２１０は、他のトランジスタのゲートに対応するようパターン化されるか、または、導電相互接続として用いられるか、あるいは、目的に応じて層の上に導電手段を提供すべく用いられてよい。
【００３８】
ゲート導体は、金属、導電性ナノ粒子、または、導電性ポリマーを含むいかなる導電材料も含む。パターニングは、グラビア、インクジェット、フレキソ、または、シルクスクリーンなどの印刷技術を用い、溶液またはインクを堆積してパターン化することによっても実現する。あるいは、ゲート金属は、堆積の間にシャドーマスクを用いるか、または、その後にフォトレジストプロセスにより不要な材料を除去することによりパターン化され得る。
【００３９】
上記方法によりすでに除去されているので、ポスト２０５および２０６の上の領域２０８および２０９の上には、誘電体も半導体も存在しない。したがって、導電層２１０がポスト２０５または２０６と接する場合、それらの間の材料を通じて第１のソース／ドレイン導電層と第２のゲート層導体との間は電気的に接触する。ソース／ドレイン導電層の主な目的は、トランジスタのソース／ドレインを定めることであり、ゲート導電層の主な目的は、ゲート層を定めることであり、いずれの層もコンデンサ、抵抗器、インダクタの形成、あるいは、相互接続など、目的に応じて金属をパターン化できる。
【００４０】
本発明における同じビア形成方法は、図１２に示されるようなボトムゲート構造においても用いられることができる。ゲート導体１０２と、導電領域１２０４および１２０６とを含むパターン化された導電層が基板１２０１上に形成される。このパターンは、基板１２０１上に流動導体を直接堆積させることにより、または、シャドーマスクを介し導電固体を蒸着させることにより、あるいは、基板全体を導電層でまず覆った後に選択的に取り除くことにより得ることができる。導電ゲート材料は、金属、導電性ポリマー、または、ナノ粒子金属インク溶液を含むどんな導電性基板であってもよい。
【００４１】
その後、上記と同じ方法のいずれかを用いて表面１２０４および１２０６上にポストが堆積されることにより、ビア１２１０および１２１２が形成される。
【００４２】
図１３を参照すると、ビア１２１０および１２１２にわたり誘電体１２１４が堆積される。誘電体１２１４は、図１３に示されるように領域全体を覆ってよい。あるいは、誘電体１２１４は、少なくともゲート層上のすべての導電領域が覆われるパターンで堆積されてもよい。導電領域間の範囲も覆われてよく、あるいは、必要に応じて覆われないままであってもよい。
【００４３】
図１４に示すように、上記のような方法によるフラッシュアニール、または、熱アニールによりビア金属開口が形成される。アニールにおけるエネルギー放出は、ビアポスト上の誘電体を除去する。
【００４４】
図１５では、誘電層１２１４上に半導電層１２１６が形成される。他の実施形態では、ビア開口を形成する前に半導電層１２１６が形成され得る。いずれにせよ、半導体１２１６は、トランジスタのゲートを作り上げるすべての領域を覆わなくてはならない。
【００４５】
半導体１２１６は、ビア領域上を含む、ゲート導体以外の領域に配置されてもされなくてもよい。半導体１２１６は、表面領域全体を覆ってよい。図１６に示すように、ビア１２１０および１２１２を開ける上記方法は、該ビアを介し誘電体および半導体を開口するために用いられ得る。
【００４６】
一実施形態では、図１７に示すように、ソース１２２２、ドレイン１２２４を形成する導電ソース／ドレイン層、および、導電領域１２２０および１２２６より先に半導体１２１６を堆積させることにより「トップコンタクト・ボトムゲート」構造が形成される。導電領域１２２０および１２２６は、適切な電気接点のためのチップの他の領域に割り当てられる導電相互接続を表わす。ソース１２２２およびドレイン１２２４の少なくとも一部は、トランジスタを形成するためにゲート１２０２と重ならなくてはならない。ソース１２２２とドレイン１２２４との間の領域は、トランジスタのチャネル領域であって、ゲートと完全に重なり合う必要がある。
【００４７】
図１８に示す他の実施形態では、「ボトムコンタクト・トップゲート」構造は、パターン化されたゲート層が定められた後に半導体を堆積させることにより形成される。この構造では、ソース１２２２とドレイン１２２４との間の空間がチャネル領域を決定する。チャネル領域は、ゲート１２０２と完全に重なり合う必要がある。半導体１２１６は、チャネル領域全体を少なくとも覆う必要がある。あるいは、半導体は、ソース１２２２、ドレイン１２２４、および、他のいかなる領域を覆ってもよい。半導電層１２１６は、パターン化をまったくせずに適用されてもかまわない。この場合、上記ビア開口技術は、誘電体と半導体とを貫通して開口を形成する。
【００４８】
これまで上記説明および例示の実施形態において本発明を詳細に記載してきたが、当業者であれば、本発明の趣旨および範囲を逸脱せずに多くの変更がなされ得ることは明らかであろう。したがって、上記構造は、例えば、さまざまな異なるナノ粒子、ポリマーを含んでよく、さまざまな印刷方法が用いられることによりこの結果をなし得ると理解できよう。プロセスは、トップゲート・トップ電極、トップゲート・ボトム電極、ボトムゲート・トップ電極、ボトムゲート・ボトム電極、および、縦型ＦＥＴなどの構造を含む変形トランジスタ構造ばかりでなく、さまざまな段階における表面処理も含み得る。
【技術分野】
【０００１】
本発明は、プリント回路で使用される有機トランジスタに関し、より詳しくは、１つの導電層と他の導電層とを接続するポリマー誘電体にビアホールを形成する方法に関する。
【背景技術】
【０００２】
有機電界効果トランジスタ（ｏＦＥＴ）は、ディスプレイ、電子バーコード、および、センサなど多くの用途に提案されている。様々な用途でｏＦＥＴが重宝とされるのは、製造コストが安く、回路規模が大きく、有機材料の化学的活性性質による。これらの使途の多くは、フレキソ印刷、グラビア印刷、シルクスクリーン、および、インクジェット印刷などの印刷技術を利用した製造方法に依存する。
【０００３】
過去には、印刷されたトップゲート・ボトムゲート構造のトランジスタおよび回路が実証されている。通常、このようなシステムは、フレキシブル基板上の印刷された半導体、誘電体、ゲート導体からなる。
【０００４】
図１を参照すると、トップゲート・ボトムコンタクト型ＭＩＳトランジスタ１００の断面図が示されている。トランジスタのソース・ドレインのための２つの導電領域１０１および１０２は、絶縁基板１１２上に堆積されてパターン化される。導電領域１０１および１０２間のギャップは、「チャネル」と呼ばれ、図１の１０３のように示される。半導電層１０４は、導体領域１０１および１０２上に堆積される。この半導体層は、チャネル１０３と重なっている必要があるが、トランジスタの他の領域内にはあってもなくてもよい。図１では、半導体は除去されている。
【０００５】
誘電材料１０６の薄膜は、半導電層１０４、および、ソース１０１／ドレイン１０２の上に堆積される。誘電体１０６は、同様に他の領域内に堆積されてもされなくてもよい。そして、誘電体１０６は、ソースまたはドレインが誘電体の上の導電トレースに接続される領域にはなくてもよい。
【０００６】
導電薄膜１０８が誘電体１０６の上に堆積されてパターン化されることにより、トランジスタのゲートを形成し、このトランジスタのゲートは、チャネル領域１０３と完全に重なっている必要がある。この導電層は、トランジスタ間の適切な接続として役立つ他の領域でパターン化されてもよい。この導電層１０８は、関連する回路設計により特定されるように、ソース／ドレイン層１０１／１０２と接続している必要がある。図１の例を参照すると、ソース１０１は導電層１１０と接続し、ドレイン１０２は、導電層１１１と接続する。回路構成によっては、ソース／ドレイン導電層とゲート層１０８との間を電気的に接続することも可能であり、その場合、ソース／ドレイン層１０１／１０２における金属が必ずしもトランジスタのソースまたはドレインとして用いられる必要はなく、相互接続として用いられてよい。
【０００７】
ゲート導電層とソース・ドレイン導電層とを電気的に接続するホール１１３および１１４は、「ビア」と呼ばれる。従来技術では、これらのホールは、スタンプまたはシャドーマスクを用いることにより、それらの領域に誘電体を堆積させないことにより生成される。あるいは、ビアを定めるために化学的、物理的、または、反応性イオン手段によってエッチングした後にフォトリソグラフィなどのサブトラクティブ法が用いられてきた。
【０００８】
パターニングは、正確な整合を必要とするので、ビアは、誘電体の上下で導体と正確に位置合わせされることにより、良好な電気的接触をなす。また、誘電体の不均一性は、誘電体の上下の導電層の絶縁を不確かなものとし、その結果、電気的接触状態は、好ましくないものとなる。
【０００９】
いくつかのケースでは、２つの異なる形状を有するパターンが近接して印刷されると、１つの印刷領域により別の領域の材料が奪われるので、均一性を損なうことになる不均一な材料分布を招く。これらの望ましくない現象は、より小さいパターンを多数印刷することを要求される回路の複雑性が増すことに伴い悪化する。
【００１０】
したがって、印刷された有機電界効果トランジスタ回路におけるゲート金属層とソース・ドレイン金属層との間に電気的接触を提供すべく、上記従来技術の制約を回避できる、安価な印刷技術を利用する実用的でスケーラブルなプロセスが望まれる。
【発明の開示】
【課題を解決するための手段】
【００１１】
本発明によれば、誘電ポリマー薄膜内に自己整合ビアを形成してトップ導体とボトム導体との間に電気的接続を提供することができる安価で効率的な製造方法が開示される。
【００１２】
プロセスは、第１のパターン化された導電層上に導電ポストを印刷し、次に、パターン化されない誘電体層を堆積し、次に、第２のパターン化された導電層を堆積することにより実現する。
【００１３】
一実施形態では、ビアは、誘電体が堆積された後、第２の導電層が堆積される前にポストをフラッシュアニールする間に形成される。このプロセスでは、ポスト材料は、閃光によってアニールされ、その結果、ポストの上の誘電体を除去するエネルギーが放出される。
【００１４】
他の実施形態では、ポスト材料は、揮発反応が起きて、ポスト材料のアニール間に誘電体が除去されるよう選ばれる。この場合、ポスト材料は、誘電体の堆積前には硬化されないかまたは部分的にしか硬化されない。
【００１５】
さらなる他の実施形態では、これらの導電ポストは、誘電材料を寄せ付けない材料を含むよう選ばれる。本実施形態では、ポスト材料は、誘電体層が堆積する前に硬化されるか、一部硬化されるか、あるいは、硬化されなくてもよく、プロセスは、ポスト材料に対する誘電材料の反発特性を最大化するよう選ばれる。
【００１６】
ポスト材料の選択として特に適切なのは、ナノ粒子導電性インクである。誘電材料は、一般的に、ナノ粒子インクの硬化温度でアニールされる。
【００１７】
本発明の方法は、ほとんどのポリマー薄膜内にビアホールを形成するために概ね用いられ得る。
【図面の簡単な説明】
【００１８】
本発明は、添付の図面を例にとって示されるが、これに限定されない。同様の参照符号は、同様の構成要素を示す。
【図１】従来技術における絶縁基板、有機ポリマー薄膜、誘電層、ビア、および、導電ゲートを含む有機ＦＥＴトランジスタの断面図を示す。
【図２−４．９−１１】本発明における印刷された有機ＦＥＴ回路内にビアを形成する順次工程段階である。
【図２】ソース・ドレイン導体が定められたソース・ドレイン電極と共に基板上に堆積されることにより、部分的に処理された基板を得る工程段階の断面図である。
【図３】続く、半導体が堆積されてアニールされる工程段階の断面図である。
【図４】続く、ナノ粒子インクが堆積される工程段階の断面図である。
【図５】インクジェット手段によりパターン化されたポストを示す。
【図６】フレキソ印刷によりパターン化されたポストを示す。
【図７】グラビア印刷によりパターン化されたポストを示す。
【図８】スクリーン印刷によりパターン化されたポストを示す。
【図９】続く、誘電インクが堆積される工程段階を示す断面図である。
【図１０】続く、サンプルが閃光を浴びる工程段階を示す断面図である。
【図１１】続く、ゲート導体が堆積される工程段階を示す断面図である。
【図１２−１８】続く、本発明におけるボトムゲート型トランジスタを製造する順次工程段階を示す断面図である。
【図１２】ゲート層およびビアポストが堆積されたボトムゲート型トランジスタを形成する初期段階を示す。
【図１３】続く、誘電体が堆積されるボトムゲート型トランジスタを形成する段階を示す。
【図１４】ボトムゲートデバイス内におけるビア開口の形成を示す断面図である。
【図１５】トップコンタクト・ボトムゲート型デバイスの形成中における半導体の堆積を示す断面図である。
【図１６】トップコンタクトボトムゲート型デバイスにおける半導体を介したビア開口の形成を示す断面図である。
【図１７】トップゲート・ボトムゲート型デバイス上へのソース・ドレインの堆積を示す断面図である。
【図１８】半導体およびソース・ドレイン層の堆積によるボトムコンタクト・ボトムゲート型デバイスの形成を示す断面図である。
【発明を実施するための形態】
【００１９】
本発明におけるビア形成は、図２乃至４および９乃至１１におけるトップゲート型有機トランジスタの製造と、図１２乃至１８におけるボトムゲート型有機トランジスタの製造とに関して記載される。
【００２０】
図２を参照すると、ソース導体２０１およびドレイン導体２０２は、絶縁基板２０３上にそれぞれパターン化される。ソース・ドレイン導体の材料は、金属、導電性ポリマー、または、ナノ粒子インクなど、電気を伝導するものなら何でもよい。好適な堆積手段は、固体ソースの昇華および蒸着、あるいは、液体の堆積による。シャドーマスクを通じて、または、関心のパターンを直接堆積することにより、あるいは、堆積の後に不要な材料を取り除くことによりパターン化がなされ得る。基板は、電気的に絶縁していなければならず、可撓性または剛性材料からなる。可撓性基板材料は、ＰＥＴ、ＰＥＮ、カプトン、マイラ、および、紙を含む。剛性材料は、シリコン、二酸化ケイ素、サファイヤ、あるいは、他の絶縁材料を含む。
【００２１】
図３を参照すると、半導体２０４は、ソース２０１およびドレイン２０２と、基板２０３との間に堆積される。半導体は、回路の他の領域に適用されてもよいが、ソース２０１とドレイン２０２と間のチャネル領域内には少なくとも存在すべきである。半導体材料は、半導体特性を示すものなら何でもよく、ポリチオフェン、ペンタセンなどの有機化合物、および、シリコンなどの無機材料を含む。他の実施形態では、半導体は、ソース・ドレインの上部を一部または完全に覆う。さらに他の実施形態では、半導体は、まったくパターン化されず、回路全体を覆う層として堆積される。
【００２２】
図４を参照すると、導電ポスト２０５および２０６は、ソース２０１およびドレイン２０２の上に堆積される。ポスト２０５および２０６は、ソース・ドレイン上に配置され、この場合、回路設計上、次の導電層との電気的接続が必要である。ただし、すべてのソース・ドレインがこのような接続を必要とするわけではない。このような接続は、導電トレース上に形成されることもできるが、必ずしもトランジスタのソースまたはドレインとして用いられるわけではない。
【００２３】
導電ポスト２０５および２０６は、どんな材料で形成されてもよいが、好ましくは、次に堆積される誘電材料と適切に作用し合うように選ばれる。一実施形態では、ポスト材料は、アニールプロセスの間に十分なエネルギーが放出されることで「フラッシュアニール」されるよう選ばれる。このポスト材料は、この段階で部分的に硬化されても、あるいは、まったく硬化されなくてもよい。最終的なアニールプロセスは、誘電体が堆積された後に完了する。
【００２４】
一実施形態では、ポストは、図５に示されるようなインクジェットプリンタにより堆積される。インク５３０の１つ以上の液滴は、強誘電面の収縮を含むメカニズムによるチャンバ５３４の物理的圧縮により、ノズル５３２を介し排出される。あるいは、インクは、熱手段によりチャンバ５３４またはノズル５３２内で膨張し得る。粘度および表面張力などのインクの特性は、堆積表面上に適切な構造を形成するよう選ばれる。
【００２５】
他の実施形態では、ポストは、図６に示されるようなフレキソ印刷手段により堆積される。フレキソ版６３０上にポスト６３２の隆起したパターンが形成される。隆起した表面６３２は、インク６３４で覆われ、ポストが印刷されるべき領域と接触した状態で整合配置され、それによって、インク６３４がソース２０１およびドレイン２０２へと移動する。印刷プレートは、平坦であるか、または、ローラ上に配置されてよく、その場合、基板が連続的に送られ、回転してローラの下にいくことにより、ロール・ツー・ロールプリント方式のフレキソ印刷プラットフォームとなる。
【００２６】
他の実施形態では、ポストは、図７に示されるようなグラビア印刷手段によって堆積される。セル７３２および７３４とも呼ばれるキャビティは、グラビア版７３０上に形成される。プレートは、インクに浸された後に、拭われることにより、セル７３２および７３４内にインクが残る。そしてプレートは、ポストが印刷される領域、および、ソース２０１、ドレイン２０２と接触するよう配置される。その後、インクは、ソース２０１およびドレイン２０２の表面へと移動する。グラビア版は平坦であってよく、あるいは、ローラ上に装着されてもよく、その場合、基板が連続的に送られ、回転してローラの下にいくことにより、ロール・ツー・ロール方式のグラビアプリントプロセスとなる。
【００２７】
さらなる他の実施形態では、ポストは、図８に示すようなシルクスクリーン手段により堆積される。ポストが印刷されるべき場所は、ワイヤまたはナイロンメッシュシート８３０内に開口を有するようになる。スクリーンは、開口８３２および８３４と、予想されるプリント位置、ソース２０１、および、ドレイン２０２とが整合するよう、印刷されるべき表面と接触状態に置かれる。その後、インクは、スクリーン上面に配置され、開口を介し、スキージによってスクリーンプレート８３０の上面に押し付けられる。スクリーンもローラに装着されてよく、回転スクリーン印刷法が利用される。回転スクリーン印刷法により、基板が連続して送られて印刷され、ロール・ツー・ロール方式のスクリーン印刷プロセスとなる。
【００２８】
他の実施形態では、アニールの間に揮発反応を起こすポスト材料が選ばれる。ポスト材料は、この段階で一部硬化されてもよいし、まったく硬化されなくてもよい。これは、所定の温度Ｔより高い温度で揮発する傾向にある熱揮発性ポリマーをポスト材料として利用することによりなし得る。この温度は、誘電体が堆積した後の最終的なアニールプロセスの間に得られる。
【００２９】
さらなる他の実施形態では、誘電材料を寄せ付けないポスト材料が選ばれる。この場合、ポスト材料は、この段階で硬化されても、または、部分的に硬化されても、あるいは、まったく硬化されなくてもよい。ポスト材料に対する誘電体の反発特性を最大化するのに適したプロセスが選ばれる。
【００３０】
さらなる他の実施形態では、誘電体と反対の極性を有する異なる犠牲ポリマーがポスト材料上のビア位置に堆積される。このような場合、犠牲ポリマーは、誘電体にビアを脱湿させ、自己整合させる。その結果、ビアは、犠牲ポリマーが除去された後、堆積されたゲート金属によって満たされることができる。
【００３１】
図９を参照すると、誘電インク２０７が堆積される。誘電体は、ポスト２０５および２０６だけでなく、半導体２０４、および、ソース２０１・ドレイン２０２領域も覆う。これは、パターン化された誘電体を堆積するか、または、表面全体をパターン化しない誘電体でコーティングすることによりなされ得る。一実施形態では、誘電体は、ポスト２０５および２０６の上部を覆う。
【００３２】
他の実施形態では、誘電体の高さは、ポスト２０５および２０６より低いので、ポストの上部は露出したままになる。一実施形態では、ポスト材料は、誘電体を寄せ付けず、ポスト材料の上部には誘電材料がない状態になる。これは、誘電液が疎水性の場合はポスト材料が親水性であるか、または、誘電液が親水性の場合はポスト材料が疎水性である場合に起こり得る。この湿潤性の違いにより、誘電体は、ナノ粒子インクと接触する場所から遠ざかるかまたは脱湿され、それによって、ビアの自己整合がなされ得る。
【００３３】
図１０を参照すると、誘電体の表面は、露光され、それによってポスト材料は「フラッシュアニール」を経て硬化される。本実施形態では、プロセスは、ポスト２０５および２０６の上に残った誘電体２０８および２０９を取り除くことができるエネルギーを放ち、それによって、ポスト上部が露出する。あるいは、閃光の放射が基板材料を通過できる場合、このフラッシュアニールは基板の下部を介しなされる。
【００３４】
他の実施形態では、ポスト材料は、熱的にアニールされるか、または、高速熱アニールを受けることにより、誘電材料は、揮発反応を経てポスト上部から除去される。
【００３５】
さらなる他の実施形態では、ポスト材料は、誘電材料を寄せ付けないので、ポスト上部は、誘電体がないままである。ポスト材料がそれ以前に完全にアニールされなかった場合、アニールプロセスは、この段階で完了されてよい。
【００３６】
さらなる他の実施形態では、ポスト材料に対し実行されるアニールは、誘電材料に対するアニールとすることもできる。
【００３７】
図１１を参照すると、ゲート導体２１０が堆積され、パターン化され、アニールされることにより、回路の製造は完了する。トランジスタのゲートを形成するには、導電層２１０は、ソース２０１とドレイン２０２との間のチャネル領域を覆う必要がある。導電層２１０は、他のトランジスタのゲートに対応するようパターン化されるか、または、導電相互接続として用いられるか、あるいは、目的に応じて層の上に導電手段を提供すべく用いられてよい。
【００３８】
ゲート導体は、金属、導電性ナノ粒子、または、導電性ポリマーを含むいかなる導電材料も含む。パターニングは、グラビア、インクジェット、フレキソ、または、シルクスクリーンなどの印刷技術を用い、溶液またはインクを堆積してパターン化することによっても実現する。あるいは、ゲート金属は、堆積の間にシャドーマスクを用いるか、または、その後にフォトレジストプロセスにより不要な材料を除去することによりパターン化され得る。
【００３９】
上記方法によりすでに除去されているので、ポスト２０５および２０６の上の領域２０８および２０９の上には、誘電体も半導体も存在しない。したがって、導電層２１０がポスト２０５または２０６と接する場合、それらの間の材料を通じて第１のソース／ドレイン導電層と第２のゲート層導体との間は電気的に接触する。ソース／ドレイン導電層の主な目的は、トランジスタのソース／ドレインを定めることであり、ゲート導電層の主な目的は、ゲート層を定めることであり、いずれの層もコンデンサ、抵抗器、インダクタの形成、あるいは、相互接続など、目的に応じて金属をパターン化できる。
【００４０】
本発明における同じビア形成方法は、図１２に示されるようなボトムゲート構造においても用いられることができる。ゲート導体１０２と、導電領域１２０４および１２０６とを含むパターン化された導電層が基板１２０１上に形成される。このパターンは、基板１２０１上に流動導体を直接堆積させることにより、または、シャドーマスクを介し導電固体を蒸着させることにより、あるいは、基板全体を導電層でまず覆った後に選択的に取り除くことにより得ることができる。導電ゲート材料は、金属、導電性ポリマー、または、ナノ粒子金属インク溶液を含むどんな導電性基板であってもよい。
【００４１】
その後、上記と同じ方法のいずれかを用いて表面１２０４および１２０６上にポストが堆積されることにより、ビア１２１０および１２１２が形成される。
【００４２】
図１３を参照すると、ビア１２１０および１２１２にわたり誘電体１２１４が堆積される。誘電体１２１４は、図１３に示されるように領域全体を覆ってよい。あるいは、誘電体１２１４は、少なくともゲート層上のすべての導電領域が覆われるパターンで堆積されてもよい。導電領域間の範囲も覆われてよく、あるいは、必要に応じて覆われないままであってもよい。
【００４３】
図１４に示すように、上記のような方法によるフラッシュアニール、または、熱アニールによりビア金属開口が形成される。アニールにおけるエネルギー放出は、ビアポスト上の誘電体を除去する。
【００４４】
図１５では、誘電層１２１４上に半導電層１２１６が形成される。他の実施形態では、ビア開口を形成する前に半導電層１２１６が形成され得る。いずれにせよ、半導体１２１６は、トランジスタのゲートを作り上げるすべての領域を覆わなくてはならない。
【００４５】
半導体１２１６は、ビア領域上を含む、ゲート導体以外の領域に配置されてもされなくてもよい。半導体１２１６は、表面領域全体を覆ってよい。図１６に示すように、ビア１２１０および１２１２を開ける上記方法は、該ビアを介し誘電体および半導体を開口するために用いられ得る。
【００４６】
一実施形態では、図１７に示すように、ソース１２２２、ドレイン１２２４を形成する導電ソース／ドレイン層、および、導電領域１２２０および１２２６より先に半導体１２１６を堆積させることにより「トップコンタクト・ボトムゲート」構造が形成される。導電領域１２２０および１２２６は、適切な電気接点のためのチップの他の領域に割り当てられる導電相互接続を表わす。ソース１２２２およびドレイン１２２４の少なくとも一部は、トランジスタを形成するためにゲート１２０２と重ならなくてはならない。ソース１２２２とドレイン１２２４との間の領域は、トランジスタのチャネル領域であって、ゲートと完全に重なり合う必要がある。
【００４７】
図１８に示す他の実施形態では、「ボトムコンタクト・トップゲート」構造は、パターン化されたゲート層が定められた後に半導体を堆積させることにより形成される。この構造では、ソース１２２２とドレイン１２２４との間の空間がチャネル領域を決定する。チャネル領域は、ゲート１２０２と完全に重なり合う必要がある。半導体１２１６は、チャネル領域全体を少なくとも覆う必要がある。あるいは、半導体は、ソース１２２２、ドレイン１２２４、および、他のいかなる領域を覆ってもよい。半導電層１２１６は、パターン化をまったくせずに適用されてもかまわない。この場合、上記ビア開口技術は、誘電体と半導体とを貫通して開口を形成する。
【００４８】
これまで上記説明および例示の実施形態において本発明を詳細に記載してきたが、当業者であれば、本発明の趣旨および範囲を逸脱せずに多くの変更がなされ得ることは明らかであろう。したがって、上記構造は、例えば、さまざまな異なるナノ粒子、ポリマーを含んでよく、さまざまな印刷方法が用いられることによりこの結果をなし得ると理解できよう。プロセスは、トップゲート・トップ電極、トップゲート・ボトム電極、ボトムゲート・トップ電極、ボトムゲート・ボトム電極、および、縦型ＦＥＴなどの構造を含む変形トランジスタ構造ばかりでなく、さまざまな段階における表面処理も含み得る。
【特許請求の範囲】
【請求項１】
誘電層内に自己整合ビアを形成する方法であって、各ビア位置にポストを形成することにより、前記誘電層上の第１の導電層と、前記誘電層下の第２の導電層との間に電気接点を提供することを含む方法。
【請求項２】
トップゲート型有機トランジスタを作製することをさらに含み、前記第１の導電層は、前記トランジスタのソース／ドレインとして用いられ、前記第２の導電層は、前記トランジスタのゲートとして用いられる、請求項１に記載の方法。
【請求項３】
ボトムゲート型有機トランジスタを作製することをさらに含み、前記第１の導電層は、前記トランジスタの前記ゲートとして用いられ、前記第２の導電層は、前記トランジスタの前記ソース／ドレインとして用いられる、請求項１に記載の方法。
【請求項４】
前記誘電層は、パターン化せずに堆積される、請求項１に記載の方法。
【請求項５】
前記ポストの材料は、印刷手段により配置される流体である、請求項１に記載の方法。
【請求項６】
前記ポストの材料は、インクジェット印刷、フレキソ印刷、グラビア印刷、または、スクリーン印刷により配置される流体である、請求項１に記載の方法。
【請求項７】
前記誘電体は、前記ポストの上部を覆う、請求項１に記載の方法。
【請求項８】
前記誘電体の高さは、前記ポストより低い、請求項１に記載の方法。
【請求項９】
前記第２の導電層が堆積される前に、前記ポストの材料をフラッシュアニールすることにより前記ポストの上の誘電材料を除去することをさらに含む、請求項１に記載の方法。
【請求項１０】
前記第２の導電層が堆積される前に、前記ポストの材料を熱アニールすることにより前記ポストの上の前記誘電材料を除去することをさらに含む、請求項１に記載の方法。
【請求項１１】
前記ポストの上の疎水性誘電材料を、親水性ポスト材料を用いて除去することをさらに含む、請求項１に記載の方法。
【請求項１２】
前記ポストの上の親水性誘電材料を、疎水性ポスト材料を用いて除去することをさらに含む、請求項１に記載の方法。
【請求項１３】
各ポストを犠牲ポリマーで覆うことをさらに含む、請求項１に記載の方法。
【請求項１４】
前記第１の導電層は、第１の金属層を含み、前記第２の導電層は、第２の金属層を含み、各ポストは、インクポストを含み、各ビア位置にポストを形成することにより、前記誘電層上の第１の導電層と、前記誘電層下の第２の導電層との間に電気接点を設けることは、
前記第１の金属層を基板上に堆積させることと、
前記第１の金属層上に複数の前記インクポストを形成することと、
前記複数のインクポスト上に前記誘電層を形成することと、
前記複数のインクポストの上面を露出させるよう前記誘電層をアニールすることと、
前記誘電層上に前記第２の金属層を堆積させることにより、前記アニールされた複数のインクポストビアを介し前記第２の金属層から前記第１の金属層に至る導電経路を提供することと、
を含む、請求項１に記載の方法。
【請求項１】
誘電層内に自己整合ビアを形成する方法であって、各ビア位置にポストを形成することにより、前記誘電層上の第１の導電層と、前記誘電層下の第２の導電層との間に電気接点を提供することを含む方法。
【請求項２】
トップゲート型有機トランジスタを作製することをさらに含み、前記第１の導電層は、前記トランジスタのソース／ドレインとして用いられ、前記第２の導電層は、前記トランジスタのゲートとして用いられる、請求項１に記載の方法。
【請求項３】
ボトムゲート型有機トランジスタを作製することをさらに含み、前記第１の導電層は、前記トランジスタの前記ゲートとして用いられ、前記第２の導電層は、前記トランジスタの前記ソース／ドレインとして用いられる、請求項１に記載の方法。
【請求項４】
前記誘電層は、パターン化せずに堆積される、請求項１に記載の方法。
【請求項５】
前記ポストの材料は、印刷手段により配置される流体である、請求項１に記載の方法。
【請求項６】
前記ポストの材料は、インクジェット印刷、フレキソ印刷、グラビア印刷、または、スクリーン印刷により配置される流体である、請求項１に記載の方法。
【請求項７】
前記誘電体は、前記ポストの上部を覆う、請求項１に記載の方法。
【請求項８】
前記誘電体の高さは、前記ポストより低い、請求項１に記載の方法。
【請求項９】
前記第２の導電層が堆積される前に、前記ポストの材料をフラッシュアニールすることにより前記ポストの上の誘電材料を除去することをさらに含む、請求項１に記載の方法。
【請求項１０】
前記第２の導電層が堆積される前に、前記ポストの材料を熱アニールすることにより前記ポストの上の前記誘電材料を除去することをさらに含む、請求項１に記載の方法。
【請求項１１】
前記ポストの上の疎水性誘電材料を、親水性ポスト材料を用いて除去することをさらに含む、請求項１に記載の方法。
【請求項１２】
前記ポストの上の親水性誘電材料を、疎水性ポスト材料を用いて除去することをさらに含む、請求項１に記載の方法。
【請求項１３】
各ポストを犠牲ポリマーで覆うことをさらに含む、請求項１に記載の方法。
【請求項１４】
前記第１の導電層は、第１の金属層を含み、前記第２の導電層は、第２の金属層を含み、各ポストは、インクポストを含み、各ビア位置にポストを形成することにより、前記誘電層上の第１の導電層と、前記誘電層下の第２の導電層との間に電気接点を設けることは、
前記第１の金属層を基板上に堆積させることと、
前記第１の金属層上に複数の前記インクポストを形成することと、
前記複数のインクポスト上に前記誘電層を形成することと、
前記複数のインクポストの上面を露出させるよう前記誘電層をアニールすることと、
前記誘電層上に前記第２の金属層を堆積させることにより、前記アニールされた複数のインクポストビアを介し前記第２の金属層から前記第１の金属層に至る導電経路を提供することと、
を含む、請求項１に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１２−１５６５４３（Ｐ２０１２−１５６５４３Ａ）
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１２−８９１６２（Ｐ２０１２−８９１６２）
【出願日】平成２４年４月１０日（２０１２．４．１０）
【分割の表示】特願２００８−１１７１１６（Ｐ２００８−１１７１１６）の分割
【原出願日】平成２０年４月２８日（２００８．４．２８）
【出願人】（５１２０３６１１１）タップ デベロップメント リミテッド ライアビリティ カンパニー (2)
【Ｆターム（参考）】
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願番号】特願２０１２−８９１６２（Ｐ２０１２−８９１６２）
【出願日】平成２４年４月１０日（２０１２．４．１０）
【分割の表示】特願２００８−１１７１１６（Ｐ２００８−１１７１１６）の分割
【原出願日】平成２０年４月２８日（２００８．４．２８）
【出願人】（５１２０３６１１１）タップ デベロップメント リミテッド ライアビリティ カンパニー (2)
【Ｆターム（参考）】
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