不揮発性記憶素子及び不揮発性記憶装置並びにそれらの製造方法
【課題】良好な電気的特性が得られる不揮発性記憶素子及びその製造方法を提供する。
【解決手段】第１の配線１０３と、第１の配線１０３上に形成され、第１の配線１０３に接続される第１のプラグ１０７及び第２のプラグ１０８と、第１電極１０９、第２電極１１３、及び抵抗変化層１１２を有し、第１のプラグ１０７上に形成され、第１電極１０９が第１のプラグ１０７と電気的に接続されている抵抗変化素子１１４と、抵抗変化素子１１４上に形成され、第２電極１１３と電気的に接続されている第２の配線１１９と、第２のプラグ１０８上に形成され、第２のプラグ１０８と電気的に接続されている第３の配線１２１とを備え、第１のプラグ１０７の上面と第２のプラグ１０８の上面とが略同一平面内に形成され、かつ第２の配線１１９の上面と第３の配線１２１の上面とが略同一平面内に形成されている。
【解決手段】第１の配線１０３と、第１の配線１０３上に形成され、第１の配線１０３に接続される第１のプラグ１０７及び第２のプラグ１０８と、第１電極１０９、第２電極１１３、及び抵抗変化層１１２を有し、第１のプラグ１０７上に形成され、第１電極１０９が第１のプラグ１０７と電気的に接続されている抵抗変化素子１１４と、抵抗変化素子１１４上に形成され、第２電極１１３と電気的に接続されている第２の配線１１９と、第２のプラグ１０８上に形成され、第２のプラグ１０８と電気的に接続されている第３の配線１２１とを備え、第１のプラグ１０７の上面と第２のプラグ１０８の上面とが略同一平面内に形成され、かつ第２の配線１１９の上面と第３の配線１２１の上面とが略同一平面内に形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気パルスの印加により抵抗値が変化する抵抗変化素子を有する抵抗変化型の不揮発性記憶素子及び当該不揮発性記憶素子を複数用いた不揮発性記憶装置、並びにそれらの製造方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴って携帯情報機器及び情報家電等の電子機器が、より一層高機能化している。これらの電子機器の高機能化に伴い、使用される半導体素子の微細化及び高速化が急速に進んでいる。その中でも、フラッシュメモリに代表されるような大容量の不揮発性メモリの用途が急速に拡大している。さらに、このフラッシュメモリに置き換わる次世代の新型不揮発性メモリとして、抵抗変化素子を用いた抵抗変化型メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の研究開発が進んでいる。ここで、抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応した情報を、不揮発的に記憶することが可能な素子のことをいう。
【０００３】
この抵抗変化型メモリには、抵抗値が変化する抵抗変化層を備える記憶素子が用いられる。当該抵抗変化層に対して電気的パルス（例えば電圧パルス）を印加することによって、その抵抗値を高抵抗状態から低抵抗状態へ、又は低抵抗状態から高抵抗状態へと変化させる。これにより、抵抗変化型メモリは、データ記憶を行う。この場合、低抵抗状態及び高抵抗状態の論理値を明確に区別し、また低抵抗状態と高抵抗状態との間を高速に安定して変化させ、かつ、これら論理値が不揮発的に保持されることが必要である。
【０００４】
このような抵抗変化素子を搭載した不揮発性記憶素子の一例として、クロスポイント型の不揮発性記憶素子が提案されている。
【０００５】
図２８は、特許文献１に開示されている、パンチスルーダイオードと直列に接続されたプログラマブル抵抗器を有する従来の不揮発性記憶素子７０の断面図である。
【０００６】
従来の不揮発性記憶素子７０は、銅ダマシン技術を用いて以下のように形成される。
【０００７】
まず、銅メタライゼーション層７０１及び、対応するプラグ７０２が仕上げられる。次いで、第１の積層体７０７が、バリア層７０８、コンタクト層７０９、半導体層７１０、コンタクト層７１１、及びバリア層７１２の堆積によって形成される。その後、バリア層７１４、電極層７１５、ＰＭＣ材料７１６、コンタクト層７１７、及びバリア層７１８からなる、第２の積層体７１３が堆積される。第１の積層体７０７、第２の積層体７１３はパターニングされ、それぞれパンチスルーダイオード（以下、ダイオード素子７０７）、プログラマブル抵抗器（抵抗変化素子７１３）が形成される。次いで、金属間誘電体層が堆積され、誘電体ＣＭＰにより、金属間誘電体層の表面は平坦化される。その後、ＩＭＤ層７０３が堆積され、トレンチ７０４がエッチングされ、トレンチ７０４はバリア層７０５及び、銅によって充填され、それに銅ＣＭＰが後続する。このようにして、銅相互接続層７０６が形成される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特表２００８−５０３０８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従来の不揮発性記憶装置では、図２８に示されるような構成に加えて、典型的には、引き出しコンタクトプラグと該引き出しコンタクトプラグに接続された他の配線層とを有する。図２９は、図２８に示される不揮発性記憶素子７０に加えて、他の配線層である銅メタライゼーション層８２１および引き出しコンタクトプラグ８２２を備える不揮発性記憶装置８０の一例を示している。
【００１０】
しかしながら、後述するように、引き出しコンタクトプラグ８２２と、引き出しコンタクトプラグ８２２上の配線である銅相互接続層７０６とを同一工程で埋め込む場合、当該埋め込み工程前に行われる工程によって抵抗変化素子７１３、ダイオード素子７０７、またはその両方の電気的特性が劣化する問題があることに、発明者らは気付いた。この問題については、後ほど詳述する。
【００１１】
本発明は、上記の課題を解決するためになされたものであり、プラグと配線の電気的接触を良好に保ち、抵抗変化素子、ダイオード素子、またはその両方の電気的特性のばらつき又は劣化を抑制する不揮発性記憶素子及び不揮発性記憶装置、並びにそれらの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の一形態に係る不揮発性記憶素子の製造方法は、第１の配線を形成する第１工程と、前記第１の配線上に第１の層間絶縁層を形成し、前記第１の層間絶縁層中に、前記第１の配線に電気的に接続される第１のプラグ及び第２のプラグを、前記第１のプラグ及び第２のプラグの上面が略同一平面内になるように形成する第２工程と、前記第１のプラグ上に、第１電極と第２電極と抵抗変化層とを有し、前記第１電極が前記第１のプラグと電気的に接続されている抵抗変化素子を形成する第３工程と、前記抵抗変化素子及び前記第１の層間絶縁層上に第２の層間絶縁層を形成し、前記第２の層間絶縁層中に前記第２電極に電気的に接続される第２の配線と前記第２のプラグに電気的に接続される第３の配線とを、前記第２の配線及び前記第３の配線の上面が略同一平面内になるように形成する第４工程とを含む。
【００１３】
このような製造方法により、前記第４工程において、第２の配線及び第３の配線を埋め込み形成する際に、第１の配線と第３の配線を接続する引き出しコンタクトプラグとして機能する第２のプラグがあらかじめ形成されているため、プラグと配線の電気的接触を良好に保ち、かつ、抵抗変化素子の形成後にプラグと配線の電気的接触を向上させる加工を行った場合に生じ得る抵抗変化素子の電気的特性の劣化を抑制し、素子間のばらつきを低減することができる。
【００１４】
また、前記第３工程において、前記第１電極と前記抵抗変化層との間に、前記第１電極に電気的に接続される半導体層と、前記半導体層と前記抵抗変化層とに挟持される中間電極とを形成し、前記第１電極と前記半導体層と前記中間電極とは、ダイオード素子を構成し、前記中間電極と前記抵抗変化層と前記第２電極とは、前記抵抗変化素子を構成してもよい。
【００１５】
このような製造方法により、第２の配線と半導体層の接触面積は、第２の電極と半導体層の接触面積に比べて大きくなるので、第２の配線の周囲にまで電気力線が広がって、ダイオード素子の電流容量を高くすることができ、抵抗変化素子の抵抗変化時に必要な大電流密度の電流を流すことができるクロスポイント型の不揮発性記憶素子を製造できる。
【００１６】
また、前記不揮発性記憶素子の製造方法は、前記第３工程の後かつ前記第４工程の前に、前記抵抗変化素子を構成する少なくとも前記抵抗変化層の側壁を被覆し、絶縁性かつ酸素バリア性を有する保護層を形成する第５工程を含んでもよい。
【００１７】
このような製造方法により、第５工程において、抵抗変化層の側壁が保護層によって予め被覆される。そのため、第４工程において、抵抗変化素子を含む第１の層間絶縁層上に第２の層間絶縁層をＣＶＤ法などを用いて堆積する際に、酸素プラズマや熱によって抵抗変化層が酸化することを防止できる。さらに、層間絶縁層堆積後の熱処理によって層間絶縁層中に含まれる酸素が拡散し、抵抗変化層の側壁から酸化が進行することも防止できる。
【００１８】
また、第４工程において、第２の配線を埋め込み形成するための配線溝を形成する際に、配線溝内に抵抗変化層が露出することを防止でき、第２の配線と抵抗変化層との間にリークパスが形成されることを防止できる。抵抗変化層は、第１電極と第２電極との間に与えられる電気的信号によって高抵抗状態と低抵抗状態との間を可逆的に動作するため、第１電極を介さずに抵抗変化層へ電流が流れるリークパスが形成されると、動作不良が発生するが、抵抗変化層の側壁を保護層によって被覆することによって、この抵抗変化動作不良の発生を防止できる。
【００１９】
さらに、第５工程において、抵抗変化素子の側壁が保護層によって予め被覆されるため、第４工程において、第２電極と接続する第２の配線を埋め込み形成するための配線溝が深く掘れ込んでも配線溝内に抵抗変化層が露出することを防止できる。そのため、第２の配線を埋め込み形成するための配線溝と、それよりも深い第３の配線を埋め込み形成するための配線溝とを同時にドライエッチングによって形成することができる。
【００２０】
また、前記第５工程において、前記抵抗変化素子を含む前記第１の層間絶縁層上に前記保護層を堆積させ、前記抵抗変化素子の側壁部分以外の前記保護層を除去してもよい。
【００２１】
このような製造方法により、保護層が複数の抵抗変化素子ごとに分離して形成される。これにより、抵抗変化素子が形成されていない領域には、保護層が存在しない。したがって、抵抗変化素子を設けていない領域に、第２のプラグと接続する第３の配線を埋め込み形成するための配線溝を形成する際のドライエッチング工程が容易になる。
【００２２】
また、前記第４工程において、前記第２電極と前記第２の配線とに挟持され、前記第２電極に電気的に接続される半導体層を形成し、前記第２電極と前記半導体層と前記第２の配線とは、ダイオード素子を構成してもよい。
【００２３】
このような製造方法により、トランジスタ等のスイッチング素子を配置することなく、大容量かつ高集積化が可能なクロスポイント型の不揮発性記憶素子を製造できる。
【００２４】
また、前記第１工程において、前記第１の配線を銅で構成してもよい。
【００２５】
このような製造方法は、半導体装置の製造に広く用いられている銅ダマシンプロセスとの親和性に優れる。
【００２６】
また、上記目的を達成するために、本発明の一形態に係る不揮発性記憶装置の製造方法は、第１方向に延びる複数の第１の配線を設ける第１工程と、前記複数の第１の配線上に第１の層間絶縁層を形成し、前記第１の層間絶縁層中に、各々が前記複数の第１の配線のうちのいずれか１つに電気的に接続される複数の第１のプラグ及び複数の第２のプラグを、前記複数の第１のプラグ及び複数の第２のプラグの上面が略同一平面内になるように形成する第２工程と、前記複数の第１のプラグ上に、各々が、第１電極と第２電極と抵抗変化層とを有し、前記第１電極が前記複数の第１のプラグのうちのいずれか１つと電気的に接続されている複数の抵抗変化素子を形成する第３工程と、前記複数の抵抗変化素子及び前記第１の層間絶縁層上に第２の層間絶縁層を形成し、前記第２の層間絶縁層中に、各々が複数の前記抵抗変化素子の前記第２電極と電気的に接続される複数の第２の配線と、前記複数の第２のプラグと電気的に接続される第３の配線とを、前記複数の第２の配線及び前記第３の配線の上面が略同一平面内にあって、前記第１方向と交差する第２方向に延びるように形成する第４工程とを含む。
【００２７】
また、前記不揮発性記憶装置の製造方法は、各々が、半導体層を含んで構成されかつ前記複数の抵抗変化素子のうちの対応する抵抗変化素子と電気的に接続されている複数のダイオード素子を形成する第５工程をさらに含んでもよい。
【００２８】
また、前記第１工程において、前記第１の配線を銅で構成してもよい。
【００２９】
このような製造方法により、前記第４工程をにおいて、複数の第２の配線及び第３の配線を埋め込み形成する際に、複数の第１の配線と第３の配線を接続する引き出しコンタクトプラグとして機能する複数の第２のプラグがあらかじめ形成されているため、プラグと配線の電気的接触を良好に保ち、かつ、抵抗変化素子の形成後にプラグと配線の電気的接触を向上させる加工を行った場合に生じ得る抵抗変化素子の電気的特性の劣化を抑制し、素子間のばらつきを低減することができる。
【００３０】
上記目的を達成するために、本発明の一形態に係る不揮発性記憶素子は、第１の配線と、前記第１の配線上に形成され、前記第１の配線に接続される第１のプラグ及び第２のプラグと、第１電極、第２電極、及び前記第１電極と前記第２電極とに挟持され前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する抵抗変化層を有し、前記第１のプラグ上に形成され、前記第１電極が前記第１のプラグと電気的に接続されている抵抗変化素子と、前記抵抗変化素子上に形成され、前記第２電極と電気的に接続されている第２の配線と、前記第２のプラグ上に形成され、前記第２のプラグと電気的に接続されている第３の配線とを備え、前記第１のプラグの上面と前記第２のプラグの上面とが略同一平面内に形成され、かつ前記第２の配線の上面と前記第３の配線の上面とが略同一平面内に形成されている。ここで、上面とは、対象とする部材が有する表面のうち、基板から最も遠い面を意味する。
【００３１】
このような構成とすることにより、第３の配線の膜厚は、第２の配線の膜厚に比べて厚いため、配線抵抗を下げることができ、集積度の向上により第３の配線の配線長が長くなる場合に、配線遅延の影響が小さく、高速動作可能な不揮発性記憶素子を実現できる。
【００３２】
また、前記第１のプラグ及び第２のプラグがタングステン又は銅のいずれかを含む導電材料から構成されていてもよい。導電材料には、特に、タングステンを用いることが好ましい。
【００３３】
このような構成とすることにより、特にプラグが銅よりも酸化しにくいタングステンから構成される場合、第１のプラグと抵抗変化素子及び、第２のプラグと第３の配線との電気的コンタクトが良好な不揮発性記憶素子を実現できる。
【００３４】
また、前記抵抗変化層は、酸素不足型タンタル酸化物、酸素不足型ハフニウム酸化物、及び酸素不足型ジルコニウム酸化物のうちの１つ以上を含んでもよい。
【００３５】
このような構成とすることにより、動作の高速性に加えて可逆的に安定した書き換え特性と良好な抵抗値のリテンション特性を有する不揮発性記憶素子を製造することができる。特に、タンタル酸化物を用いた場合には、通常のＳｉ半導体プロセスと親和性の高い製造プロセスで製造できる。
【００３６】
また、前記抵抗変化層は、第１の遷移金属酸化物で構成されている第１の抵抗変化層と、遷移金属酸化物で構成されており、第１の抵抗変化層より酸素不足度が小さい第２の遷移金属酸化物で構成される第２の抵抗変化層とを有してもよい。
【００３７】
このような構成とすることにより、抵抗変化層を酸素不足度が異なる遷移金属酸化物からなる積層構成にすることによって、抵抗変化する極性が常に安定することで、不揮発性記憶素子として安定な動作特性を得ることができる。
【００３８】
また、前記不揮発性記憶素子は、前記抵抗変化素子を構成する前記抵抗変化層の側壁を被覆し、絶縁性かつ酸素バリア性を有する保護層をさらに備えてもよい。ここで、抵抗変化素子の側壁とは、抵抗変化層が有する面のうち、第１電極と接する面および第２電極と接する面以外の面を意味する。
【００３９】
このような構成とすることにより、抵抗変化素子形成後の製造工程における層間絶縁層の成膜工程及び熱処理工程によって、抵抗変化層の側面からの酸化を抑制することができる。これにより、抵抗変化層の実効的な断面積がばらつくことを抑制できる。
【００４０】
さらに、第２の配線を形成する工程において、第２の配線と抵抗変化層との間にリークパスが形成されることを防止できる。
【００４１】
また、前記第２電極は貴金属から構成されていてもよい。
【００４２】
このような構成とすることにより、より酸化されやすい材料で前記第２電極を構成した場合に必要となる、前記第２電極に形成された表面酸化膜を除去するためのプリクリーン処理を低減もしくは省略できる。その結果、当該プリクリーンを行った場合に生じる前記第２電極の膜減りや、前記抵抗変化素子へのダメージが低減もしくは防止され、抵抗変化素子の特性ばらつきが低減される。
【００４３】
また、上記目的を達成するために、本発明の一形態に係る不揮発性記憶装置は、第１方向に延びる複数の第１の配線と、前記複数の第１の配線上に配置され、各々が、前記複数の第１の配線のうちのいずれか１つと電気的に接続されている、複数の第１のプラグと、前記複数の第１の配線上に配置され、各々が、前記複数の第１の配線のうちのいずれか１つと電気的に接続されている、複数の第２のプラグと、前記複数の第１のプラグ上に配置され、各々が、第１電極、第２電極、及び前記第１電極と前記第２電極とに挟持され前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する抵抗変化層を有し、前記第１電極が前記複数の第１プラグのうちのいずれか１つと電気的に接続されている複数の抵抗変化素子と、前記複数の抵抗変化素子上に前記第１方向と交差する第２方向に延び、各々が、複数の抵抗変化素子の前記第２電極と電気的に接続されている複数の第２の配線と、前記複数の第２のプラグ上に前記第２方向に延び、前記複数の第２のプラグと電気的に接続されている第３の配線とを備え、前記複数の第１のプラグの上面と前記複数の第２のプラグの上面とが略同一平面内にあり、かつ前記複数の第２の配線の上面と前記複数の第３の配線の上面とが略同一平面内にある。
【００４４】
また、前述の不揮発性記憶装置は、各々が、半導体層を含んで構成され、かつ前記複数の抵抗変化素子のうちのいずれか１つと電気的に接続されている、複数のダイオード素子をさらに備えてもよい。
【００４５】
また、前述の半導体層は、窒素不足型シリコン窒化物を含んでもよい。
【００４６】
このような構成とすることにより、抵抗変化動作を安定にすることに加えて、漏れ電流を低減でき、大容量で高集積可能なクロスポイントメモリ型の不揮発性記憶装置を提供することができる。
【００４７】
なお、本明細書では、ダイオード素子を、印加電圧が臨界電圧以下では電気抵抗が非常に高く、その一方で、臨界電圧を超えると電気抵抗が急激に低下することで大電流が流れるという非線形の電気抵抗特性を有する二端子素子と定義する。このような特性を備える二端子素子としては、例えば、ＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）ダイオード、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）ダイオード、あるいは、バリスタ等が知られている。
【００４８】
なお、本発明は、このような不揮発性記憶素子及び不揮発性記憶装置並びにそれらの製造方法として実現できるだけでなく、このような不揮発性記憶素子を実現する半導体集積回路（ＬＳＩ）として実現することができる。
【００４９】
なお、本発明は、抵抗変化素子が酸素不足型の遷移金属酸化物を含む抵抗変化層を備えるＲｅＲＡＭで構成されている例を説明したが、当該抵抗変化素子は、電気的信号に基づいて、高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する素子であればよいので、例えば、強誘電体のヒステリシス（履歴現象）を利用し正負の自発分極を１と０に対応させた強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）や相変化材料を用いた相変化メモリ（ＰＣＲＡＭ：Ｐｈａｓｅ−Ｃｈａｎｇｅ ＲＡＭ）及び、記憶素子に磁性体を用い、書き込み方式にスピン注入磁化反転を採用する磁気抵抗メモリ（ＭＲＡＭ：Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ＲＡＭ）などであってもよい。
【発明の効果】
【００５０】
以上説明したように、本発明は、抵抗変化素子を含む不揮発性記憶素子において、良好な電気的特性が得られるデバイス構造を有する不揮発性記憶素子及び不揮発性記憶装置、並びにそれらの製造方法を提供できる。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施の形態１に係る不揮発性記憶素子の構成例を示す断面図
【図２】本発明の実施の形態１に係る不揮発性記憶素子の製造方法を示す断面図
【図３】本発明の実施の形態１に係る不揮発性記憶素子の製造方法を示す断面図
【図４】本発明の実施の形態１に係る不揮発性記憶素子の製造方法を示す断面図
【図５】本発明の実施の形態１に係る不揮発性記憶素子の製造方法を示す断面図
【図６】本発明の実施の形態１に係る不揮発性記憶素子の製造方法を示す断面図
【図７】本発明の実施の形態１に係る不揮発性記憶素子の製造方法を示す断面図
【図８】本発明の実施の形態１に係る不揮発性記憶素子の製造方法を示す断面図
【図９】本発明の実施の形態１に係る不揮発性記憶素子の製造方法を示す断面図
【図１０】本発明の実施の形態１に係る不揮発性記憶素子の製造方法を示す断面図
【図１１】本発明の実施の形態１に係る不揮発性記憶素子の製造方法を示す断面図
【図１２】本発明の実施の形態２に係る不揮発性記憶素子の構成例を示す断面図
【図１３】本発明の実施の形態２に係る不揮発性記憶素子の製造方法を示す断面図
【図１４】本発明の実施の形態２に係る不揮発性記憶素子の製造方法を示す断面図
【図１５】本発明の実施の形態２に係る不揮発性記憶素子の製造方法を示す断面図
【図１６】本発明の実施の形態３に係る不揮発性記憶素子の構成例を示す断面図
【図１７】本発明の実施の形態４及び実施の形態５に係る不揮発性記憶装置の構成例を示す平面図
【図１８】本発明の実施の形態４に係る不揮発性記憶装置の構成例を示す断面図
【図１９】本発明の実施の形態４に係る不揮発性記憶装置の構成例を示す断面図
【図２０】本発明の実施の形態５に係る不揮発性記憶装置の構成例を示す断面図
【図２１】本発明の実施の形態５に係る不揮発性記憶装置の構成例を示す断面図
【図２２】本発明の実施の形態５に係る不揮発性記憶装置の製造方法を示す断面図
【図２３】本発明の実施の形態５に係る不揮発性記憶装置の製造方法を示す断面図
【図２４】本発明の実施の形態５に係る不揮発性記憶装置の製造方法を示す断面図
【図２５】本発明の実施の形態５に係る不揮発性記憶装置の製造方法を示す断面図
【図２６】本発明の実施の形態５に係る不揮発性記憶装置の製造方法を示す断面図
【図２７】本発明の実施の形態５に係る不揮発性記憶装置の製造方法を示す断面図
【図２８】従来の不揮発性記憶装置の構成例を示す断面図
【図２９】従来の不揮発性記憶装置の構成例を示す断面図
【図３０】従来の不揮発性記憶装置の製造方法を示す断面図
【発明を実施するための形態】
【００５２】
本発明者らは、良好な電気的特性が得られる不揮発性記憶装置の製造方法について検討を重ねた結果、従来の不揮発性記憶装置において、以下の課題があることを見出し、本発明を完成した。以下では、図２８から図３０に示される例を用いて、従来の不揮発性記憶装置における課題について説明する。ただし、これらの図を用いるのは課題の一例を具体的に説明するためであり、本発明の課題は、これらの構造および材料等、および以下で説明する具体的なプロセスに限定された不揮発性記憶装置においてのみ生じるものではない。
【００５３】
図２９は、従来の不揮発性記憶装置８０の一例を示している。不揮発性記憶装置８０は、銅メタライゼーション層７０１と同じ層に他の銅メタライゼーション層８２１が形成されており、当該銅メタライゼーション層８２１と銅相互接続層７０６とを接続する引き出しコンタクトプラグ８２２が形成されている。
【００５４】
図２９に示される引き出しコンタクトプラグ８２２および銅相互接続層７０６は、典型的には以下のプロセスで形成される。
【００５５】
まず、図３０に示されるように、フォトリソグラフィー及びドライエッチングによって、引き出しコンタクトプラグ８２２を埋め込むためのコンタクトホール８２３、及び銅配線を埋め込むためのトレンチ８２４（配線溝）が形成される。なお、図２９に示される第３のＩＭＤ層７０３の上面は、配線溝の底面を示しており、トレンチ８２４は紙面に対して平行に形成されるものとしている。
【００５６】
次に、そのコンタクトホール８２３及びトレンチ８２４内にバリア層７０５と、配線材料のシード層となる銅とを、スパッタ法等を用いて堆積させる。次いで、電解めっき法等により、銅のシード層上に銅をさらに堆積させることで、コンタクトホール８２３とトレンチ８２４を全て配線材料の銅で充填する。その後、堆積した銅のうち表面の余分な銅をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって除去する。
【００５７】
以上の工程によって、銅相互接続層７０６及び、引き出しコンタクトプラグ８２２が形成される。
【００５８】
しかしながら、図２９に示す不揮発性記憶装置８０における引き出しコンタクトプラグ８２２を上述のようなプロセスで形成する際には以下に述べる課題が生じる。
【００５９】
コンタクトホール８２３及びトレンチ８２４を形成する際、コンタクトホール８２３の底部に露出する銅メタライゼーション層８２１の表面が、酸化される。具体的には、配線材料が、ドライエッチングに用いられるエッチングガスや、その後のフォトレジスト除去のためのアッシング処理に用いられる酸素ガス、さらに洗浄工程に用いられる薬液に曝されることによって酸化される。
【００６０】
この銅メタライゼーション層８２１の表面に形成された酸化膜は、一般的には、アルゴンプラズマを用いたプリクリーン処理や、水素プラズマによる還元処理などの前工程によって除去される。これにより、銅メタライゼーション層８２１と引き出しコンタクトプラグ８２２との電気的な接続を高めることができる。
【００６１】
しかし、この表面酸化膜の除去処理では、コンタクトホール８２３底部に露出している銅メタライゼーション層８２１のみでなく、トレンチ８２４の底部に露出している第２の積層体７１３の表面（コンタクト層７１７、及びバリア層７１８）も、除去処理用のガス等に曝される。そのため、第２の積層体７１３の表面がリスパッタされ、スパッタされた材料がコンタクトホール８２３の側壁やトレンチ７０４の側壁に堆積することで、バリア層７０５の膜剥がれやカバレッジ不良などによる銅相互接続層７０６の信頼性の劣化を引き起こすおそれがある。
【００６２】
また、この表面酸化膜の除去処理にプラズマが用いられることにより、抵抗変化素子７１３とダイオード素子７０７とで構成されるメモリセルを複数形成したときに、抵抗変化素子７１３の初期状態がメモリセル間でばらつくことがある。これは、例えば、ＩＭＤ層７０３表面に電荷が蓄積されることによって、抵抗変化素子７１３に電流が流れ、製造工程中に抵抗変化素子７１３に意図しない書き込みが行われることによって生じる。
【００６３】
さらに、このようなプラズマ処理によって、抵抗変化素子７１３を介して、ダイオード７０７にも電流が流れ、ダイオード破壊を引き起こすことがある。
【００６４】
また、図３０に示される例ではダイオード素子７０７の上に抵抗変化素子７１３が形成されている例について説明したが、抵抗変化素子７１３の上にダイオード素子７０７が形成されている場合についても同様の課題が生じる。
【００６５】
以上より、従来の不揮発性記憶装置８０は、銅メタライゼーション層８２１と引き出しコンタクトプラグ８２２との電気的接触の向上と、抵抗変化素子７１３、ダイオード素子７０７、及びその両方のばらつき抑制との両立が困難であるという課題を有している。
【００６６】
本発明は、上記課題を解決するためになされたものである。
【００６７】
以下、本発明の実施の形態に係る抵抗変化型の不揮発性記憶素子（以下、単に不揮発性記憶素子とも言う）とその製造方法について、図面を参照しながら説明する。なお、図面において、同じ符号が付いたものは、説明を省略する場合がある。また、図面は理解しやすくするために、それぞれの構成要素を模式的に示したもので、形状及び寸法などについては正確な表示ではない。
【００６８】
（実施の形態１）
図１は、本発明の実施の形態１に係る不揮発性記憶素子１０の構成例を示す断面図である。
【００６９】
図１では、一般的な半導体記憶装置においてメモリセルアレイ又はメモリ本体部などと呼ばれる領域の一部分が、不揮発性記憶素子１０として示されている。すなわち、半導体記憶装置はメモリセルアレイを備え、メモリセルアレイは不揮発性記憶素子１０から構成される。また、不揮発性記憶素子は、抵抗変化素子１１４を含む。なお、半導体記憶装置は、このような不揮発性記憶素子１０を含むメモリセルアレイとともに、メモリセルアレイを駆動するための図示しない駆動回路を備えていてもよい。
【００７０】
駆動回路は、メモリセルアレイ中の不揮発性記憶素子１０に電気パルスを印加する。不揮発性記憶素子１０の抵抗変化素子１１４の抵抗状態は、データ書き込み用の電気パルスの印加によって変更される。また、不揮発性記憶素子１０の抵抗変化素子１１４の抵抗状態は、データ読み出し用の電気パルスの印加によって読み出される。
【００７１】
第１の層間絶縁層１０１は、トランジスタなどが形成されている半導体基板（図示せず）上に形成されており、例えば、シリコン酸化物で構成される。
【００７２】
第１の配線１０３は、第１の層間絶縁層１０１中に形成されており、第１の層間絶縁層１０１と第１の配線１０３との間には、第１のバリアメタル層１０２が設けられている。なお、第１の配線１０３は、望ましくは、銅から構成される。
【００７３】
第１のライナー層１０４は、第１の配線１０３を含む第１の層間絶縁層１０１上に形成されており、例えば、シリコン窒化物（例えば、膜厚３０〜２００ｎｍ）で構成される。
【００７４】
第２の層間絶縁層１０５は、第１のライナー層１０４上に形成されており、例えば、シリコン酸化物（例えば、膜厚１００〜５００ｎｍ）で構成される。
【００７５】
第１のプラグ１０７及び第２のプラグ１０８（例えば、直径５０〜２００ｎｍ）は、第１のライナー層１０４及び第２の層間絶縁層１０５中に形成されている。第１のプラグ１０７及び第２のプラグ１０８は、導電性材料で形成された第２のバリアメタル層１０６を介して、第１の配線１０３と電気的に接続されている。
【００７６】
なお、本明細書中において「電気的に接続されている」とは、接続されている２つの部材が常に導通していることを意味する。したがって、例えば、接続されている２つの部材の間にバリアメタルが介在する場合、それら２つの部材は電気的に接続されている。すなわち、上記の例において、第１のプラグ１０７及び第２のプラグ１０８は、第１の配線１０３と電気的に接続されている。一方、例えば、接続されている２つの部材の間に抵抗変化素子やダイオード素子等が介在する場合、それら２つの部材は電気的に接続されていない。なお、以下では、「電気的に接続されている」ことを単に「接続されている」ということがある。
【００７７】
第１のプラグ１０７の上面と第２のプラグ１０８の上面とは略同一平面内に形成されている。ここで、略同一平面とは、例えばＣＭＰ法によって形成される程度に平坦な平面を指しており、例えば１００ｎｍ以下の凹凸を有する面を略同一平面と定義する。略同一平面の定義は、半導体プロセスの違い（例えばデザインルール）によって異なる。
【００７８】
抵抗変化素子１１４は、第２の層間絶縁層１０５上に形成されるとともに、第１のプラグ１０７と接続されている。この抵抗変化素子１１４は、ドット形状の積層体として形成されている。ここで、ドット形状とは、一辺が１００〜４００ｎｍの矩形状の水平断面を有する積層体の形状を言う。抵抗変化素子１１４の水平断面は、例えば一辺が２５０ｎｍの矩形状であってもよい。
【００７９】
また、本実施の形態では、抵抗変化素子１１４は、第１電極１０９と、抵抗変化層１１２と、第２電極１１３とを含む。
【００８０】
抵抗変化層１１２は、第１電極１０９と第２電極１１３とに挟持されている。また、抵抗変化層１１２は、遷移金属酸化物で構成される。抵抗変化層１１２は、第１電極１０９と第２電極１１３との間に印加される電気的信号に基づいて、高抵抗状態と、当該高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する。また、抵抗変化層１１２は、望ましくは、第１の抵抗変化層１１０と第２の抵抗変化層１１１との積層構成となっている。
【００８１】
第３の層間絶縁層１１５は、第２の層間絶縁層１０５上に形成されている。
【００８２】
第２の配線１１９は、第３の層間絶縁層１１５中、かつ抵抗変化素子１１４の上方に形成されている。第２の配線１１９は、抵抗変化素子の上面にプラグを介さずに、電気的に接続されている。また、第２の配線１１９は、抵抗変化素子１１４を構成する第２電極１１３と、導電性材料で形成された第３のバリアメタル層１１８を介して電気的に接続されている。
【００８３】
第３の配線１２１は、第３の層間絶縁層１１５中、かつ第２のプラグ１０８の上方に形成されており、第２のプラグ１０８とは導電性材料で形成された第３のバリアメタル層１２０を介して電気的に接続されている。
【００８４】
なお、図１は断面図として示されているが、典型的には、第１の配線１０３は、第１の方向に延びる配線であり、第２の配線１１９および第３の配線１２１は当該第１の方向に交差する第２の方向に延びる配線である。
【００８５】
第１の配線１０３と第２の配線１１９とは立体交差しており、この交差部において、第１の配線１０３と第２の配線１１９との間には、第１の配線１０３から第２の配線１１９に向かって延びる第１のプラグ１０７と抵抗変化素子１１４とが介在している。
【００８６】
第１の配線１０３と第３の配線１２１とは立体交差しており、この交差部において、第１の配線１０３と第３の配線１２１との間には、第１の配線１０３から第３の配線１２１に向かって延びる第２のプラグ１０８が介在している。
【００８７】
第２の配線１１９の上面と第３の配線１２１の上面とは略同一平面内に形成されている。ここで、略同一平面とは、例えばＣＭＰ法によって形成される程度に平坦な平面を指しており、例えば１００ｎｍ以下の凹凸を有する面を略同一平面と定義する。
【００８８】
すなわち、本実施の形態の不揮発性記憶素子１０は、第１のプラグ１０７の上面と第２のプラグ１０８の上面とが略同一平面内に形成され、かつ第２の配線１１９の上面と第３の配線１２１の上面とが略同一平面内に形成されている。これにより、第３の配線１２１上面から第２のプラグ１０８上面までの高さの方が、第２の配線１１９上面から抵抗変化素子１１４上面までの高さと比べて、第３の配線１２１と第２のプラグ１０８との間に抵抗変化素子１１４を挟まない分だけ高くなる。これにより、例えば、第３の配線１２１と第２の配線とを同じ高さに形成した不揮発性記憶素子に比べて、第３の配線１２１の配線抵抗が低減される。
【００８９】
また、抵抗変化素子１１４を構成する抵抗変化層１１２は、遷移金属酸化物（例えば、タンタル酸化物）で構成される。抵抗変化層１１２が第１の抵抗変化層１１０と第２の抵抗変化層１１１との積層体で構成される場合、望ましくは、第１の抵抗変化層１１０は酸素不足型の遷移金属酸化物で構成され、第２の抵抗変化層１１１は第１の抵抗変化層１１０よりも酸素不足度が小さい遷移金属酸化物で構成される。
【００９０】
ここで、酸素不足型の遷移金属酸化物とは、化学量論的組成を有する遷移金属酸化物と比較して酸素の含有量（原子比：総原子数に占める酸素原子数の割合）が少ない酸化物をいう。また、酸素不足度とは、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％である。例えばＴａＯ１．５の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。
【００９１】
抵抗変化層１１２を構成する金属は、タンタル以外の遷移金属を用いてもよい。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。
【００９２】
例えば、抵抗変化層１１２にハフニウム酸化物を用いる場合、望ましくは、第１の抵抗変化層（第１のハフニウム酸化物層）１１０の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、且つ、第２の抵抗変化層（第２のハフニウム酸化物層）１１１の組成をＨｆＯｙとした場合にｙがｘの値よりも大である。これにより、抵抗変化層１１２の抵抗値を安定して高速に変化させることが確認できている。さらに、この場合、第２の抵抗変化層１１１の膜厚は、３〜４ｎｍが好ましい。
【００９３】
また、抵抗変化層１１２にジルコニウム酸化物を用いる場合、望ましくは、第１の抵抗変化層（第１のジルコニウム酸化物層）１１０の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、且つ、第２の抵抗変化層（第２のジルコニウム酸化物層）１１１の組成をＺｒＯｙとした場合にｙがｘの値よりも大である。これにより、抵抗変化層１１２の抵抗値を安定して高速に変化させることが確認できている。さらに、この場合、第２の抵抗変化層１１１の膜厚は、１〜５ｎｍが好ましい。
【００９４】
酸素不足型のタンタル酸化物、ハフニウム酸化物、又はジルコニウム酸化物で構成される第１の抵抗変化層１１０は、タンタル、ハフニウム、又はジルコニウムをそれぞれターゲットに用いてアルゴンガス及び酸素ガス中でスパッタリングする、いわゆる反応性スパッタリング法によって形成できる。第１の抵抗変化層１１０の酸素不足度は、反応性スパッタリング中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整できる。なお、この処理は、基板を特に加熱することなく室温で行える。
【００９５】
第２の抵抗変化層１１１は、反応性スパッタリング法で形成された第１の抵抗変化層１１０の表面をアルゴンガスと酸素ガスとのプラズマに暴露することにより形成できる。
【００９６】
なお、第１の抵抗変化層１１０を構成する第１の遷移金属と、第２の抵抗変化層１１１を構成する第２の遷移金属とは、異なる遷移金属を用いてもよい。この場合、第２の抵抗変化層１１１は、第１の抵抗変化層１１０よりも酸素不足度が小さい、つまり抵抗が高い方が好ましい。このような構成とすることにより、抵抗変化時に第１電極１０９と第２電極１１３との間に印加された電圧は、第２の抵抗変化層１１１に、より多くの電圧が分配される。したがって、第２の抵抗変化層１１１中で発生する酸化還元反応をより起こしやすくすることができる。
【００９７】
また、第１の遷移金属と第２の遷移金属とに互いに異なる材料を用いる場合、第２の遷移金属の標準電極電位は、第１の遷移金属の標準電極電位より小さい方が好ましい。抵抗変化現象は、抵抗が高い第２の抵抗変化層１１１中に形成された微小なフィラメント（導電パス）中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。
【００９８】
例えば、第１の抵抗変化層１１０に、酸素不足型のタンタル酸化物を用い、第２の抵抗変化層１１１にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。標準電極電位は、その値が大きいほど酸化しにくい特性を表す。第２の抵抗変化層１１１に第１の抵抗変化層１１０より標準電極電位が小さい金属の酸化物を配置することにより、第２の抵抗変化層１１１中でより酸化還元反応が発生しやすくなる。
【００９９】
上記の各材料の積層構造の抵抗変化膜における抵抗変化現象は、いずれも抵抗が高い第２の抵抗変化層１１１中に形成された微小なフィラメント中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられる。つまり、第２の抵抗変化層１１１側の第２電極１１３に、第１電極１０９を基準にして正の電圧を印加したとき、抵抗変化層１１２中の酸素イオンが第２の抵抗変化層１１１側に引き寄せられて第２の抵抗変化層１１１中に形成された微小なフィラメント中で酸化反応が発生して当該微小なフィラメントの抵抗が増大すると考えられる。
【０１００】
逆に、第２の抵抗変化層１１１側の第２電極１１３に、第１電極１０９を基準にして負の電圧を印加したとき、第２の抵抗変化層１１１中の酸素イオンが第１の抵抗変化層１１０側に押しやられて第２の抵抗変化層１１１中に形成された微小なフィラメント中で還元反応が発生して当該微小なフィラメントの抵抗が減少すると考えられる。
【０１０１】
酸素不足度がより小さい第２の抵抗変化層１１１に接続されている第２電極１１３は、第２の抵抗変化層１１１を構成する遷移金属及び第１電極１０９を構成する材料と比べて標準電極電位がより高い材料で構成される。第２電極１１３は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）などが用いられる。このような構成とすることにより、第２電極１１３と第２の抵抗変化層１１１の界面近傍の第２の抵抗変化層１１１中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
【０１０２】
以上のように構成された不揮発性記憶素子１０を駆動する場合、外部の電源および駆動回路によって、所定の条件を満たす電圧を第１電極１０９と第２電極１１３との間に印加する。
【０１０３】
次に、実施の形態１に係る不揮発性記憶素子１０の製造方法について説明する。
【０１０４】
図２から図１１は、実施の形態１に係る不揮発性記憶素子１０の製造方法を示す断面図である。これらを用いて、不揮発性記憶素子１０の製造方法の一例について説明する。なお、以下で説明するプロセス、材料、膜厚などはあくまでも例示であり、本実施の形態の不揮発性記憶素子１０の製造方法はこれに限定されない。
【０１０５】
なお、本実施の形態の不揮発性記憶素子１０の製造方法は、第１の配線を形成する工程と、第１のプラグ及び第２のプラグを形成する工程と、抵抗変化素子を形成する工程と、第２の配線及び第３の配線を形成する工程とを少なくとも含めばよい。そのため、以下に説明する製造方法のうち、上記の工程以外の工程は適宜省略できる。また、必要に応じて、他の公知の工程を追加できる。
【０１０６】
はじめに、図２及び図３に示すように、トランジスタなどが予め形成されている半導体基板（図示せず）の上方に第１の配線１０３を形成し、第１の配線１０３上に、第１の配線１０３と電気的に接続される第１のプラグ１０７及び第２のプラグ１０８を形成する。
【０１０７】
具体的には、半導体基板上に、プラズマＣＶＤ等を用いてシリコン酸化物で構成される第１の層間絶縁層１０１を形成する。続いて、第１の層間絶縁層１０１に第１の配線１０３を埋め込み形成するための配線溝をフォトリソグラフィー及びドライエッチングにより形成する。この配線溝内に第１のバリアメタル層１０２（例えば、タンタル窒化物（膜厚５〜４０ｎｍ）及びタンタル（膜厚５〜４０ｎｍ）の積層構造）と、配線材料のシード層となる銅（膜厚５０〜３００ｎｍ）とを、スパッタ法等を用いて堆積させる。そして、電解めっき法等により、銅のシード層上に銅をさらに堆積させることで、配線溝を全て配線材料の銅で充填する。その後、堆積した銅のうち表面の余分な銅をＣＭＰ法によって除去しながら第１の層間絶縁層１０１の表面と第１の配線１０３の表面とを平坦にする。これにより、第１の配線１０３が形成される。
【０１０８】
その後、プラズマＣＶＤ等を用いてシリコン窒化物を３０〜２００ｎｍ程度堆積させることで、第１の層間絶縁層１０１及び第１の配線１０３上を覆う第１のライナー層１０４を形成する。
【０１０９】
次に、第１のライナー層１０４上に第２の層間絶縁層１０５をさらに堆積させる。必要であればＣＭＰ法により表面の段差緩和を行う。続いて、フォトリソグラフィー及びドライエッチングにより、第１の配線１０３上の所定の位置に、第１の配線１０３に電気的に接続される第１のプラグ１０７及び第２のプラグ１０８を埋め込み形成するためのコンタクトホールを形成する。
【０１１０】
次いで、コンタクトホール内に露出した第１の配線１０３上に形成された表面酸化膜を、例えばアルゴンプラズマを用いたプリクリーン処理によって除去する。これにより、第１の配線１０３と、第１のプラグ１０７及び第２のプラグ１０８との電気的な接続が高まる。本工程の時点では抵抗変化素子１１４がまだ形成されていないため、アルゴンプラズマに曝されるのは、表面酸化膜と第２の層間絶縁層１０５である。そのため、前述したような、抵抗変化素子１１４からスパッタされた材料によって不揮発性記憶素子の信頼性が劣化する問題は生じない。特に、第１の配線が銅から構成される場合、配線抵抗を低減できる反面、表面酸化膜が形成されやすい課題があるが、本実施形態に係る製造方法によって、良好な電気的接触と低抵抗の両立を図ることができる。
【０１１１】
その後、形成されたコンタクトホールを含む第２の層間絶縁層１０５上に、チタン窒化物（膜厚５〜４０ｎｍ）及びチタン（膜厚５〜４０ｎｍ）で構成される第２のバリアメタル層１０６をスパッタ法等を用いて堆積させる。
【０１１２】
そして、ＣＶＤ等を用いて導電材料のタングステン（膜厚５０〜３００ｎｍ）をさらに堆積させることでコンタクトホールを全て第２のバリアメタル層１０６とタングステンとで満たすことで、第１のプラグ１０７及び第２のプラグ１０８を形成する。その後、ＣＭＰ法によって表面の余分なタングステン及び第２のバリアメタル層１０６を除去するとともに、第２の層間絶縁層１０５の表面と第１のプラグ１０７及び第２のプラグ１０８の表面とを平坦にする。
【０１１３】
これにより、第１のプラグ１０７の上面と第２のプラグ１０８の上面とが略同一平面内に形成される。
【０１１４】
ここで、第１のプラグ１０７及び第２のプラグ１０８を構成する材料として、タングステンの代わりに銅を用いることもできる。その場合、第２のバリアメタル層１０６として、タンタル窒化物（膜厚５〜４０ｎｍ）及びタンタル（膜厚５〜４０ｎｍ）と、さらに導電材料の銅（膜厚５０〜３００ｎｍ）とをスパッタ法等を用いて堆積させる。そして、当該銅をシードとして、電解めっき法等により銅をさらに堆積させる。
【０１１５】
金属の酸化のしやすさを示す指標のひとつとして、標準電極電位がある。標準電極電位はその値（正負の関係も含めて）が高いほど酸化されにくい特性を示す。そのため、標準電極電位が低い金属ほど酸化されやすく、高いものほど酸化されにくい。例えば、白金（Ｐｔ）の標準電極電位は１．１Ｖで、タンタル（Ｔａ）の標準電極電位は−０．６Ｖであるので、白金はタンタルより酸化されにくい特性を有する。また、銅とタングステンの酸化還元反応式を比較すると、
ＷＯ３＋６Ｈ＋＋６ｅ− ＝ Ｗ＋３Ｈ２Ｏ−０．０９Ｖ
ＣｕＯ＋Ｈ２Ｏ＋２ｅ− ＝ Ｃｕ＋２ＯＨ−−０．２９Ｖ
となり、銅に比べて、タングステンの方が酸化しにくいことが分かる。
【０１１６】
また、タングステンが酸化する際には、表面に薄い三酸化タングステンで構成される酸化皮膜が形成される。しかし、三酸化タングステンは非常に安定なため、表面が酸化皮膜で覆われてしまえば、それ以上、タングステン内部への酸化や腐食は進行しない。
【０１１７】
したがって、第１のプラグ１０７及び第２のプラグ１０８を構成する材料として、タングステンを用いる方が好ましい。
【０１１８】
次に、図４及び図５に示すように、第１のプラグ１０７及び第２のプラグ１０８の上面に、抵抗変化素子１１４を形成する。
【０１１９】
まず、図４に示すように、第１のプラグ１０７及び第２のプラグ１０８を含む第２の層間絶縁層１０５上に、タンタル窒化物で構成される第１電極層１０９ａ（膜厚３０ｎｍ）、酸素不足型のタンタル酸化物で構成される抵抗変化薄膜１１２ａ（膜厚５０ｎｍ）、及びイリジウムを含む第２電極層１１３ａ（膜厚５０ｎｍ）を、この順に水平に（つまり、図示されていない半導体基板の主面と平行に）積層するように堆積させる。
【０１２０】
また、この時、貴金属を含む第２電極層１１３ａ上に、ドライエッチング時のハードマスクとして用いられる導電性の膜を水平に積層するように堆積してもよい（図示せず）。ハードマスクには、例えば、タンタル窒化物、チタン窒化物、及びチタン−アルミニウム窒化物のいずれか（例えばチタン−アルミニウム窒化物）が用いられる。
【０１２１】
ここで、第１電極層１０９ａ、第２電極層１１３ａ、及び導電性のハードマスク（図示せず）はスパッタ法等を用いて形成する。
【０１２２】
抵抗変化薄膜１１２ａは、タンタルをターゲットとして用いて、アルゴン及び酸素ガス雰囲気中でスパッタリングする、いわゆる反応性スパッタ法を用いて形成する。ここで、酸素の流量を調整することにより、成膜チャンバー内の酸素濃度を４５〜６５ａｔｍ％に制御する。これにより、抵抗変化薄膜１１２ａの抵抗率を０．５〜２０ｍΩ・ｃｍに調整できる。例えば酸素濃度を６０ａｔｍ％とすることにより約２ｍΩ・ｃｍの抵抗率を有する抵抗変化薄膜１１２ａを形成できる。さらに、抵抗変化薄膜１１２ａに酸化処理を行うことで、抵抗変化薄膜１１２ａ（第１の抵抗変化薄膜１１０ａ）の最表面層に、第２の抵抗変化薄膜１１１ａを形成してもよい。第２の抵抗変化薄膜１１１ａは、抵抗変化薄膜１１２ａに比べて酸素不足度がより小さいか、または酸素が不足していない化学量論的組成のＴａ２Ｏ５層を膜厚２〜１２ｎｍの範囲で形成してもよい。
【０１２３】
次に、図５に示すように、水平に積層した積層膜をフォトリソグラフィーとドライエッチングとにより加工することにより、第１のプラグ１０７に接続された、ドット形状の抵抗変化素子１１４を形成する。ドット形状とは、前述したように、一辺が１００〜４００ｎｍ（例えば２５０ｎｍ）の矩形状の水平断面を有する積層体の形状を言う。
【０１２４】
この後、図６から図１１に示すように、第３の層間絶縁層１１５中、かつ抵抗変化素子１１４上に、第２電極１１３と電気的に接続される第２の配線１１９と、第３の層間絶縁層１１５中、かつ第２のプラグ１０８上に、第２のプラグ１０８と電気的に接続される第３の配線１２１とを形成する。
【０１２５】
まず、図６に示すように、抵抗変化素子１１４上に、第２の配線１１９及び第３の配線１２１を埋め込み形成するための第３の層間絶縁層１１５を、プラズマＣＶＤ等を用いて堆積する。第３の層間絶縁層１１５は、シリコン酸化物等で構成される。
【０１２６】
そして、図７に示す工程において、フォトリソグラフィー及びドライエッチングにより、第３の層間絶縁層１１５中に第２の配線溝１１９ａを形成する。この第２の配線溝１１９ａは、その内面に第２電極１１３が露出するように形成され、第２の配線１１９を埋め込み形成するために用いられる。
【０１２７】
また、第２電極１１３上に導電性のハードマスク（図示せず）を形成した場合は、第２の配線溝１１９ａの底部にハードマスクが露出するまでエッチングを行うことで第２の配線溝１１９ａを形成する。ハードマスクはこのときに完全に除去してしまってもよい。完全にハードマスクを除去することで、ハードマスクを残す場合に比べて、寄生抵抗を小さくできるので、コンタクト抵抗のばらつきを小さくできる。
【０１２８】
次に、図８に示す工程において、フォトリソグラフィー及びドライエッチングにより、第３の層間絶縁層１１５中に第３の配線溝１２１ａを形成する。この第３の配線溝１２１ａは、その内面に第２のプラグ１０８が露出するように形成され、第３の配線１２１を埋め込み形成するために用いられる。
【０１２９】
ここで、図３に示す第１のプラグ１０７及び第２のプラグ１０８を形成する工程において、これらのプラグを構成する導電材料にタングステンを用いる場合、タングステンは銅よりも酸化されにくい材料であるため、これらのプラグ上面に表面酸化層が形成されにくい。そのため、図６に示す第２のプラグ１０８上に第３の層間絶縁層１１５を形成する工程や、図８の第２のプラグ１０８に電気的に接続される第３の配線溝１２１ａを形成する工程を経ても、第２のプラグ１０８上面に表面酸化層が形成されにくい。
【０１３０】
したがって、プラグを構成する導電材料にタングステンを用いる場合、次に説明する第２の配線１１９及び第３の配線１２１を形成する工程において、第２のプラグ１０８と第３の配線１２１との良好なコンタクト接続を得ることができる。
【０１３１】
また、図８に示すように、第３の配線溝１２１ａは、第３の層間絶縁層１１５を貫通して第２のプラグ１０８に達する。そのため、第３の配線溝１２１ａの深さは第２の配線溝１１９ａに比べて、配線溝とプラグとの間に抵抗変化素子が存在しない分、深く形成される。
【０１３２】
次いで、配線溝１１９ａ内に露出した第２電極１１３上、配線溝１２１ａ内に露出した第２のプラグ１０８上、またはその両方に形成された表面酸化膜を除去する工程を行なってもよい。表面酸化膜は、例えば、アルゴンプラズマを用いたプリクリーン処理によって除去できる。これにより、電気的接触が向上する。
【０１３３】
なお、第２電極１１３が貴金属（例えばイリジウム）から構成される場合、プリクリーン処理を低減もしくは省略することができる。さらに、第２電極１１３の膜減りや、アルゴンプラズマによる抵抗変化素子１１４へのプラズマダメージを低減もしくは防止することができる。その結果、抵抗変化素子１１４の特性ばらつきが低減される。
【０１３４】
また、上述のとおり、第２のプラグ１０８は酸化されにくい導電材料であるタングステンで構成される場合、バリアメタル層及びシード層のスパッタ前のプリクリーン処理を低減もしくは省略することができる。
【０１３５】
続いて、図９に示すように、第１の配線１０３を埋め込み形成する工程と同様の条件を用いて、第３の層間絶縁層１１５の上面からの深さが異なる第２の配線溝１１９ａ及び第３の配線溝１２１ａ内に、バリアメタル薄膜１１８ａ、１２０ａ（例えば、タンタル窒化物（膜厚５〜４０ｎｍ）及びタンタル（膜厚５〜４０ｎｍ）で構成される積層構造）と、シード層としての銅（膜厚５０〜３００ｎｍ）とを、スパッタ法等を用いて堆積する。さらに、電解めっき法等により、シード層の銅をシードとして銅をさらに堆積させることで第２の配線溝１１９ａ及び第３の配線溝１２１ａを全て配線材料の銅で充填する。
【０１３６】
そして、図１０に示すように、ＣＭＰ法によって表面の余分な銅とバリアメタル薄膜１１８ａ、１２０ａとを除去するとともに第３の層間絶縁層１１５の表面と第２の配線１１９及び第３の配線１２１の表面とを平坦にする。これにより、第２の配線１１９及び第３の配線１２１が、上面が略同一平面内になるように形成される。
【０１３７】
その後、図１１に示すように、プラズマＣＶＤ等を用いて窒化シリコン層を３０〜２００ｎｍ、例えば５０ｎｍ程度堆積させることで、第２の配線１１９を覆う第２のライナー層１２２を形成する。
【０１３８】
以上の工程により、図１に示される不揮発性記憶素子１０を形成できる。
【０１３９】
なお、本実施の形態においては、抵抗変化素子１１４の第２電極１１３をイリジウムで形成しているが、本発明はこれに限られない。例えば、第２電極１１３を、白金、銅、タングステン、イリジウム、及びパラジウムのいずれかの金属、もしくはこれらの金属の組み合わせ又は合金で形成してもよい。このような合金で抵抗変化層１１２の高酸化層（第２の抵抗変化層１１１）側の電極を形成することにより、抵抗変化層１１２の初期抵抗値の低下及びばらつきを抑えつつ、初期ブレイク電圧を低く抑えることができる。ここで、初期ブレイク電圧とは、抵抗変化素子１１４に印加することによって抵抗変化層１１２の抵抗値を初期抵抗値から通常の動作レンジに低下させることができる電圧を意味する。
【０１４０】
また、本実施の形態１に係る製造方法における、第２のプラグ１０８と第３の配線１２１とを形成するプロセスは、類似の構造を形成するために一般的に用いられるトレンチファーストプロセスと比較して、次のような優位性がある。
【０１４１】
トレンチファーストプロセスとは、本実施の形態１に係る製造方法とは異なり、まず、第３の層間絶縁層１１５中に第３の配線溝１２１ａを形成し、次に、第３の配線溝１２１ａの底部に位置合わせをして第２の層間絶縁層１０５中にコンタクトホールを形成する。その後、第２のプラグ１０８を当該コンタクトホール内に形成し、第３の配線１２１を第３の配線溝１２１ａ内に形成するプロセスを言う。
【０１４２】
そのようなプロセスでは、例えば、コンタクトプラグの寸法精度を高めるためにトレンチの寸法（特には深さ）を極めて均一に形成する必要があり、第３の配線溝１２１ａとコンタクトホールとの位置合わせや寸法精度を良好に形成する難度は高い。そのため、例えば、第３の配線溝１２１ａやその底部に形成されるコンタクトプラグの設計寸法に比較的大きなマージンを持たせるといった対策が必要になることがある。
【０１４３】
これに対し、本実施の形態１に係る製造方法は、当該トレンチファーストプロセスに比べて、位置合わせや寸法精度が出し易いので、設計寸法のマージンを低減または省略でき、素子の集積度の低下、コストの増大を抑制できる。
【０１４４】
（実施の形態２）
図１２は、本発明の実施の形態２に係る不揮発性記憶素子２０の構成例を示す断面図である。
【０１４５】
本発明の実施の形態２に係る不揮発性記憶素子２０は、実施の形態１に係る不揮発性記憶素子１０とほぼ同様の構造であるが、第２の層間絶縁層１０５上、及び抵抗変化素子１１４の側壁を被膜する保護層１２３が形成されていることが特徴である。保護層１２３は、絶縁性かつ酸素バリア性を有する材料から構成される。
【０１４６】
以下、実施の形態２に係る不揮発性記憶素子２０の製造方法の一例について説明する。なお、実施の形態２に係る不揮発性記憶素子２０の製造工程のうち、実施の形態１に係る不揮発性記憶素子１０の製造方法と同様の工程については説明を省略する。以下では、実施の形態１に係る不揮発性記憶素子１０の製造方法と異なる部分についてのみ説明する。具体的には、図５に示すように抵抗変化素子１１４を形成した後に行われる工程について説明する。
【０１４７】
抵抗変化素子１１４を形成した後、図１３に示すように、抵抗変化素子１１４を含む第２の層間絶縁層１０５上に、保護層１２３を堆積する。保護層１２３は、絶縁性かつ酸素バリア性を有する材料で構成される。保護層１２３は、例えばプラズマＣＶＤを用いて膜厚５０ｎｍのシリコン窒化物が堆積される。
【０１４８】
保護層１２３を成膜する場合、プラズマＣＶＤを用いることが望ましい。
【０１４９】
ここで、凸部に対してステップカバレッジ性が良いシリコン窒化物などを成膜する方法としては、通常、減圧ＣＶＤが用いられる。減圧ＣＶＤは、反応分子の平均自由工程が長いためステップカバレッジの良い薄膜を堆積できる。しかし、減圧ＣＶＤでは成膜チャンバー内の温度が６５０〜８００℃の高温下で成膜するため、配線形成後には用いることができない。
【０１５０】
そこで、本実施の形態では、減圧ＣＶＤに比べて低い温度（例えば、２５０〜４００℃）で成膜できるプラズマＣＶＤを用いて保護層１２３を成膜することが望ましい。
【０１５１】
次に、図１４に示す工程において、保護層１２３上に、第２の配線１１９及び第３の配線１２１を埋め込み形成するための、プラズマＣＶＤ等を用いてシリコン酸化物等で構成される第３の層間絶縁層１１５を堆積する。
【０１５２】
そして、図１５に示す工程において、フォトリソグラフィー及びドライエッチングにより、第３の層間絶縁層１１５中に第２の配線溝１１９ａ及び第３の配線溝１２１ａを形成する。このとき、少なくとも第２電極１１３上の保護層１２３が併せて除去される。その結果、第２の配線溝１１９ａは、その内面に第２電極１１３が露出するように形成される。第２の配線溝１１９ａは、第２の配線１１９を埋め込み形成するために用いられる。また、第３の配線溝１２１ａは、その内面に第２のプラグ１０８が露出するように形成される。第３の配線溝１２１ａは、第３の配線１２１を埋め込み形成するために用いられる。
【０１５３】
ここで、抵抗変化素子１１４の側壁が保護層１２３で被覆されているため、第２の配線溝１１９ａ及び第３の配線溝１２１ａを同時に形成することができる。
【０１５４】
一般的に、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用いたドライエッチングプロセスを用いる場合、イオン入射方向（縦方向）へのエッチング速度が、そうでない方向（横方向）へのエッチング速度より圧倒的に速い。よって、第２電極１１３上の保護層１２３を除去する際に、第２電極１１３上の保護層１２３が除去されても、抵抗変化素子１１４の側壁部分の保護層１２３はエッチングされにくい。したがって、第２の配線溝１１９ａ及び第３の配線溝１２１ａを同時にドライエッチングによって、同じ深さにまで掘れ込んでも、抵抗変化素子１１４の側壁には保護層１２３が残留する。
【０１５５】
そのため、図示は省略するが、後工程において第２の配線溝１１９ａに第２の配線１１９を埋め込み形成しても、第２の配線１１９は、抵抗変化素子１１４のうち第２電極１１３のみと電気的に接続する。これにより、第２の配線１１９が抵抗変化層１１２に電気的に接続してしまうことを回避できる。すなわち、第２電極１１３を介さずに第２の配線１１９から直接、抵抗変化層１１２へ電流が流れることによる抵抗変化動作不良を防止することができる。
【０１５６】
また、第２の配線溝１１９ａと第３の配線溝１２１ａを別々に形成してよい。その場合においても、抵抗変化素子１１４の側壁が保護層１２３で被覆されているため、上述の場合と同様に、抵抗変化素子１１４の側壁には保護層１２３が形成されているため、第２の配線１１９が抵抗変化素子１１４のうち第２電極１１３のみと電気的に接続される。そのため、第２電極１１３を介さずに第２の配線１１９から直接、抵抗変化層１１２へ電流が流れるリークパスが形成されてしまう不良を防止することができる。
【０１５７】
第２の配線溝１１９ａ及び第３の配線溝１２１ａの形成後、実施の形態１において図８〜図１１で説明した工程を行うことによって、図１２に示すような構造の不揮発性記憶素子２０が完成する。
【０１５８】
（実施の形態３）
図１６は、本発明の実施の形態３に係る不揮発性記憶素子３０の構成例を示す断面図である。
【０１５９】
本発明の実施の形態３に係る不揮発性記憶素子３０は、実施の形態２に係る不揮発性記憶素子２０とほぼ同様の構造であるが、保護層１２４が抵抗変化素子１１４の側壁のみにサイドウォール形状に形成され、図１５における保護層１２３が第２の層間絶縁層１０５と第３の層間絶縁層１１５との界面には残留していないことが特徴である。
【０１６０】
ここで、本発明の実施の形態３に係る不揮発性記憶素子３０の製造方法の一例を、下記に説明する。なお、実施の形態３に係る不揮発性記憶素子３０の製造工程のうち、実施の形態２に係る不揮発性記憶素子２０の製造方法と同様の工程については説明を省略する。以下では、実施の形態２に係る不揮発性記憶素子２０の製造方法と異なる部分についてのみ説明する。具体的には、図１３に示すように保護層１２３を堆積した後に行われる工程について説明する。
【０１６１】
保護層１２３を堆積した後、抵抗変化素子１１４を含む第２の層間絶縁層１０５上に堆積した保護層１２３をエッチバック（Ｅｔｃｈ ｂａｃｋ）する。このとき、抵抗変化素子１１４の第２電極１１３上及び第２の層間絶縁層１０５上の保護層１２３が除去され、抵抗変化素子１１４の側壁部にサイドウォール形状の保護層１２４が残留する。
【０１６２】
保護層１２４の形成後、実施の形態１において図６〜図１１で説明した工程を行うことによって、図１６に示すような構造の不揮発性記憶素子３０が完成する。
【０１６３】
なお、サイドウォール形状の保護層１２４を形成する場合にも、第２の実施の形態で説明したように、第２の配線溝１１９ａ及び第３の配線溝１２１ａを同時に形成することができる。
【０１６４】
本実施の形態においても、実施の形態２と同様に、抵抗変化素子１１４の側壁部には保護層１２４が存在するため、抵抗変化素子１１４のうち第２の配線１１９が第２電極１１３のみと電気的に接続される。そのため、第２電極１１３を介さずに第２の配線１１９から直接、抵抗変化層１１２へ電流が流れるリークパスが形成されてしまう不良を防止することができる。
【０１６５】
（実施の形態４）
次に、本発明の実施の形態４に係る不揮発性記憶装置について説明する。
【０１６６】
図１７は、不揮発性記憶装置４０の構成例を示す平面図である。図１７の平面図は、後述する実施の形態５に係る不揮発性記憶装置５０にも共通する。また、図１８及び図１９は、不揮発性記憶装置４０の構成例を示す断面図である。図１７中のＡ−Ａ断面を矢印方向に見た断面図が図１８に相当し、図１７中のＢ−Ｂ断面を矢印方向に見た断面図が図１９に相当する。
【０１６７】
不揮発性記憶装置４０は、図１７の平面図に示すように、互いに平行してストライプ形状に形成された複数の第１の配線１０３と、互いに平行してストライプ形状に形成された複数の第２の配線１１９及び第３の配線１２１とを備える。また、複数の第１の配線１０３と複数の第２の配線１１９とが交差する位置の各々に、第１のプラグ１０７と、抵抗変化素子１１４及びダイオード素子１１７とが形成されており、複数の第１の配線１０３と第３の配線１２１とが交差する位置の各々に、第２のプラグ１０８が形成されている。
【０１６８】
各第１のプラグ１０７の上面と各第２のプラグ１０８の上面とは略同一平面内に形成されており、第２の配線１１９の上面と第３の配線１２１の上面とは略同一平面内に形成されている。ここで、略同一平面とは、例えばＣＭＰ法によって形成される程度に平坦な平面を指しており、例えば１００ｎｍ以下の凹凸を有する面を略同一平面と定義する。
【０１６９】
ここで、ダイオード素子（電流制御素子）は、正の印加電圧領域と負の印加電圧領域とにそれぞれ閾値電圧を有し、印加電圧の絶対値がそれぞれの閾値電圧の絶対値より大きい場合に導通（オン）状態となり、印加電圧の値がそれ以外の領域の場合（印加電圧の絶対値が対応するそれぞれの閾値の絶対値より小さい場合）に遮断（オフ）状態となるような非線形の特性を有する。
【０１７０】
また、図１８及び図１９の断面図に示す例では、ダイオード素子１１７は第１電極１０９、半導体層１２５、及び中間電極１２６から構成され、抵抗変化素子１１４は、中間電極１２６、抵抗変化層１１２、及び第２電極１１３から構成される。
【０１７１】
なお、図１７では、典型的な一例として、第１の配線１０３と第２の配線１１９及び第３の配線１２１とが直交するように描かれているが、必ずしも直交している必要はなく、第１の配線１０３と第２の配線１１９とが交差し、かつ第１の配線１０３と第３の配線１２１とが交差するように配置されていればよい。
【０１７２】
ここで、ダイオード素子１１７の構成は、例えば、第１電極１０９及び中間電極１２６としてタンタル窒化物、半導体層１２５として窒素欠損型シリコン窒化膜を用いる。タンタル窒化物の仕事関数は４．６ｅＶと、シリコンの電子親和力は３．７８ｅＶより十分高いので、半導体層１２５と、第１電極１０９及び中間電極１２６のそれぞれとの界面でショットキーバリアが形成され、双方向のＭＳＭダイオードを実現することができる。
【０１７３】
ここで、窒素不足型のシリコン窒化物とは、シリコン窒化物をＳｉＮｚ（０＜ｚ）と表記した場合に、窒素Ｎの組成ｚが化学量論的に安定な状態よりも少ない組成であるときの窒化物である。Ｓｉ３Ｎ４が化学量論的に安定な状態であるので、０＜ｚ＜１．３３の場合に、窒素不足型のシリコン窒化物であるといえる。
【０１７４】
また、電極材料にタンタル窒化物を用いた場合、０＜ｚ≦０．８５において、ＳｉＮｚは半導体特性を示す。よって、このような材料を用いることで、抵抗変化に十分な電圧及び電流をオン及びオフ可能なＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）ダイオードを構成できる。
【０１７５】
また、窒素不足型のシリコン窒化物の成膜には、例えば、多結晶シリコンをターゲットとして用い、アルゴンと窒素との混合ガス雰囲気の下でスパッタする手法、いわゆる反応性スパッタ法を用いる。そして、典型的な成膜条件の例として、圧力を０．０８〜２Ｐａとし、基板温度を２０〜３００℃とし、窒素ガスの流量比（アルゴンと窒素との総流量に対する窒素の流量の比率）を０〜４０％とし、ＤＣパワーを１００〜１３００Ｗとする。さらに、窒素不足型シリコン窒化物の厚さが例えば５〜２０ｎｍとなるように成膜時間を調節する。
【０１７６】
また、実施の形態４に係る不揮発性記憶装置４０の製造方法は、実施の形態１に係る不揮発性記憶素子１０の製造方法とほぼ同様である。すなわち、ダイオード素子１１７を構成する第１電極１０９と、半導体層１２５と、中間電極１２６と、抵抗変化素子１１４を構成する抵抗変化層１１２と、第２電極１１３とを順に水平に積層した積層膜を、フォトリソグラフィーとドライエッチングとにより加工することにより、互いに独立したドット形状のダイオード素子１１７及び抵抗変化素子１１４が形成される。ドット形状とは、一辺が１００〜４００ｎｍ（例えば２５０ｎｍ）の矩形状の水平断面を有する積層体の形状を言う。各抵抗変化素子１１４は、それぞれ第１のプラグ１０７と接続されている。
【０１７７】
このように、抵抗変化素子１１４とダイオード素子１１７とを組み合わせた構成を用いることによって、隣接するメモリセルの書き込みディスターブの発生を確実に回避できる。これにより、トランジスタ等のスイッチング素子を配することなく、大容量化かつ高集積化が可能な抵抗変化型の不揮発性記憶素子を実現できる。
【０１７８】
（実施の形態５）
次に、本発明の実施の形態５に係る不揮発性記憶装置について説明する。
【０１７９】
不揮発性記憶装置５０の構成例を示す平面図は、前述した不揮発性記憶装置４０の構成例を示す図１７の平面図と共通である。図２０及び図２１は、不揮発性記憶装置５０の構成例を示す断面図である。図１７中のＡ−Ａ断面を矢印方向に見た断面図が図２０に相当し、図１７中のＢ−Ｂ断面を矢印方向に見た断面図が図２１に相当する。
【０１８０】
また、図２０及び図２１の断面図に示すように、抵抗変化素子１１４は、第１電極１０９、抵抗変化層１１２、及び第２電極１１３から構成され、ダイオード素子１２７は第２電極１１３、半導体層１１６、及び第３のバリアメタル層１１８から構成される。
【０１８１】
また、ダイオード素子１２７の構成において、半導体層１１６と第３のバリアメタル層１１８との接触面積は、半導体層１１６と第２電極１１３との接触面積に比べて大きくなるので、第３のバリアメタル層１１８の周囲にまで電気力線が広がって、電流の駆動能力を高くすることができ、安定に抵抗変化を生じさせるのに必要な電流を十分確保することができる。
【０１８２】
ここで、ダイオード素子１２７の構成は、例えば、第２電極１１３としてイリジウム、第３のバリアメタル層１１８としてタンタル窒化物、半導体層１１６として窒素欠損型シリコン窒化膜を用いる。イリジウムの仕事関数は５．２ｅＶ、タンタル窒化物の仕事関数は４．６ｅＶであり、シリコンの電子親和力である３．７８ｅＶより十分高いので、半導体層１１６と、第２電極１１３及び第３のバリアメタル層１１８のそれぞれとの界面でショットキーバリアが形成され、双方向のＭＳＭダイオードを実現することができる。これに加えて、タンタル窒化物で構成される第３のバリアメタル層１１８は、銅で構成される第２の配線１１９のシード層としての相性が良い（密着性が良い）。また、タンタルやイリジウム等の高融点金属及びその窒化物は耐熱性に優れているので、大電流密度の電流が印加されても安定な特性を示す。例えば、抵抗変化素子１１４の抵抗変化時に１０ｋＡ／ｃｍ２以上の大電流密度の電流が流れる場合であっても、安定な特性を示す。他に、ＭＳＭダイオードの電極材料としては、タンタル、チタン、チタン窒化物、タングステン、又は窒化タングステン等が好ましい。
【０１８３】
次に、実施の形態５の不揮発性記憶装置５０の製造方法について説明する。
【０１８４】
図２２から図２７は、実施の形態５の不揮発性記憶装置５０の製造方法において、実施の形態１の不揮発性記憶素子１０の製造方法を用いて、抵抗変化素子１１４を複数形成し、それらの抵抗変化素子１１４に接続するダイオード素子１２７と、第２の配線１１９及び第３の配線１２１を形成する工程を説明する断面図である。これらを用いて、不揮発性記憶装置５０の製造方法について説明する。
【０１８５】
また、実施の形態５の不揮発性記憶装置５０の製造方法は、抵抗変化素子１１４に電気的に接続する第２の配線１１９底部に半導体層１１６を形成するため、抵抗変化素子１１４に接続する配線溝１１９ａを形成後に、第２のプラグ１０８に接続する配線溝１２１ａを形成し、これらの配線溝を導電材料で同時に埋め込み形成することによって、第２の配線１１９及び第３の配線１２１を形成するシングルダマシンプロセスを用いる。
【０１８６】
はじめに、図２２に示すように、フォトリソグラフィー及びドライエッチングにより、第３の層間絶縁層１１５中の抵抗変化素子１１４と接続する位置に第２の配線溝１１９ａを形成する。
【０１８７】
次に、図２３に示すように、第２の配線溝１１９ａ、その内面に露出した第２電極１１３を含む全面にダイオード素子１２７を構成する半導体薄膜１１６ａを形成する。半導体薄膜１１６ａは、例えば、窒素欠損型のシリコン窒化膜から構成される。
【０１８８】
次に、図２４に示すように、フォトリソグラフィー及びドライエッチングにより、半導体薄膜１１６ａ及び第３の層間絶縁層１１５を貫通して、第２のプラグ１０８に達する第３の配線溝１２１ａを形成する。この第３の配線溝１２１ａは、その内面に第２のプラグ１０８上面が露出するように形成され、第３の配線１２１を埋め込み形成するために用いられる。
【０１８９】
続いて、図２５に示すように、第１の配線１０３を埋め込み形成する工程と同様の条件を用いて、第２の配線溝１１９ａ及び第３の配線溝１２１ａ内に、バリアメタル薄膜１１８ａ、１２０ａと、シード層としての銅とをスパッタ法等を用いて堆積する。バリアメタル薄膜１１８ａ、１２０ａは、タンタル窒化物（例えば膜厚５〜４０ｎｍ）及びタンタル（例えば膜厚５〜４０ｎｍ）で構成される積層構造とすることができる。シード層としての銅は、例えば５０〜３００ｎｍの膜厚を有する。さらに、電解めっき法等により、シード層の銅をシードとして銅をさらに堆積させることで第２の配線溝１１９ａ及び第３の配線溝１２１ａを配線材料の銅で充填する。
【０１９０】
ここで、第２のプラグ１０８が銅よりも酸化されにくい導電材料であるタングステンから構成される場合には、バリアメタル薄膜を堆積する前に第３の配線溝１２１ａ底部に露出している第２のプラグ１０８上面に形成される表面酸化層を除去するためのプリクリーン処理を低減もしくは削除することができる。さらに、プリクリーン処理を低減もしくは削除することによって、第２の配線溝１１９ａ底部に堆積された半導体薄膜１１６ａの膜減りを抑制できることから、ダイオード特性のずれや、ダイオード素子間での特性ばらつきの悪化を抑制することができる。
【０１９１】
そして、図２６に示すように、ＣＭＰ法によって表面の余分な銅とバリアメタル薄膜１１８ａ、１２０ａとを除去するとともに第３の層間絶縁層１１５の表面と第２の配線１１９及び第３の配線１２１の表面とを平坦にする。これにより、第２の配線１１９及び第３の配線１２１が形成される。
【０１９２】
その後、図２７に示すように、プラズマＣＶＤ等を用いて窒化シリコン層を３０〜２００ｎｍ、例えば５０ｎｍ程度堆積させることで、第２の配線１１９及び第３の配線１２１を覆う第２のライナー層１２２を形成する。
【０１９３】
このように、抵抗変化素子１１４とダイオード素子１１７とを組み合わせた構成を用いることによって、隣接するメモリセルの書き込みディスターブの発生を確実に回避できる。これにより、トランジスタ等のスイッチング素子を配することなく、大容量化かつ高集積化が可能な抵抗変化型の不揮発性記憶素子を実現できる。
【０１９４】
本実施の形態５に係る製造方法は、前述と同様、トレンチファーストプロセスに比べて、位置合わせや寸法精度が出し易いので、設計寸法のマージンを低減または省略でき、素子の集積度の低下、コストの増大を抑制できる。
【０１９５】
さらに、トレンチファーストプロセスで不揮発性記憶素子５０を作製する場合、半導体薄膜１１６ａを堆積後に、第３の配線溝１２１ａの底部にコンタクトホールを形成する。この後、典型的にはコンタクトホール中に露出する第１の配線１０３の表面酸化膜を除去する工程を行うことが望ましいが、そうすると、堆積した半導体薄膜１１６ａの膜厚が、後工程によって減少してしまい、ダイオード特性が変化し、ダイオード素子間での特性ばらつきが悪化するおそれがある。
【０１９６】
これに対し、本実施の形態５に係る製造方法は、第３の配線溝１２１ａを形成する工程、および半導体薄膜１１６ａを堆積する工程の前に、第２のプラグ１０８の埋め込みを終えているため、半導体薄膜１１６ａは表面酸化膜を除去する工程から影響を受けることがなく、上述したダイオードの劣化（特性変化）を抑制し、ダイオード素子間での特性ばらつきを低減できる。
【０１９７】
また、本実施の形態５に係る製造方法によれば、半導体薄膜１１６ａを堆積した後に第３の配線溝１２１ａが形成されるので、第３の配線溝１２１ａの底部に半導体薄膜１１６ａは形成されず、第３の配線１２１の配線抵抗を低減できる。
【０１９８】
以上、本発明の実施の形態について説明したが、本発明は上記実施の形態１〜５に限定されるものではなく、その趣旨を逸脱しない範囲内で種々の改良、変更、修正が可能である。
【０１９９】
上記の実施の形態４、５における不揮発性記憶装置の構成を、実施の形態１に係る不揮発性記憶素子１０の構成と類似のものであるとして説明したが、実施の形態２または３に係る不揮発性記憶素子２０、３０と類似のもの（つまり、保護層１２３まはた保護層１２４を設けた構成）とすることもできる。
【０２００】
上記の実施の形態５において、不揮発性記憶装置５０がダイオード素子１２７を備える構成について説明したが、上記実施の形態１〜３にダイオード素子１２７を設けることもできる。
【０２０１】
上記の実施の形態１〜５においては、抵抗変化層としての遷移金属酸化物としては、タンタル酸化物、ハフニウム酸化物、ジルコニウム酸化物の場合について説明したが、上下電極間に挟まれる遷移金属酸化物層としては、抵抗変化を発現する主たる抵抗変化層として、タンタル、ハフニウム、ジルコニウム等の酸化物層が含まれていればよく、これ以外に例えば微量の他元素が含まれていても構わない。抵抗値の微調整等で、他元素を少量、意図的に含めることも可能であり、このような場合も本発明の範囲に含まれるものである。例えば、抵抗変化層に窒素を添加すれば、抵抗変化層の抵抗値が上がり、抵抗変化の反応性を改善できる。
【０２０２】
したがって、酸素不足型の遷移金属酸化物を抵抗変化層に用いた抵抗変化素子について、抵抗変化層を、ＭＯｘで表される組成を有する第１の酸素不足型の遷移金属酸化物を含む第１の領域と、ＭＯｙ（但し、ｘ＜ｙ）で表される組成を有する第２の酸素不足型の遷移金属酸化物を含む第２の領域とを有した構成とした場合、前記第１の領域及び前記第２の領域は、対応する組成の遷移金属酸化物のほかに、所定の不純物（例えば、抵抗値の調整のための添加物）を含むことを妨げない。
【０２０３】
また、スパッタリングにて抵抗膜を形成した際に、残留ガスや真空容器壁からのガス放出などにより、意図しない微量の元素が抵抗膜に混入することがあるが、このような微量の元素が抵抗膜に混入した場合も本発明の範囲に含まれることは当然である。
【０２０４】
上記の実施の形態１〜５において、抵抗変化素子１１４が、ドット形状の積層体として形成されている例について説明したが、本発明の抵抗変化素子１１４は当該形状に限定されない。また、上記の実施の形態において、抵抗変化層１１２が第１の抵抗変化層１１０の上に第２の抵抗変化層１１１が形成される例について説明したが、当該順序は逆でも良い。同様に、ダイオード素子の形状及び材料についても上記の説明に限定されず、あらゆる公知のものが適用できる。
【０２０５】
上記の実施の形態１〜５において、抵抗変化素子１１４が酸素不足型の遷移金属酸化物を含む抵抗変化層を備えるＲｅＲＡＭで構成されている例を説明したが、当該抵抗変化素子は、電気的信号に基づいて、高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する素子であればよいので、例えば、強誘電体のヒステリシス（履歴現象）を利用し正負の自発分極を１と０に対応させた強誘電体メモリ（ＦｅＲＡＭ）や相変化材料を用いた相変化メモリ（ＰＣＲＡＭ）及び、記憶素子に磁性体を用い、書き込み方式にスピン注入磁化反転を採用する磁気抵抗メモリ（ＭＲＡＭ）などであってもよい。
【０２０６】
上記の実施の形態１〜５において、各配線にバリアメタルやシード層が設けられている例について説明したが、本発明においてこれらは必須の構成ではなく、設計に応じて適宜設けられる構成に過ぎない。
【０２０７】
また、上記実施の形態に係る不揮発性記憶素子は典型的には集積回路であるＬＳＩとして実現される。上記実施の形態に係る不揮発性記憶素子または、不揮発性記憶素子を集積化した不揮発性記憶装置と、他の機能を有する半導体装置（例えばマイコン等）は個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
【０２０８】
上記の実施の形態１〜５を説明するための各図において、各構成要素の角部及び辺を直線的に記載しているが、製造上の理由により、角部及び辺が丸みをおびたものも本発明に含まれる。
【０２０９】
上記の実施の形態１〜５で用いた不揮発性記憶素子の各構成要素の寸法や製造のためのプロセス条件を規定する数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。また、上記で示した各構成要素の材料は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された材料に制限されない。
【産業上の利用可能性】
【０２１０】
本発明は、抵抗変化型の不揮発性記憶素子ならびに不揮発性記憶装置及びそれらの製造方法に適用できる。また、本発明は、不揮発性記憶素子ならびに不揮発性記憶装置を用いる種々の電子機器に有用である。
【符号の説明】
【０２１１】
１０、２０、３０ 不揮発性記憶素子
４０、５０ 不揮発性記憶装置
７０ 従来の不揮発性記憶素子
８０ 従来の不揮発性記憶装置
１０１ 第１の層間絶縁層
１０２ 第１のバリアメタル層
１０３ 第１の配線
１０４ 第１のライナー層
１０５ 第２の層間絶縁層
１０６ 第２のバリアメタル層
１０７ 第１のプラグ
１０８ 第２のプラグ
１０９ 第１電極
１０９ａ 第１電極層
１１０ 第１の抵抗変化層
１１０ａ 第１の抵抗変化薄膜
１１１ 第２の抵抗変化層
１１１ａ 第２の抵抗変化薄膜
１１２ 抵抗変化層
１１２ａ 抵抗変化薄膜
１１３ 第２電極
１１３ａ 第２電極層
１１４ 抵抗変化素子
１１５ 第３の層間絶縁層
１１６、１２５ 半導体層
１１６ａ 半導体薄膜
１１７、１２７ ダイオード素子
１１８、１２０ 第３のバリアメタル層
１１８ａ、１２０ａ バリアメタル薄膜
１１９ 第２の配線
１１９ａ 第２の配線溝
１２１ 第３の配線
１２１ａ 第３の配線溝
１２２ 第２のライナー層
１２３、１２４ 保護層
１２６ 中間電極
７０１、８２１ 銅メタライゼーション層
７０２ プラグ
７０３ ＩＭＤ層
７０４ トレンチ
７０５、７０８、７１２、７１４、７１８ バリア層
７０６ 銅相互接続層
７０７ 第１の積層体（ダイオード素子）
７０９、７１１ コンタクト層
７１０ 半導体層
７１３ 第２の積層体（抵抗変化素子）
７１５ 電極層
７１６ ＰＭＣ材料
７１７ コンタクト層
８２２ 引き出しコンタクトプラグ
８２３ コンタクトホール
【技術分野】
【０００１】
本発明は、電気パルスの印加により抵抗値が変化する抵抗変化素子を有する抵抗変化型の不揮発性記憶素子及び当該不揮発性記憶素子を複数用いた不揮発性記憶装置、並びにそれらの製造方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴って携帯情報機器及び情報家電等の電子機器が、より一層高機能化している。これらの電子機器の高機能化に伴い、使用される半導体素子の微細化及び高速化が急速に進んでいる。その中でも、フラッシュメモリに代表されるような大容量の不揮発性メモリの用途が急速に拡大している。さらに、このフラッシュメモリに置き換わる次世代の新型不揮発性メモリとして、抵抗変化素子を用いた抵抗変化型メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の研究開発が進んでいる。ここで、抵抗変化素子とは、電気的信号によって抵抗値が可逆的に変化する性質を有し、さらにはこの抵抗値に対応した情報を、不揮発的に記憶することが可能な素子のことをいう。
【０００３】
この抵抗変化型メモリには、抵抗値が変化する抵抗変化層を備える記憶素子が用いられる。当該抵抗変化層に対して電気的パルス（例えば電圧パルス）を印加することによって、その抵抗値を高抵抗状態から低抵抗状態へ、又は低抵抗状態から高抵抗状態へと変化させる。これにより、抵抗変化型メモリは、データ記憶を行う。この場合、低抵抗状態及び高抵抗状態の論理値を明確に区別し、また低抵抗状態と高抵抗状態との間を高速に安定して変化させ、かつ、これら論理値が不揮発的に保持されることが必要である。
【０００４】
このような抵抗変化素子を搭載した不揮発性記憶素子の一例として、クロスポイント型の不揮発性記憶素子が提案されている。
【０００５】
図２８は、特許文献１に開示されている、パンチスルーダイオードと直列に接続されたプログラマブル抵抗器を有する従来の不揮発性記憶素子７０の断面図である。
【０００６】
従来の不揮発性記憶素子７０は、銅ダマシン技術を用いて以下のように形成される。
【０００７】
まず、銅メタライゼーション層７０１及び、対応するプラグ７０２が仕上げられる。次いで、第１の積層体７０７が、バリア層７０８、コンタクト層７０９、半導体層７１０、コンタクト層７１１、及びバリア層７１２の堆積によって形成される。その後、バリア層７１４、電極層７１５、ＰＭＣ材料７１６、コンタクト層７１７、及びバリア層７１８からなる、第２の積層体７１３が堆積される。第１の積層体７０７、第２の積層体７１３はパターニングされ、それぞれパンチスルーダイオード（以下、ダイオード素子７０７）、プログラマブル抵抗器（抵抗変化素子７１３）が形成される。次いで、金属間誘電体層が堆積され、誘電体ＣＭＰにより、金属間誘電体層の表面は平坦化される。その後、ＩＭＤ層７０３が堆積され、トレンチ７０４がエッチングされ、トレンチ７０４はバリア層７０５及び、銅によって充填され、それに銅ＣＭＰが後続する。このようにして、銅相互接続層７０６が形成される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特表２００８−５０３０８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従来の不揮発性記憶装置では、図２８に示されるような構成に加えて、典型的には、引き出しコンタクトプラグと該引き出しコンタクトプラグに接続された他の配線層とを有する。図２９は、図２８に示される不揮発性記憶素子７０に加えて、他の配線層である銅メタライゼーション層８２１および引き出しコンタクトプラグ８２２を備える不揮発性記憶装置８０の一例を示している。
【００１０】
しかしながら、後述するように、引き出しコンタクトプラグ８２２と、引き出しコンタクトプラグ８２２上の配線である銅相互接続層７０６とを同一工程で埋め込む場合、当該埋め込み工程前に行われる工程によって抵抗変化素子７１３、ダイオード素子７０７、またはその両方の電気的特性が劣化する問題があることに、発明者らは気付いた。この問題については、後ほど詳述する。
【００１１】
本発明は、上記の課題を解決するためになされたものであり、プラグと配線の電気的接触を良好に保ち、抵抗変化素子、ダイオード素子、またはその両方の電気的特性のばらつき又は劣化を抑制する不揮発性記憶素子及び不揮発性記憶装置、並びにそれらの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の一形態に係る不揮発性記憶素子の製造方法は、第１の配線を形成する第１工程と、前記第１の配線上に第１の層間絶縁層を形成し、前記第１の層間絶縁層中に、前記第１の配線に電気的に接続される第１のプラグ及び第２のプラグを、前記第１のプラグ及び第２のプラグの上面が略同一平面内になるように形成する第２工程と、前記第１のプラグ上に、第１電極と第２電極と抵抗変化層とを有し、前記第１電極が前記第１のプラグと電気的に接続されている抵抗変化素子を形成する第３工程と、前記抵抗変化素子及び前記第１の層間絶縁層上に第２の層間絶縁層を形成し、前記第２の層間絶縁層中に前記第２電極に電気的に接続される第２の配線と前記第２のプラグに電気的に接続される第３の配線とを、前記第２の配線及び前記第３の配線の上面が略同一平面内になるように形成する第４工程とを含む。
【００１３】
このような製造方法により、前記第４工程において、第２の配線及び第３の配線を埋め込み形成する際に、第１の配線と第３の配線を接続する引き出しコンタクトプラグとして機能する第２のプラグがあらかじめ形成されているため、プラグと配線の電気的接触を良好に保ち、かつ、抵抗変化素子の形成後にプラグと配線の電気的接触を向上させる加工を行った場合に生じ得る抵抗変化素子の電気的特性の劣化を抑制し、素子間のばらつきを低減することができる。
【００１４】
また、前記第３工程において、前記第１電極と前記抵抗変化層との間に、前記第１電極に電気的に接続される半導体層と、前記半導体層と前記抵抗変化層とに挟持される中間電極とを形成し、前記第１電極と前記半導体層と前記中間電極とは、ダイオード素子を構成し、前記中間電極と前記抵抗変化層と前記第２電極とは、前記抵抗変化素子を構成してもよい。
【００１５】
このような製造方法により、第２の配線と半導体層の接触面積は、第２の電極と半導体層の接触面積に比べて大きくなるので、第２の配線の周囲にまで電気力線が広がって、ダイオード素子の電流容量を高くすることができ、抵抗変化素子の抵抗変化時に必要な大電流密度の電流を流すことができるクロスポイント型の不揮発性記憶素子を製造できる。
【００１６】
また、前記不揮発性記憶素子の製造方法は、前記第３工程の後かつ前記第４工程の前に、前記抵抗変化素子を構成する少なくとも前記抵抗変化層の側壁を被覆し、絶縁性かつ酸素バリア性を有する保護層を形成する第５工程を含んでもよい。
【００１７】
このような製造方法により、第５工程において、抵抗変化層の側壁が保護層によって予め被覆される。そのため、第４工程において、抵抗変化素子を含む第１の層間絶縁層上に第２の層間絶縁層をＣＶＤ法などを用いて堆積する際に、酸素プラズマや熱によって抵抗変化層が酸化することを防止できる。さらに、層間絶縁層堆積後の熱処理によって層間絶縁層中に含まれる酸素が拡散し、抵抗変化層の側壁から酸化が進行することも防止できる。
【００１８】
また、第４工程において、第２の配線を埋め込み形成するための配線溝を形成する際に、配線溝内に抵抗変化層が露出することを防止でき、第２の配線と抵抗変化層との間にリークパスが形成されることを防止できる。抵抗変化層は、第１電極と第２電極との間に与えられる電気的信号によって高抵抗状態と低抵抗状態との間を可逆的に動作するため、第１電極を介さずに抵抗変化層へ電流が流れるリークパスが形成されると、動作不良が発生するが、抵抗変化層の側壁を保護層によって被覆することによって、この抵抗変化動作不良の発生を防止できる。
【００１９】
さらに、第５工程において、抵抗変化素子の側壁が保護層によって予め被覆されるため、第４工程において、第２電極と接続する第２の配線を埋め込み形成するための配線溝が深く掘れ込んでも配線溝内に抵抗変化層が露出することを防止できる。そのため、第２の配線を埋め込み形成するための配線溝と、それよりも深い第３の配線を埋め込み形成するための配線溝とを同時にドライエッチングによって形成することができる。
【００２０】
また、前記第５工程において、前記抵抗変化素子を含む前記第１の層間絶縁層上に前記保護層を堆積させ、前記抵抗変化素子の側壁部分以外の前記保護層を除去してもよい。
【００２１】
このような製造方法により、保護層が複数の抵抗変化素子ごとに分離して形成される。これにより、抵抗変化素子が形成されていない領域には、保護層が存在しない。したがって、抵抗変化素子を設けていない領域に、第２のプラグと接続する第３の配線を埋め込み形成するための配線溝を形成する際のドライエッチング工程が容易になる。
【００２２】
また、前記第４工程において、前記第２電極と前記第２の配線とに挟持され、前記第２電極に電気的に接続される半導体層を形成し、前記第２電極と前記半導体層と前記第２の配線とは、ダイオード素子を構成してもよい。
【００２３】
このような製造方法により、トランジスタ等のスイッチング素子を配置することなく、大容量かつ高集積化が可能なクロスポイント型の不揮発性記憶素子を製造できる。
【００２４】
また、前記第１工程において、前記第１の配線を銅で構成してもよい。
【００２５】
このような製造方法は、半導体装置の製造に広く用いられている銅ダマシンプロセスとの親和性に優れる。
【００２６】
また、上記目的を達成するために、本発明の一形態に係る不揮発性記憶装置の製造方法は、第１方向に延びる複数の第１の配線を設ける第１工程と、前記複数の第１の配線上に第１の層間絶縁層を形成し、前記第１の層間絶縁層中に、各々が前記複数の第１の配線のうちのいずれか１つに電気的に接続される複数の第１のプラグ及び複数の第２のプラグを、前記複数の第１のプラグ及び複数の第２のプラグの上面が略同一平面内になるように形成する第２工程と、前記複数の第１のプラグ上に、各々が、第１電極と第２電極と抵抗変化層とを有し、前記第１電極が前記複数の第１のプラグのうちのいずれか１つと電気的に接続されている複数の抵抗変化素子を形成する第３工程と、前記複数の抵抗変化素子及び前記第１の層間絶縁層上に第２の層間絶縁層を形成し、前記第２の層間絶縁層中に、各々が複数の前記抵抗変化素子の前記第２電極と電気的に接続される複数の第２の配線と、前記複数の第２のプラグと電気的に接続される第３の配線とを、前記複数の第２の配線及び前記第３の配線の上面が略同一平面内にあって、前記第１方向と交差する第２方向に延びるように形成する第４工程とを含む。
【００２７】
また、前記不揮発性記憶装置の製造方法は、各々が、半導体層を含んで構成されかつ前記複数の抵抗変化素子のうちの対応する抵抗変化素子と電気的に接続されている複数のダイオード素子を形成する第５工程をさらに含んでもよい。
【００２８】
また、前記第１工程において、前記第１の配線を銅で構成してもよい。
【００２９】
このような製造方法により、前記第４工程をにおいて、複数の第２の配線及び第３の配線を埋め込み形成する際に、複数の第１の配線と第３の配線を接続する引き出しコンタクトプラグとして機能する複数の第２のプラグがあらかじめ形成されているため、プラグと配線の電気的接触を良好に保ち、かつ、抵抗変化素子の形成後にプラグと配線の電気的接触を向上させる加工を行った場合に生じ得る抵抗変化素子の電気的特性の劣化を抑制し、素子間のばらつきを低減することができる。
【００３０】
上記目的を達成するために、本発明の一形態に係る不揮発性記憶素子は、第１の配線と、前記第１の配線上に形成され、前記第１の配線に接続される第１のプラグ及び第２のプラグと、第１電極、第２電極、及び前記第１電極と前記第２電極とに挟持され前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する抵抗変化層を有し、前記第１のプラグ上に形成され、前記第１電極が前記第１のプラグと電気的に接続されている抵抗変化素子と、前記抵抗変化素子上に形成され、前記第２電極と電気的に接続されている第２の配線と、前記第２のプラグ上に形成され、前記第２のプラグと電気的に接続されている第３の配線とを備え、前記第１のプラグの上面と前記第２のプラグの上面とが略同一平面内に形成され、かつ前記第２の配線の上面と前記第３の配線の上面とが略同一平面内に形成されている。ここで、上面とは、対象とする部材が有する表面のうち、基板から最も遠い面を意味する。
【００３１】
このような構成とすることにより、第３の配線の膜厚は、第２の配線の膜厚に比べて厚いため、配線抵抗を下げることができ、集積度の向上により第３の配線の配線長が長くなる場合に、配線遅延の影響が小さく、高速動作可能な不揮発性記憶素子を実現できる。
【００３２】
また、前記第１のプラグ及び第２のプラグがタングステン又は銅のいずれかを含む導電材料から構成されていてもよい。導電材料には、特に、タングステンを用いることが好ましい。
【００３３】
このような構成とすることにより、特にプラグが銅よりも酸化しにくいタングステンから構成される場合、第１のプラグと抵抗変化素子及び、第２のプラグと第３の配線との電気的コンタクトが良好な不揮発性記憶素子を実現できる。
【００３４】
また、前記抵抗変化層は、酸素不足型タンタル酸化物、酸素不足型ハフニウム酸化物、及び酸素不足型ジルコニウム酸化物のうちの１つ以上を含んでもよい。
【００３５】
このような構成とすることにより、動作の高速性に加えて可逆的に安定した書き換え特性と良好な抵抗値のリテンション特性を有する不揮発性記憶素子を製造することができる。特に、タンタル酸化物を用いた場合には、通常のＳｉ半導体プロセスと親和性の高い製造プロセスで製造できる。
【００３６】
また、前記抵抗変化層は、第１の遷移金属酸化物で構成されている第１の抵抗変化層と、遷移金属酸化物で構成されており、第１の抵抗変化層より酸素不足度が小さい第２の遷移金属酸化物で構成される第２の抵抗変化層とを有してもよい。
【００３７】
このような構成とすることにより、抵抗変化層を酸素不足度が異なる遷移金属酸化物からなる積層構成にすることによって、抵抗変化する極性が常に安定することで、不揮発性記憶素子として安定な動作特性を得ることができる。
【００３８】
また、前記不揮発性記憶素子は、前記抵抗変化素子を構成する前記抵抗変化層の側壁を被覆し、絶縁性かつ酸素バリア性を有する保護層をさらに備えてもよい。ここで、抵抗変化素子の側壁とは、抵抗変化層が有する面のうち、第１電極と接する面および第２電極と接する面以外の面を意味する。
【００３９】
このような構成とすることにより、抵抗変化素子形成後の製造工程における層間絶縁層の成膜工程及び熱処理工程によって、抵抗変化層の側面からの酸化を抑制することができる。これにより、抵抗変化層の実効的な断面積がばらつくことを抑制できる。
【００４０】
さらに、第２の配線を形成する工程において、第２の配線と抵抗変化層との間にリークパスが形成されることを防止できる。
【００４１】
また、前記第２電極は貴金属から構成されていてもよい。
【００４２】
このような構成とすることにより、より酸化されやすい材料で前記第２電極を構成した場合に必要となる、前記第２電極に形成された表面酸化膜を除去するためのプリクリーン処理を低減もしくは省略できる。その結果、当該プリクリーンを行った場合に生じる前記第２電極の膜減りや、前記抵抗変化素子へのダメージが低減もしくは防止され、抵抗変化素子の特性ばらつきが低減される。
【００４３】
また、上記目的を達成するために、本発明の一形態に係る不揮発性記憶装置は、第１方向に延びる複数の第１の配線と、前記複数の第１の配線上に配置され、各々が、前記複数の第１の配線のうちのいずれか１つと電気的に接続されている、複数の第１のプラグと、前記複数の第１の配線上に配置され、各々が、前記複数の第１の配線のうちのいずれか１つと電気的に接続されている、複数の第２のプラグと、前記複数の第１のプラグ上に配置され、各々が、第１電極、第２電極、及び前記第１電極と前記第２電極とに挟持され前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する抵抗変化層を有し、前記第１電極が前記複数の第１プラグのうちのいずれか１つと電気的に接続されている複数の抵抗変化素子と、前記複数の抵抗変化素子上に前記第１方向と交差する第２方向に延び、各々が、複数の抵抗変化素子の前記第２電極と電気的に接続されている複数の第２の配線と、前記複数の第２のプラグ上に前記第２方向に延び、前記複数の第２のプラグと電気的に接続されている第３の配線とを備え、前記複数の第１のプラグの上面と前記複数の第２のプラグの上面とが略同一平面内にあり、かつ前記複数の第２の配線の上面と前記複数の第３の配線の上面とが略同一平面内にある。
【００４４】
また、前述の不揮発性記憶装置は、各々が、半導体層を含んで構成され、かつ前記複数の抵抗変化素子のうちのいずれか１つと電気的に接続されている、複数のダイオード素子をさらに備えてもよい。
【００４５】
また、前述の半導体層は、窒素不足型シリコン窒化物を含んでもよい。
【００４６】
このような構成とすることにより、抵抗変化動作を安定にすることに加えて、漏れ電流を低減でき、大容量で高集積可能なクロスポイントメモリ型の不揮発性記憶装置を提供することができる。
【００４７】
なお、本明細書では、ダイオード素子を、印加電圧が臨界電圧以下では電気抵抗が非常に高く、その一方で、臨界電圧を超えると電気抵抗が急激に低下することで大電流が流れるという非線形の電気抵抗特性を有する二端子素子と定義する。このような特性を備える二端子素子としては、例えば、ＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）ダイオード、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）ダイオード、あるいは、バリスタ等が知られている。
【００４８】
なお、本発明は、このような不揮発性記憶素子及び不揮発性記憶装置並びにそれらの製造方法として実現できるだけでなく、このような不揮発性記憶素子を実現する半導体集積回路（ＬＳＩ）として実現することができる。
【００４９】
なお、本発明は、抵抗変化素子が酸素不足型の遷移金属酸化物を含む抵抗変化層を備えるＲｅＲＡＭで構成されている例を説明したが、当該抵抗変化素子は、電気的信号に基づいて、高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する素子であればよいので、例えば、強誘電体のヒステリシス（履歴現象）を利用し正負の自発分極を１と０に対応させた強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）や相変化材料を用いた相変化メモリ（ＰＣＲＡＭ：Ｐｈａｓｅ−Ｃｈａｎｇｅ ＲＡＭ）及び、記憶素子に磁性体を用い、書き込み方式にスピン注入磁化反転を採用する磁気抵抗メモリ（ＭＲＡＭ：Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ＲＡＭ）などであってもよい。
【発明の効果】
【００５０】
以上説明したように、本発明は、抵抗変化素子を含む不揮発性記憶素子において、良好な電気的特性が得られるデバイス構造を有する不揮発性記憶素子及び不揮発性記憶装置、並びにそれらの製造方法を提供できる。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施の形態１に係る不揮発性記憶素子の構成例を示す断面図
【図２】本発明の実施の形態１に係る不揮発性記憶素子の製造方法を示す断面図
【図３】本発明の実施の形態１に係る不揮発性記憶素子の製造方法を示す断面図
【図４】本発明の実施の形態１に係る不揮発性記憶素子の製造方法を示す断面図
【図５】本発明の実施の形態１に係る不揮発性記憶素子の製造方法を示す断面図
【図６】本発明の実施の形態１に係る不揮発性記憶素子の製造方法を示す断面図
【図７】本発明の実施の形態１に係る不揮発性記憶素子の製造方法を示す断面図
【図８】本発明の実施の形態１に係る不揮発性記憶素子の製造方法を示す断面図
【図９】本発明の実施の形態１に係る不揮発性記憶素子の製造方法を示す断面図
【図１０】本発明の実施の形態１に係る不揮発性記憶素子の製造方法を示す断面図
【図１１】本発明の実施の形態１に係る不揮発性記憶素子の製造方法を示す断面図
【図１２】本発明の実施の形態２に係る不揮発性記憶素子の構成例を示す断面図
【図１３】本発明の実施の形態２に係る不揮発性記憶素子の製造方法を示す断面図
【図１４】本発明の実施の形態２に係る不揮発性記憶素子の製造方法を示す断面図
【図１５】本発明の実施の形態２に係る不揮発性記憶素子の製造方法を示す断面図
【図１６】本発明の実施の形態３に係る不揮発性記憶素子の構成例を示す断面図
【図１７】本発明の実施の形態４及び実施の形態５に係る不揮発性記憶装置の構成例を示す平面図
【図１８】本発明の実施の形態４に係る不揮発性記憶装置の構成例を示す断面図
【図１９】本発明の実施の形態４に係る不揮発性記憶装置の構成例を示す断面図
【図２０】本発明の実施の形態５に係る不揮発性記憶装置の構成例を示す断面図
【図２１】本発明の実施の形態５に係る不揮発性記憶装置の構成例を示す断面図
【図２２】本発明の実施の形態５に係る不揮発性記憶装置の製造方法を示す断面図
【図２３】本発明の実施の形態５に係る不揮発性記憶装置の製造方法を示す断面図
【図２４】本発明の実施の形態５に係る不揮発性記憶装置の製造方法を示す断面図
【図２５】本発明の実施の形態５に係る不揮発性記憶装置の製造方法を示す断面図
【図２６】本発明の実施の形態５に係る不揮発性記憶装置の製造方法を示す断面図
【図２７】本発明の実施の形態５に係る不揮発性記憶装置の製造方法を示す断面図
【図２８】従来の不揮発性記憶装置の構成例を示す断面図
【図２９】従来の不揮発性記憶装置の構成例を示す断面図
【図３０】従来の不揮発性記憶装置の製造方法を示す断面図
【発明を実施するための形態】
【００５２】
本発明者らは、良好な電気的特性が得られる不揮発性記憶装置の製造方法について検討を重ねた結果、従来の不揮発性記憶装置において、以下の課題があることを見出し、本発明を完成した。以下では、図２８から図３０に示される例を用いて、従来の不揮発性記憶装置における課題について説明する。ただし、これらの図を用いるのは課題の一例を具体的に説明するためであり、本発明の課題は、これらの構造および材料等、および以下で説明する具体的なプロセスに限定された不揮発性記憶装置においてのみ生じるものではない。
【００５３】
図２９は、従来の不揮発性記憶装置８０の一例を示している。不揮発性記憶装置８０は、銅メタライゼーション層７０１と同じ層に他の銅メタライゼーション層８２１が形成されており、当該銅メタライゼーション層８２１と銅相互接続層７０６とを接続する引き出しコンタクトプラグ８２２が形成されている。
【００５４】
図２９に示される引き出しコンタクトプラグ８２２および銅相互接続層７０６は、典型的には以下のプロセスで形成される。
【００５５】
まず、図３０に示されるように、フォトリソグラフィー及びドライエッチングによって、引き出しコンタクトプラグ８２２を埋め込むためのコンタクトホール８２３、及び銅配線を埋め込むためのトレンチ８２４（配線溝）が形成される。なお、図２９に示される第３のＩＭＤ層７０３の上面は、配線溝の底面を示しており、トレンチ８２４は紙面に対して平行に形成されるものとしている。
【００５６】
次に、そのコンタクトホール８２３及びトレンチ８２４内にバリア層７０５と、配線材料のシード層となる銅とを、スパッタ法等を用いて堆積させる。次いで、電解めっき法等により、銅のシード層上に銅をさらに堆積させることで、コンタクトホール８２３とトレンチ８２４を全て配線材料の銅で充填する。その後、堆積した銅のうち表面の余分な銅をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって除去する。
【００５７】
以上の工程によって、銅相互接続層７０６及び、引き出しコンタクトプラグ８２２が形成される。
【００５８】
しかしながら、図２９に示す不揮発性記憶装置８０における引き出しコンタクトプラグ８２２を上述のようなプロセスで形成する際には以下に述べる課題が生じる。
【００５９】
コンタクトホール８２３及びトレンチ８２４を形成する際、コンタクトホール８２３の底部に露出する銅メタライゼーション層８２１の表面が、酸化される。具体的には、配線材料が、ドライエッチングに用いられるエッチングガスや、その後のフォトレジスト除去のためのアッシング処理に用いられる酸素ガス、さらに洗浄工程に用いられる薬液に曝されることによって酸化される。
【００６０】
この銅メタライゼーション層８２１の表面に形成された酸化膜は、一般的には、アルゴンプラズマを用いたプリクリーン処理や、水素プラズマによる還元処理などの前工程によって除去される。これにより、銅メタライゼーション層８２１と引き出しコンタクトプラグ８２２との電気的な接続を高めることができる。
【００６１】
しかし、この表面酸化膜の除去処理では、コンタクトホール８２３底部に露出している銅メタライゼーション層８２１のみでなく、トレンチ８２４の底部に露出している第２の積層体７１３の表面（コンタクト層７１７、及びバリア層７１８）も、除去処理用のガス等に曝される。そのため、第２の積層体７１３の表面がリスパッタされ、スパッタされた材料がコンタクトホール８２３の側壁やトレンチ７０４の側壁に堆積することで、バリア層７０５の膜剥がれやカバレッジ不良などによる銅相互接続層７０６の信頼性の劣化を引き起こすおそれがある。
【００６２】
また、この表面酸化膜の除去処理にプラズマが用いられることにより、抵抗変化素子７１３とダイオード素子７０７とで構成されるメモリセルを複数形成したときに、抵抗変化素子７１３の初期状態がメモリセル間でばらつくことがある。これは、例えば、ＩＭＤ層７０３表面に電荷が蓄積されることによって、抵抗変化素子７１３に電流が流れ、製造工程中に抵抗変化素子７１３に意図しない書き込みが行われることによって生じる。
【００６３】
さらに、このようなプラズマ処理によって、抵抗変化素子７１３を介して、ダイオード７０７にも電流が流れ、ダイオード破壊を引き起こすことがある。
【００６４】
また、図３０に示される例ではダイオード素子７０７の上に抵抗変化素子７１３が形成されている例について説明したが、抵抗変化素子７１３の上にダイオード素子７０７が形成されている場合についても同様の課題が生じる。
【００６５】
以上より、従来の不揮発性記憶装置８０は、銅メタライゼーション層８２１と引き出しコンタクトプラグ８２２との電気的接触の向上と、抵抗変化素子７１３、ダイオード素子７０７、及びその両方のばらつき抑制との両立が困難であるという課題を有している。
【００６６】
本発明は、上記課題を解決するためになされたものである。
【００６７】
以下、本発明の実施の形態に係る抵抗変化型の不揮発性記憶素子（以下、単に不揮発性記憶素子とも言う）とその製造方法について、図面を参照しながら説明する。なお、図面において、同じ符号が付いたものは、説明を省略する場合がある。また、図面は理解しやすくするために、それぞれの構成要素を模式的に示したもので、形状及び寸法などについては正確な表示ではない。
【００６８】
（実施の形態１）
図１は、本発明の実施の形態１に係る不揮発性記憶素子１０の構成例を示す断面図である。
【００６９】
図１では、一般的な半導体記憶装置においてメモリセルアレイ又はメモリ本体部などと呼ばれる領域の一部分が、不揮発性記憶素子１０として示されている。すなわち、半導体記憶装置はメモリセルアレイを備え、メモリセルアレイは不揮発性記憶素子１０から構成される。また、不揮発性記憶素子は、抵抗変化素子１１４を含む。なお、半導体記憶装置は、このような不揮発性記憶素子１０を含むメモリセルアレイとともに、メモリセルアレイを駆動するための図示しない駆動回路を備えていてもよい。
【００７０】
駆動回路は、メモリセルアレイ中の不揮発性記憶素子１０に電気パルスを印加する。不揮発性記憶素子１０の抵抗変化素子１１４の抵抗状態は、データ書き込み用の電気パルスの印加によって変更される。また、不揮発性記憶素子１０の抵抗変化素子１１４の抵抗状態は、データ読み出し用の電気パルスの印加によって読み出される。
【００７１】
第１の層間絶縁層１０１は、トランジスタなどが形成されている半導体基板（図示せず）上に形成されており、例えば、シリコン酸化物で構成される。
【００７２】
第１の配線１０３は、第１の層間絶縁層１０１中に形成されており、第１の層間絶縁層１０１と第１の配線１０３との間には、第１のバリアメタル層１０２が設けられている。なお、第１の配線１０３は、望ましくは、銅から構成される。
【００７３】
第１のライナー層１０４は、第１の配線１０３を含む第１の層間絶縁層１０１上に形成されており、例えば、シリコン窒化物（例えば、膜厚３０〜２００ｎｍ）で構成される。
【００７４】
第２の層間絶縁層１０５は、第１のライナー層１０４上に形成されており、例えば、シリコン酸化物（例えば、膜厚１００〜５００ｎｍ）で構成される。
【００７５】
第１のプラグ１０７及び第２のプラグ１０８（例えば、直径５０〜２００ｎｍ）は、第１のライナー層１０４及び第２の層間絶縁層１０５中に形成されている。第１のプラグ１０７及び第２のプラグ１０８は、導電性材料で形成された第２のバリアメタル層１０６を介して、第１の配線１０３と電気的に接続されている。
【００７６】
なお、本明細書中において「電気的に接続されている」とは、接続されている２つの部材が常に導通していることを意味する。したがって、例えば、接続されている２つの部材の間にバリアメタルが介在する場合、それら２つの部材は電気的に接続されている。すなわち、上記の例において、第１のプラグ１０７及び第２のプラグ１０８は、第１の配線１０３と電気的に接続されている。一方、例えば、接続されている２つの部材の間に抵抗変化素子やダイオード素子等が介在する場合、それら２つの部材は電気的に接続されていない。なお、以下では、「電気的に接続されている」ことを単に「接続されている」ということがある。
【００７７】
第１のプラグ１０７の上面と第２のプラグ１０８の上面とは略同一平面内に形成されている。ここで、略同一平面とは、例えばＣＭＰ法によって形成される程度に平坦な平面を指しており、例えば１００ｎｍ以下の凹凸を有する面を略同一平面と定義する。略同一平面の定義は、半導体プロセスの違い（例えばデザインルール）によって異なる。
【００７８】
抵抗変化素子１１４は、第２の層間絶縁層１０５上に形成されるとともに、第１のプラグ１０７と接続されている。この抵抗変化素子１１４は、ドット形状の積層体として形成されている。ここで、ドット形状とは、一辺が１００〜４００ｎｍの矩形状の水平断面を有する積層体の形状を言う。抵抗変化素子１１４の水平断面は、例えば一辺が２５０ｎｍの矩形状であってもよい。
【００７９】
また、本実施の形態では、抵抗変化素子１１４は、第１電極１０９と、抵抗変化層１１２と、第２電極１１３とを含む。
【００８０】
抵抗変化層１１２は、第１電極１０９と第２電極１１３とに挟持されている。また、抵抗変化層１１２は、遷移金属酸化物で構成される。抵抗変化層１１２は、第１電極１０９と第２電極１１３との間に印加される電気的信号に基づいて、高抵抗状態と、当該高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する。また、抵抗変化層１１２は、望ましくは、第１の抵抗変化層１１０と第２の抵抗変化層１１１との積層構成となっている。
【００８１】
第３の層間絶縁層１１５は、第２の層間絶縁層１０５上に形成されている。
【００８２】
第２の配線１１９は、第３の層間絶縁層１１５中、かつ抵抗変化素子１１４の上方に形成されている。第２の配線１１９は、抵抗変化素子の上面にプラグを介さずに、電気的に接続されている。また、第２の配線１１９は、抵抗変化素子１１４を構成する第２電極１１３と、導電性材料で形成された第３のバリアメタル層１１８を介して電気的に接続されている。
【００８３】
第３の配線１２１は、第３の層間絶縁層１１５中、かつ第２のプラグ１０８の上方に形成されており、第２のプラグ１０８とは導電性材料で形成された第３のバリアメタル層１２０を介して電気的に接続されている。
【００８４】
なお、図１は断面図として示されているが、典型的には、第１の配線１０３は、第１の方向に延びる配線であり、第２の配線１１９および第３の配線１２１は当該第１の方向に交差する第２の方向に延びる配線である。
【００８５】
第１の配線１０３と第２の配線１１９とは立体交差しており、この交差部において、第１の配線１０３と第２の配線１１９との間には、第１の配線１０３から第２の配線１１９に向かって延びる第１のプラグ１０７と抵抗変化素子１１４とが介在している。
【００８６】
第１の配線１０３と第３の配線１２１とは立体交差しており、この交差部において、第１の配線１０３と第３の配線１２１との間には、第１の配線１０３から第３の配線１２１に向かって延びる第２のプラグ１０８が介在している。
【００８７】
第２の配線１１９の上面と第３の配線１２１の上面とは略同一平面内に形成されている。ここで、略同一平面とは、例えばＣＭＰ法によって形成される程度に平坦な平面を指しており、例えば１００ｎｍ以下の凹凸を有する面を略同一平面と定義する。
【００８８】
すなわち、本実施の形態の不揮発性記憶素子１０は、第１のプラグ１０７の上面と第２のプラグ１０８の上面とが略同一平面内に形成され、かつ第２の配線１１９の上面と第３の配線１２１の上面とが略同一平面内に形成されている。これにより、第３の配線１２１上面から第２のプラグ１０８上面までの高さの方が、第２の配線１１９上面から抵抗変化素子１１４上面までの高さと比べて、第３の配線１２１と第２のプラグ１０８との間に抵抗変化素子１１４を挟まない分だけ高くなる。これにより、例えば、第３の配線１２１と第２の配線とを同じ高さに形成した不揮発性記憶素子に比べて、第３の配線１２１の配線抵抗が低減される。
【００８９】
また、抵抗変化素子１１４を構成する抵抗変化層１１２は、遷移金属酸化物（例えば、タンタル酸化物）で構成される。抵抗変化層１１２が第１の抵抗変化層１１０と第２の抵抗変化層１１１との積層体で構成される場合、望ましくは、第１の抵抗変化層１１０は酸素不足型の遷移金属酸化物で構成され、第２の抵抗変化層１１１は第１の抵抗変化層１１０よりも酸素不足度が小さい遷移金属酸化物で構成される。
【００９０】
ここで、酸素不足型の遷移金属酸化物とは、化学量論的組成を有する遷移金属酸化物と比較して酸素の含有量（原子比：総原子数に占める酸素原子数の割合）が少ない酸化物をいう。また、酸素不足度とは、それぞれの遷移金属において、その化学量論的組成の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。例えば、遷移金属がタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％である。例えばＴａＯ１．５の組成の酸素不足型のタンタル酸化物の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。
【００９１】
抵抗変化層１１２を構成する金属は、タンタル以外の遷移金属を用いてもよい。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。
【００９２】
例えば、抵抗変化層１１２にハフニウム酸化物を用いる場合、望ましくは、第１の抵抗変化層（第１のハフニウム酸化物層）１１０の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、且つ、第２の抵抗変化層（第２のハフニウム酸化物層）１１１の組成をＨｆＯｙとした場合にｙがｘの値よりも大である。これにより、抵抗変化層１１２の抵抗値を安定して高速に変化させることが確認できている。さらに、この場合、第２の抵抗変化層１１１の膜厚は、３〜４ｎｍが好ましい。
【００９３】
また、抵抗変化層１１２にジルコニウム酸化物を用いる場合、望ましくは、第１の抵抗変化層（第１のジルコニウム酸化物層）１１０の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、且つ、第２の抵抗変化層（第２のジルコニウム酸化物層）１１１の組成をＺｒＯｙとした場合にｙがｘの値よりも大である。これにより、抵抗変化層１１２の抵抗値を安定して高速に変化させることが確認できている。さらに、この場合、第２の抵抗変化層１１１の膜厚は、１〜５ｎｍが好ましい。
【００９４】
酸素不足型のタンタル酸化物、ハフニウム酸化物、又はジルコニウム酸化物で構成される第１の抵抗変化層１１０は、タンタル、ハフニウム、又はジルコニウムをそれぞれターゲットに用いてアルゴンガス及び酸素ガス中でスパッタリングする、いわゆる反応性スパッタリング法によって形成できる。第１の抵抗変化層１１０の酸素不足度は、反応性スパッタリング中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整できる。なお、この処理は、基板を特に加熱することなく室温で行える。
【００９５】
第２の抵抗変化層１１１は、反応性スパッタリング法で形成された第１の抵抗変化層１１０の表面をアルゴンガスと酸素ガスとのプラズマに暴露することにより形成できる。
【００９６】
なお、第１の抵抗変化層１１０を構成する第１の遷移金属と、第２の抵抗変化層１１１を構成する第２の遷移金属とは、異なる遷移金属を用いてもよい。この場合、第２の抵抗変化層１１１は、第１の抵抗変化層１１０よりも酸素不足度が小さい、つまり抵抗が高い方が好ましい。このような構成とすることにより、抵抗変化時に第１電極１０９と第２電極１１３との間に印加された電圧は、第２の抵抗変化層１１１に、より多くの電圧が分配される。したがって、第２の抵抗変化層１１１中で発生する酸化還元反応をより起こしやすくすることができる。
【００９７】
また、第１の遷移金属と第２の遷移金属とに互いに異なる材料を用いる場合、第２の遷移金属の標準電極電位は、第１の遷移金属の標準電極電位より小さい方が好ましい。抵抗変化現象は、抵抗が高い第２の抵抗変化層１１１中に形成された微小なフィラメント（導電パス）中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられるからである。
【００９８】
例えば、第１の抵抗変化層１１０に、酸素不足型のタンタル酸化物を用い、第２の抵抗変化層１１１にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。標準電極電位は、その値が大きいほど酸化しにくい特性を表す。第２の抵抗変化層１１１に第１の抵抗変化層１１０より標準電極電位が小さい金属の酸化物を配置することにより、第２の抵抗変化層１１１中でより酸化還元反応が発生しやすくなる。
【００９９】
上記の各材料の積層構造の抵抗変化膜における抵抗変化現象は、いずれも抵抗が高い第２の抵抗変化層１１１中に形成された微小なフィラメント中で酸化還元反応が起こってその抵抗値が変化し、発生すると考えられる。つまり、第２の抵抗変化層１１１側の第２電極１１３に、第１電極１０９を基準にして正の電圧を印加したとき、抵抗変化層１１２中の酸素イオンが第２の抵抗変化層１１１側に引き寄せられて第２の抵抗変化層１１１中に形成された微小なフィラメント中で酸化反応が発生して当該微小なフィラメントの抵抗が増大すると考えられる。
【０１００】
逆に、第２の抵抗変化層１１１側の第２電極１１３に、第１電極１０９を基準にして負の電圧を印加したとき、第２の抵抗変化層１１１中の酸素イオンが第１の抵抗変化層１１０側に押しやられて第２の抵抗変化層１１１中に形成された微小なフィラメント中で還元反応が発生して当該微小なフィラメントの抵抗が減少すると考えられる。
【０１０１】
酸素不足度がより小さい第２の抵抗変化層１１１に接続されている第２電極１１３は、第２の抵抗変化層１１１を構成する遷移金属及び第１電極１０９を構成する材料と比べて標準電極電位がより高い材料で構成される。第２電極１１３は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）などが用いられる。このような構成とすることにより、第２電極１１３と第２の抵抗変化層１１１の界面近傍の第２の抵抗変化層１１１中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
【０１０２】
以上のように構成された不揮発性記憶素子１０を駆動する場合、外部の電源および駆動回路によって、所定の条件を満たす電圧を第１電極１０９と第２電極１１３との間に印加する。
【０１０３】
次に、実施の形態１に係る不揮発性記憶素子１０の製造方法について説明する。
【０１０４】
図２から図１１は、実施の形態１に係る不揮発性記憶素子１０の製造方法を示す断面図である。これらを用いて、不揮発性記憶素子１０の製造方法の一例について説明する。なお、以下で説明するプロセス、材料、膜厚などはあくまでも例示であり、本実施の形態の不揮発性記憶素子１０の製造方法はこれに限定されない。
【０１０５】
なお、本実施の形態の不揮発性記憶素子１０の製造方法は、第１の配線を形成する工程と、第１のプラグ及び第２のプラグを形成する工程と、抵抗変化素子を形成する工程と、第２の配線及び第３の配線を形成する工程とを少なくとも含めばよい。そのため、以下に説明する製造方法のうち、上記の工程以外の工程は適宜省略できる。また、必要に応じて、他の公知の工程を追加できる。
【０１０６】
はじめに、図２及び図３に示すように、トランジスタなどが予め形成されている半導体基板（図示せず）の上方に第１の配線１０３を形成し、第１の配線１０３上に、第１の配線１０３と電気的に接続される第１のプラグ１０７及び第２のプラグ１０８を形成する。
【０１０７】
具体的には、半導体基板上に、プラズマＣＶＤ等を用いてシリコン酸化物で構成される第１の層間絶縁層１０１を形成する。続いて、第１の層間絶縁層１０１に第１の配線１０３を埋め込み形成するための配線溝をフォトリソグラフィー及びドライエッチングにより形成する。この配線溝内に第１のバリアメタル層１０２（例えば、タンタル窒化物（膜厚５〜４０ｎｍ）及びタンタル（膜厚５〜４０ｎｍ）の積層構造）と、配線材料のシード層となる銅（膜厚５０〜３００ｎｍ）とを、スパッタ法等を用いて堆積させる。そして、電解めっき法等により、銅のシード層上に銅をさらに堆積させることで、配線溝を全て配線材料の銅で充填する。その後、堆積した銅のうち表面の余分な銅をＣＭＰ法によって除去しながら第１の層間絶縁層１０１の表面と第１の配線１０３の表面とを平坦にする。これにより、第１の配線１０３が形成される。
【０１０８】
その後、プラズマＣＶＤ等を用いてシリコン窒化物を３０〜２００ｎｍ程度堆積させることで、第１の層間絶縁層１０１及び第１の配線１０３上を覆う第１のライナー層１０４を形成する。
【０１０９】
次に、第１のライナー層１０４上に第２の層間絶縁層１０５をさらに堆積させる。必要であればＣＭＰ法により表面の段差緩和を行う。続いて、フォトリソグラフィー及びドライエッチングにより、第１の配線１０３上の所定の位置に、第１の配線１０３に電気的に接続される第１のプラグ１０７及び第２のプラグ１０８を埋め込み形成するためのコンタクトホールを形成する。
【０１１０】
次いで、コンタクトホール内に露出した第１の配線１０３上に形成された表面酸化膜を、例えばアルゴンプラズマを用いたプリクリーン処理によって除去する。これにより、第１の配線１０３と、第１のプラグ１０７及び第２のプラグ１０８との電気的な接続が高まる。本工程の時点では抵抗変化素子１１４がまだ形成されていないため、アルゴンプラズマに曝されるのは、表面酸化膜と第２の層間絶縁層１０５である。そのため、前述したような、抵抗変化素子１１４からスパッタされた材料によって不揮発性記憶素子の信頼性が劣化する問題は生じない。特に、第１の配線が銅から構成される場合、配線抵抗を低減できる反面、表面酸化膜が形成されやすい課題があるが、本実施形態に係る製造方法によって、良好な電気的接触と低抵抗の両立を図ることができる。
【０１１１】
その後、形成されたコンタクトホールを含む第２の層間絶縁層１０５上に、チタン窒化物（膜厚５〜４０ｎｍ）及びチタン（膜厚５〜４０ｎｍ）で構成される第２のバリアメタル層１０６をスパッタ法等を用いて堆積させる。
【０１１２】
そして、ＣＶＤ等を用いて導電材料のタングステン（膜厚５０〜３００ｎｍ）をさらに堆積させることでコンタクトホールを全て第２のバリアメタル層１０６とタングステンとで満たすことで、第１のプラグ１０７及び第２のプラグ１０８を形成する。その後、ＣＭＰ法によって表面の余分なタングステン及び第２のバリアメタル層１０６を除去するとともに、第２の層間絶縁層１０５の表面と第１のプラグ１０７及び第２のプラグ１０８の表面とを平坦にする。
【０１１３】
これにより、第１のプラグ１０７の上面と第２のプラグ１０８の上面とが略同一平面内に形成される。
【０１１４】
ここで、第１のプラグ１０７及び第２のプラグ１０８を構成する材料として、タングステンの代わりに銅を用いることもできる。その場合、第２のバリアメタル層１０６として、タンタル窒化物（膜厚５〜４０ｎｍ）及びタンタル（膜厚５〜４０ｎｍ）と、さらに導電材料の銅（膜厚５０〜３００ｎｍ）とをスパッタ法等を用いて堆積させる。そして、当該銅をシードとして、電解めっき法等により銅をさらに堆積させる。
【０１１５】
金属の酸化のしやすさを示す指標のひとつとして、標準電極電位がある。標準電極電位はその値（正負の関係も含めて）が高いほど酸化されにくい特性を示す。そのため、標準電極電位が低い金属ほど酸化されやすく、高いものほど酸化されにくい。例えば、白金（Ｐｔ）の標準電極電位は１．１Ｖで、タンタル（Ｔａ）の標準電極電位は−０．６Ｖであるので、白金はタンタルより酸化されにくい特性を有する。また、銅とタングステンの酸化還元反応式を比較すると、
ＷＯ３＋６Ｈ＋＋６ｅ− ＝ Ｗ＋３Ｈ２Ｏ−０．０９Ｖ
ＣｕＯ＋Ｈ２Ｏ＋２ｅ− ＝ Ｃｕ＋２ＯＨ−−０．２９Ｖ
となり、銅に比べて、タングステンの方が酸化しにくいことが分かる。
【０１１６】
また、タングステンが酸化する際には、表面に薄い三酸化タングステンで構成される酸化皮膜が形成される。しかし、三酸化タングステンは非常に安定なため、表面が酸化皮膜で覆われてしまえば、それ以上、タングステン内部への酸化や腐食は進行しない。
【０１１７】
したがって、第１のプラグ１０７及び第２のプラグ１０８を構成する材料として、タングステンを用いる方が好ましい。
【０１１８】
次に、図４及び図５に示すように、第１のプラグ１０７及び第２のプラグ１０８の上面に、抵抗変化素子１１４を形成する。
【０１１９】
まず、図４に示すように、第１のプラグ１０７及び第２のプラグ１０８を含む第２の層間絶縁層１０５上に、タンタル窒化物で構成される第１電極層１０９ａ（膜厚３０ｎｍ）、酸素不足型のタンタル酸化物で構成される抵抗変化薄膜１１２ａ（膜厚５０ｎｍ）、及びイリジウムを含む第２電極層１１３ａ（膜厚５０ｎｍ）を、この順に水平に（つまり、図示されていない半導体基板の主面と平行に）積層するように堆積させる。
【０１２０】
また、この時、貴金属を含む第２電極層１１３ａ上に、ドライエッチング時のハードマスクとして用いられる導電性の膜を水平に積層するように堆積してもよい（図示せず）。ハードマスクには、例えば、タンタル窒化物、チタン窒化物、及びチタン−アルミニウム窒化物のいずれか（例えばチタン−アルミニウム窒化物）が用いられる。
【０１２１】
ここで、第１電極層１０９ａ、第２電極層１１３ａ、及び導電性のハードマスク（図示せず）はスパッタ法等を用いて形成する。
【０１２２】
抵抗変化薄膜１１２ａは、タンタルをターゲットとして用いて、アルゴン及び酸素ガス雰囲気中でスパッタリングする、いわゆる反応性スパッタ法を用いて形成する。ここで、酸素の流量を調整することにより、成膜チャンバー内の酸素濃度を４５〜６５ａｔｍ％に制御する。これにより、抵抗変化薄膜１１２ａの抵抗率を０．５〜２０ｍΩ・ｃｍに調整できる。例えば酸素濃度を６０ａｔｍ％とすることにより約２ｍΩ・ｃｍの抵抗率を有する抵抗変化薄膜１１２ａを形成できる。さらに、抵抗変化薄膜１１２ａに酸化処理を行うことで、抵抗変化薄膜１１２ａ（第１の抵抗変化薄膜１１０ａ）の最表面層に、第２の抵抗変化薄膜１１１ａを形成してもよい。第２の抵抗変化薄膜１１１ａは、抵抗変化薄膜１１２ａに比べて酸素不足度がより小さいか、または酸素が不足していない化学量論的組成のＴａ２Ｏ５層を膜厚２〜１２ｎｍの範囲で形成してもよい。
【０１２３】
次に、図５に示すように、水平に積層した積層膜をフォトリソグラフィーとドライエッチングとにより加工することにより、第１のプラグ１０７に接続された、ドット形状の抵抗変化素子１１４を形成する。ドット形状とは、前述したように、一辺が１００〜４００ｎｍ（例えば２５０ｎｍ）の矩形状の水平断面を有する積層体の形状を言う。
【０１２４】
この後、図６から図１１に示すように、第３の層間絶縁層１１５中、かつ抵抗変化素子１１４上に、第２電極１１３と電気的に接続される第２の配線１１９と、第３の層間絶縁層１１５中、かつ第２のプラグ１０８上に、第２のプラグ１０８と電気的に接続される第３の配線１２１とを形成する。
【０１２５】
まず、図６に示すように、抵抗変化素子１１４上に、第２の配線１１９及び第３の配線１２１を埋め込み形成するための第３の層間絶縁層１１５を、プラズマＣＶＤ等を用いて堆積する。第３の層間絶縁層１１５は、シリコン酸化物等で構成される。
【０１２６】
そして、図７に示す工程において、フォトリソグラフィー及びドライエッチングにより、第３の層間絶縁層１１５中に第２の配線溝１１９ａを形成する。この第２の配線溝１１９ａは、その内面に第２電極１１３が露出するように形成され、第２の配線１１９を埋め込み形成するために用いられる。
【０１２７】
また、第２電極１１３上に導電性のハードマスク（図示せず）を形成した場合は、第２の配線溝１１９ａの底部にハードマスクが露出するまでエッチングを行うことで第２の配線溝１１９ａを形成する。ハードマスクはこのときに完全に除去してしまってもよい。完全にハードマスクを除去することで、ハードマスクを残す場合に比べて、寄生抵抗を小さくできるので、コンタクト抵抗のばらつきを小さくできる。
【０１２８】
次に、図８に示す工程において、フォトリソグラフィー及びドライエッチングにより、第３の層間絶縁層１１５中に第３の配線溝１２１ａを形成する。この第３の配線溝１２１ａは、その内面に第２のプラグ１０８が露出するように形成され、第３の配線１２１を埋め込み形成するために用いられる。
【０１２９】
ここで、図３に示す第１のプラグ１０７及び第２のプラグ１０８を形成する工程において、これらのプラグを構成する導電材料にタングステンを用いる場合、タングステンは銅よりも酸化されにくい材料であるため、これらのプラグ上面に表面酸化層が形成されにくい。そのため、図６に示す第２のプラグ１０８上に第３の層間絶縁層１１５を形成する工程や、図８の第２のプラグ１０８に電気的に接続される第３の配線溝１２１ａを形成する工程を経ても、第２のプラグ１０８上面に表面酸化層が形成されにくい。
【０１３０】
したがって、プラグを構成する導電材料にタングステンを用いる場合、次に説明する第２の配線１１９及び第３の配線１２１を形成する工程において、第２のプラグ１０８と第３の配線１２１との良好なコンタクト接続を得ることができる。
【０１３１】
また、図８に示すように、第３の配線溝１２１ａは、第３の層間絶縁層１１５を貫通して第２のプラグ１０８に達する。そのため、第３の配線溝１２１ａの深さは第２の配線溝１１９ａに比べて、配線溝とプラグとの間に抵抗変化素子が存在しない分、深く形成される。
【０１３２】
次いで、配線溝１１９ａ内に露出した第２電極１１３上、配線溝１２１ａ内に露出した第２のプラグ１０８上、またはその両方に形成された表面酸化膜を除去する工程を行なってもよい。表面酸化膜は、例えば、アルゴンプラズマを用いたプリクリーン処理によって除去できる。これにより、電気的接触が向上する。
【０１３３】
なお、第２電極１１３が貴金属（例えばイリジウム）から構成される場合、プリクリーン処理を低減もしくは省略することができる。さらに、第２電極１１３の膜減りや、アルゴンプラズマによる抵抗変化素子１１４へのプラズマダメージを低減もしくは防止することができる。その結果、抵抗変化素子１１４の特性ばらつきが低減される。
【０１３４】
また、上述のとおり、第２のプラグ１０８は酸化されにくい導電材料であるタングステンで構成される場合、バリアメタル層及びシード層のスパッタ前のプリクリーン処理を低減もしくは省略することができる。
【０１３５】
続いて、図９に示すように、第１の配線１０３を埋め込み形成する工程と同様の条件を用いて、第３の層間絶縁層１１５の上面からの深さが異なる第２の配線溝１１９ａ及び第３の配線溝１２１ａ内に、バリアメタル薄膜１１８ａ、１２０ａ（例えば、タンタル窒化物（膜厚５〜４０ｎｍ）及びタンタル（膜厚５〜４０ｎｍ）で構成される積層構造）と、シード層としての銅（膜厚５０〜３００ｎｍ）とを、スパッタ法等を用いて堆積する。さらに、電解めっき法等により、シード層の銅をシードとして銅をさらに堆積させることで第２の配線溝１１９ａ及び第３の配線溝１２１ａを全て配線材料の銅で充填する。
【０１３６】
そして、図１０に示すように、ＣＭＰ法によって表面の余分な銅とバリアメタル薄膜１１８ａ、１２０ａとを除去するとともに第３の層間絶縁層１１５の表面と第２の配線１１９及び第３の配線１２１の表面とを平坦にする。これにより、第２の配線１１９及び第３の配線１２１が、上面が略同一平面内になるように形成される。
【０１３７】
その後、図１１に示すように、プラズマＣＶＤ等を用いて窒化シリコン層を３０〜２００ｎｍ、例えば５０ｎｍ程度堆積させることで、第２の配線１１９を覆う第２のライナー層１２２を形成する。
【０１３８】
以上の工程により、図１に示される不揮発性記憶素子１０を形成できる。
【０１３９】
なお、本実施の形態においては、抵抗変化素子１１４の第２電極１１３をイリジウムで形成しているが、本発明はこれに限られない。例えば、第２電極１１３を、白金、銅、タングステン、イリジウム、及びパラジウムのいずれかの金属、もしくはこれらの金属の組み合わせ又は合金で形成してもよい。このような合金で抵抗変化層１１２の高酸化層（第２の抵抗変化層１１１）側の電極を形成することにより、抵抗変化層１１２の初期抵抗値の低下及びばらつきを抑えつつ、初期ブレイク電圧を低く抑えることができる。ここで、初期ブレイク電圧とは、抵抗変化素子１１４に印加することによって抵抗変化層１１２の抵抗値を初期抵抗値から通常の動作レンジに低下させることができる電圧を意味する。
【０１４０】
また、本実施の形態１に係る製造方法における、第２のプラグ１０８と第３の配線１２１とを形成するプロセスは、類似の構造を形成するために一般的に用いられるトレンチファーストプロセスと比較して、次のような優位性がある。
【０１４１】
トレンチファーストプロセスとは、本実施の形態１に係る製造方法とは異なり、まず、第３の層間絶縁層１１５中に第３の配線溝１２１ａを形成し、次に、第３の配線溝１２１ａの底部に位置合わせをして第２の層間絶縁層１０５中にコンタクトホールを形成する。その後、第２のプラグ１０８を当該コンタクトホール内に形成し、第３の配線１２１を第３の配線溝１２１ａ内に形成するプロセスを言う。
【０１４２】
そのようなプロセスでは、例えば、コンタクトプラグの寸法精度を高めるためにトレンチの寸法（特には深さ）を極めて均一に形成する必要があり、第３の配線溝１２１ａとコンタクトホールとの位置合わせや寸法精度を良好に形成する難度は高い。そのため、例えば、第３の配線溝１２１ａやその底部に形成されるコンタクトプラグの設計寸法に比較的大きなマージンを持たせるといった対策が必要になることがある。
【０１４３】
これに対し、本実施の形態１に係る製造方法は、当該トレンチファーストプロセスに比べて、位置合わせや寸法精度が出し易いので、設計寸法のマージンを低減または省略でき、素子の集積度の低下、コストの増大を抑制できる。
【０１４４】
（実施の形態２）
図１２は、本発明の実施の形態２に係る不揮発性記憶素子２０の構成例を示す断面図である。
【０１４５】
本発明の実施の形態２に係る不揮発性記憶素子２０は、実施の形態１に係る不揮発性記憶素子１０とほぼ同様の構造であるが、第２の層間絶縁層１０５上、及び抵抗変化素子１１４の側壁を被膜する保護層１２３が形成されていることが特徴である。保護層１２３は、絶縁性かつ酸素バリア性を有する材料から構成される。
【０１４６】
以下、実施の形態２に係る不揮発性記憶素子２０の製造方法の一例について説明する。なお、実施の形態２に係る不揮発性記憶素子２０の製造工程のうち、実施の形態１に係る不揮発性記憶素子１０の製造方法と同様の工程については説明を省略する。以下では、実施の形態１に係る不揮発性記憶素子１０の製造方法と異なる部分についてのみ説明する。具体的には、図５に示すように抵抗変化素子１１４を形成した後に行われる工程について説明する。
【０１４７】
抵抗変化素子１１４を形成した後、図１３に示すように、抵抗変化素子１１４を含む第２の層間絶縁層１０５上に、保護層１２３を堆積する。保護層１２３は、絶縁性かつ酸素バリア性を有する材料で構成される。保護層１２３は、例えばプラズマＣＶＤを用いて膜厚５０ｎｍのシリコン窒化物が堆積される。
【０１４８】
保護層１２３を成膜する場合、プラズマＣＶＤを用いることが望ましい。
【０１４９】
ここで、凸部に対してステップカバレッジ性が良いシリコン窒化物などを成膜する方法としては、通常、減圧ＣＶＤが用いられる。減圧ＣＶＤは、反応分子の平均自由工程が長いためステップカバレッジの良い薄膜を堆積できる。しかし、減圧ＣＶＤでは成膜チャンバー内の温度が６５０〜８００℃の高温下で成膜するため、配線形成後には用いることができない。
【０１５０】
そこで、本実施の形態では、減圧ＣＶＤに比べて低い温度（例えば、２５０〜４００℃）で成膜できるプラズマＣＶＤを用いて保護層１２３を成膜することが望ましい。
【０１５１】
次に、図１４に示す工程において、保護層１２３上に、第２の配線１１９及び第３の配線１２１を埋め込み形成するための、プラズマＣＶＤ等を用いてシリコン酸化物等で構成される第３の層間絶縁層１１５を堆積する。
【０１５２】
そして、図１５に示す工程において、フォトリソグラフィー及びドライエッチングにより、第３の層間絶縁層１１５中に第２の配線溝１１９ａ及び第３の配線溝１２１ａを形成する。このとき、少なくとも第２電極１１３上の保護層１２３が併せて除去される。その結果、第２の配線溝１１９ａは、その内面に第２電極１１３が露出するように形成される。第２の配線溝１１９ａは、第２の配線１１９を埋め込み形成するために用いられる。また、第３の配線溝１２１ａは、その内面に第２のプラグ１０８が露出するように形成される。第３の配線溝１２１ａは、第３の配線１２１を埋め込み形成するために用いられる。
【０１５３】
ここで、抵抗変化素子１１４の側壁が保護層１２３で被覆されているため、第２の配線溝１１９ａ及び第３の配線溝１２１ａを同時に形成することができる。
【０１５４】
一般的に、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用いたドライエッチングプロセスを用いる場合、イオン入射方向（縦方向）へのエッチング速度が、そうでない方向（横方向）へのエッチング速度より圧倒的に速い。よって、第２電極１１３上の保護層１２３を除去する際に、第２電極１１３上の保護層１２３が除去されても、抵抗変化素子１１４の側壁部分の保護層１２３はエッチングされにくい。したがって、第２の配線溝１１９ａ及び第３の配線溝１２１ａを同時にドライエッチングによって、同じ深さにまで掘れ込んでも、抵抗変化素子１１４の側壁には保護層１２３が残留する。
【０１５５】
そのため、図示は省略するが、後工程において第２の配線溝１１９ａに第２の配線１１９を埋め込み形成しても、第２の配線１１９は、抵抗変化素子１１４のうち第２電極１１３のみと電気的に接続する。これにより、第２の配線１１９が抵抗変化層１１２に電気的に接続してしまうことを回避できる。すなわち、第２電極１１３を介さずに第２の配線１１９から直接、抵抗変化層１１２へ電流が流れることによる抵抗変化動作不良を防止することができる。
【０１５６】
また、第２の配線溝１１９ａと第３の配線溝１２１ａを別々に形成してよい。その場合においても、抵抗変化素子１１４の側壁が保護層１２３で被覆されているため、上述の場合と同様に、抵抗変化素子１１４の側壁には保護層１２３が形成されているため、第２の配線１１９が抵抗変化素子１１４のうち第２電極１１３のみと電気的に接続される。そのため、第２電極１１３を介さずに第２の配線１１９から直接、抵抗変化層１１２へ電流が流れるリークパスが形成されてしまう不良を防止することができる。
【０１５７】
第２の配線溝１１９ａ及び第３の配線溝１２１ａの形成後、実施の形態１において図８〜図１１で説明した工程を行うことによって、図１２に示すような構造の不揮発性記憶素子２０が完成する。
【０１５８】
（実施の形態３）
図１６は、本発明の実施の形態３に係る不揮発性記憶素子３０の構成例を示す断面図である。
【０１５９】
本発明の実施の形態３に係る不揮発性記憶素子３０は、実施の形態２に係る不揮発性記憶素子２０とほぼ同様の構造であるが、保護層１２４が抵抗変化素子１１４の側壁のみにサイドウォール形状に形成され、図１５における保護層１２３が第２の層間絶縁層１０５と第３の層間絶縁層１１５との界面には残留していないことが特徴である。
【０１６０】
ここで、本発明の実施の形態３に係る不揮発性記憶素子３０の製造方法の一例を、下記に説明する。なお、実施の形態３に係る不揮発性記憶素子３０の製造工程のうち、実施の形態２に係る不揮発性記憶素子２０の製造方法と同様の工程については説明を省略する。以下では、実施の形態２に係る不揮発性記憶素子２０の製造方法と異なる部分についてのみ説明する。具体的には、図１３に示すように保護層１２３を堆積した後に行われる工程について説明する。
【０１６１】
保護層１２３を堆積した後、抵抗変化素子１１４を含む第２の層間絶縁層１０５上に堆積した保護層１２３をエッチバック（Ｅｔｃｈ ｂａｃｋ）する。このとき、抵抗変化素子１１４の第２電極１１３上及び第２の層間絶縁層１０５上の保護層１２３が除去され、抵抗変化素子１１４の側壁部にサイドウォール形状の保護層１２４が残留する。
【０１６２】
保護層１２４の形成後、実施の形態１において図６〜図１１で説明した工程を行うことによって、図１６に示すような構造の不揮発性記憶素子３０が完成する。
【０１６３】
なお、サイドウォール形状の保護層１２４を形成する場合にも、第２の実施の形態で説明したように、第２の配線溝１１９ａ及び第３の配線溝１２１ａを同時に形成することができる。
【０１６４】
本実施の形態においても、実施の形態２と同様に、抵抗変化素子１１４の側壁部には保護層１２４が存在するため、抵抗変化素子１１４のうち第２の配線１１９が第２電極１１３のみと電気的に接続される。そのため、第２電極１１３を介さずに第２の配線１１９から直接、抵抗変化層１１２へ電流が流れるリークパスが形成されてしまう不良を防止することができる。
【０１６５】
（実施の形態４）
次に、本発明の実施の形態４に係る不揮発性記憶装置について説明する。
【０１６６】
図１７は、不揮発性記憶装置４０の構成例を示す平面図である。図１７の平面図は、後述する実施の形態５に係る不揮発性記憶装置５０にも共通する。また、図１８及び図１９は、不揮発性記憶装置４０の構成例を示す断面図である。図１７中のＡ−Ａ断面を矢印方向に見た断面図が図１８に相当し、図１７中のＢ−Ｂ断面を矢印方向に見た断面図が図１９に相当する。
【０１６７】
不揮発性記憶装置４０は、図１７の平面図に示すように、互いに平行してストライプ形状に形成された複数の第１の配線１０３と、互いに平行してストライプ形状に形成された複数の第２の配線１１９及び第３の配線１２１とを備える。また、複数の第１の配線１０３と複数の第２の配線１１９とが交差する位置の各々に、第１のプラグ１０７と、抵抗変化素子１１４及びダイオード素子１１７とが形成されており、複数の第１の配線１０３と第３の配線１２１とが交差する位置の各々に、第２のプラグ１０８が形成されている。
【０１６８】
各第１のプラグ１０７の上面と各第２のプラグ１０８の上面とは略同一平面内に形成されており、第２の配線１１９の上面と第３の配線１２１の上面とは略同一平面内に形成されている。ここで、略同一平面とは、例えばＣＭＰ法によって形成される程度に平坦な平面を指しており、例えば１００ｎｍ以下の凹凸を有する面を略同一平面と定義する。
【０１６９】
ここで、ダイオード素子（電流制御素子）は、正の印加電圧領域と負の印加電圧領域とにそれぞれ閾値電圧を有し、印加電圧の絶対値がそれぞれの閾値電圧の絶対値より大きい場合に導通（オン）状態となり、印加電圧の値がそれ以外の領域の場合（印加電圧の絶対値が対応するそれぞれの閾値の絶対値より小さい場合）に遮断（オフ）状態となるような非線形の特性を有する。
【０１７０】
また、図１８及び図１９の断面図に示す例では、ダイオード素子１１７は第１電極１０９、半導体層１２５、及び中間電極１２６から構成され、抵抗変化素子１１４は、中間電極１２６、抵抗変化層１１２、及び第２電極１１３から構成される。
【０１７１】
なお、図１７では、典型的な一例として、第１の配線１０３と第２の配線１１９及び第３の配線１２１とが直交するように描かれているが、必ずしも直交している必要はなく、第１の配線１０３と第２の配線１１９とが交差し、かつ第１の配線１０３と第３の配線１２１とが交差するように配置されていればよい。
【０１７２】
ここで、ダイオード素子１１７の構成は、例えば、第１電極１０９及び中間電極１２６としてタンタル窒化物、半導体層１２５として窒素欠損型シリコン窒化膜を用いる。タンタル窒化物の仕事関数は４．６ｅＶと、シリコンの電子親和力は３．７８ｅＶより十分高いので、半導体層１２５と、第１電極１０９及び中間電極１２６のそれぞれとの界面でショットキーバリアが形成され、双方向のＭＳＭダイオードを実現することができる。
【０１７３】
ここで、窒素不足型のシリコン窒化物とは、シリコン窒化物をＳｉＮｚ（０＜ｚ）と表記した場合に、窒素Ｎの組成ｚが化学量論的に安定な状態よりも少ない組成であるときの窒化物である。Ｓｉ３Ｎ４が化学量論的に安定な状態であるので、０＜ｚ＜１．３３の場合に、窒素不足型のシリコン窒化物であるといえる。
【０１７４】
また、電極材料にタンタル窒化物を用いた場合、０＜ｚ≦０．８５において、ＳｉＮｚは半導体特性を示す。よって、このような材料を用いることで、抵抗変化に十分な電圧及び電流をオン及びオフ可能なＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）ダイオードを構成できる。
【０１７５】
また、窒素不足型のシリコン窒化物の成膜には、例えば、多結晶シリコンをターゲットとして用い、アルゴンと窒素との混合ガス雰囲気の下でスパッタする手法、いわゆる反応性スパッタ法を用いる。そして、典型的な成膜条件の例として、圧力を０．０８〜２Ｐａとし、基板温度を２０〜３００℃とし、窒素ガスの流量比（アルゴンと窒素との総流量に対する窒素の流量の比率）を０〜４０％とし、ＤＣパワーを１００〜１３００Ｗとする。さらに、窒素不足型シリコン窒化物の厚さが例えば５〜２０ｎｍとなるように成膜時間を調節する。
【０１７６】
また、実施の形態４に係る不揮発性記憶装置４０の製造方法は、実施の形態１に係る不揮発性記憶素子１０の製造方法とほぼ同様である。すなわち、ダイオード素子１１７を構成する第１電極１０９と、半導体層１２５と、中間電極１２６と、抵抗変化素子１１４を構成する抵抗変化層１１２と、第２電極１１３とを順に水平に積層した積層膜を、フォトリソグラフィーとドライエッチングとにより加工することにより、互いに独立したドット形状のダイオード素子１１７及び抵抗変化素子１１４が形成される。ドット形状とは、一辺が１００〜４００ｎｍ（例えば２５０ｎｍ）の矩形状の水平断面を有する積層体の形状を言う。各抵抗変化素子１１４は、それぞれ第１のプラグ１０７と接続されている。
【０１７７】
このように、抵抗変化素子１１４とダイオード素子１１７とを組み合わせた構成を用いることによって、隣接するメモリセルの書き込みディスターブの発生を確実に回避できる。これにより、トランジスタ等のスイッチング素子を配することなく、大容量化かつ高集積化が可能な抵抗変化型の不揮発性記憶素子を実現できる。
【０１７８】
（実施の形態５）
次に、本発明の実施の形態５に係る不揮発性記憶装置について説明する。
【０１７９】
不揮発性記憶装置５０の構成例を示す平面図は、前述した不揮発性記憶装置４０の構成例を示す図１７の平面図と共通である。図２０及び図２１は、不揮発性記憶装置５０の構成例を示す断面図である。図１７中のＡ−Ａ断面を矢印方向に見た断面図が図２０に相当し、図１７中のＢ−Ｂ断面を矢印方向に見た断面図が図２１に相当する。
【０１８０】
また、図２０及び図２１の断面図に示すように、抵抗変化素子１１４は、第１電極１０９、抵抗変化層１１２、及び第２電極１１３から構成され、ダイオード素子１２７は第２電極１１３、半導体層１１６、及び第３のバリアメタル層１１８から構成される。
【０１８１】
また、ダイオード素子１２７の構成において、半導体層１１６と第３のバリアメタル層１１８との接触面積は、半導体層１１６と第２電極１１３との接触面積に比べて大きくなるので、第３のバリアメタル層１１８の周囲にまで電気力線が広がって、電流の駆動能力を高くすることができ、安定に抵抗変化を生じさせるのに必要な電流を十分確保することができる。
【０１８２】
ここで、ダイオード素子１２７の構成は、例えば、第２電極１１３としてイリジウム、第３のバリアメタル層１１８としてタンタル窒化物、半導体層１１６として窒素欠損型シリコン窒化膜を用いる。イリジウムの仕事関数は５．２ｅＶ、タンタル窒化物の仕事関数は４．６ｅＶであり、シリコンの電子親和力である３．７８ｅＶより十分高いので、半導体層１１６と、第２電極１１３及び第３のバリアメタル層１１８のそれぞれとの界面でショットキーバリアが形成され、双方向のＭＳＭダイオードを実現することができる。これに加えて、タンタル窒化物で構成される第３のバリアメタル層１１８は、銅で構成される第２の配線１１９のシード層としての相性が良い（密着性が良い）。また、タンタルやイリジウム等の高融点金属及びその窒化物は耐熱性に優れているので、大電流密度の電流が印加されても安定な特性を示す。例えば、抵抗変化素子１１４の抵抗変化時に１０ｋＡ／ｃｍ２以上の大電流密度の電流が流れる場合であっても、安定な特性を示す。他に、ＭＳＭダイオードの電極材料としては、タンタル、チタン、チタン窒化物、タングステン、又は窒化タングステン等が好ましい。
【０１８３】
次に、実施の形態５の不揮発性記憶装置５０の製造方法について説明する。
【０１８４】
図２２から図２７は、実施の形態５の不揮発性記憶装置５０の製造方法において、実施の形態１の不揮発性記憶素子１０の製造方法を用いて、抵抗変化素子１１４を複数形成し、それらの抵抗変化素子１１４に接続するダイオード素子１２７と、第２の配線１１９及び第３の配線１２１を形成する工程を説明する断面図である。これらを用いて、不揮発性記憶装置５０の製造方法について説明する。
【０１８５】
また、実施の形態５の不揮発性記憶装置５０の製造方法は、抵抗変化素子１１４に電気的に接続する第２の配線１１９底部に半導体層１１６を形成するため、抵抗変化素子１１４に接続する配線溝１１９ａを形成後に、第２のプラグ１０８に接続する配線溝１２１ａを形成し、これらの配線溝を導電材料で同時に埋め込み形成することによって、第２の配線１１９及び第３の配線１２１を形成するシングルダマシンプロセスを用いる。
【０１８６】
はじめに、図２２に示すように、フォトリソグラフィー及びドライエッチングにより、第３の層間絶縁層１１５中の抵抗変化素子１１４と接続する位置に第２の配線溝１１９ａを形成する。
【０１８７】
次に、図２３に示すように、第２の配線溝１１９ａ、その内面に露出した第２電極１１３を含む全面にダイオード素子１２７を構成する半導体薄膜１１６ａを形成する。半導体薄膜１１６ａは、例えば、窒素欠損型のシリコン窒化膜から構成される。
【０１８８】
次に、図２４に示すように、フォトリソグラフィー及びドライエッチングにより、半導体薄膜１１６ａ及び第３の層間絶縁層１１５を貫通して、第２のプラグ１０８に達する第３の配線溝１２１ａを形成する。この第３の配線溝１２１ａは、その内面に第２のプラグ１０８上面が露出するように形成され、第３の配線１２１を埋め込み形成するために用いられる。
【０１８９】
続いて、図２５に示すように、第１の配線１０３を埋め込み形成する工程と同様の条件を用いて、第２の配線溝１１９ａ及び第３の配線溝１２１ａ内に、バリアメタル薄膜１１８ａ、１２０ａと、シード層としての銅とをスパッタ法等を用いて堆積する。バリアメタル薄膜１１８ａ、１２０ａは、タンタル窒化物（例えば膜厚５〜４０ｎｍ）及びタンタル（例えば膜厚５〜４０ｎｍ）で構成される積層構造とすることができる。シード層としての銅は、例えば５０〜３００ｎｍの膜厚を有する。さらに、電解めっき法等により、シード層の銅をシードとして銅をさらに堆積させることで第２の配線溝１１９ａ及び第３の配線溝１２１ａを配線材料の銅で充填する。
【０１９０】
ここで、第２のプラグ１０８が銅よりも酸化されにくい導電材料であるタングステンから構成される場合には、バリアメタル薄膜を堆積する前に第３の配線溝１２１ａ底部に露出している第２のプラグ１０８上面に形成される表面酸化層を除去するためのプリクリーン処理を低減もしくは削除することができる。さらに、プリクリーン処理を低減もしくは削除することによって、第２の配線溝１１９ａ底部に堆積された半導体薄膜１１６ａの膜減りを抑制できることから、ダイオード特性のずれや、ダイオード素子間での特性ばらつきの悪化を抑制することができる。
【０１９１】
そして、図２６に示すように、ＣＭＰ法によって表面の余分な銅とバリアメタル薄膜１１８ａ、１２０ａとを除去するとともに第３の層間絶縁層１１５の表面と第２の配線１１９及び第３の配線１２１の表面とを平坦にする。これにより、第２の配線１１９及び第３の配線１２１が形成される。
【０１９２】
その後、図２７に示すように、プラズマＣＶＤ等を用いて窒化シリコン層を３０〜２００ｎｍ、例えば５０ｎｍ程度堆積させることで、第２の配線１１９及び第３の配線１２１を覆う第２のライナー層１２２を形成する。
【０１９３】
このように、抵抗変化素子１１４とダイオード素子１１７とを組み合わせた構成を用いることによって、隣接するメモリセルの書き込みディスターブの発生を確実に回避できる。これにより、トランジスタ等のスイッチング素子を配することなく、大容量化かつ高集積化が可能な抵抗変化型の不揮発性記憶素子を実現できる。
【０１９４】
本実施の形態５に係る製造方法は、前述と同様、トレンチファーストプロセスに比べて、位置合わせや寸法精度が出し易いので、設計寸法のマージンを低減または省略でき、素子の集積度の低下、コストの増大を抑制できる。
【０１９５】
さらに、トレンチファーストプロセスで不揮発性記憶素子５０を作製する場合、半導体薄膜１１６ａを堆積後に、第３の配線溝１２１ａの底部にコンタクトホールを形成する。この後、典型的にはコンタクトホール中に露出する第１の配線１０３の表面酸化膜を除去する工程を行うことが望ましいが、そうすると、堆積した半導体薄膜１１６ａの膜厚が、後工程によって減少してしまい、ダイオード特性が変化し、ダイオード素子間での特性ばらつきが悪化するおそれがある。
【０１９６】
これに対し、本実施の形態５に係る製造方法は、第３の配線溝１２１ａを形成する工程、および半導体薄膜１１６ａを堆積する工程の前に、第２のプラグ１０８の埋め込みを終えているため、半導体薄膜１１６ａは表面酸化膜を除去する工程から影響を受けることがなく、上述したダイオードの劣化（特性変化）を抑制し、ダイオード素子間での特性ばらつきを低減できる。
【０１９７】
また、本実施の形態５に係る製造方法によれば、半導体薄膜１１６ａを堆積した後に第３の配線溝１２１ａが形成されるので、第３の配線溝１２１ａの底部に半導体薄膜１１６ａは形成されず、第３の配線１２１の配線抵抗を低減できる。
【０１９８】
以上、本発明の実施の形態について説明したが、本発明は上記実施の形態１〜５に限定されるものではなく、その趣旨を逸脱しない範囲内で種々の改良、変更、修正が可能である。
【０１９９】
上記の実施の形態４、５における不揮発性記憶装置の構成を、実施の形態１に係る不揮発性記憶素子１０の構成と類似のものであるとして説明したが、実施の形態２または３に係る不揮発性記憶素子２０、３０と類似のもの（つまり、保護層１２３まはた保護層１２４を設けた構成）とすることもできる。
【０２００】
上記の実施の形態５において、不揮発性記憶装置５０がダイオード素子１２７を備える構成について説明したが、上記実施の形態１〜３にダイオード素子１２７を設けることもできる。
【０２０１】
上記の実施の形態１〜５においては、抵抗変化層としての遷移金属酸化物としては、タンタル酸化物、ハフニウム酸化物、ジルコニウム酸化物の場合について説明したが、上下電極間に挟まれる遷移金属酸化物層としては、抵抗変化を発現する主たる抵抗変化層として、タンタル、ハフニウム、ジルコニウム等の酸化物層が含まれていればよく、これ以外に例えば微量の他元素が含まれていても構わない。抵抗値の微調整等で、他元素を少量、意図的に含めることも可能であり、このような場合も本発明の範囲に含まれるものである。例えば、抵抗変化層に窒素を添加すれば、抵抗変化層の抵抗値が上がり、抵抗変化の反応性を改善できる。
【０２０２】
したがって、酸素不足型の遷移金属酸化物を抵抗変化層に用いた抵抗変化素子について、抵抗変化層を、ＭＯｘで表される組成を有する第１の酸素不足型の遷移金属酸化物を含む第１の領域と、ＭＯｙ（但し、ｘ＜ｙ）で表される組成を有する第２の酸素不足型の遷移金属酸化物を含む第２の領域とを有した構成とした場合、前記第１の領域及び前記第２の領域は、対応する組成の遷移金属酸化物のほかに、所定の不純物（例えば、抵抗値の調整のための添加物）を含むことを妨げない。
【０２０３】
また、スパッタリングにて抵抗膜を形成した際に、残留ガスや真空容器壁からのガス放出などにより、意図しない微量の元素が抵抗膜に混入することがあるが、このような微量の元素が抵抗膜に混入した場合も本発明の範囲に含まれることは当然である。
【０２０４】
上記の実施の形態１〜５において、抵抗変化素子１１４が、ドット形状の積層体として形成されている例について説明したが、本発明の抵抗変化素子１１４は当該形状に限定されない。また、上記の実施の形態において、抵抗変化層１１２が第１の抵抗変化層１１０の上に第２の抵抗変化層１１１が形成される例について説明したが、当該順序は逆でも良い。同様に、ダイオード素子の形状及び材料についても上記の説明に限定されず、あらゆる公知のものが適用できる。
【０２０５】
上記の実施の形態１〜５において、抵抗変化素子１１４が酸素不足型の遷移金属酸化物を含む抵抗変化層を備えるＲｅＲＡＭで構成されている例を説明したが、当該抵抗変化素子は、電気的信号に基づいて、高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する素子であればよいので、例えば、強誘電体のヒステリシス（履歴現象）を利用し正負の自発分極を１と０に対応させた強誘電体メモリ（ＦｅＲＡＭ）や相変化材料を用いた相変化メモリ（ＰＣＲＡＭ）及び、記憶素子に磁性体を用い、書き込み方式にスピン注入磁化反転を採用する磁気抵抗メモリ（ＭＲＡＭ）などであってもよい。
【０２０６】
上記の実施の形態１〜５において、各配線にバリアメタルやシード層が設けられている例について説明したが、本発明においてこれらは必須の構成ではなく、設計に応じて適宜設けられる構成に過ぎない。
【０２０７】
また、上記実施の形態に係る不揮発性記憶素子は典型的には集積回路であるＬＳＩとして実現される。上記実施の形態に係る不揮発性記憶素子または、不揮発性記憶素子を集積化した不揮発性記憶装置と、他の機能を有する半導体装置（例えばマイコン等）は個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
【０２０８】
上記の実施の形態１〜５を説明するための各図において、各構成要素の角部及び辺を直線的に記載しているが、製造上の理由により、角部及び辺が丸みをおびたものも本発明に含まれる。
【０２０９】
上記の実施の形態１〜５で用いた不揮発性記憶素子の各構成要素の寸法や製造のためのプロセス条件を規定する数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。また、上記で示した各構成要素の材料は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された材料に制限されない。
【産業上の利用可能性】
【０２１０】
本発明は、抵抗変化型の不揮発性記憶素子ならびに不揮発性記憶装置及びそれらの製造方法に適用できる。また、本発明は、不揮発性記憶素子ならびに不揮発性記憶装置を用いる種々の電子機器に有用である。
【符号の説明】
【０２１１】
１０、２０、３０ 不揮発性記憶素子
４０、５０ 不揮発性記憶装置
７０ 従来の不揮発性記憶素子
８０ 従来の不揮発性記憶装置
１０１ 第１の層間絶縁層
１０２ 第１のバリアメタル層
１０３ 第１の配線
１０４ 第１のライナー層
１０５ 第２の層間絶縁層
１０６ 第２のバリアメタル層
１０７ 第１のプラグ
１０８ 第２のプラグ
１０９ 第１電極
１０９ａ 第１電極層
１１０ 第１の抵抗変化層
１１０ａ 第１の抵抗変化薄膜
１１１ 第２の抵抗変化層
１１１ａ 第２の抵抗変化薄膜
１１２ 抵抗変化層
１１２ａ 抵抗変化薄膜
１１３ 第２電極
１１３ａ 第２電極層
１１４ 抵抗変化素子
１１５ 第３の層間絶縁層
１１６、１２５ 半導体層
１１６ａ 半導体薄膜
１１７、１２７ ダイオード素子
１１８、１２０ 第３のバリアメタル層
１１８ａ、１２０ａ バリアメタル薄膜
１１９ 第２の配線
１１９ａ 第２の配線溝
１２１ 第３の配線
１２１ａ 第３の配線溝
１２２ 第２のライナー層
１２３、１２４ 保護層
１２６ 中間電極
７０１、８２１ 銅メタライゼーション層
７０２ プラグ
７０３ ＩＭＤ層
７０４ トレンチ
７０５、７０８、７１２、７１４、７１８ バリア層
７０６ 銅相互接続層
７０７ 第１の積層体（ダイオード素子）
７０９、７１１ コンタクト層
７１０ 半導体層
７１３ 第２の積層体（抵抗変化素子）
７１５ 電極層
７１６ ＰＭＣ材料
７１７ コンタクト層
８２２ 引き出しコンタクトプラグ
８２３ コンタクトホール
【特許請求の範囲】
【請求項１】
第１の配線を形成する第１工程と、
前記第１の配線上に第１の層間絶縁層を形成し、前記第１の層間絶縁層中に、前記第１の配線に電気的に接続される第１のプラグ及び第２のプラグを、前記第１のプラグ及び第２のプラグの上面が略同一平面内になるように形成する第２工程と、
前記第１のプラグ上に、第１電極と第２電極と抵抗変化層とを有し、前記第１電極が前記第１のプラグと電気的に接続されている抵抗変化素子を形成する第３工程と、
前記抵抗変化素子及び前記第１の層間絶縁層上に第２の層間絶縁層を形成し、前記第２の層間絶縁層中に前記第２電極に電気的に接続される第２の配線と前記第２のプラグに電気的に接続される第３の配線とを、前記第２の配線及び前記第３の配線の上面が略同一平面内になるように形成する第４工程と、
を含む不揮発性記憶素子の製造方法。
【請求項２】
前記第３工程において、
前記第１電極と前記抵抗変化層との間に、前記第１電極に電気的に接続される半導体層と、前記半導体層と前記抵抗変化層とに挟持される中間電極とを形成し、
前記第１電極と前記半導体層と前記中間電極とは、ダイオード素子を構成し、
前記中間電極と前記抵抗変化層と前記第２電極とは、前記抵抗変化素子を構成する
請求項１に記載の不揮発性記憶素子の製造方法。
【請求項３】
前記第３工程の後かつ前記第４工程の前に、
前記抵抗変化素子を構成する少なくとも前記抵抗変化層の側壁を被覆し、絶縁性かつ酸素バリア性を有する保護層を形成する第５工程を含む
請求項１に記載の不揮発性記憶素子の製造方法。
【請求項４】
前記第５工程において、
前記抵抗変化素子を含む前記第１の層間絶縁層上に前記保護層を堆積させ、
前記抵抗変化素子の側壁部分以外の前記保護層を除去する、
請求項３に記載の不揮発性記憶素子の製造方法。
【請求項５】
前記第４工程において、前記第２電極と前記第２の配線とに挟持され、前記第２電極に電気的に接続される半導体層を形成し、
前記第２電極と前記半導体層と前記第２の配線とは、ダイオード素子を構成する
請求項１に記載の不揮発性記憶素子の製造方法。
【請求項６】
前記第１工程において、前記第１の配線を銅で構成する、
請求項１に記載の不揮発性記憶素子の製造方法。
【請求項７】
第１方向に延びる複数の第１の配線を設ける第１工程と、
前記複数の第１の配線上に第１の層間絶縁層を形成し、前記第１の層間絶縁層中に、各々が前記複数の第１の配線のうちのいずれか１つに電気的に接続される複数の第１のプラグ及び複数の第２のプラグを、前記複数の第１のプラグ及び複数の第２のプラグの上面が略同一平面内になるように形成する第２工程と、
前記複数の第１のプラグ上に、各々が、第１電極と第２電極と抵抗変化層とを有し、前記第１電極が前記複数の第１のプラグのうちのいずれか１つと電気的に接続されている複数の抵抗変化素子を形成する第３工程と、
前記複数の抵抗変化素子及び前記第１の層間絶縁層上に第２の層間絶縁層を形成し、前記第２の層間絶縁層中に、各々が複数の前記抵抗変化素子の前記第２電極と電気的に接続される複数の第２の配線と、前記複数の第２のプラグと電気的に接続される第３の配線とを、前記複数の第２の配線及び前記第３の配線の上面が略同一平面内にあって、前記第１方向と交差する第２方向に延びるように形成する第４工程と、
を含む不揮発性記憶装置の製造方法。
【請求項８】
各々が、半導体層を含んで構成されかつ前記複数の抵抗変化素子のうちの対応する抵抗変化素子と電気的に接続されている複数のダイオード素子を形成する第５工程をさらに含む
請求項７に記載の不揮発性記憶装置の製造方法。
【請求項９】
前記第１工程において、前記第１の配線を銅で構成する、
請求項７に記載の不揮発性記憶装置の製造方法。
【請求項１０】
第１の配線と、
前記第１の配線上に形成され、前記第１の配線に接続される第１のプラグ及び第２のプラグと、
第１電極、第２電極、及び前記第１電極と前記第２電極とに挟持され前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する抵抗変化層を有し、前記第１のプラグ上に形成され、前記第１電極が前記第１のプラグと電気的に接続されている抵抗変化素子と、
前記抵抗変化素子上に形成され、前記第２電極と電気的に接続されている第２の配線と、
前記第２のプラグ上に形成され、前記第２のプラグと電気的に接続されている第３の配線とを備え、
前記第１のプラグの上面と前記第２のプラグの上面とが略同一平面内に形成され、かつ前記第２の配線の上面と前記第３の配線の上面とが略同一平面内に形成されている、
不揮発性記憶素子。
【請求項１１】
前記第１のプラグ及び前記第２のプラグがタングステン又は銅のいずれかを含む、
請求項１０に記載の不揮発性記憶素子。
【請求項１２】
前記抵抗変化層は、酸素不足型タンタル酸化物、酸素不足型ハフニウム酸化物、及び酸素不足型ジルコニウム酸化物のうちの１つ以上の遷移金属酸化物を含む、
請求項１０に記載の不揮発性記憶素子。
【請求項１３】
前記抵抗変化層は、第１の遷移金属酸化物で構成されている第１の抵抗変化層と、
前記第１の抵抗変化層より酸素不足度が小さい第２の遷移金属酸化物で構成される第２の抵抗変化層とを有する、
請求項１２に記載の不揮発性記憶素子。
【請求項１４】
さらに、前記抵抗変化素子を構成する少なくとも前記抵抗変化層の側壁を被覆し、絶縁性かつ酸素バリア性を有する保護層を備える、
請求項１０に記載の不揮発性記憶素子。
【請求項１５】
前記第２電極が貴金属から構成されている、
請求項１０に記載の不揮発性記憶素子。
【請求項１６】
第１方向に延びる複数の第１の配線と、
前記複数の第１の配線上に配置され、各々が、前記複数の第１の配線のうちのいずれか１つと電気的に接続されている、複数の第１のプラグと、
前記複数の第１の配線上に配置され、各々が、前記複数の第１の配線のうちのいずれか１つと電気的に接続されている、複数の複数の第２のプラグと、
前記複数の第１のプラグ上に配置され、各々が、第１電極、第２電極、及び前記第１電極と前記第２電極とに挟持され前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する抵抗変化層を有し、前記第１電極が前記複数の第１プラグのうちのいずれか１つと電気的に接続されている、複数の抵抗変化素子と、
前記複数の抵抗変化素子上に前記第１方向と交差する第２方向に延び、各々が、複数の抵抗変化素子の前記第２電極と電気的に接続されている、複数の第２の配線と、
前記複数の第２のプラグ上に前記第２方向に延び、前記複数の第２のプラグと電気的に接続されている、第３の配線とを備え、
前記複数の第１のプラグの上面と前記複数の第２のプラグの上面とが略同一平面内にあり、かつ前記複数の第２の配線の上面と前記複数の第３の配線の上面とが略同一平面内にある、
不揮発性記憶装置。
【請求項１７】
各々が、半導体層を含んで構成され、かつ前記複数の抵抗変化素子のうちのいずれか１つと電気的に接続されている、複数のダイオード素子をさらに備える
請求項１６に記載の不揮発性記憶装置。
【請求項１８】
前記半導体層は、窒素不足型シリコン窒化物を含む
請求項１７に記載の不揮発性記憶装置。
【請求項１】
第１の配線を形成する第１工程と、
前記第１の配線上に第１の層間絶縁層を形成し、前記第１の層間絶縁層中に、前記第１の配線に電気的に接続される第１のプラグ及び第２のプラグを、前記第１のプラグ及び第２のプラグの上面が略同一平面内になるように形成する第２工程と、
前記第１のプラグ上に、第１電極と第２電極と抵抗変化層とを有し、前記第１電極が前記第１のプラグと電気的に接続されている抵抗変化素子を形成する第３工程と、
前記抵抗変化素子及び前記第１の層間絶縁層上に第２の層間絶縁層を形成し、前記第２の層間絶縁層中に前記第２電極に電気的に接続される第２の配線と前記第２のプラグに電気的に接続される第３の配線とを、前記第２の配線及び前記第３の配線の上面が略同一平面内になるように形成する第４工程と、
を含む不揮発性記憶素子の製造方法。
【請求項２】
前記第３工程において、
前記第１電極と前記抵抗変化層との間に、前記第１電極に電気的に接続される半導体層と、前記半導体層と前記抵抗変化層とに挟持される中間電極とを形成し、
前記第１電極と前記半導体層と前記中間電極とは、ダイオード素子を構成し、
前記中間電極と前記抵抗変化層と前記第２電極とは、前記抵抗変化素子を構成する
請求項１に記載の不揮発性記憶素子の製造方法。
【請求項３】
前記第３工程の後かつ前記第４工程の前に、
前記抵抗変化素子を構成する少なくとも前記抵抗変化層の側壁を被覆し、絶縁性かつ酸素バリア性を有する保護層を形成する第５工程を含む
請求項１に記載の不揮発性記憶素子の製造方法。
【請求項４】
前記第５工程において、
前記抵抗変化素子を含む前記第１の層間絶縁層上に前記保護層を堆積させ、
前記抵抗変化素子の側壁部分以外の前記保護層を除去する、
請求項３に記載の不揮発性記憶素子の製造方法。
【請求項５】
前記第４工程において、前記第２電極と前記第２の配線とに挟持され、前記第２電極に電気的に接続される半導体層を形成し、
前記第２電極と前記半導体層と前記第２の配線とは、ダイオード素子を構成する
請求項１に記載の不揮発性記憶素子の製造方法。
【請求項６】
前記第１工程において、前記第１の配線を銅で構成する、
請求項１に記載の不揮発性記憶素子の製造方法。
【請求項７】
第１方向に延びる複数の第１の配線を設ける第１工程と、
前記複数の第１の配線上に第１の層間絶縁層を形成し、前記第１の層間絶縁層中に、各々が前記複数の第１の配線のうちのいずれか１つに電気的に接続される複数の第１のプラグ及び複数の第２のプラグを、前記複数の第１のプラグ及び複数の第２のプラグの上面が略同一平面内になるように形成する第２工程と、
前記複数の第１のプラグ上に、各々が、第１電極と第２電極と抵抗変化層とを有し、前記第１電極が前記複数の第１のプラグのうちのいずれか１つと電気的に接続されている複数の抵抗変化素子を形成する第３工程と、
前記複数の抵抗変化素子及び前記第１の層間絶縁層上に第２の層間絶縁層を形成し、前記第２の層間絶縁層中に、各々が複数の前記抵抗変化素子の前記第２電極と電気的に接続される複数の第２の配線と、前記複数の第２のプラグと電気的に接続される第３の配線とを、前記複数の第２の配線及び前記第３の配線の上面が略同一平面内にあって、前記第１方向と交差する第２方向に延びるように形成する第４工程と、
を含む不揮発性記憶装置の製造方法。
【請求項８】
各々が、半導体層を含んで構成されかつ前記複数の抵抗変化素子のうちの対応する抵抗変化素子と電気的に接続されている複数のダイオード素子を形成する第５工程をさらに含む
請求項７に記載の不揮発性記憶装置の製造方法。
【請求項９】
前記第１工程において、前記第１の配線を銅で構成する、
請求項７に記載の不揮発性記憶装置の製造方法。
【請求項１０】
第１の配線と、
前記第１の配線上に形成され、前記第１の配線に接続される第１のプラグ及び第２のプラグと、
第１電極、第２電極、及び前記第１電極と前記第２電極とに挟持され前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する抵抗変化層を有し、前記第１のプラグ上に形成され、前記第１電極が前記第１のプラグと電気的に接続されている抵抗変化素子と、
前記抵抗変化素子上に形成され、前記第２電極と電気的に接続されている第２の配線と、
前記第２のプラグ上に形成され、前記第２のプラグと電気的に接続されている第３の配線とを備え、
前記第１のプラグの上面と前記第２のプラグの上面とが略同一平面内に形成され、かつ前記第２の配線の上面と前記第３の配線の上面とが略同一平面内に形成されている、
不揮発性記憶素子。
【請求項１１】
前記第１のプラグ及び前記第２のプラグがタングステン又は銅のいずれかを含む、
請求項１０に記載の不揮発性記憶素子。
【請求項１２】
前記抵抗変化層は、酸素不足型タンタル酸化物、酸素不足型ハフニウム酸化物、及び酸素不足型ジルコニウム酸化物のうちの１つ以上の遷移金属酸化物を含む、
請求項１０に記載の不揮発性記憶素子。
【請求項１３】
前記抵抗変化層は、第１の遷移金属酸化物で構成されている第１の抵抗変化層と、
前記第１の抵抗変化層より酸素不足度が小さい第２の遷移金属酸化物で構成される第２の抵抗変化層とを有する、
請求項１２に記載の不揮発性記憶素子。
【請求項１４】
さらに、前記抵抗変化素子を構成する少なくとも前記抵抗変化層の側壁を被覆し、絶縁性かつ酸素バリア性を有する保護層を備える、
請求項１０に記載の不揮発性記憶素子。
【請求項１５】
前記第２電極が貴金属から構成されている、
請求項１０に記載の不揮発性記憶素子。
【請求項１６】
第１方向に延びる複数の第１の配線と、
前記複数の第１の配線上に配置され、各々が、前記複数の第１の配線のうちのいずれか１つと電気的に接続されている、複数の第１のプラグと、
前記複数の第１の配線上に配置され、各々が、前記複数の第１の配線のうちのいずれか１つと電気的に接続されている、複数の複数の第２のプラグと、
前記複数の第１のプラグ上に配置され、各々が、第１電極、第２電極、及び前記第１電極と前記第２電極とに挟持され前記第１電極と前記第２電極との間に与えられる電気的信号に基づいて高抵抗状態と前記高抵抗状態より抵抗値が低い低抵抗状態との間を可逆的に変化する抵抗変化層を有し、前記第１電極が前記複数の第１プラグのうちのいずれか１つと電気的に接続されている、複数の抵抗変化素子と、
前記複数の抵抗変化素子上に前記第１方向と交差する第２方向に延び、各々が、複数の抵抗変化素子の前記第２電極と電気的に接続されている、複数の第２の配線と、
前記複数の第２のプラグ上に前記第２方向に延び、前記複数の第２のプラグと電気的に接続されている、第３の配線とを備え、
前記複数の第１のプラグの上面と前記複数の第２のプラグの上面とが略同一平面内にあり、かつ前記複数の第２の配線の上面と前記複数の第３の配線の上面とが略同一平面内にある、
不揮発性記憶装置。
【請求項１７】
各々が、半導体層を含んで構成され、かつ前記複数の抵抗変化素子のうちのいずれか１つと電気的に接続されている、複数のダイオード素子をさらに備える
請求項１６に記載の不揮発性記憶装置。
【請求項１８】
前記半導体層は、窒素不足型シリコン窒化物を含む
請求項１７に記載の不揮発性記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【公開番号】特開２０１３−６２３２７（Ｐ２０１３−６２３２７Ａ）
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願番号】特願２０１１−１９８８６６（Ｐ２０１１−１９８８６６）
【出願日】平成２３年９月１２日（２０１１．９．１２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願日】平成２３年９月１２日（２０１１．９．１２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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