半導体装置
【課題】並列駆動構成のＩ／Ｏバッファから出力される信号を安定化し、信頼性を向上する。
【解決手段】Ｉ／Ｏセル２は、１つの出力信号を正転信号と反転信号からなる相補信号として出力する相補型Ｉ／Ｏセルからなり、２つのＩ／Ｏセル２が並列接続された構成からなる。２つのＩ／Ｏセル２の出力部となるインバータ６の出力部は、配線１７によってそれぞれ接続されており、２つのＩ／Ｏセル２の出力部となるインバータ７の出力部は、配線１８によってそれぞれ接続されている。配線１７は、Ｉ／Ｏセル２の下辺側に２つのＩ／Ｏセル２を横断するように形成され。配線１８は、該配線１７の上方に形成されており、２つのＩ／Ｏセル２を横断するように形成されている。また、配線１７の配線長と配線１８の配線長は、略同等となるようにレイアウトされている。
【解決手段】Ｉ／Ｏセル２は、１つの出力信号を正転信号と反転信号からなる相補信号として出力する相補型Ｉ／Ｏセルからなり、２つのＩ／Ｏセル２が並列接続された構成からなる。２つのＩ／Ｏセル２の出力部となるインバータ６の出力部は、配線１７によってそれぞれ接続されており、２つのＩ／Ｏセル２の出力部となるインバータ７の出力部は、配線１８によってそれぞれ接続されている。配線１７は、Ｉ／Ｏセル２の下辺側に２つのＩ／Ｏセル２を横断するように形成され。配線１８は、該配線１７の上方に形成されており、２つのＩ／Ｏセル２を横断するように形成されている。また、配線１７の配線長と配線１８の配線長は、略同等となるようにレイアウトされている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｉ／Ｏ(Input/Output)セルの信頼性の向上化技術に関し、特に、２つのＩ／Ｏセルを並列接続した並列駆動構成のＩ／Ｏセルにおける出力信号の安定化に有効な技術に関する。
【背景技術】
【０００２】
パーソナルコンピュータ、デジタルカメラ、あるいはカーナビゲーションシステムなどの電子システムには、記憶装置としてＤＲＡＭ(Dynamic Random Access Memory)などの揮発性半導体メモリが広く用いられている。
【０００３】
たとえば、パーソナルコンピュータでは、メモリモジュール基板と呼ばれる基板上に複数個の揮発性半導体メモリが実装されており、該メモリモジュール基板外部に設けられた半導体装置に設けられたメモリコントローラ部によって該揮発性半導体メモリのリード／ライト動作が制御される。
【０００４】
たとえば、パーソナルコンピュータでは、複数の揮発性半導体メモリが実装されたメモリモジュール基板を、メイン基板のコネクタを介して接続し、該メイン基板上に実装された半導体装置に設けられたメモリコントローラ部によって該揮発性半導体メモリのリード／ライト動作が制御される構成となっている。
【０００５】
一方、デジタルカメラ、あるいはカーナビゲーションシステムなどの場合には、メモリの拡張性は不要であるので、複数個の揮発性半導体メモリと該揮発性半導体メモリのリード／ライト動作を制御するメモリコントローラ部とが同じ基板に搭載された、いわゆるオンボード構成となっている。
【０００６】
また、メモリコントローラ部に設けられたＩ／Ｏセル（Ｉ／Ｏバッファ）として、たとえば、１つの出力信号を、正転信号とその反転信号からなる相補信号として出力する、いわゆる相補型Ｉ／Ｏセルが用いられているもの知られている。
【０００７】
なお、この種のＩ／Ｏセルとしては、複数の入出力セルを相互に出力して高駆動能力の入出力バッファや高電流対応の電源セルなどを実現するものも知られている(たとえば、特許文献１参照)。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平６−４５５６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところが、上記のようなＩ／Ｏセルによる揮発性半導体メモリの駆動技術では、次のような問題点があることが本発明者により見い出された。
【００１０】
前述したオンボード構成の揮発性半導体メモリでは、メモリを拡張することがなく、かつ同一基板上にメモリとメモリコントローラ部とが搭載されているために、該揮発性半導体メモリに最適な駆動能力のＩ／Ｏセルを選定することができる。
【００１１】
一方、メモリモジュール基板をコネクタを介してメイン基板に接続する構成の場合、負荷容量などが変動してしまい、オンボード構成で用いられるＩ／Ｏセルを流用すると、Ｉ／Ｏセルの駆動能力が不足してしまう可能性がある。
【００１２】
特に、メモリモジュール基板に実装される揮発性半導体メモリの個数などが大幅に増減すると、それに伴い、負荷容量も大きく異なってしまうことになり、それに対応することができなくなってしまう。
【００１３】
Ｉ／Ｏセルにおける駆動能力の不足を解消するには、高駆動能力のＩ／Ｏセルを再設計する必要があるが、再設計により工数の増加、設計期間の長期化、およびコストの向上などが発生し、現実的ではない。
【００１４】
そこで、既存のＩ／Ｏセルを用いながら相補型Ｉ／Ｏセルにおける駆動電流の増強する技術として、２つの相補型Ｉ／Ｏセルを並列接続する技術が知られている。
【００１５】
相補型Ｉ／Ｏセルは、正転信号を出力する正転インバータ部、およびその反転信号を出力する反転インバータ部を備えた構成からなる。
【００１６】
相補型Ｉ／Ｏセルを並列接続する際には、２つの隣り合う相補型Ｉ／Ｏセルに設けられた正転インバータ部の出力部を正転信号を出力する正転信号用パッドにそれぞれ接続すると共に、該２つの相補型Ｉ／Ｏセルにそれぞれ設けられた反転インバータ部の出力部を反転信号を出力する反転信号用パッドに接続する構成が考えられる。
【００１７】
しかしながら、正転インバータ部の出力部、および反転インバータ部の出力部の接続については、何ら考慮されずに配線接続されており、その結果、配線長の不均一による信号遅延などが生じてしまう恐れがある。
【００１８】
これにより、揮発性半導体メモリへの読み出し/書き込みなどの動作不良が発生してしまう恐れがあり、電子システムにおける信頼性が低下してしまうという問題がある。
【００１９】
本発明の目的は、２つのＩ／Ｏセルを並列接続した並列駆動構成のＩ／Ｏバッファから出力される信号を安定化し、信頼性を向上することのできる技術を提供することにある。
【００２０】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２２】
本発明は、主面を有する半導体チップと、該主面の周囲に沿って形成された複数の入出力回路セルと、該複数の入出力回路セルに囲まれるように、主面に形成された内部回路と、複数の入出力回路セルの各々に対応した領域に配置された複数の電極パッドとを有し、該複数の入出力回路セルは、互いに隣接して配置された第１入出力回路セルと、第２入出力回路セルとを有し、第１、および第２入出力回路セルにそれぞれ対応した領域に、所定の間隔を持って配置された第１電極パッドと第２電極パッドとを有し、第１、および第２入出力回路セルは、内部回路から出力される同一信号に応じて、位相が互いに異なる相補信号を出力する第１インバータ回路と、第２インバータ回路とを有し、第１入出力回路セルの第１インバータ回路の出力と第２入出力回路セルの第１インバータ回路の出力とは、電極パッドを構成する配線層よりも下層の第１配線により第１電極パッドに共通接続され、第１入出力回路セルの第２インバータ回路の出力と第２入出力回路セルの第２インバータ回路の出力とは、第１配線と同層に形成された第２配線により第２電極パッドに共通接続され、第１電極パッドは、半導体チップの周囲に沿う方向において、第１入出力回路セルの第１インバータ回路の出力と、第２入出力回路セルの第１インバータ回路の出力との間に配置され、第２電極パッドは、半導体チップの周囲に沿う方向において、第１入出力回路セルの第２インバータ回路の出力と、第２入出力回路セルの第２インバータ回路の出力との間に配置され、第１電極パッドと第２入出力回路セルの第１インバータ回路の出力とを接続する第１配線は、第１、および第２入出力回路セルが形成された領域を横断するように形成され、第２電極パッドと第１入出力回路セルの第２インバータ回路の出力とを接続する第２配線は、第１、および第２入出力回路セルが形成された領域を横断するように形成されているものである。
【００２３】
また、本発明は、第１および第２入出力回路セル間に電源セルが形成され、第１電極パッドと第２入出力回路セルの第１インバータ回路の出力とを接続する第１配線は、電源セル上を横断するように形成され、第２電極パッドと第１入出力回路セルの第２インバータ回路の出力とを接続する第２配線は、電源セル上を横断するように形成されているものである。
【００２４】
さらに、本願のその他の発明の概要を簡単に示す。
【００２５】
本発明は、第１および第２電極パッドが、電源セルを挟んで、電源セルの両側に配置されているものである。
【００２６】
また、本発明は、第１、および第２電極パッドが、アルミニウムを主成分とする金属膜で形成されているものである。
【００２７】
さらに、本発明は、第１、および第２電極パッドのそれぞれに接続された再配線層を更に有し、再配線層上にはんだバンプが形成されているものである。
【００２８】
また、本発明は、内部回路から出力される同一信号が、クロック信号であるものである。
【発明の効果】
【００２９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３０】
（１）並列駆動構成のＩ／Ｏセルから出力される信号を、ノイズなどが少ない安定した波形にすることができる。
【００３１】
（２）上記（１）により、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施の形態１による半導体チップに設けられたＩ／Ｏ領域のレイアウトの一例を示す説明図である。
【図２】図１のＩ／Ｏ領域に設けられた２つのＩ／Ｏセルにおける構成の一例を示す説明図である。
【図３】図２のＩ／Ｏセルが配置される領域におけるレイアウトの一例を示す説明図である。
【図４】図３のＡ−Ａ’断面を模式的に示した説明図である。
【図５】図３のＢ−Ｂ’断面を模式的に示した説明図である。
【図６】図３のＣ−Ｃ’断面を模式的に示した説明図である。
【図７】図２のＩ／Ｏセルを用いて構成された半導体装置の一例を示す説明図である。
【図８】本発明の実施の形態２によるＩ／Ｏセルが配置される領域におけるレイアウトの一例を示す説明図である。
【図９】本発明の実施の形態３によるＩ／Ｏセルにおける構成の一例を示す説明図である。
【図１０】図９のＩ／Ｏセルに接続されるエリアバンプ端子における構成の一例を示す説明図である。
【図１１】図９のＩ／Ｏセルに接続されるボンディングパッドが形成された構成の一例を示した説明図である。
【図１２】本発明の実施の形態４によるＩ／Ｏセルにおけるレイアウトの一例を示す説明図である。
【図１３】図１２のＩ／Ｏセルにおけるレイアウトの他の例を示す説明図である。
【発明を実施するための形態】
【００３３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３４】
《発明の概要》
本発明の半導体装置は、主面を有する半導体チップ（半導体チップ１）と、前記主面の周囲に沿って形成された複数の入出力回路セル（Ｉ／Ｏセル２）と、前記複数の入出力回路セルに囲まれるように、前記主面に形成された内部回路と、前記複数の入出力回路セルの各々に対応した領域に配置された複数の電極パッドとを有した構成からなる。
【００３５】
前記複数の入出力回路セルは、互いに隣接して配置された第１入出力回路セルと、第２入出力回路セルとを有し、前記第１、および前記第２入出力回路セルにそれぞれ対応した領域に、所定の間隔を持って配置された第１電極パッド（エリアバンプ端子ｐａｄＴ）と第２電極パッド（エリアバンプ端子ｐａｄｃＴ）とを有している。
【００３６】
前記第１、および前記第２入出力回路セルは、前記内部回路から出力される同一信号に応じて、位相が互いに異なる相補信号を出力する第１インバータ回路（インバータ５、インバータ６）と第２インバータ回路（インバータ７）とを有し、前記第１入出力回路セルの第１インバータ回路の出力と、前記第２入出力回路セルの第１インバータ回路の出力は、前記電極パッドを構成する配線層よりも下層の第１配線（配線１７）により前記第１電極パッドに共通接続され、前記第１入出力回路セルの第２インバータ回路の出力と、前記第２入出力回路セルの第２インバータ回路の出力は、前記第１配線と同層に形成された第２配線（配線１８）により前記第２電極パッドに共通接続されている。
【００３７】
前記第１電極パッドは、前記半導体チップの周囲に沿う方向において、前記第１入出力回路セルの第１インバータ回路の出力と、前記第２入出力回路セルの第１インバータ回路の出力との間に配置され、前記第２電極パッドは、前記半導体チップの周囲に沿う方向において、前記第１入出力回路セルの第２インバータ回路の出力と、前記第２入出力回路セルの第２インバータ回路の出力との間に配置され、前記第１電極パッドと前記第２入出力回路セルの第１インバータ回路の出力とを接続する前記第１配線は、前記第１、および前記第２入出力回路セルが形成された領域を横断するように形成されている。
【００３８】
前記第２電極パッドと前記第１入出力回路セルの第２インバータ回路の出力とを接続する前記第２配線は、前記第１、および前記第２入出力回路セルが形成された領域を横断するように形成された構成からなる。
【００３９】
（実施の形態１）
図１は、本発明の実施の形態１による半導体チップに設けられたＩ／Ｏ領域のレイアウトの一例を示す説明図、図２は、図１のＩ／Ｏ領域に設けられた２つのＩ／Ｏセルにおける構成の一例を示す説明図、図３は、図２のＩ／Ｏセルが配置される領域におけるレイアウトの一例を示す説明図、図４は、図３のＡ−Ａ’断面を模式的に示した説明図、図５は、図３のＢ−Ｂ’断面を模式的に示した説明図、図６は、図３のＣ−Ｃ’断面を模式的に示した説明図、図７は、図２のＩ／Ｏセルを用いて構成された半導体装置の一例を示す説明図である。
【００４０】
本実施の形態１において、半導体装置に設けられる半導体チップ１における４つの辺部には、図１に示すように、Ｉ／Ｏ領域１ａがそれぞれ設けられている。半導体チップ１には、Ｉ／Ｏ領域１ａに囲まれるように複数の内部回路が形成されている。内部回路は、たとえば、ＣＰＵ、およびＡ／Ｄ変換器、タイマなどの周辺回路などからなる。
【００４１】
また、Ｉ／Ｏ領域１ａには、外部とのインタフェースである複数のＩ／Ｏセル２が直線状にそれぞれ設けられた構成からなる。Ｉ／Ｏセル２は、たとえば、長方形状からなり、一方の短辺側が半導体チップ１の任意の１つの辺と平行となるように直線状に配列されている。
【００４２】
半導体チップ１の表面には、はんだバンプなどからなる複数のエリアバンプが形成されている。これらエリアバンプは、任意の長方形の領域毎に、半導体チップ１の外周辺、およびそれより内側にグリッド状に配列されたエリアバンプ構造の半導体装置となる。
【００４３】
図２は、図１の半導体チップ１における２つのＩ／Ｏセル２（図１の点線で示す領域）における構成の一例を示す説明図である。なお、図２では、Ｉ／Ｏセル２の出力バッファ部のみを示した図となるが、該Ｉ／Ｏセル２は、外部からの入力信号をバッファする入力バッファ（図示せず）も設けた構成となっている。
【００４４】
Ｉ／Ｏセル２は、１つの出力信号を、正転信号とその反転信号からなる相補信号として出力する、いわゆる相補型Ｉ／Ｏセルからなる。２つのＩ／Ｏセル２は、並列接続されており、駆動力を向上させる構成となっている。
【００４５】
Ｉ／Ｏセル２は、図示するように、インバータ３〜７、およびレベルアップシフタ８から構成されている。インバータ３は、電源電圧ＶＤＤ−基準電位ＶＳＳの振幅で動作するインバータであり、インバータ４〜７は、電源電圧ＶＣＣＱ−基準電位ＶＳＳの振幅で動作するインバータである。これらインバータ３〜７は、入力部から入力された信号を反転信号として出力部から出力する。
【００４６】
２つのＩ／Ｏセル２にそれぞれ設けられたインバータ３において、該インバータ３の入力部には、入力端子ｄｉｎが接続されている。そして、左側のＩ／Ｏセル２において、該インバータ３の出力部には、レベルアップシフタ８の入力部が接続されている。レベルアップシフタ８の出力部には、インバータ４の入力部が接続されている。入力端子ｄｉｎは、半導体装置のロジック回路から出力される信号が入力される。
【００４７】
レベルアップシフタ８は、電源電圧ＶＤＤ−基準電位ＶＳＳの振幅を、電源電圧ＶＣＣＱ−基準電位ＶＳＳの振幅に変換する。電源電圧ＶＤＤは、半導体装置における論理回路の動作電圧であり、たとえば、１．２Ｖ程度の電圧レベルである。また、電源電圧ＶＣＣＱは、たとえば、１．５Ｖ程度の電圧レベルであり、外部電源として供給される電圧である。
【００４８】
インバータ４の出力部には、インバータ５，７の入力部がそれぞれ接続されており、該インバータ７の出力部には、出力端子ｐａｄｃ１が接続されている。また、インバータ５の出力部には、インバータ６の入力部が接続されており、該インバータ６の出力部には、出力端子ｐａｄ１が接続されている。出力端子ｐａｄ１は、Ｉ／Ｏセル２の出力信号が出力される端子であり、出力端子ｐａｄｃ１は、Ｉ／Ｏセル２の反転出力信号が出力される端子である。
【００４９】
また、図２の右側に示すＩ／Ｏセル２については、インバータ６の出力部が出力端子ｐａｄ２に接続され、インバータ７の出力部が出力端子ｐａｄｃ２に接続される以外は、図２の左側のＩ／Ｏセル２と同様の接続構成となっている。
【００５０】
出力端子ｐａｄ１と出力端子ｐａｄ２とは、複数の配線からなる配線１７によってそれぞれ接続されており、出力端子ｐａｄｃ１と出力端子ｐａｄｃ２とは、複数の配線からなる配線１８によってそれぞれ接続されている。
【００５１】
また、配線１７は、エリアバンプ端子ｐａｄＴ(図３)に接続されており、配線１８は、エリアバンプ端子ｐａｄｃＴ(図３)に接続されている。これら配線１７，１８は、配線の折れ曲がり部が図示するように、９０°ではなく、たとえば、４５°程度の折れ曲がり角度となるようにそれぞれ形成されている。
【００５２】
２つのＩ／Ｏセル２の間には、電源セル２１が設けられている。この電源セル２１は、インバータ５〜７に供給する電源電圧ＶＣＣＱを生成する。また、２つのＩ／Ｏセル２の上部には、配線１５，１６(図３)が設けられている。配線１５は、基準電位ＶＳＳが接続される配線であり、配線１６は、電源電圧ＶＤＤが接続される配線である。
【００５３】
図３は、図２のＩ／Ｏセル２が配置される領域におけるレイアウトの一例を示す説明図である。
【００５４】
図３の左側に示すＩ／Ｏセル２のレイアウト領域には、上方から下方にかけて、エリアバンプ９〜１１がそれぞれレイアウトされている。また、図３の右側に示すＩ／Ｏセル２のレイアウト領域には、上方から下方にかけて、エリアバンプ１２〜１４がそれぞれレイアウトされている。
【００５５】
エリアバンプ９は、基準電位ＶＳＳが接続されるバンプであり、エリアバンプ１０は、基準電位ＶＳＳＱが接続されるバンプである。エリアバンプ１１は、Ｉ／Ｏセル２の出力信号が出力されるバンプである。
【００５６】
また、エリアバンプ１２は、電源電圧ＶＤＤが接続されるバンプであり、エリアバンプ１３は、Ｉ／Ｏセル２の反転出力信号が出力されるバンプであり、エリアバンプ１４は、基準電位ＶＣＣＱが接続されるバンプである。
【００５７】
エリアバンプ９，１２の上方には、基準電位ＶＳＳが接続される配線１５がレイアウトされており、該配線１５の上方には、電源電圧ＶＤＤが接続される配線１６がレイアウトされている。エリアバンプ９は、接続端子ｐａｄｖｓｓを介して配線１５に接続されており、エリアバンプ１２は、接続端子ｐａｄｖｄｄを介して配線１６に接続されている。
【００５８】
エリアバンプ１１の左上方には、出力端子ｐａｄ１が形成されており、エリアバンプ１４の左上方には、出力端子ｐａｄ２が形成されている。また、エリアバンプ１１の右上方には、出力端子ｐａｄｃ１が形成されており、エリアバンプ１４の右上方には、出力端子ｐａｄｃ２が形成されている。
【００５９】
エリアバンプ１１の右上部には、エリアバンプ端子ｐａｄＴが形成されており、エリアバンプ１３の左下部には、エリアバンプ端子ｐａｄｃＴが形成されている。出力端子ｐａｄ１、出力端子ｐａｄ２、およびエリアバンプ端子ｐａｄＴは、配線１７によってそれぞれ接続されている。
【００６０】
また、出力端子ｐａｄｃ１、出力端子ｐａｄｃ２、ならびにエリアバンプ端子ｐａｄＴは、配線１８によってそれぞれ接続されている。このように、２つのＩ／Ｏセル２における出力端子ｐａｄ１，ｐａｄ２、および出力端子ｐａｄｃ１，ｐａｄｃ２はそれぞれ共通接続されており、２つのＩ／Ｏセル２から出力される信号を出力することにより、駆動力を向上させる構成となっている。
【００６１】
配線１７は、図３のＩ／Ｏセル２におけるレイアウト領域の下辺側に２つのＩ／Ｏセル２を横断するように形成されている。配線１８は、該配線１７の上方に形成されており、配線１７と同様に、２つのＩ／Ｏセル２を横断するように形成されている。また、配線１７の配線長と配線１８の配線長は、略同等となるようにレイアウトされている。
【００６２】
また、エリアバンプ端子ｐａｄＴは、出力端子ｐａｄ１と出力端子ｐａｄ２との略中点となるようにレイアウトされており、同様に、エリアバンプ端子ｐａｄｃＴは、出力端子ｐａｄｃ１と出力端子ｐａｄｃ２との略中点となるようにレイアウトされている。
【００６３】
このようなレイアウトとすることのよって、エリアバンプ端子ｐａｄＴ，ｐａｄｃＴにおける配線負荷を略均等にすることができ、Ｉ／Ｏセル２における出力波形の乱れを防止することができる。また、配線１７と配線１８との配線長を等しくすることにより、エリアバンプ端子ｐａｄＴ，ｐａｄｃＴから出力される信号の遅延などを防止することができる。
【００６４】
さらに、配線１７，１８の折れ曲がり部を、４５°程度の緩やかな折れ曲がり角度となるようにそれぞれ形成したことによって、配線の折れ曲がり部を９０°とした場合に比べて配線長を短くすることが可能となり、配線の折れ曲がり部における電流集中を低減することができる。
【００６５】
また、図３において、２つのＩ／Ｏセル２におけるレイアウト領域の略中央部には、上方から下方にかけて、基準電位ＶＳＳＱが接続される配線１９，２０がそれぞれレイアウトされている。
【００６６】
左側のＩ／Ｏセル２にレイアウトされた配線１９には、接続端子ｐａｄｖｓｓｑを介してエリアバンプ１０が接続されている。また、右側のＩ／Ｏセル２にレイアウトされた配線２０は、接続端子ｐａｄｖｓｓｑを介して該Ｉ／Ｏセル２の右側にレイアウトされたＩ／Ｏセル２（図示せず）上に形成されたエリアバンプ１０が接続されている。
【００６７】
また、２つのＩ／Ｏセル２の間には、上方から下方にかけて、インバータ５〜７(図２)に電源を供給する電源電圧ＶＣＣＱを生成する電源セル２１がレイアウトされており、該電源セル２１の上部には、入力端子ｄｉｎが形成されている。
【００６８】
入力端子ｄｉｎにおいても、左側のＩ／Ｏセル２に設けられたインバータ３の入力部から入力端子ｄｉｎまでの配線長と右側のＩ／Ｏセル２に設けられたインバータ３の入力部から入力端子ｄｉｎまでの配線長とが略等しくなるようにレイアウトされている。これによって、左右のインバータ３に入力される信号の遅延を低減することができる。また、電源セル２１の下部に形成された電源端子ｐａｄｖｃｃｑには、エリアバンプ１４が接続されている。
【００６９】
図４〜図６は、図３のＡ−Ａ’断面、Ｂ−Ｂ’断面、ならびにＣ−Ｃ’断面を模式的に示した断面図である。
【００７０】
半導体チップ１は、図４〜図６に示すように、多層配線構造からなり、該半導体チップ１の最下層には、ＭＩＳＦＥＴなどが形成される半導体層２２を有する。
【００７１】
そして、半導体層２２の上方には、該半導体層２２にタングステンプラグ２３を介して電気的に接続された銅を主成分とする第１層配線２４が形成されている。第１層配線２４の上方には、銅プラグ２５を介して電気的に接続された銅を主成分とする第２層配線２６が形成されている。基準電位ＶＳＳＱが接続される配線１９，２０は、第２層配線２６に形成されている。
【００７２】
第２層配線２６の上方には、銅プラグ２７を介して電気的に接続された銅を主成分とする第３層配線２８が形成されている。同様に、第３層配線２８の上方には、銅プラグ２９を介して電気的に接続された銅を主成分とする第４層配線３０が形成されている。
【００７３】
第４層配線３０の上方には、銅プラグ３１を介して電気的に接続された銅を主成分とする第５層配線３２が形成されている。基準電位ＶＳＳが接続される配線１５、および電源電圧ＶＤＤが接続される配線１６は、第５層配線３２にそれぞれ形成されている。
【００７４】
さらに、第５層配線３２の上方には、銅プラグ３３を介して電気的に接続された銅を主成分とする第６層配線３４が形成されている。この第６層配線３４には、出力端子ｐａｄ１、出力端子ｐａｄ２、エリアバンプ端子ｐａｄＴが接続される配線１７、ならびに出力端子ｐａｄｃ１、出力端子ｐａｄｃ２、エリアバンプ端子ｐａｄｃＴが接続される配線１８がそれぞれ形成されている。また、第６層配線３４の上方には、銅プラグ３５を介して電気的に接続された銅を主成分とする第７層配線３６が形成されている。
【００７５】
半導体層２２と第１層配線２４との間、第１層配線２４と第２層配線２６との間、第２層配線２６と第３層配線２８との間、第３層配線２８と第４層配線３０との間、第４層配線３０と第５層配線３２との間、第５層配線３２と第６層配線３４との間、および第６層配線３４と第７層配線３６との間(配線層間)には、たとえば、シリコン酸化膜などの図示しない絶縁膜が形成されている。
【００７６】
そして、第７層配線３６の上方には、再配線層３７が形成されている。この再配線層３７は、第７層配線３６に、Ｃｒ(クローム)／Ｎｉ(ニッケル)などのバリアメタルを介して電気的に接続された銅を主成分とする配線層である。
【００７７】
再配線層３７上には、図示していないが、更なるポリイミドなどの有機系絶縁膜が形成され、該ポリイミドなどの有機系絶縁膜の一部が開口され、図示のような丸型のランド形状の再配線の表面が露出する。これら再配線層３７は、エリアバンプが形成されるバンプ用パッドや該バンプパッドが接続される接続端子、入力端子、または出力端子などとなる。
【００７８】
たとえば、図４の再配線層３７は、右から左にかけて、エリアバンプ９〜１１が形成されるバンプ用パッドであり、図５の再配線層３７は、右から左にかけて、接続端子ｐａｄｖｓｓｑ、電源端子ｐａｄｖｃｃｑ、および接続端子ｐａｄｖｓｓｑとなり、図６の再配線層３７は、電源端子ｐａｄｖｃｃｑとなる。
【００７９】
図７は、Ｉ／Ｏセル２を用いて構成された半導体装置３８の一例を示す説明図である。
【００８０】
半導体装置３８は、Ｉ／Ｏセル２(図２)を有したＩ／Ｏ領域１ａ、メモリコントローラ３９、メモリコントローラインタフェース４０、ＣＰＵ（図示せず）、およびロジック回路（図示せず）などを有する構成からなる。半導体装置３８には、半導体メモリ４１が外部接続されている。
【００８１】
半導体メモリ４１は、たとえば、ダブルデータレート(DDR)モードという高速なデータ転送機能を有したＤＤＲ−ＤＲＡＭ (Double-Data-Rate Synchronous Dynamic Random Access Memory)などの揮発性メモリからなる。
【００８２】
メモリコントローラ３９は、半導体メモリ４１におけるリード動作／ライト動作などのすべての制御を司る。メモリコントローラインタフェース４０は、メモリコントローラ３９と半導体メモリ４１とのインタフェースである。
【００８３】
メモリコントローラインタフェース４０は、クロック生成回路４２、フリップフロップ４３，４４，４５、位相シフタ４６、ＤＬＬ(Delay Locked Loop）回路４７、およびバッファ４８から構成されている。
【００８４】
まず、半導体メモリ４１にデータを書き込むライト動作について説明する。
【００８５】
まず、半導体メモリ４１にデータを書き込むライト動作の場合、内部クロックｍｃｌｋに同期して、メモリコントローラ３９からメモリコントローラインタフェース４０に内部コマンドＣＭＤ、アドレスＡＤＤＲ、および内部データＤＱＭが出力される。
【００８６】
フリップフロップ４５は、入力された内部コマンドＣＭＤ、アドレスＡＤＤＲ、および内部データＤＱＭに基づいて、クロック生成回路４２が生成した内部クロック信号ｍ２ｃｌｋに同期したデータＤＱｏｕｔを生成する。
【００８７】
データＤＱｏｕｔは、内部クロック信号ｍｃｌｋに対し、１／４周期（＝９０°）位相が遅れることになる。クロック生成回路４２は、入力される内部クロック信号ｍｃｌｋから、該内部クロック信号ｍｃｌｋの１／２周期の内部クロック信号ｍ２ｃｌｋを生成する。
【００８８】
また、フリップフロップ４３は、内部コマンドＣＭＤ、アドレスＡＤＤＲを元に、外部コマンドＣｍｄ、およびアドレスＡｄｄｒをそれぞれ生成する。一方、内部クロック信号ｍｃｌｋと内部コマンドＣＭＤを入力とする組み合わせ論理回路(図示せず)おいて、書き込みデータＤＱに用いられるクロック信号ＤＱＳｏｕｔを生成する。このクロック信号ＤＱＳｏｕｔは、内部クロック信号ｍ２ｃｌｋに同期した信号である。
【００８９】
そして、クロック信号ＤＱＳｏｕｔをＩ／Ｏセル２の出力バッファ部を介して半導体メモリ４１に出力する。データＤＱは、クロック信号ＤＱＳに対して位相が９０°遅れているので、半導体メモリ４１では、セットアップ／ホールド期間を確保して、データＤＱがクロック信号ＤＱＳによって取り込まれる。
【００９０】
次に、半導体メモリ４１からデータを読み出すリード動作について説明する。
【００９１】
この場合、半導体メモリ４１からは、データＤＱ、およびクロック信号ＤＱＳが同じ位相（同じ立ち上がりエッジ、立ち下がりエッジ）でＩ／Ｏセル２に送られ、該Ｉ／Ｏセル２を経て、データＤＱ、ならびにクロック信号ＤＱＳがメモリコントローラインタフェース４０に取り込まれる（図中、データＤＱｉｎ、クロック信号ＤＱＳｉｎに示す）。
【００９２】
続いて、クロック信号ＤＱＳｉｎは、ＤＬＬ回路４７によって位相が９０°遅らされる。その後、フリップフロップ４４は、クロック信号ＤＱＳｉｎに同期してデータＤＱｉｎを取り込み、ＦＩＦＯ(Fast In Fast Out)構成のバッファ４８を介してメモリコントローラ３９にデータＤＱｉｎが出力される。
【００９３】
それにより、本実施の形態１によれば、エリアバンプ端子ｐａｄＴ、ｐａｄｃＴにおける配線負荷を略均等にすることができるので、理想的な出力波形を得ることができる。
【００９４】
また、配線１７，１８に折れ曲がり部などへの電流集中を低減することができるので、Ｉ／Ｏセル２における信頼性を向上させることができる。
【００９５】
（実施の形態２）
図８は、本発明の実施の形態２によるＩ／Ｏセルが配置される領域におけるレイアウトの一例を示す説明図である。
【００９６】
前記実施の形態１の図３では、Ｉ／Ｏセル２の上方にエリアバンプ９〜１４が形成された構成を示したが、本実施の形態２においては、エリアバンプではなく、図８に示すように、ボンディングワイヤが接続されるボンディングパッド４９〜５３が形成された構成の一例について示す。
【００９７】
図８において、左側のＩ／Ｏセル２の中心部下方には、ボンディングパッド４９がレイアウトされており、左側のＩ／Ｏセル２の下方右側から右側のＩ／Ｏセル２の下方左側にかけては、ボンディングパッド５０がレイアウトされている。
【００９８】
また、右側のＩ／Ｏセル２の中心部下方には、ボンディングパッド５１がレイアウトされている。さらに、左側のＩ／Ｏセル２の中央部右側には、ボンディングパッド５２がレイアウトされており、右側のＩ／Ｏセル２の中央部左側には、ボンディングパッド５３がレイアウトされている。
【００９９】
ボンディングパッド４９，５１は、接続端子ｐａｄｖｓｓｑに接続されており、ボンディングパッド５０は、電源端子ｐａｄｖｃｃｑに接続されている。ボンディングパッド５２は、ボンディングパッド端子ｐａｄＢに接続されており、ボンディングパッド５３は、ボンディングパッド端子ｐａｄｃＢに接続されている。
【０１００】
ボンディングパッド端子ｐａｄＢは、出力端子ｐａｄ１と出力端子ｐａｄ２とが接続されている配線１７に接続されており、ボンディングパッド端子ｐａｄｃＢは、出力端子ｐａｄｃ１と出力端子ｐａｄｃ２とが接続されている配線１８に接続されている。
【０１０１】
これらボンディングパッド４９〜５３には、ボンディングワイヤが接続され、該ボンディングワイヤを介して半導体装置に設けられたＩ／Ｏ端子と接続される。また、その他の接続構成については、図３と同様であるので説明は省略する。
【０１０２】
ここでも、配線１７の配線長と配線１８の配線長は、略同等となるようにレイアウトされており、配線１７，１８における折れ曲がり部の角度は、４５°程度となるように形成されている。
【０１０３】
また、ボンディングパッド端子ｐａｄＢは、出力端子ｐａｄ１と出力端子ｐａｄ２との略中点となるようにレイアウトされ、ボンディングパッド端子ｐａｄｃＢは、出力端子ｐａｄｃ１と出力端子ｐａｄｃ２との略中点となるようにレイアウトされている。
【０１０４】
それにより、ボンディングパッド端子ｐａｄＢ，ｐａｄｃＢから出力される信号の遅延などを防止することができるとともに、ボンディングパッド端子ｐａｄＢ，ｐａｄｃＢにおける配線負荷を略均等にすることができる。
【０１０５】
（実施の形態３）
図９は、本発明の実施の形態３によるＩ／Ｏセルにおける構成の一例を示す説明図、図１０は、図９のＩ／Ｏセルに接続されるエリアバンプ端子における構成の一例を示す説明図、図１１は、図９のＩ／Ｏセルに接続されるボンディングパッドが形成された構成の一例を示した説明図である。
【０１０６】
本実施の形態３では、Ｉ／Ｏセル２の他の構成について説明する。前記実施の形態１においては、Ｉ／Ｏセル２が１つの出力信号を、正転信号とその反転信号からなる相補信号として出力する相補型Ｉ／Ｏセルからなり、該Ｉ／Ｏセル２を並列接続した構成としたが、図９に示すＩ／Ｏセル２ａは、相補信号の出力ではなく、入力された出力信号を正転信号としてのみ出力するシングルＩ／Ｏセルからなる。そして、２つのＩ／Ｏセル２ａを並列接続した構成からなる。
【０１０７】
Ｉ／Ｏセル２ａは、インバータ５４〜５７、およびレベルアップシフタ５８から構成されている。インバータ５４は、電源電圧ＶＤＤ−基準電位ＶＳＳの振幅で動作するインバータであり、インバータ５５〜５７は、電源電圧ＶＣＣＱ−基準電位ＶＳＳの振幅で動作するインバータである。これらインバータ５４〜５７は、入力部から入力された信号を反転信号として出力部から出力する。
【０１０８】
２つのＩ／Ｏセル２ａにそれぞれ設けられたインバータ５４の入力部には、入力端子ｄｉｎが接続されている。また、２つのＩ／Ｏセル２ａにそれぞれ設けられたインバータ５７の出力部には、出力端子ｐａｄ３，ｐａｄ４がそれぞれ接続されている。
【０１０９】
インバータ５４の出力部には、レベルアップシフタ５８の入力部が接続されており、該レベルアップシフタ５８の出力部には、インバータ５５の入力部が接続されている。レベルアップシフタ５８は、電源電圧ＶＤＤ−基準電位ＶＳＳの振幅を、電源電圧ＶＣＣＱ−基準電位ＶＳＳの振幅に変換する。
【０１１０】
インバータ５５の出力部には、インバータ５６の入力部がそれぞれ接続されており、該インバータ５６の出力部には、インバータ５７の入力部が接続されている。このインバータ５７の出力部には、Ｉ／Ｏセル２ａの出力信号が出力される端子である出力端子ｐａｄ３，ｐａｄ４を含むエリアバンプ端子ｐａｄＴが接続されている。
【０１１１】
図１０は、エリアバンプ端子ｐａｄＴにおける構成の一例を示す説明図である。
【０１１２】
図１０の左側に設けられた出力端子ｐａｄ３は、配線５９〜６２から構成されている。配線５９は、図１０の左側において、上方から下方にかけて形成されており、配線６１は、図１０の右側において、上方から下方にかけて形成されている。また、配線６０は、配線５９と配線６１との間に形成されており、これら配線５９〜６１が等間隔となるように設けられている。配線６２は、配線５９から配線６１を横断するように形成されている。
【０１１３】
また、図１０の右側に設けられた出力端子ｐａｄ４は、配線６３〜６６から構成されている。配線６３は、図１０の左側において、上方から下方にかけて形成されており、配線６５は、図１０の右側において、上方から下方にかけて形成されている。また、配線６４は、配線６３と配線６５との間に形成されている、これら配線６３〜６５も等間隔で形成されている。配線６６は、配線６３から配線６５を横断するように形成されている。
【０１１４】
これら配線５９〜６２、および配線６３〜６６は、たとえば、半導体チップに形成された第６層配線に形成されている。配線５９〜６２によって形成された出力端子ｐａｄ３、および配線６３〜６６によって形成された出力端子ｐａｄ４の上方には、たとえば、第７層配線に形成されたエリアバンプ端子ｐａｄＴが形成されている。
【０１１５】
エリアバンプ端子ｐａｄＴは、図中に示す太線によって囲まれた領域であり、該太線内の領域がすべて第７層配線に形成された配線６７によって形成されている。配線６７と配線５９〜６６は、複数のビア６８を介してそれぞれ接続された構成となっている。
【０１１６】
このように、出力端子ｐａｄ３，ｐａｄ４を複数のビア６８を介してエリアバンプ端子ｐａｄＴと接続することにより、接続抵抗を低減し、電流を分散することができる。
【０１１７】
なお、ここでも、入力端子ｄｉｎ(図９)は、左側のＩ／Ｏセル２ａに設けられたインバータ５４の入力部から入力端子ｄｉｎまでの配線長と右側のＩ／Ｏセル２ａに設けられたインバータ５４の入力部から入力端子ｄｉｎまでの配線長とが略等しくなるようにレイアウトされている。
【０１１８】
これにより、Ｉ／Ｏセル２ａから信号が出力される際に、出力端子ｐａｄ３、および出力端子ｐａｄ４にかかる電流を分散することができ、エレクトロマイグレーションによる絶縁不良などを防止することができる。
【０１１９】
また、図１１は、Ｉ／Ｏセル２ａの上方にボンディングワイヤが接続されるボンディングパッド６９が形成された構成の一例を示した説明図である。
【０１２０】
図１１において、２つのＩ／Ｏセル２ａの中央部近傍には、ボンディングパッド６９が設けられている。このボンディングパッド６９は、ボンディングワイヤを介して半導体装置に設けられたＩ／Ｏ端子と接続される。
【０１２１】
ボンディングパッド６９の下方には、ボンディングパッド端子ｐａｔＢが設けられている。その他の接続構成は、図９と同様であるので、説明は省略する。さらに、ボンディングパッド端子ｐａｔＢの構成についても、図１０のエリアバンプ端子ｐａｄＴと同じであるので説明を省略する。
【０１２２】
これによっても、Ｉ／Ｏセル２ａから信号が出力される際に、出力端子ｐａｄ３、および出力端子ｐａｄ４にかかる電流を分散することができ、エレクトロマイグレーションによる絶縁不良などを防止することができる。
【０１２３】
それにより、本実施の形態３においては、Ｉ／Ｏセル２ａにおける信頼性を向上させることができる。
【０１２４】
（実施の形態４）
図１２は、本発明の実施の形態４によるＩ／Ｏセルにおけるレイアウトの一例を示す説明図、図１３は、図１２のＩ／Ｏセルにおけるレイアウトの他の例を示す説明図である。
【０１２５】
本実施の形態４では、Ｉ／Ｏセル２のレイアウトの他の例について説明する。前記実施の形態１では、Ｉ／Ｏセル２が半導体チップ１(図１)の周辺に沿って直線状にそれぞれ設けられた構成としたが、たとえば、図１２に示すように、論理回路ブロック７０を挟むようにＩ／Ｏセル２を設けた構成とする。
【０１２６】
論理回路ブロック７０は、並列接続された２つのＩ／Ｏセル２に信号を入出力するブロックである。そして、論理回路ブロック７０の上方、および下方にそれぞれ直線状に設けられた複数のＩ／Ｏセル２がレイアウトされている。
【０１２７】
このように、Ｉ／Ｏセル２を論理回路ブロック７０の上方、および下方に分けて配置することにより、Ｉ／Ｏセル２を直線状に並べた図２の場合と比べて、半導体チップの辺方向のレイアウト長を短くすることができる。
【０１２８】
また、Ｉ／Ｏセル２のレイアウトは、たとえば、図１３に示すように、論理回路ブロック７０の下方にＩ／Ｏセル２を直線状に並べたものを２列にレイアウトするようにしてもよい。
【０１２９】
それにより、本実施の形態４においては、Ｉ／Ｏセル２のレイアウト長(半導体チップの辺方向)を短くすることができるので、半導体チップを小型化することができる。
【０１３０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１３１】
本発明は、Ｉ／Ｏセルを並列接続した並列駆動構成のＩ／Ｏバッファを用いた半導体装置に適している。
【符号の説明】
【０１３２】
１ 半導体チップ
１ａ Ｉ／Ｏ領域
２ Ｉ／Ｏセル
２ａ Ｉ／Ｏセル
３ インバータ
４ インバータ
５ インバータ
６ インバータ
７ インバータ
８ レベルアップシフタ
９ エリアバンプ
１０ エリアバンプ
１１ エリアバンプ
１２ エリアバンプ
１３ エリアバンプ
１４ エリアバンプ
１５ 配線
１６ 配線
１７ 配線
１８ 配線
１９ 配線
２０ 配線
２１ 電源セル
２２ 半導体層
２３ タングステンプラグ
２４ 第１層配線
２５ 銅プラグ
２６ 第２層配線
２７ 銅プラグ
２８ 第３層配線
２９ 銅プラグ
３０ 第４層配線
３１ 銅プラグ
３２ 第５層配線
３３ 銅プラグ
３４ 第６層配線
３５ 銅プラグ
３６ 第７層配線
３７ 再配線層
３８ 半導体装置
３９ メモリコントローラ
４０ メモリコントローラインタフェース
４１ 半導体メモリ
４２ クロック生成回路
４３ フリップフロップ
４４ フリップフロップ
４５ フリップフロップ
４６ 位相シフタ
４７ ＤＬＬ回路
４８ バッファ
４９ ボンディングパッド
５０ ボンディングパッド
５１ ボンディングパッド
５２ ボンディングパッド
５３ ボンディングパッド
５４ インバータ
５５ インバータ
５６ インバータ
５７ インバータ
５８ レベルアップシフタ
５９ 配線
６０ 配線
６１ 配線
６２ 配線
６３ 配線
６４ 配線
６５ 配線
６６ 配線
６７ 配線
６８ ビア
６９ ボンディングパッド
７０ 論理回路ブロック
ｄｉｎ 入力端子
ｐａｄｃ１ 出力端子
ｐａｄ１ 出力端子
ｐａｄ２ 出力端子
ｐａｄ３ 出力端子
ｐａｄ４ 出力端子
ｐａｄｃ２ 出力端子
ｐａｄＴ エリアバンプ端子
ｐａｄｃＴ エリアバンプ端子
ｐａｄｖｓｓ 接続端子
ｐａｄｖｄｄ 接続端子
ｐａｄｖｓｓｑ 接続端子
ｐａｄｖｃｃｑ 電源端子
ｐａｄＢ ボンディングパッド端子
ｐａｔＢ ボンディングパッド端子
ｐａｄｃＢ ボンディングパッド端子
【技術分野】
【０００１】
本発明は、Ｉ／Ｏ(Input/Output)セルの信頼性の向上化技術に関し、特に、２つのＩ／Ｏセルを並列接続した並列駆動構成のＩ／Ｏセルにおける出力信号の安定化に有効な技術に関する。
【背景技術】
【０００２】
パーソナルコンピュータ、デジタルカメラ、あるいはカーナビゲーションシステムなどの電子システムには、記憶装置としてＤＲＡＭ(Dynamic Random Access Memory)などの揮発性半導体メモリが広く用いられている。
【０００３】
たとえば、パーソナルコンピュータでは、メモリモジュール基板と呼ばれる基板上に複数個の揮発性半導体メモリが実装されており、該メモリモジュール基板外部に設けられた半導体装置に設けられたメモリコントローラ部によって該揮発性半導体メモリのリード／ライト動作が制御される。
【０００４】
たとえば、パーソナルコンピュータでは、複数の揮発性半導体メモリが実装されたメモリモジュール基板を、メイン基板のコネクタを介して接続し、該メイン基板上に実装された半導体装置に設けられたメモリコントローラ部によって該揮発性半導体メモリのリード／ライト動作が制御される構成となっている。
【０００５】
一方、デジタルカメラ、あるいはカーナビゲーションシステムなどの場合には、メモリの拡張性は不要であるので、複数個の揮発性半導体メモリと該揮発性半導体メモリのリード／ライト動作を制御するメモリコントローラ部とが同じ基板に搭載された、いわゆるオンボード構成となっている。
【０００６】
また、メモリコントローラ部に設けられたＩ／Ｏセル（Ｉ／Ｏバッファ）として、たとえば、１つの出力信号を、正転信号とその反転信号からなる相補信号として出力する、いわゆる相補型Ｉ／Ｏセルが用いられているもの知られている。
【０００７】
なお、この種のＩ／Ｏセルとしては、複数の入出力セルを相互に出力して高駆動能力の入出力バッファや高電流対応の電源セルなどを実現するものも知られている(たとえば、特許文献１参照)。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平６−４５５６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところが、上記のようなＩ／Ｏセルによる揮発性半導体メモリの駆動技術では、次のような問題点があることが本発明者により見い出された。
【００１０】
前述したオンボード構成の揮発性半導体メモリでは、メモリを拡張することがなく、かつ同一基板上にメモリとメモリコントローラ部とが搭載されているために、該揮発性半導体メモリに最適な駆動能力のＩ／Ｏセルを選定することができる。
【００１１】
一方、メモリモジュール基板をコネクタを介してメイン基板に接続する構成の場合、負荷容量などが変動してしまい、オンボード構成で用いられるＩ／Ｏセルを流用すると、Ｉ／Ｏセルの駆動能力が不足してしまう可能性がある。
【００１２】
特に、メモリモジュール基板に実装される揮発性半導体メモリの個数などが大幅に増減すると、それに伴い、負荷容量も大きく異なってしまうことになり、それに対応することができなくなってしまう。
【００１３】
Ｉ／Ｏセルにおける駆動能力の不足を解消するには、高駆動能力のＩ／Ｏセルを再設計する必要があるが、再設計により工数の増加、設計期間の長期化、およびコストの向上などが発生し、現実的ではない。
【００１４】
そこで、既存のＩ／Ｏセルを用いながら相補型Ｉ／Ｏセルにおける駆動電流の増強する技術として、２つの相補型Ｉ／Ｏセルを並列接続する技術が知られている。
【００１５】
相補型Ｉ／Ｏセルは、正転信号を出力する正転インバータ部、およびその反転信号を出力する反転インバータ部を備えた構成からなる。
【００１６】
相補型Ｉ／Ｏセルを並列接続する際には、２つの隣り合う相補型Ｉ／Ｏセルに設けられた正転インバータ部の出力部を正転信号を出力する正転信号用パッドにそれぞれ接続すると共に、該２つの相補型Ｉ／Ｏセルにそれぞれ設けられた反転インバータ部の出力部を反転信号を出力する反転信号用パッドに接続する構成が考えられる。
【００１７】
しかしながら、正転インバータ部の出力部、および反転インバータ部の出力部の接続については、何ら考慮されずに配線接続されており、その結果、配線長の不均一による信号遅延などが生じてしまう恐れがある。
【００１８】
これにより、揮発性半導体メモリへの読み出し/書き込みなどの動作不良が発生してしまう恐れがあり、電子システムにおける信頼性が低下してしまうという問題がある。
【００１９】
本発明の目的は、２つのＩ／Ｏセルを並列接続した並列駆動構成のＩ／Ｏバッファから出力される信号を安定化し、信頼性を向上することのできる技術を提供することにある。
【００２０】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２２】
本発明は、主面を有する半導体チップと、該主面の周囲に沿って形成された複数の入出力回路セルと、該複数の入出力回路セルに囲まれるように、主面に形成された内部回路と、複数の入出力回路セルの各々に対応した領域に配置された複数の電極パッドとを有し、該複数の入出力回路セルは、互いに隣接して配置された第１入出力回路セルと、第２入出力回路セルとを有し、第１、および第２入出力回路セルにそれぞれ対応した領域に、所定の間隔を持って配置された第１電極パッドと第２電極パッドとを有し、第１、および第２入出力回路セルは、内部回路から出力される同一信号に応じて、位相が互いに異なる相補信号を出力する第１インバータ回路と、第２インバータ回路とを有し、第１入出力回路セルの第１インバータ回路の出力と第２入出力回路セルの第１インバータ回路の出力とは、電極パッドを構成する配線層よりも下層の第１配線により第１電極パッドに共通接続され、第１入出力回路セルの第２インバータ回路の出力と第２入出力回路セルの第２インバータ回路の出力とは、第１配線と同層に形成された第２配線により第２電極パッドに共通接続され、第１電極パッドは、半導体チップの周囲に沿う方向において、第１入出力回路セルの第１インバータ回路の出力と、第２入出力回路セルの第１インバータ回路の出力との間に配置され、第２電極パッドは、半導体チップの周囲に沿う方向において、第１入出力回路セルの第２インバータ回路の出力と、第２入出力回路セルの第２インバータ回路の出力との間に配置され、第１電極パッドと第２入出力回路セルの第１インバータ回路の出力とを接続する第１配線は、第１、および第２入出力回路セルが形成された領域を横断するように形成され、第２電極パッドと第１入出力回路セルの第２インバータ回路の出力とを接続する第２配線は、第１、および第２入出力回路セルが形成された領域を横断するように形成されているものである。
【００２３】
また、本発明は、第１および第２入出力回路セル間に電源セルが形成され、第１電極パッドと第２入出力回路セルの第１インバータ回路の出力とを接続する第１配線は、電源セル上を横断するように形成され、第２電極パッドと第１入出力回路セルの第２インバータ回路の出力とを接続する第２配線は、電源セル上を横断するように形成されているものである。
【００２４】
さらに、本願のその他の発明の概要を簡単に示す。
【００２５】
本発明は、第１および第２電極パッドが、電源セルを挟んで、電源セルの両側に配置されているものである。
【００２６】
また、本発明は、第１、および第２電極パッドが、アルミニウムを主成分とする金属膜で形成されているものである。
【００２７】
さらに、本発明は、第１、および第２電極パッドのそれぞれに接続された再配線層を更に有し、再配線層上にはんだバンプが形成されているものである。
【００２８】
また、本発明は、内部回路から出力される同一信号が、クロック信号であるものである。
【発明の効果】
【００２９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００３０】
（１）並列駆動構成のＩ／Ｏセルから出力される信号を、ノイズなどが少ない安定した波形にすることができる。
【００３１】
（２）上記（１）により、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施の形態１による半導体チップに設けられたＩ／Ｏ領域のレイアウトの一例を示す説明図である。
【図２】図１のＩ／Ｏ領域に設けられた２つのＩ／Ｏセルにおける構成の一例を示す説明図である。
【図３】図２のＩ／Ｏセルが配置される領域におけるレイアウトの一例を示す説明図である。
【図４】図３のＡ−Ａ’断面を模式的に示した説明図である。
【図５】図３のＢ−Ｂ’断面を模式的に示した説明図である。
【図６】図３のＣ−Ｃ’断面を模式的に示した説明図である。
【図７】図２のＩ／Ｏセルを用いて構成された半導体装置の一例を示す説明図である。
【図８】本発明の実施の形態２によるＩ／Ｏセルが配置される領域におけるレイアウトの一例を示す説明図である。
【図９】本発明の実施の形態３によるＩ／Ｏセルにおける構成の一例を示す説明図である。
【図１０】図９のＩ／Ｏセルに接続されるエリアバンプ端子における構成の一例を示す説明図である。
【図１１】図９のＩ／Ｏセルに接続されるボンディングパッドが形成された構成の一例を示した説明図である。
【図１２】本発明の実施の形態４によるＩ／Ｏセルにおけるレイアウトの一例を示す説明図である。
【図１３】図１２のＩ／Ｏセルにおけるレイアウトの他の例を示す説明図である。
【発明を実施するための形態】
【００３３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３４】
《発明の概要》
本発明の半導体装置は、主面を有する半導体チップ（半導体チップ１）と、前記主面の周囲に沿って形成された複数の入出力回路セル（Ｉ／Ｏセル２）と、前記複数の入出力回路セルに囲まれるように、前記主面に形成された内部回路と、前記複数の入出力回路セルの各々に対応した領域に配置された複数の電極パッドとを有した構成からなる。
【００３５】
前記複数の入出力回路セルは、互いに隣接して配置された第１入出力回路セルと、第２入出力回路セルとを有し、前記第１、および前記第２入出力回路セルにそれぞれ対応した領域に、所定の間隔を持って配置された第１電極パッド（エリアバンプ端子ｐａｄＴ）と第２電極パッド（エリアバンプ端子ｐａｄｃＴ）とを有している。
【００３６】
前記第１、および前記第２入出力回路セルは、前記内部回路から出力される同一信号に応じて、位相が互いに異なる相補信号を出力する第１インバータ回路（インバータ５、インバータ６）と第２インバータ回路（インバータ７）とを有し、前記第１入出力回路セルの第１インバータ回路の出力と、前記第２入出力回路セルの第１インバータ回路の出力は、前記電極パッドを構成する配線層よりも下層の第１配線（配線１７）により前記第１電極パッドに共通接続され、前記第１入出力回路セルの第２インバータ回路の出力と、前記第２入出力回路セルの第２インバータ回路の出力は、前記第１配線と同層に形成された第２配線（配線１８）により前記第２電極パッドに共通接続されている。
【００３７】
前記第１電極パッドは、前記半導体チップの周囲に沿う方向において、前記第１入出力回路セルの第１インバータ回路の出力と、前記第２入出力回路セルの第１インバータ回路の出力との間に配置され、前記第２電極パッドは、前記半導体チップの周囲に沿う方向において、前記第１入出力回路セルの第２インバータ回路の出力と、前記第２入出力回路セルの第２インバータ回路の出力との間に配置され、前記第１電極パッドと前記第２入出力回路セルの第１インバータ回路の出力とを接続する前記第１配線は、前記第１、および前記第２入出力回路セルが形成された領域を横断するように形成されている。
【００３８】
前記第２電極パッドと前記第１入出力回路セルの第２インバータ回路の出力とを接続する前記第２配線は、前記第１、および前記第２入出力回路セルが形成された領域を横断するように形成された構成からなる。
【００３９】
（実施の形態１）
図１は、本発明の実施の形態１による半導体チップに設けられたＩ／Ｏ領域のレイアウトの一例を示す説明図、図２は、図１のＩ／Ｏ領域に設けられた２つのＩ／Ｏセルにおける構成の一例を示す説明図、図３は、図２のＩ／Ｏセルが配置される領域におけるレイアウトの一例を示す説明図、図４は、図３のＡ−Ａ’断面を模式的に示した説明図、図５は、図３のＢ−Ｂ’断面を模式的に示した説明図、図６は、図３のＣ−Ｃ’断面を模式的に示した説明図、図７は、図２のＩ／Ｏセルを用いて構成された半導体装置の一例を示す説明図である。
【００４０】
本実施の形態１において、半導体装置に設けられる半導体チップ１における４つの辺部には、図１に示すように、Ｉ／Ｏ領域１ａがそれぞれ設けられている。半導体チップ１には、Ｉ／Ｏ領域１ａに囲まれるように複数の内部回路が形成されている。内部回路は、たとえば、ＣＰＵ、およびＡ／Ｄ変換器、タイマなどの周辺回路などからなる。
【００４１】
また、Ｉ／Ｏ領域１ａには、外部とのインタフェースである複数のＩ／Ｏセル２が直線状にそれぞれ設けられた構成からなる。Ｉ／Ｏセル２は、たとえば、長方形状からなり、一方の短辺側が半導体チップ１の任意の１つの辺と平行となるように直線状に配列されている。
【００４２】
半導体チップ１の表面には、はんだバンプなどからなる複数のエリアバンプが形成されている。これらエリアバンプは、任意の長方形の領域毎に、半導体チップ１の外周辺、およびそれより内側にグリッド状に配列されたエリアバンプ構造の半導体装置となる。
【００４３】
図２は、図１の半導体チップ１における２つのＩ／Ｏセル２（図１の点線で示す領域）における構成の一例を示す説明図である。なお、図２では、Ｉ／Ｏセル２の出力バッファ部のみを示した図となるが、該Ｉ／Ｏセル２は、外部からの入力信号をバッファする入力バッファ（図示せず）も設けた構成となっている。
【００４４】
Ｉ／Ｏセル２は、１つの出力信号を、正転信号とその反転信号からなる相補信号として出力する、いわゆる相補型Ｉ／Ｏセルからなる。２つのＩ／Ｏセル２は、並列接続されており、駆動力を向上させる構成となっている。
【００４５】
Ｉ／Ｏセル２は、図示するように、インバータ３〜７、およびレベルアップシフタ８から構成されている。インバータ３は、電源電圧ＶＤＤ−基準電位ＶＳＳの振幅で動作するインバータであり、インバータ４〜７は、電源電圧ＶＣＣＱ−基準電位ＶＳＳの振幅で動作するインバータである。これらインバータ３〜７は、入力部から入力された信号を反転信号として出力部から出力する。
【００４６】
２つのＩ／Ｏセル２にそれぞれ設けられたインバータ３において、該インバータ３の入力部には、入力端子ｄｉｎが接続されている。そして、左側のＩ／Ｏセル２において、該インバータ３の出力部には、レベルアップシフタ８の入力部が接続されている。レベルアップシフタ８の出力部には、インバータ４の入力部が接続されている。入力端子ｄｉｎは、半導体装置のロジック回路から出力される信号が入力される。
【００４７】
レベルアップシフタ８は、電源電圧ＶＤＤ−基準電位ＶＳＳの振幅を、電源電圧ＶＣＣＱ−基準電位ＶＳＳの振幅に変換する。電源電圧ＶＤＤは、半導体装置における論理回路の動作電圧であり、たとえば、１．２Ｖ程度の電圧レベルである。また、電源電圧ＶＣＣＱは、たとえば、１．５Ｖ程度の電圧レベルであり、外部電源として供給される電圧である。
【００４８】
インバータ４の出力部には、インバータ５，７の入力部がそれぞれ接続されており、該インバータ７の出力部には、出力端子ｐａｄｃ１が接続されている。また、インバータ５の出力部には、インバータ６の入力部が接続されており、該インバータ６の出力部には、出力端子ｐａｄ１が接続されている。出力端子ｐａｄ１は、Ｉ／Ｏセル２の出力信号が出力される端子であり、出力端子ｐａｄｃ１は、Ｉ／Ｏセル２の反転出力信号が出力される端子である。
【００４９】
また、図２の右側に示すＩ／Ｏセル２については、インバータ６の出力部が出力端子ｐａｄ２に接続され、インバータ７の出力部が出力端子ｐａｄｃ２に接続される以外は、図２の左側のＩ／Ｏセル２と同様の接続構成となっている。
【００５０】
出力端子ｐａｄ１と出力端子ｐａｄ２とは、複数の配線からなる配線１７によってそれぞれ接続されており、出力端子ｐａｄｃ１と出力端子ｐａｄｃ２とは、複数の配線からなる配線１８によってそれぞれ接続されている。
【００５１】
また、配線１７は、エリアバンプ端子ｐａｄＴ(図３)に接続されており、配線１８は、エリアバンプ端子ｐａｄｃＴ(図３)に接続されている。これら配線１７，１８は、配線の折れ曲がり部が図示するように、９０°ではなく、たとえば、４５°程度の折れ曲がり角度となるようにそれぞれ形成されている。
【００５２】
２つのＩ／Ｏセル２の間には、電源セル２１が設けられている。この電源セル２１は、インバータ５〜７に供給する電源電圧ＶＣＣＱを生成する。また、２つのＩ／Ｏセル２の上部には、配線１５，１６(図３)が設けられている。配線１５は、基準電位ＶＳＳが接続される配線であり、配線１６は、電源電圧ＶＤＤが接続される配線である。
【００５３】
図３は、図２のＩ／Ｏセル２が配置される領域におけるレイアウトの一例を示す説明図である。
【００５４】
図３の左側に示すＩ／Ｏセル２のレイアウト領域には、上方から下方にかけて、エリアバンプ９〜１１がそれぞれレイアウトされている。また、図３の右側に示すＩ／Ｏセル２のレイアウト領域には、上方から下方にかけて、エリアバンプ１２〜１４がそれぞれレイアウトされている。
【００５５】
エリアバンプ９は、基準電位ＶＳＳが接続されるバンプであり、エリアバンプ１０は、基準電位ＶＳＳＱが接続されるバンプである。エリアバンプ１１は、Ｉ／Ｏセル２の出力信号が出力されるバンプである。
【００５６】
また、エリアバンプ１２は、電源電圧ＶＤＤが接続されるバンプであり、エリアバンプ１３は、Ｉ／Ｏセル２の反転出力信号が出力されるバンプであり、エリアバンプ１４は、基準電位ＶＣＣＱが接続されるバンプである。
【００５７】
エリアバンプ９，１２の上方には、基準電位ＶＳＳが接続される配線１５がレイアウトされており、該配線１５の上方には、電源電圧ＶＤＤが接続される配線１６がレイアウトされている。エリアバンプ９は、接続端子ｐａｄｖｓｓを介して配線１５に接続されており、エリアバンプ１２は、接続端子ｐａｄｖｄｄを介して配線１６に接続されている。
【００５８】
エリアバンプ１１の左上方には、出力端子ｐａｄ１が形成されており、エリアバンプ１４の左上方には、出力端子ｐａｄ２が形成されている。また、エリアバンプ１１の右上方には、出力端子ｐａｄｃ１が形成されており、エリアバンプ１４の右上方には、出力端子ｐａｄｃ２が形成されている。
【００５９】
エリアバンプ１１の右上部には、エリアバンプ端子ｐａｄＴが形成されており、エリアバンプ１３の左下部には、エリアバンプ端子ｐａｄｃＴが形成されている。出力端子ｐａｄ１、出力端子ｐａｄ２、およびエリアバンプ端子ｐａｄＴは、配線１７によってそれぞれ接続されている。
【００６０】
また、出力端子ｐａｄｃ１、出力端子ｐａｄｃ２、ならびにエリアバンプ端子ｐａｄＴは、配線１８によってそれぞれ接続されている。このように、２つのＩ／Ｏセル２における出力端子ｐａｄ１，ｐａｄ２、および出力端子ｐａｄｃ１，ｐａｄｃ２はそれぞれ共通接続されており、２つのＩ／Ｏセル２から出力される信号を出力することにより、駆動力を向上させる構成となっている。
【００６１】
配線１７は、図３のＩ／Ｏセル２におけるレイアウト領域の下辺側に２つのＩ／Ｏセル２を横断するように形成されている。配線１８は、該配線１７の上方に形成されており、配線１７と同様に、２つのＩ／Ｏセル２を横断するように形成されている。また、配線１７の配線長と配線１８の配線長は、略同等となるようにレイアウトされている。
【００６２】
また、エリアバンプ端子ｐａｄＴは、出力端子ｐａｄ１と出力端子ｐａｄ２との略中点となるようにレイアウトされており、同様に、エリアバンプ端子ｐａｄｃＴは、出力端子ｐａｄｃ１と出力端子ｐａｄｃ２との略中点となるようにレイアウトされている。
【００６３】
このようなレイアウトとすることのよって、エリアバンプ端子ｐａｄＴ，ｐａｄｃＴにおける配線負荷を略均等にすることができ、Ｉ／Ｏセル２における出力波形の乱れを防止することができる。また、配線１７と配線１８との配線長を等しくすることにより、エリアバンプ端子ｐａｄＴ，ｐａｄｃＴから出力される信号の遅延などを防止することができる。
【００６４】
さらに、配線１７，１８の折れ曲がり部を、４５°程度の緩やかな折れ曲がり角度となるようにそれぞれ形成したことによって、配線の折れ曲がり部を９０°とした場合に比べて配線長を短くすることが可能となり、配線の折れ曲がり部における電流集中を低減することができる。
【００６５】
また、図３において、２つのＩ／Ｏセル２におけるレイアウト領域の略中央部には、上方から下方にかけて、基準電位ＶＳＳＱが接続される配線１９，２０がそれぞれレイアウトされている。
【００６６】
左側のＩ／Ｏセル２にレイアウトされた配線１９には、接続端子ｐａｄｖｓｓｑを介してエリアバンプ１０が接続されている。また、右側のＩ／Ｏセル２にレイアウトされた配線２０は、接続端子ｐａｄｖｓｓｑを介して該Ｉ／Ｏセル２の右側にレイアウトされたＩ／Ｏセル２（図示せず）上に形成されたエリアバンプ１０が接続されている。
【００６７】
また、２つのＩ／Ｏセル２の間には、上方から下方にかけて、インバータ５〜７(図２)に電源を供給する電源電圧ＶＣＣＱを生成する電源セル２１がレイアウトされており、該電源セル２１の上部には、入力端子ｄｉｎが形成されている。
【００６８】
入力端子ｄｉｎにおいても、左側のＩ／Ｏセル２に設けられたインバータ３の入力部から入力端子ｄｉｎまでの配線長と右側のＩ／Ｏセル２に設けられたインバータ３の入力部から入力端子ｄｉｎまでの配線長とが略等しくなるようにレイアウトされている。これによって、左右のインバータ３に入力される信号の遅延を低減することができる。また、電源セル２１の下部に形成された電源端子ｐａｄｖｃｃｑには、エリアバンプ１４が接続されている。
【００６９】
図４〜図６は、図３のＡ−Ａ’断面、Ｂ−Ｂ’断面、ならびにＣ−Ｃ’断面を模式的に示した断面図である。
【００７０】
半導体チップ１は、図４〜図６に示すように、多層配線構造からなり、該半導体チップ１の最下層には、ＭＩＳＦＥＴなどが形成される半導体層２２を有する。
【００７１】
そして、半導体層２２の上方には、該半導体層２２にタングステンプラグ２３を介して電気的に接続された銅を主成分とする第１層配線２４が形成されている。第１層配線２４の上方には、銅プラグ２５を介して電気的に接続された銅を主成分とする第２層配線２６が形成されている。基準電位ＶＳＳＱが接続される配線１９，２０は、第２層配線２６に形成されている。
【００７２】
第２層配線２６の上方には、銅プラグ２７を介して電気的に接続された銅を主成分とする第３層配線２８が形成されている。同様に、第３層配線２８の上方には、銅プラグ２９を介して電気的に接続された銅を主成分とする第４層配線３０が形成されている。
【００７３】
第４層配線３０の上方には、銅プラグ３１を介して電気的に接続された銅を主成分とする第５層配線３２が形成されている。基準電位ＶＳＳが接続される配線１５、および電源電圧ＶＤＤが接続される配線１６は、第５層配線３２にそれぞれ形成されている。
【００７４】
さらに、第５層配線３２の上方には、銅プラグ３３を介して電気的に接続された銅を主成分とする第６層配線３４が形成されている。この第６層配線３４には、出力端子ｐａｄ１、出力端子ｐａｄ２、エリアバンプ端子ｐａｄＴが接続される配線１７、ならびに出力端子ｐａｄｃ１、出力端子ｐａｄｃ２、エリアバンプ端子ｐａｄｃＴが接続される配線１８がそれぞれ形成されている。また、第６層配線３４の上方には、銅プラグ３５を介して電気的に接続された銅を主成分とする第７層配線３６が形成されている。
【００７５】
半導体層２２と第１層配線２４との間、第１層配線２４と第２層配線２６との間、第２層配線２６と第３層配線２８との間、第３層配線２８と第４層配線３０との間、第４層配線３０と第５層配線３２との間、第５層配線３２と第６層配線３４との間、および第６層配線３４と第７層配線３６との間(配線層間)には、たとえば、シリコン酸化膜などの図示しない絶縁膜が形成されている。
【００７６】
そして、第７層配線３６の上方には、再配線層３７が形成されている。この再配線層３７は、第７層配線３６に、Ｃｒ(クローム)／Ｎｉ(ニッケル)などのバリアメタルを介して電気的に接続された銅を主成分とする配線層である。
【００７７】
再配線層３７上には、図示していないが、更なるポリイミドなどの有機系絶縁膜が形成され、該ポリイミドなどの有機系絶縁膜の一部が開口され、図示のような丸型のランド形状の再配線の表面が露出する。これら再配線層３７は、エリアバンプが形成されるバンプ用パッドや該バンプパッドが接続される接続端子、入力端子、または出力端子などとなる。
【００７８】
たとえば、図４の再配線層３７は、右から左にかけて、エリアバンプ９〜１１が形成されるバンプ用パッドであり、図５の再配線層３７は、右から左にかけて、接続端子ｐａｄｖｓｓｑ、電源端子ｐａｄｖｃｃｑ、および接続端子ｐａｄｖｓｓｑとなり、図６の再配線層３７は、電源端子ｐａｄｖｃｃｑとなる。
【００７９】
図７は、Ｉ／Ｏセル２を用いて構成された半導体装置３８の一例を示す説明図である。
【００８０】
半導体装置３８は、Ｉ／Ｏセル２(図２)を有したＩ／Ｏ領域１ａ、メモリコントローラ３９、メモリコントローラインタフェース４０、ＣＰＵ（図示せず）、およびロジック回路（図示せず）などを有する構成からなる。半導体装置３８には、半導体メモリ４１が外部接続されている。
【００８１】
半導体メモリ４１は、たとえば、ダブルデータレート(DDR)モードという高速なデータ転送機能を有したＤＤＲ−ＤＲＡＭ (Double-Data-Rate Synchronous Dynamic Random Access Memory)などの揮発性メモリからなる。
【００８２】
メモリコントローラ３９は、半導体メモリ４１におけるリード動作／ライト動作などのすべての制御を司る。メモリコントローラインタフェース４０は、メモリコントローラ３９と半導体メモリ４１とのインタフェースである。
【００８３】
メモリコントローラインタフェース４０は、クロック生成回路４２、フリップフロップ４３，４４，４５、位相シフタ４６、ＤＬＬ(Delay Locked Loop）回路４７、およびバッファ４８から構成されている。
【００８４】
まず、半導体メモリ４１にデータを書き込むライト動作について説明する。
【００８５】
まず、半導体メモリ４１にデータを書き込むライト動作の場合、内部クロックｍｃｌｋに同期して、メモリコントローラ３９からメモリコントローラインタフェース４０に内部コマンドＣＭＤ、アドレスＡＤＤＲ、および内部データＤＱＭが出力される。
【００８６】
フリップフロップ４５は、入力された内部コマンドＣＭＤ、アドレスＡＤＤＲ、および内部データＤＱＭに基づいて、クロック生成回路４２が生成した内部クロック信号ｍ２ｃｌｋに同期したデータＤＱｏｕｔを生成する。
【００８７】
データＤＱｏｕｔは、内部クロック信号ｍｃｌｋに対し、１／４周期（＝９０°）位相が遅れることになる。クロック生成回路４２は、入力される内部クロック信号ｍｃｌｋから、該内部クロック信号ｍｃｌｋの１／２周期の内部クロック信号ｍ２ｃｌｋを生成する。
【００８８】
また、フリップフロップ４３は、内部コマンドＣＭＤ、アドレスＡＤＤＲを元に、外部コマンドＣｍｄ、およびアドレスＡｄｄｒをそれぞれ生成する。一方、内部クロック信号ｍｃｌｋと内部コマンドＣＭＤを入力とする組み合わせ論理回路(図示せず)おいて、書き込みデータＤＱに用いられるクロック信号ＤＱＳｏｕｔを生成する。このクロック信号ＤＱＳｏｕｔは、内部クロック信号ｍ２ｃｌｋに同期した信号である。
【００８９】
そして、クロック信号ＤＱＳｏｕｔをＩ／Ｏセル２の出力バッファ部を介して半導体メモリ４１に出力する。データＤＱは、クロック信号ＤＱＳに対して位相が９０°遅れているので、半導体メモリ４１では、セットアップ／ホールド期間を確保して、データＤＱがクロック信号ＤＱＳによって取り込まれる。
【００９０】
次に、半導体メモリ４１からデータを読み出すリード動作について説明する。
【００９１】
この場合、半導体メモリ４１からは、データＤＱ、およびクロック信号ＤＱＳが同じ位相（同じ立ち上がりエッジ、立ち下がりエッジ）でＩ／Ｏセル２に送られ、該Ｉ／Ｏセル２を経て、データＤＱ、ならびにクロック信号ＤＱＳがメモリコントローラインタフェース４０に取り込まれる（図中、データＤＱｉｎ、クロック信号ＤＱＳｉｎに示す）。
【００９２】
続いて、クロック信号ＤＱＳｉｎは、ＤＬＬ回路４７によって位相が９０°遅らされる。その後、フリップフロップ４４は、クロック信号ＤＱＳｉｎに同期してデータＤＱｉｎを取り込み、ＦＩＦＯ(Fast In Fast Out)構成のバッファ４８を介してメモリコントローラ３９にデータＤＱｉｎが出力される。
【００９３】
それにより、本実施の形態１によれば、エリアバンプ端子ｐａｄＴ、ｐａｄｃＴにおける配線負荷を略均等にすることができるので、理想的な出力波形を得ることができる。
【００９４】
また、配線１７，１８に折れ曲がり部などへの電流集中を低減することができるので、Ｉ／Ｏセル２における信頼性を向上させることができる。
【００９５】
（実施の形態２）
図８は、本発明の実施の形態２によるＩ／Ｏセルが配置される領域におけるレイアウトの一例を示す説明図である。
【００９６】
前記実施の形態１の図３では、Ｉ／Ｏセル２の上方にエリアバンプ９〜１４が形成された構成を示したが、本実施の形態２においては、エリアバンプではなく、図８に示すように、ボンディングワイヤが接続されるボンディングパッド４９〜５３が形成された構成の一例について示す。
【００９７】
図８において、左側のＩ／Ｏセル２の中心部下方には、ボンディングパッド４９がレイアウトされており、左側のＩ／Ｏセル２の下方右側から右側のＩ／Ｏセル２の下方左側にかけては、ボンディングパッド５０がレイアウトされている。
【００９８】
また、右側のＩ／Ｏセル２の中心部下方には、ボンディングパッド５１がレイアウトされている。さらに、左側のＩ／Ｏセル２の中央部右側には、ボンディングパッド５２がレイアウトされており、右側のＩ／Ｏセル２の中央部左側には、ボンディングパッド５３がレイアウトされている。
【００９９】
ボンディングパッド４９，５１は、接続端子ｐａｄｖｓｓｑに接続されており、ボンディングパッド５０は、電源端子ｐａｄｖｃｃｑに接続されている。ボンディングパッド５２は、ボンディングパッド端子ｐａｄＢに接続されており、ボンディングパッド５３は、ボンディングパッド端子ｐａｄｃＢに接続されている。
【０１００】
ボンディングパッド端子ｐａｄＢは、出力端子ｐａｄ１と出力端子ｐａｄ２とが接続されている配線１７に接続されており、ボンディングパッド端子ｐａｄｃＢは、出力端子ｐａｄｃ１と出力端子ｐａｄｃ２とが接続されている配線１８に接続されている。
【０１０１】
これらボンディングパッド４９〜５３には、ボンディングワイヤが接続され、該ボンディングワイヤを介して半導体装置に設けられたＩ／Ｏ端子と接続される。また、その他の接続構成については、図３と同様であるので説明は省略する。
【０１０２】
ここでも、配線１７の配線長と配線１８の配線長は、略同等となるようにレイアウトされており、配線１７，１８における折れ曲がり部の角度は、４５°程度となるように形成されている。
【０１０３】
また、ボンディングパッド端子ｐａｄＢは、出力端子ｐａｄ１と出力端子ｐａｄ２との略中点となるようにレイアウトされ、ボンディングパッド端子ｐａｄｃＢは、出力端子ｐａｄｃ１と出力端子ｐａｄｃ２との略中点となるようにレイアウトされている。
【０１０４】
それにより、ボンディングパッド端子ｐａｄＢ，ｐａｄｃＢから出力される信号の遅延などを防止することができるとともに、ボンディングパッド端子ｐａｄＢ，ｐａｄｃＢにおける配線負荷を略均等にすることができる。
【０１０５】
（実施の形態３）
図９は、本発明の実施の形態３によるＩ／Ｏセルにおける構成の一例を示す説明図、図１０は、図９のＩ／Ｏセルに接続されるエリアバンプ端子における構成の一例を示す説明図、図１１は、図９のＩ／Ｏセルに接続されるボンディングパッドが形成された構成の一例を示した説明図である。
【０１０６】
本実施の形態３では、Ｉ／Ｏセル２の他の構成について説明する。前記実施の形態１においては、Ｉ／Ｏセル２が１つの出力信号を、正転信号とその反転信号からなる相補信号として出力する相補型Ｉ／Ｏセルからなり、該Ｉ／Ｏセル２を並列接続した構成としたが、図９に示すＩ／Ｏセル２ａは、相補信号の出力ではなく、入力された出力信号を正転信号としてのみ出力するシングルＩ／Ｏセルからなる。そして、２つのＩ／Ｏセル２ａを並列接続した構成からなる。
【０１０７】
Ｉ／Ｏセル２ａは、インバータ５４〜５７、およびレベルアップシフタ５８から構成されている。インバータ５４は、電源電圧ＶＤＤ−基準電位ＶＳＳの振幅で動作するインバータであり、インバータ５５〜５７は、電源電圧ＶＣＣＱ−基準電位ＶＳＳの振幅で動作するインバータである。これらインバータ５４〜５７は、入力部から入力された信号を反転信号として出力部から出力する。
【０１０８】
２つのＩ／Ｏセル２ａにそれぞれ設けられたインバータ５４の入力部には、入力端子ｄｉｎが接続されている。また、２つのＩ／Ｏセル２ａにそれぞれ設けられたインバータ５７の出力部には、出力端子ｐａｄ３，ｐａｄ４がそれぞれ接続されている。
【０１０９】
インバータ５４の出力部には、レベルアップシフタ５８の入力部が接続されており、該レベルアップシフタ５８の出力部には、インバータ５５の入力部が接続されている。レベルアップシフタ５８は、電源電圧ＶＤＤ−基準電位ＶＳＳの振幅を、電源電圧ＶＣＣＱ−基準電位ＶＳＳの振幅に変換する。
【０１１０】
インバータ５５の出力部には、インバータ５６の入力部がそれぞれ接続されており、該インバータ５６の出力部には、インバータ５７の入力部が接続されている。このインバータ５７の出力部には、Ｉ／Ｏセル２ａの出力信号が出力される端子である出力端子ｐａｄ３，ｐａｄ４を含むエリアバンプ端子ｐａｄＴが接続されている。
【０１１１】
図１０は、エリアバンプ端子ｐａｄＴにおける構成の一例を示す説明図である。
【０１１２】
図１０の左側に設けられた出力端子ｐａｄ３は、配線５９〜６２から構成されている。配線５９は、図１０の左側において、上方から下方にかけて形成されており、配線６１は、図１０の右側において、上方から下方にかけて形成されている。また、配線６０は、配線５９と配線６１との間に形成されており、これら配線５９〜６１が等間隔となるように設けられている。配線６２は、配線５９から配線６１を横断するように形成されている。
【０１１３】
また、図１０の右側に設けられた出力端子ｐａｄ４は、配線６３〜６６から構成されている。配線６３は、図１０の左側において、上方から下方にかけて形成されており、配線６５は、図１０の右側において、上方から下方にかけて形成されている。また、配線６４は、配線６３と配線６５との間に形成されている、これら配線６３〜６５も等間隔で形成されている。配線６６は、配線６３から配線６５を横断するように形成されている。
【０１１４】
これら配線５９〜６２、および配線６３〜６６は、たとえば、半導体チップに形成された第６層配線に形成されている。配線５９〜６２によって形成された出力端子ｐａｄ３、および配線６３〜６６によって形成された出力端子ｐａｄ４の上方には、たとえば、第７層配線に形成されたエリアバンプ端子ｐａｄＴが形成されている。
【０１１５】
エリアバンプ端子ｐａｄＴは、図中に示す太線によって囲まれた領域であり、該太線内の領域がすべて第７層配線に形成された配線６７によって形成されている。配線６７と配線５９〜６６は、複数のビア６８を介してそれぞれ接続された構成となっている。
【０１１６】
このように、出力端子ｐａｄ３，ｐａｄ４を複数のビア６８を介してエリアバンプ端子ｐａｄＴと接続することにより、接続抵抗を低減し、電流を分散することができる。
【０１１７】
なお、ここでも、入力端子ｄｉｎ(図９)は、左側のＩ／Ｏセル２ａに設けられたインバータ５４の入力部から入力端子ｄｉｎまでの配線長と右側のＩ／Ｏセル２ａに設けられたインバータ５４の入力部から入力端子ｄｉｎまでの配線長とが略等しくなるようにレイアウトされている。
【０１１８】
これにより、Ｉ／Ｏセル２ａから信号が出力される際に、出力端子ｐａｄ３、および出力端子ｐａｄ４にかかる電流を分散することができ、エレクトロマイグレーションによる絶縁不良などを防止することができる。
【０１１９】
また、図１１は、Ｉ／Ｏセル２ａの上方にボンディングワイヤが接続されるボンディングパッド６９が形成された構成の一例を示した説明図である。
【０１２０】
図１１において、２つのＩ／Ｏセル２ａの中央部近傍には、ボンディングパッド６９が設けられている。このボンディングパッド６９は、ボンディングワイヤを介して半導体装置に設けられたＩ／Ｏ端子と接続される。
【０１２１】
ボンディングパッド６９の下方には、ボンディングパッド端子ｐａｔＢが設けられている。その他の接続構成は、図９と同様であるので、説明は省略する。さらに、ボンディングパッド端子ｐａｔＢの構成についても、図１０のエリアバンプ端子ｐａｄＴと同じであるので説明を省略する。
【０１２２】
これによっても、Ｉ／Ｏセル２ａから信号が出力される際に、出力端子ｐａｄ３、および出力端子ｐａｄ４にかかる電流を分散することができ、エレクトロマイグレーションによる絶縁不良などを防止することができる。
【０１２３】
それにより、本実施の形態３においては、Ｉ／Ｏセル２ａにおける信頼性を向上させることができる。
【０１２４】
（実施の形態４）
図１２は、本発明の実施の形態４によるＩ／Ｏセルにおけるレイアウトの一例を示す説明図、図１３は、図１２のＩ／Ｏセルにおけるレイアウトの他の例を示す説明図である。
【０１２５】
本実施の形態４では、Ｉ／Ｏセル２のレイアウトの他の例について説明する。前記実施の形態１では、Ｉ／Ｏセル２が半導体チップ１(図１)の周辺に沿って直線状にそれぞれ設けられた構成としたが、たとえば、図１２に示すように、論理回路ブロック７０を挟むようにＩ／Ｏセル２を設けた構成とする。
【０１２６】
論理回路ブロック７０は、並列接続された２つのＩ／Ｏセル２に信号を入出力するブロックである。そして、論理回路ブロック７０の上方、および下方にそれぞれ直線状に設けられた複数のＩ／Ｏセル２がレイアウトされている。
【０１２７】
このように、Ｉ／Ｏセル２を論理回路ブロック７０の上方、および下方に分けて配置することにより、Ｉ／Ｏセル２を直線状に並べた図２の場合と比べて、半導体チップの辺方向のレイアウト長を短くすることができる。
【０１２８】
また、Ｉ／Ｏセル２のレイアウトは、たとえば、図１３に示すように、論理回路ブロック７０の下方にＩ／Ｏセル２を直線状に並べたものを２列にレイアウトするようにしてもよい。
【０１２９】
それにより、本実施の形態４においては、Ｉ／Ｏセル２のレイアウト長(半導体チップの辺方向)を短くすることができるので、半導体チップを小型化することができる。
【０１３０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１３１】
本発明は、Ｉ／Ｏセルを並列接続した並列駆動構成のＩ／Ｏバッファを用いた半導体装置に適している。
【符号の説明】
【０１３２】
１ 半導体チップ
１ａ Ｉ／Ｏ領域
２ Ｉ／Ｏセル
２ａ Ｉ／Ｏセル
３ インバータ
４ インバータ
５ インバータ
６ インバータ
７ インバータ
８ レベルアップシフタ
９ エリアバンプ
１０ エリアバンプ
１１ エリアバンプ
１２ エリアバンプ
１３ エリアバンプ
１４ エリアバンプ
１５ 配線
１６ 配線
１７ 配線
１８ 配線
１９ 配線
２０ 配線
２１ 電源セル
２２ 半導体層
２３ タングステンプラグ
２４ 第１層配線
２５ 銅プラグ
２６ 第２層配線
２７ 銅プラグ
２８ 第３層配線
２９ 銅プラグ
３０ 第４層配線
３１ 銅プラグ
３２ 第５層配線
３３ 銅プラグ
３４ 第６層配線
３５ 銅プラグ
３６ 第７層配線
３７ 再配線層
３８ 半導体装置
３９ メモリコントローラ
４０ メモリコントローラインタフェース
４１ 半導体メモリ
４２ クロック生成回路
４３ フリップフロップ
４４ フリップフロップ
４５ フリップフロップ
４６ 位相シフタ
４７ ＤＬＬ回路
４８ バッファ
４９ ボンディングパッド
５０ ボンディングパッド
５１ ボンディングパッド
５２ ボンディングパッド
５３ ボンディングパッド
５４ インバータ
５５ インバータ
５６ インバータ
５７ インバータ
５８ レベルアップシフタ
５９ 配線
６０ 配線
６１ 配線
６２ 配線
６３ 配線
６４ 配線
６５ 配線
６６ 配線
６７ 配線
６８ ビア
６９ ボンディングパッド
７０ 論理回路ブロック
ｄｉｎ 入力端子
ｐａｄｃ１ 出力端子
ｐａｄ１ 出力端子
ｐａｄ２ 出力端子
ｐａｄ３ 出力端子
ｐａｄ４ 出力端子
ｐａｄｃ２ 出力端子
ｐａｄＴ エリアバンプ端子
ｐａｄｃＴ エリアバンプ端子
ｐａｄｖｓｓ 接続端子
ｐａｄｖｄｄ 接続端子
ｐａｄｖｓｓｑ 接続端子
ｐａｄｖｃｃｑ 電源端子
ｐａｄＢ ボンディングパッド端子
ｐａｔＢ ボンディングパッド端子
ｐａｄｃＢ ボンディングパッド端子
【特許請求の範囲】
【請求項１】
主面を有する半導体チップと、
前記主面の周囲に沿って形成された複数の入出力回路セルと、
前記複数の入出力回路セルに囲まれるように、前記主面に形成された内部回路と、
前記複数の入出力回路セルの各々に対応した領域に配置された複数の電極パッドとを有し、
前記複数の入出力回路セルは、
互いに隣接して配置された第１入出力回路セルと、第２入出力回路セルとを有し、
前記第１、および前記第２入出力回路セルにそれぞれ対応した領域に、所定の間隔を持って配置された第１電極パッドと第２電極パッドとを有し、
前記第１、および前記第２入出力回路セルは、
前記内部回路から出力される同一信号に応じて、位相が互いに異なる相補信号を出力する第１インバータ回路と、第２インバータ回路とを有し、
前記第１入出力回路セルの第１インバータ回路の出力と前記第２入出力回路セルの第１インバータ回路の出力とは、前記電極パッドを構成する配線層よりも下層の第１配線により前記第１電極パッドに共通接続され、
前記第１入出力回路セルの第２インバータ回路の出力と前記第２入出力回路セルの第２インバータ回路の出力とは、前記第１配線と同層に形成された第２配線により前記第２電極パッドに共通接続され、
前記第１電極パッドは、前記半導体チップの周囲に沿う方向において、前記第１入出力回路セルの第１インバータ回路の出力と、前記第２入出力回路セルの第１インバータ回路の出力との間に配置され、
前記第２電極パッドは、前記半導体チップの周囲に沿う方向において、前記第１入出力回路セルの第２インバータ回路の出力と、前記第２入出力回路セルの第２インバータ回路の出力との間に配置され、
前記第１電極パッドと前記第２入出力回路セルの第１インバータ回路の出力とを接続する前記第１配線は、前記第１、および前記第２入出力回路セルが形成された領域を横断するように形成され、
前記第２電極パッドと前記第１入出力回路セルの第２インバータ回路の出力とを接続する前記第２配線は、前記第１、および前記第２入出力回路セルが形成された領域を横断するように形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１および前記第２入出力回路セル間には、電源セルが形成され、
前記第１電極パッドと前記第２入出力回路セルの第１インバータ回路の出力とを接続する前記第１配線は、前記電源セル上を横断するように形成され、
前記第２電極パッドと前記第１入出力回路セルの第２インバータ回路の出力とを接続する前記第２配線は、前記電源セル上を横断するように形成されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１および前記第２電極パッドは、前記電源セルを挟んで、前記電源セルの両側に配置されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１、および前記第２電極パッドは、アルミニウムを主成分とする金属膜で形成されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１、および前記第２電極パッドのそれぞれに接続された再配線層を更に有し、前記再配線層上にはんだバンプが形成されていることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記内部回路から出力される同一信号は、クロック信号であることを特徴とする半導体装置。
【請求項１】
主面を有する半導体チップと、
前記主面の周囲に沿って形成された複数の入出力回路セルと、
前記複数の入出力回路セルに囲まれるように、前記主面に形成された内部回路と、
前記複数の入出力回路セルの各々に対応した領域に配置された複数の電極パッドとを有し、
前記複数の入出力回路セルは、
互いに隣接して配置された第１入出力回路セルと、第２入出力回路セルとを有し、
前記第１、および前記第２入出力回路セルにそれぞれ対応した領域に、所定の間隔を持って配置された第１電極パッドと第２電極パッドとを有し、
前記第１、および前記第２入出力回路セルは、
前記内部回路から出力される同一信号に応じて、位相が互いに異なる相補信号を出力する第１インバータ回路と、第２インバータ回路とを有し、
前記第１入出力回路セルの第１インバータ回路の出力と前記第２入出力回路セルの第１インバータ回路の出力とは、前記電極パッドを構成する配線層よりも下層の第１配線により前記第１電極パッドに共通接続され、
前記第１入出力回路セルの第２インバータ回路の出力と前記第２入出力回路セルの第２インバータ回路の出力とは、前記第１配線と同層に形成された第２配線により前記第２電極パッドに共通接続され、
前記第１電極パッドは、前記半導体チップの周囲に沿う方向において、前記第１入出力回路セルの第１インバータ回路の出力と、前記第２入出力回路セルの第１インバータ回路の出力との間に配置され、
前記第２電極パッドは、前記半導体チップの周囲に沿う方向において、前記第１入出力回路セルの第２インバータ回路の出力と、前記第２入出力回路セルの第２インバータ回路の出力との間に配置され、
前記第１電極パッドと前記第２入出力回路セルの第１インバータ回路の出力とを接続する前記第１配線は、前記第１、および前記第２入出力回路セルが形成された領域を横断するように形成され、
前記第２電極パッドと前記第１入出力回路セルの第２インバータ回路の出力とを接続する前記第２配線は、前記第１、および前記第２入出力回路セルが形成された領域を横断するように形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１および前記第２入出力回路セル間には、電源セルが形成され、
前記第１電極パッドと前記第２入出力回路セルの第１インバータ回路の出力とを接続する前記第１配線は、前記電源セル上を横断するように形成され、
前記第２電極パッドと前記第１入出力回路セルの第２インバータ回路の出力とを接続する前記第２配線は、前記電源セル上を横断するように形成されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１および前記第２電極パッドは、前記電源セルを挟んで、前記電源セルの両側に配置されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１、および前記第２電極パッドは、アルミニウムを主成分とする金属膜で形成されていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１、および前記第２電極パッドのそれぞれに接続された再配線層を更に有し、前記再配線層上にはんだバンプが形成されていることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記内部回路から出力される同一信号は、クロック信号であることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−１０９５００（Ｐ２０１２−１０９５００Ａ）
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願番号】特願２０１０−２５８９０４（Ｐ２０１０−２５８９０４）
【出願日】平成２２年１１月１９日（２０１０．１１．１９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願日】平成２２年１１月１９日（２０１０．１１．１９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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