半導体集積回路のレイアウト装置、レイアウト方法及びそれらに用いられるセルデータ
【課題】タイミング違反を容易に解消して工数の増大を抑制すること等が可能な半導体集積回路のレイアウト装置を提供すること。
【解決手段】本発明にかかる半導体集積回路のレイアウト装置は、セルデータを記憶する記憶装置１３と、記憶装置１３からセルデータを読み出して自動配置配線を行うレイアウト部２４２と、を備える。また、セルデータは、ターゲットセルに対する配置の状況に応じた遅延をターゲットセルに対して付加する遅延考慮フィラーセルの情報を有する。
【解決手段】本発明にかかる半導体集積回路のレイアウト装置は、セルデータを記憶する記憶装置１３と、記憶装置１３からセルデータを読み出して自動配置配線を行うレイアウト部２４２と、を備える。また、セルデータは、ターゲットセルに対する配置の状況に応じた遅延をターゲットセルに対して付加する遅延考慮フィラーセルの情報を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のレイアウト装置、レイアウト方法及びそれらに用いられるセルデータに関する。
【背景技術】
【０００２】
セルベースＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）は特定用途向け半導体集積回路（ＡＳＩＣ： Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）をはじめ、高集積、高性能が要求されるマイクロプロセサやＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｓｔａｎｄａｒｄ Ｐｒｏｄｕｃｔ）等のＬＳＩに好適に利用されている。セルベースＩＣは、半導体メーカーが提供するセルライブラリを用いて、ユーザが設計する独自回路を組み合わせることにより設計される。セルライブラリには、基本回路を搭載したプリミティブセルから、ＣＰＵやメモリ等のマクロを搭載したマクロセルまで様々な種類や大きさのセルが用意される。このようなセルを配置配線ツールによってチップ上に配置・配線して回路設計を行うため、設計時間や設計コストを削減することができる。また、ＣＰＵ等のレイアウトをマクロセルとしてそのまま組み込むことができるため、システムＬＳＩの作成が容易となる。
【０００３】
なお、ＬＳＩ設計では、サインオフ時のタイミング検証において、原則として全てのタイミングパス（順序セル間のパス）が、セットアップ違反やホールド違反等のタイミング違反を起こすことなく正常に動作していることが要求される。
【０００４】
タイミング違反が発生する原因の一つとして、ＬＳＩにおける配線幅の微細化に伴い、光近接効果やエッチング量のばらつきによるゲートサイズのばらつき（リソばらつき）が問題になっている。ある領域におけるゲートの占める割合（ゲート密度）が場所によって異なる場合、その場所毎のゲートパターンは、光近接効果によって異なった形状となる。また、ゲート密度に応じてエッチング液の浸透度が異なるため、ゲート密度が異なる場所では、エッチング後のゲートサイズやゲート形状にばらつきが生じてしまう。ゲートサイズのばらつきに伴うトランジスタの特性ばらつきが製品性能を劣化させ、結果として、クリティカルパスにタイミング違反が発生してしまう。
【０００５】
このような問題に対する解決策が、特許文献１に開示されている。特許文献１に開示された自動レイアウト装置は、セルライブラリデータ（セルデータ）が格納される記憶装置と、セルライブラリデータを用いて、ゲートに垂直な第１方向に複数のセルを配置する配置配線ツールとを具備する。配置配線ツールは、配置した複数のセルのうち、所定のセル内のゲートを基準ゲートとして指定する基準ゲート指定部と、基準ゲートから所定の距離のエリア内に存在するゲートの数が、予め設定された制約条件に適合する数となるように、既に配置された複数のセルに対して第１方向に垂直な第２方向に隣接するセルを配置するレイアウト部とを備える。
【０００６】
これにより、基準ゲートとして指定されたゲート周辺のゲート密度は、制約条件に規定された値となる。ゲート密度が制約条件に規定された値となる領域は、ゲート密度が均一となるため、光近接効果によるパタンのばらつきや、エッチング後のゲートサイズ（ゲート形状）のばらつき（リソばらつき）が低減される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−６５０５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述のように、従来技術では、リソばらつきを低減することにより、タイミング違反の増加を抑制している。しかし、従来技術では、サインオフ時のタイミング検証においてタイミング違反が検出された場合、これまでと同様に、タイミング違反を解消するためのディレイセルの挿入や各セルの再配置及び再配線が必要となる。つまり、設計の後戻りが発生する。それにより、従来技術では、タイミング違反を解消するためのディレイセルを挿入する必要が生じ、消費電力が増大するという問題があった。また、各セルの再配置及び再配線により、工数が増大するという問題があった。
【０００９】
このように、従来技術では、タイミング検証においてタイミング違反が検出された場合、このタイミング違反を解消することが容易でなく、工数が増大するという問題があった。
【課題を解決するための手段】
【００１０】
本発明の一態様にかかる半導体集積回路のレイアウト装置は、セルデータを記憶するセルデータ記憶部と、前記セルデータ記憶部からセルデータを読み出して自動配置配線を行うレイアウト部と、を備え、前記セルデータは、ターゲットセルに対する配置の状況に応じた遅延を当該ターゲットセルに対して付加する遅延考慮フィラーセルの情報を有する。
【００１１】
また、本発明の一態様にかかる半導体集積回路のレイアウト装置の別の態様は、セルデータを記憶するセルデータ記憶部と、前記セルデータ記憶部からセルデータを読み出して自動配置配線を行うレイアウト部と、を備え、前記レイアウト部は、さらに、レイアウトスペースの空き領域にポリシリコン層形状を配置可能であって、ターゲットセルに対する配置の状況に応じた遅延を当該ターゲットセルに対して付加するように前記ポリシリコン層形状を配置する。
【００１２】
また、本発明の一態様にかかる半導体集積回路のレイアウト方法は、セルデータを用いた半導体集積回路のレイアウト方法であって、セルデータを読み出して自動配置配線し、ターゲットセルに対する配置の状況に応じた遅延を当該ターゲットセルに対して付加するための遅延考慮フィラーセルを配置する。
【００１３】
また、本発明の一態様にかかる半導体集積回路のレイアウト方法の別の態様は、セルデータを用いた半導体集積回路のレイアウト方法であって、セルデータを読み出して自動配置配線し、ターゲットセルに対する配置の状況に応じた遅延を当該ターゲットセルに対して付加するためのポリシリコン層形状を配置する。
【００１４】
また、本発明の一態様にかかるセルデータは、半導体集積回路のレイアウトに用いられるセルデータであって、ターゲットセルに対する配置の状況に応じた遅延を当該ターゲットセルに対して付加する遅延考慮フィラーセルの情報を有する。
【００１５】
また、本発明の一態様にかかるセルデータの別の態様は、半導体集積回路のレイアウトに用いられるセルデータであって、ターゲットセルに対する配置の状況に応じた異なる遅延を当該ターゲットセルに対して付加する複数の遅延考慮フィラーセルの情報を有する。
【００１６】
上述のような回路構成により、タイミング検証においてタイミング違反が検出された場合でも、タイミング違反を容易に解消することができるため、工数の増大を抑制すること等ができる。
【発明の効果】
【００１７】
本発明により、タイミング検証においてタイミング違反が検出された場合でも、タイミング違反を容易に解消して工数の増大を抑制すること等が可能な半導体集積回路のレイアウト装置、レイアウト方法及びそれらに用いられるセルデータを提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１にかかる半導体集積回路の自動レイアウト装置を示すブロック図である。
【図２】本発明の実施の形態１にかかる半導体集積回路の自動レイアウト装置を示す図ロック図である。
【図３】本発明の実施の形態１にかかる半導体集積回路の自動レイアウト装置を示す図ロック図である。
【図４】本発明の実施の形態１にかかる半導体集積回路の自動レイアウト装置を示す図ロック図である。
【図５】本発明の実施の形態１にかかる遅延考慮セルデータの生成手順を示すフローチャートである。
【図６Ａ】本発明の実施の形態１にかかる遅延考慮フィラーセルの一例を示す図である。
【図６Ｂ】本発明の実施の形態１にかかる遅延考慮フィラーセルの一例を示す図である。
【図６Ｃ】本発明の実施の形態１にかかる遅延考慮フィラーセルの一例を示す図である。
【図６Ｄ】本発明の実施の形態１にかかる遅延考慮フィラーセルの一例を示す図である。
【図６Ｅ】本発明の実施の形態１にかかる遅延考慮フィラーセルの一例を示す図である。
【図６Ｆ】本発明の実施の形態１にかかる遅延考慮フィラーセルの一例を示す図である。
【図７】本発明の実施の形態１にかかる遅延考慮セルデータの生成手順を説明するための図である。
【図８】本発明の実施の形態１にかかる遅延考慮セルデータの生成手順を説明するための図である。
【図９】本発明の実施の形態１にかかる遅延考慮セルデータの生成手順を説明するための図である。
【図１０】本発明の実施の形態１にかかる遅延考慮セルデータの一例を示す図である。
【図１１】本発明の実施の形態１にかかる自動レイアウト装置の動作を示すフローチャートである。
【図１２】本発明の実施の形態２にかかる自動レイアウト装置の動作を示すフローチャートである。
【発明を実施するための形態】
【００１９】
以下、添付図面を参照して、本実施の形態にかかる半導体集積回路の自動レイアウト装置、レイアウト方法及びそれらに用いられるセルデータについて説明する。本実施の形態では、セルベースＩＣの設計を行う半導体回路設計支援装置を一例に説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００２０】
実施の形態１
図１〜図４を参照して、本発明の実施の形態１にかかる自動レイアウト装置（レイアウト装置）１０の構成について説明する。図１は、本実施の形態にかかる自動レイアウト装置１０の構成図である。図２及び図３は、遅延考慮セルデータ生成フェーズにおける自動レイアウト装置１０の一部を示す構成図である。図４は、チップレイアウトフェーズにおける自動レイアウト装置１０の一部を示す構成図である。
【００２１】
なお、本願の発明者は、セル全体に占めるポリシリコン層の割合、即ち、セル全体に占めるゲートサイズの割合（以下、単にゲート密度と称す）の異なる複数のフィラーセルを準備し、各フィラーセルをあるセル（ターゲットセル）の近傍に配置したところ、リソグラフィの影響を受けて、フィラーセルの種類及び配置位置に応じた遅延が当該ターゲットセルに付加されることを発見した。本実施の形態にかかる自動レイアウト装置１０は、これらのフィラーセル（遅延考慮フィラーセル）に関するデータを記憶し、タイミング違反が発生したパス上のセル（ターゲットセル）近傍に最適な遅延考慮フィラーセルを配置することにより、ターゲットセルの遅延を調整し、タイミング違反を容易に解消することを特徴とする。
【００２２】
図１に示すように、自動レイアウト装置１０は、バス１６を介して相互に接続されるＣＰＵ１１と、ＲＡＭ１２と、記憶装置１３と、入力装置１４と、出力装置１５と、を備える。記憶装置１３はハードディスクやメモリ等に例示される外部記憶装置である。また、入力装置１４は、キーボードやマウス等のユーザによって操作されることで、各種データをＣＰＵ１１や記憶装置１３に出力する。出力装置１５は、モニタやプリンタに例示され、ＣＰＵ１１から出力される半導体装置のレイアウト結果をユーザに対し視認可能に出力する。
【００２３】
記憶装置１３は、自動レイアウト用のセルライブラリ２１と、制約情報２２と、ネットリスト２３と、自動レイアウトプログラム２４と、を格納している。ＣＰＵ１１は、入力装置１４からの入力に応答して、記憶装置１３内の自動レイアウトプログラム２４を実行し、セルライブラリ２１の生成又は変換処理、セルの配置及び配線処理を行う。この際、記憶装置１３からの各種データやプログラムはＲＡＭ１２に一時格納され、ＣＰＵ１１は、ＲＡＭ１２内のデータを用いて各種処理を実行する。
【００２４】
セルライブラリ２１は、内部が既にレイアウト設計されたマクロセルに関するデータ（以下、単にセルデータと称す）の集合である。セルライブラリ２１には、ＮＡＮＤやフリップフロップなどの基本的回路を含むマクロセルから、ＲＡＭやＲＯＭ、ＣＰＵコア等の大規模回路を含むマクロセルが登録される。
【００２５】
セルライブラリ２１には、図２〜図４に示すように、各セルに関するデータである一般セルデータ２１１が記憶される。セルライブラリ２１には、さらに、後述する遅延考慮セルデータ生成フェーズを経て、遅延考慮フィラーセルに関するデータである遅延考慮フィラーセルデータ２１２と、各遅延考慮フィラーセルに基づく遅延情報が各セルに追加された遅延考慮セルデータ２１３と、が記憶される。本実施の形態では、これらのセルデータには、セル内のピン配置に関する情報とセル枠（セル外形）データに加え、セル内部の拡散層やゲートの座標に関する情報も含まれている場合を例に説明する。なお、セル内部の拡散層やゲートの座標に関する情報が、レイアウトデータとして別に設けられる構成であっても良い。
【００２６】
制約情報２２には、レイアウト部（配置配線ツール）２４２がチップ上にセルを配置したり配線したりする場合に用いられる、配線幅やセル間隔等の設計ルール及びタイミング制約等が規定される。ネットリスト２３は、各セルの接続情報を示す論理回路設計結果である。
【００２７】
半導体集積回路の自動レイアウトプログラム２４は、ＣＰＵ１１によって実行されることにより、コンピュータに、セルデータ生成部２４１及びレイアウト部２４２の各機能を実現する。セルデータ生成部２４１は、各セルのデータを生成する部である。レイアウト部２４２は、必要なセルをチップ上に配置し、配線した後、レイアウトデータを出力する部である。
【００２８】
セルデータ生成部２４１は、図２に示すように、遅延考慮セルデータ生成フェーズにおいて、ゲート密度の異なる複数の遅延考慮フィラーセルに関するデータを、遅延考慮フィラーセルデータ２１２として生成し、セルライブラリ２１に記憶させる。レイアウト部２４２は、一般セルデータ２１１、遅延考慮フィラーセルデータ２１２、及び制約情報２２に基づいて、セル（ターゲットセル及びその周辺セル）及び遅延考慮フィラーセルの仮配置を行い、遅延考慮セルデータ２１３生成用に用いられる測定用レイアウトデータを出力する。
【００２９】
その後、セルデータ生成部２４１は、図３に示すように、遅延考慮セルデータ生成フェーズにおいて、一般セルデータ２１１と、ターゲットセルの種類、遅延考慮フィラーセルの種類及び配置条件の異なる複数の測定用レイアウトデータから得られた複数の遅延情報とに基づいて、遅延考慮セルデータ２１３を生成する。より具体的には、セルデータ生成部２４１は、一般セルデータ２１１に含まれる各セルに対し、対応する遅延情報を追加して、遅延考慮セルデータ２１３として生成する。
【００３０】
そして、レイアウト部２４２は、図４に示すように、チップレイアウトフェーズにおいて、一般セルデータ２１１、遅延考慮フィラーセルデータ２１２、遅延考慮セルデータ２１３、ネットリスト２３、及び制約情報２２に基づいて、必要なセルをチップ上に配置し、配線した後、チップレイアウトデータを出力する。このとき、レイアウト部２４２は、一般セルデータ２１１に含まれる各セルのピン配置や各セルの大きさを参照し、制約情報２２に含まれる配線幅やセル間隔等の設計ルール及び配線遅延等を考慮して各セルの配置及び配線を行う。なお、レイアウト部２４２は、一般セルデータ２１１以外の、遅延考慮フィラーセルデータ２１２、遅延考慮セルデータ２１３、ネットリスト２３、及び制約情報２２に基づいて、チップレイアウトデータを出力する構成であってもよい。この場合、レイアウト部２４２は、一般セルデータ２１１に代えて、遅延考慮セルデータ２１３に含まれる各セルのピン配置や各セルの大きさを参照し、各セルの配置及び配線を行う。
【００３１】
次に、本実施の形態にかかる自動レイアウト装置１０による自動レイアウト処理について、詳細に説明する。本実施の形態にかかる自動レイアウト装置１０は、主として、遅延考慮セルデータ生成フェーズと、チップレイアウトフェーズと、の２つのフェーズによって自動レイアウト処理を行う。さらに自動レイアウト装置１０は、チップレイアウトフェーズにおいて、主として、セルの配置及び配線処理と、遅延考慮フィラーセルの配置によるタイミング調整と、を行う。なお、遅延考慮セルデータ生成フェーズは、チップレイアウトフェーズとは別に、予め実行されていても良い。この場合、自動レイアウト装置１０は、遅延考慮セルデータ生成装置として機能する。
【００３２】
（遅延考慮セルデータ生成フェーズ）
遅延考慮セルデータ生成フェーズとは、セルデータ生成部２４１が、一般セルデータ２１１として登録されている各セルに対して、遅延考慮フィラーセルに基づく遅延情報を追加し、遅延考慮セルデータ２１３として生成するフェーズのことである。以下、具体的に説明する。
【００３３】
図５は、本実施の形態にかかる遅延考慮セルデータ２１３の生成手順を示すフローチャートである。まず、セルデータ生成部２４１は、ゲート密度の異なる複数の遅延考慮フィラーセルデータ２１２を生成する（Ｓ１００）。図６Ａ〜図６Ｆに、遅延考慮フィラーセルの一例を示す。図６Ａ〜図６Ｆの例では、ゲートであるポリシリコン層１０１が紙面の縦方向に配置され、それらのポリシリコン層を紙面の横方向から挟むように拡散層１０２が２列に配置される。図６Ａは、ゲート密度が中程度の遅延考慮フィラーセル１００Ａである。図６Ｂは、セル内部において、紙面の右側のゲート密度が高い遅延考慮フィラーセル１００Ｂである。図６Ｃは、セル内部において、紙面の右側のゲート密度が低い遅延考慮フィラーセル１００Ｃである。図６Ｄは、図６Ａと同様に、ゲート密度が中程度の遅延考慮フィラーセル１００Ｄである。図６Ｅは、セル内部において、紙面の左側のゲート密度が高い遅延考慮フィラーセル１００Ｅである。図６Ｆは、セル内部において、紙面の左側のゲート密度が低い遅延考慮フィラーセル１００Ｆである。
【００３４】
なお、本実施の形態では、ゲート密度が異なる複数の遅延考慮フィラーセルが用いられる場合について説明しているが、これに限られない。ターゲットセルに与える遅延の影響を調整可能であれば、ゲートの形状（ポリシリコン層の形状）が異なる複数の遅延考慮フィラーセルが用いられても良い。
【００３５】
次に、レイアウト部２４２は、遅延考慮セルデータ２１３生成のための、ターゲットセル及び周辺セルの仮配置を行う（Ｓ１０１）。以下の説明では、便宜上、ターゲットセル及び周辺セルが仮配置された状態のレイアウトデータを中間レイアウトデータと称す。
【００３６】
図７〜図９に、中間レイアウトデータの一例を示す。図７の例では、紙面中央に、一般セルデータ２１１に含まれる複数のセルのうち選択された何れかのセルが、ターゲットセル１０３として配置される。そして、ターゲットセル１０３を囲むように、複数のセル（例えば、最も使用率の高いセル）が周辺セル１０４として配置される。なお、図７の例では、ターゲットセル１０３の左側面に隣接する領域は、空き領域となっている。図８の例では、紙面中央にターゲットセル１０３が配置され、ターゲットセル１０３を囲むように複数の周辺セル１０４が配置される。なお、図８の例では、ターゲットセル１０３の右側面に隣接する領域は、空き領域となっている。図９の例では、紙面中央にターゲットセル１０３が配置され、ターゲットセル１０３を囲むように複数の周辺セル１０４が配置される。なお、図７の例では、ターゲットセル１０３の右側面及び左側面に隣接するそれぞれの領域は、空き領域となっている。本実施の形態では、レイアウト部２４２は、まず、図７に示すようなターゲットセル及び周辺セルの仮配置を行う。
【００３７】
次に、レイアウト部２４２は、中間レイアウトデータの空き領域に、何れかの遅延考慮フィラーセルを配置して（Ｓ１０２）、測定用レイアウトデータを出力する（Ｓ１０３）。例えば、レイアウト部２４２は、図７に示す中間レイアウトデータの空き領域に、図６Ａに示す遅延考慮フィラーセル１００Ａを配置して、測定用レイアウトデータを出力する。
【００３８】
その後、別ツールであるリソグラフィシミュレータ（不図示）が、この測定用レイアウトデータに対してリソグラフィシミュレーションを実施して、仮想のウエハ形状を生成する（Ｓ１０４）。この仮想のウエハ形状に基づいて、実効的なトランジスタのチャネル長（Ｌ）及びチャネル幅（Ｗ）が算出される。その後、別ツールであるアナログシミュレータ（不図示）が、仮想のウエハ形状から算出されたＬ／Ｗに基づいてシミュレーションを実施して、遅延考慮フィラーセル１００Ａがターゲットセル１０３に与える遅延の影響を測定する（Ｓ１０５）。アナログシミュレータには、例えば、ＳＰＩＣＥシミュレータが用いられる。なお、これらのシミュレータは、自動レイアウト装置１０の機能の一部として設けられていても良い。
【００３９】
その後、レイアウト部２４２は、まだ選択されていない遅延考慮フィラーセルがある場合（Ｓ１０６のＮＯ）、その遅延考慮フィラーセルに置き換えて（Ｓ１０７）、新たな測定用レイアウトデータを出力する（Ｓ１０３）。例えば、レイアウト部２４２は、図７に示す中間レイアウトデータの空き領域に、図６Ｂに示す遅延考慮フィラーセル１００Ｂを配置して、新たな測定用レイアウトデータを出力する。その後は、上述と同様の処理が繰り返される（Ｓ１０３〜Ｓ１０７）。本実施の形態では、レイアウト部２４２は、図７に示す中間レイアウトデータの空き領域に、図６Ａ〜図６Ｃに示す遅延考慮フィラーセル１００Ａ，１００Ｂ，１００Ｃを順に配置して、それぞれ測定用レイアウトデータを出力する。そして、これらの測定用レイアウトデータにおいて、ゲート密度の異なる遅延考慮フィラーセルによってターゲットセル１０３が受ける遅延の影響は測定される。
【００４０】
レイアウト部２４２は、対象となる全ての遅延考慮フィラーセルが選択され、それらによってターゲットセル１０３が受ける遅延の影響が測定された場合（Ｓ１０６のＹＥＳ）、周辺セル１０４の配置位置を変更して異なる位置に空き領域を作る（Ｓ１０８のＮＯ、Ｓ１０９）。例えば、レイアウト部２４２は、周辺セル１０４の配置位置を変更することにより、図７に示す中間レイアウトデータから図８に示す中間レイアウトデータに変更する。その後は、上述と同様の処理が繰り返される（Ｓ１０２〜Ｓ１０９）。本実施の形態では、レイアウト部２４２は、図７〜図９に示すような仮配置を順に行い、それぞれに対して各遅延考慮フィラーセルを順に配置して、それぞれ測定用レイアウトデータを出力する。そして、これらの測定用レイアウトデータにおいて、配置位置の異なる各遅延考慮フィラーセルによってターゲットセル１０３が受ける遅延の影響は測定される。
【００４１】
なお、図７及び図９に示すように、ターゲットセル１０３の左側面に隣接する空き領域には、図６Ａ〜図６Ｃに示す遅延考慮フィラーセル１００Ａ，１００Ｂ，１００Ｃが配置される。一方、図８及び図９に示すように、ターゲットセル１０３の右側面に隣接する空き領域には、図６Ｄ〜図６Ｆに示す遅延考慮フィラーセル１００Ｄ，１００Ｅ，１００Ｆが配置される。これは、各遅延考慮フィラーセルのゲート密度の影響を、ターゲットセル１０３にのみ与え、他の周辺セルに与えないようにするためである。
【００４２】
その後、セルデータ生成部２４１は、各測定用レイアウトデータから得られた遅延情報を、対応するセルに追加して、遅延考慮セルデータ２１３の一部として生成する。この遅延考慮セルデータ２１３は、セルライブラリ２１に格納される（Ｓ１１０）。
【００４３】
このような処理は、ターゲットセルを他のセルに変更して同様に繰り返される（Ｓ１０１〜Ｓ１１１）。このように、レイアウト部２４２は、ターゲットセルの種類、遅延考慮フィラーセルの種類及び配置条件の異なる複数の測定用レイアウトデータを出力する。そして、セルデータ生成部２４１は、一般セルデータ２１１と、これらの測定用レイアウトデータから得られた遅延情報と、に基づいて遅延考慮セルデータ２１３を生成する。より具体的には、セルデータ生成部２４１は、一般セルデータ２１１に含まれる各セルに対し、対応する遅延情報を追加して、遅延考慮セルデータ２１３として生成する。
【００４４】
図１０に、遅延考慮セルデータ２１３の記述例を示す。図１０に示すように、例えば、セルＡについて、左側面に隣接して遅延考慮フィラーセル１００Ａを置いた場合の遅延は０．０ｐｓ、遅延考慮フィラーセル１００Ｂを置いた場合の遅延は１．０ｐｓ、遅延考慮フィラーセル１００Ｃを置いた場合の遅延は−０．５ｐｓである。また、セルＡにおいて、右側面に隣接して遅延考慮フィラーセル１００Ｄを置いた場合の遅延は０．０ｐｓ、遅延考慮フィラーセル１００Ｅを置いた場合の遅延は０．３ｐｓ、遅延考慮フィラーセル１００Ｆを置いた場合の遅延は−１．０ｐｓである。また、セルＡにおいて、右側面及び左側面に隣接して遅延考慮フィラーセル１００Ａ，１００Ｄを置いた場合の遅延は０．０ｐｓ、遅延考慮フィラーセル１００Ｂ，１００Ｅを置いた場合の遅延は１．５ｐｓ、遅延考慮フィラーセル１００Ｂ，１００Ｆを置いた場合の遅延は０．１ｓ、遅延考慮フィラーセル１００Ｃ，１００Ｅを置いた場合の遅延は１．２ｐｓ、遅延考慮フィラーセル１００Ｃ，１００Ｆを置いた場合の遅延は−１．８ｐｓである。このように、遅延考慮セルデータ２１３には、各セルに対して遅延情報が付加される。
【００４５】
（チップレイアウトフェーズ）
図１１は、本実施の形態にかかる自動レイアウト装置１０の動作を示すフローチャートである。まず、レイアウト部２４２は、一般セルデータ２１１、ネットリスト２３、及び制約情報２２に基づいて、必要なセルをチップ上に配置し、配線した後、チップレイアウトデータを出力する（Ｓ２００）。
【００４６】
次に、タイミング調整を行う（Ｓ２０１）。この処理の中では、まず、チップレイアウトデータに対してサインオフチェックが行われる（Ｓ２０１１）。言い換えると、チップレイアウトデータに対してタイミング検証が行われる。このタイミング検証は、別のタイミング検証ツールによって行われても良いし、自動レイアウト装置１０に備わっているタイミング検証機能によって行われても良い。
【００４７】
タイミング違反が検出された場合、レイアウト部２４２は、タイミング違反が発生したパス上のセル（ターゲットセル）近傍の空き領域を検出し（Ｓ２０１２）、当該空き領域に各遅延考慮フィラーセルを仮想配置して、タイミング違反が解消されるか否かをそれぞれシミュレーションする（Ｓ２０１３、Ｓ２０１４）。なお、タイミング違反が発生したパス上のセルは複数存在する場合がある。また、タイミング違反が発生したパス上のセル近傍の空き領域には、複数の遅延考慮フィラーセルが配置される場合がある。したがって、レイアウト部２４２は、まず、複数の適当な遅延考慮フィラーセルを仮想配置してシミュレーションし、その結果を参照して、タイミング違反を収束させるように、最適な遅延考慮フィラーセルに置き換えて再度シミュレーションする、ことも可能である。
【００４８】
タイミング違反が解消される遅延考慮フィラーセルの種類及び配置位置が確定すると、レイアウト部２４２は、それらの遅延考慮フィラーセルをその確定した位置に配置する（Ｓ２０１５）。次に、レイアウト部２４２は、レイアウトスペースの残りの空き領域に、すでに配置されている各セルに遅延の影響を与えない通常のフィラーセルを配置する（Ｓ２０１６）。その後、レイアウト部２４２は、完成したチップレイアウトデータを出力する（Ｓ２０２）。次に、確認のため、このチップレイアウトデータに対してサインオフチェックが行われる（Ｓ２０３）。このように、自動レイアウト装置１０は、遅延考慮フィラーセルをレイアウトスペースの空き領域に配置することにより、他のセルの配置や配線を変更することなく、容易にタイミング違反を解消することができる。それにより、設計にかかる工数の増大が抑制される。
【００４９】
なお、仮にタイミング違反が解消されていなければ、タイミング違反に対しての修正（Ｓ２０４）及び修正後のチップレイアウトデータに対するサインオフチェック（Ｓ２０５）が行われる。この場合においても、自動レイアウト装置１０は、遅延考慮フィラーセルの種類及び配置位置を変更することにより、他のセルの配置や配線を変更することなく、容易にタイミング違反を解消することができる。それにより、設計にかかる工数の増大が抑制される。
【００５０】
このように、本実施の形態にかかる自動レイアウト装置１０は、遅延考慮フィラーセルをレイアウトスペースの空き領域に配置することにより、他のセルの配置や配線を変更することなく、容易にタイミング違反を解消することができる。それにより、設計にかかる工数の増大が抑制される。さらに、本実施の形態では、遅延考慮フィラーセルを用いてタイミング違反を解消できるため、従来技術と異なり、タイミング違反を解消するためのディレイセルの挿入が不要となり、消費電力の増大が抑制される。
【００５１】
なお、従来技術では、リソばらつきを低減するために予めダミーセルが挿入されている。そのため、従来技術では、回路規模、チップ面積が増大するという問題があった。しかしながら、本実施の形態では、遅延考慮フィラーセルを用いてタイミング違反を解消できるため、従来技術と異なり、リソばらつきを低減するためのダミーセルの挿入が不要となり、回路規模、チップ面積の増大が抑制される。
【００５２】
実施の形態２
実施の形態１では、ゲート密度の異なる複数の遅延考慮フィラーセルが用いられる場合を例に説明した。本実施の形態にかかる自動レイアウト装置１０ｂは、このような遅延考慮フィラーセルを用いることなく、ターゲットセルに所望の遅延を付加する機能を有する。なお、本実施の形態にかかる自動レイアウト装置１０ｂは、遅延考慮フィラーセルを用いないため、実施の形態１と異なり、遅延考慮フィラーセルデータ及び遅延考慮セルデータの生成を行わない。
【００５３】
図１２は、本実施の形態にかかる自動レイアウト装置１０ｂの動作を示すフローチャートである。ここでは、実施の形態１にかかる自動レイアウト装置１０の動作と異なる部分であるタイミング調整（Ｓ２０１ｂ）についてのみ説明する。
【００５４】
タイミング調整（Ｓ２０１ｂ）の処理の中では、まず、チップレイアウトデータに対してサインオフチェックが行われる（Ｓ２０１１）。言い換えると、チップレイアウトデータに対してタイミング検証が行われる。このタイミング検証は、別のタイミング検証ツールによって行われても良いし、自動レイアウト装置１０に備わっているタイミング検証機能によって行われても良い。
【００５５】
タイミング違反が検出された場合、レイアウト部２４２ｂは、タイミング違反が発生したパス上のセル近傍の空き領域を検出するとともに（Ｓ２０１２）、タイミング違反を解消するために必要な遅延量を算出する（Ｓ２０１３ｂ）。レイアウト部２４２ｂは、その算出結果に基づいて、タイミング違反が発生したパス上のセル（ターゲットセル）近傍の空き領域に適当なポリシリコン層形状を仮想配置して、タイミング違反が解消されるか否かをシミュレーションする（Ｓ２０１４ｂ）。なお、セルライブラリ２１には、遅延考慮フィラーセルデータ及び遅延考慮セルデータは格納されていない。したがって、自動レイアウト装置１０ｂは、仮想配置されたポリシリコン層形状によってターゲットセルが受ける遅延の影響を、リソグラフィシミュレーション機能やアナログシミュレーション機能を用いて測定する必要がある。レイアウト部２４２ｂは、この測定結果を参照して、必要に応じて、タイミング違反を収束させるようにポリシリコン層形状の配置を修正する。ポリシリコン層形状の修正時には、Ｄｅｓｉｇｎ Ｒｕｌｅを考慮しながら行い、セル内部及びセルを配置した際に隣接セルとの間でのＤｅｓｉｇｎ Ｒｕｌｅ違反が発生しないようにする必要がある。
【００５６】
タイミング違反が解消されるポリシリコン層形状の配置位置が確定すると、レイアウト部２４２ｂは、当該ポリシリコン層形状をその確定した位置に配置する（Ｓ２０１５ｂ）。次に、レイアウト部２４２ｂは、レイアウトスペースの残りの空き領域に、すでに配置されている各セルに遅延の影響を与えない通常のフィラーセルを配置する（Ｓ２０１６）。その後、レイアウト部２４２ｂは、完成したチップレイアウトデータを出力する（Ｓ２０２）。
【００５７】
このように、本実施の形態にかかる自動レイアウト装置１０ｂは、遅延考慮フィラーセルに代えて、ポリシリコン層形状を直接レイアウトスペースの空き領域に配置することにより、より精度の高いタイミング調整をすることが可能である。ただし、仮想配置されたポリシリコン層形状によってターゲットセルが受ける遅延の影響を測定するために、所定の処理時間を要する。
【００５８】
以上のように、上記実施の形態１，２にかかる自動レイアウト装置は、遅延考慮フィラーセル及びポリシリコン層形状のいずれかを、レイアウトスペースの空き領域に配置することにより、他のセルの配置や配線を変更することなく、容易にタイミング違反を解消することができる。それにより、設計にかかる工数の増大が抑制される。さらに、上記実施の形態１，２では、遅延考慮フィラーセル及びポリシリコン層形状のいずれかを用いてタイミング違反を解消できるため、従来技術と異なってタイミング違反を解消するためのディレイセルの挿入が不要となり、消費電力の増大が抑制される。
【００５９】
なお、従来技術では、リソばらつきを低減するために予めダミーセルが挿入されている。そのため、従来技術では、回路規模、チップ面積が増大するという問題があった。しかしながら、本実施の形態では、遅延考慮フィラーセルを用いてタイミング違反を解消できるため、従来技術と異なり、リソばらつきを低減するためのダミーセルの挿入が不要となり、回路規模、チップ面積の増大が抑制される。
【００６０】
なお、本発明は上記実施の形態１，２に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態１では、中間レイアウトデータにおいて、各遅延考慮フィラーセルが、ターゲットセル１０３のゲートに垂直な方向（紙面においてターゲットセル１０３の左右方向）に隣接して配置される場合を例に説明したが、これに限られない。中間レイアウトデータにおいて、各遅延考慮フィラーセルが、ターゲットセル１０３のゲートに平行な方向（紙面においてターゲットセル１０３の上下方向）に隣接して配置される構成や、その他近接して配置される構成としても良い。ただし、ターゲットセル１０３のチャネル長は、リソグラフィの際、当該ターゲットセル１０３のゲートに垂直な方向（左右方向）に隣接して配置される遅延考慮フィラーセルの影響を受けて変化しやすい。したがって、本実施の形態では、各遅延考慮フィラーセルが、ターゲットセル１０３のゲートに垂直な方向（左右方向）に隣接して配置される場合に限定している。
【００６１】
また、実施の形態１では、遅延考慮フィラーセルに基づく遅延情報には、セルの入力端子や負荷容量等の条件が考慮されていないが、これらの条件が考慮されてもよい。この場合、遅延考慮セルデータ２１３には、セルの入力端子や負荷容量等の違いによる遅延情報がテーブル化して格納される。
【００６２】
また、実施の形態１では、ある一方の側面に隣接するターゲットセルに対してのみ遅延を付加する遅延考慮フィラーセルが用いられた場合を例に説明したが、これに限られない。このような遅延考慮フィラーセルに加え、複数の側面に隣接するターゲットセルに対してそれぞれ遅延を付加する遅延考慮フィラーセルが用いられても良い。
【符号の説明】
【００６３】
１０、１０ｂ 自動レイアウト装置
１１ ＣＰＵ
１２ ＲＡＭ
１３ 記憶装置
１４ 入力装置
１５ 出力装置
２１ セルライブラリ
２２ 制約情報
２３ ネットリスト
２４ 自動レイアウトプログラム
１００Ａ フィラーセル
１００Ｂ フィラーセル
１００Ｃ フィラーセル
１００Ｄ フィラーセル
１００Ｅ フィラーセル
１００Ｆ フィラーセル
１０１ ポリシリコン層
１０２ 拡散層
１０３ ターゲットセル
１０４ 周辺セル
２１１ 一般セルデータ
２１２ 遅延考慮フィラーセルデータ
２１３ 遅延考慮セルデータ
２４１ セルデータ生成部
２４２、２４２ｂ レイアウト部
【技術分野】
【０００１】
本発明は、半導体集積回路のレイアウト装置、レイアウト方法及びそれらに用いられるセルデータに関する。
【背景技術】
【０００２】
セルベースＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）は特定用途向け半導体集積回路（ＡＳＩＣ： Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）をはじめ、高集積、高性能が要求されるマイクロプロセサやＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｓｔａｎｄａｒｄ Ｐｒｏｄｕｃｔ）等のＬＳＩに好適に利用されている。セルベースＩＣは、半導体メーカーが提供するセルライブラリを用いて、ユーザが設計する独自回路を組み合わせることにより設計される。セルライブラリには、基本回路を搭載したプリミティブセルから、ＣＰＵやメモリ等のマクロを搭載したマクロセルまで様々な種類や大きさのセルが用意される。このようなセルを配置配線ツールによってチップ上に配置・配線して回路設計を行うため、設計時間や設計コストを削減することができる。また、ＣＰＵ等のレイアウトをマクロセルとしてそのまま組み込むことができるため、システムＬＳＩの作成が容易となる。
【０００３】
なお、ＬＳＩ設計では、サインオフ時のタイミング検証において、原則として全てのタイミングパス（順序セル間のパス）が、セットアップ違反やホールド違反等のタイミング違反を起こすことなく正常に動作していることが要求される。
【０００４】
タイミング違反が発生する原因の一つとして、ＬＳＩにおける配線幅の微細化に伴い、光近接効果やエッチング量のばらつきによるゲートサイズのばらつき（リソばらつき）が問題になっている。ある領域におけるゲートの占める割合（ゲート密度）が場所によって異なる場合、その場所毎のゲートパターンは、光近接効果によって異なった形状となる。また、ゲート密度に応じてエッチング液の浸透度が異なるため、ゲート密度が異なる場所では、エッチング後のゲートサイズやゲート形状にばらつきが生じてしまう。ゲートサイズのばらつきに伴うトランジスタの特性ばらつきが製品性能を劣化させ、結果として、クリティカルパスにタイミング違反が発生してしまう。
【０００５】
このような問題に対する解決策が、特許文献１に開示されている。特許文献１に開示された自動レイアウト装置は、セルライブラリデータ（セルデータ）が格納される記憶装置と、セルライブラリデータを用いて、ゲートに垂直な第１方向に複数のセルを配置する配置配線ツールとを具備する。配置配線ツールは、配置した複数のセルのうち、所定のセル内のゲートを基準ゲートとして指定する基準ゲート指定部と、基準ゲートから所定の距離のエリア内に存在するゲートの数が、予め設定された制約条件に適合する数となるように、既に配置された複数のセルに対して第１方向に垂直な第２方向に隣接するセルを配置するレイアウト部とを備える。
【０００６】
これにより、基準ゲートとして指定されたゲート周辺のゲート密度は、制約条件に規定された値となる。ゲート密度が制約条件に規定された値となる領域は、ゲート密度が均一となるため、光近接効果によるパタンのばらつきや、エッチング後のゲートサイズ（ゲート形状）のばらつき（リソばらつき）が低減される。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−６５０５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述のように、従来技術では、リソばらつきを低減することにより、タイミング違反の増加を抑制している。しかし、従来技術では、サインオフ時のタイミング検証においてタイミング違反が検出された場合、これまでと同様に、タイミング違反を解消するためのディレイセルの挿入や各セルの再配置及び再配線が必要となる。つまり、設計の後戻りが発生する。それにより、従来技術では、タイミング違反を解消するためのディレイセルを挿入する必要が生じ、消費電力が増大するという問題があった。また、各セルの再配置及び再配線により、工数が増大するという問題があった。
【０００９】
このように、従来技術では、タイミング検証においてタイミング違反が検出された場合、このタイミング違反を解消することが容易でなく、工数が増大するという問題があった。
【課題を解決するための手段】
【００１０】
本発明の一態様にかかる半導体集積回路のレイアウト装置は、セルデータを記憶するセルデータ記憶部と、前記セルデータ記憶部からセルデータを読み出して自動配置配線を行うレイアウト部と、を備え、前記セルデータは、ターゲットセルに対する配置の状況に応じた遅延を当該ターゲットセルに対して付加する遅延考慮フィラーセルの情報を有する。
【００１１】
また、本発明の一態様にかかる半導体集積回路のレイアウト装置の別の態様は、セルデータを記憶するセルデータ記憶部と、前記セルデータ記憶部からセルデータを読み出して自動配置配線を行うレイアウト部と、を備え、前記レイアウト部は、さらに、レイアウトスペースの空き領域にポリシリコン層形状を配置可能であって、ターゲットセルに対する配置の状況に応じた遅延を当該ターゲットセルに対して付加するように前記ポリシリコン層形状を配置する。
【００１２】
また、本発明の一態様にかかる半導体集積回路のレイアウト方法は、セルデータを用いた半導体集積回路のレイアウト方法であって、セルデータを読み出して自動配置配線し、ターゲットセルに対する配置の状況に応じた遅延を当該ターゲットセルに対して付加するための遅延考慮フィラーセルを配置する。
【００１３】
また、本発明の一態様にかかる半導体集積回路のレイアウト方法の別の態様は、セルデータを用いた半導体集積回路のレイアウト方法であって、セルデータを読み出して自動配置配線し、ターゲットセルに対する配置の状況に応じた遅延を当該ターゲットセルに対して付加するためのポリシリコン層形状を配置する。
【００１４】
また、本発明の一態様にかかるセルデータは、半導体集積回路のレイアウトに用いられるセルデータであって、ターゲットセルに対する配置の状況に応じた遅延を当該ターゲットセルに対して付加する遅延考慮フィラーセルの情報を有する。
【００１５】
また、本発明の一態様にかかるセルデータの別の態様は、半導体集積回路のレイアウトに用いられるセルデータであって、ターゲットセルに対する配置の状況に応じた異なる遅延を当該ターゲットセルに対して付加する複数の遅延考慮フィラーセルの情報を有する。
【００１６】
上述のような回路構成により、タイミング検証においてタイミング違反が検出された場合でも、タイミング違反を容易に解消することができるため、工数の増大を抑制すること等ができる。
【発明の効果】
【００１７】
本発明により、タイミング検証においてタイミング違反が検出された場合でも、タイミング違反を容易に解消して工数の増大を抑制すること等が可能な半導体集積回路のレイアウト装置、レイアウト方法及びそれらに用いられるセルデータを提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１にかかる半導体集積回路の自動レイアウト装置を示すブロック図である。
【図２】本発明の実施の形態１にかかる半導体集積回路の自動レイアウト装置を示す図ロック図である。
【図３】本発明の実施の形態１にかかる半導体集積回路の自動レイアウト装置を示す図ロック図である。
【図４】本発明の実施の形態１にかかる半導体集積回路の自動レイアウト装置を示す図ロック図である。
【図５】本発明の実施の形態１にかかる遅延考慮セルデータの生成手順を示すフローチャートである。
【図６Ａ】本発明の実施の形態１にかかる遅延考慮フィラーセルの一例を示す図である。
【図６Ｂ】本発明の実施の形態１にかかる遅延考慮フィラーセルの一例を示す図である。
【図６Ｃ】本発明の実施の形態１にかかる遅延考慮フィラーセルの一例を示す図である。
【図６Ｄ】本発明の実施の形態１にかかる遅延考慮フィラーセルの一例を示す図である。
【図６Ｅ】本発明の実施の形態１にかかる遅延考慮フィラーセルの一例を示す図である。
【図６Ｆ】本発明の実施の形態１にかかる遅延考慮フィラーセルの一例を示す図である。
【図７】本発明の実施の形態１にかかる遅延考慮セルデータの生成手順を説明するための図である。
【図８】本発明の実施の形態１にかかる遅延考慮セルデータの生成手順を説明するための図である。
【図９】本発明の実施の形態１にかかる遅延考慮セルデータの生成手順を説明するための図である。
【図１０】本発明の実施の形態１にかかる遅延考慮セルデータの一例を示す図である。
【図１１】本発明の実施の形態１にかかる自動レイアウト装置の動作を示すフローチャートである。
【図１２】本発明の実施の形態２にかかる自動レイアウト装置の動作を示すフローチャートである。
【発明を実施するための形態】
【００１９】
以下、添付図面を参照して、本実施の形態にかかる半導体集積回路の自動レイアウト装置、レイアウト方法及びそれらに用いられるセルデータについて説明する。本実施の形態では、セルベースＩＣの設計を行う半導体回路設計支援装置を一例に説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００２０】
実施の形態１
図１〜図４を参照して、本発明の実施の形態１にかかる自動レイアウト装置（レイアウト装置）１０の構成について説明する。図１は、本実施の形態にかかる自動レイアウト装置１０の構成図である。図２及び図３は、遅延考慮セルデータ生成フェーズにおける自動レイアウト装置１０の一部を示す構成図である。図４は、チップレイアウトフェーズにおける自動レイアウト装置１０の一部を示す構成図である。
【００２１】
なお、本願の発明者は、セル全体に占めるポリシリコン層の割合、即ち、セル全体に占めるゲートサイズの割合（以下、単にゲート密度と称す）の異なる複数のフィラーセルを準備し、各フィラーセルをあるセル（ターゲットセル）の近傍に配置したところ、リソグラフィの影響を受けて、フィラーセルの種類及び配置位置に応じた遅延が当該ターゲットセルに付加されることを発見した。本実施の形態にかかる自動レイアウト装置１０は、これらのフィラーセル（遅延考慮フィラーセル）に関するデータを記憶し、タイミング違反が発生したパス上のセル（ターゲットセル）近傍に最適な遅延考慮フィラーセルを配置することにより、ターゲットセルの遅延を調整し、タイミング違反を容易に解消することを特徴とする。
【００２２】
図１に示すように、自動レイアウト装置１０は、バス１６を介して相互に接続されるＣＰＵ１１と、ＲＡＭ１２と、記憶装置１３と、入力装置１４と、出力装置１５と、を備える。記憶装置１３はハードディスクやメモリ等に例示される外部記憶装置である。また、入力装置１４は、キーボードやマウス等のユーザによって操作されることで、各種データをＣＰＵ１１や記憶装置１３に出力する。出力装置１５は、モニタやプリンタに例示され、ＣＰＵ１１から出力される半導体装置のレイアウト結果をユーザに対し視認可能に出力する。
【００２３】
記憶装置１３は、自動レイアウト用のセルライブラリ２１と、制約情報２２と、ネットリスト２３と、自動レイアウトプログラム２４と、を格納している。ＣＰＵ１１は、入力装置１４からの入力に応答して、記憶装置１３内の自動レイアウトプログラム２４を実行し、セルライブラリ２１の生成又は変換処理、セルの配置及び配線処理を行う。この際、記憶装置１３からの各種データやプログラムはＲＡＭ１２に一時格納され、ＣＰＵ１１は、ＲＡＭ１２内のデータを用いて各種処理を実行する。
【００２４】
セルライブラリ２１は、内部が既にレイアウト設計されたマクロセルに関するデータ（以下、単にセルデータと称す）の集合である。セルライブラリ２１には、ＮＡＮＤやフリップフロップなどの基本的回路を含むマクロセルから、ＲＡＭやＲＯＭ、ＣＰＵコア等の大規模回路を含むマクロセルが登録される。
【００２５】
セルライブラリ２１には、図２〜図４に示すように、各セルに関するデータである一般セルデータ２１１が記憶される。セルライブラリ２１には、さらに、後述する遅延考慮セルデータ生成フェーズを経て、遅延考慮フィラーセルに関するデータである遅延考慮フィラーセルデータ２１２と、各遅延考慮フィラーセルに基づく遅延情報が各セルに追加された遅延考慮セルデータ２１３と、が記憶される。本実施の形態では、これらのセルデータには、セル内のピン配置に関する情報とセル枠（セル外形）データに加え、セル内部の拡散層やゲートの座標に関する情報も含まれている場合を例に説明する。なお、セル内部の拡散層やゲートの座標に関する情報が、レイアウトデータとして別に設けられる構成であっても良い。
【００２６】
制約情報２２には、レイアウト部（配置配線ツール）２４２がチップ上にセルを配置したり配線したりする場合に用いられる、配線幅やセル間隔等の設計ルール及びタイミング制約等が規定される。ネットリスト２３は、各セルの接続情報を示す論理回路設計結果である。
【００２７】
半導体集積回路の自動レイアウトプログラム２４は、ＣＰＵ１１によって実行されることにより、コンピュータに、セルデータ生成部２４１及びレイアウト部２４２の各機能を実現する。セルデータ生成部２４１は、各セルのデータを生成する部である。レイアウト部２４２は、必要なセルをチップ上に配置し、配線した後、レイアウトデータを出力する部である。
【００２８】
セルデータ生成部２４１は、図２に示すように、遅延考慮セルデータ生成フェーズにおいて、ゲート密度の異なる複数の遅延考慮フィラーセルに関するデータを、遅延考慮フィラーセルデータ２１２として生成し、セルライブラリ２１に記憶させる。レイアウト部２４２は、一般セルデータ２１１、遅延考慮フィラーセルデータ２１２、及び制約情報２２に基づいて、セル（ターゲットセル及びその周辺セル）及び遅延考慮フィラーセルの仮配置を行い、遅延考慮セルデータ２１３生成用に用いられる測定用レイアウトデータを出力する。
【００２９】
その後、セルデータ生成部２４１は、図３に示すように、遅延考慮セルデータ生成フェーズにおいて、一般セルデータ２１１と、ターゲットセルの種類、遅延考慮フィラーセルの種類及び配置条件の異なる複数の測定用レイアウトデータから得られた複数の遅延情報とに基づいて、遅延考慮セルデータ２１３を生成する。より具体的には、セルデータ生成部２４１は、一般セルデータ２１１に含まれる各セルに対し、対応する遅延情報を追加して、遅延考慮セルデータ２１３として生成する。
【００３０】
そして、レイアウト部２４２は、図４に示すように、チップレイアウトフェーズにおいて、一般セルデータ２１１、遅延考慮フィラーセルデータ２１２、遅延考慮セルデータ２１３、ネットリスト２３、及び制約情報２２に基づいて、必要なセルをチップ上に配置し、配線した後、チップレイアウトデータを出力する。このとき、レイアウト部２４２は、一般セルデータ２１１に含まれる各セルのピン配置や各セルの大きさを参照し、制約情報２２に含まれる配線幅やセル間隔等の設計ルール及び配線遅延等を考慮して各セルの配置及び配線を行う。なお、レイアウト部２４２は、一般セルデータ２１１以外の、遅延考慮フィラーセルデータ２１２、遅延考慮セルデータ２１３、ネットリスト２３、及び制約情報２２に基づいて、チップレイアウトデータを出力する構成であってもよい。この場合、レイアウト部２４２は、一般セルデータ２１１に代えて、遅延考慮セルデータ２１３に含まれる各セルのピン配置や各セルの大きさを参照し、各セルの配置及び配線を行う。
【００３１】
次に、本実施の形態にかかる自動レイアウト装置１０による自動レイアウト処理について、詳細に説明する。本実施の形態にかかる自動レイアウト装置１０は、主として、遅延考慮セルデータ生成フェーズと、チップレイアウトフェーズと、の２つのフェーズによって自動レイアウト処理を行う。さらに自動レイアウト装置１０は、チップレイアウトフェーズにおいて、主として、セルの配置及び配線処理と、遅延考慮フィラーセルの配置によるタイミング調整と、を行う。なお、遅延考慮セルデータ生成フェーズは、チップレイアウトフェーズとは別に、予め実行されていても良い。この場合、自動レイアウト装置１０は、遅延考慮セルデータ生成装置として機能する。
【００３２】
（遅延考慮セルデータ生成フェーズ）
遅延考慮セルデータ生成フェーズとは、セルデータ生成部２４１が、一般セルデータ２１１として登録されている各セルに対して、遅延考慮フィラーセルに基づく遅延情報を追加し、遅延考慮セルデータ２１３として生成するフェーズのことである。以下、具体的に説明する。
【００３３】
図５は、本実施の形態にかかる遅延考慮セルデータ２１３の生成手順を示すフローチャートである。まず、セルデータ生成部２４１は、ゲート密度の異なる複数の遅延考慮フィラーセルデータ２１２を生成する（Ｓ１００）。図６Ａ〜図６Ｆに、遅延考慮フィラーセルの一例を示す。図６Ａ〜図６Ｆの例では、ゲートであるポリシリコン層１０１が紙面の縦方向に配置され、それらのポリシリコン層を紙面の横方向から挟むように拡散層１０２が２列に配置される。図６Ａは、ゲート密度が中程度の遅延考慮フィラーセル１００Ａである。図６Ｂは、セル内部において、紙面の右側のゲート密度が高い遅延考慮フィラーセル１００Ｂである。図６Ｃは、セル内部において、紙面の右側のゲート密度が低い遅延考慮フィラーセル１００Ｃである。図６Ｄは、図６Ａと同様に、ゲート密度が中程度の遅延考慮フィラーセル１００Ｄである。図６Ｅは、セル内部において、紙面の左側のゲート密度が高い遅延考慮フィラーセル１００Ｅである。図６Ｆは、セル内部において、紙面の左側のゲート密度が低い遅延考慮フィラーセル１００Ｆである。
【００３４】
なお、本実施の形態では、ゲート密度が異なる複数の遅延考慮フィラーセルが用いられる場合について説明しているが、これに限られない。ターゲットセルに与える遅延の影響を調整可能であれば、ゲートの形状（ポリシリコン層の形状）が異なる複数の遅延考慮フィラーセルが用いられても良い。
【００３５】
次に、レイアウト部２４２は、遅延考慮セルデータ２１３生成のための、ターゲットセル及び周辺セルの仮配置を行う（Ｓ１０１）。以下の説明では、便宜上、ターゲットセル及び周辺セルが仮配置された状態のレイアウトデータを中間レイアウトデータと称す。
【００３６】
図７〜図９に、中間レイアウトデータの一例を示す。図７の例では、紙面中央に、一般セルデータ２１１に含まれる複数のセルのうち選択された何れかのセルが、ターゲットセル１０３として配置される。そして、ターゲットセル１０３を囲むように、複数のセル（例えば、最も使用率の高いセル）が周辺セル１０４として配置される。なお、図７の例では、ターゲットセル１０３の左側面に隣接する領域は、空き領域となっている。図８の例では、紙面中央にターゲットセル１０３が配置され、ターゲットセル１０３を囲むように複数の周辺セル１０４が配置される。なお、図８の例では、ターゲットセル１０３の右側面に隣接する領域は、空き領域となっている。図９の例では、紙面中央にターゲットセル１０３が配置され、ターゲットセル１０３を囲むように複数の周辺セル１０４が配置される。なお、図７の例では、ターゲットセル１０３の右側面及び左側面に隣接するそれぞれの領域は、空き領域となっている。本実施の形態では、レイアウト部２４２は、まず、図７に示すようなターゲットセル及び周辺セルの仮配置を行う。
【００３７】
次に、レイアウト部２４２は、中間レイアウトデータの空き領域に、何れかの遅延考慮フィラーセルを配置して（Ｓ１０２）、測定用レイアウトデータを出力する（Ｓ１０３）。例えば、レイアウト部２４２は、図７に示す中間レイアウトデータの空き領域に、図６Ａに示す遅延考慮フィラーセル１００Ａを配置して、測定用レイアウトデータを出力する。
【００３８】
その後、別ツールであるリソグラフィシミュレータ（不図示）が、この測定用レイアウトデータに対してリソグラフィシミュレーションを実施して、仮想のウエハ形状を生成する（Ｓ１０４）。この仮想のウエハ形状に基づいて、実効的なトランジスタのチャネル長（Ｌ）及びチャネル幅（Ｗ）が算出される。その後、別ツールであるアナログシミュレータ（不図示）が、仮想のウエハ形状から算出されたＬ／Ｗに基づいてシミュレーションを実施して、遅延考慮フィラーセル１００Ａがターゲットセル１０３に与える遅延の影響を測定する（Ｓ１０５）。アナログシミュレータには、例えば、ＳＰＩＣＥシミュレータが用いられる。なお、これらのシミュレータは、自動レイアウト装置１０の機能の一部として設けられていても良い。
【００３９】
その後、レイアウト部２４２は、まだ選択されていない遅延考慮フィラーセルがある場合（Ｓ１０６のＮＯ）、その遅延考慮フィラーセルに置き換えて（Ｓ１０７）、新たな測定用レイアウトデータを出力する（Ｓ１０３）。例えば、レイアウト部２４２は、図７に示す中間レイアウトデータの空き領域に、図６Ｂに示す遅延考慮フィラーセル１００Ｂを配置して、新たな測定用レイアウトデータを出力する。その後は、上述と同様の処理が繰り返される（Ｓ１０３〜Ｓ１０７）。本実施の形態では、レイアウト部２４２は、図７に示す中間レイアウトデータの空き領域に、図６Ａ〜図６Ｃに示す遅延考慮フィラーセル１００Ａ，１００Ｂ，１００Ｃを順に配置して、それぞれ測定用レイアウトデータを出力する。そして、これらの測定用レイアウトデータにおいて、ゲート密度の異なる遅延考慮フィラーセルによってターゲットセル１０３が受ける遅延の影響は測定される。
【００４０】
レイアウト部２４２は、対象となる全ての遅延考慮フィラーセルが選択され、それらによってターゲットセル１０３が受ける遅延の影響が測定された場合（Ｓ１０６のＹＥＳ）、周辺セル１０４の配置位置を変更して異なる位置に空き領域を作る（Ｓ１０８のＮＯ、Ｓ１０９）。例えば、レイアウト部２４２は、周辺セル１０４の配置位置を変更することにより、図７に示す中間レイアウトデータから図８に示す中間レイアウトデータに変更する。その後は、上述と同様の処理が繰り返される（Ｓ１０２〜Ｓ１０９）。本実施の形態では、レイアウト部２４２は、図７〜図９に示すような仮配置を順に行い、それぞれに対して各遅延考慮フィラーセルを順に配置して、それぞれ測定用レイアウトデータを出力する。そして、これらの測定用レイアウトデータにおいて、配置位置の異なる各遅延考慮フィラーセルによってターゲットセル１０３が受ける遅延の影響は測定される。
【００４１】
なお、図７及び図９に示すように、ターゲットセル１０３の左側面に隣接する空き領域には、図６Ａ〜図６Ｃに示す遅延考慮フィラーセル１００Ａ，１００Ｂ，１００Ｃが配置される。一方、図８及び図９に示すように、ターゲットセル１０３の右側面に隣接する空き領域には、図６Ｄ〜図６Ｆに示す遅延考慮フィラーセル１００Ｄ，１００Ｅ，１００Ｆが配置される。これは、各遅延考慮フィラーセルのゲート密度の影響を、ターゲットセル１０３にのみ与え、他の周辺セルに与えないようにするためである。
【００４２】
その後、セルデータ生成部２４１は、各測定用レイアウトデータから得られた遅延情報を、対応するセルに追加して、遅延考慮セルデータ２１３の一部として生成する。この遅延考慮セルデータ２１３は、セルライブラリ２１に格納される（Ｓ１１０）。
【００４３】
このような処理は、ターゲットセルを他のセルに変更して同様に繰り返される（Ｓ１０１〜Ｓ１１１）。このように、レイアウト部２４２は、ターゲットセルの種類、遅延考慮フィラーセルの種類及び配置条件の異なる複数の測定用レイアウトデータを出力する。そして、セルデータ生成部２４１は、一般セルデータ２１１と、これらの測定用レイアウトデータから得られた遅延情報と、に基づいて遅延考慮セルデータ２１３を生成する。より具体的には、セルデータ生成部２４１は、一般セルデータ２１１に含まれる各セルに対し、対応する遅延情報を追加して、遅延考慮セルデータ２１３として生成する。
【００４４】
図１０に、遅延考慮セルデータ２１３の記述例を示す。図１０に示すように、例えば、セルＡについて、左側面に隣接して遅延考慮フィラーセル１００Ａを置いた場合の遅延は０．０ｐｓ、遅延考慮フィラーセル１００Ｂを置いた場合の遅延は１．０ｐｓ、遅延考慮フィラーセル１００Ｃを置いた場合の遅延は−０．５ｐｓである。また、セルＡにおいて、右側面に隣接して遅延考慮フィラーセル１００Ｄを置いた場合の遅延は０．０ｐｓ、遅延考慮フィラーセル１００Ｅを置いた場合の遅延は０．３ｐｓ、遅延考慮フィラーセル１００Ｆを置いた場合の遅延は−１．０ｐｓである。また、セルＡにおいて、右側面及び左側面に隣接して遅延考慮フィラーセル１００Ａ，１００Ｄを置いた場合の遅延は０．０ｐｓ、遅延考慮フィラーセル１００Ｂ，１００Ｅを置いた場合の遅延は１．５ｐｓ、遅延考慮フィラーセル１００Ｂ，１００Ｆを置いた場合の遅延は０．１ｓ、遅延考慮フィラーセル１００Ｃ，１００Ｅを置いた場合の遅延は１．２ｐｓ、遅延考慮フィラーセル１００Ｃ，１００Ｆを置いた場合の遅延は−１．８ｐｓである。このように、遅延考慮セルデータ２１３には、各セルに対して遅延情報が付加される。
【００４５】
（チップレイアウトフェーズ）
図１１は、本実施の形態にかかる自動レイアウト装置１０の動作を示すフローチャートである。まず、レイアウト部２４２は、一般セルデータ２１１、ネットリスト２３、及び制約情報２２に基づいて、必要なセルをチップ上に配置し、配線した後、チップレイアウトデータを出力する（Ｓ２００）。
【００４６】
次に、タイミング調整を行う（Ｓ２０１）。この処理の中では、まず、チップレイアウトデータに対してサインオフチェックが行われる（Ｓ２０１１）。言い換えると、チップレイアウトデータに対してタイミング検証が行われる。このタイミング検証は、別のタイミング検証ツールによって行われても良いし、自動レイアウト装置１０に備わっているタイミング検証機能によって行われても良い。
【００４７】
タイミング違反が検出された場合、レイアウト部２４２は、タイミング違反が発生したパス上のセル（ターゲットセル）近傍の空き領域を検出し（Ｓ２０１２）、当該空き領域に各遅延考慮フィラーセルを仮想配置して、タイミング違反が解消されるか否かをそれぞれシミュレーションする（Ｓ２０１３、Ｓ２０１４）。なお、タイミング違反が発生したパス上のセルは複数存在する場合がある。また、タイミング違反が発生したパス上のセル近傍の空き領域には、複数の遅延考慮フィラーセルが配置される場合がある。したがって、レイアウト部２４２は、まず、複数の適当な遅延考慮フィラーセルを仮想配置してシミュレーションし、その結果を参照して、タイミング違反を収束させるように、最適な遅延考慮フィラーセルに置き換えて再度シミュレーションする、ことも可能である。
【００４８】
タイミング違反が解消される遅延考慮フィラーセルの種類及び配置位置が確定すると、レイアウト部２４２は、それらの遅延考慮フィラーセルをその確定した位置に配置する（Ｓ２０１５）。次に、レイアウト部２４２は、レイアウトスペースの残りの空き領域に、すでに配置されている各セルに遅延の影響を与えない通常のフィラーセルを配置する（Ｓ２０１６）。その後、レイアウト部２４２は、完成したチップレイアウトデータを出力する（Ｓ２０２）。次に、確認のため、このチップレイアウトデータに対してサインオフチェックが行われる（Ｓ２０３）。このように、自動レイアウト装置１０は、遅延考慮フィラーセルをレイアウトスペースの空き領域に配置することにより、他のセルの配置や配線を変更することなく、容易にタイミング違反を解消することができる。それにより、設計にかかる工数の増大が抑制される。
【００４９】
なお、仮にタイミング違反が解消されていなければ、タイミング違反に対しての修正（Ｓ２０４）及び修正後のチップレイアウトデータに対するサインオフチェック（Ｓ２０５）が行われる。この場合においても、自動レイアウト装置１０は、遅延考慮フィラーセルの種類及び配置位置を変更することにより、他のセルの配置や配線を変更することなく、容易にタイミング違反を解消することができる。それにより、設計にかかる工数の増大が抑制される。
【００５０】
このように、本実施の形態にかかる自動レイアウト装置１０は、遅延考慮フィラーセルをレイアウトスペースの空き領域に配置することにより、他のセルの配置や配線を変更することなく、容易にタイミング違反を解消することができる。それにより、設計にかかる工数の増大が抑制される。さらに、本実施の形態では、遅延考慮フィラーセルを用いてタイミング違反を解消できるため、従来技術と異なり、タイミング違反を解消するためのディレイセルの挿入が不要となり、消費電力の増大が抑制される。
【００５１】
なお、従来技術では、リソばらつきを低減するために予めダミーセルが挿入されている。そのため、従来技術では、回路規模、チップ面積が増大するという問題があった。しかしながら、本実施の形態では、遅延考慮フィラーセルを用いてタイミング違反を解消できるため、従来技術と異なり、リソばらつきを低減するためのダミーセルの挿入が不要となり、回路規模、チップ面積の増大が抑制される。
【００５２】
実施の形態２
実施の形態１では、ゲート密度の異なる複数の遅延考慮フィラーセルが用いられる場合を例に説明した。本実施の形態にかかる自動レイアウト装置１０ｂは、このような遅延考慮フィラーセルを用いることなく、ターゲットセルに所望の遅延を付加する機能を有する。なお、本実施の形態にかかる自動レイアウト装置１０ｂは、遅延考慮フィラーセルを用いないため、実施の形態１と異なり、遅延考慮フィラーセルデータ及び遅延考慮セルデータの生成を行わない。
【００５３】
図１２は、本実施の形態にかかる自動レイアウト装置１０ｂの動作を示すフローチャートである。ここでは、実施の形態１にかかる自動レイアウト装置１０の動作と異なる部分であるタイミング調整（Ｓ２０１ｂ）についてのみ説明する。
【００５４】
タイミング調整（Ｓ２０１ｂ）の処理の中では、まず、チップレイアウトデータに対してサインオフチェックが行われる（Ｓ２０１１）。言い換えると、チップレイアウトデータに対してタイミング検証が行われる。このタイミング検証は、別のタイミング検証ツールによって行われても良いし、自動レイアウト装置１０に備わっているタイミング検証機能によって行われても良い。
【００５５】
タイミング違反が検出された場合、レイアウト部２４２ｂは、タイミング違反が発生したパス上のセル近傍の空き領域を検出するとともに（Ｓ２０１２）、タイミング違反を解消するために必要な遅延量を算出する（Ｓ２０１３ｂ）。レイアウト部２４２ｂは、その算出結果に基づいて、タイミング違反が発生したパス上のセル（ターゲットセル）近傍の空き領域に適当なポリシリコン層形状を仮想配置して、タイミング違反が解消されるか否かをシミュレーションする（Ｓ２０１４ｂ）。なお、セルライブラリ２１には、遅延考慮フィラーセルデータ及び遅延考慮セルデータは格納されていない。したがって、自動レイアウト装置１０ｂは、仮想配置されたポリシリコン層形状によってターゲットセルが受ける遅延の影響を、リソグラフィシミュレーション機能やアナログシミュレーション機能を用いて測定する必要がある。レイアウト部２４２ｂは、この測定結果を参照して、必要に応じて、タイミング違反を収束させるようにポリシリコン層形状の配置を修正する。ポリシリコン層形状の修正時には、Ｄｅｓｉｇｎ Ｒｕｌｅを考慮しながら行い、セル内部及びセルを配置した際に隣接セルとの間でのＤｅｓｉｇｎ Ｒｕｌｅ違反が発生しないようにする必要がある。
【００５６】
タイミング違反が解消されるポリシリコン層形状の配置位置が確定すると、レイアウト部２４２ｂは、当該ポリシリコン層形状をその確定した位置に配置する（Ｓ２０１５ｂ）。次に、レイアウト部２４２ｂは、レイアウトスペースの残りの空き領域に、すでに配置されている各セルに遅延の影響を与えない通常のフィラーセルを配置する（Ｓ２０１６）。その後、レイアウト部２４２ｂは、完成したチップレイアウトデータを出力する（Ｓ２０２）。
【００５７】
このように、本実施の形態にかかる自動レイアウト装置１０ｂは、遅延考慮フィラーセルに代えて、ポリシリコン層形状を直接レイアウトスペースの空き領域に配置することにより、より精度の高いタイミング調整をすることが可能である。ただし、仮想配置されたポリシリコン層形状によってターゲットセルが受ける遅延の影響を測定するために、所定の処理時間を要する。
【００５８】
以上のように、上記実施の形態１，２にかかる自動レイアウト装置は、遅延考慮フィラーセル及びポリシリコン層形状のいずれかを、レイアウトスペースの空き領域に配置することにより、他のセルの配置や配線を変更することなく、容易にタイミング違反を解消することができる。それにより、設計にかかる工数の増大が抑制される。さらに、上記実施の形態１，２では、遅延考慮フィラーセル及びポリシリコン層形状のいずれかを用いてタイミング違反を解消できるため、従来技術と異なってタイミング違反を解消するためのディレイセルの挿入が不要となり、消費電力の増大が抑制される。
【００５９】
なお、従来技術では、リソばらつきを低減するために予めダミーセルが挿入されている。そのため、従来技術では、回路規模、チップ面積が増大するという問題があった。しかしながら、本実施の形態では、遅延考慮フィラーセルを用いてタイミング違反を解消できるため、従来技術と異なり、リソばらつきを低減するためのダミーセルの挿入が不要となり、回路規模、チップ面積の増大が抑制される。
【００６０】
なお、本発明は上記実施の形態１，２に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態１では、中間レイアウトデータにおいて、各遅延考慮フィラーセルが、ターゲットセル１０３のゲートに垂直な方向（紙面においてターゲットセル１０３の左右方向）に隣接して配置される場合を例に説明したが、これに限られない。中間レイアウトデータにおいて、各遅延考慮フィラーセルが、ターゲットセル１０３のゲートに平行な方向（紙面においてターゲットセル１０３の上下方向）に隣接して配置される構成や、その他近接して配置される構成としても良い。ただし、ターゲットセル１０３のチャネル長は、リソグラフィの際、当該ターゲットセル１０３のゲートに垂直な方向（左右方向）に隣接して配置される遅延考慮フィラーセルの影響を受けて変化しやすい。したがって、本実施の形態では、各遅延考慮フィラーセルが、ターゲットセル１０３のゲートに垂直な方向（左右方向）に隣接して配置される場合に限定している。
【００６１】
また、実施の形態１では、遅延考慮フィラーセルに基づく遅延情報には、セルの入力端子や負荷容量等の条件が考慮されていないが、これらの条件が考慮されてもよい。この場合、遅延考慮セルデータ２１３には、セルの入力端子や負荷容量等の違いによる遅延情報がテーブル化して格納される。
【００６２】
また、実施の形態１では、ある一方の側面に隣接するターゲットセルに対してのみ遅延を付加する遅延考慮フィラーセルが用いられた場合を例に説明したが、これに限られない。このような遅延考慮フィラーセルに加え、複数の側面に隣接するターゲットセルに対してそれぞれ遅延を付加する遅延考慮フィラーセルが用いられても良い。
【符号の説明】
【００６３】
１０、１０ｂ 自動レイアウト装置
１１ ＣＰＵ
１２ ＲＡＭ
１３ 記憶装置
１４ 入力装置
１５ 出力装置
２１ セルライブラリ
２２ 制約情報
２３ ネットリスト
２４ 自動レイアウトプログラム
１００Ａ フィラーセル
１００Ｂ フィラーセル
１００Ｃ フィラーセル
１００Ｄ フィラーセル
１００Ｅ フィラーセル
１００Ｆ フィラーセル
１０１ ポリシリコン層
１０２ 拡散層
１０３ ターゲットセル
１０４ 周辺セル
２１１ 一般セルデータ
２１２ 遅延考慮フィラーセルデータ
２１３ 遅延考慮セルデータ
２４１ セルデータ生成部
２４２、２４２ｂ レイアウト部
【特許請求の範囲】
【請求項１】
セルデータを記憶するセルデータ記憶部と、
前記セルデータ記憶部からセルデータを読み出して自動配置配線を行うレイアウト部と、を備え、
前記セルデータは、
ターゲットセルに対する配置の状況に応じた遅延を当該ターゲットセルに対して付加する遅延考慮フィラーセルの情報を有する、半導体集積回路のレイアウト装置。
【請求項２】
前記レイアウト部は、
前記遅延考慮フィラーセルを、前記ターゲットセルのゲートに垂直な方向に、当該ターゲットセルと隣接して配置することを特徴とする請求項１に記載の半導体集積回路のレイアウト装置。
【請求項３】
前記レイアウト部は、
前記遅延考慮フィラーセルを、レイアウトスペースの空き領域に配置することを特徴とする請求項１又は２に記載の半導体集積回路のレイアウト装置。
【請求項４】
前記セルデータは、
前記ターゲットセルに対する配置の状況に応じた異なる遅延を当該ターゲットセルに対してそれぞれ付加する複数の遅延考慮フィラーセルの情報を有する請求項１〜３のいずれか一項に記載の半導体集積回路のレイアウト装置。
【請求項５】
セルデータを記憶するセルデータ記憶部と、
前記セルデータ記憶部からセルデータを読み出して自動配置配線を行うレイアウト部と、を備え、
前記レイアウト部は、
さらに、レイアウトスペースの空き領域にポリシリコン層形状を配置可能であって、
ターゲットセルに対する配置の状況に応じた遅延を当該ターゲットセルに対して付加するように前記ポリシリコン層形状を配置する半導体集積回路のレイアウト装置。
【請求項６】
セルデータを用いた半導体集積回路のレイアウト方法であって、
セルデータを読み出して自動配置配線し、
ターゲットセルに対する配置の状況に応じた遅延を当該ターゲットセルに対して付加するための遅延考慮フィラーセルを配置する、半導体集積回路のレイアウト方法。
【請求項７】
前記ターゲットセルのゲートに垂直な方向に、当該ターゲットセルと隣接して前記遅延考慮フィラーセルを配置することを特徴とする請求項６に記載の半導体集積回路のレイアウト方法。
【請求項８】
レイアウトスペースの空き領域に前記遅延考慮フィラーセルを配置することを特徴とする請求項６又は７に記載の半導体集積回路のレイアウト方法。
【請求項９】
前記ターゲットセルに対する配置の状況に応じた異なる遅延を当該ターゲットセルに対してそれぞれ付加する複数の遅延考慮フィラーセルのうち、何れかの遅延考慮フィラーセルを選択して配置することを特徴とする請求項６〜８のいずれか一項に記載の半導体集積回路のレイアウト方法。
【請求項１０】
セルデータを用いた半導体集積回路のレイアウト方法であって、
セルデータを読み出して自動配置配線し、
ターゲットセルに対する配置の状況に応じた遅延を当該ターゲットセルに対して付加するためのポリシリコン層形状を配置する、半導体集積回路のレイアウト方法。
【請求項１１】
半導体集積回路のレイアウトに用いられるセルデータであって、
ターゲットセルに対する配置の状況に応じた遅延を当該ターゲットセルに対して付加する遅延考慮フィラーセルの情報を有するセルデータ。
【請求項１２】
半導体集積回路のレイアウトに用いられるセルデータであって、
ターゲットセルに対する配置の状況に応じた異なる遅延を当該ターゲットセルに対して付加する複数の遅延考慮フィラーセルの情報を有するセルデータ。
【請求項１３】
請求項１１又は１２に記載のセルデータを生成するセルデータ生成装置。
【請求項１】
セルデータを記憶するセルデータ記憶部と、
前記セルデータ記憶部からセルデータを読み出して自動配置配線を行うレイアウト部と、を備え、
前記セルデータは、
ターゲットセルに対する配置の状況に応じた遅延を当該ターゲットセルに対して付加する遅延考慮フィラーセルの情報を有する、半導体集積回路のレイアウト装置。
【請求項２】
前記レイアウト部は、
前記遅延考慮フィラーセルを、前記ターゲットセルのゲートに垂直な方向に、当該ターゲットセルと隣接して配置することを特徴とする請求項１に記載の半導体集積回路のレイアウト装置。
【請求項３】
前記レイアウト部は、
前記遅延考慮フィラーセルを、レイアウトスペースの空き領域に配置することを特徴とする請求項１又は２に記載の半導体集積回路のレイアウト装置。
【請求項４】
前記セルデータは、
前記ターゲットセルに対する配置の状況に応じた異なる遅延を当該ターゲットセルに対してそれぞれ付加する複数の遅延考慮フィラーセルの情報を有する請求項１〜３のいずれか一項に記載の半導体集積回路のレイアウト装置。
【請求項５】
セルデータを記憶するセルデータ記憶部と、
前記セルデータ記憶部からセルデータを読み出して自動配置配線を行うレイアウト部と、を備え、
前記レイアウト部は、
さらに、レイアウトスペースの空き領域にポリシリコン層形状を配置可能であって、
ターゲットセルに対する配置の状況に応じた遅延を当該ターゲットセルに対して付加するように前記ポリシリコン層形状を配置する半導体集積回路のレイアウト装置。
【請求項６】
セルデータを用いた半導体集積回路のレイアウト方法であって、
セルデータを読み出して自動配置配線し、
ターゲットセルに対する配置の状況に応じた遅延を当該ターゲットセルに対して付加するための遅延考慮フィラーセルを配置する、半導体集積回路のレイアウト方法。
【請求項７】
前記ターゲットセルのゲートに垂直な方向に、当該ターゲットセルと隣接して前記遅延考慮フィラーセルを配置することを特徴とする請求項６に記載の半導体集積回路のレイアウト方法。
【請求項８】
レイアウトスペースの空き領域に前記遅延考慮フィラーセルを配置することを特徴とする請求項６又は７に記載の半導体集積回路のレイアウト方法。
【請求項９】
前記ターゲットセルに対する配置の状況に応じた異なる遅延を当該ターゲットセルに対してそれぞれ付加する複数の遅延考慮フィラーセルのうち、何れかの遅延考慮フィラーセルを選択して配置することを特徴とする請求項６〜８のいずれか一項に記載の半導体集積回路のレイアウト方法。
【請求項１０】
セルデータを用いた半導体集積回路のレイアウト方法であって、
セルデータを読み出して自動配置配線し、
ターゲットセルに対する配置の状況に応じた遅延を当該ターゲットセルに対して付加するためのポリシリコン層形状を配置する、半導体集積回路のレイアウト方法。
【請求項１１】
半導体集積回路のレイアウトに用いられるセルデータであって、
ターゲットセルに対する配置の状況に応じた遅延を当該ターゲットセルに対して付加する遅延考慮フィラーセルの情報を有するセルデータ。
【請求項１２】
半導体集積回路のレイアウトに用いられるセルデータであって、
ターゲットセルに対する配置の状況に応じた異なる遅延を当該ターゲットセルに対して付加する複数の遅延考慮フィラーセルの情報を有するセルデータ。
【請求項１３】
請求項１１又は１２に記載のセルデータを生成するセルデータ生成装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−２２７２５６（Ｐ２０１２−２２７２５６Ａ）
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願番号】特願２０１１−９２００４（Ｐ２０１１−９２００４）
【出願日】平成２３年４月１８日（２０１１．４．１８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願日】平成２３年４月１８日（２０１１．４．１８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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