【課題】半導体装置を容易に開発することが可能な半導体装置の開発支援装置、開発支援方法及びプログラムを提供する。
【解決手段】
設計評価装置３は、センサ２の測定信号を入力するアナログフロントエンド部１００とＭＣＵ部２００とを有する設計評価装置３であって、アナログフロントエンド部１００の回路構成に対応したＧＵＩを表示するＧＵＩ処理部３０１と、ユーザによるＧＵＩの操作に基づいて、アナログフロントエンド部１００の回路構成及び回路特性を設定する設定情報を生成し、ＭＣＵ部２００を介してアナログフロントエンド部１００へ生成された設定情報を設定するレジスタ設定部３０２と、を備えるものである。 （もっと読む）

【課題】 ＥＳＤ耐量の低いパス及びその原因素子を安易且つ良好に特定できる検証方法及び検証装置を提供する。
【解決手段】 設計用回路データから２つの検証対象端子とその間に接続される検証対象素子を特定し、電流方向を設定し、検証対象素子の夫々を識別情報、電流方向別の特性情報及び耐量情報を記憶した素子シンボル情報を備える素子シンボルで表した等価回路データを作成し、２ノード間の特性情報及び耐量情報を記憶可能な分岐点シンボルを用い、検証対象端子に対応する分岐点シンボルを頂点とし、等価回路データをツリー構造データに変換し、素子シンボル情報に基づいて分岐点シンボル情報を作成し、頂点の分岐点シンボルの耐量情報が基準耐量以下の場合に、耐量情報に基づいて耐性が最も低い最低耐量経路と耐量制限シンボルを特定し、当該耐量制限シンボルに対応する設計用回路データの素子を特定する。 （もっと読む）

【課題】差動ペア線路の配線パターンを設計する際におけるユーザの負担を軽減する。
【解決手段】プリント基板の設計情報である基板データを用いて差動ペア線路の配線パターンを含むプリント基板のパターン設計を行う際に使用される基板設計プログラムであって、前記パターン設計の結果を示すパターンデータ及び前記基板データに基づいて、前記差動ペア線路の配線パターンにおいて差動インピーダンスが目標範囲から外れるエラー箇所をチェックするエラーチェック機能をコンピュータに実現させることを特徴とする。 （もっと読む）

【課題】ノード間を短絡したことによる貫通電流の増大を抑制することのできるスキュー調整方法を提供する。
【解決手段】パス間のスキューがスキュー制約を満たさない場合に、ドライバセルのドライバ抵抗に対する、そのドライバセルの出力ノード間の短絡抵抗の比率を示す第１判定係数αと上限値α１とを比較するステップＳ２４を有する。また、クロックソースから一方の出力ノードまでの第１遅延と、クロックソースから他方の出力ノードまでの第２遅延との差分に対する、ドライバセルの出力ノード間の遅延の比を示す第２判定係数βと下限値β１とを比較するステップＳ２５を有する。そして、第１判定係数αが上限値α１以下であり、第２判定係数βが下限値β１以上となる出力ノード間を短絡するステップＳ２７を有する。 （もっと読む）

【課題】開発期間や開発コストを低減することができる、半導体集積回路の機能検証装置、及び半導体集積回路の機能検証方法を提供する。
【解決手段】テストシナリオ３１に従いスティミュラスを生成するスティミュラス生成部３２１と、論理回路３２２から得られる出力値と期待値とを比較して一致するか否かを判定する結果判定部３２３と、出力値と期待値が不一致であると判定された場合に不一致情報をＦａｉｌログ３４として出力するＦａｉｌログ生成部３２６と、論理回路３２２内の全ての信号・レジスタ・記憶素子の値を論理回路状態情報として論理回路状態情報記憶部３３に保存させる状態ダンプ部３２４と、出力値と期待値が不一致であると判定された場合に論理回路状態情報記憶部３３に保存されている論理回路状態情報を論理回路３２２にロードさせる状態ロード部３２５と、を備えていることを特徴とする。 （もっと読む）

【課題】半導体集積回路の外部端子としてＴＲＳＴがなくても、論理シミュレーションの際に、タップコントローラのステートを確定する。
【解決手段】タップコントローラ２は、リセット端子（端子ｐ４）を有し、回路部３は、タップコントローラ２における状態遷移を制御するステート制御信号と、クロック信号を入力し、ステート制御信号とクロック信号に応じて、リセット端子ｐ４にリセット信号を供給することで、タップコントローラ２のステートを確定する。 （もっと読む）

【課題】プログラム記述言語によるハードウェアのアルゴリズム記述をベースに高位合成のためのハードウェアモデルの設計工数を短縮する。
【解決手段】並行処理及び時間の概念を持たないプログラム記述言語を用いてハードウェアのアルゴリズムを記述したアルゴリズム記述のデータを並行処理及び時間の概念を持つシステムレベル記述によるハードウェアモデルのデータに変換するとき、アルゴリズム記述に含まれるハードウェア要素としてのパラメータについてのアルゴリズム記述上でのデータの依存関係をシステムレベル記述において維持するデータ依存関係維持記述を生成する。アルゴリズム記述からシステムレベル記述に変換されたハードウェアモデルには、アルゴリズム記述に対して既に評価及び検証された結果が反映されることになり、変換されたハードウェアモデルに対して、使用言語が相違されていても、重ねて評価検証を行うことを要しない。 （もっと読む）

【課題】論理合成の際にＦＦに関する誤接続を確実に防止できる論理合成装置等を提供する。
【解決手段】論理合成装置１０は、ＩＣの設計仕様に関するデータ１１１が格納された設計仕様格納部１１と、ＩＣを構成する回路素子に関するデータ１２１が格納されたライブラリ部１２と、設計仕様格納部１１に格納された設計仕様に関するデータ１１１とライブラリ部１２に格納された回路素子に関するデータ１２１とに基づき、ネットリスト１３１を設計する論理合成部１３と、を備えている。そして、ライブラリ部１２には、同一のＱ出力端子２３が論理接続用のＱ出力端子２３１とクロックライン用のＱ＿Ｃ出力端子２３２とに分岐した構造を有するＦＦ２０に関するデータが格納されている。論理合成部１３は、ネットリスト１３１を設計する際に、ライブラリ部１２に格納されたＦＦ２０に関するデータを用いる。 （もっと読む）

【課題】半導体集積回路のレイアウト検証であって、検証済のレイアウトパタンデータへ部分的に変更を加えた後で行うＤＲＣ検証において、検証の対象とならない箇所に対するＤＲＣ検証の時間を省略し、アンテナ比のようなＤＲＣ検証の時間を短縮する。
【解決手段】検証済のレイアウトパタンデータへ部分的に変更を加えた後で行うＤＲＣ検証において、変更箇所から等電位追跡を用いてＤＲＣ検証の検証対象箇所を特定する。具体的には、変更前後のレイアウトパタンデータの差分図形を抽出して該差分図形から変更ノードを抽出する。また、変更後のレイアウトパタンデータに対して等電位番号を付与して該等電位番号を参照して該変更ノードと同じ等電位番号を持つ検証対象箇所を抽出する。更に、前抽出された記検証対象箇所に対して、アンテナ比のＤＲＣ検証を実行する。 （もっと読む）

【課題】タイミング違反を容易に解消して工数の増大を抑制すること等が可能な半導体集積回路のレイアウト装置を提供すること。
【解決手段】本発明にかかる半導体集積回路のレイアウト装置は、セルデータを記憶する記憶装置１３と、記憶装置１３からセルデータを読み出して自動配置配線を行うレイアウト部２４２と、を備える。また、セルデータは、ターゲットセルに対する配置の状況に応じた遅延をターゲットセルに対して付加する遅延考慮フィラーセルの情報を有する。 （もっと読む）

【課題】ＡＴＰＧにおけるテストパタンの生成時間を短縮するための技術を提供する。
【解決手段】ＥＤＡツール（１１〜１６）と、ＥＤＡツール（１１〜１６）が参照する情報を保持するファイル格納部（９）とを具備するテストパタン生成システムを構成する。そのファイル格納部（９）は、テストパタンの生成の対象となる回路の接続情報を示すネットリスト（２１）と、ネットリストに示される回路のうち、故障検出の対象となる故障検出対象領域の起点となる端子を示す始終点リスト（２２）とを備えるものとする。そのロジックコーン抽出部（１１）は、始終点リスト（２２）に示される起点を頂点とするロジックコーン（３４）（３５）を特定する。また、故障リスト生成部（１２）は、組み合わせ回路（３２）（３３）に含まれる全てのノードから、ロジックコーンに含致しないノードを除外して故障リスト（２４）を生成する。 （もっと読む）

【課題】必要な波形データの取得ができ、かつ、シミュレーション時間を短縮することができる消費電力検証支援装置を提供することである。
【解決手段】実施の形態の消費電力検証支援装置は、消費電力概算部と、比較判定部と、遅延制御部と、ダンプ処理部とを有する。消費電力概算部は、指定信号を観測する第１のシミュレーションの所定時間毎に消費電力を概算する。比較判定部は、消費電力概算部で概算された消費電力の概算値を閾値と比較し、比較結果から所定時間毎にダンプ処理を行うか否かを判定する。遅延制御部は、全信号を観測する第２のシミュレーションを第１のシミュレーションに対して所定時間遅延させて実行させる。ダンプ処理部は、比較判定部の判定結果に基づき、ダンプ処理を行うと判定された所定時間の間の全信号の波形データを記録する。 （もっと読む）

【課題】 ＣＡＤ装置で，スイッチング電源回路の方式を自動的に判別することを目的とする。
【解決手段】 ＣＡＤ装置１は，判別対象とするスイッチング電源回路が配置されている基板に実装される部品およびネットの情報を示す実装ＣＡＤ情報２，ならびに前記基板に配置される各部品の部品種別，部品内部の透過接続情報およびピン属性を示す部品情報３をもとに，スイッチング電源回路から開始かつ終了する経路を抽出し，該経路に接続する部品および接続関係を示すスイッチング電源回路経路情報１４を生成する経路情報抽出部１３と，スイッチング電源回路の経路に接続する部品および接続関係にもとづいてスイッチング電源回路の方式を定める条件をもとに，スイッチング電源回路経路情報１４から，判定対象のスイッチング電源回路の方式を判定する回路方式判定部１５とを備える。 （もっと読む）

【課題】複数の電源電圧を有する半導体装置の電源電圧状態を検証する半導体設計検証装置を提供する。
【解決手段】半導体装置を構成する素子または回路の電源仕様を検証する半導体設計検証装置であって、設計データ情報と電源仕様情報とを格納する記憶部と、記憶部より読み出された設計データ情報と電源仕様情報とを処理する処理部とを備える。この設計データ情報は、半導体装置を設計するための上流設計工程の参照設計データ情報（７３）と、下流設計工程において参照設計データ情報に基づいて設計された第１の設計データ情報（７８）とを含む。電源仕様情報は、参照設計データ情報（７３）に対応する第１の電源仕様情報（７４）と、第１の設計データ情報（７８）に対応する第２の電源仕様情報（８２）とを含む。 （もっと読む）

【課題】チップ上の機能ブロックを実動作よりも、広範囲かつ同時に動作させても、チップを誤動作させないテストパターンを作成できる半導体集積回路テスト設計支援装置を提供する。
【解決手段】本発明の半導体集積回路テスト設計支援装置は、機能ブロックを単独で動作させて、ＩＲドロップ解析を行うＩＲドロップ解析部と、チップ上の小領域を示す番地（Ｘ，Ｙ）単位に量子化したＩＲドロップ量Ｚを算出して、マッピング値（Ｘ，Ｙ，Ｚ）を作成するマッピング値作成部と、前記機能ブロックを、複数動作させた場合の前記マッピング値（Ｘ，Ｙ，Ｚ）を、同一の前記番地（Ｘ，Ｙ）の前記量子化したＩＲドロップ量Ｚを加算することによって算出し、同時動作させた場合の各前記番地（Ｘ，Ｙ）の前記量子化したＩＲドロップ量Ｚが、許容値以内であれば、同時動作可能な機能ブロックとしてグルーピングするグルーピング部とを備える。 （もっと読む）

【課題】マクロのレイアウト情報に基づいて、当該マクロが使用されるＬＳＩのレイアウト設計時に発生する可能性がある設計規則違反を予め検出する。
【解決手段】マクロ用レイアウト検証装置は、マクロの端子にビアコンタクトを配置したと仮定する手段と、ビアコンタクトとマクロ内レイアウトとの関係が設計規則に違反するか否かを判定する手段と、を具備する。 （もっと読む）

【課題】 配線と非配線とを分けて扱い、マクロ等にも半導体集積回路全体にも適用できるアンテナルールを用いるチャージアップダメージの検証方法等を提供できる。
【解決手段】 配線層毎のアンテナ比の上限値を、注目配線層の階層数と総配線層数とに基づいて設定する第１のステップＳ１０、半導体集積回路のレイアウトデータに基づいて、配線層毎に所与のゲートにチャージアップダメージを与えるノードの面積を演算し、下位の配線層に含まれる同一のノードの面積との積算値を求める第２のステップＳ２０、半導体集積回路のモジュール毎に、注目モジュールに含まれる所与のゲートにチャージアップダメージを与えるノードについて、注目モジュールの最上位配線層までの面積の積算値と所与のゲートの面積とに基づいてアンテナ比を求め、注目モジュールの最上位配線層におけるアンテナ比の上限値と比較する第３のステップＳ３０を含む。 （もっと読む）

【課題】正常終了するシナリオと全てのエラーが発生するシナリオを個別に作成し、これらのシナリオから検証スティミュラスを生成していたので、作成するシナリオの数が膨大になり、かつ検証スティミュラス生成に時間を要していた。本発明は検証スティミュラスを効率よく生成できる方法及び装置を提供することを目的にする。
【解決手段】正常終了およびエラー発生のシナリオ定義を生成し、このシナリオ定義を検証シナリオテンプレートに適用してシナリオを生成してスティミュラスライブラリを生成し、定義番号を用いてシナリオ定義とスティミュラスライブラリ中のスティミュラスを読み込んで検証スティミュラスを生成する。効率よく検証スティミュラスを生成できる。 （もっと読む）

【課題】半導体集積回路の設計段階で意図していない電流を生じるＤＣパスの有無を検証する。
【解決手段】予め設定されたプログラムを実行する中央処理装置（１１）を含むコンピュータ（１０）を用いて、トランジスタを含む半導体集積回路を静的に検証する。上記中央処理装置に、第１処理、第２処理、及び第３処理を実行させる。上記第１処理により、上記トランジスタの伝搬電位値が得られ、上記第２処理により、一つのノードへ複数の固定電位値が伝搬する場合の当該ノードの固定電位値が得られ、上記第３処理により、一つのノードの属性として複数の固定電位値を持つ場合に競合する固定電位値が得られる。このような情報が得られることにより、半導体集積回路の設計者は、当該半導体集積回路の設計段階で意図していない電流を生じるＤＣパスが存在するか否かを把握することができる。 （もっと読む）

【課題】故障検出の向上に効果的な箇所に最小限の数を挿入することで、品質向上と低コストを両立できる半導体集積回路の設計装置を提供する。
【解決手段】論理回路のネットリストと、論理回路の中で故障検出が不可能な論理ゲートの情報、又は故障検出処理が打ち切られた論理ゲートの情報を用いて、検査点の挿入を行う。故障検出が不可能な箇所では、故障検出を妨げる論理ゲート若しくは端子又はハードマクロである故障検出障害箇所から見て論理段数が最も少ない位置に存在する未検出論理に検査点を挿入する。また、故障検出処理が打ち切られた箇所では、組合せ回路に信号を送信するフリップフロップと、その組合せ回路から出力される信号を受信するフリップフロップ間の論理経路において、組合せ回路に信号を送信するフリップフロップの出力端子から最も論理段数が少ない位置にある未検出箇所に接続する信号線に検査点を挿入する。 （もっと読む）