【課題】半導体基板においてダミーパターンの配置密度を高める。
【解決手段】半導体基板１０４には、配線パターン１０２とダミーパターン１０６がレイアウトされる。配線パターン１０２の周囲にはマージン領域がレイアウトされ、マージン領域の周囲にダミー領域がレイアウトされる。このダミー領域に、複数のダミーパターン１０６がレイアウトされる。ダミーパターン１０６は、ダミー領域の延伸方向に配列される。マージン領域とダミー領域は、配線パターン１０２を基準として交互にレイアウトされる。 （もっと読む）

【課題】半導体装置の電源電圧の変換効率を向上させる。
【解決手段】ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴとローサイドスイッチ用のパワーＭＯＳ・ＦＥＴとが直列に接続された回路を有する非絶縁型ＤＣ−ＤＣコンバータにおいて、ローサイドスイッチ用のパワーＭＯＳ・ＦＥＴと、そのローサイドスイッチ用のパワーＭＯＳ・ＦＥＴに並列に接続されるショットキーバリアダイオードＤ１とを同一の半導体チップ５ｂ内に形成した。ショットキーバリアダイオードＤ１の形成領域ＳＤＲを半導体チップ５ｂの短方向の中央に配置し、その両側にローサイドのパワーＭＯＳ・ＦＥＴの形成領域を配置した。また、半導体チップ５ｂの主面の両長辺近傍のゲートフィンガ６ａから中央のショットキーバリアダイオードＤ１の形成領域ＳＤＲに向かって、その形成領域ＳＤＲを挟み込むように複数本のゲートフィンガ６ｂを延在配置した。 （もっと読む）

【課題】抵抗層で発生する熱が基板の側に伝導しやすい状態で、基板との界面への導電層の形成が抑制できるようにする。
【解決手段】ＩｎＰからなる基板１０１と、基板１０１の上に形成された窒化シリコン層１０２と、窒化シリコン層１０２の上に形成された酸化シリコン層１０３と、ＷＳｉＮから構成されて酸化シリコン層１０３の上に形成された抵抗層１０４と、酸化シリコン層１０３の上に形成されて抵抗層１０４に接続された配線１０５および配線１０６とを少なくとも備える。 （もっと読む）

【課題】配線が微細化された半導体回路装置でも、銅（Ｃｕ）からなる配線間ブリッジ等による配線ショートの発生を予防することを目的とする。
【解決手段】隣接する配線との最小スペース幅１３によって、設けられる配線幅１２の最大値を規定することにより、配線が微細化された半導体回路装置でも、銅（Ｃｕ）からなる配線間ブリッジ等による配線ショートの発生を予防することができる。 （もっと読む）

【課題】低温プロセスのナノワイヤの製造を実現する。
【解決手段】封入されたナノワイヤを製造する方法であって、表面層を有する基板を提供することと、前記表面層にパターンを付け、ナノメートルサイズのフィーチャを形成することと、前記ナノメートルサイズのフィーチャ内に導電材料を配置し、前記基板上にナノワイヤを形成することと、前記表面層を除去することと、前記ナノワイヤ上に絶縁材料を配置することと、を含み、前記ナノワイヤ上に前記絶縁材料を配置することは、約３５０℃未満の温度で前記ナノワイヤ上に絶縁材料を配置することを含む。 （もっと読む）

【課題】パッシベーション層のクラックの発生を防止する。
【解決手段】エッチング及びダマシン法を用いて製造される集積回路においては、金属配線層から周囲の誘電体材料に応力が伝達されることによって、デバイスに組み込まれる配線層（４００）の周囲の誘電体材料にクラックが発生することが一般的である。本発明は、周囲の誘電体層に伝達される応力を低減することができると考えられる丸められたコーナを有する配線層を形成することにより、この問題を解決する。 （もっと読む）

【課題】ＭＥＭＳ構造体に対して外部空間からの圧力や振動信号を直接受信できるように構成し、かつ、ＭＥＭＳ構造体と集積回路とを形成した半導体チップをバンプ電極でモジュール基板にフェイスダウン実装することにより、小型化を実現できる技術を提供する。
【解決手段】半導体基板１の一方の面に集積回路が形成され、半導体基板１の他方の面にＭＥＭＳ構造体が形成されている。そして、集積回路上に形成されているバンプ電極ＢＰによって実装基板にフリップチップ接続する構造となっている。このとき、トランスデューサは外部空間に向いた状態で配置できる。このため、トランスデューサが外部空間と直接対話する機能を損なうことなく、半導体装置を小型化することができる。なお、集積回路とＭＥＭＳ構造体とは半導体基板１を貫通する貫通電極２０ａ、２０ｂにより電気的に接続される。 （もっと読む）

【課題】配線に係る抵抗を低減することができるため、半導体セルの面積を縮小することができる。
【解決手段】本発明に係る半導体装置は、半導体基板１と、半導体基板１表面に形成されたコンタクト領域４と、半導体基板１上に形成された層間絶縁膜２１とを備える。層間絶縁膜２１には、コンタクト領域４まで達する線状に延設された開口溝が設けられる。そして、開口溝内に埋設され、コンタクト領域４と電気接続された導電層８をさらに備える。 （もっと読む）

【課題】 製造プロセスへの付加を抑えコスト・ＴＡＴを増大させることなくタイミング最適化が可能となる半導体集積回路装置の製造方法を提供することを目的とする。
【解決手段】 タイミング制約違反の有無を判定し、タイミング制約違反が検出された場合にこれを解消する為に信号やクロックの更なる遅延が必要な最適化対象配線３３３とこれに所定間隔以下で近接する隣接配線３６１の間（隣接配線間）の一部又は全部にボイド形成抑止領域３８１を設定し、ボイド形成抑止領域内の最適化対象配線と隣接配線の間（隣接配線間）に絶縁膜を形成し、ボイド形成抑止領域外の最適化対象配線と隣接配線の間（隣接配線間）にボイド３７１ａ，ｂを形成する。 （もっと読む）

【課題】容量素子の歩留まりおよび信頼性の低下を抑制する。
【解決手段】半導体装置１００は、半導体基板の上部に設けられ、ＳｉＯ₂膜１０３およびＳｉＯ₂膜１０３中に埋設された第一銅配線１０５を含む第一配線層、第一配線層上に設けられたＳｉＯ₂膜１０９、ＳｉＯ₂膜１０９上に設けられたＳｉＯ₂膜１１１、ＳｉＯ₂膜１１１上に設けられた容量素子１２１を含む。容量素子１２１は、ＳｉＯ₂膜１１１上に設けられた下部電極１１５、下部電極１１５の上部に対向して設けられた上部電極１１９およびこれらの間に設けられた容量絶縁膜１１７から構成されている。第一銅配線１０５の上面に突起部１３５が設けられている。ＳｉＯ₂膜１１１の上面は平坦である。 （もっと読む）

【課題】バッティング・ディフュージョン構造を有する半導体素子を備えた半導体装置の製造歩留まりを向上させる。
【解決手段】半導体基板１の主面に、素子分離領域２で囲まれたｐＭＩＳ用の活性領域３ａと、Ｖｄｄ電位給電部用の活性領域３ｂと、ｐＭＩＳ結合用の活性領域３ｃとの３つの活性領域が規定されており、２入力ＮＡＮＤゲートＣＭＯＳ論理回路で２つのｐＭＩＳ（Ｑｐ）に共有されるソース用のｐ^＋型半導体領域７ｂとＶｄｄ電位給電部用のｎ^＋型半導体領域６ｂとの境界部８が、ｐＭＩＳ結合用の活性領域３ｃには設けられておらず、ｐＭＩＳ用の活性領域３ａ内に設けられている。これにより、境界部８の全てに沿ったｐＭＩＳ（Ｑｐ）のソース用のｐ^＋型半導体領域７ｂおよびＶｄｄ電位給電部用のｎ^＋型半導体領域６ｂの表面に形成されたシリサイド層の断線がなくなる。 （もっと読む）

【課題】 この発明は、半導体基板またはメタル配線層を介して伝播するノイズを遮蔽・低減することができる半導体集積回路装置を提供する。
【解決手段】 この発明は、半導体基板１０上に形成される複数の半導体素子２９で形成される回路部１１と、複数のメタル配線層１００と、半導体基板１００に形成される拡散層２１，２２を備える半導体集積回路装置において、半導体基板１０に回路部１１を取り囲むように形成される拡散層からなる拡散層ガードリング３０と、拡散層ガードリング３０上に設けられる複数のメタル配線層１００間並びに拡散層３０間とを接続するビア４１を備える第１のメタルガードリング３１と、前記回路部上に蓋をするように配置されたメタル配線からなる第２のメタルガードリング３２と、により、回路部１１を立体的に囲うガードリング部３４を構成する。 （もっと読む）

【課題】二つの素子領域間に介在するシールリングを通じたノイズ伝搬を抑制する。
【解決手段】半導体装置１００は、ロジック部およびアナログ部を有する。半導体装置１００は、シリコン基板１０１、層間絶縁膜１７３、層間絶縁膜１７３中に埋設された導電膜により構成されロジック部１５１の外周を取り囲むシールリング１０５、およびシリコン基板１０１に設けられたウェルにより構成されるとともにロジック部からシールリング１０５を経由してアナログ部に至る経路の導通を遮断するＮウェルガードリング１６１を有する。Ｎウェルガードリング１６１は、シールリング領域１０６とロジック部またはアナログ部との間に配置される。 （もっと読む）

【課題】ＬＳＩの製造途中において、中間製造物のトランジスタ性能を推定することにより、各中間製造物に合った適切な品種を決定し、ＬＳＩ製造における歩留まりを向上させる。
【解決手段】ストラクチャードＡＳＩＣ製造時において、トランジスタ層またはトランジスタ層およびメタル１層が形成された中間製造物を製造後、当該中間製造物ごとのトランジスタ速度を測定し、この測定結果とトランジスタ速度に関連付けられた統計データとを用いて、トランジスタ速度の最大遅延推定値を算出する。そして、この算出結果に基づいて、ＬＳＩの品種リストの中から、ストラクチャードＡＳＩＣの品種を決定する。 （もっと読む）

【課題】通常の半導体装置の製造装置のみで、小型、薄型の半導体装置、特にＧａＡｓ等の化合物半導体装置に適用することができる半導体装置の製造方法を提供する。
【解決手段】半導体基板の主面に回路素子を形成した後、電極形成予定領域に複数の凹部３を形成する。回路素子の電極と接続し、凹部の内壁を被覆する金属膜４を形成し、凹部内を電極金属６で充填する。その後、表面を樹脂層７で被覆する。半導体基板の裏面をエッチングし、金属膜４を露出させる。ダイシングラインに沿い、凹部内に充填した電極金属６の一部を凹部の側壁部に残して切断し、個々の半導体装置に個片化する。 （もっと読む）

【課題】少ない枚数のレチクルセットで、シングルコアデバイスとマルチコアデバイスの両方のデバイスを製造できる、新規な耐湿リングレイアウトを提案する。
【解決手段】同一回路構成を有するチップを複数含む半導体デバイスにおいて、複数チップを個々に囲うように形成された複数の第一耐湿リングと、複数チップの全体を囲うように形成された第二耐湿リングとを有する。 （もっと読む）

【課題】Ｘ線分析などを利用したリバースエンジニアリングに対して防御機能を有する半導体集積回路を提供する。
【解決手段】半導体集積回路１００は、複数の回路素子を接続する実配線パターンが形成されている配線層１０１，１０２と、配線層１０１，１０２の上部の層に、実配線パターンに重なるように配置され、複数の回路素子と実配線パターンとのいずれにも接続されない擬似配線パターンとして形成されている第１の擬似配線パターン群１１３と、第１の擬似配線パターン群１１３の上部の層に、第１の擬似配線パターン群１１３に重なるように配置され、複数の回路素子と実配線パターンとのいずれにも接続されない擬似配線パターンとして形成されている第２の擬似配線パターン群１１４とを備え、第１の擬似配線パターン群１１３における擬似配線パターンの間隔と第２の擬似配線パターン群１１４における擬似配線パターンの間隔との差がＸ線の波長程度である。 （もっと読む）

【課題】切断された電気ヒューズの切断状態を良好に保つ。
【解決手段】半導体装置１００は、半導体基板（不図示）上に形成され、導電体により構成された電気ヒューズ２００を含む。電気ヒューズ２００は、切断前状態において、それぞれ異なる層に形成された上層配線１３４と、上層配線１３４に接続されたビア１２８と、ビア１２８に接続された下層配線１２２とを含み、切断状態において、導電体が上層配線１３４から外方に流出してなる流出部１４２が形成されるとともに、下層配線１２２とビア１２８との間に空隙部１４０が形成される。 （もっと読む）

【課題】基板面内でのビアの分布の均一化が図られた半導体装置および配線補助パターンの生成方法を提供する。
【解決手段】
第１の配線と第１の配線の上層に配置された第２の配線とを有する半導体集積回路において、配線レイアウト情報をもとにビアパターンの密度が低い領域を抽出する。次に、選択された領域内のビアパターンの周辺領域において、第１の配線と第２の配線のいずれか一方に接続されたダミービアパターンを配置する。これにより、配線が混雑する箇所にもダミービアを配置することができる。 （もっと読む）

【課題】相異なる絶縁材料によって形成された層間絶縁膜間の界面では、同一の絶縁材料によって形成された層間絶縁膜間の界面に比して、剥離が生じ易い。
【解決手段】半導体装置１は、半導体基板１０、層間絶縁膜２０（第１の層間絶縁膜）、層間絶縁膜３０（第２の層間絶縁膜）、および配線構造４０を備えている。半導体基板１０上には、層間絶縁膜２０が設けられている。層間絶縁膜２０は、第１の絶縁材料によって形成されている。層間絶縁膜２０上には、層間絶縁膜３０が設けられている。層間絶縁膜３０は、第２の絶縁材料によって形成されている。ここで、第１および第２の絶縁材料は、相異なる絶縁材料である。半導体装置１の外周領域には、配線構造４０が形成されている。配線構造４０は、導電プラグを含んで構成され、層間絶縁膜２０と層間絶縁膜３０との界面を貫通している。 （もっと読む）