半導体装置、及びその製造方法
【課題】ピラーを確実に配置することが可能な半導体装置、及びその製造方法を提供する。
【解決手段】本発明の一態様にかかる半導体装置３０は、内部回路領域２０と、内部回路領域２０の外側に設けられたＩ／Ｏ領域１０と、を備える半導体チップ１と、半導体チップ１とフリップチップ接続されたパッケージ基板６と、半導体チップ１とパッケージ基板６との間に配置され、半導体チップ１の最上層配線層１２に含まれる２本以上の接地配線１２ａ上に形成されて、２本以上の接地配線１２ａを接続する導電性のピラー４と、を備えるものである。
【解決手段】本発明の一態様にかかる半導体装置３０は、内部回路領域２０と、内部回路領域２０の外側に設けられたＩ／Ｏ領域１０と、を備える半導体チップ１と、半導体チップ１とフリップチップ接続されたパッケージ基板６と、半導体チップ１とパッケージ基板６との間に配置され、半導体チップ１の最上層配線層１２に含まれる２本以上の接地配線１２ａ上に形成されて、２本以上の接地配線１２ａを接続する導電性のピラー４と、を備えるものである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板にフリップチップ接続された半導体チップを有する半導体装置、及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体チップの実装において、フリップチップ実装が多く利用されている。フリップチップ実装とは、チップの表面にバンプ（接続用電極）を形成し、当該バンプを直接基板に接続する方法である。このフリップチップ実装は、小型化、高密度化等に適している。バンプは、半導体チップのフリップチップ接続面に露出したパッドに接続している。また、パッドは、内部の複数の配線層を介して回路領域に接続している。
【０００３】
また、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）のドライバではあるが、バンプを有する半導体チップが開示されている（特許文献１）。バンプが、絶縁膜上に設けられたパッドと接続されている。また、バンプの直下に配線が形成されている。
【０００４】
ところで、半導体チップを実装した半導体装置の微細化に伴い、半導体チップと基板との隙間が小さくなっている。これに伴い、半導体チップのフリップチップ接続面が基板に接触する現象（腹打ち現象）が問題となっている。特に薄型の半導体チップを用いた場合、半導体チップの撓みが大きくなる。このような問題に関連する先行技術として、特許文献１が開示されている。
【０００５】
特許文献２では、腹打ち現象が生ずる恐れがある部分に、支持体を形成している。具体的には、チップ内部（周辺ＩＯ部分より内側の領域）に支持体としてピラーを配置している。こうすることにより、上記のような問題を軽減することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−７８６８６号公報
【特許文献２】特開２００４−１０４１３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
また、ＬＳＩの設計変更により、フリップチップ実装以外の実装形式（以下、別形式）で設計された半導体チップをフリップチップ実装に利用する場合がある。このような場合、別形式で設計されていた半導体チップに対して、ピラーを設ける必要がある。すなわち、ピラーの使用が想定されていない半導体チップに対して、ピラーを設けるための設計変更が必要となる。しかしながら、配線レイアウトの問題から設計変更することできず、腹打ち現象を防止するためのピラーを設けることができないという課題がある。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体装置は、Ｉ／Ｏ領域と、前記Ｉ／Ｏ領域の内側に設けられた内部回路領域と、を備える半導体チップと、前記半導体チップがフリップチップ接続された基板と、前記内部回路領域において前記半導体チップと前記基板との間に配置され、前記半導体チップの最上層配線層に含まれる２本以上の配線上に形成されて、前記２本以上の配線を接続する導電性ピラーと、を備えるものである。上記の半導体装置では、導電性ピラーが２本以上の配線と接続されている。この構成により、フリップチップ型の半導体装置に対して、ピラーを確実に配置することができる。
【０００９】
本発明の一態様に係る半導体装置の製造方法は、半導体チップの最上層配線層を形成し、前記最上層配線層の上に開口部を有する保護膜を形成し、前記開口部を介して、前記最上層配線層に含まれる２本以上の配線を接続する導電性ピラーを前記半導体チップの内部回路領域に形成するものである。これにより、フリップチップ型の半導体装置に対して、ピラーを確実に配置することができる。
【発明の効果】
【００１０】
本発明に係る半導体装置、及びその製造方法によれば、ピラーを確実に配置することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１に係る半導体装置の構成を示す平面図である。
【図２】実施の形態１に係る半導体装置の構成を示す断面図である。
【図３】実施の形態１に係る半導体装置のピラー周辺の構成を示す平面図である。
【図４】実施の形態１に係る半導体装置のピラー周辺の構成を示す断面図である。
【図５】実施の形態１に係る半導体装置のピラー周辺の異なる構成を示す平面図である。
【図６】実施の形態２に係る半導体装置のピラー周辺の構成を示す平面図である。
【図７】実施の形態２に係る半導体装置のピラー周辺の構成を示す断面図である。
【図８】実施の形態３に係る半導体装置のピラー周辺の構成を示す平面図である。
【図９】実施の形態４に係る半導体装置のピラー周辺の構成を示す平面図である。
【図１０】実施の形態４に係る半導体装置のピラー周辺の構成を示す平面図である。
【図１１】半導体装置の製造工程を示す工程断面図である。
【発明を実施するための形態】
【００１２】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、実施の形態１に係る半導体装置の構成を示す断面図である。図１に示すように、本実施の形態に係る半導体装置３０は、フリップチップ型の半導体装置３０である。半導体装置３０は、半導体チップ１と、ピラー３と、ピラー４と、パッケージ基板６と、ケーシング７と、金属ボール８と、を備えている。ケーシング７はモールドでもよい。
【００１３】
パッケージ基板６の上には、半導体チップ１がフリップチップ実装されている。すなわち、半導体チップ１とパッケージ基板６とが対向配置されている。ここで、半導体チップ１のパッケージ基板６側の面をフリップチップ接続面５とする。また、パッケージ基板６には、ケーシング７が取り付けられている。そして、ケーシング７とパッケージ基板６とで形成される空間内に半導体チップ１が収納される。
【００１４】
半導体チップ１とパッケージ基板６の間には、ピラー３が設けられている。ピラー３は、半導体チップ１と、パッケージ基板６とを電気的に接続する。すなわち、ピラー３はパッケージ基板６に設けられた配線等と接続される。パッケージ基板６の半導体チップ１側と反対側の面には、金属ボール８が設けられている。金属ボール８は、例えば、はんだボールである。例えば、金属ボール８をアレイ状に配列することで、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）となる。パッケージ基板６には、ピラー３と金属ボール８とを接続する配線が設けられている。そして、金属ボール８を介して、他の配線基板等に実装される。半導体チップ１とパッケージ基板６との間には、ピラー４が設けられている。ピラー４を設けることで、半導体チップ１の腹打ちを防止することができる。このようにして、半導体パッケージである半導体装置３０が構成されている。なお、ピラー４は、パッケージ基板６と接続されている。
【００１５】
図２に、半導体チップ１のフリップチップ接続面５の構成を示す。図２に示すように、半導体チップ１には、Ｉ／Ｏ領域１０と、内部回路領域２０とが設けられている。内部回路領域２０は、半導体チップ１の主要部分となる内部回路等が形成されている。内部回路領域２０に形成された内部回路（図示せず）によって、半導体チップ１が所定の機能を奏する。内部回路領域２０の周りには、Ｉ／Ｏ領域１０が設けられている。すなわち、額縁状のＩ／Ｏ領域１０の内側に、矩形状の内部回路領域２０が配置されている。Ｉ／Ｏ領域１０には、Ｉ／Ｏバッファ回路（図示せず）等が設けられている。
【００１６】
Ｉ／Ｏ領域１０には、複数の入出力端子１１が設けられている。入出力端子１１は、電源や信号等を入出力するためのパッドであり、例えば、後述する最上層配線層で形成されている。内部回路領域２０への入力信号、及び内部回路領域２０からの出力信号は、入出力端子１１を介して、入出力される。さらに、電源電圧や接地電圧なども入出力端子１１を介して、内部回路領域２０に入力される。複数の入出力端子１１は、半導体チップ１の周縁に沿って配列されている。入出力端子１１上にピラー３が形成される。入出力端子１１は、ピラー３と接触して、導通している。
【００１７】
さらに、内部回路領域２０には、ピラー４が形成されている。ピラー４は、例えば、Ｃｕ（銅）等の導電性材料で形成された柱状の支持体である。なお、図２では、ピラー４が３×３のアレイ状に配列されている例を示しているが、ピラー４の数、及び配置については特に限定されるものでない。
【００１８】
次に、図３及び図４を用いて、ピラー４の接続構成に付いて説明する。図３は、フリップチップ接続面５におけるピラー４の近傍の構成を示す平面図である。図４は、図３のＩＶ−ＩＶ断面図である。図３、図４は、１つのピラー４の接続構成に付いて拡大して示している。なお、図４の断面図では、図１の構成と上下が反対となっている。従って、図４では、上側がパッケージ基板６側となっている。さらに、図４では、半導体チップ１の最上層配線層１２よりも下の構成を省略している。例えば、最上層配線層１２よりも下層の配線層や、層間絶縁膜や、トランジスタ等は省略されている。
【００１９】
半導体チップ１には、最上層配線層１２が形成されている。最上層配線層１２は、半導体チップ１に形成された複数の配線層のうち、最上層に形成される配線層である。従って、最上層配線層１２のパターンが、Ｉ／Ｏ領域１０において、入出力端子１１となる。最上層配線層１２は、アルミニウムなどの金属膜のパターンによって形成されている。最上層配線層１２は、接地配線１２ａと、電源配線１２ｂを有している。接地配線１２ａには、入出力端子１１から接地電圧が供給される。電源配線１２ｂには、入出力端子１１からの電源電圧が供給される。図３に示すように、接地配線１２ａと、電源配線１２ｂは、平行に配置され、同じ幅で形成されている。図３では、接地配線１２ａと、電源配線１２ｂは縦方向に沿って形成されている。そして、２本の接地配線１２ａの間に、１本の電源配線１２ｂが形成されている。接地配線１２ａ、及び電源配線１２ｂは、例えば、Ｉ／Ｏ領域１０において、ダイオード等の保護素子に接続されている。
【００２０】
ピラー４は、最上層配線層１２の上に配置されている。ピラー４は、最上層配線層１２の各配線よりも幅広に形成されている。ここでは、２本の接地配線１２ａと、１本の電源配線１２ｂとに亘って、ピラー４が形成されている。すなわち、ピラー４は、３本の配線を跨ぐように形成されている。また、ピラー４は、平面視において、レイアウト上は、正方形状になっている。ピラー４のより具体的なでき上がり形状は、角が丸まった正方形状となっている。
【００２１】
最上層配線層１２の上に、第一保護膜１４が形成されている。第一保護膜１４の上には、第二保護膜１５が形成されている。第一保護膜１４と第二保護膜１５は、絶縁材料によって形成されている。第二保護膜１５の上に、ピラー４が形成される。ピラー４の直下において、第一保護膜１４には、開口部１４ａが形成され、第二保護膜１５には、開口部１５ａが形成されている。第一保護膜１４は、電源配線１２ｂを覆っている。開口部１４ａは、接地配線１２ａに到達している。平面視において、開口部１４ａは、接地配線１２ａからはみ出すことなく形成されている。また、開口部１５ａは、第一保護膜１４の表面に到達している。ピラー４は、開口部１５ａよりも大きく形成され、開口部１５ａを覆っている。従って、開口部１４ａと開口部１５ａとが重複する箇所では、ピラー４が接地配線１２ａに到達している。ピラー４は、開口部１４ａと開口部１５ａとを介して、２本の接地配線１２ａと接続されている。２本の接地配線１２ａがピラー４を介して導通される。
【００２２】
２本の接地配線１２ａの間に、電源配線１２ｂが配置されている。２本の接地配線１２ａの上に、開口部１４ａが形成されている。さらに、それぞれの接地配線１２ａの上に、２つの開口部１４ａが形成されている。従って、図３では、第一保護膜１４に、４つの開口部１４ａが形成されている。開口部１５ａは、４つの開口部１４ａを覆うように形成されている。ピラー４は、４つの開口部１４ａと重複している。従って、４つの開口部１４ａを介して、２本の接地配線１２ａが、ピラー４と導通する。換言すると、２本の接地配線１２ａが、ピラー４を介して導通する。これにより、接地電圧を強化することができる。
【００２３】
例えば、ピラー４のサイズは３０〜５０μｍ□である。最上層配線層１２の配線幅は、３〜２０μｍであり、ピラー４のサイズよりも小さい。開口部１４ａのサイズは、１〜３μｍ□であり、最上層配線層１２の配線幅よりも小さい。開口部１４ａが、接地配線１２ａからはみ出すことなく形成されている。最上層配線層１２の配線幅は、通常の内部回路領域２０で使用される配線幅と同じである。従って、最上層配線層１２の各配線のピッチを変更することなく、ピラー４を配置することができる。さらに、本実施の形態では、ピラー４の直下に、複数の接地配線１２ａを通している。そして、開口部１４ａ上に配置されたピラー４を介して、複数の接地配線１２ａが接続されている。内部回路領域２０の中央における接地電圧を強化することができる。また、配線は通常、保護素子に接続されているため、改めて保護素子へ接続する必要は無い。
【００２４】
最上層配線層１２のデータ率は、概ね５０〜９０％である。なお、データ率とは、平面視において、半導体チップ１の全体に対して、最上層配線層１２が占める割合（面積割合）である。特に、データ率が５０％以上である場合、配線レイアウトを変更する余地が少ない。より具体的には、ピラー４を設けるために、配線幅を広げることが困難である。しかしながら、上記の構成によって、配線のレイアウトや配線幅を変更せずに、ピラー４を配置することができる。これにより、別形式で実装するために設計された半導体チップ１を、フリップチップ接続で実装することができる。この場合、最上層配線層１２の設計を変更せずに、腹打ち防止のためのピラー４を設けることができる。上記の構成では、導電性のピラー４が、最上層配線層１２と接続されている。従って、ピラー４と最上層配線層１２と接続しない場合に比べて、半導体チップ１と、ピラー４との密着強度を向上することができる。また、１本の接地配線１２ａに複数の開口部１４ａを形成することで、ピラー４の密着強度をより向上することができる。
【００２５】
上記の構成により、フリップチップ接続される半導体チップ１に対して、腹打ち現象防止のためのピラー４を確実に配置することができる。最上層配線層の配線レイアウトの変更等が不要、あるいは軽微なものであるため、ある程度設計が進んだ半導体チップについても、ピラー４を配置することができる。例えば、ワイヤボンディング接続の半導体装置のために設計されていた半導体チップを、フリップチップ接続の半導体装置に使用することができる。また、接地電圧を強化することができる。
【００２６】
なお、上記の説明では、各接地配線１２ａの配線幅を一定としたが、図５に示すように幅広部分を形成してもよい。図５では、接地配線１２ａの途中に、幅広な座１３を設けている。接地配線１２ａの座１３は、隣接する電源配線１２ｂと接触しないように形成されている。換言すると、接地配線１２ａの座１３以外の幅狭な部分における、接地配線１２ａと電源配線１２ｂの間の間隔よりも、座１３の幅が小さくなっている。そして、接地配線１２ａの座１３の上に、開口部１４ａが形成されている。開口部１４ａのサイズは、幅広な座１３よりも小さくなっている。このような構成にしたとしても、最上層配線層１２の配線レイアウト変更が軽微である。さらに、この構成では、開口部１４ａのサイズを座１３の幅まで、大きくすることができる。これにより、確実にピラー４を配置することができる。
【００２７】
また、上記の説明では、ピラー４によって、複数の接地配線１２ａを接続したが、ピラー４によって、複数の電源配線１２ｂを接続してもよい。もちろん、複数のピラー４の内、一部のピラー４で複数の接地配線１２ａを接続し、別のピラー４で複数の電源配線１２ｂを接続しても良い。これにより、ピラー４がそれぞれの電源ラインの配線として機能する。よって、電源配線１２ｂ、接地配線１２ａ等の電源電圧、接地電圧を強化することができる。もちろん、電源ラインが、複数ある場合、それぞれの電源ラインに対して、ピラー４を設けるようにしてもよい。これにより、同じ電位の電源ラインの複数の配線がピラー４を介して接続される。
【００２８】
実施の形態２．
本実施の形態では、平面視における、ピラーの形状が実施の形態１と異なっている。なお、半導体装置３０の基本的構成については、実施の形態１と同様であるため、説明を省略する。本実施の形態にかかる半導体装置のピラー形状について、図６、図７を用いて説明する。図６は、フリップチップ接続面５における、ピラー４周辺の構成を示す平面図である。図７は、図６のＶＩＩ−ＶＩＩ断面を模式的に示す図である。
【００２９】
図６に示すように、平面視において、ピラー４が長方形状になっている。すなわち、ピラー４が幅広に形成されている。もちろん、ピラー４は、角が丸まった長方形、すなわち、楕円状であってもよい。ピラー４の長手方向は、図６の横方向となっている。ピラー４の長手方向が最上層配線層１２の配線方向と直交しており、短手方向が配線方向と平行になっている。ピラー４が、４本の接地配線１２ａと、２本の電源配線１２ｂとに亘って形成されている。すなわち、ピラー４が最上層配線層１２中の６本の配線と重複するように形成されている。図６では、左から、接地配線１２ａ、電源配線１２ｂ、接地配線１２ａ、接地配線１２ａ、電源配線１２ｂ、接地配線１２ａの順番で配置されている。各配線の幅は、一定である。また、６本の配線は平行に形成されている。
【００３０】
４本の接地配線１２ａの直上では、第一保護膜１４に開口部１４ａが形成されている。図６では、１本の接地配線１２ａに対して、２つの開口部１４ａが設けられている。従って、図６では、８つの開口部１４ａが存在している。第二保護膜１５の開口部１５ａは、６本の配線と重複するように幅広に形成されている。そして、第２のピラー４は、開口部１５ａを覆うように幅広に形成されている。開口部１４ａ及び開口部１５ａを介して、接地配線１２ａとピラー４が接続される。従って、４本の接地配線１２ａがピラー４を介して接続されている。これにより、接地配線１２ａの接地電圧をより強化することができる。
【００３１】
ピラー４の長手方向を配線方向と直交させることで、より多くの接地配線１２ａと接続することができる。例えば、本実施形態では、ピラー４が４本の接地配線１２ａと重複して形成されている。このため、４本の接地配線１２ａがピラー４を介して接続される。これにより、接地配線１２ａの接地電圧をより強化することができる。特に、設計や製造の制約上、ピラー４の周囲長を長くできない場合に有効である。さらに、より多くの開口部１４ａを介して、接地配線１２ａとピラー４とが接続されるため、ピラー４と半導体チップ１との密着性を向上することができる。もちろん、ピラー４の長手方向と配線方向は厳密に直交していなくても良い。すなわち、ピラー４の長手方向と配線方向とが交差する方向であればよい。また、ピラー４と接続される接地配線１２ａの数は、特に限定されるものではない。
【００３２】
実施の形態３
本実施の形態にかかる半導体装置３０について、図８を用いて説明する。図８は、フリップチップ接続面５における、ピラー４周辺の構成を示す平面図である。なお、半導体装置１の基本的な構成は、実施の形態１と同様であるため説明を省略する。図８に示すように、最上層配線層１２の下には、下層配線層２２が設けられている。例えば、半導体チップ１の配線層数が７層である場合、最上層配線層１２は、７層目であり、下層配線層２２は、４層目である。また、下層配線層２２は、最上層配線層１２に対して直交する方向に配置されている。すなわち、下層配線層２２の各配線は、最上層配線層１２の各配線と、層間絶縁層を介して、交差する方向に形成されている。より具体的には、図８において、最上層配線層１２の各配線が縦方向に沿って設けられ、下層配線層２２の各配線が横方向に沿って設けられている。下層配線層２２の下層接地配線２２ａと下層電源配線２２ｂは平行に形成されている。
【００３３】
本実施の形態では、複数のピラー４が最上層配線層１２の配線と直交する方向に配列されている。図８では、４つのピラー４が横方向に配列されている。各ピラー４周辺の構成は、同様になっている。すなわち、実施の形態１と、同様に、ピラー４を介して、２本の接地配線１２ａと接続されている。
【００３４】
さらに、接地配線１２ａを介して、ピラー４と下層接地配線２２ａを接続する。ここでは、ピラー４の直下において、下層接地配線２２ａと接地配線１２ａとを接触させている。下層接地配線２２ａと下層電源配線２２ｂの交差部分に、層間絶縁膜のビアホール２３を形成する。通常、下層配線層２２の各配線は、最上層配線層１２の各配線に比べて、配線幅が狭く、高抵抗である。しかしながら、上記構成により、下層配線層２２の接地電圧を強化することができる。下層接地配線２２ａと下層電源配線２２ｂの交差部分に、層間絶縁膜のビアホール２３を形成している。こうすることで、配線レイアウトの設計変更が不要となる。もちろん、ピラー４の直下以外の箇所で、下層接地配線２２ａと接地配線１２ａとを接続しても良い。
なお、通常、接地配線１２ａと下層設置配線２２ａは電源網を構成するようにＬＳＩ内部のどこかで相互接続されている。この場合には、ピラー４と接地配線１２ａを接続するだけでも（上記のようにピラー４の直下で接地配線１２ａと下層接地配線２２ａをビアホール２３を介して接続しなくても）電源網を構成する接地配線の接地電圧を強化することができる。
【００３５】
実施の形態４．
本実施の形態では、１つの半導体チップ１に対して、異なる平面形状のピラー４が配置されている。すなわち、図２に示した複数のピラー４の少なくとも一つが他のピラーと異なる平面形状になっている。なお、半導体装置１の基本的な構成は、実施の形態１と同様であるため、説明を省略する。本実施の形態にかかる半導体装置について、図８、及び図９を用いて説明する。図９、図１０は、ある一つのピラー４の周辺の構成を示す平面図である。従って、図９と図１０では、別のピラー４の周辺の構成を示している。
【００３６】
本実施の形態では、異なる形状のピラー４が混在している。例えば、図８に示すピラー４は、実施の形態１と同様に正方形状となっている。一方、図９に示すピラー４は、実施の形態２と同様に長方形状になっている。すなわち、図９に示すピラー４は、幅広に形成されている。もちろん、各ピラー４は、角が丸まった平面形状となっていてもよい。
【００３７】
本実施の形態では、平面視において、２つのピラー４の周囲長及び面積が異なっている。こうすることで、ピラー４の高さを調整することができる。半導体チップ１の異なる箇所に配置される２つのピラー４の高さをほぼ同じにすることができる。ピラー４は、通常メッキによって形成されるため、断面積の取り方（給電のさせ方）によっては、半導体チップ１の外周と中央のピラー４とで、高さが異なることがある。すなわち、内部回路領域２０の中央に配置されるピラー４と、Ｉ／Ｏ領域１０の近傍に配置されるピラー４とを、同じ断面積にした場合、高さが異なってしまうことがある。しかしながら、半導体チップ１の箇所に応じて、周囲長、面積などを設定することで、複数のピラー４の高さを同じにすることができる。
【００３８】
このように、半導体チップ１の位置に応じて、複数のピラー４の周囲長、及び面積を変えることで、ピラー４の高さを調整することができる。これにより、半導体チップ１の様々な箇所にピラー４を形成したとしても、ピラー４の高さのバラツキを抑制することができる。例えば、半導体チップ１において、Ｉ／Ｏ領域１０の近傍や、内部回路領域２０の中央にそれぞれピラー４を配置することが可能になる。さらに、内部回路領域２０の中央近傍では、外部から電源が供給されるＩ／Ｏ領域１０から離れるため、接地電圧が弱くなる。このような場合でも、内部回路領域２０の中央にピラーを配置することができるため、接地配線１２ａの接地電圧をより強化することができる。
【００３９】
半導体装置の製造方法．
本実施の形態に係る半導体装置３０の製造方法について、図１１を用いて説明する。図１１は、半導体装置３０の製造方法を示す断面図である。なお、図１１では、最上層配線層１２からピラー４を形成する工程を示しているが、それ以外の工程については、従来と同様であるため、適宜説明を省略する。例えば、内部回路領域２０に設けられた内部回路や内部回路領域２０のＩ／Ｏバッファの各半導体素子、配線、層間絶縁膜等は、通常の製造方法によって、形成することができる。このため、これらの製造工程については、詳細な説明を省略する。
【００４０】
まず、図１１（ａ）に示すように、最上層配線層１２と第一保護膜１４とを形成する。例えば、アルミニウムやその他の金属膜を成膜する。そして、通常のフォトリソグラフィ工程により、金属膜をエッチングすることで、最上層配線層１２のパターンが形成される。最上層配線層１２の上から、第一保護膜１４を形成する。第一保護膜１４としては、例えば、無機絶縁膜等を用いることができる。第一保護膜１４をパターニングすることによって、開口部１４ａが形成される。次に、図１１（ｂ）に示すように、第二保護膜１５を形成する。すなわち、開口部１４ａを有する第一保護膜１４の上から、第二保護膜１５を形成する。そして、第二保護膜１５をパターニングすることによって、第二保護膜１５に開口部１５ａが形成される。なお、第二保護膜１５としては、例えば、ポリイミド等の有機絶縁膜を用いることができる。
【００４１】
その後、第二保護膜１５の上に、メッキ処理のためのシードメタル３１を形成する。シードメタル３１は、第二保護膜１５のほぼ全面に形成される。これにより、図１１（ｃ）に示すようになる。シードメタル３１の上から、レジスト３２を形成する。これにより、図１１（ｄ）に示すようになる。すなわち、感光性樹脂層を塗布、露光、現像することによって、レジスト３２のパターンが形成される。レジスト３２は、ピラー４に対応する箇所に、開口部３２ａが形成されている。
【００４２】
その後、メッキ処理を行うことで、図１１（ｅ）に示す構成となる。ここでは、Ｃｕ−ＳｎＡｇメッキを用いることができる。レジスト３２の開口部３２ａにおいて、シードメタル３１の上にはＣｕ層３３が形成され、Ｃｕ層３３の上にＳｎＡｇ層３４が形成される。メッキ処理後、レジスト３２を剥離すると、図１１（ｆ）に示す構成となる。そして、シードメタル３１をエッチングすると、図１１（ｇ）に示すようになる。ここでは、Ｃｕ層３３及びＳｎＡｇ層３４から露出した部分のシードメタル３１、すなわち、レジスト３２で覆われていた部分のシードメタル３１が除去される。このようにして、最上層配線層１２の配線に接触するピラー４が形成される。ピラー４は、例えば、数十μｍの高さで形成することができる。レジスト３２の開口部３２ａの形状に応じてピラー４の形状が定まる。よって、配線ライン強化のためのピラー４を精度よく形成することができる。
【００４３】
尚、本発明は上記実施の形態に限られるものではなく、趣旨を逸脱しない範囲で適宜変更することが可能なものである。また、実施の形態１〜４の２つ以上を適宜組み合わせることも可能である。
【符号の説明】
【００４４】
１ 半導体チップ
３ ピラー
４ ピラー
５ フリップチップ接続面
６ パッケージ基板
７ ケーシング
８ 金属ボール
１０ Ｉ／Ｏ領域
１１ 入出力端子
１２ 最上層配線層
１２ａ 接地配線
１２ｂ 電源配線
１４ 第一保護膜
１４ａ 開口部
１５ 第二保護膜
１５ａ 開口部
１６ シードメタル
２０ 内部回路領域
２２ 下層配線層
２２ａ 下層接地配線
２２ｂ 下層電源配線
２３ ビアホール
３０ 半導体装置
３１ シードメタル
３２ レジスト
３３ Ｃｕ層
３４ ＳｎＡｇ層
【技術分野】
【０００１】
本発明は、基板にフリップチップ接続された半導体チップを有する半導体装置、及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体チップの実装において、フリップチップ実装が多く利用されている。フリップチップ実装とは、チップの表面にバンプ（接続用電極）を形成し、当該バンプを直接基板に接続する方法である。このフリップチップ実装は、小型化、高密度化等に適している。バンプは、半導体チップのフリップチップ接続面に露出したパッドに接続している。また、パッドは、内部の複数の配線層を介して回路領域に接続している。
【０００３】
また、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）のドライバではあるが、バンプを有する半導体チップが開示されている（特許文献１）。バンプが、絶縁膜上に設けられたパッドと接続されている。また、バンプの直下に配線が形成されている。
【０００４】
ところで、半導体チップを実装した半導体装置の微細化に伴い、半導体チップと基板との隙間が小さくなっている。これに伴い、半導体チップのフリップチップ接続面が基板に接触する現象（腹打ち現象）が問題となっている。特に薄型の半導体チップを用いた場合、半導体チップの撓みが大きくなる。このような問題に関連する先行技術として、特許文献１が開示されている。
【０００５】
特許文献２では、腹打ち現象が生ずる恐れがある部分に、支持体を形成している。具体的には、チップ内部（周辺ＩＯ部分より内側の領域）に支持体としてピラーを配置している。こうすることにより、上記のような問題を軽減することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−７８６８６号公報
【特許文献２】特開２００４−１０４１３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
また、ＬＳＩの設計変更により、フリップチップ実装以外の実装形式（以下、別形式）で設計された半導体チップをフリップチップ実装に利用する場合がある。このような場合、別形式で設計されていた半導体チップに対して、ピラーを設ける必要がある。すなわち、ピラーの使用が想定されていない半導体チップに対して、ピラーを設けるための設計変更が必要となる。しかしながら、配線レイアウトの問題から設計変更することできず、腹打ち現象を防止するためのピラーを設けることができないという課題がある。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体装置は、Ｉ／Ｏ領域と、前記Ｉ／Ｏ領域の内側に設けられた内部回路領域と、を備える半導体チップと、前記半導体チップがフリップチップ接続された基板と、前記内部回路領域において前記半導体チップと前記基板との間に配置され、前記半導体チップの最上層配線層に含まれる２本以上の配線上に形成されて、前記２本以上の配線を接続する導電性ピラーと、を備えるものである。上記の半導体装置では、導電性ピラーが２本以上の配線と接続されている。この構成により、フリップチップ型の半導体装置に対して、ピラーを確実に配置することができる。
【０００９】
本発明の一態様に係る半導体装置の製造方法は、半導体チップの最上層配線層を形成し、前記最上層配線層の上に開口部を有する保護膜を形成し、前記開口部を介して、前記最上層配線層に含まれる２本以上の配線を接続する導電性ピラーを前記半導体チップの内部回路領域に形成するものである。これにより、フリップチップ型の半導体装置に対して、ピラーを確実に配置することができる。
【発明の効果】
【００１０】
本発明に係る半導体装置、及びその製造方法によれば、ピラーを確実に配置することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１に係る半導体装置の構成を示す平面図である。
【図２】実施の形態１に係る半導体装置の構成を示す断面図である。
【図３】実施の形態１に係る半導体装置のピラー周辺の構成を示す平面図である。
【図４】実施の形態１に係る半導体装置のピラー周辺の構成を示す断面図である。
【図５】実施の形態１に係る半導体装置のピラー周辺の異なる構成を示す平面図である。
【図６】実施の形態２に係る半導体装置のピラー周辺の構成を示す平面図である。
【図７】実施の形態２に係る半導体装置のピラー周辺の構成を示す断面図である。
【図８】実施の形態３に係る半導体装置のピラー周辺の構成を示す平面図である。
【図９】実施の形態４に係る半導体装置のピラー周辺の構成を示す平面図である。
【図１０】実施の形態４に係る半導体装置のピラー周辺の構成を示す平面図である。
【図１１】半導体装置の製造工程を示す工程断面図である。
【発明を実施するための形態】
【００１２】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、実施の形態１に係る半導体装置の構成を示す断面図である。図１に示すように、本実施の形態に係る半導体装置３０は、フリップチップ型の半導体装置３０である。半導体装置３０は、半導体チップ１と、ピラー３と、ピラー４と、パッケージ基板６と、ケーシング７と、金属ボール８と、を備えている。ケーシング７はモールドでもよい。
【００１３】
パッケージ基板６の上には、半導体チップ１がフリップチップ実装されている。すなわち、半導体チップ１とパッケージ基板６とが対向配置されている。ここで、半導体チップ１のパッケージ基板６側の面をフリップチップ接続面５とする。また、パッケージ基板６には、ケーシング７が取り付けられている。そして、ケーシング７とパッケージ基板６とで形成される空間内に半導体チップ１が収納される。
【００１４】
半導体チップ１とパッケージ基板６の間には、ピラー３が設けられている。ピラー３は、半導体チップ１と、パッケージ基板６とを電気的に接続する。すなわち、ピラー３はパッケージ基板６に設けられた配線等と接続される。パッケージ基板６の半導体チップ１側と反対側の面には、金属ボール８が設けられている。金属ボール８は、例えば、はんだボールである。例えば、金属ボール８をアレイ状に配列することで、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）となる。パッケージ基板６には、ピラー３と金属ボール８とを接続する配線が設けられている。そして、金属ボール８を介して、他の配線基板等に実装される。半導体チップ１とパッケージ基板６との間には、ピラー４が設けられている。ピラー４を設けることで、半導体チップ１の腹打ちを防止することができる。このようにして、半導体パッケージである半導体装置３０が構成されている。なお、ピラー４は、パッケージ基板６と接続されている。
【００１５】
図２に、半導体チップ１のフリップチップ接続面５の構成を示す。図２に示すように、半導体チップ１には、Ｉ／Ｏ領域１０と、内部回路領域２０とが設けられている。内部回路領域２０は、半導体チップ１の主要部分となる内部回路等が形成されている。内部回路領域２０に形成された内部回路（図示せず）によって、半導体チップ１が所定の機能を奏する。内部回路領域２０の周りには、Ｉ／Ｏ領域１０が設けられている。すなわち、額縁状のＩ／Ｏ領域１０の内側に、矩形状の内部回路領域２０が配置されている。Ｉ／Ｏ領域１０には、Ｉ／Ｏバッファ回路（図示せず）等が設けられている。
【００１６】
Ｉ／Ｏ領域１０には、複数の入出力端子１１が設けられている。入出力端子１１は、電源や信号等を入出力するためのパッドであり、例えば、後述する最上層配線層で形成されている。内部回路領域２０への入力信号、及び内部回路領域２０からの出力信号は、入出力端子１１を介して、入出力される。さらに、電源電圧や接地電圧なども入出力端子１１を介して、内部回路領域２０に入力される。複数の入出力端子１１は、半導体チップ１の周縁に沿って配列されている。入出力端子１１上にピラー３が形成される。入出力端子１１は、ピラー３と接触して、導通している。
【００１７】
さらに、内部回路領域２０には、ピラー４が形成されている。ピラー４は、例えば、Ｃｕ（銅）等の導電性材料で形成された柱状の支持体である。なお、図２では、ピラー４が３×３のアレイ状に配列されている例を示しているが、ピラー４の数、及び配置については特に限定されるものでない。
【００１８】
次に、図３及び図４を用いて、ピラー４の接続構成に付いて説明する。図３は、フリップチップ接続面５におけるピラー４の近傍の構成を示す平面図である。図４は、図３のＩＶ−ＩＶ断面図である。図３、図４は、１つのピラー４の接続構成に付いて拡大して示している。なお、図４の断面図では、図１の構成と上下が反対となっている。従って、図４では、上側がパッケージ基板６側となっている。さらに、図４では、半導体チップ１の最上層配線層１２よりも下の構成を省略している。例えば、最上層配線層１２よりも下層の配線層や、層間絶縁膜や、トランジスタ等は省略されている。
【００１９】
半導体チップ１には、最上層配線層１２が形成されている。最上層配線層１２は、半導体チップ１に形成された複数の配線層のうち、最上層に形成される配線層である。従って、最上層配線層１２のパターンが、Ｉ／Ｏ領域１０において、入出力端子１１となる。最上層配線層１２は、アルミニウムなどの金属膜のパターンによって形成されている。最上層配線層１２は、接地配線１２ａと、電源配線１２ｂを有している。接地配線１２ａには、入出力端子１１から接地電圧が供給される。電源配線１２ｂには、入出力端子１１からの電源電圧が供給される。図３に示すように、接地配線１２ａと、電源配線１２ｂは、平行に配置され、同じ幅で形成されている。図３では、接地配線１２ａと、電源配線１２ｂは縦方向に沿って形成されている。そして、２本の接地配線１２ａの間に、１本の電源配線１２ｂが形成されている。接地配線１２ａ、及び電源配線１２ｂは、例えば、Ｉ／Ｏ領域１０において、ダイオード等の保護素子に接続されている。
【００２０】
ピラー４は、最上層配線層１２の上に配置されている。ピラー４は、最上層配線層１２の各配線よりも幅広に形成されている。ここでは、２本の接地配線１２ａと、１本の電源配線１２ｂとに亘って、ピラー４が形成されている。すなわち、ピラー４は、３本の配線を跨ぐように形成されている。また、ピラー４は、平面視において、レイアウト上は、正方形状になっている。ピラー４のより具体的なでき上がり形状は、角が丸まった正方形状となっている。
【００２１】
最上層配線層１２の上に、第一保護膜１４が形成されている。第一保護膜１４の上には、第二保護膜１５が形成されている。第一保護膜１４と第二保護膜１５は、絶縁材料によって形成されている。第二保護膜１５の上に、ピラー４が形成される。ピラー４の直下において、第一保護膜１４には、開口部１４ａが形成され、第二保護膜１５には、開口部１５ａが形成されている。第一保護膜１４は、電源配線１２ｂを覆っている。開口部１４ａは、接地配線１２ａに到達している。平面視において、開口部１４ａは、接地配線１２ａからはみ出すことなく形成されている。また、開口部１５ａは、第一保護膜１４の表面に到達している。ピラー４は、開口部１５ａよりも大きく形成され、開口部１５ａを覆っている。従って、開口部１４ａと開口部１５ａとが重複する箇所では、ピラー４が接地配線１２ａに到達している。ピラー４は、開口部１４ａと開口部１５ａとを介して、２本の接地配線１２ａと接続されている。２本の接地配線１２ａがピラー４を介して導通される。
【００２２】
２本の接地配線１２ａの間に、電源配線１２ｂが配置されている。２本の接地配線１２ａの上に、開口部１４ａが形成されている。さらに、それぞれの接地配線１２ａの上に、２つの開口部１４ａが形成されている。従って、図３では、第一保護膜１４に、４つの開口部１４ａが形成されている。開口部１５ａは、４つの開口部１４ａを覆うように形成されている。ピラー４は、４つの開口部１４ａと重複している。従って、４つの開口部１４ａを介して、２本の接地配線１２ａが、ピラー４と導通する。換言すると、２本の接地配線１２ａが、ピラー４を介して導通する。これにより、接地電圧を強化することができる。
【００２３】
例えば、ピラー４のサイズは３０〜５０μｍ□である。最上層配線層１２の配線幅は、３〜２０μｍであり、ピラー４のサイズよりも小さい。開口部１４ａのサイズは、１〜３μｍ□であり、最上層配線層１２の配線幅よりも小さい。開口部１４ａが、接地配線１２ａからはみ出すことなく形成されている。最上層配線層１２の配線幅は、通常の内部回路領域２０で使用される配線幅と同じである。従って、最上層配線層１２の各配線のピッチを変更することなく、ピラー４を配置することができる。さらに、本実施の形態では、ピラー４の直下に、複数の接地配線１２ａを通している。そして、開口部１４ａ上に配置されたピラー４を介して、複数の接地配線１２ａが接続されている。内部回路領域２０の中央における接地電圧を強化することができる。また、配線は通常、保護素子に接続されているため、改めて保護素子へ接続する必要は無い。
【００２４】
最上層配線層１２のデータ率は、概ね５０〜９０％である。なお、データ率とは、平面視において、半導体チップ１の全体に対して、最上層配線層１２が占める割合（面積割合）である。特に、データ率が５０％以上である場合、配線レイアウトを変更する余地が少ない。より具体的には、ピラー４を設けるために、配線幅を広げることが困難である。しかしながら、上記の構成によって、配線のレイアウトや配線幅を変更せずに、ピラー４を配置することができる。これにより、別形式で実装するために設計された半導体チップ１を、フリップチップ接続で実装することができる。この場合、最上層配線層１２の設計を変更せずに、腹打ち防止のためのピラー４を設けることができる。上記の構成では、導電性のピラー４が、最上層配線層１２と接続されている。従って、ピラー４と最上層配線層１２と接続しない場合に比べて、半導体チップ１と、ピラー４との密着強度を向上することができる。また、１本の接地配線１２ａに複数の開口部１４ａを形成することで、ピラー４の密着強度をより向上することができる。
【００２５】
上記の構成により、フリップチップ接続される半導体チップ１に対して、腹打ち現象防止のためのピラー４を確実に配置することができる。最上層配線層の配線レイアウトの変更等が不要、あるいは軽微なものであるため、ある程度設計が進んだ半導体チップについても、ピラー４を配置することができる。例えば、ワイヤボンディング接続の半導体装置のために設計されていた半導体チップを、フリップチップ接続の半導体装置に使用することができる。また、接地電圧を強化することができる。
【００２６】
なお、上記の説明では、各接地配線１２ａの配線幅を一定としたが、図５に示すように幅広部分を形成してもよい。図５では、接地配線１２ａの途中に、幅広な座１３を設けている。接地配線１２ａの座１３は、隣接する電源配線１２ｂと接触しないように形成されている。換言すると、接地配線１２ａの座１３以外の幅狭な部分における、接地配線１２ａと電源配線１２ｂの間の間隔よりも、座１３の幅が小さくなっている。そして、接地配線１２ａの座１３の上に、開口部１４ａが形成されている。開口部１４ａのサイズは、幅広な座１３よりも小さくなっている。このような構成にしたとしても、最上層配線層１２の配線レイアウト変更が軽微である。さらに、この構成では、開口部１４ａのサイズを座１３の幅まで、大きくすることができる。これにより、確実にピラー４を配置することができる。
【００２７】
また、上記の説明では、ピラー４によって、複数の接地配線１２ａを接続したが、ピラー４によって、複数の電源配線１２ｂを接続してもよい。もちろん、複数のピラー４の内、一部のピラー４で複数の接地配線１２ａを接続し、別のピラー４で複数の電源配線１２ｂを接続しても良い。これにより、ピラー４がそれぞれの電源ラインの配線として機能する。よって、電源配線１２ｂ、接地配線１２ａ等の電源電圧、接地電圧を強化することができる。もちろん、電源ラインが、複数ある場合、それぞれの電源ラインに対して、ピラー４を設けるようにしてもよい。これにより、同じ電位の電源ラインの複数の配線がピラー４を介して接続される。
【００２８】
実施の形態２．
本実施の形態では、平面視における、ピラーの形状が実施の形態１と異なっている。なお、半導体装置３０の基本的構成については、実施の形態１と同様であるため、説明を省略する。本実施の形態にかかる半導体装置のピラー形状について、図６、図７を用いて説明する。図６は、フリップチップ接続面５における、ピラー４周辺の構成を示す平面図である。図７は、図６のＶＩＩ−ＶＩＩ断面を模式的に示す図である。
【００２９】
図６に示すように、平面視において、ピラー４が長方形状になっている。すなわち、ピラー４が幅広に形成されている。もちろん、ピラー４は、角が丸まった長方形、すなわち、楕円状であってもよい。ピラー４の長手方向は、図６の横方向となっている。ピラー４の長手方向が最上層配線層１２の配線方向と直交しており、短手方向が配線方向と平行になっている。ピラー４が、４本の接地配線１２ａと、２本の電源配線１２ｂとに亘って形成されている。すなわち、ピラー４が最上層配線層１２中の６本の配線と重複するように形成されている。図６では、左から、接地配線１２ａ、電源配線１２ｂ、接地配線１２ａ、接地配線１２ａ、電源配線１２ｂ、接地配線１２ａの順番で配置されている。各配線の幅は、一定である。また、６本の配線は平行に形成されている。
【００３０】
４本の接地配線１２ａの直上では、第一保護膜１４に開口部１４ａが形成されている。図６では、１本の接地配線１２ａに対して、２つの開口部１４ａが設けられている。従って、図６では、８つの開口部１４ａが存在している。第二保護膜１５の開口部１５ａは、６本の配線と重複するように幅広に形成されている。そして、第２のピラー４は、開口部１５ａを覆うように幅広に形成されている。開口部１４ａ及び開口部１５ａを介して、接地配線１２ａとピラー４が接続される。従って、４本の接地配線１２ａがピラー４を介して接続されている。これにより、接地配線１２ａの接地電圧をより強化することができる。
【００３１】
ピラー４の長手方向を配線方向と直交させることで、より多くの接地配線１２ａと接続することができる。例えば、本実施形態では、ピラー４が４本の接地配線１２ａと重複して形成されている。このため、４本の接地配線１２ａがピラー４を介して接続される。これにより、接地配線１２ａの接地電圧をより強化することができる。特に、設計や製造の制約上、ピラー４の周囲長を長くできない場合に有効である。さらに、より多くの開口部１４ａを介して、接地配線１２ａとピラー４とが接続されるため、ピラー４と半導体チップ１との密着性を向上することができる。もちろん、ピラー４の長手方向と配線方向は厳密に直交していなくても良い。すなわち、ピラー４の長手方向と配線方向とが交差する方向であればよい。また、ピラー４と接続される接地配線１２ａの数は、特に限定されるものではない。
【００３２】
実施の形態３
本実施の形態にかかる半導体装置３０について、図８を用いて説明する。図８は、フリップチップ接続面５における、ピラー４周辺の構成を示す平面図である。なお、半導体装置１の基本的な構成は、実施の形態１と同様であるため説明を省略する。図８に示すように、最上層配線層１２の下には、下層配線層２２が設けられている。例えば、半導体チップ１の配線層数が７層である場合、最上層配線層１２は、７層目であり、下層配線層２２は、４層目である。また、下層配線層２２は、最上層配線層１２に対して直交する方向に配置されている。すなわち、下層配線層２２の各配線は、最上層配線層１２の各配線と、層間絶縁層を介して、交差する方向に形成されている。より具体的には、図８において、最上層配線層１２の各配線が縦方向に沿って設けられ、下層配線層２２の各配線が横方向に沿って設けられている。下層配線層２２の下層接地配線２２ａと下層電源配線２２ｂは平行に形成されている。
【００３３】
本実施の形態では、複数のピラー４が最上層配線層１２の配線と直交する方向に配列されている。図８では、４つのピラー４が横方向に配列されている。各ピラー４周辺の構成は、同様になっている。すなわち、実施の形態１と、同様に、ピラー４を介して、２本の接地配線１２ａと接続されている。
【００３４】
さらに、接地配線１２ａを介して、ピラー４と下層接地配線２２ａを接続する。ここでは、ピラー４の直下において、下層接地配線２２ａと接地配線１２ａとを接触させている。下層接地配線２２ａと下層電源配線２２ｂの交差部分に、層間絶縁膜のビアホール２３を形成する。通常、下層配線層２２の各配線は、最上層配線層１２の各配線に比べて、配線幅が狭く、高抵抗である。しかしながら、上記構成により、下層配線層２２の接地電圧を強化することができる。下層接地配線２２ａと下層電源配線２２ｂの交差部分に、層間絶縁膜のビアホール２３を形成している。こうすることで、配線レイアウトの設計変更が不要となる。もちろん、ピラー４の直下以外の箇所で、下層接地配線２２ａと接地配線１２ａとを接続しても良い。
なお、通常、接地配線１２ａと下層設置配線２２ａは電源網を構成するようにＬＳＩ内部のどこかで相互接続されている。この場合には、ピラー４と接地配線１２ａを接続するだけでも（上記のようにピラー４の直下で接地配線１２ａと下層接地配線２２ａをビアホール２３を介して接続しなくても）電源網を構成する接地配線の接地電圧を強化することができる。
【００３５】
実施の形態４．
本実施の形態では、１つの半導体チップ１に対して、異なる平面形状のピラー４が配置されている。すなわち、図２に示した複数のピラー４の少なくとも一つが他のピラーと異なる平面形状になっている。なお、半導体装置１の基本的な構成は、実施の形態１と同様であるため、説明を省略する。本実施の形態にかかる半導体装置について、図８、及び図９を用いて説明する。図９、図１０は、ある一つのピラー４の周辺の構成を示す平面図である。従って、図９と図１０では、別のピラー４の周辺の構成を示している。
【００３６】
本実施の形態では、異なる形状のピラー４が混在している。例えば、図８に示すピラー４は、実施の形態１と同様に正方形状となっている。一方、図９に示すピラー４は、実施の形態２と同様に長方形状になっている。すなわち、図９に示すピラー４は、幅広に形成されている。もちろん、各ピラー４は、角が丸まった平面形状となっていてもよい。
【００３７】
本実施の形態では、平面視において、２つのピラー４の周囲長及び面積が異なっている。こうすることで、ピラー４の高さを調整することができる。半導体チップ１の異なる箇所に配置される２つのピラー４の高さをほぼ同じにすることができる。ピラー４は、通常メッキによって形成されるため、断面積の取り方（給電のさせ方）によっては、半導体チップ１の外周と中央のピラー４とで、高さが異なることがある。すなわち、内部回路領域２０の中央に配置されるピラー４と、Ｉ／Ｏ領域１０の近傍に配置されるピラー４とを、同じ断面積にした場合、高さが異なってしまうことがある。しかしながら、半導体チップ１の箇所に応じて、周囲長、面積などを設定することで、複数のピラー４の高さを同じにすることができる。
【００３８】
このように、半導体チップ１の位置に応じて、複数のピラー４の周囲長、及び面積を変えることで、ピラー４の高さを調整することができる。これにより、半導体チップ１の様々な箇所にピラー４を形成したとしても、ピラー４の高さのバラツキを抑制することができる。例えば、半導体チップ１において、Ｉ／Ｏ領域１０の近傍や、内部回路領域２０の中央にそれぞれピラー４を配置することが可能になる。さらに、内部回路領域２０の中央近傍では、外部から電源が供給されるＩ／Ｏ領域１０から離れるため、接地電圧が弱くなる。このような場合でも、内部回路領域２０の中央にピラーを配置することができるため、接地配線１２ａの接地電圧をより強化することができる。
【００３９】
半導体装置の製造方法．
本実施の形態に係る半導体装置３０の製造方法について、図１１を用いて説明する。図１１は、半導体装置３０の製造方法を示す断面図である。なお、図１１では、最上層配線層１２からピラー４を形成する工程を示しているが、それ以外の工程については、従来と同様であるため、適宜説明を省略する。例えば、内部回路領域２０に設けられた内部回路や内部回路領域２０のＩ／Ｏバッファの各半導体素子、配線、層間絶縁膜等は、通常の製造方法によって、形成することができる。このため、これらの製造工程については、詳細な説明を省略する。
【００４０】
まず、図１１（ａ）に示すように、最上層配線層１２と第一保護膜１４とを形成する。例えば、アルミニウムやその他の金属膜を成膜する。そして、通常のフォトリソグラフィ工程により、金属膜をエッチングすることで、最上層配線層１２のパターンが形成される。最上層配線層１２の上から、第一保護膜１４を形成する。第一保護膜１４としては、例えば、無機絶縁膜等を用いることができる。第一保護膜１４をパターニングすることによって、開口部１４ａが形成される。次に、図１１（ｂ）に示すように、第二保護膜１５を形成する。すなわち、開口部１４ａを有する第一保護膜１４の上から、第二保護膜１５を形成する。そして、第二保護膜１５をパターニングすることによって、第二保護膜１５に開口部１５ａが形成される。なお、第二保護膜１５としては、例えば、ポリイミド等の有機絶縁膜を用いることができる。
【００４１】
その後、第二保護膜１５の上に、メッキ処理のためのシードメタル３１を形成する。シードメタル３１は、第二保護膜１５のほぼ全面に形成される。これにより、図１１（ｃ）に示すようになる。シードメタル３１の上から、レジスト３２を形成する。これにより、図１１（ｄ）に示すようになる。すなわち、感光性樹脂層を塗布、露光、現像することによって、レジスト３２のパターンが形成される。レジスト３２は、ピラー４に対応する箇所に、開口部３２ａが形成されている。
【００４２】
その後、メッキ処理を行うことで、図１１（ｅ）に示す構成となる。ここでは、Ｃｕ−ＳｎＡｇメッキを用いることができる。レジスト３２の開口部３２ａにおいて、シードメタル３１の上にはＣｕ層３３が形成され、Ｃｕ層３３の上にＳｎＡｇ層３４が形成される。メッキ処理後、レジスト３２を剥離すると、図１１（ｆ）に示す構成となる。そして、シードメタル３１をエッチングすると、図１１（ｇ）に示すようになる。ここでは、Ｃｕ層３３及びＳｎＡｇ層３４から露出した部分のシードメタル３１、すなわち、レジスト３２で覆われていた部分のシードメタル３１が除去される。このようにして、最上層配線層１２の配線に接触するピラー４が形成される。ピラー４は、例えば、数十μｍの高さで形成することができる。レジスト３２の開口部３２ａの形状に応じてピラー４の形状が定まる。よって、配線ライン強化のためのピラー４を精度よく形成することができる。
【００４３】
尚、本発明は上記実施の形態に限られるものではなく、趣旨を逸脱しない範囲で適宜変更することが可能なものである。また、実施の形態１〜４の２つ以上を適宜組み合わせることも可能である。
【符号の説明】
【００４４】
１ 半導体チップ
３ ピラー
４ ピラー
５ フリップチップ接続面
６ パッケージ基板
７ ケーシング
８ 金属ボール
１０ Ｉ／Ｏ領域
１１ 入出力端子
１２ 最上層配線層
１２ａ 接地配線
１２ｂ 電源配線
１４ 第一保護膜
１４ａ 開口部
１５ 第二保護膜
１５ａ 開口部
１６ シードメタル
２０ 内部回路領域
２２ 下層配線層
２２ａ 下層接地配線
２２ｂ 下層電源配線
２３ ビアホール
３０ 半導体装置
３１ シードメタル
３２ レジスト
３３ Ｃｕ層
３４ ＳｎＡｇ層
【特許請求の範囲】
【請求項１】
Ｉ／Ｏ領域と、前記Ｉ／Ｏ領域の内側に設けられた内部回路領域と、を備える半導体チップと、
前記半導体チップがフリップチップ接続された基板と、
前記内部回路領域において前記半導体チップと前記基板との間に配置され、前記半導体チップの最上層配線層に含まれる２本以上の配線上に形成されて、前記２本以上の配線を接続する導電性ピラーと、を備える半導体装置。
【請求項２】
前記最上層配線層の下層に配置され、前記最上層配線層に含まれる前記２本以上の配線と交差する方向に設けられた前記最上層配線層のいずれかと同電位の配線を含む下層配線層をさらに備え、
前記下層配線層の配線の方向に沿って、複数の前記導電性ピラーが配列されている請求項１に記載の半導体装置。
【請求項３】
複数の前記導電性ピラーの、少なくとも一つの導電性ピラーの平面形状が他の導電性ピラーと異なっており、
異なる平面形状の前記導電性ピラーが他の導電性ピラーと略同じ高さになっていることを特徴とする請求項１、又は２に記載の半導体装置。
【請求項４】
平面視において、前記導電性ピラーの長手方向が、前記２本以上の配線の方向と交差する方向と平行になっている請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記最上層配線層と前記導電性ピラーの間に形成された保護膜をさらに備え、
前記保護膜は、前記最上層配線層の配線の幅よりも小さい開口部を有し、
前記開口部を介して、前記最上層配線層と前記導電性ピラーとが接続されている請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記２本以上の配線が、電源配線又は接地配線であることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置
【請求項７】
基板にフリップチップ接続された半導体チップを有する半導体装置の製造方法であって、
前記半導体チップの最上層配線層を形成し、
前記最上層配線層に含まれる２本以上の配線を接続する導電性ピラーを前記半導体チップの内部回路領域に形成する半導体装置の製造方法。
【請求項８】
前記最上層配線層の下層には、前記最上層配線層の前記２本以上の配線と交差する方向の配線を有する下層配線層が設けられ、
前記下層配線層の配線の方向に沿って、複数の前記導電性ピラーが配列されている請求項７に記載の半導体装置の製造方法。
【請求項９】
前記導電性ピラーが複数形成され、
複数の前記導電性ピラーが略同じ高さとなるように、複数の前記導電性ピラーで前記周囲長及び面積が変更されている請求項７に記載の半導体装置の製造方法。
【請求項１０】
平面視において、前記導電性ピラーの長手方向が、前記２本以上の配線の方向と交差する方向と平行になっている請求項７乃至９のいずれか１項に記載の半導体装置の方法。
【請求項１１】
前記最上層配線層の上に、開口部を有する保護膜が形成され、
前記開口部を介して、前記２本以上の配線が前記導電性ピラーと接続されている請求項７乃至１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
Ｉ／Ｏ領域と、前記Ｉ／Ｏ領域の内側に設けられた内部回路領域と、を備える半導体チップと、
前記半導体チップがフリップチップ接続された基板と、
前記内部回路領域において前記半導体チップと前記基板との間に配置され、前記半導体チップの最上層配線層に含まれる２本以上の配線上に形成されて、前記２本以上の配線を接続する導電性ピラーと、を備える半導体装置。
【請求項２】
前記最上層配線層の下層に配置され、前記最上層配線層に含まれる前記２本以上の配線と交差する方向に設けられた前記最上層配線層のいずれかと同電位の配線を含む下層配線層をさらに備え、
前記下層配線層の配線の方向に沿って、複数の前記導電性ピラーが配列されている請求項１に記載の半導体装置。
【請求項３】
複数の前記導電性ピラーの、少なくとも一つの導電性ピラーの平面形状が他の導電性ピラーと異なっており、
異なる平面形状の前記導電性ピラーが他の導電性ピラーと略同じ高さになっていることを特徴とする請求項１、又は２に記載の半導体装置。
【請求項４】
平面視において、前記導電性ピラーの長手方向が、前記２本以上の配線の方向と交差する方向と平行になっている請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記最上層配線層と前記導電性ピラーの間に形成された保護膜をさらに備え、
前記保護膜は、前記最上層配線層の配線の幅よりも小さい開口部を有し、
前記開口部を介して、前記最上層配線層と前記導電性ピラーとが接続されている請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記２本以上の配線が、電源配線又は接地配線であることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置
【請求項７】
基板にフリップチップ接続された半導体チップを有する半導体装置の製造方法であって、
前記半導体チップの最上層配線層を形成し、
前記最上層配線層に含まれる２本以上の配線を接続する導電性ピラーを前記半導体チップの内部回路領域に形成する半導体装置の製造方法。
【請求項８】
前記最上層配線層の下層には、前記最上層配線層の前記２本以上の配線と交差する方向の配線を有する下層配線層が設けられ、
前記下層配線層の配線の方向に沿って、複数の前記導電性ピラーが配列されている請求項７に記載の半導体装置の製造方法。
【請求項９】
前記導電性ピラーが複数形成され、
複数の前記導電性ピラーが略同じ高さとなるように、複数の前記導電性ピラーで前記周囲長及び面積が変更されている請求項７に記載の半導体装置の製造方法。
【請求項１０】
平面視において、前記導電性ピラーの長手方向が、前記２本以上の配線の方向と交差する方向と平行になっている請求項７乃至９のいずれか１項に記載の半導体装置の方法。
【請求項１１】
前記最上層配線層の上に、開口部を有する保護膜が形成され、
前記開口部を介して、前記２本以上の配線が前記導電性ピラーと接続されている請求項７乃至１０のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−１８６３７４（Ｐ２０１２−１８６３７４Ａ）
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願番号】特願２０１１−４９２６２（Ｐ２０１１−４９２６２）
【出願日】平成２３年３月７日（２０１１．３．７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願日】平成２３年３月７日（２０１１．３．７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]