半導体装置
【課題】多層配線構造を有する半導体装置にダミーパタンを配線空隙に効率よく製造容易的に形成する。
【解決手段】多層配線構造の半導体装置において、狭い配線空隙（Ａｒｅａ＿Ｓ１）に、広い配線空隙（Ａｒｅａ＿Ｓ２）に形成されたダミーパタン（２２，２３）と異なる向きのダミーパタン（２１）が形成されている。
【解決手段】多層配線構造の半導体装置において、狭い配線空隙（Ａｒｅａ＿Ｓ１）に、広い配線空隙（Ａｒｅａ＿Ｓ２）に形成されたダミーパタン（２２，２３）と異なる向きのダミーパタン（２１）が形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に多層配線構造を有する半導体装置に関する。
【背景技術】
【０００２】
マイクロプロセッサやメモリ、あるいはシステムＬＳＩと呼ばれる大規模集積回路の高集積化に伴い、トランジスタのゲート長などの素子寸法や配線ピッチの微細化が進んでいる。ここで配線の微細化を実現するために、製造工程で、層間絶縁膜に配線用溝を形成し、その溝の中に銅配線を形成する、いわゆるダマシン配線と呼ばれる埋め込み配線構造が使用されている。一般的な埋め込み配線の形成方法は、層間絶縁膜に配線用の溝を形成し、この溝を埋め込むように銅膜などの金属膜を全面に形成し、配線用溝の外部に形成した金属膜を化学機械研磨（Chemical Mechanical Polishing;以下、ＣＭＰ）して除去することにより行う。
【０００３】
しかしながら、ＣＭＰの被研磨速度が銅膜と層間絶縁膜で大きく異なるため、配線密度が高い箇所ではエロージョンと呼ばれる配線膜厚の過剰研磨の現象が発生しやすい。一方、大きな配線幅の部位では、ディッシングと呼ばれる配線膜厚が薄膜化する現象が発生しやすい。これらのことから、配線密度や配線幅により、配線膜厚や層間絶縁膜の分布が不均一となり、平坦性が悪化し、配線パタンの形成不良や配線抵抗の増加、配線間寄生容量の増加を引き起こすという欠点があった。そこで、従来、配線空隙にダミーパタンを形成して配線密度の粗密差を小さくしている（例えば、特許文献１、２、３参照）。
【０００４】
また、近年、半導体装置の高速化、高集積化が急速に進んでいる。この場合、配線の高集積化による配線間容量の増大が半導体装置の高速化を妨げる主要な原因となりつつある。ダミーパタンを形成することにより、その隣接する配線に与える配線間容量だけでなく、上層配線あるいは下層配線に与える配線間容量も大きな問題となる。そこで、従来、上層配線あるいは下層配線と重なる領域を避けてダミーパタンを形成している（例えば、特許文献４参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭６０−１１９７４９号公報
【特許文献２】特開２００５−１５０３８９号公報
【特許文献３】米国特許第７２４１５５８号明細書
【特許文献４】特開平１０−２７７９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体装置のさらなる微細化に伴って配線密度の粗密差をさらに小さくする必要が生じている。これには配線間の狭小な空隙にもダミーパタンを挿入することが要求される。従来のダミーパタン形成技術では、配線空隙に四角形状や、Ｔ型形状、Ｈ型形状等のダミーパタンを形成しているが、配線間の狭小領域へダミーパタンを形成するには、ダミーパタンの形状を小さくする必要がある。この結果、従来のダミーパタン形成技術では、狭小領域に対してはデザインルールで決められる最小面積ルールと同等のダミーパタンが形成されてしまう。最小面積ルールと同等のダミーパタンは、製造工程においてパタン形成が困難なため、層間絶縁膜から剥がれてダストとなり、欠陥の発生要因となる。したがって、最小面積に違反するダミーパタンと同様に従来のダミーパタン形成技術で配線間の狭小な空隙にダミーパタンを形成することは困難である。そこで、このような多様な配線の形状や配線の延伸方向を問わず、ダミーパタンを効率よく形成し、配線密度の粗密差を低減すると同時に、デザインルール、とりわけ最小面積ルールに対して余裕度のあるダミーパタンを形成する技術が求められる。
【０００７】
一方、配線間容量を低減するために上層配線あるいは下層配線と重なる領域を避けてダミーパタンを形成すると配線密度の粗密差の低減が実現困難となる。上層配線あるいは下層配線と重なるようにダミーパタンを形成する場合には、半導体装置の高速化を達成するために、設計段階において上層配線あるいは下層配線に対する配線間容量の増加量の正確な見積もりと配線間容量の増加を極力低減する必要がある。
【０００８】
上記問題に鑑み、本発明は、多層配線構造を有する半導体装置に関して、ダミーパタンを配線空隙に効率よく製造容易的に形成することを課題とする。さらに、配線間容量の増加をできるだけ抑制するように、あるいは配線間容量の増加量の正確な見積もりができるようにダミーパタンを形成することを課題とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために本発明によって次のような手段を講じた。すなわち、複数の配線と複数の配線空隙に形成されたダミーパタンとを含む配線層を少なくとも一つ有する多層配線構造の半導体装置であって、当該配線層において、狭い配線空隙に、広い配線空隙に形成されたダミーパタンと異なる向きのダミーパタンが形成されているものとする。具体的には、狭い配線空隙に形成されたダミーパタンの向きが狭い配線空隙を構成する配線の延伸方向と等しい。
【００１０】
好ましくは、信号配線とそれに隣接するダミーパタンとの距離が電源配線とそれに隣接するダミーパタンとの距離よりも大きいものとする。具体的には、上記配線層において、信号配線によって構成される広い配線空隙に、狭い配線空隙に形成されたダミーパタンと同じ向きのダミーパタンが形成されている。
【００１１】
また、好ましくは、ダミーパタンは、上記配線層の直上または直下の配線層の配線非形成領域の平面視重畳する領域に形成されているものとする。具体的には、狭い配線空隙に形成されたダミーパタンの向きが上記配線層の直上または直下の優先配線方向と等しい。
【００１２】
また、好ましくは、狭い配線空隙に形成されたダミーパタンの中心線と他配線層に形成された配線の中心線との平面方向のずれが一定であるものとする。
【００１３】
また、好ましくは、狭い配線空隙に形成されたダミーパタンと電源配線とが接続されているものとする。具体的には、上記電源配線は、他配線層に形成されたものであり、狭い配線空隙に形成されたダミーパタンがヴィアを介して前記電源配線と接続されている。あるいは、上記電源配線は、狭い配線空隙を構成する配線であり、上記配線層において、狭い配線空隙に形成されたダミーパタンと電源配線とを接続する配線が形成されている。
【００１４】
また、好ましくは、狭い配線空隙に形成されたダミーパタンおよび広い配線空隙に形成されたダミーパタンが同じインスタンスの領域にあるものとする。具体的には、インスタンスは、ＳＲＡＭ（Static Random Access Memory）ブロック、ＲＯＭ（Read Only Memory）ブロック、アナログ回路ブロックなどである。
【発明の効果】
【００１５】
本発明によると、多層配線構造を有する半導体装置に関して、最小面積ルールに対して十分な余裕度を保ちながらダミーパタンを配線空隙に効率よく形成することができる。さらに、配線間容量の増大を抑制し、あるいは配線間容量の増加量を正確に見積もることができる半導体装置を実現することができる。
【図面の簡単な説明】
【００１６】
【図１】第１の実施形態に係る半導体装置の一配線層の部分平面図である。
【図２】第１の実施形態に係るダミーパタン配置のフローチャートである。
【図３】第１の実施形態に係る半導体装置の一配線層の部分平面図である。
【図４】第２の実施形態に係る半導体装置の一配線層の部分平面図である。
【図５】第２の実施形態に係るダミーパタン配置のフローチャートである。
【図６】第３の実施形態に係る半導体装置の部分断面図である。
【図７】第３の実施形態に係る半導体装置の一配線層の部分平面図である。
【図８】第４の実施形態に係る半導体装置の部分断面図である。
【図９】第５の実施形態に係る半導体装置の一配線層の部分平面図である。
【図１０】第５の実施形態の変形例に係る半導体装置の一配線層の部分平面図である。
【発明を実施するための形態】
【００１７】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の一配線層の部分平面図である。当該配線層Ｍｘにはアクティブな配線１１，１２，１３，１４が形成されている。これら配線は銅配線、アルミ配線などである。配線１１と配線１２との間隔はＳ１であり、配線１２と配線１３との間隔および配線１３と配線１４との間隔はＳ２（ただし、Ｓ１＜Ｓ２）である。間隔Ｓ１およびＳ２でそれぞれ定義される配線空隙Ａｒｅａ＿Ｓ１およびＡｒｅａ＿Ｓ２はダミーパタン形成可能領域である。方向Ｘは配線層Ｍｘの優先配線方向であり、方向Ｙは非優先配線方向である。配線層毎に縦方向または横方向のいずれかの方向に優先的に配線するルールが定められており、優先的に配線する方向が優先配線方向である。非優先配線方向とは優先配線方向に直交する方向のことである。
【００１８】
一般に、アクティブな配線の空隙には面積率向上のためにダミーパタンが挿入される。配線およびダミーパタンはＰ＆Ｒ（Place and Route）ツールを用いて自動的に配置することができる。Ｐ＆Ｒツールは、ユーザーが定義したダミーパタンの幅Ｗ１、最小長さＬ＿Ｍｉｎ、最大長さＬ＿Ｍａｘ、ダミーパタン同士の間隔Ｓ＿ＤＵＭ、ダミーパタンとアクティブな配線との間隔Ｓ＿ＳＩＧに応じて、ダミーパタン形成可能領域に優先配線方向のダミーパタンを配置する。なお、ダミーパタンの幅とは直線形状の場合のダミーパタンの短辺、長さとは長辺のことである。最小長さＬ＿Ｍｉｎは半導体プロセスによって規定される最小面積ルールを十分満足する値を採用する。これは、最小面積ルール近傍のメタルパタンは製造しにくく、平坦化目的のダミーパタン形成による製造リスクを最小化させるためである。
【００１９】
仮に最小面積ルールがＬ＿Ｍｉｎ＊Ｗ１未満だとした場合、Ｓ１＜（Ｓ＿ＳＩＧ＊２＋Ｌ＿Ｍｉｎ）≦Ｓ２のときは配線空隙Ａｒｅａ＿Ｓ２には優先配線方向のダミーパタンを形成することができるが、配線空隙Ａｒｅａ＿Ｓ１にはそのようなダミーパタンを形成することができない。このため、配線空隙Ａｒｅａ＿Ｓ１が連続的に存在すると、配線空隙Ａｒｅａ＿Ｓ１と配線空隙Ａｒｅａ＿Ｓ２とで面積率差が発生し、平坦化に悪影響を及ぼす。一方、平坦化のためにＰ＆Ｒツールを用いて配線空隙Ａｒｅａ＿Ｓ１の面積率を上げようとした場合、長さがＬ＿Ｍｉｎよりも短いダミーパタンが配線空隙Ａｒｅａ＿Ｓ１に形成されることとなる。そのようなダミーパタンは最小面積ルールに近いため、製造不良を起こす可能性が高くなる。製造不良が起きた場合、ダミーパタン近傍のアクティブな配線の形成不良やアクティブな配線間に付着するダストとなる。場合によっては、アクティブな配線間のショートを引き起こし、歩留まり低下を引き起こすおそれがある。
【００２０】
そこで、比較的狭い配線空隙Ａｒｅａ＿Ｓ１には非優先配線方向のダミーパタン２１を形成する。配線空隙Ａｒｅａ＿Ｓ１の非優先配線方向には十分な領域が存在するため、幅Ｗ１、長さＬ＿Ｍａｘのダミーパタン２１を形成することができる。一方、比較的広い配線空隙Ａｒｅａ＿Ｓ２には通常通りに優先配線方向のダミーパタン２２，２３を形成する。これにより、十分な配線面積を持ちながら面積率調整が可能となり、製造不良リスクを抑えながら、レイアウト中の空領域にダミーパタンを挿入することが可能となる。
【００２１】
図２は、本実施形態に係るダミーパタン配置のフローを示す。まず、ダミーパタン配置前のオリジナルレイアウトから配線層Ｍｘのアクティブな配線の優先配線方向の間隔を求める（Ｓ１１）。そして、抽出された間隔で定義されるダミーパタン形成可能領域において優先配線方向に最小長さＬ＿Ｍｉｎおよび間隔Ｓ＿ＳＩＧでダミーパタンが配置できるか否かを判定する（Ｓ１２）。配置できると判定されたならば（Ｓ１２のＹＥＳ）、優先配線方向のダミーパタンを配置し（Ｓ１３）、配置できないと判定されたならば（Ｓ１２のＮＯ）、非優先配線方向のダミーパタンを配置する（Ｓ１４）。そして、配置されたダミーパタンを配線層Ｍｘのダミーパタンとしてまとめ（Ｓ１５）、オリジナルレイアウトと合成する（Ｓ１６）。以上の処理は各配線層について繰り返し行う、または全配線層について同時に行うことができる。
【００２２】
上記フローにより、アクティブな配線間に存在する大小のダミーパタン形成可能領域にプロセスで規定される最小面積ルールを十分満足するダミーパタンを配置したレイアウトデータを得ることができる。したがって、このレイアウトデータに従って半導体装置を製造することで平坦化と最小面積に係るプロセス的な不良リスクの低減を両立することができる。
【００２３】
図３は、図１よりも大きな縮尺の部分平面図である。配線１１〜１４およびダミーパタン２１，２２はインスタンス１００の領域に形成されている。インスタンス１００は、例えば、スタンダードセル、ＳＲＡＭやＲＯＭなどのメモリセル、アナログ回路ブロックなどである。インスタンス１００はライブラリに登録しておき、Ｐ＆Ｒツールで設計を行う際にライブラリ情報として利用される。インスタンス１００の領域外の設計領域にはＰ＆Ｒツールによって優先配線方向に配置された配線１５およびダミーパタン２４が形成されている。
【００２４】
インスタンス１００の領域における配線空隙はＰ＆Ｒツールの設計領域としても利用できるため、あらかじめインスタンス１００にダミーパタンを挿入しておくことは望ましくない。また、インスタンス１００の領域にはより小面積化を図るために優先配線方向および非優先配線方向のパタンが混在している。そのため、インスタンス１００の領域には狭い配線空隙が多く含まれると考えられる。一方、Ｐ＆Ｒツールの設計領域では優先配線方向の配線が支配的となるため、狭い配線空隙はあまり多くないと考えられる。これらから、平坦化に悪影響を与える面積率差は主にインスタンス１００の領域で発生しやすいと考えられる。したがって、非優先配線方向のダミーパタンはインスタンス１００の領域における狭い配線空隙Ａｒｅａ＿Ｓ１に形成し、Ｐ＆Ｒツールの設計領域において狭い配線空隙Ａｒｅａ＿Ｓ１には形成しないことで、最小面積ルールに近いダミーパタンの増加を抑制するとともに配線間容量の増大を抑制することができる。また、多層配線構造では優先配線方向が直交するように配線層が積層されることが一般的であるため、インスタンス１００の領域外ではなるべく非優先配線方向のダミーパタンを形成しないようにすることで、配線層間の配線間容量の増大を抑制することができる。
【００２５】
（第２の実施形態）
図４は、第２の実施形態に係る半導体装置の一配線層の部分平面図である。以下、第１の実施形態と異なる点についてのみ説明する。
【００２６】
配線１１〜１３は電源配線であり、配線１４はクロック信号やデータ信号などを伝達する信号配線である。ダミーパタンが信号配線に近接していると配線間容量が大きくなり、信号伝達速度の低下や消費電力の増大を引き起こす。そこで、ダミーパタンはできるだけ信号配線から離すことが望ましい。具体的には、ダミーパタンを信号配線から間隔Ｓ＿ＳＩＧ２（ただし、Ｓ＿ＳＩＧ２＞Ｓ＿ＳＩＧ）以上離す。この結果、配線１３と配線１４との間のダミーパタン形成可能領域には非優先配線方向のダミーパタン２５が形成されている。なお、配線１１も信号配線である場合には、配線１１と配線１２との間の配線空隙Ａｒｅａ＿Ｓ１におけるダミーパタン２１の数を減らすなどして配線１１とダミーパタン２１とを間隔Ｓ＿ＳＩＧ２以上離すようにする。
【００２７】
図５は、本実施形態に係るダミーパタン配置のフローを示す。まず、ダミーパタン配置前のオリジナルレイアウトから配線層Ｍｘのアクティブな配線の優先配線方向の間隔Ｓを求めるとともにアクティブな配線の用途を抽出する（Ｓ１１Ａ）。そして、アクティブな配線の用途に応じてダミーパタンとの間隔を決定する（Ｓ１７）。この間隔は、信号配線の場合には大きく、電源配線の場合には小さくなる。ステップＳ１２以降の処理は上述したとおりである。
【００２８】
以上、本実施形態によると、信号伝達に悪影響を与える配線間容量の増加を抑制しつつ平坦化と最小面積に係るプロセス的な不良リスクの低減を両立することができる。
【００２９】
（第３の実施形態）
図６は、第３の実施形態に係る半導体装置の部分断面図であり、図１の半導体装置における配線１１，１２を含む部分のＩ−Ｉ線の断面図である。以下、第１の実施形態と異なる点についてのみ説明する。
【００３０】
配線層Ｍｘの直上および直下には配線層Ｍｘの非優先配線方向に延伸する複数の配線１０１が形成された配線層Ｍｘ＋１および配線層Ｍｘ−１がある。これら上下の配線層において、配線層Ｍｘに形成されたダミーパタン２１と平面視重複する領域１０２は配線が形成されない配線非形成領域となっている。すなわち、上下の配線層において、ダミーパタン２１と平面視重畳する領域にはアクティブな配線を形成しないようにする。あるいは、上下の配線層において配線が形成されている領域と平面視重畳する領域にはダミーパタン２１を形成しないようにする。これにより、配線層Ｍｘに配線層Ｍｘ＋１および配線層Ｍｘ−１の優先配線方向のダミーパタン２１を形成することによる配線層間の配線間容量の増大を抑制することができる。
【００３１】
なお、配線非形成領域１０２は平面視でダミーパタン２１よりも広い必要はなく、ダミーパタン２１と同等あるいはそれよりも狭くてもよい。また、配線非形成領域１０２はダミーパタン２１を平面方向に一定量拡大することで容易に確保することができる。
【００３２】
図７は、本実施形態に係る半導体装置の一配線層の部分平面図である。当該配線層Ｍｘの直上あるいは直下の配線層に形成された配線１０１の一部はインスタンス１００の領域を跨いでいる。配線１０１と配線１５とはヴィア３０で接続されている。一般に、インスタンス１００の領域を跨ぐ配線１０１は長配線となることが多い。ダミーパタン２１も比較的長く形成される。したがって、これらの配線間容量を低減するために、上述したように配線１０１とダミーパタン２１とが平面視重畳しないようにする。これにより、配線１０１に付加される配線間容量が減り、タイミング収束性が向上する。
【００３３】
一方、いずれの配線層でもインスタンス１００の領域外の設計領域では配線が混み合うことが多い。それにもかかわらず配線非形成領域を確保すると配線が困難となり、チップ面積の増大を引き起こすおそれがある。設計領域では優先配線方向の配線が支配的となるため、配線空隙Ａｒｅａ＿Ｓ１に非優先配線方向のダミーパタンを形成したとしてもその長さはあまり長くはならない。このため、設計領域における非優先配線方向のダミーパタンと重なるように上下配線層にアクティブな配線を形成しても特に問題はない。よって、設計領域に配線非形成領域を確保するか否かは、配線の混雑状況やタイミング収束性等を勘案して決めればよい。なお、優先配線方向のダミーパタンとの重なりについては特に考慮しなくてもよい。
【００３４】
以上、本実施形態によると、配線層間の配線間容量の増加を抑制しつつ平坦化と最小面積に係るプロセス的な不良リスクの低減を両立することができる。
【００３５】
（第４の実施形態）
図８は、、第４の実施形態に係る半導体装置の部分断面図であり、図１の半導体装置における配線１１，１２を含む部分のＩ−Ｉ線の断面図である。以下、第１の実施形態と異なる点についてのみ説明する。
【００３６】
配線層Ｍｘの直上および直下には配線層Ｍｘの非優先配線方向に延伸する複数の配線１０１が形成された配線層Ｍｘ＋１および配線層Ｍｘ−１がある。これら上下の配線層において、配線層Ｍｘに形成されたダミーパタン２１と平面視重複するように配線１０１が形成されている。より詳細には、ダミーパタン２１および配線１０１は互いに中心線（図中破線）が重なるように形成されている。やむを得ずダミーパタン２１と配線１０１とを重ねて形成する場合、何の制約もなくこれらを重ねると配線間容量が不均一となり、配線間容量の増加量の見積もりが困難となる。場合によってはバッファの挿入や駆動能力の高いスタンダードセルの使用が必要となり、チップ面積の増大を引き起こしてしまう。そこで、互いの中心線が重なるようにダミーパタン２１と配線１０１とを重ねて形成して配線層間の配線間容量の増加量を一定にする。
【００３７】
以上、本実施形態によると、配線間容量の増加を正確に見積もることができ、タイミング収束対策を講じやすくなる。また、ダミーパタン２１の中心線と配線１０１の中心線とを一致させることで、配線間容量算出の高速化、精度向上も可能となる。これは、ダミーパタン２１と配線１０１との位置関係が一定となるため、縮退化して配線間容量算出が可能となるからである。
【００３８】
なお、ダミーパタン２１の中心線と配線１０１の中心線とは必ずしも一致する必要はなく、一定のずれ（例えば、デザインルールで決まる最小配線幅の１／２等）であれば、配線層間の配線間容量の増加量を一定にすることができる。これら中心線のずれを一定にするには、ダミーパタン２１の位置を配線１０１に合わせて動かすか、配線１０１の位置をダミーパタン２１に合わせて動かせばよい。あるいは、両者を動かしてもよい。レイアウト箇所に応じて行いやすい方法を採用すればよい。ダミーパタン２１および配線１０１を動かしても中心線のずれを一定にすることができない場合には、ダミーパタン２１を面積率に悪影響を及ぼさない範囲で削除してもよい。
【００３９】
また、設計領域における非優先配線方向のダミーパタンの長さはあまり長くないため、そのようなダミーパタンとその上下配線層のアクティブな配線との中心線のずれは一定でなくても特に問題はない。よって、設計領域においてダミーパタンとその上下配線層のアクティブな配線との中心線のずれを一定にするか否かは、配線の混雑状況やタイミング収束性等を勘案して決めればよい。
【００４０】
（第５の実施形態）
図９は、第５の実施形態に係る半導体装置の一配線層の部分平面図である。以下、第１の実施形態と異なる点についてのみ説明する。
【００４１】
配線１２はグランド電位または電源電位の電源配線である。配線１２とダミーパタン２１とは配線２６によって接続されている。すなわち、ダミーパタン２１の電位はグランド電位に固定されている。ダミーパタン２１は他のダミーパタン２２，２３とは異なり、その向きが他配線層のアクティブな配線１０１の延伸方向と一致するため、配線１０１と重なる面積が他のダミーパタン２２，２３の場合よりも大きい。したがって、ダミーパタン２１によって配線１０１に付加される配線間容量は比較的大きいため、その配線間容量を高精度に見積もる必要がある。ここで、ダミーパタン２１がいずれの電源配線にも接続されていなければ電位不定となり配線間容量の見積もりが困難となるため、ダミーパタン２１を電源配線１２に接続して電位を所定値に固定する。図１０に示したように、ダミーパタン２１をヴィア３０を介して他配線層の配線１０３に接続して他配線層の電源配線に接続するようにしてもよい。
【００４２】
以上、本実施形態によると、ダミーパタン２１による配線間容量の増加量を正確に見積もることができ、タイミング収束対策を講じやすくなる。
【００４３】
なお、各実施形態において、ダミーパタン２１の向きと配線１１，１２の延伸方向は一致していなくてもよい。例えば、４５度方向に配線が延伸する斜め配線構造であってもよく、また、Ｐ＆Ｒツールを用いずにダミーパタンを配線に対して４５度の角度で配置してもよい。また、ダミーパタンの形状は四角形状に限られず、例えば、Ｔ型形状、Ｈ型形状等でもよい。
【産業上の利用可能性】
【００４４】
本発明に係る半導体装置は、配線空隙の面積率が高く平坦性に優れているため、高度な微細化が必要な半導体装置として有用である。
【符号の説明】
【００４５】
１１ 配線
１２ 配線（電源配線）
１３ 配線
１４ 配線（信号配線）
１５ 配線
２１ ダミーパタン（狭い配線空隙に形成されたダミーパタン）
２２ ダミーパタン（広い配線空隙に形成されたダミーパタン）
２３ ダミーパタン（広い配線空隙に形成されたダミーパタン）
２４ ダミーパタン（広い配線空隙に形成されたダミーパタン）
２５ ダミーパタン（狭い配線空隙に形成されたダミーパタンと同じ向きのダミーパタン）
２６ 配線（ダミーパタンと電源配線とを接続する配線）
３０ ヴィア
１００ インスタンス
１０１ 配線（他配線層に形成された配線）
１０２ 配線非形成領域
Ａｒｅａ＿Ｓ１ 配線空隙（狭い配線空隙）
Ａｒｅａ＿Ｓ２ 配線空隙（広い配線空隙）
Ｍｘ 配線層
Ｍｘ＋１ 配線層（直上の他配線層）
Ｍｘ−１ 配線層（直下の他配線層）
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に多層配線構造を有する半導体装置に関する。
【背景技術】
【０００２】
マイクロプロセッサやメモリ、あるいはシステムＬＳＩと呼ばれる大規模集積回路の高集積化に伴い、トランジスタのゲート長などの素子寸法や配線ピッチの微細化が進んでいる。ここで配線の微細化を実現するために、製造工程で、層間絶縁膜に配線用溝を形成し、その溝の中に銅配線を形成する、いわゆるダマシン配線と呼ばれる埋め込み配線構造が使用されている。一般的な埋め込み配線の形成方法は、層間絶縁膜に配線用の溝を形成し、この溝を埋め込むように銅膜などの金属膜を全面に形成し、配線用溝の外部に形成した金属膜を化学機械研磨（Chemical Mechanical Polishing;以下、ＣＭＰ）して除去することにより行う。
【０００３】
しかしながら、ＣＭＰの被研磨速度が銅膜と層間絶縁膜で大きく異なるため、配線密度が高い箇所ではエロージョンと呼ばれる配線膜厚の過剰研磨の現象が発生しやすい。一方、大きな配線幅の部位では、ディッシングと呼ばれる配線膜厚が薄膜化する現象が発生しやすい。これらのことから、配線密度や配線幅により、配線膜厚や層間絶縁膜の分布が不均一となり、平坦性が悪化し、配線パタンの形成不良や配線抵抗の増加、配線間寄生容量の増加を引き起こすという欠点があった。そこで、従来、配線空隙にダミーパタンを形成して配線密度の粗密差を小さくしている（例えば、特許文献１、２、３参照）。
【０００４】
また、近年、半導体装置の高速化、高集積化が急速に進んでいる。この場合、配線の高集積化による配線間容量の増大が半導体装置の高速化を妨げる主要な原因となりつつある。ダミーパタンを形成することにより、その隣接する配線に与える配線間容量だけでなく、上層配線あるいは下層配線に与える配線間容量も大きな問題となる。そこで、従来、上層配線あるいは下層配線と重なる領域を避けてダミーパタンを形成している（例えば、特許文献４参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭６０−１１９７４９号公報
【特許文献２】特開２００５−１５０３８９号公報
【特許文献３】米国特許第７２４１５５８号明細書
【特許文献４】特開平１０−２７７９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体装置のさらなる微細化に伴って配線密度の粗密差をさらに小さくする必要が生じている。これには配線間の狭小な空隙にもダミーパタンを挿入することが要求される。従来のダミーパタン形成技術では、配線空隙に四角形状や、Ｔ型形状、Ｈ型形状等のダミーパタンを形成しているが、配線間の狭小領域へダミーパタンを形成するには、ダミーパタンの形状を小さくする必要がある。この結果、従来のダミーパタン形成技術では、狭小領域に対してはデザインルールで決められる最小面積ルールと同等のダミーパタンが形成されてしまう。最小面積ルールと同等のダミーパタンは、製造工程においてパタン形成が困難なため、層間絶縁膜から剥がれてダストとなり、欠陥の発生要因となる。したがって、最小面積に違反するダミーパタンと同様に従来のダミーパタン形成技術で配線間の狭小な空隙にダミーパタンを形成することは困難である。そこで、このような多様な配線の形状や配線の延伸方向を問わず、ダミーパタンを効率よく形成し、配線密度の粗密差を低減すると同時に、デザインルール、とりわけ最小面積ルールに対して余裕度のあるダミーパタンを形成する技術が求められる。
【０００７】
一方、配線間容量を低減するために上層配線あるいは下層配線と重なる領域を避けてダミーパタンを形成すると配線密度の粗密差の低減が実現困難となる。上層配線あるいは下層配線と重なるようにダミーパタンを形成する場合には、半導体装置の高速化を達成するために、設計段階において上層配線あるいは下層配線に対する配線間容量の増加量の正確な見積もりと配線間容量の増加を極力低減する必要がある。
【０００８】
上記問題に鑑み、本発明は、多層配線構造を有する半導体装置に関して、ダミーパタンを配線空隙に効率よく製造容易的に形成することを課題とする。さらに、配線間容量の増加をできるだけ抑制するように、あるいは配線間容量の増加量の正確な見積もりができるようにダミーパタンを形成することを課題とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために本発明によって次のような手段を講じた。すなわち、複数の配線と複数の配線空隙に形成されたダミーパタンとを含む配線層を少なくとも一つ有する多層配線構造の半導体装置であって、当該配線層において、狭い配線空隙に、広い配線空隙に形成されたダミーパタンと異なる向きのダミーパタンが形成されているものとする。具体的には、狭い配線空隙に形成されたダミーパタンの向きが狭い配線空隙を構成する配線の延伸方向と等しい。
【００１０】
好ましくは、信号配線とそれに隣接するダミーパタンとの距離が電源配線とそれに隣接するダミーパタンとの距離よりも大きいものとする。具体的には、上記配線層において、信号配線によって構成される広い配線空隙に、狭い配線空隙に形成されたダミーパタンと同じ向きのダミーパタンが形成されている。
【００１１】
また、好ましくは、ダミーパタンは、上記配線層の直上または直下の配線層の配線非形成領域の平面視重畳する領域に形成されているものとする。具体的には、狭い配線空隙に形成されたダミーパタンの向きが上記配線層の直上または直下の優先配線方向と等しい。
【００１２】
また、好ましくは、狭い配線空隙に形成されたダミーパタンの中心線と他配線層に形成された配線の中心線との平面方向のずれが一定であるものとする。
【００１３】
また、好ましくは、狭い配線空隙に形成されたダミーパタンと電源配線とが接続されているものとする。具体的には、上記電源配線は、他配線層に形成されたものであり、狭い配線空隙に形成されたダミーパタンがヴィアを介して前記電源配線と接続されている。あるいは、上記電源配線は、狭い配線空隙を構成する配線であり、上記配線層において、狭い配線空隙に形成されたダミーパタンと電源配線とを接続する配線が形成されている。
【００１４】
また、好ましくは、狭い配線空隙に形成されたダミーパタンおよび広い配線空隙に形成されたダミーパタンが同じインスタンスの領域にあるものとする。具体的には、インスタンスは、ＳＲＡＭ（Static Random Access Memory）ブロック、ＲＯＭ（Read Only Memory）ブロック、アナログ回路ブロックなどである。
【発明の効果】
【００１５】
本発明によると、多層配線構造を有する半導体装置に関して、最小面積ルールに対して十分な余裕度を保ちながらダミーパタンを配線空隙に効率よく形成することができる。さらに、配線間容量の増大を抑制し、あるいは配線間容量の増加量を正確に見積もることができる半導体装置を実現することができる。
【図面の簡単な説明】
【００１６】
【図１】第１の実施形態に係る半導体装置の一配線層の部分平面図である。
【図２】第１の実施形態に係るダミーパタン配置のフローチャートである。
【図３】第１の実施形態に係る半導体装置の一配線層の部分平面図である。
【図４】第２の実施形態に係る半導体装置の一配線層の部分平面図である。
【図５】第２の実施形態に係るダミーパタン配置のフローチャートである。
【図６】第３の実施形態に係る半導体装置の部分断面図である。
【図７】第３の実施形態に係る半導体装置の一配線層の部分平面図である。
【図８】第４の実施形態に係る半導体装置の部分断面図である。
【図９】第５の実施形態に係る半導体装置の一配線層の部分平面図である。
【図１０】第５の実施形態の変形例に係る半導体装置の一配線層の部分平面図である。
【発明を実施するための形態】
【００１７】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の一配線層の部分平面図である。当該配線層Ｍｘにはアクティブな配線１１，１２，１３，１４が形成されている。これら配線は銅配線、アルミ配線などである。配線１１と配線１２との間隔はＳ１であり、配線１２と配線１３との間隔および配線１３と配線１４との間隔はＳ２（ただし、Ｓ１＜Ｓ２）である。間隔Ｓ１およびＳ２でそれぞれ定義される配線空隙Ａｒｅａ＿Ｓ１およびＡｒｅａ＿Ｓ２はダミーパタン形成可能領域である。方向Ｘは配線層Ｍｘの優先配線方向であり、方向Ｙは非優先配線方向である。配線層毎に縦方向または横方向のいずれかの方向に優先的に配線するルールが定められており、優先的に配線する方向が優先配線方向である。非優先配線方向とは優先配線方向に直交する方向のことである。
【００１８】
一般に、アクティブな配線の空隙には面積率向上のためにダミーパタンが挿入される。配線およびダミーパタンはＰ＆Ｒ（Place and Route）ツールを用いて自動的に配置することができる。Ｐ＆Ｒツールは、ユーザーが定義したダミーパタンの幅Ｗ１、最小長さＬ＿Ｍｉｎ、最大長さＬ＿Ｍａｘ、ダミーパタン同士の間隔Ｓ＿ＤＵＭ、ダミーパタンとアクティブな配線との間隔Ｓ＿ＳＩＧに応じて、ダミーパタン形成可能領域に優先配線方向のダミーパタンを配置する。なお、ダミーパタンの幅とは直線形状の場合のダミーパタンの短辺、長さとは長辺のことである。最小長さＬ＿Ｍｉｎは半導体プロセスによって規定される最小面積ルールを十分満足する値を採用する。これは、最小面積ルール近傍のメタルパタンは製造しにくく、平坦化目的のダミーパタン形成による製造リスクを最小化させるためである。
【００１９】
仮に最小面積ルールがＬ＿Ｍｉｎ＊Ｗ１未満だとした場合、Ｓ１＜（Ｓ＿ＳＩＧ＊２＋Ｌ＿Ｍｉｎ）≦Ｓ２のときは配線空隙Ａｒｅａ＿Ｓ２には優先配線方向のダミーパタンを形成することができるが、配線空隙Ａｒｅａ＿Ｓ１にはそのようなダミーパタンを形成することができない。このため、配線空隙Ａｒｅａ＿Ｓ１が連続的に存在すると、配線空隙Ａｒｅａ＿Ｓ１と配線空隙Ａｒｅａ＿Ｓ２とで面積率差が発生し、平坦化に悪影響を及ぼす。一方、平坦化のためにＰ＆Ｒツールを用いて配線空隙Ａｒｅａ＿Ｓ１の面積率を上げようとした場合、長さがＬ＿Ｍｉｎよりも短いダミーパタンが配線空隙Ａｒｅａ＿Ｓ１に形成されることとなる。そのようなダミーパタンは最小面積ルールに近いため、製造不良を起こす可能性が高くなる。製造不良が起きた場合、ダミーパタン近傍のアクティブな配線の形成不良やアクティブな配線間に付着するダストとなる。場合によっては、アクティブな配線間のショートを引き起こし、歩留まり低下を引き起こすおそれがある。
【００２０】
そこで、比較的狭い配線空隙Ａｒｅａ＿Ｓ１には非優先配線方向のダミーパタン２１を形成する。配線空隙Ａｒｅａ＿Ｓ１の非優先配線方向には十分な領域が存在するため、幅Ｗ１、長さＬ＿Ｍａｘのダミーパタン２１を形成することができる。一方、比較的広い配線空隙Ａｒｅａ＿Ｓ２には通常通りに優先配線方向のダミーパタン２２，２３を形成する。これにより、十分な配線面積を持ちながら面積率調整が可能となり、製造不良リスクを抑えながら、レイアウト中の空領域にダミーパタンを挿入することが可能となる。
【００２１】
図２は、本実施形態に係るダミーパタン配置のフローを示す。まず、ダミーパタン配置前のオリジナルレイアウトから配線層Ｍｘのアクティブな配線の優先配線方向の間隔を求める（Ｓ１１）。そして、抽出された間隔で定義されるダミーパタン形成可能領域において優先配線方向に最小長さＬ＿Ｍｉｎおよび間隔Ｓ＿ＳＩＧでダミーパタンが配置できるか否かを判定する（Ｓ１２）。配置できると判定されたならば（Ｓ１２のＹＥＳ）、優先配線方向のダミーパタンを配置し（Ｓ１３）、配置できないと判定されたならば（Ｓ１２のＮＯ）、非優先配線方向のダミーパタンを配置する（Ｓ１４）。そして、配置されたダミーパタンを配線層Ｍｘのダミーパタンとしてまとめ（Ｓ１５）、オリジナルレイアウトと合成する（Ｓ１６）。以上の処理は各配線層について繰り返し行う、または全配線層について同時に行うことができる。
【００２２】
上記フローにより、アクティブな配線間に存在する大小のダミーパタン形成可能領域にプロセスで規定される最小面積ルールを十分満足するダミーパタンを配置したレイアウトデータを得ることができる。したがって、このレイアウトデータに従って半導体装置を製造することで平坦化と最小面積に係るプロセス的な不良リスクの低減を両立することができる。
【００２３】
図３は、図１よりも大きな縮尺の部分平面図である。配線１１〜１４およびダミーパタン２１，２２はインスタンス１００の領域に形成されている。インスタンス１００は、例えば、スタンダードセル、ＳＲＡＭやＲＯＭなどのメモリセル、アナログ回路ブロックなどである。インスタンス１００はライブラリに登録しておき、Ｐ＆Ｒツールで設計を行う際にライブラリ情報として利用される。インスタンス１００の領域外の設計領域にはＰ＆Ｒツールによって優先配線方向に配置された配線１５およびダミーパタン２４が形成されている。
【００２４】
インスタンス１００の領域における配線空隙はＰ＆Ｒツールの設計領域としても利用できるため、あらかじめインスタンス１００にダミーパタンを挿入しておくことは望ましくない。また、インスタンス１００の領域にはより小面積化を図るために優先配線方向および非優先配線方向のパタンが混在している。そのため、インスタンス１００の領域には狭い配線空隙が多く含まれると考えられる。一方、Ｐ＆Ｒツールの設計領域では優先配線方向の配線が支配的となるため、狭い配線空隙はあまり多くないと考えられる。これらから、平坦化に悪影響を与える面積率差は主にインスタンス１００の領域で発生しやすいと考えられる。したがって、非優先配線方向のダミーパタンはインスタンス１００の領域における狭い配線空隙Ａｒｅａ＿Ｓ１に形成し、Ｐ＆Ｒツールの設計領域において狭い配線空隙Ａｒｅａ＿Ｓ１には形成しないことで、最小面積ルールに近いダミーパタンの増加を抑制するとともに配線間容量の増大を抑制することができる。また、多層配線構造では優先配線方向が直交するように配線層が積層されることが一般的であるため、インスタンス１００の領域外ではなるべく非優先配線方向のダミーパタンを形成しないようにすることで、配線層間の配線間容量の増大を抑制することができる。
【００２５】
（第２の実施形態）
図４は、第２の実施形態に係る半導体装置の一配線層の部分平面図である。以下、第１の実施形態と異なる点についてのみ説明する。
【００２６】
配線１１〜１３は電源配線であり、配線１４はクロック信号やデータ信号などを伝達する信号配線である。ダミーパタンが信号配線に近接していると配線間容量が大きくなり、信号伝達速度の低下や消費電力の増大を引き起こす。そこで、ダミーパタンはできるだけ信号配線から離すことが望ましい。具体的には、ダミーパタンを信号配線から間隔Ｓ＿ＳＩＧ２（ただし、Ｓ＿ＳＩＧ２＞Ｓ＿ＳＩＧ）以上離す。この結果、配線１３と配線１４との間のダミーパタン形成可能領域には非優先配線方向のダミーパタン２５が形成されている。なお、配線１１も信号配線である場合には、配線１１と配線１２との間の配線空隙Ａｒｅａ＿Ｓ１におけるダミーパタン２１の数を減らすなどして配線１１とダミーパタン２１とを間隔Ｓ＿ＳＩＧ２以上離すようにする。
【００２７】
図５は、本実施形態に係るダミーパタン配置のフローを示す。まず、ダミーパタン配置前のオリジナルレイアウトから配線層Ｍｘのアクティブな配線の優先配線方向の間隔Ｓを求めるとともにアクティブな配線の用途を抽出する（Ｓ１１Ａ）。そして、アクティブな配線の用途に応じてダミーパタンとの間隔を決定する（Ｓ１７）。この間隔は、信号配線の場合には大きく、電源配線の場合には小さくなる。ステップＳ１２以降の処理は上述したとおりである。
【００２８】
以上、本実施形態によると、信号伝達に悪影響を与える配線間容量の増加を抑制しつつ平坦化と最小面積に係るプロセス的な不良リスクの低減を両立することができる。
【００２９】
（第３の実施形態）
図６は、第３の実施形態に係る半導体装置の部分断面図であり、図１の半導体装置における配線１１，１２を含む部分のＩ−Ｉ線の断面図である。以下、第１の実施形態と異なる点についてのみ説明する。
【００３０】
配線層Ｍｘの直上および直下には配線層Ｍｘの非優先配線方向に延伸する複数の配線１０１が形成された配線層Ｍｘ＋１および配線層Ｍｘ−１がある。これら上下の配線層において、配線層Ｍｘに形成されたダミーパタン２１と平面視重複する領域１０２は配線が形成されない配線非形成領域となっている。すなわち、上下の配線層において、ダミーパタン２１と平面視重畳する領域にはアクティブな配線を形成しないようにする。あるいは、上下の配線層において配線が形成されている領域と平面視重畳する領域にはダミーパタン２１を形成しないようにする。これにより、配線層Ｍｘに配線層Ｍｘ＋１および配線層Ｍｘ−１の優先配線方向のダミーパタン２１を形成することによる配線層間の配線間容量の増大を抑制することができる。
【００３１】
なお、配線非形成領域１０２は平面視でダミーパタン２１よりも広い必要はなく、ダミーパタン２１と同等あるいはそれよりも狭くてもよい。また、配線非形成領域１０２はダミーパタン２１を平面方向に一定量拡大することで容易に確保することができる。
【００３２】
図７は、本実施形態に係る半導体装置の一配線層の部分平面図である。当該配線層Ｍｘの直上あるいは直下の配線層に形成された配線１０１の一部はインスタンス１００の領域を跨いでいる。配線１０１と配線１５とはヴィア３０で接続されている。一般に、インスタンス１００の領域を跨ぐ配線１０１は長配線となることが多い。ダミーパタン２１も比較的長く形成される。したがって、これらの配線間容量を低減するために、上述したように配線１０１とダミーパタン２１とが平面視重畳しないようにする。これにより、配線１０１に付加される配線間容量が減り、タイミング収束性が向上する。
【００３３】
一方、いずれの配線層でもインスタンス１００の領域外の設計領域では配線が混み合うことが多い。それにもかかわらず配線非形成領域を確保すると配線が困難となり、チップ面積の増大を引き起こすおそれがある。設計領域では優先配線方向の配線が支配的となるため、配線空隙Ａｒｅａ＿Ｓ１に非優先配線方向のダミーパタンを形成したとしてもその長さはあまり長くはならない。このため、設計領域における非優先配線方向のダミーパタンと重なるように上下配線層にアクティブな配線を形成しても特に問題はない。よって、設計領域に配線非形成領域を確保するか否かは、配線の混雑状況やタイミング収束性等を勘案して決めればよい。なお、優先配線方向のダミーパタンとの重なりについては特に考慮しなくてもよい。
【００３４】
以上、本実施形態によると、配線層間の配線間容量の増加を抑制しつつ平坦化と最小面積に係るプロセス的な不良リスクの低減を両立することができる。
【００３５】
（第４の実施形態）
図８は、、第４の実施形態に係る半導体装置の部分断面図であり、図１の半導体装置における配線１１，１２を含む部分のＩ−Ｉ線の断面図である。以下、第１の実施形態と異なる点についてのみ説明する。
【００３６】
配線層Ｍｘの直上および直下には配線層Ｍｘの非優先配線方向に延伸する複数の配線１０１が形成された配線層Ｍｘ＋１および配線層Ｍｘ−１がある。これら上下の配線層において、配線層Ｍｘに形成されたダミーパタン２１と平面視重複するように配線１０１が形成されている。より詳細には、ダミーパタン２１および配線１０１は互いに中心線（図中破線）が重なるように形成されている。やむを得ずダミーパタン２１と配線１０１とを重ねて形成する場合、何の制約もなくこれらを重ねると配線間容量が不均一となり、配線間容量の増加量の見積もりが困難となる。場合によってはバッファの挿入や駆動能力の高いスタンダードセルの使用が必要となり、チップ面積の増大を引き起こしてしまう。そこで、互いの中心線が重なるようにダミーパタン２１と配線１０１とを重ねて形成して配線層間の配線間容量の増加量を一定にする。
【００３７】
以上、本実施形態によると、配線間容量の増加を正確に見積もることができ、タイミング収束対策を講じやすくなる。また、ダミーパタン２１の中心線と配線１０１の中心線とを一致させることで、配線間容量算出の高速化、精度向上も可能となる。これは、ダミーパタン２１と配線１０１との位置関係が一定となるため、縮退化して配線間容量算出が可能となるからである。
【００３８】
なお、ダミーパタン２１の中心線と配線１０１の中心線とは必ずしも一致する必要はなく、一定のずれ（例えば、デザインルールで決まる最小配線幅の１／２等）であれば、配線層間の配線間容量の増加量を一定にすることができる。これら中心線のずれを一定にするには、ダミーパタン２１の位置を配線１０１に合わせて動かすか、配線１０１の位置をダミーパタン２１に合わせて動かせばよい。あるいは、両者を動かしてもよい。レイアウト箇所に応じて行いやすい方法を採用すればよい。ダミーパタン２１および配線１０１を動かしても中心線のずれを一定にすることができない場合には、ダミーパタン２１を面積率に悪影響を及ぼさない範囲で削除してもよい。
【００３９】
また、設計領域における非優先配線方向のダミーパタンの長さはあまり長くないため、そのようなダミーパタンとその上下配線層のアクティブな配線との中心線のずれは一定でなくても特に問題はない。よって、設計領域においてダミーパタンとその上下配線層のアクティブな配線との中心線のずれを一定にするか否かは、配線の混雑状況やタイミング収束性等を勘案して決めればよい。
【００４０】
（第５の実施形態）
図９は、第５の実施形態に係る半導体装置の一配線層の部分平面図である。以下、第１の実施形態と異なる点についてのみ説明する。
【００４１】
配線１２はグランド電位または電源電位の電源配線である。配線１２とダミーパタン２１とは配線２６によって接続されている。すなわち、ダミーパタン２１の電位はグランド電位に固定されている。ダミーパタン２１は他のダミーパタン２２，２３とは異なり、その向きが他配線層のアクティブな配線１０１の延伸方向と一致するため、配線１０１と重なる面積が他のダミーパタン２２，２３の場合よりも大きい。したがって、ダミーパタン２１によって配線１０１に付加される配線間容量は比較的大きいため、その配線間容量を高精度に見積もる必要がある。ここで、ダミーパタン２１がいずれの電源配線にも接続されていなければ電位不定となり配線間容量の見積もりが困難となるため、ダミーパタン２１を電源配線１２に接続して電位を所定値に固定する。図１０に示したように、ダミーパタン２１をヴィア３０を介して他配線層の配線１０３に接続して他配線層の電源配線に接続するようにしてもよい。
【００４２】
以上、本実施形態によると、ダミーパタン２１による配線間容量の増加量を正確に見積もることができ、タイミング収束対策を講じやすくなる。
【００４３】
なお、各実施形態において、ダミーパタン２１の向きと配線１１，１２の延伸方向は一致していなくてもよい。例えば、４５度方向に配線が延伸する斜め配線構造であってもよく、また、Ｐ＆Ｒツールを用いずにダミーパタンを配線に対して４５度の角度で配置してもよい。また、ダミーパタンの形状は四角形状に限られず、例えば、Ｔ型形状、Ｈ型形状等でもよい。
【産業上の利用可能性】
【００４４】
本発明に係る半導体装置は、配線空隙の面積率が高く平坦性に優れているため、高度な微細化が必要な半導体装置として有用である。
【符号の説明】
【００４５】
１１ 配線
１２ 配線（電源配線）
１３ 配線
１４ 配線（信号配線）
１５ 配線
２１ ダミーパタン（狭い配線空隙に形成されたダミーパタン）
２２ ダミーパタン（広い配線空隙に形成されたダミーパタン）
２３ ダミーパタン（広い配線空隙に形成されたダミーパタン）
２４ ダミーパタン（広い配線空隙に形成されたダミーパタン）
２５ ダミーパタン（狭い配線空隙に形成されたダミーパタンと同じ向きのダミーパタン）
２６ 配線（ダミーパタンと電源配線とを接続する配線）
３０ ヴィア
１００ インスタンス
１０１ 配線（他配線層に形成された配線）
１０２ 配線非形成領域
Ａｒｅａ＿Ｓ１ 配線空隙（狭い配線空隙）
Ａｒｅａ＿Ｓ２ 配線空隙（広い配線空隙）
Ｍｘ 配線層
Ｍｘ＋１ 配線層（直上の他配線層）
Ｍｘ−１ 配線層（直下の他配線層）
【特許請求の範囲】
【請求項１】
複数の配線と複数の配線空隙に形成されたダミーパタンとを含む配線層を少なくとも一つ有する多層配線構造の半導体装置であって、
前記配線層において、狭い配線空隙に、広い配線空隙に形成されたダミーパタンと異なる向きのダミーパタンが形成されている
ことを特徴とする半導体装置。
【請求項２】
請求項１の半導体装置において、
前記狭い配線空隙に形成されたダミーパタンの向きが前記狭い配線空隙を構成する配線の延伸方向と等しい
ことを特徴とする半導体装置。
【請求項３】
請求項１の半導体装置において、
信号配線とそれに隣接するダミーパタンとの距離が電源配線とそれに隣接するダミーパタンとの距離よりも大きい
ことを特徴とする半導体装置。
【請求項４】
請求項３の半導体装置において、
前記配線層において、信号配線によって構成される広い配線空隙に、前記狭い配線空隙に形成されたダミーパタンと同じ向きのダミーパタンが形成されている
ことを特徴とする半導体装置。
【請求項５】
請求項１の半導体装置において、
前記ダミーパタンは、前記配線層の直上または直下の配線層の配線非形成領域の平面視重畳する領域に形成されている
ことを特徴とする半導体装置。
【請求項６】
請求項５の半導体装置において、
前記狭い配線空隙に形成されたダミーパタンの向きが前記配線層の直上または直下の他配線層の優先配線方向と等しい
ことを特徴とする半導体装置。
【請求項７】
請求項６の半導体装置において、
前記狭い配線空隙に形成されたダミーパタンの中心線と前記他配線層に形成された配線の中心線との平面方向のずれが一定である
ことを特徴とする半導体装置。
【請求項８】
請求項１の半導体装置において、
前記狭い配線空隙に形成されたダミーパタンと電源配線とが接続されている
ことを特徴とする半導体装置。
【請求項９】
請求項８の半導体装置において、
前記電源配線は、他配線層に形成されたものであり、
前記狭い配線空隙に形成されたダミーパタンがヴィアを介して前記電源配線と接続されている
ことを特徴とする半導体装置。
【請求項１０】
請求項８の半導体装置において、
前記電源配線は、前記狭い配線空隙を構成する配線であり、
前記配線層において、前記狭い配線空隙に形成されたダミーパタンと前記電源配線とを接続する配線が形成されている
ことを特徴とする半導体装置。
【請求項１１】
請求項１の半導体装置において、
前記狭い配線空隙に形成されたダミーパタンおよび前記広い配線空隙に形成されたダミーパタンが同じインスタンスの領域にある
ことを特徴とする半導体装置。
【請求項１２】
請求項１１の半導体装置において、
前記インスタンスは、ＳＲＡＭ（Static Random Access Memory）ブロックである
ことを特徴とする半導体装置。
【請求項１３】
請求項１１の半導体装置において、
前記インスタンスは、ＲＯＭ（Read Only Memory）ブロックである
ことを特徴とする半導体装置。
【請求項１４】
請求項１１の半導体装置において、
前記インスタンスは、アナログ回路ブロックである
ことを特徴とする半導体装置。
【請求項１】
複数の配線と複数の配線空隙に形成されたダミーパタンとを含む配線層を少なくとも一つ有する多層配線構造の半導体装置であって、
前記配線層において、狭い配線空隙に、広い配線空隙に形成されたダミーパタンと異なる向きのダミーパタンが形成されている
ことを特徴とする半導体装置。
【請求項２】
請求項１の半導体装置において、
前記狭い配線空隙に形成されたダミーパタンの向きが前記狭い配線空隙を構成する配線の延伸方向と等しい
ことを特徴とする半導体装置。
【請求項３】
請求項１の半導体装置において、
信号配線とそれに隣接するダミーパタンとの距離が電源配線とそれに隣接するダミーパタンとの距離よりも大きい
ことを特徴とする半導体装置。
【請求項４】
請求項３の半導体装置において、
前記配線層において、信号配線によって構成される広い配線空隙に、前記狭い配線空隙に形成されたダミーパタンと同じ向きのダミーパタンが形成されている
ことを特徴とする半導体装置。
【請求項５】
請求項１の半導体装置において、
前記ダミーパタンは、前記配線層の直上または直下の配線層の配線非形成領域の平面視重畳する領域に形成されている
ことを特徴とする半導体装置。
【請求項６】
請求項５の半導体装置において、
前記狭い配線空隙に形成されたダミーパタンの向きが前記配線層の直上または直下の他配線層の優先配線方向と等しい
ことを特徴とする半導体装置。
【請求項７】
請求項６の半導体装置において、
前記狭い配線空隙に形成されたダミーパタンの中心線と前記他配線層に形成された配線の中心線との平面方向のずれが一定である
ことを特徴とする半導体装置。
【請求項８】
請求項１の半導体装置において、
前記狭い配線空隙に形成されたダミーパタンと電源配線とが接続されている
ことを特徴とする半導体装置。
【請求項９】
請求項８の半導体装置において、
前記電源配線は、他配線層に形成されたものであり、
前記狭い配線空隙に形成されたダミーパタンがヴィアを介して前記電源配線と接続されている
ことを特徴とする半導体装置。
【請求項１０】
請求項８の半導体装置において、
前記電源配線は、前記狭い配線空隙を構成する配線であり、
前記配線層において、前記狭い配線空隙に形成されたダミーパタンと前記電源配線とを接続する配線が形成されている
ことを特徴とする半導体装置。
【請求項１１】
請求項１の半導体装置において、
前記狭い配線空隙に形成されたダミーパタンおよび前記広い配線空隙に形成されたダミーパタンが同じインスタンスの領域にある
ことを特徴とする半導体装置。
【請求項１２】
請求項１１の半導体装置において、
前記インスタンスは、ＳＲＡＭ（Static Random Access Memory）ブロックである
ことを特徴とする半導体装置。
【請求項１３】
請求項１１の半導体装置において、
前記インスタンスは、ＲＯＭ（Read Only Memory）ブロックである
ことを特徴とする半導体装置。
【請求項１４】
請求項１１の半導体装置において、
前記インスタンスは、アナログ回路ブロックである
ことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−２１２６９７（Ｐ２０１２−２１２６９７Ａ）
【公開日】平成２４年１１月１日（２０１２．１１．１）
【国際特許分類】
【出願番号】特願２００９−１９２３５８（Ｐ２００９−１９２３５８）
【出願日】平成２１年８月２１日（２００９．８．２１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年１１月１日（２０１２．１１．１）
【国際特許分類】
【出願日】平成２１年８月２１日（２００９．８．２１）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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