【課題】ＳＥＴＵＰ時間とＨＯＬＤ時間のどちらも満足させるタイミングの調整が可能な技術を提供する。
【解決手段】半導体集積回路の配置配線レイアウトを決定した後に、所定の信号線を伝搬するデータのタイミング情報に基づいて、タイミング違反を有する違反データの遅延情報を抽出する。その抽出された遅延情報に基づいて、タイミング違反を解消するための追加すべき容量値を算出する。また、違反データを伝搬する配線のレイアウト配置情報に基づいて、違反データを伝搬する配線の近傍の電源容量セルを検出する。また、算出された容量値に基づいて、検出された電源容量セルを、電源容量セルとレイアウト外形・電源／ＧＮＤ配線配置位置が同じ調整容量セルに置き換える。そして、置き換えた調整用容量セルのゲートと違反データを伝搬する配線とを接続して再配線を実行する。 （もっと読む）

【課題】集積電子構成要素を含む半導体発光装置を提供する。
【解決手段】シリコンダイオード、抵抗体１６２、コンデンサ１６４、及び誘導子のような１つ又はそれよりも多くの回路要素が、半導体発光装置の半導体構造１１０と装置を外部構造に接続するのに使用される接続層との間に配置される。半導体構造に対するｎ接点１１４は、複数のバイアにわたって分散され、これは、１つ又はそれよりも多くの誘電体層によってｐ接点１１２から隔離されている。回路要素は、接点−誘電体層−接続層のスタックに形成される。 （もっと読む）

【課題】容量素子が占有する回路面積の増大を抑制する。
【解決手段】不揮発性半導体記憶装置は、メモリセル領域、第１電極、及び第２電極を有する。メモリセル領域は、基板上に形成され、複数のメモリセルが積層される。第１電極は、基板上に複数の導電層が積層されて、容量素子の一方の電極として機能する。第２電極は、基板上に複数の導電層が積層されて、第１電極と基板に水平な方向において分離され、容量素子の他方の電極として機能する。 （もっと読む）

【課題】容量素子を有する半導体装置の性能を向上させる。
【解決手段】ＭＩＳＦＥＴ形成領域Ａ１の配線Ｍ１Ａと配線Ｍ２Ａとの間に位置する層間絶縁膜ＩＬ２Ａと、キャパシタ形成領域Ｂ１の導電膜Ｍ１Ｂと導電膜Ｍ２Ｂとの間に位置する層間絶縁膜ＩＬ２Ｂについて、層間絶縁膜ＩＬ２Ｂを、層間絶縁膜ＩＬ２Ａより誘電率の大きい膜[ε（ＩＬ２Ａ）＜ε（ＩＬ２Ｂ）]とする。また、導電膜Ｍ１Ｂと導電膜Ｍ２Ｂとは、層間絶縁膜ＩＬ２Ｂを介して対向し、導電膜Ｍ１Ｂには第１電位が印加され、導電膜Ｍ２Ｂには第１電位とは異なる第２電位が印加される。このように、縦方向に容量（Ｃｖ）を形成することで、耐圧劣化の問題を回避し、容量を構成する導電膜Ｍ１ＢとＭ２Ｂ間に高誘電率の絶縁膜を用いることで、容量を大きくする。 （もっと読む）

【課題】ガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路を備える半導体装置を提供する。
【解決手段】基板１０と、基板上に配置され、ガン発振である高周波負性抵抗発振の発振周波数において負性抵抗を生ずる能動素子１４０と、基板上に配置され、能動素子のドレイン端子電極と出力端子との間に接続され、負性抵抗の絶対値に等しい抵抗値を有する抵抗Ｒと、抵抗Ｒに並列に接続され、高周波負性抵抗発振の発振周波数に同調するインダクタンスＬとキャパシタンスＣからなるタンク回路とからなる安定化回路１２０とを備え、安定化回路１２０は、発振周波数に、インダクタンスＬとキャパシタンスＣからなる共振周波数を同調することによって、発振周波数において、抵抗Ｒによって負性抵抗をキャンセルする半導体装置。 （もっと読む）

【課題】半導体基板上においてキャパシタが占める面積の増大を抑えつつ、キャパシタ全体の容量を増やすことを可能とした半導体装置を提供する。
【解決手段】Ｐ型のシリコン基板１と、シリコン基板１に設けられたＮ−領域１１と、Ｎ−領域１１上に設けられた第１の誘電体膜１５と、第１の誘電体膜１５上に設けられた第１の電極１７と、第１の電極１７の上面に設けられた第２の誘電体膜１９と、第１の電極１７の側面に設けられた第３の誘電体膜２１と、Ｐ型のシリコン基板１のうちのＮ−領域１１に隣接する隣接領域５上に設けられた第４の誘電体膜２３と、第２の誘電体膜１９と第３の誘電体膜２１及び第４の誘電体膜２３を覆うようにシリコン基板１の上方に設けられた第２の電極２４と、を有する。 （もっと読む）

【課題】多くの電極あるいは電極の組合せのいずれにも簡単に接近できる改良された膜キャパシタ構造の提供。
【解決手段】多層膜キャパシタ構造が、モノリシック基板上の下部電極層、下部電極上に敷かれている膜電極及び誘電体材料の対からなる中間層、及び中間層対の上に敷かれている膜電極及び膜誘電体の対からなる上部層を有する。この構造は、デバイスの全周縁にわたって、それぞれの電極層がその上の層の周縁の外側まで側方に広がる、
メサ形状を有することが望ましい。電極をいかなる組合せでも接続でき、いかなる所望の回路接続もできるように、各電極層はその突き出している縁にビアを通して接続できる上部表面を有する。望ましければ、単層キャパシタ構造をフィルタに最適化し得るように、誘電体材料に異なる周波数特性をもたせることができる。 （もっと読む）

【課題】小型化が可能な電磁波干渉フィルタを提供すること。
【解決手段】実施形態に係る電磁波干渉フィルタ１０は、半導体基板１１の表面上に形成された抵抗Ｒ、およびこの抵抗Ｒの両端にそれぞれ電気的に接続された一対のキャパシタＣ、をそれぞれ具備する複数の電磁波干渉フィルタ回路１２と、これらの電磁波干渉フィルタ回路１２間の半導体基板１１に埋め込み形成された素子分離層１３と、を具備する。 （もっと読む）

【課題】実際の強誘電体メモリセルについて疲労特性を直接に測定する試験方法を含む半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、基板上に形成された強誘電体キャパシタの疲労特性の面内分布を取得する第１の工程と、前記面内分布に基づいて、半導体装置を製造する第２の工程と、を含み、前記第２の工程は、前記半導体装置が形成される基板上に複数の強誘電体キャパシタを形成し、前記第１の工程で取得された疲労特性の面内分布から、前記半導体装置が形成される基板上の特定領域を指定し、前記特定領域に形成された前記強誘電体キャパシタについて疲労特性を測定し、前記特定領域の強誘電体キャパシタについて測定した前記疲労特性に基づき、前記特定領域の強誘電体キャパシタについて良否判定を行い、前記良否判定の結果が良であれば、前記複数の強誘電体キャパシタの全てについて良と判定する。 （もっと読む）

【課題】容量値及びその変化量が大きく且つＱ値の高い可変容量素子を備える半導体装置及びその製造方法を実現する。
【解決手段】半導体装置は、可変容量素子を備え、当該可変容量素子は、半導体基板１１上に形成された下部電極１３と、下部電極１３上に形成された容量絶縁膜１４と、容量絶縁膜１４上に形成された上部電極１５とを備える。上部電極１５は、容量絶縁膜１４上に位置する低濃度不純物層１５ａと、低濃度不純物層１５ａ上に位置し且つ低濃度不純物層１５ａよりも不純物濃度が高い高濃度不純物層１５ｂとを有する。 （もっと読む）

【課題】堆積界面のない誘電体膜を有するＭＩＭキャパシタとその製造方法、並びにそのようなＭＩＭキャパシタを備えた半導体装置を提供する。
【解決手段】ＭＩＭキャパシタは、半導体基板と、該半導体基板の上方に形成された下部電極１６と、該下部電極の上に形成された誘電体膜１８と、該誘電体膜の上に該下部電極と重なるように形成された上部電極２０と、を備える。そして、該下部電極の上面と側面は、該下部電極の中央部分の厚さよりも大きい曲率半径を持つ第１曲面で、角部が形成されないように接続され、該下部電極は、該下部電極の側面に該下部電極の中央部分の厚さよりも大きい曲率半径を持つ第２曲面を形成することにより、該下部電極の外周に向かうほど薄く形成されている。 （もっと読む）

【課題】 回路の小型化と消費電力の低減が可能な可変容量装置を提供する。
【解決手段】 容量検出回路３１は、可変容量素子２の駆動容量Ｃ1のキャパシタンス値に応じた検出信号Ｓxと、基準となる基準信号Ｓyとを出力する。駆動電圧制御回路２１は、検出信号Ｓxと基準信号Ｓyとを比較し、この比較結果に応じて駆動電圧Ｖcontを制御し、駆動容量Ｃ1を増加または減少させる。駆動容量Ｃ1の一端側には駆動電圧Ｖcontが印加され、他端側には容量検出回路３１の検出用電流回路３３から検出用電流Ｉcontが周期的に入力される。このため、駆動容量Ｃ1が検出用電流回路３３に接続されると、駆動容量Ｃ1のキャパシタンス値と検出用電流Ｉcontの大きさとに応じて、駆動容量Ｃ1の他端側の電圧が上昇し、この電圧に応じた検出信号Ｓxが出力される。 （もっと読む）

【課題】縦構造キャパシタの剥離を防止し、チップサイズの増加を抑制した半導体装置を提供する。
【解決手段】半導体装置には、第１の回路の機能素子として使用される第１の縦構造キャパシタと、第２の回路の機能素子として使用され、第１の縦構造キャパシタよりも容量値の大きい第２の縦構造キャパシタと、が含まれている。半導体装置では、第１の縦構造キャパシタを、第２の縦構造キャパシタに隣接、又は、包含させるようにレイアウトする。 （もっと読む）

【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、半導体構造を提供することを目的とする。
【解決手段】下部誘電層（１５１）へ接合された基板（１０３）、および、下部電極（１２１）を通じて前記下部誘電層（１５１）と接合される垂直方向半導体装置（１１１）を含む半導体構造であって、前記垂直方向半導体装置（１１１）は、ｎ^＋−ｐ−ｎ^＋層（１２４）を有する隔離構造（１３５）を含む。 （もっと読む）

【課題】 生産性に優れる温度補償型の静電容量素子を提供する。
【解決手段】 静電容量素子１０は、基板２０と、該基板２０の上に位置する第１コンデンサ３０と、基板２０の上に位置し且つ第１コンデンサ３０と電気的に並列接続されている第２コンデンサ４０とを有する。第１コンデンサ３０は、第１下部電極３１と、第１誘電体３２と、第１上部電極３３とで構成される。第２コンデンサ４０は、第１下部電極３１と組成の異なる第２下部電極４１と、第１誘電体３２と同組成である第２誘電体４２と、第２上部電極４３とで構成される。第１コンデンサ３０の温度が上昇する際に変化する静電容量と、第２コンデンサ４０の温度が上昇する際に変化する静電容量とで正負が異なっている。 （もっと読む）

【課題】半導体装置の製造後におけるチャージ蓄積用素子からのチャージの放電を防止してデバイス機能素子のチャージダメージを低減する半導体装置及びその製造方法を提供する。
【解決手段】 半導体基板上に形成されたデバイス機能素子と、半導体基板上に形成されたチャージ蓄積用素子と、半導体基板上に形成され、デバイス機能素子とチャージ蓄積用素子との間に接続され、電気的に書き換え可能な不揮発性メモリトランジスタにより形成された分離用素子とを有する。 （もっと読む）

【課題】 生産性に優れる温度補償型の静電容量素子を提供する。
【解決手段】 静電容量素子１０は、基板２０と、基板２０の上に位置する第１コンデンサ３０と、基板２０の上に位置して第１コンデンサ３０と電気的に並列接続されている第２コンデンサ４０とを有し、第１コンデンサ３０は、第１下部電極３１と第１誘電体３２と第１上部電極３３とで構成され、第２コンデンサ４０は、基板２０側から順に第１下部電極３１と異なる材料からなる第１層４１ｘと、第１下部電極３１と同じ材料からなる第２層４１ｙとが積層されてなる第２下部電極４１と、第１誘電体３２と同じ組成の材料からなる第２誘電体４２と、第２上部電極４３とで構成され、温度が上昇する際の第１コンデンサ３０の静電容量の変化量と第２コンデンサ４０の静電容量の変化量とで変化の正負が異なっている。 （もっと読む）

【課題】容量素子のＱ値（Ｑｕａｌｉｔｙ Ｆａｃｔｏｒ）特性を向上する。
【解決手段】容量素子は、互いに対向する一対の電極ＥＬ１０、ＥＬ２０と、一対の電極の一方の電極に設けられ、一方の電極の両端部から間隔を置いて配置された第１端子部とＴＥ１０、一対の電極の他方の電極に設けられ、他方の電極の両端部から間隔を置いて配置された第２端子部とＴＥ２０を有している。 （もっと読む）

【課題】キャパシタの電極として機能する配線の延伸方向への電流供給を容易とすること。
【解決手段】第１金属層１２と、前記第１金属層の膜厚方向に離間して設けられ、第１方向および前記第１方向に交差する第２方向に配列された複数の孔３６を備えた第２金属層１４と、前記第２金属層の膜厚方向で前記第１金属層とは反対側に離間して設けられ、前記第１方向および前記第２方向とは異なる方向に延伸し、第１配線と第２配線とが交互に設けられた複数の第１配線１６ａおよび複数の第２配線１６ｂと、前記複数の第１配線と前記複数の第２配線との間に設けられた誘電体膜２６と、前記複数の第１配線を、それぞれ前記複数の孔を通過し前記第１金属層に電気的に接続する複数の第１ビア配線３２と、前記複数の第２配線を、それぞれ前記第２金属層に電気的に接続する複数の第２ビア配線３４と、を具備するキャパシタ。 （もっと読む）