ＭＩＭキャパシタとその製造方法、並びに半導体装置

【課題】堆積界面のない誘電体膜を有するＭＩＭキャパシタとその製造方法、並びにそのようなＭＩＭキャパシタを備えた半導体装置を提供する。
【解決手段】ＭＩＭキャパシタは、半導体基板と、該半導体基板の上方に形成された下部電極１６と、該下部電極の上に形成された誘電体膜１８と、該誘電体膜の上に該下部電極と重なるように形成された上部電極２０と、を備える。そして、該下部電極の上面と側面は、該下部電極の中央部分の厚さよりも大きい曲率半径を持つ第１曲面で、角部が形成されないように接続され、該下部電極は、該下部電極の側面に該下部電極の中央部分の厚さよりも大きい曲率半径を持つ第２曲面を形成することにより、該下部電極の外周に向かうほど薄く形成されている。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＭＭＩＣ（Microwave Monolithic IC）などに用いられるＭＩＭキャパシタとその製造方法、並びにＭＩＭキャパシタを備えた半導体装置に関する。
【背景技術】
【０００２】
特許文献１には、下部電極と上部電極で誘電体膜を挟んで形成されたＭＩＭキャパシタが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平３−２４１８６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
下部電極の上面と側面は略直角な角部で接続されることがある。また、下部電極の側面と底面も略直角な角部で接続されることがある。このような下部電極の上に誘電体膜を形成すると、これらの角部を起点として誘電体膜中に堆積界面が形成されることがある。堆積界面は、ＭＩＭキャパシタのリーク電流や劣化の原因となる。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、堆積界面のない誘電体膜を有するＭＩＭキャパシタとその製造方法、並びにそのようなＭＩＭキャパシタを備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係るＭＩＭキャパシタは、半導体基板と、該半導体基板の上方に形成された下部電極と、該下部電極の上に形成された誘電体膜と、該誘電体膜の上に該下部電極と重なるように形成された上部電極と、を備える。そして、該下部電極の上面と側面は、該下部電極の中央部分の厚さよりも大きい曲率半径を持つ第１曲面で、角部が形成されないように接続され、該下部電極は、該下部電極の側面に該下部電極の中央部分の厚さよりも大きい曲率半径を持つ第２曲面を形成することにより、該下部電極の外周に向かうほど薄く形成されたことを特徴とする。
【０００７】
本発明に係るＭＩＭキャパシタの製造方法は、半導体基板の上方に、第１開口を有する第１レジストを形成する工程と、該第１レジストの上に、該第１レジストと重なる部分と、該第１レジストに対するひさし部分とを有し、該第１開口よりも開口幅の狭い第２開口が該第１開口と重なるように形成された第２レジストを形成する工程と、スパッタ法により該第２開口直下、及び該ひさし部分直下に下部電極を形成する工程と、該第１レジスト及び該第２レジストを除去する工程と、該下部電極の上に誘電体膜を形成する工程と、該誘電体膜の上に該下部電極と重なるように上部電極を形成する工程と、を備えたことを特徴とする。
【０００８】
本発明に係る半導体装置は、半導体基板と、該半導体基板の上方に形成された下部電極と、該下部電極の上に形成された誘電体膜と、該誘電体膜の上に該下部電極と重なるように形成された上部電極と、を備え、かつ該下部電極の上面と側面は、該下部電極の中央部分の厚さよりも大きい曲率半径を持つ第１曲面で、角部が形成されないように接続され、該下部電極は、該下部電極の側面に該下部電極の中央部分の厚さよりも大きい曲率半径を持つ第２曲面を形成することにより、該下部電極の外周に向かうほど薄く形成されたＭＩＭキャパシタを備えたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、下部電極に角部を形成しないように下部電極に曲面を形成するので、堆積界面のない誘電体膜を形成できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１に係るＭＩＭキャパシタの断面図である。
【図２】下部電極の形状を示す断面図である。
【図３】本発明の実施の形態１に係るＭＩＭキャパシタの平面図である。
【図４】絶縁膜の上に第１レジストを形成したことを示す断面図である。
【図５】第２レジストを形成したことを示す断面図である。
【図６】下部電極を形成したことを示す断面図である。
【図７】第１レジスト及び第２レジストを除去したことを示す断面図である。
【図８】比較例のＭＩＭキャパシタを示す断面図である。
【図９】上部電極の面積を下部電極の面積よりも大きくしたＭＩＭキャパシタの断面図である。
【図１０】半導体基板の上に下部電極を形成したＭＩＭキャパシタを示す断面図である。
【図１１】本発明の実施の形態２に係るＭＩＭキャパシタの断面図である。
【図１２】第１レジスト及び第２レジストを形成したことを示す断面図である。
【図１３】絶縁膜に凹部を形成したことを示す断面図である。
【図１４】下部電極を形成したことを示す断面図である。
【図１５】第１レジスト及び第２レジストを除去したことを示す断面図である。
【図１６】半導体基板に凹部を形成したことを示す図である。
【発明を実施するための形態】
【００１１】
実施の形態１．
図１は、本発明の実施の形態１に係るＭＩＭキャパシタの断面図である。ＭＩＭキャパシタ１０は、半導体基板１２を備えている。半導体基板１２はＳｉで形成されている。半導体基板１２の上には絶縁膜１４が形成されている。絶縁膜１４はＳｉＮで形成されている。絶縁膜１４の上には下部電極１６が形成されている。下部電極１６はＴｉで形成されている。下部電極１６は絶縁膜１４の一部に形成されている。
【００１２】
下部電極１６の上にこれを覆うように誘電体膜１８が形成されている。誘電体膜１８はＳｉＮで形成されている。誘電体膜１８の上には下部電極１６と重なるように上部電極２０が形成されている。上部電極２０はＴｉで形成されている。このようにＭＩＭキャパシタ１０は、下部電極１６と上部電極２０で誘電体膜１８を挟んで形成されている。
【００１３】
図２は、下部電極の形状を示す断面図である。下部電極１６は、第１曲面Ｒ１と第２曲面Ｒ２を有している。第１曲面Ｒ１は、下部電極１６の中央部分の厚さｄよりも大きい曲率半径を有している。この第１曲面Ｒ１は、下部電極１６の上面と側面を接続している。そのため、下部電極１６の上面と側面は滑らかに接続され、この接続部分に角部はない。図２において、第１曲面Ｒ１に向かう矢印の長さは第１曲面Ｒ１の曲率半径を表す。該矢印の始点は第１曲面Ｒ１の曲率中心を表す。
【００１４】
第２曲面Ｒ２は、下部電極１６の側面に下部電極１６の中央部分の厚さｄよりも大きい曲率半径を有するように形成されている。第２曲面Ｒ２を形成することにより、下部電極１６は外周に向かうほど薄くなっていく。図２において、第２曲面Ｒ２に向かう矢印の長さは第２曲面Ｒ２の曲率半径を表す。該矢印の始点は第２曲面Ｒ２の曲率中心を表す。下部電極１６に第１曲面Ｒ１と第２曲面Ｒ２が形成されたことで、下部電極１６の表面は角がない滑らかな面となっている。
【００１５】
図３は、本発明の実施の形態１に係るＭＩＭキャパシタの平面図である。上部電極２０は方形に形成されている。続いて、本発明の実施の形態１に係るＭＩＭキャパシタの製造方法を説明する。まず、絶縁膜の上に第１レジストを形成する。図４は、絶縁膜の上に第１レジストを形成したことを示す断面図である。第１レジスト３０には第１開口３０ａを形成する。
【００１６】
次いで、第２レジストを形成する。図５は、第２レジストを形成したことを示す断面図である。第２レジスト３２は、第１レジスト３０の上に、第１レジスト３０と重なる部分３２ａと、第１レジストに対するひさし部分３２ｂとを有する。第２レジスト３２には、第１開口３０ａと重なるように第２開口３２ｃを形成する。第２開口３２ｃは、第１開口３０ａよりも開口幅が狭い。こうして、第１レジスト３０と第２レジスト３２からなる２層レジストを形成する。
【００１７】
次いで、下部電極１６を形成する。図６は、下部電極を形成したことを示す断面図である。下部電極１６は、スパッタ法を用いてＴｉを堆積させることで形成する。スパッタ法により第２開口３２ｃ直下、及びひさし部分３２ｂ直下に下部電極１６を形成する。ひさし部分３２ｂ直下に供給されるＴｉは第２開口３２ｃ直下に供給されるＴｉより少ないので、ひさし部分３２ｂ直下では第２開口３２ｃ直下よりＴｉが薄く形成される。なお、このスパッタに伴い、第２レジスト３２の上にもＴｉ膜３４が形成される。
【００１８】
次いで、第１レジスト３０及び第２レジスト３２をレジスト剥離液で除去する。図７は、第１レジスト及び第２レジストを除去したことを示す断面図である。この工程では第１レジスト３０及び第２レジスト３２を除去するとともに、第２レジスト３２の上のＴｉ膜３４もリフトオフする。
【００１９】
次いで、下部電極１６の上に誘電体膜１８を形成する。さらに、誘電体膜１８の上に下部電極１６と重なるように上部電極２０を形成する。こうして図１に示すＭＩＭキャパシタ１０が完成する。
【００２０】
ここで、本発明の意義の説明に先立ち、本発明の理解を容易にするために比較例について説明する。図８は、比較例のＭＩＭキャパシタを示す断面図である。このＭＩＭキャパシタは、下部電極１０２の上面と側面が略直角な角部で接続されている。また、下部電極１０２の側面と底面も略直角な角部で接続されている。このような下部電極１０２上に誘電体膜１０４を形成すると、これらの角部を起点として誘電体膜１０４中に堆積界面１０４ａが形成されることがある。堆積界面１０４ａはＭＩＭキャパシタのリーク電流や劣化の原因となることがある。
【００２１】
特に、堆積界面１０４ａの直上に上部電極を形成すると、ＭＩＭキャパシタのリーク電流や劣化が起りやすい。堆積界面１０４ａの直上に上部電極を形成することを避けようとすれば、上部電極は下部電極よりも小面積とせざるを得ない。つまり、図８に示す距離ａ（典型的には２μｍ程度）の分だけ上部電極１０６の面積を下部電極１０２の面積より小さくしなければならない。下部電極が形成されているにも関わらずその直上に上部電極が無い部分（前述のａで示す部分）はＭＩＭキャパシタとして作用しないデッドスペースとなる。よって、比較例のＭＩＭキャパシタは小型化に適さない。
【００２２】
本発明の実施の形態１に係るＭＩＭキャパシタ１０によれば、下部電極１６に第１曲面Ｒ１と第２曲面Ｒ２が形成されているので、誘電体膜１８は角部のない滑らかな表面で形成された下部電極１６に形成される。よって、堆積界面のない誘電体膜１８を形成し、ＭＩＭキャパシタ１０のリーク電流や劣化を抑制できる。
【００２３】
本発明の実施の形態１に係るＭＩＭキャパシタ１０によれば、誘電体膜１８に堆積界面が形成されないので、上部電極２０の面積を必要なだけ大きく形成できる。よって、必要な分だけ上部電極２０の面積を確保して、ＭＩＭキャパシタ１０を小型化できる。ＭＩＭキャパシタ１０は、例えばＭＭＩＣなどの半導体装置に大量に使用されるので、個々のＭＩＭキャパシタ１０を小型化することは半導体装置全体の面積縮小に大きく貢献する。なお、本発明の実施の形態１に係るＭＩＭキャパシタ１０では、上部電極２０の面積を下部電極１６の面積と同程度としてデッドスペースが生じないようにしている。
【００２４】
本発明によれば、ＭＩＭキャパシタの特性の最適化のために上部電極の面積を下部電極の面積より大きくしてもよい。図９は、上部電極の面積を下部電極の面積よりも大きくしたＭＩＭキャパシタの断面図である。上部電極４０の幅Ｌ１は下部電極４２の幅Ｌ２よりも大きくなっている。このように、本発明によれば、弊害なく上部電極の面積を下部電極の面積以上とすることができる。
【００２５】
本発明の実施の形態１に係るＭＩＭキャパシタの製造方法によれば、ひさし部分３２ｂを有するように２層レジストを形成した上でスパッタ法により下部電極１６を形成する。スパッタ法は、蒸着法などに比べて金属材料の拡散（回り込み）が大きいので、ひさし部分３２ｂの直下にも下部電極１６を形成できる。しかも、ひさし部分３２ｂの直下の下部電極には、第１曲面Ｒ１と第２曲面Ｒ２を形成できる。
【００２６】
ところで、下部電極１６は、絶縁膜１４の上でなく半導体基板１２の上に直接形成してもよい。図１０は、半導体基板の上に下部電極を形成したＭＩＭキャパシタを示す断面図である。下部電極１６は、半導体基板１２の上方に形成されれば、半導体基板１２の上に形成しても絶縁膜１４の上に形成してもよい。
【００２７】
半導体基板１２はＳｉに限らず、例えば、ＧａＡｓ、ＩｎＰ、ＧａＮ、又はＳｉＣなどで形成してもよい。絶縁膜１４及び誘電体膜１８はＳｉＮに限らず、例えば、ＳｉＯＮ、ＳｉＯ、ＡｌＯ、ＴａＯ、ＺｒＯ、ＨｆＯ、ＳＴＯ（チタン酸ストロンチウム）、ＢＳＴ（チタン酸バリウムストロンチウム）、又はこれらの積層構造などで形成してもよい。下部電極１６と上部電極２０はＴｉに限らず、例えば、Ａｕ、Ａｌ、Ｐｔ、Ｍｏ、又はこれらの積層構造などで形成してもよい。
【００２８】
実施の形態２．
本発明の実施の形態２に係るＭＩＭキャパシタ及びその製造方法は、実施の形態１との共通点が多いので実施の形態１との相違点を説明する。図１１は、本発明の実施の形態２に係るＭＩＭキャパシタの断面図である。半導体基板１２の上には、凹部５０ａを有する絶縁膜５０が形成されている。下部電極５２は、絶縁膜５０の上に凹部５０ａを埋めるように形成されている。
【００２９】
続いて、本発明の実施の形態２に係るＭＩＭキャパシタの製造方法を説明する。まず、第１レジスト及び第２レジストを形成する。図１２は、第１レジスト及び第２レジストを形成したことを示す断面図である。次いで、第１開口３０ａにより露出した絶縁膜１４をエッチングし凹部を形成する。図１３は、絶縁膜に凹部を形成したことを示す断面図である。凹部５０ａは、ドライエッチングにより形成される。ドライエッチングは、特に限定されないが例えば、ＲＩＥ（Reactive Ion Etching）、ＩＣＰ(Inductive Coupled plasma)、又はＥＣＲ(Electron Cyclotron Resonance)などの方法を用いる。
【００３０】
次いで、下部電極を形成する。図１４は、下部電極を形成したことを示す断面図である。下部電極５２は、凹部５０ａを埋めるように形成する。次いで、第１レジスト３０及び第２レジスト３２を除去するとともに、第２レジスト３２の上のＴｉ膜３４もリフトオフする。図１５は、第１レジスト及び第２レジストを除去したことを示す断面図である。次いで、下部電極５２の上に誘電体膜１８を形成する。さらに、誘電体膜１８の上に下部電極５２と重なるように上部電極２０を形成する。こうして図１１に示すＭＩＭキャパシタ１０が完成する。
【００３１】
ところで、下部電極形成時にひさし部分３２ｂ直下に多くのＴｉ材料が供給されると、下部電極が第１レジスト３０の側面に到達し第１開口３０ａの幅いっぱいに形成されることがある。この場合、下部電極に段差（角部）が形成され、当該段差により誘電体膜に堆積界面が生じることがある。
【００３２】
ところが、本発明の実施の形態２に係るＭＩＭキャパシタによれば、絶縁膜５０の凹部５０ａを埋めるように下部電極５２を形成するので、下部電極が第１レジスト３０の側面に到達することを防止できる。よって、下部電極における段差（角部）形成を防止できる。
【００３３】
本発明の実施の形態２に係るＭＩＭキャパシタでは、絶縁膜に凹部を形成したが、半導体基板に凹部を形成してもよい。図１６は、半導体基板に凹部を形成したことを示す図である。半導体基板５４には凹部５４ａが形成されている。下部電極５２は凹部５４ａを埋めている。また、本発明の実施の形態２に係るＭＩＭキャパシタとその製造方法は、少なくとも実施の形態１と同程度の変形が可能である。
【００３４】
本発明に係るＭＩＭキャパシタは小型化に好適であるので、これを半導体装置に搭載することにより、半導体装置を小型化できる。また、本発明に係るＭＩＭキャパシタはリーク電流や劣化の抑制に好適であるので、これを半導体装置に搭載することにより、高性能な半導体装置を得ることができる。
【符号の説明】
【００３５】
１０ＭＩＭキャパシタ、１２半導体基板、１４絶縁膜、１６下部電極、Ｒ１第１曲面、Ｒ２第２曲面、１８誘電体膜、２０上部電極、３０第１レジスト、３０ａ第１開口、３２第２レジスト、３２ａ第１レジストと重なる部分、３２ｂひさし部分、３２ｃ第２開口、５０ａ凹部

【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成された下部電極と、
前記下部電極の上に形成された誘電体膜と、
前記誘電体膜の上に前記下部電極と重なるように形成された上部電極と、を備え、
前記下部電極の上面と側面は、前記下部電極の中央部分の厚さよりも大きい曲率半径を持つ第１曲面で、角部が形成されないように接続され、
前記下部電極は、前記下部電極の側面に前記下部電極の中央部分の厚さよりも大きい曲率半径を持つ第２曲面を形成することにより、前記下部電極の外周に向かうほど薄く形成されたことを特徴とするＭＩＭキャパシタ。
【請求項２】
前記半導体基板の上に、凹部を有するように形成された絶縁膜を備え、
前記下部電極は、前記絶縁膜の上に前記凹部を埋めるように形成されたことを特徴とする請求項１に記載のＭＩＭキャパシタ。
【請求項３】
前記半導体基板に凹部が形成され、
前記下部電極は、前記半導体基板の上に前記凹部を埋めるように形成されたことを特徴とする請求項１に記載のＭＩＭキャパシタ。
【請求項４】
前記上部電極の面積は、前記下部電極の面積以上であることを特徴とする請求項１乃至３のいずれか１項に記載のＭＩＭキャパシタ。
【請求項５】
半導体基板の上方に、第１開口を有する第１レジストを形成する工程と、
前記第１レジストの上に、前記第１レジストと重なる部分と、前記第１レジストに対するひさし部分とを有し、前記第１開口よりも開口幅の狭い第２開口が前記第１開口と重なるように形成された第２レジストを形成する工程と、
スパッタ法により前記第２開口直下、及び前記ひさし部分直下に下部電極を形成する工程と、
前記第１レジスト及び前記第２レジストを除去する工程と、
前記下部電極の上に誘電体膜を形成する工程と、
前記誘電体膜の上に前記下部電極と重なるように上部電極を形成する工程と、
を備えたことを特徴とするＭＩＭキャパシタの製造方法。
【請求項６】
請求項１乃至４のいずれか１項に記載のＭＩＭキャパシタを備えた半導体装置。

【図１】