半導体装置
【課題】半導体基板上においてキャパシタが占める面積の増大を抑えつつ、キャパシタ全体の容量を増やすことを可能とした半導体装置を提供する。
【解決手段】Ｐ型のシリコン基板１と、シリコン基板１に設けられたＮ−領域１１と、Ｎ−領域１１上に設けられた第１の誘電体膜１５と、第１の誘電体膜１５上に設けられた第１の電極１７と、第１の電極１７の上面に設けられた第２の誘電体膜１９と、第１の電極１７の側面に設けられた第３の誘電体膜２１と、Ｐ型のシリコン基板１のうちのＮ−領域１１に隣接する隣接領域５上に設けられた第４の誘電体膜２３と、第２の誘電体膜１９と第３の誘電体膜２１及び第４の誘電体膜２３を覆うようにシリコン基板１の上方に設けられた第２の電極２４と、を有する。
【解決手段】Ｐ型のシリコン基板１と、シリコン基板１に設けられたＮ−領域１１と、Ｎ−領域１１上に設けられた第１の誘電体膜１５と、第１の誘電体膜１５上に設けられた第１の電極１７と、第１の電極１７の上面に設けられた第２の誘電体膜１９と、第１の電極１７の側面に設けられた第３の誘電体膜２１と、Ｐ型のシリコン基板１のうちのＮ−領域１１に隣接する隣接領域５上に設けられた第４の誘電体膜２３と、第２の誘電体膜１９と第３の誘電体膜２１及び第４の誘電体膜２３を覆うようにシリコン基板１の上方に設けられた第２の電極２４と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタを備える半導体装置に関する。
【背景技術】
【０００２】
この種の従来技術としては、例えば特許文献１に開示されたものがある。即ち、この特許文献１の図８（ａ）には、半導体基板上に形成されたＬＯＣＯＳ膜上において、第１ポリシリコン膜からなる下層電極と、ＯＮＯ膜からなる誘電体層と、第２ポリシリコン膜からなる上層電極とが積層された構造のキャパシタが開示されている。ここで、ＯＮＯ膜とは、シリコン窒化膜（Ｓｉ３Ｎ４膜）を上下２層のシリコン酸化膜（ＳｉＯ２膜）で挟んだ３層構造の積層膜のことである。
【０００３】
また、この特許文献１の図８（ｂ）には、半導体基板に形成された不純物拡散領域をキャパシタの下層電極とし、この上にＯＮＯ膜からなる誘電体層と、第２ポリシリコン膜からなる上層電極とが積層された構造のキャパシタが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１７４２３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、半導体基板上においてキャパシタが占める面積は依然として大きい。また、キャパシタの容量も十分に高いとはいえない場合がある。従って、キャパシタの面積と容量とに関してさらなる改善の余地があった。
そこで、この発明は、このような事情に鑑みてなされたものであって、半導体基板上においてキャパシタが占める面積の増大を抑えつつ、キャパシタ全体の容量を増やすことを可能とした半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００６】
[態様１] 上記課題を解決するために、本発明の一態様に係る半導体装置は、キャパシタを備える半導体装置であって、第１導電型の半導体層と、前記半導体層に設けられた第２導電型の不純物拡散領域と、前記不純物拡散領域上に設けられた第１の誘電体膜と、前記第１の誘電体膜上に設けられた第１の電極と、前記第１の電極の上面に設けられた第２の誘電体膜と、前記第１の電極の側面に設けられた第３の誘電体膜と、前記半導体層の前記不純物拡散領域に隣接する隣接領域上に設けられた第４の誘電体膜と、前記第２の誘電体膜と前記第３の誘電体膜及び前記第４の誘電体膜を覆うように前記半導体層の上方に設けられた第２の電極と、を有することを特徴とする。
このような構成であれば、第１の電極の上面及び下面だけでなく、その側面にもキャパシタを備えることができる。これにより、半導体基板上においてキャパシタが占める面積の増大を抑えつつ、キャパシタ全体の容量を増やすことができる。即ち、半導体基板上において、単位面積当たりのキャパシタの容量を増やすことができる。なお、本発明の「第１導電型」はＰ型又はＮ型の一方であり、「第２導電型」はＰ型又はＮ型の他方である。「半導体層」としては、例えば、後述するシリコン基板１又はＰ型ウェル領域２が該当する。「不純物拡散領域」としては、例えば、後述するＮ−領域１１が該当する。「不純物拡散領域に隣接する隣接領域」としては、例えば、後述する隣接領域５が該当する。
【０００７】
[態様２] また、上記の半導体装置において、前記キャパシタは、前記不純物拡散領域と前記第１の誘電体膜及び前記第１の電極により構成される第１のキャパシタと、前記第１の電極と前記第２の誘電体膜及び前記第２の電極により構成される第２のキャパシタと、前記第１の電極と前記第３の誘電体膜及び前記第２の電極により構成される第３のキャパシタと、前記半導体層と前記第４の誘電体膜及び前記第２の電極により構成される第４のキャパシタと、を含み、前記不純物拡散領域と前記第２の電極とに第１の電圧が印加され、前記半導体層と前記第１の電極とに前記第１の電圧とは異なる大きさの第２の電圧が印加されることを特徴としてもよい。
このような構成であれば、第１のキャパシタと、第２のキャパシタと、第３のキャパシタ及び第４のキャパシタを全て並列に接続することができる。これにより、大容量のキャパシタを実現することができる。
【０００８】
[態様３] また、上記の半導体装置において、前記第１の電極は、平面視で第１の方向にそれぞれ延設されると共に、前記第１の方向と平面視で交差する第２の方向において一定の間隔で複数配置されており、前記第１の電極の厚さは、前記第２の方向で隣り合う前記第１の電極間の距離の１／２倍以上の大きさであることを特徴としてもよい。このような構成であれば、第１の電極の側面の面積を増やすことができ、この側面に形成されるキャパシタの容量を増やすことができる。これにより、半導体基板上において、単位面積当たりのキャパシタの容量をさらに増やすことが可能となる。ここで、「第１の方向」としては、例えば、後述するＹ方向が該当する。「第２の方向」としては、例えば、後述するＸ方向が該当する。
【０００９】
[態様４] また、上記の半導体装置において、前記隣接領域は、前記不純物拡散領域により平面視で囲まれており、前記隣接領域の平面視による形状は正方形であり、前記第１の電極の厚さは、前記正方形の一辺の長さの１／４倍以上の大きさであることを特徴としてもよい。このような構成であれば、第１の電極の側面の面積を増やすことができ、この側面に形成されるキャパシタの容量を増やすことができる。これにより、半導体基板上において、単位面積当たりのキャパシタの容量をさらに増やすことが可能となる。
[態様５] また、上記の半導体装置において、前記キャパシタは前記隣接領域を複数有し、前記複数の隣接領域は、平面視で第１の方向に一定の間隔で配置されると共に、前記第１の方向と平面視で交差する第２の方向にも一定の間隔で配置されていることを特徴としてもよい。このような構成であれば、第１の電極の側面の数と面積を増やすことができる。
【００１０】
[態様６] また、上記の半導体装置において、前記複数の隣接領域の各々は、前記正方形の４つの頂点位置のうちの一か所又は２か所で、隣り合う他の前記第２の不純物拡散領域と互いに接するように配置されていることを特徴としてもよい。このような構成であれば、第１の電極の側面を密に配置することができる。これにより、第１の電極の側面の数と面積をさらに増やすことができる。
【００１１】
[態様７] 本発明の別の態様に係る半導体装置は、キャパシタを備える半導体装置であって、第１導電型の半導体層と、前記半導体層上に設けられた第１の誘電体膜と、前記第１の誘電体膜上に設けられた第１の電極と、前記第１の電極の上面に設けられた第２の誘電体膜と、前記第１の電極の側面に設けられた第３の誘電体膜と、前記半導体層のうちの前記第1の電極の直下の位置に隣接して設けられた第２導電型の不純物拡散領域と、前記不純物拡散領域上に設けられた第４の誘電体膜と、前記第２の誘電体膜と前記第３の誘電体膜及び前記第４の誘電体膜を覆うように前記半導体層の上方に設けられた第２の電極と、を有することを特徴とする。このような構成であれば、上記の態様１と同様の効果を奏する。
【００１２】
[態様８] また、上記の半導体装置において、前記キャパシタは、前記半導体層と前記第１の誘電体膜及び前記第１の電極により構成される第１のキャパシタと、前記第１の電極と前記第２の誘電体膜及び前記第２の電極により構成される第２のキャパシタと、前記第１の電極と前記第３の誘電体膜及び前記第２の電極により構成される第３のキャパシタと、前記不純物拡散領域と前記第４の誘電体膜及び前記第２の電極により構成される第４のキャパシタと、を含み、前記不純物拡散領域と前記第１の電極とに第１の電圧が印加され、前記半導体層と前記第２の電極とに前記第１の電圧とは異なる大きさの第２の電圧が印加されることを特徴としてもよい。このような構成であれば、上記の態様２と同様の効果を奏する。
【００１３】
[態様９] また、上記の半導体装置において、前記第１の電極は、平面視で第１の方向にそれぞれ延設されると共に、前記第１の方向と平面視で交差する第２の方向において一定の間隔で複数配置されており、前記第１の電極の厚さは、前記第２の方向で隣り合う前記第１の電極間の距離の１／２倍以上の大きさであることを特徴としてもよい。このような構成であれば、上記の態様３と同様の効果を奏する。
【００１４】
[態様１０] また、上記の半導体装置において、前記不純物拡散領域は、前記第１の電極により平面視で囲まれており、前記不純物拡散領域の平面視による形状は正方形であり、前記第１の電極の厚さは、前記正方形の一辺の長さの１／４倍以上の大きさであることを特徴としてもよい。このような構成であれば、上記の態様４と同様の効果を奏する。
[態様１１] また、上記の半導体装置において、前記キャパシタは前記不純物拡散領域を複数有し、前記複数の不純物拡散領域は、平面視で第１の方向に一定の間隔で配置されると共に、前記第１の方向と平面視で交差する第２の方向にも一定の間隔で配置されていることを特徴としてもよい。このような構成であれば、上記の態様５と同様の効果を奏する。
【００１５】
[態様１２] また、上記の半導体装置において、前記複数の不純物拡散領域の各々は、前記正方形の４つの頂点位置のうちの一か所又は２か所で、隣り合う他の前記不純物拡散領域と互いに接するように配置されていることを特徴としてもよい。このような構成であれば、上記の態様６と同様の効果を奏する。
【発明の効果】
【００１６】
本発明によれば、第１の電極の上面及び下面だけでなく、その側面にもキャパシタを備えることができる。これにより、半導体基板上においてキャパシタが占める面積の増大を抑えつつ、キャパシタ全体の容量を増やすことができる。
【図面の簡単な説明】
【００１７】
【図１】第１実施形態に係る半導体装置１００の構成例を示す図。
【図２】半導体装置１００における電圧の印加状態の一例を示す断面図と、回路図。
【図３】半導体装置１００の製造方法の一例を示す図（その１）。
【図４】半導体装置１００の製造方法の一例を示す図（その２）。
【図５】第２実施形態に係る半導体装置２００の構成例を示す図。
【図６】第２実施形態に係る半導体装置２００の他の構成例を示す図。
【図７】第３実施形態に係る半導体装置３００の構成例を示す図。
【図８】第３実施形態に係る半導体装置３００の他の構成例を示す図。
【図９】従来例及び参考例と、本発明の一例とを比較した図。
【図１０】第１の電極１７の膜厚ｔと、単位面積当たりの容量値Ｃとの関係をシミュレーションした結果を示す図。
【図１１】スペーシングＳと、単位面積当たりの容量値Ｃとの関係をシミュレーションした結果を示す図。
【発明を実施するための形態】
【００１８】
以下、本発明による実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する場合もある。
（１）第１実施形態
（構成）
まず始めに、半導体装置の構成について説明する。
図１（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置１００の構成例を示す平面図と断面図である。図１（ｂ）は図１（ａ）をＸ１−Ｘ´１線で切断して拡大した断面図であり、図１（ｃ）は図１（ａ）をＹ１−Ｙ´１線で切断して拡大した断面図である。なお、図１（ａ）では、半導体装置１００の内部での重なり具合を示すために、第２の電極２４の一部を省いて、その下方に位置する第１の電極１７を露出して示している。また、この露出している第１の電極１７の一部をさらに省いて、その下方に位置するＮ−領域１１を露出して示している。
【００１９】
図１（ａ）〜（ｃ）に示すように、この半導体装置１００は、Ｐ型のシリコン基板（即ち、Ｐｓｕｂ）１に設けられたＮ型不純物拡散領域（Ｎ−領域）１１と、Ｎ−領域１１上に設けられた第１の誘電体膜１５と、第１の誘電体膜１５上に設けられた第１の電極１７と、第１の電極１７の上面に設けられた第２の誘電体膜１９と、第１の電極１７の側面に設けられた第３の誘電体膜２１と、シリコン基板１のうちのＮ−領域１１に隣接する領域（即ち、隣接領域）５上に設けられた第４の誘電体膜２３と、シリコン基板１の上方に設けられて、第１の誘電体膜１５と、第２の誘電体膜１９と、第３の誘電体膜２１と、第４の誘電体膜２３とを連続して覆う第２の電極２４と、を有する。
【００２０】
図１（ａ）〜（ｃ）に示したように、Ｎ−領域１１は、平面視でＹ方向に延設されている。また、Ｎ−領域１１は、Ｙ方向と平面視で直交するＸ方向において、一定の間隔で複数配置されている。Ｙ方向において、隣り合うＮ−領域１１の間に、Ｐ型の隣接領域５が配置されている。また、Ｎ−領域１１上に位置する第１の電極１７も平面視でＹ方向に延設されており、Ｘ方向において一定の間隔で複数配置されている。即ち、第１の電極１７は平面視でＹ方向に向かうストライプ状に形成されている。
【００２１】
第１の誘電体膜１５と、第２の誘電体膜１９と、第３の誘電体膜２１及び第４の誘電体膜２３は、例えば、シリコン酸化膜（ＳｉＯ２膜）、シリコン窒化膜（Ｓｉ３Ｎ４膜）又はシリコン酸化窒化膜（ＳｉＯＮ膜）などの絶縁膜でそれぞれ構成されている。又は、第１の誘電体膜１５と、第２の誘電体膜１９と、第３の誘電体膜２１及び第４の誘電体膜２３は、例えば、シリコン窒化膜を上下２層のシリコン酸化膜で挟んだ３層構造の積層膜（即ち、ＯＮＯ膜）でそれぞれ構成されていてもよい。或いは、第１の誘電体膜１５と、第２の誘電体膜１９と、第３の誘電体膜２１及び第４の誘電体膜２３は、例えば、二酸化チタン（ＴｉＯ２）、五酸化タンタル（Ｔａ２Ｏ５）又はストロンチウム・チタン酸化物（ＳｒＴｉＯ３）などの高誘電体膜でそれぞれ構成されていてもよい。
【００２２】
第１の誘電体膜１５と、第２の誘電体膜１９と、第３の誘電体膜２１及び第４の誘電体膜２３は、互いに同一種類の膜で構成されていてもよいし、異なる種類の膜で構成されていてもよい。
第１の電極と第２の電極は、例えばポリシリコン膜で構成されている。このポリシリコン膜には、リン若しくはヒ素等のＮ型不純物、又は、ボロン等のＰ型不純物が添加されており、導電膜となっている。以下、導電性を有するポリシリコン膜を、導電性ポリシリコン膜ともいう。
【００２３】
ところで、この半導体装置１００では、Ｎ−領域１１と第１の誘電体膜１５及び第１の電極１７により第１のキャパシタ１１０が構成されている。また、第１の電極１７と、第２の誘電体膜１９及び第２の電極２４により第２のキャパシタ１２０が構成されている。さらに、第１の電極１７と、第３の誘電体膜２１及び第２の電極２４により第３のキャパシタ１３０が構成されている。また、Ｐ型のシリコン基板１の一部である隣接領域５と、第４の誘電体膜２３及び第２の電極２４により、第４のキャパシタ１４０が構成されている。
【００２４】
このように、半導体装置１００は、第１の電極１７の上面及び下面だけでなく、その側面にもキャパシタを備える。即ち、この半導体装置１００は、上下の縦方向だけではなく、左右の横方向にもキャパシタも備える。このため、半導体装置１００は、上下の縦方向にのみキャパシタを備えるような半導体装置と比べて、キャパシタ全体の容量を増やすことができる。
【００２５】
また、この半導体装置１００では、第１の電極１７の厚さが一定の条件を満たすとき、容量増大の効果がより顕著となる。
例えば、図１（ａ）に示すように、第１の電極１７のＹ方向における長さ（即ち、延設方向の長さ）をＷとする。また、図１（ｂ）に示すように、Ｘ方向において隣り合う一対の第１の電極１７間の距離（以下、スペーシングともいう。）をＳとする。さらに、第１の電極１７の厚さをｔとする。また、第３の誘電体膜２１の単位面積当たりの容量（即ち、膜容量）をＣ３とし、第４の誘電体膜２３の膜容量をＣ４とする。このとき、下記の式（１）が成立すれば、第３のキャパシタ１３０の容量は第４のキャパシタ１４０の容量を上回る。このため、従来例のみならず、後述の参考例（図９参照。）に対しても、半導体装置１００の優位性が顕著となる。
Ｃ４・Ｓ・Ｗ＜２・Ｃ３・ｔ・Ｗ
Ｓ＜２・（Ｃ３／Ｃ４）・ｔ …（１）
Ｃ３≒Ｃ４であれば、式（１）は式（１）´で示される。
Ｓ＜２・ｔ …（１）´
つまり、半導体装置１００において、第１の電極１７の厚さｔを、スペーシングＳの１／２倍以上の大きさとする。これにより、容量増大の効果がより顕著となる。
【００２６】
なお、Ｃ３≒Ｃ４の場合としては、例えば、第３の誘電体膜２１と第４の誘電体膜２３が同一種類の膜で、且つ、設計上の厚さが同一である場合が挙げられる。
また、この半導体装置１００では、キャパシタ１１０、１２０、１３０、１４０が全て並列接続となるように、電圧を印加することが可能である。
【００２７】
図２（ａ）及び（ｂ）は、半導体装置１００における電圧の印加状態の一例を示す断面図と、回路図である。図２（ａ）に示すように、この例では、Ｎ−領域１１と第２の電極２４とに＋１［Ｖ］を印加する。また、Ｐ型のシリコン基板１と第１の電極１７とに０［Ｖ］を印加する。このように、Ｎ−領域１１と第２の電極２４とに第１の電圧を印加すると共に、Ｐ型のシリコン基板１と第１の電極１７とに第１の電圧とは異なる第２の電圧を印加する。これにより、図２（ｂ）に示すように、キャパシタ１１０、１２０、１３０、１４０を全て並列に接続することができる。キャパシタ１１０、１２０、１３０、１４０のうちの少なくとも一部が直列に接続される場合と比べて、キャパシタ全体の容量を増やすことができ、大容量のキャパシタを実現することができる。尚、Ｎ−領域１１とＰ型のシリコン基板１との接合容量は、後述の通り絶縁容量全体に対して無視できる程度である。
【００２８】
（製造方法）
次に、半導体装置の製造方法について説明する。
図３（ａ）〜図４（ｃ）は、本発明の第１実施形態に係る半導体装置１００の製造方法の一例を示す工程図である。
図３（ａ）に示すように、まず始めに、例えば単結晶でＰ型のシリコン基板１に、シリコン基板１と同極性の不純物を注入してＰ型ウェル領域（即ち、ＰＷｅｌｌ）２を形成する。このＰ型ウェル領域２の形成は、例えば、シリコン基板１の所望の領域上をレジストパターン等（図示せず）で覆う。そして、このレジストパターンをマスクにＰ型不純物であるボロンを８ｅ１２／ｃｍ２のドーズ量でイオン注入する。次に、レジストパターンを除去し、その後、１２００度で３時間の熱拡散を実施することにより形成する。
【００２９】
なお、Ｐ型ウェル領域２の形成は必須ではない。例えば、半導体基板としてＰ型のシリコン基板１を用いる場合は、回路の構成等によっては、Ｐ型ウェル領域２を必要としない場合がある。図１（ａ）〜（ｃ）、図２（ａ）、及び、後述の図５（ｂ）、図６（ｂ）、図７（ｂ）及び図８（ｂ）では、半導体基板としてＰ型のシリコン基板１を用いており、Ｐ型ウェル領域２を必要としない場合を示している。
【００３０】
次に、図３（ｂ）に示すように、シリコン基板１上にシリコン酸化膜３を形成する。シリコン酸化膜３の形成後の厚さは、例えば２０ｎｍ（２００Å）程度である。このシリコン酸化膜３の形成は、例えばドライ酸化又はウェット酸化の何れの方法を用いて行ってもよい。なお、このシリコン酸化膜３が、上述の第１の誘電体膜１５及び第４の誘電体膜２３に該当する。
【００３１】
次に、図４（ａ）において、第１の導電性ポリシリコン膜を例えば３５０ｎｍ堆積する。この第１の導電性ポリシリコン膜の形成方法は、例えばＣＶＤ法である。続いて、この第１の導電性ポリシリコン膜の第１の電極となる領域を図示しないレジストパターン等で覆う。そして、このレジストパターンをマスクに他の領域の第１の導電性ポリシリコン膜をドライエッチングにて除去する。これにより、隣接領域５上に第１の電極１７を形成する。
【００３２】
次に、この第１の電極１７をハードマスクに、Ｎ型不純物としてヒ素を５ｅ１１／ｃｍ２のドーズ量でイオン注入する。これにより、シリコン基板１にＮ−領域１１を形成する。なお、Ｎ−領域１１におけるＮ型不純物濃度は１〜３ｅ１６／ｃｍ３であり、Ｐ型ウェル領域２におけるＰ型不純物濃度と同程度である。この濃度であれば、Ｎ−領域１１とＰ型ウェル領域２とが形成する接合容量の電圧依存性は非常に小さく（０⇒１Ｖで、０．１ｆＦ／μｍ２以下の変化）、無視できる範囲である。
【００３３】
次に、図４（ｂ）に示すように、第１の電極１７の上面と側面とを熱酸化して、第１の電極１７の上面と側面とをシリコン酸化膜４で覆う。シリコン酸化膜４の形成後の厚さは、例えば２０ｎｍ（２００Å）程度である。なお、このシリコン酸化膜４のうちの第１の電極１７の上面を覆っている部分が、上述の第２の誘電体膜１９に該当する。また、このシリコン酸化膜４のうちの第１の電極１７の側面を覆っている部分が、上述の第３の誘電体膜２１に該当する。
【００３４】
続いて、例えばＣＶＤ法により第２の導電性ポリシリコン膜を形成する。これにより、図４（ｃ）に示すように、第１の電極１７の上面及び側面とをシリコン酸化膜４を介して覆い、且つ、Ｎ−領域１１をシリコン酸化膜３を介して覆う第２の電極２４を形成する。
これ以降の工程は図示しないが、例えば、層間絶縁膜の形成工程と、コンタクトホール、ビアホールの形成工程と、配線の形成工程等を例えば１回又は複数回行う。これにより、Ｎ−領域１１に電気的に接続する配線と、Ｐ型のシリコン基板１に電気的に接続する配線と、第１の電極１７に電気的に接続する配線と、第２の電極２４に電気的に接続する配線とをそれぞれ形成する。
【００３５】
このようにして、半導体装置１００が完成するが、図４（ｃ）に示す半導体装置１００と図１（ａ）〜（ｃ）に示した半導体装置１００とでは、Ｎ−領域１１に対する第１の電極１７の位置が異なっている。即ち、図４（ｃ）に示す半導体装置１００では、Ｐ型Ｗｅｌｌ領域２のうちの第１の電極１７の直下の位置に隣接してＮ−領域１１が設けられている。そして、Ｐ型Ｗｅｌｌ領域２と第１の誘電体膜１５及び第１の電極１７により第１のキャパシタ１１０が構成されている。また、第１の電極１７と、第２の誘電体膜１９及び第２の電極２４により第２のキャパシタ１２０が構成されている。さらに、第１の電極１７と、第３の誘電体膜２１及び第２の電極２４により第３のキャパシタ１３０が構成されている。また、Ｎ−領域１１と、第４の誘電体膜２３及び第２の電極２４により、第４のキャパシタ１４０が構成されている。
【００３６】
本発明の第１実施形態、及び、後述の第２、第３実施形態において、第１の電極１７の位置は、図１（ｂ）のようにＮ−領域１１上であっても、図４（ｃ）のように隣接領域５上であっても、容量上は同じ効果を奏する。製造プロセス上は、図４（ｃ）に示す半導体装置１００の方が工程短縮の効果がある。
また、図４（ｃ）の場合の電圧印加は、図２（ａ）に対して、第１の電極１７と第２の電極２４の電圧値が逆となる。即ち、図４（ｃ）の場合は、Ｎ−領域１１と第１の電極１７とに＋１［Ｖ］を印加する。また、Ｐ型Ｗｅｌｌ領域２と第２の電極２４とに０［Ｖ］を印加する。このように、Ｎ−領域１１と第１の電極１７とに第１の電圧を印加すると共に、Ｐ型Ｗｅｌｌ領域２と第２の電極２４とに第１の電圧とは異なる第２の電圧を印加する。これにより、図２（ｂ）に示したように、第１のキャパシタ１１０と、第２のキャパシタ１２０と、第３のキャパシタ１３０及び第４のキャパシタ１４０を全て並列に接続することができる。
【００３７】
（第１実施形態の効果）
本発明の第１実施形態によれば、第１の電極１７の上面及び下面だけでなく、その側面にもキャパシタを備えることができる。これにより、シリコン基板１上においてキャパシタが占める面積の増大を抑えつつ、キャパシタ全体の容量を増やすことができる。即ち、シリコン基板１上において、単位面積当たりのキャパシタの容量を増やすことができる。
【００３８】
また、第１のキャパシタ１１０、第２のキャパシタ１２０、第３のキャパシタ１３０、第４のキャパシタ１４０を全て並列に接続することができる。これにより、大容量のキャパシタを実現することができる。
また、半導体装置１００では、第１の電極１７の厚さｔを、スペーシングＳの１／２倍以上の大きさとすることが好ましい。これにより、第１の電極１７の側面の面積を増やすことができ、この側面に形成されるキャパシタの容量を増やすことができる。容量増大の効果がより顕著となる。
【００３９】
（変形例）
上記の第１実施形態では、「第１導電型」がＰ型であり、「第２導電型」がＮ型である場合を例示した。しかしながら、本発明では、「第１導電型」がＮ型であり、「第２導電型」がＰ型であってもよい。このような場合であっても、上記の第１実施形態と同様の効果を奏する。この点は、後述の第２、第３実施形態においても同じである。
（２）第２実施形態
上記の第１実施形態では、第１の電極１７は平面視でＹ方向に向かうストライプ状に形成されている場合を示した。しかしながら、本発明において、第１の電極１７の平面視による形状（以下、平面形状という。）と配置はこれに限られることはない。第２実施形態では、隣接領域５の平面形状が正方形であり、これらがＸ方向及びＹ方向にそれぞれ一定の間隔で配置されている場合の例を説明する。
【００４０】
（構成）
図５（ａ）及び（ｂ）は、本発明の第２実施形態に係る半導体装置２００の構成例を示す平面図と断面図である。図５（ｂ）は図５（ａ）をＸ５−Ｘ´５線で切断して拡大した断面図である。なお、図５（ａ）では、半導体装置２００の内部での重なり具合を示すために、第２の電極２４の一部を省いて、その下方に位置する第１の電極１７を露出して示している。また、この露出している第１の電極１７の一部をさらに省いて、その下方に位置するＮ−領域１１を露出して示している。
【００４１】
図５（ａ）及び（ｂ）に示すように、この半導体装置２００では、Ｎ−領域１１の平面形状は格子状である。また、隣接領域５は複数設けられており、その各々がＮ−領域１１によって平面視で囲まれている。さらに、第１の電極１７はＮ−領域１１上に形成されている。第１の電極の平面形状も、Ｎ−領域１１と同様、格子状である。
図１（ａ）〜（ｃ）に示した半導体装置１００と同様に、この半導体装置２００も、第１〜第４のキャパシタを備える。即ち、Ｎ−領域１１と第１の誘電体膜１５及び第１の電極１７により、第１のキャパシタ１１０が構成されている。また、第１の電極１７と第２の誘電体膜１９及び第２の電極２４により、第２のキャパシタ１２０が構成されている。さらに、第１の電極１７と第３の誘電体膜２１及び第２の電極２４により、第３のキャパシタ１３０が構成されている。また、Ｐ型の隣接領域５と第４の誘電体膜２３及び第２の電極２４により、第４のキャパシタ１４０が構成されている。
【００４２】
このように、半導体装置２００は、第１の電極１７の上面及び下面だけでなく、その側面にもキャパシタを備える。このため、半導体装置２００は、上下の縦方向にのみキャパシタを備えるような半導体装置と比べて、キャパシタ全体の容量を増やすことができる。
また、この半導体装置２００においても、第１の電極１７の厚さが一定の条件を満たすとき、容量増大の効果がより顕著となる。
【００４３】
例えば、図５（ｂ）に示すように、格子間の距離（即ち、スペーシング）をＳとする。このスペーシングＳは、隣接領域５の平面形状である正方形の一辺の長さでもある。さらに、第１の電極１７の厚さをｔとする。また、第３の誘電体膜２１の膜容量をＣ３とし、第４の誘電体膜２３の膜容量をＣ４とする。このとき、下記の式（２）が成立すれば、第３のキャパシタ１３０の容量は第４のキャパシタ１４０の容量を上回る。このため、従来例のみならず、後述の参考例（図９参照。）に対しても、半導体装置２００の優位性が顕著となる。
Ｃ４・Ｓ２＜４・Ｃ３・Ｓ・ｔ
Ｓ２＜４ ・（Ｃ３／Ｃ４）・Ｓ・ｔ
Ｓ＜４ ・（Ｃ３／Ｃ４）・ｔ …（２）
Ｃ３≒Ｃ４であれば、式（２）は式（２）´で示される。
Ｓ＜４・ｔ …（２）´
つまり、半導体装置２００において、第１の電極１７の厚さｔを、スペーシングＳの１／４倍以上の大きさとする。これにより、容量増大の効果がより顕著となる。
【００４４】
また、この半導体装置２００でも、例えば図２（ａ）に示したように電圧を印加することができる。これにより、キャパシタ１１０、１２０、１３０、１４０を全て並列に接続することができる。なお、半導体装置２００の製造方法は、半導体装置１００の製造方法と同じである（図３（ａ）〜図４（ｃ）参照。）。
【００４５】
（第２実施形態の効果）
本発明の第２実施形態によれば、第１実施形態と同様の効果を奏する。さらに、第１の電極１７の側面の数を増やすことができ、側面の面積を増やすことができる。このため、シリコン基板１上において、単位面積当たりのキャパシタの容量をさらに増やすことが可能である。
例えば、半導体装置２００では、第１の電極１７の厚さｔは、スペーシングＳの１／４倍以上の大きさであれば足りる。第１の電極１７を過度に厚膜化したりスペーシングＳを過度に小さくしたりするなど、加工上の難易度を高めなくても、第１の電極１７の側面の面積を増やすことができ、容量増大の効果を顕著に示すことができる。
【００４６】
（変形例）
なお、上記の第２実施形態では、Ｎ−領域１１上に第１の電極１７が配置され、隣接領域５上に第２の電極２４が配置されている場合を例示した。しかしながら、上述したように、この第２実施形態においても、第１の電極１７が隣接領域５上に位置し、第２の電極２４がＮ−領域１１上に位置していてもよい。即ち、半導体装置２００は、図６（ａ）及び（ｂ）に示すような形態であってもよい。このような場合であっても、図５（ａ）及び（ｂ）に示した半導体装置２００と容量上は同じ効果を奏する。製造プロセス上は、図６（ａ）及び（ｂ）に示す半導体装置２００の方が工程短縮の効果がある。
【００４７】
（３）第３実施形態
上記の第２実施形態では、複数の隣接領域５の各々が互いに離れて配置されている場合を示した。しかしながら、本発明において、複数の隣接領域５の配置はこれに限定されるものではない。第３実施形態では、複数の隣接領域５の各々が、その頂点位置で互いに接するように配置されている場合の例を説明する。
（構成）
図６（ａ）及び（ｂ）は、本発明の第３実施形態に係る半導体装置３００の構成例を示す平面図と断面図である。図６（ｂ）は図６（ａ）をＸ６−Ｘ´６線で切断して拡大した断面図である。なお、図６（ａ）では、半導体装置３００の内部での重なり具合を示すために、第２の電極２４の一部を省いて、その下方に位置する第１の電極１７を露出して示している。また、この露出している第１の電極１７の一部をさらに省いて、その下方に位置するＮ−領域１１を露出して示している。
【００４８】
図６（ａ）及び（ｂ）に示すように、この半導体装置３００において、隣接領域５はシリコン基板１に複数設けられている。これら複数の隣接領域５は、平面視でＸ方向に一定の間隔で配置されると共に、Ｙ方向にも一定の間隔で配置されている。複数の隣接領域５の各々の平面形状は例えば正方形である。
また、この半導体装置３００では、複数の隣接領域５の各々が、正方形の４つの頂点位置のうちの一か所又は２か所で、隣り合う他の隣接領域５と互いに接するように配置されている。この隣接領域５を平面視で囲むように、Ｎ−領域１１はシリコン基板１に設けられている。このＮ−領域１１上に第１の誘電体膜１５を介して第１の電極１７が設けられている。Ｎ−領域１１と同様に、第１の電極１７は平面視で隣接領域５を囲むように配置されている。
【００４９】
この半導体装置３００においても、第１実施形態で説明した半導体装置１００や、第２実施形態で説明した半導体装置２００と同様に、第１〜第４のキャパシタを備える。即ち、Ｎ−領域１１と第１の誘電体膜１５及び第１の電極１７により、第１のキャパシタ１１０が構成されている。また、第１の電極１７と第２の誘電体膜１９及び第２の電極２４により、第２のキャパシタ１２０が構成されている。さらに、第１の電極１７と第３の誘電体膜２１及び第２の電極２４により、第３のキャパシタ１３０が構成されている。また、隣接領域５と第４の誘電体膜２３及び第２の電極２４により、第４のキャパシタ１４０が構成されている。
【００５０】
このように、半導体装置３００は、第１の電極１７の上面及び下面だけでなく、その側面にもキャパシタを備える。このため、半導体装置３００は、上下の縦方向にのみキャパシタを備えるような半導体装置と比べて、キャパシタ全体の容量を増やすことができる。
また、この半導体装置３００においても、第１の電極１７の厚さが一定の条件を満たすとき、容量増大の効果がより顕著となる。具体的には、上記の式（２）、又は式（２）´が成立すれば、従来例のみならず、後述の参考例（図９参照。）に対しても、半導体装置３００の優位性が顕著となる。
【００５１】
また、この半導体装置３００においても、例えば図２（ａ）に示したように電圧を印加することができる。これにより、キャパシタ１１０、１２０、１３０、１４０を全て並列に接続することができる。なお、半導体装置３００の製造方法は、半導体装置１００の製造方法と同じである（図３（ａ）〜図４（ｃ）参照。）。
【００５２】
（第３実施形態の効果）
本発明の第３実施形態によれば、第２実施形態と同様の効果を奏する。さらに、隣接領域５をより密に配置することができる。このため、第１の電極１７の側面の数をさらに増やすことができ、側面の面積をさらに増やすことができる。
（変形例）
なお、上記の第３実施形態では、Ｎ−領域１１上に第１の電極１７が配置され、隣接領域５上に第２の電極２４が配置されている場合を例示した。しかしながら、上述したように、この第３実施形態においても、第１の電極１７が隣接領域５上に位置し、第２の電極２４がＮ−領域１１上に位置していてもよい。即ち、半導体装置３００は、図８（ａ）及び（ｂ）に示すような形態であってもよい。このような場合であっても、図７（ａ）及び（ｂ）に示した半導体装置３００と容量上は同じ効果を奏する。製造プロセス上は、図８（ａ）及び（ｂ）に示す半導体装置３００の方が工程短縮の効果がある。
【００５３】
（４）効果の検証
次に、本発明の効果を検証した結果について説明する。
（第１の検証）
図９は、従来例と、参考例及び本発明の一例とを比較した図である。図９に示すように、従来例に係るキャパシタの構造（以下、従来構造ともいう。）は、ＰｏｌｙＳｉ−１と、シリコン酸化膜と、ＰｏｌｙＳｉ−２とが積層された構造である。ここで、シリコン酸化膜の膜厚を２００Åとしたとき、キャパシタの容量値は１．７３［ｆＦ／μｍ２］となる。従って、従来構造で２００ｐＦの容量値を得るためには、Ｓｉ基板上において１１６０００［μｍ２］の面積が必要である。
【００５４】
また、参考例に係るキャパシタの構造（以下、参考構造ともいう。）は、Ｓｉ基板（Ｎ−）上に第１のシリコン酸化膜と、ＰｏｌｙＳｉ−１と、第２のシリコン酸化膜と、ＰｏｌｙＳｉ−２とが積層された構造である。また、Ｓｉ基板と第１のシリコン酸化膜とＰｏｌｙＳｉ−１とにより第１のキャパシタが構成され、ＰｏｌｙＳｉ−１と第２のシリコン酸化膜とＰｏｌｙＳｉ−２とにより第２のキャパシタが構成されている。そして、第１のキャパシタと第２のキャパシタとが並列に接続された構造である。
【００５５】
ここで、第１、第２のシリコン酸化膜を２００Åとしたとき、キャパシタの容量値は３．４６［ｆＦ／μｍ２］となる。また、この構造で２００ｐＦの容量値を得るためには５８０００［μｍ２］の面積が必要である。従って、参考構造で２００ｐＦの容量値を得るためには、Ｓｉ基板上において５８０００［μｍ２］の面積が必要である。従来構造と参考構造とが同一容量の場合、参考構造は従来構造の面積の約５０％で済むため、面積低減の効果がある。
【００５６】
一方、図９では、本発明の一例として、本発明の第３実施形態に係る半導体装置３００を示す。この半導体装置３００の構造（以下、レイアウト３ともいう。）において、第１の誘電体膜１５、第２の誘電体膜１９、第３の誘電体膜２１及び第４の誘電体膜２３をそれぞれ、厚さが２００Åのシリコン酸化膜に設定する。この場合、第１のキャパシタ１１０、第２のキャパシタ１２０、第３のキャパシタ１３０、第４のキャパシタ１４０を合わせたキャパシタ全体の容量値は、４．３６［ｆＦ／μｍ２］となる。従って、レイアウト３で２００ｐＦの容量値を得るためには、シリコン基板１上において４６０００［μｍ２］の面積が必要である。従来構造と参考構造、及びレイアウト３とが同一容量の場合、レイアウト３は従来構造の面積の約３９％で済む（即ち、６１％の面積の低減が可能である。）。よって、本発明の構造は、従来構造や参考構造と比較して、単位面積当たりの容量増大の効果（換言すれば、単位容量当たりの面積低減の効果）が顕著であることがわかる。
【００５７】
（第２の検証）
次に、本発明の第１実施形態に係る半導体装置１００の構造（以下、レイアウト１ともいう。）と、本発明の第２実施形態に係る半導体装置２００の構造（以下、レイアウト２ともいう。）と、レイアウト３とについて、単位面積当たりの容量増大の効果を比較した結果について説明する。
図１０は、第１の電極１７の膜厚ｔと、シリコン基板１上の単位面積当たりの容量値Ｃとの関係をシミュレーションした結果を示す図である。図１０の横軸は第１の電極１７の膜厚ｔ［μｍ］を示し、縦軸はシリコン基板１上の単位面積当たりの容量値Ｃ［ｆＦ／μｍ２］を示す。なお、参考例では、ＰｏｌｙＳｉ−１が第１の電極に相当する。
図１０に示すシミュレーションでは、レイアウト１〜３において、第１の電極１７の幅（即ち、隣接領域５に挟まれている部分の長さ）と、第１の電極１７間の距離（即ち、スペーシング）Ｓとをそれぞれ０．５［μｍ］に設定した。また、第１の誘電体膜１５、第２の誘電体膜１９、第３の誘電体膜２１及び第４の誘電体膜２３の膜容量値をそれぞれ１．７２［ｆＦ／μｍ２］に設定した。同様に、参考例についても、ＰｏｌｙＳｉ−１の幅を０．５［μｍ］に設定した。また、第１のシリコン酸化膜と第２のシリコン酸化膜の膜容量値をそれぞれ、１．７２［ｆＦ／μｍ２］に設定した。
【００５８】
図１０に示すように、レイアウト１〜３では、単位面積当たりの容量値Ｃは膜厚ｔに依存することが確認された。膜厚ｔを大きくするほど容量値Ｃが増えることが確認された。また、膜厚ｔに対する容量値Ｃの傾きは、レイアウト１〜３でほぼ同じであった。これに対し、参考例では、容量値Ｃの膜厚依存性は確認されなかった。即ち、ＰｏｌｙＳｉ−１の膜厚を変化させた場合でも、容量値Ｃは一定であった。このシミュレーションでは、レイアウト３、レイアウト２、レイアウト１の順で容量値Ｃが大きいことが確認された。
【００５９】
（第３の検証）
図１１は、スペーシングＳと、シリコン基板１上の単位面積当たりの容量値Ｃとの関係をシミュレーションした結果を示す図である。図１１の横軸はスペーシングＳ［μｍ］を示し、縦軸はシリコン基板１上の単位面積当たりの容量値Ｃ［ｆＦ／μｍ２］を示す。
図１１に示すシミュレーションでは、レイアウト１〜３において、第１の電極１７の幅と、スペーシングＳとをそれぞれ同じ値に設定した。また、第１の電極１７の厚さｔを０．３５［μｍ］に設定した。また、第１の誘電体膜１５、第２の誘電体膜１９、第３の誘電体膜２１及び第４の誘電体膜２３の膜容量値をそれぞれ１．７２［ｆＦ／μｍ２］に設定した。同様に、参考例についても、ＰｏｌｙＳｉ−１の幅と、スペーシング（隣り合うＰｏｌｙＳｉ−１間の距離）とをそれぞれ同じ値に設定した。また、ＰｏｌｙＳｉ−１の厚さを０．３５［μｍ］に設定した。また、第１のシリコン酸化膜と第２のシリコン酸化膜の膜容量値をそれぞれ、１．７２［ｆＦ／μｍ２］に設定した。
【００６０】
図１１に示すように、レイアウト１〜３では、単位面積当たりの容量値ＣはスペーシングＳに依存することが確認された。スペーシングＳを大きくするほど容量値Ｃが減少することが確認された。また、スペーシングＳに対する容量値Ｃの傾きは、レイアウト１〜３でほぼ同じであった。これに対し、参考例では、容量値Ｃのスペーシング依存性は確認されなかった。即ち、隣り合うＰｏｌｙＳｉ−１間の距離を変化させた場合でも、容量値Ｃは一定であった。このシミュレーションでも、レイアウト３、レイアウト２、レイアウト１の順で容量値Ｃが大きいことが確認された。
【符号の説明】
【００６１】
１ シリコン基板
２ Ｐ型ウェル領域
３、４ シリコン酸化膜
５ 隣接領域
１１ Ｎ−領域
１５ 第１の誘電体膜
１７ 第１の電極
１９ 第２の誘電体膜
２１ 第３の誘電体膜
２３ 第４の誘電体膜
２４ 第２の電極
１００、２００、３００ 半導体装置
１１０ 第１のキャパシタ
１２０ 第２のキャパシタ
１３０ 第３のキャパシタ
１４０ 第４のキャパシタ
【技術分野】
【０００１】
本発明は、キャパシタを備える半導体装置に関する。
【背景技術】
【０００２】
この種の従来技術としては、例えば特許文献１に開示されたものがある。即ち、この特許文献１の図８（ａ）には、半導体基板上に形成されたＬＯＣＯＳ膜上において、第１ポリシリコン膜からなる下層電極と、ＯＮＯ膜からなる誘電体層と、第２ポリシリコン膜からなる上層電極とが積層された構造のキャパシタが開示されている。ここで、ＯＮＯ膜とは、シリコン窒化膜（Ｓｉ３Ｎ４膜）を上下２層のシリコン酸化膜（ＳｉＯ２膜）で挟んだ３層構造の積層膜のことである。
【０００３】
また、この特許文献１の図８（ｂ）には、半導体基板に形成された不純物拡散領域をキャパシタの下層電極とし、この上にＯＮＯ膜からなる誘電体層と、第２ポリシリコン膜からなる上層電極とが積層された構造のキャパシタが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１７４２３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、半導体基板上においてキャパシタが占める面積は依然として大きい。また、キャパシタの容量も十分に高いとはいえない場合がある。従って、キャパシタの面積と容量とに関してさらなる改善の余地があった。
そこで、この発明は、このような事情に鑑みてなされたものであって、半導体基板上においてキャパシタが占める面積の増大を抑えつつ、キャパシタ全体の容量を増やすことを可能とした半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００６】
[態様１] 上記課題を解決するために、本発明の一態様に係る半導体装置は、キャパシタを備える半導体装置であって、第１導電型の半導体層と、前記半導体層に設けられた第２導電型の不純物拡散領域と、前記不純物拡散領域上に設けられた第１の誘電体膜と、前記第１の誘電体膜上に設けられた第１の電極と、前記第１の電極の上面に設けられた第２の誘電体膜と、前記第１の電極の側面に設けられた第３の誘電体膜と、前記半導体層の前記不純物拡散領域に隣接する隣接領域上に設けられた第４の誘電体膜と、前記第２の誘電体膜と前記第３の誘電体膜及び前記第４の誘電体膜を覆うように前記半導体層の上方に設けられた第２の電極と、を有することを特徴とする。
このような構成であれば、第１の電極の上面及び下面だけでなく、その側面にもキャパシタを備えることができる。これにより、半導体基板上においてキャパシタが占める面積の増大を抑えつつ、キャパシタ全体の容量を増やすことができる。即ち、半導体基板上において、単位面積当たりのキャパシタの容量を増やすことができる。なお、本発明の「第１導電型」はＰ型又はＮ型の一方であり、「第２導電型」はＰ型又はＮ型の他方である。「半導体層」としては、例えば、後述するシリコン基板１又はＰ型ウェル領域２が該当する。「不純物拡散領域」としては、例えば、後述するＮ−領域１１が該当する。「不純物拡散領域に隣接する隣接領域」としては、例えば、後述する隣接領域５が該当する。
【０００７】
[態様２] また、上記の半導体装置において、前記キャパシタは、前記不純物拡散領域と前記第１の誘電体膜及び前記第１の電極により構成される第１のキャパシタと、前記第１の電極と前記第２の誘電体膜及び前記第２の電極により構成される第２のキャパシタと、前記第１の電極と前記第３の誘電体膜及び前記第２の電極により構成される第３のキャパシタと、前記半導体層と前記第４の誘電体膜及び前記第２の電極により構成される第４のキャパシタと、を含み、前記不純物拡散領域と前記第２の電極とに第１の電圧が印加され、前記半導体層と前記第１の電極とに前記第１の電圧とは異なる大きさの第２の電圧が印加されることを特徴としてもよい。
このような構成であれば、第１のキャパシタと、第２のキャパシタと、第３のキャパシタ及び第４のキャパシタを全て並列に接続することができる。これにより、大容量のキャパシタを実現することができる。
【０００８】
[態様３] また、上記の半導体装置において、前記第１の電極は、平面視で第１の方向にそれぞれ延設されると共に、前記第１の方向と平面視で交差する第２の方向において一定の間隔で複数配置されており、前記第１の電極の厚さは、前記第２の方向で隣り合う前記第１の電極間の距離の１／２倍以上の大きさであることを特徴としてもよい。このような構成であれば、第１の電極の側面の面積を増やすことができ、この側面に形成されるキャパシタの容量を増やすことができる。これにより、半導体基板上において、単位面積当たりのキャパシタの容量をさらに増やすことが可能となる。ここで、「第１の方向」としては、例えば、後述するＹ方向が該当する。「第２の方向」としては、例えば、後述するＸ方向が該当する。
【０００９】
[態様４] また、上記の半導体装置において、前記隣接領域は、前記不純物拡散領域により平面視で囲まれており、前記隣接領域の平面視による形状は正方形であり、前記第１の電極の厚さは、前記正方形の一辺の長さの１／４倍以上の大きさであることを特徴としてもよい。このような構成であれば、第１の電極の側面の面積を増やすことができ、この側面に形成されるキャパシタの容量を増やすことができる。これにより、半導体基板上において、単位面積当たりのキャパシタの容量をさらに増やすことが可能となる。
[態様５] また、上記の半導体装置において、前記キャパシタは前記隣接領域を複数有し、前記複数の隣接領域は、平面視で第１の方向に一定の間隔で配置されると共に、前記第１の方向と平面視で交差する第２の方向にも一定の間隔で配置されていることを特徴としてもよい。このような構成であれば、第１の電極の側面の数と面積を増やすことができる。
【００１０】
[態様６] また、上記の半導体装置において、前記複数の隣接領域の各々は、前記正方形の４つの頂点位置のうちの一か所又は２か所で、隣り合う他の前記第２の不純物拡散領域と互いに接するように配置されていることを特徴としてもよい。このような構成であれば、第１の電極の側面を密に配置することができる。これにより、第１の電極の側面の数と面積をさらに増やすことができる。
【００１１】
[態様７] 本発明の別の態様に係る半導体装置は、キャパシタを備える半導体装置であって、第１導電型の半導体層と、前記半導体層上に設けられた第１の誘電体膜と、前記第１の誘電体膜上に設けられた第１の電極と、前記第１の電極の上面に設けられた第２の誘電体膜と、前記第１の電極の側面に設けられた第３の誘電体膜と、前記半導体層のうちの前記第1の電極の直下の位置に隣接して設けられた第２導電型の不純物拡散領域と、前記不純物拡散領域上に設けられた第４の誘電体膜と、前記第２の誘電体膜と前記第３の誘電体膜及び前記第４の誘電体膜を覆うように前記半導体層の上方に設けられた第２の電極と、を有することを特徴とする。このような構成であれば、上記の態様１と同様の効果を奏する。
【００１２】
[態様８] また、上記の半導体装置において、前記キャパシタは、前記半導体層と前記第１の誘電体膜及び前記第１の電極により構成される第１のキャパシタと、前記第１の電極と前記第２の誘電体膜及び前記第２の電極により構成される第２のキャパシタと、前記第１の電極と前記第３の誘電体膜及び前記第２の電極により構成される第３のキャパシタと、前記不純物拡散領域と前記第４の誘電体膜及び前記第２の電極により構成される第４のキャパシタと、を含み、前記不純物拡散領域と前記第１の電極とに第１の電圧が印加され、前記半導体層と前記第２の電極とに前記第１の電圧とは異なる大きさの第２の電圧が印加されることを特徴としてもよい。このような構成であれば、上記の態様２と同様の効果を奏する。
【００１３】
[態様９] また、上記の半導体装置において、前記第１の電極は、平面視で第１の方向にそれぞれ延設されると共に、前記第１の方向と平面視で交差する第２の方向において一定の間隔で複数配置されており、前記第１の電極の厚さは、前記第２の方向で隣り合う前記第１の電極間の距離の１／２倍以上の大きさであることを特徴としてもよい。このような構成であれば、上記の態様３と同様の効果を奏する。
【００１４】
[態様１０] また、上記の半導体装置において、前記不純物拡散領域は、前記第１の電極により平面視で囲まれており、前記不純物拡散領域の平面視による形状は正方形であり、前記第１の電極の厚さは、前記正方形の一辺の長さの１／４倍以上の大きさであることを特徴としてもよい。このような構成であれば、上記の態様４と同様の効果を奏する。
[態様１１] また、上記の半導体装置において、前記キャパシタは前記不純物拡散領域を複数有し、前記複数の不純物拡散領域は、平面視で第１の方向に一定の間隔で配置されると共に、前記第１の方向と平面視で交差する第２の方向にも一定の間隔で配置されていることを特徴としてもよい。このような構成であれば、上記の態様５と同様の効果を奏する。
【００１５】
[態様１２] また、上記の半導体装置において、前記複数の不純物拡散領域の各々は、前記正方形の４つの頂点位置のうちの一か所又は２か所で、隣り合う他の前記不純物拡散領域と互いに接するように配置されていることを特徴としてもよい。このような構成であれば、上記の態様６と同様の効果を奏する。
【発明の効果】
【００１６】
本発明によれば、第１の電極の上面及び下面だけでなく、その側面にもキャパシタを備えることができる。これにより、半導体基板上においてキャパシタが占める面積の増大を抑えつつ、キャパシタ全体の容量を増やすことができる。
【図面の簡単な説明】
【００１７】
【図１】第１実施形態に係る半導体装置１００の構成例を示す図。
【図２】半導体装置１００における電圧の印加状態の一例を示す断面図と、回路図。
【図３】半導体装置１００の製造方法の一例を示す図（その１）。
【図４】半導体装置１００の製造方法の一例を示す図（その２）。
【図５】第２実施形態に係る半導体装置２００の構成例を示す図。
【図６】第２実施形態に係る半導体装置２００の他の構成例を示す図。
【図７】第３実施形態に係る半導体装置３００の構成例を示す図。
【図８】第３実施形態に係る半導体装置３００の他の構成例を示す図。
【図９】従来例及び参考例と、本発明の一例とを比較した図。
【図１０】第１の電極１７の膜厚ｔと、単位面積当たりの容量値Ｃとの関係をシミュレーションした結果を示す図。
【図１１】スペーシングＳと、単位面積当たりの容量値Ｃとの関係をシミュレーションした結果を示す図。
【発明を実施するための形態】
【００１８】
以下、本発明による実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する場合もある。
（１）第１実施形態
（構成）
まず始めに、半導体装置の構成について説明する。
図１（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置１００の構成例を示す平面図と断面図である。図１（ｂ）は図１（ａ）をＸ１−Ｘ´１線で切断して拡大した断面図であり、図１（ｃ）は図１（ａ）をＹ１−Ｙ´１線で切断して拡大した断面図である。なお、図１（ａ）では、半導体装置１００の内部での重なり具合を示すために、第２の電極２４の一部を省いて、その下方に位置する第１の電極１７を露出して示している。また、この露出している第１の電極１７の一部をさらに省いて、その下方に位置するＮ−領域１１を露出して示している。
【００１９】
図１（ａ）〜（ｃ）に示すように、この半導体装置１００は、Ｐ型のシリコン基板（即ち、Ｐｓｕｂ）１に設けられたＮ型不純物拡散領域（Ｎ−領域）１１と、Ｎ−領域１１上に設けられた第１の誘電体膜１５と、第１の誘電体膜１５上に設けられた第１の電極１７と、第１の電極１７の上面に設けられた第２の誘電体膜１９と、第１の電極１７の側面に設けられた第３の誘電体膜２１と、シリコン基板１のうちのＮ−領域１１に隣接する領域（即ち、隣接領域）５上に設けられた第４の誘電体膜２３と、シリコン基板１の上方に設けられて、第１の誘電体膜１５と、第２の誘電体膜１９と、第３の誘電体膜２１と、第４の誘電体膜２３とを連続して覆う第２の電極２４と、を有する。
【００２０】
図１（ａ）〜（ｃ）に示したように、Ｎ−領域１１は、平面視でＹ方向に延設されている。また、Ｎ−領域１１は、Ｙ方向と平面視で直交するＸ方向において、一定の間隔で複数配置されている。Ｙ方向において、隣り合うＮ−領域１１の間に、Ｐ型の隣接領域５が配置されている。また、Ｎ−領域１１上に位置する第１の電極１７も平面視でＹ方向に延設されており、Ｘ方向において一定の間隔で複数配置されている。即ち、第１の電極１７は平面視でＹ方向に向かうストライプ状に形成されている。
【００２１】
第１の誘電体膜１５と、第２の誘電体膜１９と、第３の誘電体膜２１及び第４の誘電体膜２３は、例えば、シリコン酸化膜（ＳｉＯ２膜）、シリコン窒化膜（Ｓｉ３Ｎ４膜）又はシリコン酸化窒化膜（ＳｉＯＮ膜）などの絶縁膜でそれぞれ構成されている。又は、第１の誘電体膜１５と、第２の誘電体膜１９と、第３の誘電体膜２１及び第４の誘電体膜２３は、例えば、シリコン窒化膜を上下２層のシリコン酸化膜で挟んだ３層構造の積層膜（即ち、ＯＮＯ膜）でそれぞれ構成されていてもよい。或いは、第１の誘電体膜１５と、第２の誘電体膜１９と、第３の誘電体膜２１及び第４の誘電体膜２３は、例えば、二酸化チタン（ＴｉＯ２）、五酸化タンタル（Ｔａ２Ｏ５）又はストロンチウム・チタン酸化物（ＳｒＴｉＯ３）などの高誘電体膜でそれぞれ構成されていてもよい。
【００２２】
第１の誘電体膜１５と、第２の誘電体膜１９と、第３の誘電体膜２１及び第４の誘電体膜２３は、互いに同一種類の膜で構成されていてもよいし、異なる種類の膜で構成されていてもよい。
第１の電極と第２の電極は、例えばポリシリコン膜で構成されている。このポリシリコン膜には、リン若しくはヒ素等のＮ型不純物、又は、ボロン等のＰ型不純物が添加されており、導電膜となっている。以下、導電性を有するポリシリコン膜を、導電性ポリシリコン膜ともいう。
【００２３】
ところで、この半導体装置１００では、Ｎ−領域１１と第１の誘電体膜１５及び第１の電極１７により第１のキャパシタ１１０が構成されている。また、第１の電極１７と、第２の誘電体膜１９及び第２の電極２４により第２のキャパシタ１２０が構成されている。さらに、第１の電極１７と、第３の誘電体膜２１及び第２の電極２４により第３のキャパシタ１３０が構成されている。また、Ｐ型のシリコン基板１の一部である隣接領域５と、第４の誘電体膜２３及び第２の電極２４により、第４のキャパシタ１４０が構成されている。
【００２４】
このように、半導体装置１００は、第１の電極１７の上面及び下面だけでなく、その側面にもキャパシタを備える。即ち、この半導体装置１００は、上下の縦方向だけではなく、左右の横方向にもキャパシタも備える。このため、半導体装置１００は、上下の縦方向にのみキャパシタを備えるような半導体装置と比べて、キャパシタ全体の容量を増やすことができる。
【００２５】
また、この半導体装置１００では、第１の電極１７の厚さが一定の条件を満たすとき、容量増大の効果がより顕著となる。
例えば、図１（ａ）に示すように、第１の電極１７のＹ方向における長さ（即ち、延設方向の長さ）をＷとする。また、図１（ｂ）に示すように、Ｘ方向において隣り合う一対の第１の電極１７間の距離（以下、スペーシングともいう。）をＳとする。さらに、第１の電極１７の厚さをｔとする。また、第３の誘電体膜２１の単位面積当たりの容量（即ち、膜容量）をＣ３とし、第４の誘電体膜２３の膜容量をＣ４とする。このとき、下記の式（１）が成立すれば、第３のキャパシタ１３０の容量は第４のキャパシタ１４０の容量を上回る。このため、従来例のみならず、後述の参考例（図９参照。）に対しても、半導体装置１００の優位性が顕著となる。
Ｃ４・Ｓ・Ｗ＜２・Ｃ３・ｔ・Ｗ
Ｓ＜２・（Ｃ３／Ｃ４）・ｔ …（１）
Ｃ３≒Ｃ４であれば、式（１）は式（１）´で示される。
Ｓ＜２・ｔ …（１）´
つまり、半導体装置１００において、第１の電極１７の厚さｔを、スペーシングＳの１／２倍以上の大きさとする。これにより、容量増大の効果がより顕著となる。
【００２６】
なお、Ｃ３≒Ｃ４の場合としては、例えば、第３の誘電体膜２１と第４の誘電体膜２３が同一種類の膜で、且つ、設計上の厚さが同一である場合が挙げられる。
また、この半導体装置１００では、キャパシタ１１０、１２０、１３０、１４０が全て並列接続となるように、電圧を印加することが可能である。
【００２７】
図２（ａ）及び（ｂ）は、半導体装置１００における電圧の印加状態の一例を示す断面図と、回路図である。図２（ａ）に示すように、この例では、Ｎ−領域１１と第２の電極２４とに＋１［Ｖ］を印加する。また、Ｐ型のシリコン基板１と第１の電極１７とに０［Ｖ］を印加する。このように、Ｎ−領域１１と第２の電極２４とに第１の電圧を印加すると共に、Ｐ型のシリコン基板１と第１の電極１７とに第１の電圧とは異なる第２の電圧を印加する。これにより、図２（ｂ）に示すように、キャパシタ１１０、１２０、１３０、１４０を全て並列に接続することができる。キャパシタ１１０、１２０、１３０、１４０のうちの少なくとも一部が直列に接続される場合と比べて、キャパシタ全体の容量を増やすことができ、大容量のキャパシタを実現することができる。尚、Ｎ−領域１１とＰ型のシリコン基板１との接合容量は、後述の通り絶縁容量全体に対して無視できる程度である。
【００２８】
（製造方法）
次に、半導体装置の製造方法について説明する。
図３（ａ）〜図４（ｃ）は、本発明の第１実施形態に係る半導体装置１００の製造方法の一例を示す工程図である。
図３（ａ）に示すように、まず始めに、例えば単結晶でＰ型のシリコン基板１に、シリコン基板１と同極性の不純物を注入してＰ型ウェル領域（即ち、ＰＷｅｌｌ）２を形成する。このＰ型ウェル領域２の形成は、例えば、シリコン基板１の所望の領域上をレジストパターン等（図示せず）で覆う。そして、このレジストパターンをマスクにＰ型不純物であるボロンを８ｅ１２／ｃｍ２のドーズ量でイオン注入する。次に、レジストパターンを除去し、その後、１２００度で３時間の熱拡散を実施することにより形成する。
【００２９】
なお、Ｐ型ウェル領域２の形成は必須ではない。例えば、半導体基板としてＰ型のシリコン基板１を用いる場合は、回路の構成等によっては、Ｐ型ウェル領域２を必要としない場合がある。図１（ａ）〜（ｃ）、図２（ａ）、及び、後述の図５（ｂ）、図６（ｂ）、図７（ｂ）及び図８（ｂ）では、半導体基板としてＰ型のシリコン基板１を用いており、Ｐ型ウェル領域２を必要としない場合を示している。
【００３０】
次に、図３（ｂ）に示すように、シリコン基板１上にシリコン酸化膜３を形成する。シリコン酸化膜３の形成後の厚さは、例えば２０ｎｍ（２００Å）程度である。このシリコン酸化膜３の形成は、例えばドライ酸化又はウェット酸化の何れの方法を用いて行ってもよい。なお、このシリコン酸化膜３が、上述の第１の誘電体膜１５及び第４の誘電体膜２３に該当する。
【００３１】
次に、図４（ａ）において、第１の導電性ポリシリコン膜を例えば３５０ｎｍ堆積する。この第１の導電性ポリシリコン膜の形成方法は、例えばＣＶＤ法である。続いて、この第１の導電性ポリシリコン膜の第１の電極となる領域を図示しないレジストパターン等で覆う。そして、このレジストパターンをマスクに他の領域の第１の導電性ポリシリコン膜をドライエッチングにて除去する。これにより、隣接領域５上に第１の電極１７を形成する。
【００３２】
次に、この第１の電極１７をハードマスクに、Ｎ型不純物としてヒ素を５ｅ１１／ｃｍ２のドーズ量でイオン注入する。これにより、シリコン基板１にＮ−領域１１を形成する。なお、Ｎ−領域１１におけるＮ型不純物濃度は１〜３ｅ１６／ｃｍ３であり、Ｐ型ウェル領域２におけるＰ型不純物濃度と同程度である。この濃度であれば、Ｎ−領域１１とＰ型ウェル領域２とが形成する接合容量の電圧依存性は非常に小さく（０⇒１Ｖで、０．１ｆＦ／μｍ２以下の変化）、無視できる範囲である。
【００３３】
次に、図４（ｂ）に示すように、第１の電極１７の上面と側面とを熱酸化して、第１の電極１７の上面と側面とをシリコン酸化膜４で覆う。シリコン酸化膜４の形成後の厚さは、例えば２０ｎｍ（２００Å）程度である。なお、このシリコン酸化膜４のうちの第１の電極１７の上面を覆っている部分が、上述の第２の誘電体膜１９に該当する。また、このシリコン酸化膜４のうちの第１の電極１７の側面を覆っている部分が、上述の第３の誘電体膜２１に該当する。
【００３４】
続いて、例えばＣＶＤ法により第２の導電性ポリシリコン膜を形成する。これにより、図４（ｃ）に示すように、第１の電極１７の上面及び側面とをシリコン酸化膜４を介して覆い、且つ、Ｎ−領域１１をシリコン酸化膜３を介して覆う第２の電極２４を形成する。
これ以降の工程は図示しないが、例えば、層間絶縁膜の形成工程と、コンタクトホール、ビアホールの形成工程と、配線の形成工程等を例えば１回又は複数回行う。これにより、Ｎ−領域１１に電気的に接続する配線と、Ｐ型のシリコン基板１に電気的に接続する配線と、第１の電極１７に電気的に接続する配線と、第２の電極２４に電気的に接続する配線とをそれぞれ形成する。
【００３５】
このようにして、半導体装置１００が完成するが、図４（ｃ）に示す半導体装置１００と図１（ａ）〜（ｃ）に示した半導体装置１００とでは、Ｎ−領域１１に対する第１の電極１７の位置が異なっている。即ち、図４（ｃ）に示す半導体装置１００では、Ｐ型Ｗｅｌｌ領域２のうちの第１の電極１７の直下の位置に隣接してＮ−領域１１が設けられている。そして、Ｐ型Ｗｅｌｌ領域２と第１の誘電体膜１５及び第１の電極１７により第１のキャパシタ１１０が構成されている。また、第１の電極１７と、第２の誘電体膜１９及び第２の電極２４により第２のキャパシタ１２０が構成されている。さらに、第１の電極１７と、第３の誘電体膜２１及び第２の電極２４により第３のキャパシタ１３０が構成されている。また、Ｎ−領域１１と、第４の誘電体膜２３及び第２の電極２４により、第４のキャパシタ１４０が構成されている。
【００３６】
本発明の第１実施形態、及び、後述の第２、第３実施形態において、第１の電極１７の位置は、図１（ｂ）のようにＮ−領域１１上であっても、図４（ｃ）のように隣接領域５上であっても、容量上は同じ効果を奏する。製造プロセス上は、図４（ｃ）に示す半導体装置１００の方が工程短縮の効果がある。
また、図４（ｃ）の場合の電圧印加は、図２（ａ）に対して、第１の電極１７と第２の電極２４の電圧値が逆となる。即ち、図４（ｃ）の場合は、Ｎ−領域１１と第１の電極１７とに＋１［Ｖ］を印加する。また、Ｐ型Ｗｅｌｌ領域２と第２の電極２４とに０［Ｖ］を印加する。このように、Ｎ−領域１１と第１の電極１７とに第１の電圧を印加すると共に、Ｐ型Ｗｅｌｌ領域２と第２の電極２４とに第１の電圧とは異なる第２の電圧を印加する。これにより、図２（ｂ）に示したように、第１のキャパシタ１１０と、第２のキャパシタ１２０と、第３のキャパシタ１３０及び第４のキャパシタ１４０を全て並列に接続することができる。
【００３７】
（第１実施形態の効果）
本発明の第１実施形態によれば、第１の電極１７の上面及び下面だけでなく、その側面にもキャパシタを備えることができる。これにより、シリコン基板１上においてキャパシタが占める面積の増大を抑えつつ、キャパシタ全体の容量を増やすことができる。即ち、シリコン基板１上において、単位面積当たりのキャパシタの容量を増やすことができる。
【００３８】
また、第１のキャパシタ１１０、第２のキャパシタ１２０、第３のキャパシタ１３０、第４のキャパシタ１４０を全て並列に接続することができる。これにより、大容量のキャパシタを実現することができる。
また、半導体装置１００では、第１の電極１７の厚さｔを、スペーシングＳの１／２倍以上の大きさとすることが好ましい。これにより、第１の電極１７の側面の面積を増やすことができ、この側面に形成されるキャパシタの容量を増やすことができる。容量増大の効果がより顕著となる。
【００３９】
（変形例）
上記の第１実施形態では、「第１導電型」がＰ型であり、「第２導電型」がＮ型である場合を例示した。しかしながら、本発明では、「第１導電型」がＮ型であり、「第２導電型」がＰ型であってもよい。このような場合であっても、上記の第１実施形態と同様の効果を奏する。この点は、後述の第２、第３実施形態においても同じである。
（２）第２実施形態
上記の第１実施形態では、第１の電極１７は平面視でＹ方向に向かうストライプ状に形成されている場合を示した。しかしながら、本発明において、第１の電極１７の平面視による形状（以下、平面形状という。）と配置はこれに限られることはない。第２実施形態では、隣接領域５の平面形状が正方形であり、これらがＸ方向及びＹ方向にそれぞれ一定の間隔で配置されている場合の例を説明する。
【００４０】
（構成）
図５（ａ）及び（ｂ）は、本発明の第２実施形態に係る半導体装置２００の構成例を示す平面図と断面図である。図５（ｂ）は図５（ａ）をＸ５−Ｘ´５線で切断して拡大した断面図である。なお、図５（ａ）では、半導体装置２００の内部での重なり具合を示すために、第２の電極２４の一部を省いて、その下方に位置する第１の電極１７を露出して示している。また、この露出している第１の電極１７の一部をさらに省いて、その下方に位置するＮ−領域１１を露出して示している。
【００４１】
図５（ａ）及び（ｂ）に示すように、この半導体装置２００では、Ｎ−領域１１の平面形状は格子状である。また、隣接領域５は複数設けられており、その各々がＮ−領域１１によって平面視で囲まれている。さらに、第１の電極１７はＮ−領域１１上に形成されている。第１の電極の平面形状も、Ｎ−領域１１と同様、格子状である。
図１（ａ）〜（ｃ）に示した半導体装置１００と同様に、この半導体装置２００も、第１〜第４のキャパシタを備える。即ち、Ｎ−領域１１と第１の誘電体膜１５及び第１の電極１７により、第１のキャパシタ１１０が構成されている。また、第１の電極１７と第２の誘電体膜１９及び第２の電極２４により、第２のキャパシタ１２０が構成されている。さらに、第１の電極１７と第３の誘電体膜２１及び第２の電極２４により、第３のキャパシタ１３０が構成されている。また、Ｐ型の隣接領域５と第４の誘電体膜２３及び第２の電極２４により、第４のキャパシタ１４０が構成されている。
【００４２】
このように、半導体装置２００は、第１の電極１７の上面及び下面だけでなく、その側面にもキャパシタを備える。このため、半導体装置２００は、上下の縦方向にのみキャパシタを備えるような半導体装置と比べて、キャパシタ全体の容量を増やすことができる。
また、この半導体装置２００においても、第１の電極１７の厚さが一定の条件を満たすとき、容量増大の効果がより顕著となる。
【００４３】
例えば、図５（ｂ）に示すように、格子間の距離（即ち、スペーシング）をＳとする。このスペーシングＳは、隣接領域５の平面形状である正方形の一辺の長さでもある。さらに、第１の電極１７の厚さをｔとする。また、第３の誘電体膜２１の膜容量をＣ３とし、第４の誘電体膜２３の膜容量をＣ４とする。このとき、下記の式（２）が成立すれば、第３のキャパシタ１３０の容量は第４のキャパシタ１４０の容量を上回る。このため、従来例のみならず、後述の参考例（図９参照。）に対しても、半導体装置２００の優位性が顕著となる。
Ｃ４・Ｓ２＜４・Ｃ３・Ｓ・ｔ
Ｓ２＜４ ・（Ｃ３／Ｃ４）・Ｓ・ｔ
Ｓ＜４ ・（Ｃ３／Ｃ４）・ｔ …（２）
Ｃ３≒Ｃ４であれば、式（２）は式（２）´で示される。
Ｓ＜４・ｔ …（２）´
つまり、半導体装置２００において、第１の電極１７の厚さｔを、スペーシングＳの１／４倍以上の大きさとする。これにより、容量増大の効果がより顕著となる。
【００４４】
また、この半導体装置２００でも、例えば図２（ａ）に示したように電圧を印加することができる。これにより、キャパシタ１１０、１２０、１３０、１４０を全て並列に接続することができる。なお、半導体装置２００の製造方法は、半導体装置１００の製造方法と同じである（図３（ａ）〜図４（ｃ）参照。）。
【００４５】
（第２実施形態の効果）
本発明の第２実施形態によれば、第１実施形態と同様の効果を奏する。さらに、第１の電極１７の側面の数を増やすことができ、側面の面積を増やすことができる。このため、シリコン基板１上において、単位面積当たりのキャパシタの容量をさらに増やすことが可能である。
例えば、半導体装置２００では、第１の電極１７の厚さｔは、スペーシングＳの１／４倍以上の大きさであれば足りる。第１の電極１７を過度に厚膜化したりスペーシングＳを過度に小さくしたりするなど、加工上の難易度を高めなくても、第１の電極１７の側面の面積を増やすことができ、容量増大の効果を顕著に示すことができる。
【００４６】
（変形例）
なお、上記の第２実施形態では、Ｎ−領域１１上に第１の電極１７が配置され、隣接領域５上に第２の電極２４が配置されている場合を例示した。しかしながら、上述したように、この第２実施形態においても、第１の電極１７が隣接領域５上に位置し、第２の電極２４がＮ−領域１１上に位置していてもよい。即ち、半導体装置２００は、図６（ａ）及び（ｂ）に示すような形態であってもよい。このような場合であっても、図５（ａ）及び（ｂ）に示した半導体装置２００と容量上は同じ効果を奏する。製造プロセス上は、図６（ａ）及び（ｂ）に示す半導体装置２００の方が工程短縮の効果がある。
【００４７】
（３）第３実施形態
上記の第２実施形態では、複数の隣接領域５の各々が互いに離れて配置されている場合を示した。しかしながら、本発明において、複数の隣接領域５の配置はこれに限定されるものではない。第３実施形態では、複数の隣接領域５の各々が、その頂点位置で互いに接するように配置されている場合の例を説明する。
（構成）
図６（ａ）及び（ｂ）は、本発明の第３実施形態に係る半導体装置３００の構成例を示す平面図と断面図である。図６（ｂ）は図６（ａ）をＸ６−Ｘ´６線で切断して拡大した断面図である。なお、図６（ａ）では、半導体装置３００の内部での重なり具合を示すために、第２の電極２４の一部を省いて、その下方に位置する第１の電極１７を露出して示している。また、この露出している第１の電極１７の一部をさらに省いて、その下方に位置するＮ−領域１１を露出して示している。
【００４８】
図６（ａ）及び（ｂ）に示すように、この半導体装置３００において、隣接領域５はシリコン基板１に複数設けられている。これら複数の隣接領域５は、平面視でＸ方向に一定の間隔で配置されると共に、Ｙ方向にも一定の間隔で配置されている。複数の隣接領域５の各々の平面形状は例えば正方形である。
また、この半導体装置３００では、複数の隣接領域５の各々が、正方形の４つの頂点位置のうちの一か所又は２か所で、隣り合う他の隣接領域５と互いに接するように配置されている。この隣接領域５を平面視で囲むように、Ｎ−領域１１はシリコン基板１に設けられている。このＮ−領域１１上に第１の誘電体膜１５を介して第１の電極１７が設けられている。Ｎ−領域１１と同様に、第１の電極１７は平面視で隣接領域５を囲むように配置されている。
【００４９】
この半導体装置３００においても、第１実施形態で説明した半導体装置１００や、第２実施形態で説明した半導体装置２００と同様に、第１〜第４のキャパシタを備える。即ち、Ｎ−領域１１と第１の誘電体膜１５及び第１の電極１７により、第１のキャパシタ１１０が構成されている。また、第１の電極１７と第２の誘電体膜１９及び第２の電極２４により、第２のキャパシタ１２０が構成されている。さらに、第１の電極１７と第３の誘電体膜２１及び第２の電極２４により、第３のキャパシタ１３０が構成されている。また、隣接領域５と第４の誘電体膜２３及び第２の電極２４により、第４のキャパシタ１４０が構成されている。
【００５０】
このように、半導体装置３００は、第１の電極１７の上面及び下面だけでなく、その側面にもキャパシタを備える。このため、半導体装置３００は、上下の縦方向にのみキャパシタを備えるような半導体装置と比べて、キャパシタ全体の容量を増やすことができる。
また、この半導体装置３００においても、第１の電極１７の厚さが一定の条件を満たすとき、容量増大の効果がより顕著となる。具体的には、上記の式（２）、又は式（２）´が成立すれば、従来例のみならず、後述の参考例（図９参照。）に対しても、半導体装置３００の優位性が顕著となる。
【００５１】
また、この半導体装置３００においても、例えば図２（ａ）に示したように電圧を印加することができる。これにより、キャパシタ１１０、１２０、１３０、１４０を全て並列に接続することができる。なお、半導体装置３００の製造方法は、半導体装置１００の製造方法と同じである（図３（ａ）〜図４（ｃ）参照。）。
【００５２】
（第３実施形態の効果）
本発明の第３実施形態によれば、第２実施形態と同様の効果を奏する。さらに、隣接領域５をより密に配置することができる。このため、第１の電極１７の側面の数をさらに増やすことができ、側面の面積をさらに増やすことができる。
（変形例）
なお、上記の第３実施形態では、Ｎ−領域１１上に第１の電極１７が配置され、隣接領域５上に第２の電極２４が配置されている場合を例示した。しかしながら、上述したように、この第３実施形態においても、第１の電極１７が隣接領域５上に位置し、第２の電極２４がＮ−領域１１上に位置していてもよい。即ち、半導体装置３００は、図８（ａ）及び（ｂ）に示すような形態であってもよい。このような場合であっても、図７（ａ）及び（ｂ）に示した半導体装置３００と容量上は同じ効果を奏する。製造プロセス上は、図８（ａ）及び（ｂ）に示す半導体装置３００の方が工程短縮の効果がある。
【００５３】
（４）効果の検証
次に、本発明の効果を検証した結果について説明する。
（第１の検証）
図９は、従来例と、参考例及び本発明の一例とを比較した図である。図９に示すように、従来例に係るキャパシタの構造（以下、従来構造ともいう。）は、ＰｏｌｙＳｉ−１と、シリコン酸化膜と、ＰｏｌｙＳｉ−２とが積層された構造である。ここで、シリコン酸化膜の膜厚を２００Åとしたとき、キャパシタの容量値は１．７３［ｆＦ／μｍ２］となる。従って、従来構造で２００ｐＦの容量値を得るためには、Ｓｉ基板上において１１６０００［μｍ２］の面積が必要である。
【００５４】
また、参考例に係るキャパシタの構造（以下、参考構造ともいう。）は、Ｓｉ基板（Ｎ−）上に第１のシリコン酸化膜と、ＰｏｌｙＳｉ−１と、第２のシリコン酸化膜と、ＰｏｌｙＳｉ−２とが積層された構造である。また、Ｓｉ基板と第１のシリコン酸化膜とＰｏｌｙＳｉ−１とにより第１のキャパシタが構成され、ＰｏｌｙＳｉ−１と第２のシリコン酸化膜とＰｏｌｙＳｉ−２とにより第２のキャパシタが構成されている。そして、第１のキャパシタと第２のキャパシタとが並列に接続された構造である。
【００５５】
ここで、第１、第２のシリコン酸化膜を２００Åとしたとき、キャパシタの容量値は３．４６［ｆＦ／μｍ２］となる。また、この構造で２００ｐＦの容量値を得るためには５８０００［μｍ２］の面積が必要である。従って、参考構造で２００ｐＦの容量値を得るためには、Ｓｉ基板上において５８０００［μｍ２］の面積が必要である。従来構造と参考構造とが同一容量の場合、参考構造は従来構造の面積の約５０％で済むため、面積低減の効果がある。
【００５６】
一方、図９では、本発明の一例として、本発明の第３実施形態に係る半導体装置３００を示す。この半導体装置３００の構造（以下、レイアウト３ともいう。）において、第１の誘電体膜１５、第２の誘電体膜１９、第３の誘電体膜２１及び第４の誘電体膜２３をそれぞれ、厚さが２００Åのシリコン酸化膜に設定する。この場合、第１のキャパシタ１１０、第２のキャパシタ１２０、第３のキャパシタ１３０、第４のキャパシタ１４０を合わせたキャパシタ全体の容量値は、４．３６［ｆＦ／μｍ２］となる。従って、レイアウト３で２００ｐＦの容量値を得るためには、シリコン基板１上において４６０００［μｍ２］の面積が必要である。従来構造と参考構造、及びレイアウト３とが同一容量の場合、レイアウト３は従来構造の面積の約３９％で済む（即ち、６１％の面積の低減が可能である。）。よって、本発明の構造は、従来構造や参考構造と比較して、単位面積当たりの容量増大の効果（換言すれば、単位容量当たりの面積低減の効果）が顕著であることがわかる。
【００５７】
（第２の検証）
次に、本発明の第１実施形態に係る半導体装置１００の構造（以下、レイアウト１ともいう。）と、本発明の第２実施形態に係る半導体装置２００の構造（以下、レイアウト２ともいう。）と、レイアウト３とについて、単位面積当たりの容量増大の効果を比較した結果について説明する。
図１０は、第１の電極１７の膜厚ｔと、シリコン基板１上の単位面積当たりの容量値Ｃとの関係をシミュレーションした結果を示す図である。図１０の横軸は第１の電極１７の膜厚ｔ［μｍ］を示し、縦軸はシリコン基板１上の単位面積当たりの容量値Ｃ［ｆＦ／μｍ２］を示す。なお、参考例では、ＰｏｌｙＳｉ−１が第１の電極に相当する。
図１０に示すシミュレーションでは、レイアウト１〜３において、第１の電極１７の幅（即ち、隣接領域５に挟まれている部分の長さ）と、第１の電極１７間の距離（即ち、スペーシング）Ｓとをそれぞれ０．５［μｍ］に設定した。また、第１の誘電体膜１５、第２の誘電体膜１９、第３の誘電体膜２１及び第４の誘電体膜２３の膜容量値をそれぞれ１．７２［ｆＦ／μｍ２］に設定した。同様に、参考例についても、ＰｏｌｙＳｉ−１の幅を０．５［μｍ］に設定した。また、第１のシリコン酸化膜と第２のシリコン酸化膜の膜容量値をそれぞれ、１．７２［ｆＦ／μｍ２］に設定した。
【００５８】
図１０に示すように、レイアウト１〜３では、単位面積当たりの容量値Ｃは膜厚ｔに依存することが確認された。膜厚ｔを大きくするほど容量値Ｃが増えることが確認された。また、膜厚ｔに対する容量値Ｃの傾きは、レイアウト１〜３でほぼ同じであった。これに対し、参考例では、容量値Ｃの膜厚依存性は確認されなかった。即ち、ＰｏｌｙＳｉ−１の膜厚を変化させた場合でも、容量値Ｃは一定であった。このシミュレーションでは、レイアウト３、レイアウト２、レイアウト１の順で容量値Ｃが大きいことが確認された。
【００５９】
（第３の検証）
図１１は、スペーシングＳと、シリコン基板１上の単位面積当たりの容量値Ｃとの関係をシミュレーションした結果を示す図である。図１１の横軸はスペーシングＳ［μｍ］を示し、縦軸はシリコン基板１上の単位面積当たりの容量値Ｃ［ｆＦ／μｍ２］を示す。
図１１に示すシミュレーションでは、レイアウト１〜３において、第１の電極１７の幅と、スペーシングＳとをそれぞれ同じ値に設定した。また、第１の電極１７の厚さｔを０．３５［μｍ］に設定した。また、第１の誘電体膜１５、第２の誘電体膜１９、第３の誘電体膜２１及び第４の誘電体膜２３の膜容量値をそれぞれ１．７２［ｆＦ／μｍ２］に設定した。同様に、参考例についても、ＰｏｌｙＳｉ−１の幅と、スペーシング（隣り合うＰｏｌｙＳｉ−１間の距離）とをそれぞれ同じ値に設定した。また、ＰｏｌｙＳｉ−１の厚さを０．３５［μｍ］に設定した。また、第１のシリコン酸化膜と第２のシリコン酸化膜の膜容量値をそれぞれ、１．７２［ｆＦ／μｍ２］に設定した。
【００６０】
図１１に示すように、レイアウト１〜３では、単位面積当たりの容量値ＣはスペーシングＳに依存することが確認された。スペーシングＳを大きくするほど容量値Ｃが減少することが確認された。また、スペーシングＳに対する容量値Ｃの傾きは、レイアウト１〜３でほぼ同じであった。これに対し、参考例では、容量値Ｃのスペーシング依存性は確認されなかった。即ち、隣り合うＰｏｌｙＳｉ−１間の距離を変化させた場合でも、容量値Ｃは一定であった。このシミュレーションでも、レイアウト３、レイアウト２、レイアウト１の順で容量値Ｃが大きいことが確認された。
【符号の説明】
【００６１】
１ シリコン基板
２ Ｐ型ウェル領域
３、４ シリコン酸化膜
５ 隣接領域
１１ Ｎ−領域
１５ 第１の誘電体膜
１７ 第１の電極
１９ 第２の誘電体膜
２１ 第３の誘電体膜
２３ 第４の誘電体膜
２４ 第２の電極
１００、２００、３００ 半導体装置
１１０ 第１のキャパシタ
１２０ 第２のキャパシタ
１３０ 第３のキャパシタ
１４０ 第４のキャパシタ
【特許請求の範囲】
【請求項１】
キャパシタを備える半導体装置であって、
第１導電型の半導体層と、
前記半導体層に設けられた第２導電型の不純物拡散領域と、
前記不純物拡散領域上に設けられた第１の誘電体膜と、
前記第１の誘電体膜上に設けられた第１の電極と、
前記第１の電極の上面に設けられた第２の誘電体膜と、
前記第１の電極の側面に設けられた第３の誘電体膜と、
前記半導体層の前記不純物拡散領域に隣接する隣接領域上に設けられた第４の誘電体膜と、
前記第２の誘電体膜と前記第３の誘電体膜及び前記第４の誘電体膜を覆うように前記半導体層の上方に設けられた第２の電極と、を有することを特徴とする半導体装置。
【請求項２】
前記キャパシタは、
前記不純物拡散領域と前記第１の誘電体膜及び前記第１の電極により構成される第１のキャパシタと、
前記第１の電極と前記第２の誘電体膜及び前記第２の電極により構成される第２のキャパシタと、
前記第１の電極と前記第３の誘電体膜及び前記第２の電極により構成される第３のキャパシタと、
前記半導体層と前記第４の誘電体膜及び前記第２の電極により構成される第４のキャパシタと、を含み、
前記不純物拡散領域と前記第２の電極とに第１の電圧が印加され、
前記半導体層と前記第１の電極とに前記第１の電圧とは異なる大きさの第２の電圧が印加されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の電極は、平面視で第１の方向にそれぞれ延設されると共に、前記第１の方向と平面視で交差する第２の方向において一定の間隔で複数配置されており、
前記第１の電極の厚さは、前記第２の方向で隣り合う前記第１の電極間の距離の１／２倍以上の大きさであることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記隣接領域は、前記不純物拡散領域により平面視で囲まれており、
前記隣接領域の平面視による形状は正方形であり、
前記第１の電極の厚さは、前記正方形の一辺の長さの１／４倍以上の大きさであることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項５】
前記キャパシタは前記隣接領域を複数有し、
前記複数の隣接領域は、平面視で第１の方向に一定の間隔で配置されると共に、前記第１の方向と平面視で交差する第２の方向にも一定の間隔で配置されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記複数の隣接領域の各々は、前記正方形の４つの頂点位置のうちの一か所又は２か所で、隣り合う他の前記第２の不純物拡散領域と互いに接するように配置されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
キャパシタを備える半導体装置であって、
第１導電型の半導体層と、
前記半導体層上に設けられた第１の誘電体膜と、
前記第１の誘電体膜上に設けられた第１の電極と、
前記第１の電極の上面に設けられた第２の誘電体膜と、
前記第１の電極の側面に設けられた第３の誘電体膜と、
前記半導体層のうちの前記第1の電極の直下の位置に隣接して設けられた第２導電型の不純物拡散領域と、
前記不純物拡散領域上に設けられた第４の誘電体膜と、
前記第２の誘電体膜と前記第３の誘電体膜及び前記第４の誘電体膜を覆うように前記半導体層の上方に設けられた第２の電極と、を有することを特徴とする半導体装置。
【請求項８】
前記キャパシタは、
前記半導体層と前記第１の誘電体膜及び前記第１の電極により構成される第１のキャパシタと、
前記第１の電極と前記第２の誘電体膜及び前記第２の電極により構成される第２のキャパシタと、
前記第１の電極と前記第３の誘電体膜及び前記第２の電極により構成される第３のキャパシタと、
前記不純物拡散領域と前記第４の誘電体膜及び前記第２の電極により構成される第４のキャパシタと、を含み、
前記不純物拡散領域と前記第１の電極とに第１の電圧が印加され、
前記半導体層と前記第２の電極とに前記第１の電圧とは異なる大きさの第２の電圧が印加されることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１の電極は、平面視で第１の方向にそれぞれ延設されると共に、前記第１の方向と平面視で交差する第２の方向において一定の間隔で複数配置されており、
前記第１の電極の厚さは、前記第２の方向で隣り合う前記第１の電極間の距離の１／２倍以上の大きさであることを特徴とする請求項７又は請求項８に記載の半導体装置。
【請求項１０】
前記不純物拡散領域は、前記第１の電極により平面視で囲まれており、
前記不純物拡散領域の平面視による形状は正方形であり、
前記第１の電極の厚さは、前記正方形の一辺の長さの１／４倍以上の大きさであることを特徴とする請求項７又は請求項８に記載の半導体装置。
【請求項１１】
前記キャパシタは前記不純物拡散領域を複数有し、
前記複数の不純物拡散領域は、平面視で第１の方向に一定の間隔で配置されると共に、前記第１の方向と平面視で交差する第２の方向にも一定の間隔で配置されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記複数の不純物拡散領域の各々は、前記正方形の４つの頂点位置のうちの一か所又は２か所で、隣り合う他の前記不純物拡散領域と互いに接するように配置されていることを特徴とする請求項１１に記載の半導体装置。
【請求項１】
キャパシタを備える半導体装置であって、
第１導電型の半導体層と、
前記半導体層に設けられた第２導電型の不純物拡散領域と、
前記不純物拡散領域上に設けられた第１の誘電体膜と、
前記第１の誘電体膜上に設けられた第１の電極と、
前記第１の電極の上面に設けられた第２の誘電体膜と、
前記第１の電極の側面に設けられた第３の誘電体膜と、
前記半導体層の前記不純物拡散領域に隣接する隣接領域上に設けられた第４の誘電体膜と、
前記第２の誘電体膜と前記第３の誘電体膜及び前記第４の誘電体膜を覆うように前記半導体層の上方に設けられた第２の電極と、を有することを特徴とする半導体装置。
【請求項２】
前記キャパシタは、
前記不純物拡散領域と前記第１の誘電体膜及び前記第１の電極により構成される第１のキャパシタと、
前記第１の電極と前記第２の誘電体膜及び前記第２の電極により構成される第２のキャパシタと、
前記第１の電極と前記第３の誘電体膜及び前記第２の電極により構成される第３のキャパシタと、
前記半導体層と前記第４の誘電体膜及び前記第２の電極により構成される第４のキャパシタと、を含み、
前記不純物拡散領域と前記第２の電極とに第１の電圧が印加され、
前記半導体層と前記第１の電極とに前記第１の電圧とは異なる大きさの第２の電圧が印加されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の電極は、平面視で第１の方向にそれぞれ延設されると共に、前記第１の方向と平面視で交差する第２の方向において一定の間隔で複数配置されており、
前記第１の電極の厚さは、前記第２の方向で隣り合う前記第１の電極間の距離の１／２倍以上の大きさであることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記隣接領域は、前記不純物拡散領域により平面視で囲まれており、
前記隣接領域の平面視による形状は正方形であり、
前記第１の電極の厚さは、前記正方形の一辺の長さの１／４倍以上の大きさであることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項５】
前記キャパシタは前記隣接領域を複数有し、
前記複数の隣接領域は、平面視で第１の方向に一定の間隔で配置されると共に、前記第１の方向と平面視で交差する第２の方向にも一定の間隔で配置されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記複数の隣接領域の各々は、前記正方形の４つの頂点位置のうちの一か所又は２か所で、隣り合う他の前記第２の不純物拡散領域と互いに接するように配置されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
キャパシタを備える半導体装置であって、
第１導電型の半導体層と、
前記半導体層上に設けられた第１の誘電体膜と、
前記第１の誘電体膜上に設けられた第１の電極と、
前記第１の電極の上面に設けられた第２の誘電体膜と、
前記第１の電極の側面に設けられた第３の誘電体膜と、
前記半導体層のうちの前記第1の電極の直下の位置に隣接して設けられた第２導電型の不純物拡散領域と、
前記不純物拡散領域上に設けられた第４の誘電体膜と、
前記第２の誘電体膜と前記第３の誘電体膜及び前記第４の誘電体膜を覆うように前記半導体層の上方に設けられた第２の電極と、を有することを特徴とする半導体装置。
【請求項８】
前記キャパシタは、
前記半導体層と前記第１の誘電体膜及び前記第１の電極により構成される第１のキャパシタと、
前記第１の電極と前記第２の誘電体膜及び前記第２の電極により構成される第２のキャパシタと、
前記第１の電極と前記第３の誘電体膜及び前記第２の電極により構成される第３のキャパシタと、
前記不純物拡散領域と前記第４の誘電体膜及び前記第２の電極により構成される第４のキャパシタと、を含み、
前記不純物拡散領域と前記第１の電極とに第１の電圧が印加され、
前記半導体層と前記第２の電極とに前記第１の電圧とは異なる大きさの第２の電圧が印加されることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１の電極は、平面視で第１の方向にそれぞれ延設されると共に、前記第１の方向と平面視で交差する第２の方向において一定の間隔で複数配置されており、
前記第１の電極の厚さは、前記第２の方向で隣り合う前記第１の電極間の距離の１／２倍以上の大きさであることを特徴とする請求項７又は請求項８に記載の半導体装置。
【請求項１０】
前記不純物拡散領域は、前記第１の電極により平面視で囲まれており、
前記不純物拡散領域の平面視による形状は正方形であり、
前記第１の電極の厚さは、前記正方形の一辺の長さの１／４倍以上の大きさであることを特徴とする請求項７又は請求項８に記載の半導体装置。
【請求項１１】
前記キャパシタは前記不純物拡散領域を複数有し、
前記複数の不純物拡散領域は、平面視で第１の方向に一定の間隔で配置されると共に、前記第１の方向と平面視で交差する第２の方向にも一定の間隔で配置されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記複数の不純物拡散領域の各々は、前記正方形の４つの頂点位置のうちの一か所又は２か所で、隣り合う他の前記不純物拡散領域と互いに接するように配置されていることを特徴とする請求項１１に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−５５１０８（Ｐ２０１３−５５１０８Ａ）
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願番号】特願２０１１−１９０４９６（Ｐ２０１１−１９０４９６）
【出願日】平成２３年９月１日（２０１１．９．１）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
【公開日】平成２５年３月２１日（２０１３．３．２１）
【国際特許分類】
【出願日】平成２３年９月１日（２０１１．９．１）
【出願人】（３０３０４６２７７）旭化成エレクトロニクス株式会社 (840)
【Ｆターム（参考）】
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