半導体装置及びその製造方法
【課題】容量値及びその変化量が大きく且つＱ値の高い可変容量素子を備える半導体装置及びその製造方法を実現する。
【解決手段】半導体装置は、可変容量素子を備え、当該可変容量素子は、半導体基板１１上に形成された下部電極１３と、下部電極１３上に形成された容量絶縁膜１４と、容量絶縁膜１４上に形成された上部電極１５とを備える。上部電極１５は、容量絶縁膜１４上に位置する低濃度不純物層１５ａと、低濃度不純物層１５ａ上に位置し且つ低濃度不純物層１５ａよりも不純物濃度が高い高濃度不純物層１５ｂとを有する。
【解決手段】半導体装置は、可変容量素子を備え、当該可変容量素子は、半導体基板１１上に形成された下部電極１３と、下部電極１３上に形成された容量絶縁膜１４と、容量絶縁膜１４上に形成された上部電極１５とを備える。上部電極１５は、容量絶縁膜１４上に位置する低濃度不純物層１５ａと、低濃度不純物層１５ａ上に位置し且つ低濃度不純物層１５ａよりも不純物濃度が高い高濃度不純物層１５ｂとを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体装置に関し、特に、高周波回路で使われる可変容量素子を備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
可変容量素子は、例えば、高周波ＬＳＩ（Large Scale Integration ）に搭載される電圧制御発振回路において、発振周波数の制御等に用いられている。可変容量素子の例としては、特許文献１に記載のようなＭＯＳ（Metal Oxide Semiconductor ）型の素子がある。
【０００３】
図７に、特許文献１のＭＯＳ型可変容量素子を示す。当該素子は、第１導電型の半導体基板１０１の上部に設けられた第２導電型の低濃度拡散領域１０２に形成されている。より具体的に、低濃度拡散領域１０２上に、ゲート絶縁膜１０３を介してゲート電極１０４が設けられている。低濃度拡散領域１０２におけるゲート絶縁膜１０３に隣接する部分に、第２導電型の高濃度拡散領域１０５が形成されている。更に、高濃度拡散領域１０５と低濃度拡散領域１０２との間に、ゲート絶縁膜１０３側を除いて、絶縁層として作用する第１導電型の拡散領域１０６が形成されている。
【０００４】
以上の構造において、いずれも第２導電型である低濃度拡散領域１０２及び高濃度拡散領域１０５が基板電極として作用し、ゲート電極１０４と共にＭＯＳ型のコンデンサを構成する。基板電極を基準電位に接続し、ゲート電極１０４に電圧を印加すると、ゲート絶縁膜１０３の下に空乏層１０７が広がる。前記コンデンサの容量値は、ゲート絶縁膜１０３の膜厚と、ゲート絶縁膜１０３下の空乏層の厚さとに依存する。従って、ゲート電極１０４に印加する電圧によって容量値を変化させることができるので、図７の構造は可変容量素子として機能する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−２６７４９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
可変容量素子について、容量値と、その変化量を大きくすることの要望がある。また、可変容量素子の周波数特性を示すＱ値についても、より高くすることが要望されている。
【０００７】
ここで、Ｑ値は素子の寄生抵抗によって劣化するので、高Ｑ値を実現するためには、寄生抵抗を下げる必要がある。しかしながら、前記の可変容量素子において、容量値の変化量を大きくするためには空乏層の厚さの変化を大きくする必要があり、このためには、絶縁膜１０３下方の低濃度拡散領域１０２の不純物濃度を下げる必要がある。不純物濃度を下げると寄生抵抗が高くなるので、Ｑ値が劣化することになる。
【０００８】
また、容量値を大きくするために容量素子の面積（ゲート電極１０４の面積）を大きくすると、ゲート電極１０４の中央部から高濃度拡散領域１０５までの距離が長くなる。つまり、抵抗の高い低濃度拡散領域１０２中をキャリアが移動しなければならない距離が長くなり、キャリア移動の際の寄生抵抗が大きくなる。従って、Ｑ値が劣化する。
【０００９】
このように、容量値及びその変化量を大きくしようとすると、Ｑ値の劣化に繋がることになる。
【００１０】
以上に鑑みて、本開示の目的は、容量値及びその変化量が大きく且つＱ値の高い可変容量素子を備える半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
前記の目的を達成するために、本開示の半導体装置は、可変容量素子を備え、当該可変容量素子は、半導体基板上に形成された下部電極と、下部電極上に形成された容量絶縁膜と、容量絶縁膜上に形成された上部電極とを備え、上部電極は、容量絶縁膜上に位置する低濃度不純物層と、低濃度不純物層上に位置し且つ低濃度不純物層よりも不純物濃度が高い高濃度不純物層とを有する。
【００１２】
このような半導体装置において、下部電極を基準電位に接続すると共に、上部電極の高濃度不純物層に電圧を印加すると、上部電極の低濃度不純物層に空乏層が形成される。下部電極と、上部電極の少なくとも高濃度不純物層とが、容量絶縁膜及び前記空乏層を挟んで容量素子を構成する。更に、空乏層の厚さは印加する電圧に依存して変化するので、可変容量素子として機能する。
【００１３】
ここで、容量絶縁膜の下方に高抵抗の領域（低濃度不純物領域）を配置することは不要であり、キャリアは、主に下部電極内又は高濃度不純物層内を移動することができる。従って、容量の変化量を大きくするために、上部電極における低濃度不純物層の不純物濃度を小さくしたとしても、キャリアが移動する部分の抵抗は変わらないので、素子の寄生抵抗が大きくなることはない。同様に、容量値を大きくするために、容量面積（上部電極と下部電極とが対向する部分の面積）を大きくしたとしても、素子の寄生抵抗が大きくなることはない。つまり、寄生抵抗の増加によるＱ値の劣化を避けながら、容量値及びその変化量を大きくすることができる。
【００１４】
尚、上部電極は、低濃度不純物層と高濃度不純物層との間に位置すると共に、低濃度不純物層よりも不純物濃度が高く且つ高濃度不純物層よりも不純物濃度が低い中間濃度不純物層を更に有していても良い。
【００１５】
また、上部電極は、ポリシリコン膜からなり、上部電極上に形成されたシリサイド層を更に備えていても良い。
【００１６】
上部電極は、このような構造であっても良い。
【００１７】
また、下部電極は、半導体基板上に絶縁膜を介して形成されていても良い。
【００１８】
また、下部電極は、ポリシリコン膜からなり、下部電極の不純物濃度は、低濃度不純物層の不純物濃度よりも高くても良い。
【００１９】
このようにすると、電圧印加により、下部電極ではなく、上部電極の低濃度不純物層に空乏層が形成される。
【００２０】
また、下部電極は、金属膜又は金属含有膜からなっていても良い。
【００２１】
この場合にも、可変容量素子として機能する。
【００２２】
また、絶縁膜は、半導体基板の上部に設けられた素子分離絶縁膜であっても良い。
【００２３】
つまり、下部電極、容量絶縁膜及び上部電極を含む可変容量素子は、素子分離絶縁膜上に形成されていても良い。
【００２４】
また、下部電極は、半導体基板上部に設けられた不純物領域からなり、不純物領域の不純物濃度は、低濃度不純物層の不純物濃度よりも高くても良い。
【００２５】
また、下部電極を構成する不純物領域は、半導体基板上部に設けられた素子分離領域に囲まれていても良い。
【００２６】
下部電極の構成として、このようになっていても良い。このようにすると、半導体装置がＭＩＳトランジスタを更に備える場合に、上部電極の上面の高さをＭＩＳトランジスタのゲート電極における上面の高さと一致させることができる。これは、半導体装置の製造するためにリソグラフィ工程等を用いる場合に有利である。
【００２７】
また、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、半導体基板におけるゲート電極の両側方下に形成されたソース／ドレイン領域とを有するＭＩＳトランジスタを更に備えていても良い。
【００２８】
つまり、可変容量素子及びＭＩＳトランジスタを共に備える半導体装置としても良い。
【００２９】
また、容量絶縁膜と、ゲート絶縁膜とは同じ膜からなっていても良い。
【００３０】
また、上部電極と、ゲート電極とは同じ膜からなっていても良い。
【００３１】
このようにすると、可変容量素子の構成要素とＭＩＳトランジスタの構成要素とを同時に形成することができ、製造工程の増加を抑制することができる。
【００３２】
また、下部電極と、上部電極における高濃度不純物層との間に電圧を印加することにより、低濃度不純物層が空乏化するのであっても良い。
【００３３】
このことにより、可変容量素子として機能する。
【００３４】
また、低濃度不純物層の不純物濃度は、１×１０15ions／cm3 以上で且つ１×１０18ions／cm3 以下であり、高濃度不純物層の不純物濃度は、１×１０19ions／cm3 以上で且つ１×１０21ions／cm3 以下であっても良い。
【００３５】
それぞれの不純物濃度の一例として、このような範囲の値であっても良い。
【００３６】
次に、前記の目的を達成するために、可変容量素子を備える半導体装置の製造方法において、半導体基板上に下部電極を形成する工程（ａ）と、下部電極上に容量絶縁膜を形成する工程（ｂ）と、容量絶縁膜上に上部電極を形成する工程（ｃ）とを備え、工程（ｃ）は、容量絶縁膜上に位置する低濃度不純物層を設ける工程と、低濃度不純物層上に位置し且つ低濃度不純物層よりも不純物濃度が高い高濃度不純物層を形成する工程とを含む。
【００３７】
このようにすると、本開示の半導体装置を製造することができる。
【００３８】
尚、工程（ａ）の前に、半導体基板上部に素子分離絶縁膜を形成する工程を更に備え、工程（ａ）において、素子分離絶縁膜上に下部電極を形成するのであっても良い。
【００３９】
また、工程（ａ）の前に、半導体基板上部に素子分離絶縁膜を形成する工程を更に備え、工程（ａ）において、素子分離絶縁膜に囲まれた部分の半導体基板に、不純物領域からなる下部電極を形成するのであっても良い。
【発明の効果】
【００４０】
本開示の技術によると、可変容量素子において、寄生抵抗の増加を抑えながら容量値及びその変化量を大きくすることができ、Ｑ値の高い可変容量素子を備える半導体装置及びその製造方法を実現することができる。
【図面の簡単な説明】
【００４１】
【図１】図１（ａ）〜（ｃ）は、本開示の第１の実施形態における例示的半導体装置の平面構成及び断面構成を模式的に示す図である。
【図２】図２（ａ）〜（ｄ）は、第１の実施形態における例示的半導体装置の製造工程を説明する図である。
【図３】図３（ａ）〜（ｃ）は、図２（ｄ）に引き続いて、第１の実施形態における例示的半導体装置の製造工程を説明する図である。
【図４】図４（ａ）〜（ｃ）は、本開示の第２の実施形態における例示的半導体装置の平面構成及び断面構成を模式的に示す図である。
【図５】図５（ａ）〜（ｄ）は、第２の実施形態における例示的半導体装置の製造工程を説明する図である。
【図６】図６（ａ）〜（ｃ）は、図６（ｄ）に引き続いて、第２の実施形態における例示的半導体装置の製造工程を説明する図である。
【図７】図７は、背景技術のＭＯＳ型可変容量素子の断面構成を模式的に示す図である。
【発明を実施するための形態】
【００４２】
（第１の実施形態）
以下、本開示の第１の実施形態について、図面を参照しながら説明する。図１（ａ）〜（ｃ）は、本実施形態の例示的半導体装置１０について模式的に示す図である。より具体的に、半導体装置１０が備える可変容量素子（但し、一部構成要素のみ）を示す平面図が図１（ａ）に示され、そのIb-Ib'線及びIc-Ic'線に対応する半導体装置１０の断面が図１（ｂ）及び図１（ｃ）に示されている。
【００４３】
図１（ａ）〜（ｃ）に示す通り、半導体装置１０は、半導体基板１１を用いて形成されている。半導体基板１１上には、絶縁膜からなる素子分離領域１２が形成されている。素子分離領域１２上には、下部電極１３が形成されている。下部電極１３上には、容量絶縁膜１４を介して上部電極１５が形成されている。
【００４４】
図１（ａ）に示すように、下部電極１３と上部電極１５とは、それぞれの長手方向が直交するように交差した配置である。容量絶縁膜１４を挟んだ下部電極１３と上部電極１５との対向部分４０が、可変容量素子として機能する。対向部分４０の面積が容量面積となり、所望の可変容量に応じて設定される。例えば、数十ｎｍ2 〜数十μｍ2 である。
【００４５】
ここで、下部電極１３は、例えば、厚さ２０ｎｍ程度のＤＰＳ（doped poly-silicon）からなり、１×１０19〜１×１０21ions／cm3 程度のｎ型不純物を含有している。
【００４６】
容量絶縁膜１４は、例えば厚さ２〜１０ｎｍ程度のシリコン酸化膜からなり、同じ半導体基板１１上に同時に形成されるＭＩＳトランジスタのゲート絶縁膜と同一の膜であり且つ同一の厚さを有する。図１（ｃ）において、素子分離領域１２と上部電極１５との間にも容量絶縁膜１４が形成されているが、この部分に形成することは必須ではない。容量絶縁膜１４は、下部電極１３の上面及び側面を覆うように形成されていれば良い。容量絶縁膜１４を熱酸化法によって形成した場合には、シリコンからなる下部電極１３の上面及び側面上のみに形成される。ＣＶＤ（Chemical Vapor Deposition ）法等を用いて堆積した場合、素子分離領域１２と上部電極１５との間にも形成されることになる。
【００４７】
上部電極１５は、例えば厚さが１００ｎｍ〜１５０ｎｍ程度のポリシリコン膜からなり、ＭＩＳトランジスタのゲート電極と同程度である。また上部電極１５は、容量絶縁膜１４直上に位置し且つ空乏層が形成される低濃度不純物層１５ａと、低濃度不純物層１５ａの上方に位置する高濃度不純物層１５ｂと、低濃度不純物層１５ａ及び高濃度不純物層１５ｂの間に位置する中間濃度不純物層１５ｃとを有する。
【００４８】
低濃度不純物層１５ａは、例えば、厚さが５０〜６０ｎｍ程度であり、１×１０15〜１×１０18ions／cm3 程度のｎ型不純物を含有している。高濃度不純物層１５ｂは、例えば、厚さが７０〜８０ｎｍ程度であり、低濃度不純物層１５ａよりも高濃度である１×１０19〜１×１０21ions／cm3 程度のｎ型不純物を含有している。中間濃度不純物層１５ｃは、例えば、厚さが１０〜２０ｎｍ程度であり、低濃度不純物層１５ａよりも高濃度であり且つ高濃度不純物層１５ｂよりも低濃度である１×１０18〜１×１０19ions／cm3 程度のｎ型不純物を含有している。但し、中間濃度不純物層１５ｃを形成することは必須ではなく、低濃度不純物層１５ａ上に直接、高濃度不純物層１５ｂが形成されていても良い。
【００４９】
下部電極１３は、上部電極１５の低濃度不純物層１５ａよりも高濃度である１×１０19〜１×１０21ions／cm3 程度のｎ型不純物を含有している。
【００５０】
上部電極１５の側面上には、例えば、厚さ数十ｎｍ程度の絶縁膜からなるサイドウォールスペーサ１６ａが形成されている。また、下部電極１３の側面上にもサイドウォールスペーサ１６ｂが形成されている。但し、下部電極１３のサイドウォールスペーサ１６ｂは、上部電極１５のサイドウォールスペーサ１６ａを形成する際に同時に形成されるものであり、必須ではない。また、サイドウォールスペーサ１６ａ及び１６ｂは、例えば、シリコン酸化膜及びシリコン窒化膜のいずれか一方又はこれらの積層膜等が用いられる。
【００５１】
上部電極１５上及び下部電極１３におけるサイドウォールスペーサ１６ａよりも外側の領域には、例えば厚さ１０ｎｍ程度のシリサイド層１７が形成されている。
【００５２】
また、上部電極１５及び下部電極１３の両端部（対向部分４０よりも外側）におけるコンタクト形成領域４１上方において、それぞれシリサイド層１７に接続するコンタクト（図示省略）が形成されている。但し、下部電極１３及び上部電極１５に対して２つずつ形成されることは必須ではなく、少なくとも１つずつ形成されていれば良い。
【００５３】
尚、以上では、下部電極１３及び上部電極１５がいずれもｎ型不純物を含有するものとして説明したが、これに代えて、いずれもｐ型不純物を含有していても良いし、一方がｎ型不純物、他方がｐ型不純物を含有するのであっても良い。
【００５４】
また、上部電極１５と下部電極１３ａとが（長手方向が直交するように）交差する構造は必須ではない。上部電極１５及び下部電極１３ａが容量絶縁膜１４を挟んで対向する部分を有すると共に、それぞれに電気的接続を得られる構造になっていればよい。
【００５５】
以上に説明した、下部電極１３、容量絶縁膜１４及び上部電極１５を含む可変容量素子は、例えば数ＭＨｚ〜数百ＭＨｚにおいて動作する電圧制御発振回路に用いられる。この際、例えば、上部電極１５に１．２Ｖの電圧を印加することにより、上部電極１５の低濃度不純物層１５ａに、厚さ数十ｎｍの空乏層が形成される。低濃度不純物層１５ａ上の中間濃度不純物層１５ｃ及び高濃度不純物層１５ｂと、容量絶縁膜１４下の下部電極１３とは、いずれも、低濃度不純物層１５ａよりも不純物濃度が高いことから（低濃度不純物層１５ａよりも）抵抗が小さい。従って、ゲート面積が大きくなっても、高抵抗の領域をキャリアが移動しなければならない距離が大きく増えることはない。よって、キャリアが移動する際の寄生抵抗の増大を抑えることができるので、高Ｑ値を実現できる。ひいては、回路の電気的損失を低減し、消費電流、Ｓ／Ｎ比等の回路の性能を向上することができる。
【００５６】
尚、空乏層が形成される低濃度不純物層１５ａの厚さは、上部電極１５の厚さに関わらず、一定程度の厚さであることを要する。つまり、低濃度不純物層１５ａが薄くなりすぎると十分な厚さの空乏層が形成されない。従って、例えば、上部電極１５の厚さが前記の１００ｎｍ〜１５０ｎｍ程度とは異なる場合にも、高濃度不純物層１５ｂ、中間濃度不純物層１５ｃの厚さを調整し、低濃度不純物層１５ａの厚さについては５０〜６０ｎｍ程度とするのが良い。
【００５７】
また、下部電極１３については、ポリシリコン膜に代えて、Ｗ、Ａｌ、ＴｉＮ、ＴａＮ又はＴａＣ等の金属膜又は金属含有膜によって形成されていても良い。
【００５８】
――半導体装置の製造方法――
次に、半導体装置１０の製造方法について、図面を参照しながら説明する。ここでは、半導体装置１０が、図１（ａ）〜（ｃ）に示す可変容量素子に加えて、ＭＩＳトランジスタを備える場合の製造方法を説明する。図２（ａ）〜（ｄ）及び図３（ａ）〜（ｃ）は、半導体装置１０の製造工程を模式的に示す工程断面図である。
【００５９】
図２（ａ）の工程から順に説明する。まず、半導体基板１１の所定領域の上部に、絶縁膜からなる素子分離領域１２を形成する。例えば、ＳＴＩ（Shallow Trench Isolation）法を用いればよい。以下において、素子分離領域１２上が可変容量素子形成領域、素子分離領域１２に囲まれた半導体基板１１の活性領域２１がＭＩＳトランジスタ形成領域となる。
【００６０】
次に、活性領域２１において、必要に応じて、ｐ型ウェルの形成、パンチスルー防止のための埋め込み層形成、閾値調整のための導電性不純物のイオン注入等を行なう（いずれも図示は省略）。
【００６１】
その後、素子分離領域１２上を含む半導体基板１１上に、例えば、ＣＶＤ法により膜厚が２０ｎｍ程度で且つ１×１０19〜１×１０21ions／cm3 程度のｎ型不純物を含有するポリシリコン膜を形成する。更に、当該ポリシリコン膜をリソグラフィ処理及びエッチング処理によりパターニングして、可変容量素子を形成する領域の素子分離領域１２上に、下部電極１３を選択的に形成する。
【００６２】
尚、金属膜（又は金属含有膜）からなる下部電極１３を設ける場合には、素子分離領域１２上を含む半導体基板１１上に金属膜（又は金属含有膜）を形成した後、エッチング処理等によりパターニングする。
【００６３】
続いて、図２（ｂ）の工程を行なう。まず、活性領域２１上及び下部電極１３上に、熱酸化法等を用いて、容量絶縁膜１４及びゲート絶縁膜２４となる膜厚２ｎｍ程度のシリコン酸化膜を形成する。続いて、当該シリコン酸化膜上に、例えば６３０℃の条件のＣＶＤ法により、膜厚が例えば１５０ｎｍ程度のノンドープドポリシリコン膜（意図的な不純物の導入が無いシリコン膜）を形成する。
【００６４】
次に、可変容量素子形成領域をマスクして（図示せず）、ＭＩＳトランジスタ形成領域の前記ノンドープドポリシリコン膜に、例えばｎ型不純物であるリン（Ｐ）を注入エネルギー１５ＫｅＶで且つ注入ドーズ量５×１０15ions／cm2 の条件にてイオン注入する。更に、例えば７００℃で且つ４０秒のＲＴＡ（Rapid Thermal Annealing ）処理を行なう。これにより、ＭＩＳトランジスタ形成領域にはドープドポリシリコン膜、可変容量素子形成領域にはノンドープドポリシリコン膜が設けられたことになる。
【００６５】
次に、リソグラフィ処理及びエッチング処理により、これらのポリシリコン膜及びその下のシリコン酸化膜のパターニングを行なう。これにより、活性領域２１上にはシリコン酸化膜からなるゲート絶縁膜２４を介してドープドポリシリコン膜からなるゲート電極２５が形成される。これと共に、下部電極１３上にはシリコン酸化膜からなる容量絶縁膜１４を介してノンドープドポリシリコン膜からなる上部電極１５が形成される。
【００６６】
続いて、図２（ｃ）の工程を行なう。まず、下部電極１３及び上部電極１５をレジスト等（図示せず）によって覆う。その後、ゲート電極２５をマスクとして、活性領域２１におけるゲート電極２５の両側方にｎ型不純物である砒素（Ａｓ）をイオン注入し、ｎ型エクステンション領域３１を形成する。注入の条件は、例えば、注入エネルギー３ＫｅＶで且つ注入ドーズ量１×１０15ions／cm2 とする。この際、Ａｓはゲート電極２５にも注入されるが、レジスト等に覆われた下部電極１３及び上部電極１５には注入されない。
【００６７】
続いて、図２（ｄ）の工程を行なう。まず、半導体基板１１上に、シリコン酸化膜及びシリコン窒化膜の一方、又は、これらの積層膜からなる膜厚５０ｎｍ程度の絶縁膜を形成する。この後、当該絶縁膜を異方性エッチングすることにより、上部電極１５の側面上にサイドウォールスペーサ１６ａを形成すると共に、ゲート電極２５の側面上にサイドウォールスペーサ２６を形成する。この際、下部電極１３の側面上にもサイドウォールスペーサ１６ｂが形成されるが、サイドウォールスペーサ１６ｂの形成は必須ではない。
【００６８】
続いて、図３（ａ）の工程を行なう。活性領域２１におけるサイドウォールスペーサ２６の外側の領域に、ゲート電極２５及びサイドウォールスペーサ２６をマスクとして、不純物のイオン注入を行なう。例えば、ｎ型不純物である砒素（Ａｓ）を注入エネルギー３０ＫｅＶで且つ注入ドーズ量１×１０15ions／cm2 の条件にて注入すると共に、ｎ型不純物であるリン（Ｐ）を注入エネルギー１０ＫｅＶで且つ注入ドーズ量１×１０14ions／cm2 の条件にて注入する。この際、ゲート電極２５及び上部電極１５についてもｎ型不純物が注入される。
【００６９】
この後、イオン注入された不純物を活性化するために、例えば１０５０℃で且つ１０秒以下のＲＴＡ処理を行なう。これにより、活性領域２１にｎ型ソース／ドレイン領域３２を形成すると共に、上部電極１５に低濃度不純物層１５ａ、中間濃度不純物層１５ｃ及び高濃度不純物層１５ｂを形成する。
【００７０】
イオン注入による高濃度不純物層１５ｂにおける不純物の濃度ピークは、上部電極１５の表面から２０〜３０ｎｍ程度に位置する。ＲＴＡ処理による熱拡散の結果、上部電極１５の表面から７０〜８０ｎｍ程度の深さに高濃度不純物層１５ｂ（不純物濃度１×１０19〜１×１０21ions／cm3 程度）、上部電極１５の下面から５０〜６０ｎｍ程度の高さに低濃度不純物層１５ａ（不純物濃度１×１０15〜１×１０18ions／cm3 程度）が形成され、高濃度不純物層１５ｂと低濃度不純物層１５ａとの間に中間濃度不純物層１５ｃ（不純物濃度１×１０18〜１×１０19ions／cm3 程度）が形成される。
【００７１】
尚、不純物濃度の違いによって３つの層を区別しているが、不純物濃度は、上部電極１５内においてなだらかに変化している。電圧の印加によって空乏層が生じるためには、不純物濃度が１×１０18ions／cm3 程度以下であることが望ましい。また、濃度分布の変化が急峻であれば、中間濃度不純物層１５ｃの厚さは十分に小さくなり、低濃度不純物層１５ａ上に直接、高濃度不純物層１５ｂが配置されている構造と考えることもできる。
【００７２】
続いて、図３（ｂ）に示すように、半導体基板１１上に、例えば、スパッタ法によってニッケル（Ｎｉ）からなる膜厚１０ｎｍ程度の金属膜を形成した後、３００℃〜５００℃の熱処理を行なう。これにより、露出している部分のシリコンと金属とを反応させて、ｎ型ソース／ドレイン領域３２上及びゲート電極２５上にシリサイド層２７を形成すると共に、下部電極１３上及び上部電極１５上にシリサイド層１７を形成する。
【００７３】
続いて、図３（ｃ）の工程を行なう。ここでは、半導体基板１１上に、例えばシリコン酸化膜からなる層間絶縁膜１８を形成する。次に、層間絶縁膜１８を貫通し、シリサイド層１７及びシリサイド層２７にそれぞれ達するように、タングステン等の伝導膜からなるコンタクト１９及びコンタクト２９を形成する。
【００７４】
以上により、容量絶縁膜１４及びＭＩＳトランジスタを有する半導体装置１０が製造される。ここで、容量絶縁膜１４とゲート絶縁膜２４、上部電極１５とゲート電極２５、サイドウォールスペーサ１６ａとサイドウォールスペーサ２６等、各種の構成要素を同時に形成することができるので、工程数を削減することができる。
【００７５】
尚、シリサイド層１７及びシリサイド層２７については、抵抗低減等のために形成することが望ましいが、本実施形態における可変容量素子が機能するためには必須ではない。
【００７６】
また、以上では、中間濃度不純物層１５ｃの下には必ず低濃度不純物層１５ａが配置されている。しかしながら、低濃度不純物層１５ａは、中間濃度不純物層１５ｃと、下部電極１３を覆う部分の容量絶縁膜１４との間に形成されていれば良い。下部電極１３が形成されていない部分の上部電極１５において、中間濃度不純物層１５ｃ（更には高濃度不純物層１５ｂ）が、容量絶縁膜１４にまで達していても構わない。
【００７７】
（第２の実施形態）
以下、本開示の第２の実施形態について、図面を参照しながら説明する。図４（ａ）〜（ｃ）は、本実施形態の例示的半導体装置１０ａについて模式的に示す図である。より具体的に、半導体装置１０ａが備える可変容量素子（但し、一部構成要素のみ）を示す平面図が図４（ａ）に示され、そのIVb-IVb'線及びIVc-IVc'線に対応する半導体装置１０ａの断面が図４（ｂ）及び図４（ｃ）に示されている。
【００７８】
尚、第１の実施形態の半導体装置１０と同様の構成要素については、図１（ａ）〜（ｃ）と同じ符号を用い、以下には相違点について詳しく説明する。
【００７９】
第１の実施形態では、下部電極１３は、素子分離領域１２上に形成されたポリシリコン膜により構成されている（図１（ｂ）等を参照）。これに対し、本実施形態の半導体装置１０ａの下部電極１３ａは、半導体基板１１が素子分離領域１２に囲まれた基板領域１１ａにおいて、その上部に設けられた不純物領域により構成されている。
【００８０】
下部電極１３ａは、例えば、基板領域１１ａの表面からの深さが２０ｎｍ程度（つまり、厚さが２０ｎｍ程度）であり、１×１０19〜１×１０21ions／cm3 程度の不純物濃度のｎ型不純物を含有している。
【００８１】
容量絶縁膜１４、上部電極１５、サイドウォールスペーサ１６ａ、サイドウォールスペーサ２６及びシリサイド層１７等については、第１の実施形態の半導体装置１０の場合と同様である。下部電極１３ａの側面は半導体基板１１上には出ていないので、当該側面にサイドウォールスペーサは形成されていない。
【００８２】
可変容量素子としての動作についても、第１の実施形態において説明したのと同様である。つまり、下部電極１３ａを基準電位に接続すると共に上部電極１５に対して電圧を印加すると、上部電極１５の低濃度不純物層１５ａにおいて空乏層が形成される。空乏層の厚さは印加する電圧に依存し、可変容量素子の容量は容量絶縁膜１４及び空乏層の厚さの合計に依存するので、可変容量素子として機能する。
【００８３】
下部電極１３ａの不純物濃度（例えば１×１０19〜１×１０21ions／cm3 程度）は、低濃度不純物層１５ａの不純物濃度（例えば１×１０15〜１×１０18ions／cm3 程度）に比べて十分に高い。従って、電圧印加によって空乏化されることは無く、且つ、抵抗は十分に低い。
【００８４】
以上から、ゲート面積が大きくなっても、高抵抗の領域をキャリアが移動しなければならない距離が大きくなることはない。よって、キャリアが移動する際の寄生抵抗の増大を抑えることができるので、高Ｑ値を実現できる。ひいては、回路の電気的損失を低減し、消費電流、Ｓ／Ｎ比等の回路の性能を向上することができる。
【００８５】
また、下部電極１３ａが半導体基板１１中に形成されているので、上部電極１５上面の高さと、半導体装置１０ａが備えるＭＩＳトランジスタのゲート電極上面の高さとを一致させることができる。これは、リソグラフィ工程におけるフォーカスずれに伴う寸法バラツキを防ぐために有利である。
【００８６】
――半導体装置の製造方法――
次に、半導体装置１０ａの製造方法について、図面を参照しながら説明する。ここでは、半導体装置１０ａが、図４（ａ）〜（ｃ）に示す可変容量素子に加えて、ＭＩＳトランジスタを備える場合の製造方法を説明する。図５（ａ）〜（ｄ）及び図６（ａ）〜（ｃ）は、半導体装置１０の製造工程を模式的に示す工程断面図である。
【００８７】
図５（ａ）の工程から順に説明する。まず、半導体基板１１の所定領域の上部に、例えばＳＴＩ法を用いて、絶縁膜からなる素子分離領域１２を形成する。これにより、ＭＩＳトランジスタ形成領域に、素子分離領域１２に囲まれた部分の半導体基板１１からなる活性領域２１を構成する。これと同時に、可変容量素子形成領域に、素子分離領域１２に囲まれた部分の半導体基板１１からなる基板領域１１ａを構成する。ここで、基板領域１１ａは、可変容量素子の下部電極１３ａの形状となるように素子分離領域１２によって囲まれている。
【００８８】
次に、活性領域２１及び基板領域１１ａにおいて、必要に応じて、ｐ型ウェルの形成、パンチスルー防止のための埋め込み層形成、閾値調整のための導電性不純物のイオン注入等を行なう。
【００８９】
その後、基板領域１１ａに、ｎ型不純物であるＡｓのイオン注入を行なう。注入条件は、例えば、注入エネルギー３０ＫｅＶで且つ注入ドーズ量１×１０15ions／cm2 とする。このような選択的なイオン注入により、基板領域１１ａの表面からの深さが２０ｎｍ程度であり、不純物濃度が１×１０19〜１×１０21ions／cm3 程度のｎ型不純物を含有する不純物領域として、下部電極１３ａを形成する。
【００９０】
続いて、図５（ｂ）の工程を行なう。まず、活性領域２１上及び下部電極１３ａ上に、熱酸化法等を用いて、膜厚２ｎｍ程度のシリコン酸化膜を形成する。次に、当該シリコン酸化膜上に、例えば６３０℃の条件のＣＶＤ法により、膜厚が例えば１５０ｎｍ程度のノンドープドポリシリコン膜を形成する。
【００９１】
次に、可変容量素子形成領域をマスクして（図示せず）、ＭＩＳトランジスタ形成領域の前記ノンドープドポリシリコン膜に、例えばｎ型不純物であるリン（Ｐ）を注入エネルギー１５ＫｅＶで且つ注入ドーズ量５×１０15ions／cm2 の条件にて選択的に注入する。更に、例えば７００℃で且つ４０秒のＲＴＡ処理を行なうことにより、ＭＩＳトランジスタ形成領域にはドープドポリシリコン膜、可変容量素子形成領域にはノンドープドポリシリコン膜が設けられた状態とする。
【００９２】
この後、リソグラフィ処理及びエッチング処理等を用いて、これらのポリシリコン膜及びその下のシリコン酸化膜のパターニングを行なう。これにより、活性領域２１上にはシリコン酸化膜からなるゲート絶縁膜２４を介してドープドポリシリコン膜からなるゲート電極２５が形成される。これと共に、下部電極１３上にはシリコン酸化膜からなる容量絶縁膜１４を介してノンドープドポリシリコン膜からなる上部電極１５が形成される。
【００９３】
ここで、第１の実施形態の半導体装置１０の場合、図２（ｂ）等に示すように、上部電極１５の上面は、ゲート電極２５の上面よりも高い。つまり、同じポリシリコン膜から形成された上部電極１５及びゲート電極２５は同じ厚さを有しているので、素子分離領域１２上に設けられた下部電極１３の厚さに応じて高さに差が生じている。
【００９４】
これに対し、本実施形態の半導体装置１０ａでは、上部電極１５の上面は、ゲート電極２５の上面と同じ高さである。これは、半導体装置１０ａ下部電極１３ａが、半導体基板１１内（基板領域１１ａの上部）に形成されているので、上部電極１５の高さに影響しないことによる。
【００９５】
上部電極１５上面の高さとゲート電極２５上面の高さが異なると、リソグラフィ処理によってこれらをパターニングする際に、フォーカスずれに伴う寸法バラツキの原因となる。本実施形態の半導体装置１０ａの場合、このような寸法バラツキを防ぐことができる。
【００９６】
この後、図５（ｃ）及び（ｄ）と図６（ａ）〜（ｃ）とに示すようにして、半導体装置１０ａが製造される。これらの工程は、第１の実施形態において図２（ｃ）及び（ｄ）と図３（ａ）〜（ｃ）を参照して説明したのと同様に行なえばよい。
【００９７】
本実施形態においても、可変容量素子及びＭＩＳトランジスタの構成部材を形成するために同一の工程を利用できるので、製造工程数を削減することができる。
【産業上の利用可能性】
【００９８】
以上説明したように、本開示の可変容量素子を有する半導体装置及びその製造方法によると、容量値及びその変化量が大きく且つ高Ｑ値の可変容量素子を実現することができ、例えば高周波ＬＳＩにおける電圧制御発振回路等にも有用である。
【符号の説明】
【００９９】
１０ 半導体装置
１０ａ 半導体装置
１１ 半導体基板
１１ａ 基板領域
１２ 素子分離領域
１３ 下部電極
１３ａ 下部電極
１４ 容量絶縁膜
１５ 上部電極
１５ａ 低濃度不純物層
１５ｂ 高濃度不純物層
１５ｃ 中間濃度不純物層
１６ａ サイドウォールスペーサ
１６ｂ サイドウォールスペーサ
１７ シリサイド層
１８ 層間絶縁膜
１９ コンタクト
２１ 活性領域
２４ ゲート絶縁膜
２５ ゲート電極
２６ サイドウォールスペーサ
２７ シリサイド層
２９ コンタクト
３１ ｎ型エクステンション領域
３２ ｎ型ソース／ドレイン領域
４０ 対向部分
４１ コンタクト形成領域
【技術分野】
【０００１】
本開示は、半導体装置に関し、特に、高周波回路で使われる可変容量素子を備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
可変容量素子は、例えば、高周波ＬＳＩ（Large Scale Integration ）に搭載される電圧制御発振回路において、発振周波数の制御等に用いられている。可変容量素子の例としては、特許文献１に記載のようなＭＯＳ（Metal Oxide Semiconductor ）型の素子がある。
【０００３】
図７に、特許文献１のＭＯＳ型可変容量素子を示す。当該素子は、第１導電型の半導体基板１０１の上部に設けられた第２導電型の低濃度拡散領域１０２に形成されている。より具体的に、低濃度拡散領域１０２上に、ゲート絶縁膜１０３を介してゲート電極１０４が設けられている。低濃度拡散領域１０２におけるゲート絶縁膜１０３に隣接する部分に、第２導電型の高濃度拡散領域１０５が形成されている。更に、高濃度拡散領域１０５と低濃度拡散領域１０２との間に、ゲート絶縁膜１０３側を除いて、絶縁層として作用する第１導電型の拡散領域１０６が形成されている。
【０００４】
以上の構造において、いずれも第２導電型である低濃度拡散領域１０２及び高濃度拡散領域１０５が基板電極として作用し、ゲート電極１０４と共にＭＯＳ型のコンデンサを構成する。基板電極を基準電位に接続し、ゲート電極１０４に電圧を印加すると、ゲート絶縁膜１０３の下に空乏層１０７が広がる。前記コンデンサの容量値は、ゲート絶縁膜１０３の膜厚と、ゲート絶縁膜１０３下の空乏層の厚さとに依存する。従って、ゲート電極１０４に印加する電圧によって容量値を変化させることができるので、図７の構造は可変容量素子として機能する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−２６７４９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
可変容量素子について、容量値と、その変化量を大きくすることの要望がある。また、可変容量素子の周波数特性を示すＱ値についても、より高くすることが要望されている。
【０００７】
ここで、Ｑ値は素子の寄生抵抗によって劣化するので、高Ｑ値を実現するためには、寄生抵抗を下げる必要がある。しかしながら、前記の可変容量素子において、容量値の変化量を大きくするためには空乏層の厚さの変化を大きくする必要があり、このためには、絶縁膜１０３下方の低濃度拡散領域１０２の不純物濃度を下げる必要がある。不純物濃度を下げると寄生抵抗が高くなるので、Ｑ値が劣化することになる。
【０００８】
また、容量値を大きくするために容量素子の面積（ゲート電極１０４の面積）を大きくすると、ゲート電極１０４の中央部から高濃度拡散領域１０５までの距離が長くなる。つまり、抵抗の高い低濃度拡散領域１０２中をキャリアが移動しなければならない距離が長くなり、キャリア移動の際の寄生抵抗が大きくなる。従って、Ｑ値が劣化する。
【０００９】
このように、容量値及びその変化量を大きくしようとすると、Ｑ値の劣化に繋がることになる。
【００１０】
以上に鑑みて、本開示の目的は、容量値及びその変化量が大きく且つＱ値の高い可変容量素子を備える半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
前記の目的を達成するために、本開示の半導体装置は、可変容量素子を備え、当該可変容量素子は、半導体基板上に形成された下部電極と、下部電極上に形成された容量絶縁膜と、容量絶縁膜上に形成された上部電極とを備え、上部電極は、容量絶縁膜上に位置する低濃度不純物層と、低濃度不純物層上に位置し且つ低濃度不純物層よりも不純物濃度が高い高濃度不純物層とを有する。
【００１２】
このような半導体装置において、下部電極を基準電位に接続すると共に、上部電極の高濃度不純物層に電圧を印加すると、上部電極の低濃度不純物層に空乏層が形成される。下部電極と、上部電極の少なくとも高濃度不純物層とが、容量絶縁膜及び前記空乏層を挟んで容量素子を構成する。更に、空乏層の厚さは印加する電圧に依存して変化するので、可変容量素子として機能する。
【００１３】
ここで、容量絶縁膜の下方に高抵抗の領域（低濃度不純物領域）を配置することは不要であり、キャリアは、主に下部電極内又は高濃度不純物層内を移動することができる。従って、容量の変化量を大きくするために、上部電極における低濃度不純物層の不純物濃度を小さくしたとしても、キャリアが移動する部分の抵抗は変わらないので、素子の寄生抵抗が大きくなることはない。同様に、容量値を大きくするために、容量面積（上部電極と下部電極とが対向する部分の面積）を大きくしたとしても、素子の寄生抵抗が大きくなることはない。つまり、寄生抵抗の増加によるＱ値の劣化を避けながら、容量値及びその変化量を大きくすることができる。
【００１４】
尚、上部電極は、低濃度不純物層と高濃度不純物層との間に位置すると共に、低濃度不純物層よりも不純物濃度が高く且つ高濃度不純物層よりも不純物濃度が低い中間濃度不純物層を更に有していても良い。
【００１５】
また、上部電極は、ポリシリコン膜からなり、上部電極上に形成されたシリサイド層を更に備えていても良い。
【００１６】
上部電極は、このような構造であっても良い。
【００１７】
また、下部電極は、半導体基板上に絶縁膜を介して形成されていても良い。
【００１８】
また、下部電極は、ポリシリコン膜からなり、下部電極の不純物濃度は、低濃度不純物層の不純物濃度よりも高くても良い。
【００１９】
このようにすると、電圧印加により、下部電極ではなく、上部電極の低濃度不純物層に空乏層が形成される。
【００２０】
また、下部電極は、金属膜又は金属含有膜からなっていても良い。
【００２１】
この場合にも、可変容量素子として機能する。
【００２２】
また、絶縁膜は、半導体基板の上部に設けられた素子分離絶縁膜であっても良い。
【００２３】
つまり、下部電極、容量絶縁膜及び上部電極を含む可変容量素子は、素子分離絶縁膜上に形成されていても良い。
【００２４】
また、下部電極は、半導体基板上部に設けられた不純物領域からなり、不純物領域の不純物濃度は、低濃度不純物層の不純物濃度よりも高くても良い。
【００２５】
また、下部電極を構成する不純物領域は、半導体基板上部に設けられた素子分離領域に囲まれていても良い。
【００２６】
下部電極の構成として、このようになっていても良い。このようにすると、半導体装置がＭＩＳトランジスタを更に備える場合に、上部電極の上面の高さをＭＩＳトランジスタのゲート電極における上面の高さと一致させることができる。これは、半導体装置の製造するためにリソグラフィ工程等を用いる場合に有利である。
【００２７】
また、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、半導体基板におけるゲート電極の両側方下に形成されたソース／ドレイン領域とを有するＭＩＳトランジスタを更に備えていても良い。
【００２８】
つまり、可変容量素子及びＭＩＳトランジスタを共に備える半導体装置としても良い。
【００２９】
また、容量絶縁膜と、ゲート絶縁膜とは同じ膜からなっていても良い。
【００３０】
また、上部電極と、ゲート電極とは同じ膜からなっていても良い。
【００３１】
このようにすると、可変容量素子の構成要素とＭＩＳトランジスタの構成要素とを同時に形成することができ、製造工程の増加を抑制することができる。
【００３２】
また、下部電極と、上部電極における高濃度不純物層との間に電圧を印加することにより、低濃度不純物層が空乏化するのであっても良い。
【００３３】
このことにより、可変容量素子として機能する。
【００３４】
また、低濃度不純物層の不純物濃度は、１×１０15ions／cm3 以上で且つ１×１０18ions／cm3 以下であり、高濃度不純物層の不純物濃度は、１×１０19ions／cm3 以上で且つ１×１０21ions／cm3 以下であっても良い。
【００３５】
それぞれの不純物濃度の一例として、このような範囲の値であっても良い。
【００３６】
次に、前記の目的を達成するために、可変容量素子を備える半導体装置の製造方法において、半導体基板上に下部電極を形成する工程（ａ）と、下部電極上に容量絶縁膜を形成する工程（ｂ）と、容量絶縁膜上に上部電極を形成する工程（ｃ）とを備え、工程（ｃ）は、容量絶縁膜上に位置する低濃度不純物層を設ける工程と、低濃度不純物層上に位置し且つ低濃度不純物層よりも不純物濃度が高い高濃度不純物層を形成する工程とを含む。
【００３７】
このようにすると、本開示の半導体装置を製造することができる。
【００３８】
尚、工程（ａ）の前に、半導体基板上部に素子分離絶縁膜を形成する工程を更に備え、工程（ａ）において、素子分離絶縁膜上に下部電極を形成するのであっても良い。
【００３９】
また、工程（ａ）の前に、半導体基板上部に素子分離絶縁膜を形成する工程を更に備え、工程（ａ）において、素子分離絶縁膜に囲まれた部分の半導体基板に、不純物領域からなる下部電極を形成するのであっても良い。
【発明の効果】
【００４０】
本開示の技術によると、可変容量素子において、寄生抵抗の増加を抑えながら容量値及びその変化量を大きくすることができ、Ｑ値の高い可変容量素子を備える半導体装置及びその製造方法を実現することができる。
【図面の簡単な説明】
【００４１】
【図１】図１（ａ）〜（ｃ）は、本開示の第１の実施形態における例示的半導体装置の平面構成及び断面構成を模式的に示す図である。
【図２】図２（ａ）〜（ｄ）は、第１の実施形態における例示的半導体装置の製造工程を説明する図である。
【図３】図３（ａ）〜（ｃ）は、図２（ｄ）に引き続いて、第１の実施形態における例示的半導体装置の製造工程を説明する図である。
【図４】図４（ａ）〜（ｃ）は、本開示の第２の実施形態における例示的半導体装置の平面構成及び断面構成を模式的に示す図である。
【図５】図５（ａ）〜（ｄ）は、第２の実施形態における例示的半導体装置の製造工程を説明する図である。
【図６】図６（ａ）〜（ｃ）は、図６（ｄ）に引き続いて、第２の実施形態における例示的半導体装置の製造工程を説明する図である。
【図７】図７は、背景技術のＭＯＳ型可変容量素子の断面構成を模式的に示す図である。
【発明を実施するための形態】
【００４２】
（第１の実施形態）
以下、本開示の第１の実施形態について、図面を参照しながら説明する。図１（ａ）〜（ｃ）は、本実施形態の例示的半導体装置１０について模式的に示す図である。より具体的に、半導体装置１０が備える可変容量素子（但し、一部構成要素のみ）を示す平面図が図１（ａ）に示され、そのIb-Ib'線及びIc-Ic'線に対応する半導体装置１０の断面が図１（ｂ）及び図１（ｃ）に示されている。
【００４３】
図１（ａ）〜（ｃ）に示す通り、半導体装置１０は、半導体基板１１を用いて形成されている。半導体基板１１上には、絶縁膜からなる素子分離領域１２が形成されている。素子分離領域１２上には、下部電極１３が形成されている。下部電極１３上には、容量絶縁膜１４を介して上部電極１５が形成されている。
【００４４】
図１（ａ）に示すように、下部電極１３と上部電極１５とは、それぞれの長手方向が直交するように交差した配置である。容量絶縁膜１４を挟んだ下部電極１３と上部電極１５との対向部分４０が、可変容量素子として機能する。対向部分４０の面積が容量面積となり、所望の可変容量に応じて設定される。例えば、数十ｎｍ2 〜数十μｍ2 である。
【００４５】
ここで、下部電極１３は、例えば、厚さ２０ｎｍ程度のＤＰＳ（doped poly-silicon）からなり、１×１０19〜１×１０21ions／cm3 程度のｎ型不純物を含有している。
【００４６】
容量絶縁膜１４は、例えば厚さ２〜１０ｎｍ程度のシリコン酸化膜からなり、同じ半導体基板１１上に同時に形成されるＭＩＳトランジスタのゲート絶縁膜と同一の膜であり且つ同一の厚さを有する。図１（ｃ）において、素子分離領域１２と上部電極１５との間にも容量絶縁膜１４が形成されているが、この部分に形成することは必須ではない。容量絶縁膜１４は、下部電極１３の上面及び側面を覆うように形成されていれば良い。容量絶縁膜１４を熱酸化法によって形成した場合には、シリコンからなる下部電極１３の上面及び側面上のみに形成される。ＣＶＤ（Chemical Vapor Deposition ）法等を用いて堆積した場合、素子分離領域１２と上部電極１５との間にも形成されることになる。
【００４７】
上部電極１５は、例えば厚さが１００ｎｍ〜１５０ｎｍ程度のポリシリコン膜からなり、ＭＩＳトランジスタのゲート電極と同程度である。また上部電極１５は、容量絶縁膜１４直上に位置し且つ空乏層が形成される低濃度不純物層１５ａと、低濃度不純物層１５ａの上方に位置する高濃度不純物層１５ｂと、低濃度不純物層１５ａ及び高濃度不純物層１５ｂの間に位置する中間濃度不純物層１５ｃとを有する。
【００４８】
低濃度不純物層１５ａは、例えば、厚さが５０〜６０ｎｍ程度であり、１×１０15〜１×１０18ions／cm3 程度のｎ型不純物を含有している。高濃度不純物層１５ｂは、例えば、厚さが７０〜８０ｎｍ程度であり、低濃度不純物層１５ａよりも高濃度である１×１０19〜１×１０21ions／cm3 程度のｎ型不純物を含有している。中間濃度不純物層１５ｃは、例えば、厚さが１０〜２０ｎｍ程度であり、低濃度不純物層１５ａよりも高濃度であり且つ高濃度不純物層１５ｂよりも低濃度である１×１０18〜１×１０19ions／cm3 程度のｎ型不純物を含有している。但し、中間濃度不純物層１５ｃを形成することは必須ではなく、低濃度不純物層１５ａ上に直接、高濃度不純物層１５ｂが形成されていても良い。
【００４９】
下部電極１３は、上部電極１５の低濃度不純物層１５ａよりも高濃度である１×１０19〜１×１０21ions／cm3 程度のｎ型不純物を含有している。
【００５０】
上部電極１５の側面上には、例えば、厚さ数十ｎｍ程度の絶縁膜からなるサイドウォールスペーサ１６ａが形成されている。また、下部電極１３の側面上にもサイドウォールスペーサ１６ｂが形成されている。但し、下部電極１３のサイドウォールスペーサ１６ｂは、上部電極１５のサイドウォールスペーサ１６ａを形成する際に同時に形成されるものであり、必須ではない。また、サイドウォールスペーサ１６ａ及び１６ｂは、例えば、シリコン酸化膜及びシリコン窒化膜のいずれか一方又はこれらの積層膜等が用いられる。
【００５１】
上部電極１５上及び下部電極１３におけるサイドウォールスペーサ１６ａよりも外側の領域には、例えば厚さ１０ｎｍ程度のシリサイド層１７が形成されている。
【００５２】
また、上部電極１５及び下部電極１３の両端部（対向部分４０よりも外側）におけるコンタクト形成領域４１上方において、それぞれシリサイド層１７に接続するコンタクト（図示省略）が形成されている。但し、下部電極１３及び上部電極１５に対して２つずつ形成されることは必須ではなく、少なくとも１つずつ形成されていれば良い。
【００５３】
尚、以上では、下部電極１３及び上部電極１５がいずれもｎ型不純物を含有するものとして説明したが、これに代えて、いずれもｐ型不純物を含有していても良いし、一方がｎ型不純物、他方がｐ型不純物を含有するのであっても良い。
【００５４】
また、上部電極１５と下部電極１３ａとが（長手方向が直交するように）交差する構造は必須ではない。上部電極１５及び下部電極１３ａが容量絶縁膜１４を挟んで対向する部分を有すると共に、それぞれに電気的接続を得られる構造になっていればよい。
【００５５】
以上に説明した、下部電極１３、容量絶縁膜１４及び上部電極１５を含む可変容量素子は、例えば数ＭＨｚ〜数百ＭＨｚにおいて動作する電圧制御発振回路に用いられる。この際、例えば、上部電極１５に１．２Ｖの電圧を印加することにより、上部電極１５の低濃度不純物層１５ａに、厚さ数十ｎｍの空乏層が形成される。低濃度不純物層１５ａ上の中間濃度不純物層１５ｃ及び高濃度不純物層１５ｂと、容量絶縁膜１４下の下部電極１３とは、いずれも、低濃度不純物層１５ａよりも不純物濃度が高いことから（低濃度不純物層１５ａよりも）抵抗が小さい。従って、ゲート面積が大きくなっても、高抵抗の領域をキャリアが移動しなければならない距離が大きく増えることはない。よって、キャリアが移動する際の寄生抵抗の増大を抑えることができるので、高Ｑ値を実現できる。ひいては、回路の電気的損失を低減し、消費電流、Ｓ／Ｎ比等の回路の性能を向上することができる。
【００５６】
尚、空乏層が形成される低濃度不純物層１５ａの厚さは、上部電極１５の厚さに関わらず、一定程度の厚さであることを要する。つまり、低濃度不純物層１５ａが薄くなりすぎると十分な厚さの空乏層が形成されない。従って、例えば、上部電極１５の厚さが前記の１００ｎｍ〜１５０ｎｍ程度とは異なる場合にも、高濃度不純物層１５ｂ、中間濃度不純物層１５ｃの厚さを調整し、低濃度不純物層１５ａの厚さについては５０〜６０ｎｍ程度とするのが良い。
【００５７】
また、下部電極１３については、ポリシリコン膜に代えて、Ｗ、Ａｌ、ＴｉＮ、ＴａＮ又はＴａＣ等の金属膜又は金属含有膜によって形成されていても良い。
【００５８】
――半導体装置の製造方法――
次に、半導体装置１０の製造方法について、図面を参照しながら説明する。ここでは、半導体装置１０が、図１（ａ）〜（ｃ）に示す可変容量素子に加えて、ＭＩＳトランジスタを備える場合の製造方法を説明する。図２（ａ）〜（ｄ）及び図３（ａ）〜（ｃ）は、半導体装置１０の製造工程を模式的に示す工程断面図である。
【００５９】
図２（ａ）の工程から順に説明する。まず、半導体基板１１の所定領域の上部に、絶縁膜からなる素子分離領域１２を形成する。例えば、ＳＴＩ（Shallow Trench Isolation）法を用いればよい。以下において、素子分離領域１２上が可変容量素子形成領域、素子分離領域１２に囲まれた半導体基板１１の活性領域２１がＭＩＳトランジスタ形成領域となる。
【００６０】
次に、活性領域２１において、必要に応じて、ｐ型ウェルの形成、パンチスルー防止のための埋め込み層形成、閾値調整のための導電性不純物のイオン注入等を行なう（いずれも図示は省略）。
【００６１】
その後、素子分離領域１２上を含む半導体基板１１上に、例えば、ＣＶＤ法により膜厚が２０ｎｍ程度で且つ１×１０19〜１×１０21ions／cm3 程度のｎ型不純物を含有するポリシリコン膜を形成する。更に、当該ポリシリコン膜をリソグラフィ処理及びエッチング処理によりパターニングして、可変容量素子を形成する領域の素子分離領域１２上に、下部電極１３を選択的に形成する。
【００６２】
尚、金属膜（又は金属含有膜）からなる下部電極１３を設ける場合には、素子分離領域１２上を含む半導体基板１１上に金属膜（又は金属含有膜）を形成した後、エッチング処理等によりパターニングする。
【００６３】
続いて、図２（ｂ）の工程を行なう。まず、活性領域２１上及び下部電極１３上に、熱酸化法等を用いて、容量絶縁膜１４及びゲート絶縁膜２４となる膜厚２ｎｍ程度のシリコン酸化膜を形成する。続いて、当該シリコン酸化膜上に、例えば６３０℃の条件のＣＶＤ法により、膜厚が例えば１５０ｎｍ程度のノンドープドポリシリコン膜（意図的な不純物の導入が無いシリコン膜）を形成する。
【００６４】
次に、可変容量素子形成領域をマスクして（図示せず）、ＭＩＳトランジスタ形成領域の前記ノンドープドポリシリコン膜に、例えばｎ型不純物であるリン（Ｐ）を注入エネルギー１５ＫｅＶで且つ注入ドーズ量５×１０15ions／cm2 の条件にてイオン注入する。更に、例えば７００℃で且つ４０秒のＲＴＡ（Rapid Thermal Annealing ）処理を行なう。これにより、ＭＩＳトランジスタ形成領域にはドープドポリシリコン膜、可変容量素子形成領域にはノンドープドポリシリコン膜が設けられたことになる。
【００６５】
次に、リソグラフィ処理及びエッチング処理により、これらのポリシリコン膜及びその下のシリコン酸化膜のパターニングを行なう。これにより、活性領域２１上にはシリコン酸化膜からなるゲート絶縁膜２４を介してドープドポリシリコン膜からなるゲート電極２５が形成される。これと共に、下部電極１３上にはシリコン酸化膜からなる容量絶縁膜１４を介してノンドープドポリシリコン膜からなる上部電極１５が形成される。
【００６６】
続いて、図２（ｃ）の工程を行なう。まず、下部電極１３及び上部電極１５をレジスト等（図示せず）によって覆う。その後、ゲート電極２５をマスクとして、活性領域２１におけるゲート電極２５の両側方にｎ型不純物である砒素（Ａｓ）をイオン注入し、ｎ型エクステンション領域３１を形成する。注入の条件は、例えば、注入エネルギー３ＫｅＶで且つ注入ドーズ量１×１０15ions／cm2 とする。この際、Ａｓはゲート電極２５にも注入されるが、レジスト等に覆われた下部電極１３及び上部電極１５には注入されない。
【００６７】
続いて、図２（ｄ）の工程を行なう。まず、半導体基板１１上に、シリコン酸化膜及びシリコン窒化膜の一方、又は、これらの積層膜からなる膜厚５０ｎｍ程度の絶縁膜を形成する。この後、当該絶縁膜を異方性エッチングすることにより、上部電極１５の側面上にサイドウォールスペーサ１６ａを形成すると共に、ゲート電極２５の側面上にサイドウォールスペーサ２６を形成する。この際、下部電極１３の側面上にもサイドウォールスペーサ１６ｂが形成されるが、サイドウォールスペーサ１６ｂの形成は必須ではない。
【００６８】
続いて、図３（ａ）の工程を行なう。活性領域２１におけるサイドウォールスペーサ２６の外側の領域に、ゲート電極２５及びサイドウォールスペーサ２６をマスクとして、不純物のイオン注入を行なう。例えば、ｎ型不純物である砒素（Ａｓ）を注入エネルギー３０ＫｅＶで且つ注入ドーズ量１×１０15ions／cm2 の条件にて注入すると共に、ｎ型不純物であるリン（Ｐ）を注入エネルギー１０ＫｅＶで且つ注入ドーズ量１×１０14ions／cm2 の条件にて注入する。この際、ゲート電極２５及び上部電極１５についてもｎ型不純物が注入される。
【００６９】
この後、イオン注入された不純物を活性化するために、例えば１０５０℃で且つ１０秒以下のＲＴＡ処理を行なう。これにより、活性領域２１にｎ型ソース／ドレイン領域３２を形成すると共に、上部電極１５に低濃度不純物層１５ａ、中間濃度不純物層１５ｃ及び高濃度不純物層１５ｂを形成する。
【００７０】
イオン注入による高濃度不純物層１５ｂにおける不純物の濃度ピークは、上部電極１５の表面から２０〜３０ｎｍ程度に位置する。ＲＴＡ処理による熱拡散の結果、上部電極１５の表面から７０〜８０ｎｍ程度の深さに高濃度不純物層１５ｂ（不純物濃度１×１０19〜１×１０21ions／cm3 程度）、上部電極１５の下面から５０〜６０ｎｍ程度の高さに低濃度不純物層１５ａ（不純物濃度１×１０15〜１×１０18ions／cm3 程度）が形成され、高濃度不純物層１５ｂと低濃度不純物層１５ａとの間に中間濃度不純物層１５ｃ（不純物濃度１×１０18〜１×１０19ions／cm3 程度）が形成される。
【００７１】
尚、不純物濃度の違いによって３つの層を区別しているが、不純物濃度は、上部電極１５内においてなだらかに変化している。電圧の印加によって空乏層が生じるためには、不純物濃度が１×１０18ions／cm3 程度以下であることが望ましい。また、濃度分布の変化が急峻であれば、中間濃度不純物層１５ｃの厚さは十分に小さくなり、低濃度不純物層１５ａ上に直接、高濃度不純物層１５ｂが配置されている構造と考えることもできる。
【００７２】
続いて、図３（ｂ）に示すように、半導体基板１１上に、例えば、スパッタ法によってニッケル（Ｎｉ）からなる膜厚１０ｎｍ程度の金属膜を形成した後、３００℃〜５００℃の熱処理を行なう。これにより、露出している部分のシリコンと金属とを反応させて、ｎ型ソース／ドレイン領域３２上及びゲート電極２５上にシリサイド層２７を形成すると共に、下部電極１３上及び上部電極１５上にシリサイド層１７を形成する。
【００７３】
続いて、図３（ｃ）の工程を行なう。ここでは、半導体基板１１上に、例えばシリコン酸化膜からなる層間絶縁膜１８を形成する。次に、層間絶縁膜１８を貫通し、シリサイド層１７及びシリサイド層２７にそれぞれ達するように、タングステン等の伝導膜からなるコンタクト１９及びコンタクト２９を形成する。
【００７４】
以上により、容量絶縁膜１４及びＭＩＳトランジスタを有する半導体装置１０が製造される。ここで、容量絶縁膜１４とゲート絶縁膜２４、上部電極１５とゲート電極２５、サイドウォールスペーサ１６ａとサイドウォールスペーサ２６等、各種の構成要素を同時に形成することができるので、工程数を削減することができる。
【００７５】
尚、シリサイド層１７及びシリサイド層２７については、抵抗低減等のために形成することが望ましいが、本実施形態における可変容量素子が機能するためには必須ではない。
【００７６】
また、以上では、中間濃度不純物層１５ｃの下には必ず低濃度不純物層１５ａが配置されている。しかしながら、低濃度不純物層１５ａは、中間濃度不純物層１５ｃと、下部電極１３を覆う部分の容量絶縁膜１４との間に形成されていれば良い。下部電極１３が形成されていない部分の上部電極１５において、中間濃度不純物層１５ｃ（更には高濃度不純物層１５ｂ）が、容量絶縁膜１４にまで達していても構わない。
【００７７】
（第２の実施形態）
以下、本開示の第２の実施形態について、図面を参照しながら説明する。図４（ａ）〜（ｃ）は、本実施形態の例示的半導体装置１０ａについて模式的に示す図である。より具体的に、半導体装置１０ａが備える可変容量素子（但し、一部構成要素のみ）を示す平面図が図４（ａ）に示され、そのIVb-IVb'線及びIVc-IVc'線に対応する半導体装置１０ａの断面が図４（ｂ）及び図４（ｃ）に示されている。
【００７８】
尚、第１の実施形態の半導体装置１０と同様の構成要素については、図１（ａ）〜（ｃ）と同じ符号を用い、以下には相違点について詳しく説明する。
【００７９】
第１の実施形態では、下部電極１３は、素子分離領域１２上に形成されたポリシリコン膜により構成されている（図１（ｂ）等を参照）。これに対し、本実施形態の半導体装置１０ａの下部電極１３ａは、半導体基板１１が素子分離領域１２に囲まれた基板領域１１ａにおいて、その上部に設けられた不純物領域により構成されている。
【００８０】
下部電極１３ａは、例えば、基板領域１１ａの表面からの深さが２０ｎｍ程度（つまり、厚さが２０ｎｍ程度）であり、１×１０19〜１×１０21ions／cm3 程度の不純物濃度のｎ型不純物を含有している。
【００８１】
容量絶縁膜１４、上部電極１５、サイドウォールスペーサ１６ａ、サイドウォールスペーサ２６及びシリサイド層１７等については、第１の実施形態の半導体装置１０の場合と同様である。下部電極１３ａの側面は半導体基板１１上には出ていないので、当該側面にサイドウォールスペーサは形成されていない。
【００８２】
可変容量素子としての動作についても、第１の実施形態において説明したのと同様である。つまり、下部電極１３ａを基準電位に接続すると共に上部電極１５に対して電圧を印加すると、上部電極１５の低濃度不純物層１５ａにおいて空乏層が形成される。空乏層の厚さは印加する電圧に依存し、可変容量素子の容量は容量絶縁膜１４及び空乏層の厚さの合計に依存するので、可変容量素子として機能する。
【００８３】
下部電極１３ａの不純物濃度（例えば１×１０19〜１×１０21ions／cm3 程度）は、低濃度不純物層１５ａの不純物濃度（例えば１×１０15〜１×１０18ions／cm3 程度）に比べて十分に高い。従って、電圧印加によって空乏化されることは無く、且つ、抵抗は十分に低い。
【００８４】
以上から、ゲート面積が大きくなっても、高抵抗の領域をキャリアが移動しなければならない距離が大きくなることはない。よって、キャリアが移動する際の寄生抵抗の増大を抑えることができるので、高Ｑ値を実現できる。ひいては、回路の電気的損失を低減し、消費電流、Ｓ／Ｎ比等の回路の性能を向上することができる。
【００８５】
また、下部電極１３ａが半導体基板１１中に形成されているので、上部電極１５上面の高さと、半導体装置１０ａが備えるＭＩＳトランジスタのゲート電極上面の高さとを一致させることができる。これは、リソグラフィ工程におけるフォーカスずれに伴う寸法バラツキを防ぐために有利である。
【００８６】
――半導体装置の製造方法――
次に、半導体装置１０ａの製造方法について、図面を参照しながら説明する。ここでは、半導体装置１０ａが、図４（ａ）〜（ｃ）に示す可変容量素子に加えて、ＭＩＳトランジスタを備える場合の製造方法を説明する。図５（ａ）〜（ｄ）及び図６（ａ）〜（ｃ）は、半導体装置１０の製造工程を模式的に示す工程断面図である。
【００８７】
図５（ａ）の工程から順に説明する。まず、半導体基板１１の所定領域の上部に、例えばＳＴＩ法を用いて、絶縁膜からなる素子分離領域１２を形成する。これにより、ＭＩＳトランジスタ形成領域に、素子分離領域１２に囲まれた部分の半導体基板１１からなる活性領域２１を構成する。これと同時に、可変容量素子形成領域に、素子分離領域１２に囲まれた部分の半導体基板１１からなる基板領域１１ａを構成する。ここで、基板領域１１ａは、可変容量素子の下部電極１３ａの形状となるように素子分離領域１２によって囲まれている。
【００８８】
次に、活性領域２１及び基板領域１１ａにおいて、必要に応じて、ｐ型ウェルの形成、パンチスルー防止のための埋め込み層形成、閾値調整のための導電性不純物のイオン注入等を行なう。
【００８９】
その後、基板領域１１ａに、ｎ型不純物であるＡｓのイオン注入を行なう。注入条件は、例えば、注入エネルギー３０ＫｅＶで且つ注入ドーズ量１×１０15ions／cm2 とする。このような選択的なイオン注入により、基板領域１１ａの表面からの深さが２０ｎｍ程度であり、不純物濃度が１×１０19〜１×１０21ions／cm3 程度のｎ型不純物を含有する不純物領域として、下部電極１３ａを形成する。
【００９０】
続いて、図５（ｂ）の工程を行なう。まず、活性領域２１上及び下部電極１３ａ上に、熱酸化法等を用いて、膜厚２ｎｍ程度のシリコン酸化膜を形成する。次に、当該シリコン酸化膜上に、例えば６３０℃の条件のＣＶＤ法により、膜厚が例えば１５０ｎｍ程度のノンドープドポリシリコン膜を形成する。
【００９１】
次に、可変容量素子形成領域をマスクして（図示せず）、ＭＩＳトランジスタ形成領域の前記ノンドープドポリシリコン膜に、例えばｎ型不純物であるリン（Ｐ）を注入エネルギー１５ＫｅＶで且つ注入ドーズ量５×１０15ions／cm2 の条件にて選択的に注入する。更に、例えば７００℃で且つ４０秒のＲＴＡ処理を行なうことにより、ＭＩＳトランジスタ形成領域にはドープドポリシリコン膜、可変容量素子形成領域にはノンドープドポリシリコン膜が設けられた状態とする。
【００９２】
この後、リソグラフィ処理及びエッチング処理等を用いて、これらのポリシリコン膜及びその下のシリコン酸化膜のパターニングを行なう。これにより、活性領域２１上にはシリコン酸化膜からなるゲート絶縁膜２４を介してドープドポリシリコン膜からなるゲート電極２５が形成される。これと共に、下部電極１３上にはシリコン酸化膜からなる容量絶縁膜１４を介してノンドープドポリシリコン膜からなる上部電極１５が形成される。
【００９３】
ここで、第１の実施形態の半導体装置１０の場合、図２（ｂ）等に示すように、上部電極１５の上面は、ゲート電極２５の上面よりも高い。つまり、同じポリシリコン膜から形成された上部電極１５及びゲート電極２５は同じ厚さを有しているので、素子分離領域１２上に設けられた下部電極１３の厚さに応じて高さに差が生じている。
【００９４】
これに対し、本実施形態の半導体装置１０ａでは、上部電極１５の上面は、ゲート電極２５の上面と同じ高さである。これは、半導体装置１０ａ下部電極１３ａが、半導体基板１１内（基板領域１１ａの上部）に形成されているので、上部電極１５の高さに影響しないことによる。
【００９５】
上部電極１５上面の高さとゲート電極２５上面の高さが異なると、リソグラフィ処理によってこれらをパターニングする際に、フォーカスずれに伴う寸法バラツキの原因となる。本実施形態の半導体装置１０ａの場合、このような寸法バラツキを防ぐことができる。
【００９６】
この後、図５（ｃ）及び（ｄ）と図６（ａ）〜（ｃ）とに示すようにして、半導体装置１０ａが製造される。これらの工程は、第１の実施形態において図２（ｃ）及び（ｄ）と図３（ａ）〜（ｃ）を参照して説明したのと同様に行なえばよい。
【００９７】
本実施形態においても、可変容量素子及びＭＩＳトランジスタの構成部材を形成するために同一の工程を利用できるので、製造工程数を削減することができる。
【産業上の利用可能性】
【００９８】
以上説明したように、本開示の可変容量素子を有する半導体装置及びその製造方法によると、容量値及びその変化量が大きく且つ高Ｑ値の可変容量素子を実現することができ、例えば高周波ＬＳＩにおける電圧制御発振回路等にも有用である。
【符号の説明】
【００９９】
１０ 半導体装置
１０ａ 半導体装置
１１ 半導体基板
１１ａ 基板領域
１２ 素子分離領域
１３ 下部電極
１３ａ 下部電極
１４ 容量絶縁膜
１５ 上部電極
１５ａ 低濃度不純物層
１５ｂ 高濃度不純物層
１５ｃ 中間濃度不純物層
１６ａ サイドウォールスペーサ
１６ｂ サイドウォールスペーサ
１７ シリサイド層
１８ 層間絶縁膜
１９ コンタクト
２１ 活性領域
２４ ゲート絶縁膜
２５ ゲート電極
２６ サイドウォールスペーサ
２７ シリサイド層
２９ コンタクト
３１ ｎ型エクステンション領域
３２ ｎ型ソース／ドレイン領域
４０ 対向部分
４１ コンタクト形成領域
【特許請求の範囲】
【請求項１】
可変容量素子を備える半導体装置において、
前記可変容量素子は、
半導体基板上に形成された下部電極と、
前記下部電極上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成された上部電極とを備え、
前記上部電極は、前記容量絶縁膜上に位置する低濃度不純物層と、前記低濃度不純物層上に位置し且つ前記低濃度不純物層よりも不純物濃度が高い高濃度不純物層とを有することを特徴とする半導体装置。
【請求項２】
請求項１の半導体装置において、
前記上部電極は、前記低濃度不純物層と前記高濃度不純物層との間に位置すると共に、前記低濃度不純物層よりも不純物濃度が高く且つ前記高濃度不純物層よりも不純物濃度が低い中間濃度不純物層を更に有することを特徴とする半導体装置。
【請求項３】
請求項１又は２の半導体装置において、
前記上部電極は、ポリシリコン膜からなり、
前記上部電極上に形成されたシリサイド層を更に備えることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１つの半導体装置において、
前記下部電極は、前記半導体基板上に絶縁膜を介して形成されていることを特徴とする半導体装置。
【請求項５】
請求項４の半導体装置において、
前記下部電極は、ポリシリコン膜からなり、
前記下部電極の不純物濃度は、前記低濃度不純物層の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項６】
請求項４の半導体装置において、
前記下部電極は、金属膜又は金属含有膜からなることを特徴とする半導体装置。
【請求項７】
請求項４〜６のいずれか１つの半導体装置において、
前記絶縁膜は、前記半導体基板の上部に設けられた素子分離絶縁膜であることを特徴とする半導体装置。
【請求項８】
請求項１〜３のいずれか１つの半導体装置において、
前記下部電極は、前記半導体基板上部に設けられた不純物領域からなり、
前記不純物領域の不純物濃度は、前記低濃度不純物層の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項９】
請求項８の半導体装置において、
前記下部電極を構成する前記不純物領域は、前記半導体基板上部に設けられた素子分離領域に囲まれていることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のいずれか１つの半導体装置において、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板における前記ゲート電極の両側方下に形成されたソース／ドレイン領域とを有するＭＩＳトランジスタを更に備えることを特徴とする半導体装置。
【請求項１１】
請求項１０の半導体装置において、
前記容量絶縁膜と、前記ゲート絶縁膜とは同じ膜からなることを特徴とする半導体装置。
【請求項１２】
請求項１０又は１１の半導体装置において、
前記上部電極と、前記ゲート電極とは同じ膜からなることを特徴とする半導体装置。
【請求項１３】
請求項１〜１２のいずれか１つの半導体装置において、
前記下部電極と、前記上部電極における前記高濃度不純物層との間に電圧を印加することにより、前記低濃度不純物層が空乏化することを特徴とする半導体装置。
【請求項１４】
請求項１〜１３のいずれか１つの半導体装置において、
前記低濃度不純物層の不純物濃度は、１×１０15ions／cm3 以上で且つ１×１０18ions／cm3 以下であり、
前記高濃度不純物層の不純物濃度は、１×１０19ions／cm3 以上で且つ１×１０21ions／cm3 以下であることを特徴とする半導体装置。
【請求項１５】
可変容量素子を備える半導体装置の製造方法において、
半導体基板上に下部電極を形成する工程（ａ）と、
前記下部電極上に容量絶縁膜を形成する工程（ｂ）と、
前記容量絶縁膜上に上部電極を形成する工程（ｃ）とを備え、
前記工程（ｃ）は、前記容量絶縁膜上に位置する低濃度不純物層を設ける工程と、前記低濃度不純物層上に位置し且つ前記低濃度不純物層よりも不純物濃度が高い高濃度不純物層を形成する工程とを含むことを特徴とする半導体装置。
【請求項１６】
請求項１５の半導体装置の製造方法において、
前記工程（ａ）の前に、前記半導体基板上部に素子分離絶縁膜を形成する工程を更に備え、
前記工程（ａ）において、前記素子分離絶縁膜上に前記下部電極を形成することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１５の半導体装置の製造方法において、
前記工程（ａ）の前に、前記半導体基板上部に素子分離絶縁膜を形成する工程を更に備え、
前記工程（ａ）において、前記素子分離絶縁膜に囲まれた部分の前記半導体基板に、不純物領域からなる前記下部電極を形成することを特徴とする半導体装置の製造方法。
【請求項１】
可変容量素子を備える半導体装置において、
前記可変容量素子は、
半導体基板上に形成された下部電極と、
前記下部電極上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成された上部電極とを備え、
前記上部電極は、前記容量絶縁膜上に位置する低濃度不純物層と、前記低濃度不純物層上に位置し且つ前記低濃度不純物層よりも不純物濃度が高い高濃度不純物層とを有することを特徴とする半導体装置。
【請求項２】
請求項１の半導体装置において、
前記上部電極は、前記低濃度不純物層と前記高濃度不純物層との間に位置すると共に、前記低濃度不純物層よりも不純物濃度が高く且つ前記高濃度不純物層よりも不純物濃度が低い中間濃度不純物層を更に有することを特徴とする半導体装置。
【請求項３】
請求項１又は２の半導体装置において、
前記上部電極は、ポリシリコン膜からなり、
前記上部電極上に形成されたシリサイド層を更に備えることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１つの半導体装置において、
前記下部電極は、前記半導体基板上に絶縁膜を介して形成されていることを特徴とする半導体装置。
【請求項５】
請求項４の半導体装置において、
前記下部電極は、ポリシリコン膜からなり、
前記下部電極の不純物濃度は、前記低濃度不純物層の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項６】
請求項４の半導体装置において、
前記下部電極は、金属膜又は金属含有膜からなることを特徴とする半導体装置。
【請求項７】
請求項４〜６のいずれか１つの半導体装置において、
前記絶縁膜は、前記半導体基板の上部に設けられた素子分離絶縁膜であることを特徴とする半導体装置。
【請求項８】
請求項１〜３のいずれか１つの半導体装置において、
前記下部電極は、前記半導体基板上部に設けられた不純物領域からなり、
前記不純物領域の不純物濃度は、前記低濃度不純物層の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項９】
請求項８の半導体装置において、
前記下部電極を構成する前記不純物領域は、前記半導体基板上部に設けられた素子分離領域に囲まれていることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のいずれか１つの半導体装置において、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板における前記ゲート電極の両側方下に形成されたソース／ドレイン領域とを有するＭＩＳトランジスタを更に備えることを特徴とする半導体装置。
【請求項１１】
請求項１０の半導体装置において、
前記容量絶縁膜と、前記ゲート絶縁膜とは同じ膜からなることを特徴とする半導体装置。
【請求項１２】
請求項１０又は１１の半導体装置において、
前記上部電極と、前記ゲート電極とは同じ膜からなることを特徴とする半導体装置。
【請求項１３】
請求項１〜１２のいずれか１つの半導体装置において、
前記下部電極と、前記上部電極における前記高濃度不純物層との間に電圧を印加することにより、前記低濃度不純物層が空乏化することを特徴とする半導体装置。
【請求項１４】
請求項１〜１３のいずれか１つの半導体装置において、
前記低濃度不純物層の不純物濃度は、１×１０15ions／cm3 以上で且つ１×１０18ions／cm3 以下であり、
前記高濃度不純物層の不純物濃度は、１×１０19ions／cm3 以上で且つ１×１０21ions／cm3 以下であることを特徴とする半導体装置。
【請求項１５】
可変容量素子を備える半導体装置の製造方法において、
半導体基板上に下部電極を形成する工程（ａ）と、
前記下部電極上に容量絶縁膜を形成する工程（ｂ）と、
前記容量絶縁膜上に上部電極を形成する工程（ｃ）とを備え、
前記工程（ｃ）は、前記容量絶縁膜上に位置する低濃度不純物層を設ける工程と、前記低濃度不純物層上に位置し且つ前記低濃度不純物層よりも不純物濃度が高い高濃度不純物層を形成する工程とを含むことを特徴とする半導体装置。
【請求項１６】
請求項１５の半導体装置の製造方法において、
前記工程（ａ）の前に、前記半導体基板上部に素子分離絶縁膜を形成する工程を更に備え、
前記工程（ａ）において、前記素子分離絶縁膜上に前記下部電極を形成することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１５の半導体装置の製造方法において、
前記工程（ａ）の前に、前記半導体基板上部に素子分離絶縁膜を形成する工程を更に備え、
前記工程（ａ）において、前記素子分離絶縁膜に囲まれた部分の前記半導体基板に、不純物領域からなる前記下部電極を形成することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−２１０７６（Ｐ２０１３−２１０７６Ａ）
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願番号】特願２０１１−１５２１３６（Ｐ２０１１−１５２１３６）
【出願日】平成２３年７月８日（２０１１．７．８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願日】平成２３年７月８日（２０１１．７．８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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