半導体装置及び分圧回路
【課題】複数の抵抗の変化率差を抑制すること。
【解決手段】分圧回路１１は、直列接続された２つの抵抗Ｒ１，Ｒ２を有している。第１の抵抗Ｒ１は、入力電圧Ｖｉｎを供給する配線２１と出力ノードＮ１との間に接続されている。第２の抵抗Ｒ２は、基準電圧Ｖｓを供給する配線２２と出力ノードＮ１との間に接続されている。第１の抵抗Ｒ１は、Ｐ型の半導体基板に形成されたＮ型のウェル領域（基板領域）３１と、このウェル領域３１に形成されたＰ型の拡散領域３３を含む。第２の抵抗Ｒ２は、Ｐ型の半導体基板に形成されたＮ型のウェル領域３２と、このウェル領域３２に形成されたＰ型の拡散領域３４を含む。第１のウェル領域３１には、入力電圧Ｖｉｎが供給される。第２のウェル領域３２は、第１の拡散領域３３に設定された分圧ノードＮｄと接続されている。
【解決手段】分圧回路１１は、直列接続された２つの抵抗Ｒ１，Ｒ２を有している。第１の抵抗Ｒ１は、入力電圧Ｖｉｎを供給する配線２１と出力ノードＮ１との間に接続されている。第２の抵抗Ｒ２は、基準電圧Ｖｓを供給する配線２２と出力ノードＮ１との間に接続されている。第１の抵抗Ｒ１は、Ｐ型の半導体基板に形成されたＮ型のウェル領域（基板領域）３１と、このウェル領域３１に形成されたＰ型の拡散領域３３を含む。第２の抵抗Ｒ２は、Ｐ型の半導体基板に形成されたＮ型のウェル領域３２と、このウェル領域３２に形成されたＰ型の拡散領域３４を含む。第１のウェル領域３１には、入力電圧Ｖｉｎが供給される。第２のウェル領域３２は、第１の拡散領域３３に設定された分圧ノードＮｄと接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置及び分圧回路に関する。
【背景技術】
【０００２】
従来、半導体装置（半導体チップ）に形成された回路（例えばアナログ回路）は、抵抗を含む。チップ上に形成された抵抗は、拡散抵抗やポリシリコン抵抗である。拡散抵抗は、ウェル（例えば、エピタキシャル層）に形成された拡散層である。ポリシリコン抵抗は、基板領域（例えば、エピタキシャル層）上に絶縁膜（例えば、酸化膜）が形成され、その絶縁膜上に形成された多結晶シリコン膜である。
【０００３】
チップ上に形成された抵抗は、抵抗とウェル等の基板領域との間の電位差に応じて、抵抗値が変化する。このため、ポリ抵抗の一端を基板領域等に接続することにより、電位差による抵抗値の変化を抑制するものがある（例えば、特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−１６８６５１号公報
【特許文献２】特開２０１０−１０９２３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、分圧抵抗を拡散抵抗やポリシリコン抵抗で構成した場合、抵抗毎に両端にかかる電圧が異なる。このため、同じ形状に形成した複数の抵抗体において、両端子と基板領域との間の電位差が抵抗毎に異なる場合がある。拡散抵抗やポリ抵抗は、基板領域の電位と端子の電位との差によって空乏層の広がりが変るため、抵抗値の変化率が基板領域と端子の電位差に応じて変化する。従って、抵抗値が同一となるように形成した２つの抵抗を直列に接続し、２つの抵抗の間のノードから分圧電圧を得る場合、高電位側の抵抗における抵抗値の変化量と、低電位側の抵抗における抵抗値の変化量が互いに異なる。従って、同じ形状の抵抗体を形成しても２つの抵抗値の抵抗比が異なることになり、所望の電圧が得られない場合がある。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、第１の基板領域に対応して形成され、第１電位の第１ノードと出力ノードとの間に接続された抵抗体を含む第１の抵抗と、第２の基板領域に対応して形成され、前記出力ノードと第２電位の第２ノードとの間に接続された抵抗体を含む第２の抵抗とを有し、前記第１の基板領域は、前記第１ノードに接続され、前記第２の基板領域は、前記第１の抵抗に設定された分圧ノードに接続される。
【発明の効果】
【０００７】
本発明の一観点によれば、複数の抵抗の変化率差を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】第一実施形態の分圧回路の回路図である。
【図２】半導体装置の概略断面図である。
【図３】（ａ）（ｂ）は比較例を示す回路図である。
【図４】抵抗素子の回路図である。
【図５】抵抗素子の特性図である。
【図６】半導体装置の概略断面図である。
【図７】第二実施形態の分圧回路の回路図である。
【図８】分圧回路の概略レイアウト図である。
【図９】比較例を示す回路図である。
【図１０】第三実施形態の分圧回路の回路図である。
【図１１】半導体装置の概略断面図である。
【図１２】動作を説明するための等価回路図である。
【図１３】等価回路の特性図である。
【図１４】第四実施形態の分圧回路の回路図である。
【図１５】分圧回路の概略レイアウト図である。
【図１６】第五実施形態の分圧回路の回路図である。
【図１７】ＤＣ−ＤＣコンバータのブロック回路図である。
【図１８】ＤＣ−ＤＣコンバータの出力特性図である。
【図１９】半導体装置の概略ブロック図である。
【発明を実施するための形態】
【０００９】
（第一実施形態）
以下、第一実施形態を図１〜図６に従って説明する。
図１に示すように、半導体装置１０には分圧回路１１が形成されている。分圧回路１１は、入力電圧Ｖｉｎを供給する配線２１と、入力電圧Ｖｉよりも低い所定の基準電圧Ｖｓ（例えば接地電位（０Ｖ））を供給する配線２２との間に接続され、入力電圧Ｖｉｎと基準電圧Ｖｓとの間の出力電圧Ｖｏｕｔを生成する。
【００１０】
分圧回路１１は、直列接続された２つの抵抗Ｒ１，Ｒ２を有している。第１の抵抗Ｒ１は、入力電圧Ｖｉｎを供給する配線２１と出力ノードＮ１との間に接続されている。第２の抵抗Ｒ２は、基準電圧Ｖｓを供給する配線２２と出力ノードＮ１との間に接続されている。第１の抵抗Ｒ１の抵抗値は、第２の抵抗Ｒ２の抵抗値よりも大きく設定されている。分圧回路１１は、第１の抵抗Ｒ１の抵抗値と第２の抵抗Ｒ２の抵抗値との比（抵抗比）に応じて、入力電圧Ｖｉｎと基準電圧Ｖｓとの間を分圧した電圧を出力ノードＮ１に生成する。そして、分圧回路１１は、出力ノードＮ１の電圧（出力電圧Ｖｏｕｔ）を出力する。
【００１１】
第１の抵抗Ｒ１及び第２の抵抗Ｒ２は、例えば、拡散抵抗である。
図２に示すように、Ｐ型の半導体基板１０ａにはＮ型のウェル領域３１，３２が形成されている。第１のウェル領域３１にはＰ型の拡散領域３３が形成されている。同様に、第２のウェル領域３２にはＰ型の拡散領域３４が形成されている。第１の抵抗Ｒ１は、Ｎ型のウェル領域３１と、このウェル領域３１に形成されたＰ型の拡散領域３３を含む。同様に、第２の抵抗Ｒ２は、Ｎ型のウェル領域３２と、このウェル領域３２に形成されたＰ型の拡散領域３４を含む。ウェル領域３１は第１の基板領域の一例であり、ウェル領域３２は第２の基板領域の一例である。拡散領域３３は第１の抵抗体の一例であり、拡散領域３４は第２の抵抗体の一例である。
【００１２】
第１のウェル領域３１と第２のウェル領域３２は、半導体基板１０ａに、リン（Ｐ），ヒ素（Ａｓ），アンチモン（Ｓｂ）等の不純物（ドナー）を添加することにより形成される。第１の拡散領域３３と第２の拡散領域３４は、ウェル領域３１，３２に、ホウ素（Ｂ），アルミニウム（Ａｌ）等の不純物（アクセプタ）を添加することにより形成される。
【００１３】
第１の拡散領域３３の第１端子３５（図２において右側の端子）には入力電圧Ｖｉｎが供給される。第１の拡散領域３３の第２端子３６は第２の拡散領域３４の第１端子３７と低抵抗の配線により接続されている。第２の拡散領域３４の第２端子３８には基準電圧Ｖｓが供給される。
【００１４】
第１のウェル領域３１には、入力電圧Ｖｉｎが供給される。第２のウェル領域３２は、第１の拡散領域３３に設定された分圧ノードＮｄと低抵抗の配線により接続されている。従って、第２のウェル領域３２には、第１の拡散領域３３の第１端子３５の電圧と第２端子３６の電圧との間の電圧であって、設定された分圧ノードＮｄの位置に応じて第１端子３５の電圧と第２端子３６の電圧とを分圧した電圧が供給される。
【００１５】
また、第１の拡散領域３３と第２の拡散領域３４はそれぞれ抵抗体として機能する。そして、第１の拡散領域３３と第２の拡散領域３４は直列に接続され、第１の拡散領域３３の第１端子３５には入力電圧Ｖｉｎが供給され、第２の拡散領域３４の第２端子３８には基準電圧Ｖｓが供給される。従って、第２のウェル領域３２には、第１の拡散領域３３及び第２の拡散領域３４の抵抗値と、設定された分圧ノードＮｄの位置に応じて、入力電圧Ｖｉｎと基準電圧Ｖｓの間の電位差を分圧した電圧（分圧電圧）が供給される。なお、各拡散領域３３，３４における端子３５〜３８、ウェル領域３１，３２においてバイアス電圧が供給される接続点、分圧ノードＮｄは、配線と接続されるビア（Ｖｉａ）やプラグ等のコンタクト、又はコンタクトが接続された部分を示す。
【００１６】
第１の拡散領域３３に設定された分圧ノードＮｄの位置は、入力電圧Ｖｉｎと基準電圧Ｖｓとの間の中間の電圧が発生する箇所に設定されている。例えば、基準電圧Ｖｓを接地電位（０Ｖ）とすると、入力電圧Ｖｉｎの２分の１（１／２）の電圧（＝Ｖｉｎ／２）の電圧が発生する位置である。この中間電圧Ｖｃは、第２の抵抗Ｒ２のウェル領域３２に供給される。従って、第２の抵抗Ｒ２は、高電位側の端子３７における電圧、つまり出力電圧Ｖｏｕｔと、低電位側の端子３８における電圧Ｖｓと、ウェル領域３２に供給される中間電圧Ｖｃに応じた変化率にて抵抗値が変化する。なお、第１の抵抗Ｒ１は、高電位側の端子３５における電圧、つまり入力電圧Ｖｉｎと、低電位側の端子３６における電圧、つまり出力電圧Ｖｏｕｔと、ウェル領域３２に供給される電圧、つまり入力電圧Ｖｉｎに応じた変化率にて抵抗値が変化する。
【００１７】
なお、上記の分圧ノードＮｄの位置は、半導体装置１０のレイアウトにおいて、図２に示すように、分圧ノードＮｄと高電位側の電圧Ｖｉｎが供給される端子３５との間の抵抗値と、分圧ノードＮｄと低電位側の電圧Ｖｓが供給される端子３８との間の抵抗値とが等しくなるように設定されている。つまり、端子３５と端子３８との間の抵抗を、互いに抵抗値が等しい２つの抵抗に分割する点が、分圧ノードＮｄとして設定される。
【００１８】
このように、第２の抵抗Ｒ２のウェル領域３２に中間電圧Ｖｃを供給することで、第１の抵抗Ｒ１の抵抗値の変化率は、第２の抵抗Ｒ２の抵抗値の変化率とほぼ等しくなる。この現象は、抵抗の変化が空乏層によるものと仮定し、実際に簡易モデルにて空乏層の体積を計算した結果、予想通りの結果が得られた。よって理論計算とよく一致している。言い換えれば、第１の抵抗Ｒ１における分圧ノードは、第１の抵抗Ｒ１において形成される空乏層（体積）と、第２の抵抗Ｒ２において形成される空乏層（体積）を互いに等しくするように設定されている。
【００１９】
図４に示すように、抵抗Ｒ０において、抵抗体として働く拡散領域４１の両端における電圧をＶ１，Ｖ２とする。なお、第１の電圧Ｖ１は第２の電圧Ｖ２より高い電圧とする。そして、抵抗Ｒ０において、ウェル領域４２の電圧（ウェル電圧）をＶ３とする。抵抗Ｒ０において、ウェル電圧Ｖ３を第１の電圧Ｖ１と等しい（Ｖ３＝Ｖ１）場合において、ウェル電圧Ｖ３と低電位側の第２の電圧Ｖ２との差の絶対値ΔＶ（＝｜Ｖ３−Ｖ２｜）に対する拡散領域４１における抵抗値の変化率ΔＲは、図５の曲線４３にて表される。これに対し、ウェル電圧Ｖ３が第１の電圧Ｖ１と異なる（Ｖ３≠Ｖ１）場合、差電圧ΔＶに対する拡散領域４１における抵抗値の変化率ΔＲは、図５の曲線４４にて表される。
【００２０】
従って、図３（ａ）に示すように、抵抗値が等しい２つの抵抗５１，５２を直列に接続して分圧回路５０ａを構成する。両抵抗５１，５２のウェル領域には、高電位側の端子に供給される電圧Ｖｉｎが供給される。従って、抵抗５２のウェル領域には、高電位側の端子における電圧Ｖｏｕｔより高い電圧Ｖｉｎが供給される。従って、抵抗５１の低電位側の端子における電圧Ｖｏｕｔとウェル領域に供給される電圧Ｖｉｎとの差電圧は、抵抗５２における電圧Ｖｓとウェル電圧Ｖｉｎとの差電圧が異なる。このため、両抵抗５１，５２における抵抗値の変化率ΔＲは異なる。
【００２１】
例えば、図３（ｂ）に示すように、抵抗値が等しい２つの抵抗５１，５２において、各抵抗５１，５２のウェル領域を、それぞれの高電位側の端子に接続する。これにより、高電位側の第１の抵抗５１における各端子間の電位差は、低電位側の第２の抵抗５２における各端子間の電位差とそれぞれ等しくなる。この結果、第１の抵抗５１における抵抗値の変化率は、第２の抵抗５２における抵抗値の変化率と等しくなる。しかし、この接続方法は、高電位側の第１の抵抗５１の抵抗値と低電位側の第２の抵抗５２の抵抗値が互いに等しい、つまり、入力電圧Ｖｉｎを１／２に分圧する場合に有効である。出力端子に対して高電位側の抵抗値と低電位側の抵抗値が互いに異なる場合、それぞれの抵抗における抵抗値の変化率は異なる。
【００２２】
なお、第１の抵抗Ｒ１及び第２の抵抗Ｒ２を半導体薄膜としてもよい。
図６に示すように、Ｐ型の半導体基板６０には２つのＮ型ウェル領域６１，６２（基板領域）が形成されている。基板６０上には、絶縁膜６３が形成されている。絶縁膜６３は例えば酸化シリコン膜である。絶縁膜６３上には、第１のウェル領域６１に対応する半導体薄膜６４と、第２のウェル領域６２に対応する半導体薄膜６５が形成されている。これらの半導体薄膜６４，６５は、例えば、多結晶シリコン（ポリシリコン）膜、不純物を添加したポリシリコン膜、である。半導体薄膜６４，６５は抵抗体の一例である。
【００２３】
半導体薄膜６４の第１端子６６（図６において右側の端子）には入力電圧Ｖｉｎが供給される。第１の半導体薄膜６４の第２端子６７は第２の半導体薄膜６５の第１端子６８と低抵抗の配線により接続されている。第２の半導体薄膜６５の第２端子６９には基準電圧Ｖｓが供給される。
【００２４】
第１の半導体薄膜６４に対応する第１のウェル領域６１には、入力電圧Ｖｉｎが供給される。第２の半導体薄膜６５に対応する第２のウェル領域６２は、第１の半導体薄膜６４に設定された分圧ノードＮｄと低抵抗の配線により接続されている。従って、第２のウェル領域６２に供給されるバイアス電圧は、高電位側の入力電圧Ｖｉｎと低電位側の基準電圧Ｖｓとの間の中間電圧Ｖｃ（＝（Ｖｉｎ＋Ｖｓ）／２）となる。
【００２５】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）分圧回路１１は、直列接続された２つの抵抗Ｒ１，Ｒ２を有している。第１の抵抗Ｒ１は、入力電圧Ｖｉｎを供給する配線２１と出力ノードＮ１との間に接続されている。第２の抵抗Ｒ２は、基準電圧Ｖｓを供給する配線２２と出力ノードＮ１との間に接続されている。第１の抵抗Ｒ１は、Ｐ型の半導体基板１０ａに形成されたＮ型のウェル領域（基板領域）３１と、このウェル領域３１に形成されたＰ型の拡散領域３３を含む。第２の抵抗Ｒ２は、Ｐ型の半導体基板１０ａに形成されたＮ型のウェル領域３２と、このウェル領域３２に形成されたＰ型の拡散領域３４を含む。第１のウェル領域３１には、入力電圧Ｖｉｎが供給される。第２のウェル領域３２は、第１の拡散領域３３に設定された分圧ノードＮｄと接続されている。拡散
第１の抵抗Ｒ１は、入力電圧Ｖｉｎと、出力電圧Ｖｏｕｔと、ウェル領域３１に供給される入力電圧Ｖｉｎに応じた変化率にて抵抗値が変化する。第２の抵抗Ｒ２は、出力電圧Ｖｏｕｔと、基準電圧Ｖｓと、分圧ノードＮｄにおける中間電圧Ｖｃに応じた変化率にて抵抗値が変化する。中間電圧Ｖｃの値に応じて、第１の抵抗Ｒ１における抵抗値の変化率と、第２の抵抗Ｒ２における抵抗値の変化率との差が変化する。従って、中間電圧Ｖｃを適宜設定することにより、第１の抵抗Ｒ１の抵抗変化率と第２の抵抗Ｒ２の抵抗変化率との差を少なくすることができる。
【００２６】
（２）分圧ノードＮｄは、分圧ノードＮｄと高電位側の電圧Ｖｉｎが供給される端子３５との間の抵抗値と、分圧ノードＮｄと低電位側の電圧Ｖｓが供給される端子３８との間の抵抗値とが等しくなるように設定されている。第２のウェル領域６２に供給されるバイアス電圧は、高電位側の入力電圧Ｖｉｎと低電位側の基準電圧Ｖｓとの間の中間電圧Ｖｃ（＝（Ｖｉｎ＋Ｖｓ）／２）となる。この結果、第１の抵抗Ｒ１の抵抗値の変化率と、第２の抵抗Ｒ２の抵抗値の変化率を、ほぼ等しくすることができる。
【００２７】
（第二実施形態）
以下、第二実施形態を図７〜図９に従って説明する。
なお、上記の実施形態と同様の部材については同じ符号を付して、その説明の全て又は一部を省略する。
【００２８】
図７に示すように、半導体装置７０には分圧回路７１が形成されている。分圧回路７１は、入力電圧Ｖｉｎを供給する配線２１と、入力電圧Ｖｉよりも低い所定の基準電圧Ｖｓ（例えば接地電位（０Ｖ））を供給する配線２２との間に接続され、入力電圧Ｖｉｎと基準電圧Ｖｓとの間の出力電圧Ｖｏｕｔを生成する。
【００２９】
分圧回路１１は、直列接続された２つの抵抗Ｒ１１，Ｒ１２を有している。第１の抵抗Ｒ１１は、入力電圧Ｖｉｎを供給する配線２１と出力ノードＮ１との間に接続されている。第２の抵抗Ｒ１２は、基準電圧Ｖｓを供給する配線２２と出力ノードＮ１との間に接続されている。
【００３０】
第１の抵抗Ｒ１１の抵抗値は、第２の抵抗Ｒ１２の抵抗値の整数倍（例えば４倍）に設定されている。つまり、第１の抵抗Ｒ１は、第２の抵抗Ｒ１２の抵抗値と等しい４つの単位抵抗Ｒａ，Ｒｂ，Ｒｃ，Ｒｄを含む。各単位抵抗Ｒａ〜Ｒｄは、入力電圧Ｖｉｎを供給する配線２１と、出力ノードＮ１との間に直列に接続されている。
【００３１】
分圧回路１１は、第１の抵抗Ｒ１１の抵抗値と第２の抵抗Ｒ１２の抵抗値との比（抵抗比）に応じて、入力電圧Ｖｉｎと基準電圧Ｖｓとの間を分圧した電圧を出力ノードＮ１に生成する。そして、分圧回路１１は、出力ノードＮ１の電圧（出力電圧Ｖｏｕｔ）を出力する。
【００３２】
第１の抵抗Ｒ１１及び第２の抵抗Ｒ１２は、例えば、拡散抵抗である。即ち、第１の単位抵抗Ｒａは、拡散領域Ｒａ１とウェル領域Ｒａ２を有している。同様に、第２の単位抵抗Ｒｂは、拡散領域Ｒｂ１とウェル領域Ｒｂ２を有している。また、第３の単位抵抗Ｒｃは、拡散領域Ｒｃ１とウェル領域Ｒｃ２を有している。また、第４の単位抵抗Ｒｄは、拡散領域Ｒｄ１とウェル領域Ｒｄ２を有している。そして、第２の抵抗Ｒ１２は、拡散領域Ｒ１２ａとウェル領域Ｒ１２ｂを有している。各拡散領域Ｒａ１〜Ｒｄ１，Ｒ１２ａは、互いに同じ抵抗値となるように形成されている。
【００３３】
第１の抵抗Ｒ１１に含まれる各単位抵抗Ｒａ〜Ｒｄのウェル領域Ｒａ２〜Ｒｄ２には、入力電圧Ｖｉｎが供給される。そして、第２の抵抗Ｒ１２のウェル領域は、第１の抵抗Ｒ１１に設定された分圧ノードＮｄと接続されている。この分圧ノードＮｄは、入力電圧Ｖｉｎを伝達する配線２１と、基準電圧Ｖｓを伝達する配線２２との間に直列接続される複数の単位抵抗Ｒａ〜Ｒｄ，Ｒ２のうち、中間位置の単位抵抗Ｒｃに設定されている。
【００３４】
上記したように、単位抵抗Ｒａ〜Ｒｄのウェル領域Ｒａ２〜Ｒｄ２には、入力電圧Ｖｉｎが供給される。従って、各ウェル領域Ｒａ２〜Ｒｄ２の電位は互いに等しい。このため、ウェル領域Ｒａ２〜Ｒｄ２を、１つの領域として形成することができる。つまり、図８に示すように、第１の抵抗Ｒ１１に含まれる４つの単位抵抗Ｒａ〜Ｒｄは、１つのウェル領域８１に形成されている。各単位抵抗Ｒａ〜Ｒｄは、複数（図８において８個）の拡散領域８２をそれぞれ含む。各拡散領域８２は、それぞれ所定の方向に沿って延びる直方体状に形成されている。そして、複数の各拡散領域８２は直列に接続されている。ウェル領域８１は半導体基板（シリコン）にＰ型の不純物（例えば、リン（Ｐ））を添加することにより形成される。拡散領域８２は、ウェル領域にＮ型の不純物（例えば、ホウ素（Ｂ））を添加することにより形成されている。
【００３５】
同様に、第２の抵抗Ｒ１２は、１つのウェル領域８３に形成された複数（図８において８個）の拡散領域８４を含む。複数の各拡散領域８４は直列に接続されている。第２の抵抗Ｒ１２に含まれる拡散領域８４は、第１の抵抗Ｒ１１に含まれる拡散領域８２と同じ抵抗値を持つように形成されている。
【００３６】
第１の抵抗Ｒ１１に含まれる拡散領域８２と第２の抵抗Ｒ１２に含まれる拡散領域８４を接続する配線８５は、入力電圧Ｖｉｎと基準電圧Ｖｓを、拡散領域８２，８４の抵抗値により分圧した分圧電圧を生成する出力ノードとなる。
【００３７】
そして、入力電圧Ｖｉｎと基準電圧Ｖｓの中間の単位抵抗Ｒｃに含まれる２つの拡散領域８２ａ，８２ｂは、低抵抗の配線８６により互いに接続される。この配線８６は、入力電圧Ｖｉｎを伝達する配線２１と、基準電圧Ｖｓを伝達する配線２２との間の中間に位置し、この配線８６における電圧は、入力電圧Ｖｉｎと基準電圧Ｖｓの間の中間電圧である。従って、この配線８６は、入力電圧Ｖｉｎと基準電圧Ｖｓとの間の中間電圧Ｖｃを生成する分圧ノードとなる。そして、この配線８６は、第２の抵抗Ｒ１２のウェル領域８３と配線８７により接続されている。
【００３８】
なお、図３（ｂ）に示すように、ウェル領域が高電位側の電圧となる端子に接続された各抵抗の抵抗値は、互いに同様に変化する。従って、図９に示すように、複数（図９において５個）の抵抗９１〜９５を直列に接続した分圧回路９０は、図７に示す分圧回路７１と同様に、入力電圧Ｖｉｎと基準電圧Ｖｓの間の電位差を分圧した電圧Ｖｏｕｔを生成する。図９に示す分圧回路９０に含まれる抵抗９１〜９５は、ウェル領域の電圧が互いに異なる。従って、各抵抗９１〜９５は、ウェル領域が互いに独立して電圧制御が可能なように、分離して形成される。従って、このように素子間分離された複数の抵抗９１〜９４が形成された領域の面積は、図８に示すウェル領域８１の面積よりも大きくなる。従って、図７及び図８に示すように形成された分圧回路７１は、図９に示す分圧回路９０と比べ、占有面積が小さくなる。このため、図７に示す分圧回路７１は、占有面積の増加を抑制することができる。
【００３９】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）第１の抵抗Ｒ１１は、直列接続された複数の単位抵抗Ｒａ〜Ｒｄを含む。各単位抵抗Ｒａ〜Ｒｄのウェル領域Ｒａ２〜Ｒｄ２には入力電圧Ｖｉｎが供給される。従って、単位抵抗Ｒａ〜Ｒｄの拡散領域Ｒａ１〜Ｒｄ１を１つのウェル領域８１に形成することができる。この結果、各単位抵抗９１〜９４のウェル領域を互いに分離して形成する場合と比べ、占有面積が小さくなる。この結果、半導体装置７０の面積の増加を抑制することができる。
【００４０】
（２）各単位抵抗Ｒａ〜Ｒｄは、第２の抵抗Ｒ１２の抵抗値と等しく設定されている。そして、各単位抵抗Ｒａ〜Ｒｄ及び第２の抵抗Ｒ１２は、直列接続された複数個（詳しくは偶数個）の拡散領域８２，８４を含む。従って、中間電圧Ｖｃを生成する分圧ノードＮｄを容易に設定することができる。また、拡散領域８２を接続する配線に分圧ノードＮｄを設定することができる。
【００４１】
（第三実施形態）
以下、第三実施形態を図１０〜図１３に従って説明する。
なお、上記の各実施形態と同様の部材については同じ符号を付して、その説明の全て又は一部を省略する。
【００４２】
図１０に示すように、半導体装置１００に形成された分圧回路１０１は、第１の抵抗Ｒ１と、第２の抵抗Ｒ２と、容量Ｃ１を含む。容量Ｃ１の第１端子は、入力電圧Ｖｉｎを伝達する配線２１と接続され、第２端子は第２の抵抗Ｒ２のウェル領域３２（分圧ノードＮｄ）に接続されている。
【００４３】
図１１に示すように、第２の抵抗Ｒ２は、Ｐ型の半導体基板１００ａに形成されたＮ型のウェル領域３２を含み、このウェル領域３２にＰ型の拡散領域３４が形成されている。この半導体装置１００は、ウェル領域３２と半導体基板１００ａとの間に形成される寄生容量（接合容量）Ｃ０を含む。この寄生容量Ｃ０は、等価的に、図１０に示すように、第２の抵抗Ｒ２のウェル領域３２と、低電位側の基準電圧Ｖｓを伝達する配線２２との間に接続される。そして、この寄生容量Ｃ０と、第１の抵抗Ｒ１及び第２の抵抗Ｒ２は、寄生ＲＣ回路を形成する。
【００４４】
この寄生ＲＣ回路は、入力電圧Ｖｉｎの変化に対して、分圧ノードＮｄの電圧変化に遅延を与える。即ち、図１０に示す分圧回路１０１において、容量Ｃ１を除く回路素子は、図１２に示す等価回路１０１ａとして表される。この分圧回路１０１ａ（等価回路）は、入力電圧Ｖｉｎを伝達する配線２１と基準電圧Ｖｓを伝達する配線２２との間に直列接続された抵抗Ｒ３，Ｒ４を含む。抵抗Ｒ３，Ｒ４間のノード（分圧ノードＮｄ）には寄生容量Ｃ０が接続される。この分圧回路１０１ａ（等価回路）において、分圧ノードＮｄの電圧Ｖｃは、入力電圧Ｖｉｎの供給後、
【００４５】
【数１】
に従って変化する。この分圧ノードＮｄの電圧Ｖｃの変化を図１３に示す。
【００４６】
図１２に示す等価回路１０１ａにおいて、例えば、中間電圧Ｖｃを２１［Ｖ］、抵抗Ｒ３，Ｒ４の抵抗値を１０．５Ｍ［Ω］、寄生容量Ｃ０の容量値を８×１０−１１［Ｆ］とすると、中間電圧Ｖｃは、入力電圧Ｖｉｎが供給されてから約３〜４ｍＳ（ミリ秒）遅れて所定の電圧（＝２１Ｖ）に到達する。例えば、入力電圧Ｖｉｎは、数μＳ（マイクロ秒）で０［Ｖ］から所定の電圧まで変化するのに対し、中間電圧Ｖｃは数ｍＳ（ミリ秒）、遅れて到達する。
【００４７】
これに対し、図１０に示す分圧回路１０１は容量Ｃ１を含み、この容量Ｃ１は、第２の抵抗Ｒ２のウェル領域３２と、入力電圧Ｖｉｎを伝達する配線２１との間に接続されている。従って、容量Ｃ１と寄生容量Ｃ０は、入力電圧Ｖｉｎを伝達する配線２１と、基準電圧Ｖｓを伝達する配線２２との間に直列に接続される。このため、容量Ｃ１の容量値と、寄生容量Ｃ０の容量値とを互いに等しく設定すると、容量Ｃ１と寄生容量Ｃ０との間のノードの電位は、入力電圧Ｖｉｎと基準電圧Ｖｓの中間電圧（＝（Ｖｉｎ＋Ｖｓ）／２）となる。この結果、分圧ノードＮｄの電圧Ｖｃ、即ち第２の抵抗Ｒ２のウェル領域３２に加わる電圧（ウェル電圧）は、入力電圧Ｖｉｎの変化に対してほぼ０秒の遅延にて変化する。つまり、寄生容量Ｃ０と等しい容量値の容量Ｃ１を接続することにより、第２の抵抗Ｒ２のウェル領域３２に供給する中間電圧Ｖｃは、入力電圧Ｖｉｎに追従する。
【００４８】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）第２の抵抗Ｒ２のウェル領域３２には容量Ｃ１の一端が接続され、容量Ｃ１の他端には入力電圧Ｖｉｎが供給される。第２の抵抗Ｒ２のウェル領域３２と、半導体基板１００ａとの間に寄生容量Ｃ０が形成される。そして、容量Ｃ１の値は、寄生容量Ｃ０の値と等しく設定される。従って、容量Ｃ１と寄生容量Ｃ０との間のノードは、入力電圧Ｖｉｎと基準電圧Ｖｓの中間電圧となる。この結果、第２の抵抗Ｒ２のウェル領域３２に供給する中間電圧Ｖｃを、入力電圧Ｖｉｎに追従させることができる。
【００４９】
（第四実施形態）
以下、第四実施形態を図１４，図１５に従って説明する。
なお、上記の各実施形態と同様の部材については同じ符号を付して、その説明の全て又は一部を省略する。
【００５０】
図１４に示すように、半導体装置１１０に形成された分圧回路１１１は、第１の抵抗Ｒ１１ａと、第２の抵抗Ｒ１２と、容量Ｃ１と、複数（図において３個）のスイッチ１２１，１２２，１２３を含む。第１の抵抗Ｒ１１ａには、複数（図において３個）の分圧ノードＮｄ１，Ｎｄ２，Ｎｄ３が設定されている。各分圧ノードＮｄ１〜Ｎｄ３は、それぞれ対応するスイッチ１２１〜１２３の第１端子に接続されている。各スイッチ１２１〜１２３の第２端子は共通に接続され、その接続点は第２の抵抗Ｒ１２のウェル領域８３に接続されている。スイッチ１２１〜１２３は選択手段の一例である。
【００５１】
図１５に示すように、第１の抵抗Ｒ１１ａは、４つの単位抵抗Ｒａ，Ｒｂ，Ｒｃ，Ｒｄを含む。各スイッチ１２１，１２２，１２３は、単位抵抗Ｒｃに含まれる拡散領域８２を接続する配線８７，８８，８９と接続される。各スイッチ１２１〜１２３は、例えば、レジスタの設定によりオンオフされるトランジスタである。レジスタは、例えば不揮発性メモリやヒューズにより設定される。
【００５２】
従って、スイッチ１２１〜１２３をオンオフを設定することにより、複数の分圧ノードＮｄ１〜Ｎｄ３のうちの１つが選択され、その選択された分圧ノードにおける電圧が第２の抵抗Ｒ１２のウェル領域８３に供給される。このように、複数の分圧ノードＮｄ１〜Ｎｄ３のうちの１つを選択可能とすることにより、第２の抵抗Ｒ２のウェル領域８３に対して最適な中間電圧Ｖｃを供給することができる。
【００５３】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）第１の抵抗Ｒ１１ａに複数の分圧ノードＮｄ１〜Ｎｄ３を設定し、スイッチ１２１〜１２３により、複数の分圧ノードＮｄ１〜Ｎｄ３のうちの何れか１つを選択して第２の抵抗Ｒ１２のウェル領域３２に接続する。これにより、第２の抵抗Ｒ２のウェル領域８３に対して最適な中間電圧Ｖｃを供給することができる。
【００５４】
（第五実施形態）
以下、第五実施形態を図１６に従って説明する。
なお、上記の各実施形態と同様の部材については同じ符号を付して、その説明の全て又は一部を省略する。
【００５５】
図１６に示すように、半導体装置１３０に形成された分圧回路１３１は、基準電圧Ｖｓより低い入力電圧Ｖｉ２を分圧した電圧Ｖｏ２を出力する。この分圧回路１３１は、入力電圧Ｖｉ２が供給される第１の抵抗Ｒ２１と、この第１の抵抗Ｒ２１と直列接続された第２の抵抗Ｒ２２を含む。第２の抵抗Ｒ２２には基準電圧Ｖｓが供給される。そして、分圧回路１３１は、第１の抵抗Ｒ２１と第２の抵抗Ｒ２２との間の出力ノードＮ１から、第１の抵抗Ｒ２１の抵抗値と第２の抵抗Ｒ２２の抵抗値に応じて、入力電圧Ｖｉ２と基準電圧Ｖｓとの間の分圧電圧Ｖｏ２を生成する。
【００５６】
第１の抵抗Ｒ２１と第２の抵抗Ｒ２２は、例えば、拡散抵抗である。そして、第１の抵抗Ｒ２１と第２の抵抗Ｒ２２は、Ｎ型の拡散領域を含む。つまり、半導体基板にはＰ型のウェル領域が形成され、Ｐ型のウェル領域にＮ型の拡散領域が形成される。そして、第１の抵抗Ｒ２１のウェル領域には入力電圧Ｖｉ２が供給される。第２の抵抗Ｒ２２のウェル領域は、第１の抵抗Ｒ２１に設定された分圧ノードＮｄと接続される。
【００５７】
Ｐ型の拡散領域を含む抵抗の場合、この拡散領域を形成するウェル領域に対して、拡散領域に生じる電圧以上のバイアス電圧を供給することが好ましい。例えば、図３（ａ）（ｂ）に示すように、ウェル領域を高電位側の電圧が供給される端子に接続する。これは、ＰＮ接合によるダイオードが機能しないようにするためである。従って、Ｎ型の拡散領域を含む抵抗の場合、拡散領域を形成するＰ型のウェル領域に対して、拡散領域に加わる電圧以下のバイアス電圧を供給することが好ましい。
【００５８】
なお、各抵抗Ｒ２１，Ｒ２２における端子電圧は相対的なものである。従って、２つの入力電圧に対して、中間電圧Ｖｃより高い分圧電圧を得る用途では、このＮ型の拡散領域を含む抵抗を用いた分圧回路を用いることができる。
【００５９】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）Ｎ型の拡散領域を含む抵抗Ｒ２１，Ｒ２２においても、抵抗Ｒ２２のウェル領域に、中間電圧Ｖｃを供給することにより、抵抗Ｒ２１，Ｒ２２の抵抗変化率の差を抑制することができる。
【００６０】
なお、上記各実施形態は、以下の態様で実施してもよい。
・第五実施形態と同様に、第二〜第四実施形態の抵抗体をＮ型の拡散領域としてもよい。また、上記各実施形態において、抵抗体を図６に示すポリシリコン膜としてもよい。
【００６１】
・上記各実施形態において、エピタキシャル層等の基板領域に対応して拡散抵抗や半導体薄膜を形成するようにしてもよい。
・第三，第四実施形態に示す容量Ｃ１を、他の実施形態に適用してもよい。
【００６２】
・第二，第四実施形態において、第１の抵抗Ｒ１を、第２の抵抗Ｒ２の抵抗値と等しく直列に接続された単位抵抗Ｒａ〜Ｒｄを含むとしたが、各単位抵抗の抵抗値を第２の抵抗Ｒ２の抵抗値と異なるように設定してもよい。
【００６３】
・第二，第四実施形態において、入力電圧Ｖｉｎとなる配線２１と、基準電圧Ｖｓとなる配線２２との間に偶数個の拡散領域が直列に接続されるように各拡散領域の抵抗値を設定する。これにより、分圧ノードＮｄを拡散抵抗を接続する配線に設定することで、容易に接続を行うことができる。また、分圧ノードＮｄの設定を容易にすることができる。
【００６４】
・上記各実施形態の分圧回路は、例えば、ＤＣ−ＤＣコンバータに用いられる。
図１７に示すように、このＤＣ−ＤＣコンバータ１４０は、分圧回路１４１を含む。この分圧回路１４１は、例えば、図１０に示す分圧回路１０１である。
【００６５】
分圧回路１４１により生成される電圧Ｖａは、エラーアンプ１４２の反転入力端子に供給される。エラーアンプ１４２の非反転入力端子には、基準電圧Ｖｒが供給される。エラーアンプ１４２は、基準電圧Ｖｒと電圧Ｖａの差電圧を増幅した誤差電圧を出力する。ＰＷＭ制御回路１４３は、誤差電圧に応じた相補なパルス信号Ｓ１，Ｓ２を生成する。ドライバ１４４は、パルス信号Ｓ１に応じた駆動信号をトランジスタＴ１のゲートに供給する。ドライバ１４５は、パルス信号Ｓ２に応じた駆動信号をトランジスタＴ２のゲートに供給する。
【００６６】
両トランジスタＴ１，Ｔ２は例えばＮチャネルＭＯＳトランジスタである。トランジスタＴ１のソースには低電位電圧ＶＳＳが供給され、トランジスタＴ１のドレインはコイルＬ１の第１端子に接続されている。コイルＬ１の第２端子には高電位側の電源電圧ＶＤＤが供給される。トランジスタＴ１とコイルＬ１との間の接続点はトランジスタＴ２のソースに接続され、トランジスタＴ２のドレインは出力端子１４６に接続されている。出力端子１４６にはコンデンサＣ１１の第１端子が接続され、コンデンサＣ１１の第２端子には低電位電圧ＶＳＳが供給される。そして、出力端子１４６における電圧（出力電圧Ｖｏｕｔ）がフィードバック電圧Ｖｆｂとして分圧回路１４１に供給される。
【００６７】
上記のＰＷＭ制御回路１４３とドライバ１４４，１４５には出力電圧Ｖｏｕｔが供給される。まあ、ＰＷＭ制御回路１４３とエラーアンプ１４２には電源電圧ＶＤＤが供給される。
【００６８】
このＤＣ−ＤＣコンバータ１４０は、トランジスタＴ１をオンし、トランジスタＴ２をオフしてコイルＬ１にエネルギーを蓄積する。そして、トランジスタＴ１をオフし、トランジスタＴ２をオンしてコイルＬ１に蓄積したエネルギーを放出する。このような動作により、ＤＣ−ＤＣコンバータ１４０は、高電位側の電源電圧ＶＤＤより高い出力電圧Ｖｏｕｔを生成する。分圧回路１４１は、出力電圧Ｖｏｕｔに応じた分圧電圧Ｖａを生成する。ＤＣ−ＤＣコンバータ１４０は、分圧電圧Ｖａを基準電圧Ｖｒと等しくするように、トランジスタＴ１，Ｔ２のオンオフ時間を制御する。
【００６９】
従って、分圧回路１４１における抵抗Ｒ１，Ｒ２は、抵抗値の変動率が互いに等しいことが好ましい。変動率が異なると、分圧電圧Ｖａを生成する分圧比が変化し、所望の出力電圧Ｖｏｕｔが得られなくなる。
【００７０】
そして、分圧回路１４１に含まれる第２の抵抗Ｒ２のウェル領域３２に接続された容量Ｃ１は、出力電圧Ｖｏｕｔを短時間で安定化する。即ち、容量Ｃ１は、分圧回路１４１の第２の抵抗Ｒ２における寄生容量Ｃ０と直列に接続され、入力電圧（フィードバック電圧Ｖｆｂ）に対して第２の抵抗Ｒ２のウェル領域に供給する電圧を追従させる。従って、出力電圧Ｖｏｕｔは、入力電圧（フィードバック電圧Ｖｆｂ）に追従して変化する。
【００７１】
なお、容量Ｃ１を接続しない場合、分圧回路により生成される分圧電圧Ｖａは、上記第三実施形態で説明したように、入力電圧Ｖｉｎの供給開始、つまりＤＣ−ＤＣコンバータの電源電圧ＶＤＤを供給してから、抵抗Ｒ１，Ｒ２の抵抗値と寄生容量Ｃ０の容量値に従って徐々に変化するため、出力電圧Ｖｏｕｔも分圧電圧Ｖａに従って変化する。この時の出力電圧Ｖｏｕｔは、図１８の一点鎖線で示すように、容量Ｃ１を接続した場合と比べて緩やかに変化する。このように、容量Ｃ１を接続した分圧回路１４１により、ＤＣ−ＤＣコンバータ１４０は、電源電圧ＶＤＤの投入後、速やかに安定した出力電圧Ｖｏｕｔを生成することができる。
【００７２】
そして、図１７に示すＤＣ−ＤＣコンバータ１４０は、例えば、図１９に示す電子機器１５０に含まれる。
この電子機器１５０は、複数の周辺装置（「周辺ＬＳＩ」と表記）１５１，１５２，１５３と、電源装置１５４と、ＤＣ−ＤＣコンバータ１４０を含む。電源装置１５４は、電子機器１５０の駆動電源（例えば、二次電池）から供給される電圧に基づいて、各周辺装置１５１〜１５３に、動作電圧を供給する。また、電源装置１５４は、動作電圧ＶＤＤをＤＣ−ＤＣコンバータ１４０に供給する。ＤＣ−ＤＣコンバータ１４０は、動作電圧ＶＤＤを昇圧した出力電圧Ｖｏｕｔを周辺装置１５３に供給する。
【００７３】
この電子機器１５０は、例えば、デジタルカメラである。各周辺装置１５１〜１５３は、画像処理装置、記憶装置（例えば、ハードディスク装置（ＨＤＤ），不揮発性メモリ）、モニタ画像を表示する表示装置やタッチパネル等の入出力装置、等である。デジタルカメラは、起動後に即座に撮影が可能となることが求められる。
【００７４】
ＤＣ−ＤＣコンバータ１４０は、電源電圧ＶＤＤに追従して変化する出力電圧Ｖｏｕｔを生成する。従って、各周辺装置１５１〜１５３における起動時間（電源スイッチをオンしてから撮影可能となるまでに要する時間）を短縮することができる。
【符号の説明】
【００７５】
Ｒ１，Ｒ２ 抵抗
Ｎ１ 出力ノード
Ｎｄ 分圧ノード
２１ 配線（第１ノード）
２２ 配線（第２ノード）
３１，３２ ウェル領域（基板領域）
３３，３４ 拡散領域（抵抗体）
ＶＤＤ 入力電圧（第１電位）
Ｖｓ 基準電圧（第２電位）
６１，６２ ウェル領域（基板領域）
６４，６５ 半導体薄膜（抵抗体）
【技術分野】
【０００１】
半導体装置及び分圧回路に関する。
【背景技術】
【０００２】
従来、半導体装置（半導体チップ）に形成された回路（例えばアナログ回路）は、抵抗を含む。チップ上に形成された抵抗は、拡散抵抗やポリシリコン抵抗である。拡散抵抗は、ウェル（例えば、エピタキシャル層）に形成された拡散層である。ポリシリコン抵抗は、基板領域（例えば、エピタキシャル層）上に絶縁膜（例えば、酸化膜）が形成され、その絶縁膜上に形成された多結晶シリコン膜である。
【０００３】
チップ上に形成された抵抗は、抵抗とウェル等の基板領域との間の電位差に応じて、抵抗値が変化する。このため、ポリ抵抗の一端を基板領域等に接続することにより、電位差による抵抗値の変化を抑制するものがある（例えば、特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−１６８６５１号公報
【特許文献２】特開２０１０−１０９２３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、分圧抵抗を拡散抵抗やポリシリコン抵抗で構成した場合、抵抗毎に両端にかかる電圧が異なる。このため、同じ形状に形成した複数の抵抗体において、両端子と基板領域との間の電位差が抵抗毎に異なる場合がある。拡散抵抗やポリ抵抗は、基板領域の電位と端子の電位との差によって空乏層の広がりが変るため、抵抗値の変化率が基板領域と端子の電位差に応じて変化する。従って、抵抗値が同一となるように形成した２つの抵抗を直列に接続し、２つの抵抗の間のノードから分圧電圧を得る場合、高電位側の抵抗における抵抗値の変化量と、低電位側の抵抗における抵抗値の変化量が互いに異なる。従って、同じ形状の抵抗体を形成しても２つの抵抗値の抵抗比が異なることになり、所望の電圧が得られない場合がある。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、第１の基板領域に対応して形成され、第１電位の第１ノードと出力ノードとの間に接続された抵抗体を含む第１の抵抗と、第２の基板領域に対応して形成され、前記出力ノードと第２電位の第２ノードとの間に接続された抵抗体を含む第２の抵抗とを有し、前記第１の基板領域は、前記第１ノードに接続され、前記第２の基板領域は、前記第１の抵抗に設定された分圧ノードに接続される。
【発明の効果】
【０００７】
本発明の一観点によれば、複数の抵抗の変化率差を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】第一実施形態の分圧回路の回路図である。
【図２】半導体装置の概略断面図である。
【図３】（ａ）（ｂ）は比較例を示す回路図である。
【図４】抵抗素子の回路図である。
【図５】抵抗素子の特性図である。
【図６】半導体装置の概略断面図である。
【図７】第二実施形態の分圧回路の回路図である。
【図８】分圧回路の概略レイアウト図である。
【図９】比較例を示す回路図である。
【図１０】第三実施形態の分圧回路の回路図である。
【図１１】半導体装置の概略断面図である。
【図１２】動作を説明するための等価回路図である。
【図１３】等価回路の特性図である。
【図１４】第四実施形態の分圧回路の回路図である。
【図１５】分圧回路の概略レイアウト図である。
【図１６】第五実施形態の分圧回路の回路図である。
【図１７】ＤＣ−ＤＣコンバータのブロック回路図である。
【図１８】ＤＣ−ＤＣコンバータの出力特性図である。
【図１９】半導体装置の概略ブロック図である。
【発明を実施するための形態】
【０００９】
（第一実施形態）
以下、第一実施形態を図１〜図６に従って説明する。
図１に示すように、半導体装置１０には分圧回路１１が形成されている。分圧回路１１は、入力電圧Ｖｉｎを供給する配線２１と、入力電圧Ｖｉよりも低い所定の基準電圧Ｖｓ（例えば接地電位（０Ｖ））を供給する配線２２との間に接続され、入力電圧Ｖｉｎと基準電圧Ｖｓとの間の出力電圧Ｖｏｕｔを生成する。
【００１０】
分圧回路１１は、直列接続された２つの抵抗Ｒ１，Ｒ２を有している。第１の抵抗Ｒ１は、入力電圧Ｖｉｎを供給する配線２１と出力ノードＮ１との間に接続されている。第２の抵抗Ｒ２は、基準電圧Ｖｓを供給する配線２２と出力ノードＮ１との間に接続されている。第１の抵抗Ｒ１の抵抗値は、第２の抵抗Ｒ２の抵抗値よりも大きく設定されている。分圧回路１１は、第１の抵抗Ｒ１の抵抗値と第２の抵抗Ｒ２の抵抗値との比（抵抗比）に応じて、入力電圧Ｖｉｎと基準電圧Ｖｓとの間を分圧した電圧を出力ノードＮ１に生成する。そして、分圧回路１１は、出力ノードＮ１の電圧（出力電圧Ｖｏｕｔ）を出力する。
【００１１】
第１の抵抗Ｒ１及び第２の抵抗Ｒ２は、例えば、拡散抵抗である。
図２に示すように、Ｐ型の半導体基板１０ａにはＮ型のウェル領域３１，３２が形成されている。第１のウェル領域３１にはＰ型の拡散領域３３が形成されている。同様に、第２のウェル領域３２にはＰ型の拡散領域３４が形成されている。第１の抵抗Ｒ１は、Ｎ型のウェル領域３１と、このウェル領域３１に形成されたＰ型の拡散領域３３を含む。同様に、第２の抵抗Ｒ２は、Ｎ型のウェル領域３２と、このウェル領域３２に形成されたＰ型の拡散領域３４を含む。ウェル領域３１は第１の基板領域の一例であり、ウェル領域３２は第２の基板領域の一例である。拡散領域３３は第１の抵抗体の一例であり、拡散領域３４は第２の抵抗体の一例である。
【００１２】
第１のウェル領域３１と第２のウェル領域３２は、半導体基板１０ａに、リン（Ｐ），ヒ素（Ａｓ），アンチモン（Ｓｂ）等の不純物（ドナー）を添加することにより形成される。第１の拡散領域３３と第２の拡散領域３４は、ウェル領域３１，３２に、ホウ素（Ｂ），アルミニウム（Ａｌ）等の不純物（アクセプタ）を添加することにより形成される。
【００１３】
第１の拡散領域３３の第１端子３５（図２において右側の端子）には入力電圧Ｖｉｎが供給される。第１の拡散領域３３の第２端子３６は第２の拡散領域３４の第１端子３７と低抵抗の配線により接続されている。第２の拡散領域３４の第２端子３８には基準電圧Ｖｓが供給される。
【００１４】
第１のウェル領域３１には、入力電圧Ｖｉｎが供給される。第２のウェル領域３２は、第１の拡散領域３３に設定された分圧ノードＮｄと低抵抗の配線により接続されている。従って、第２のウェル領域３２には、第１の拡散領域３３の第１端子３５の電圧と第２端子３６の電圧との間の電圧であって、設定された分圧ノードＮｄの位置に応じて第１端子３５の電圧と第２端子３６の電圧とを分圧した電圧が供給される。
【００１５】
また、第１の拡散領域３３と第２の拡散領域３４はそれぞれ抵抗体として機能する。そして、第１の拡散領域３３と第２の拡散領域３４は直列に接続され、第１の拡散領域３３の第１端子３５には入力電圧Ｖｉｎが供給され、第２の拡散領域３４の第２端子３８には基準電圧Ｖｓが供給される。従って、第２のウェル領域３２には、第１の拡散領域３３及び第２の拡散領域３４の抵抗値と、設定された分圧ノードＮｄの位置に応じて、入力電圧Ｖｉｎと基準電圧Ｖｓの間の電位差を分圧した電圧（分圧電圧）が供給される。なお、各拡散領域３３，３４における端子３５〜３８、ウェル領域３１，３２においてバイアス電圧が供給される接続点、分圧ノードＮｄは、配線と接続されるビア（Ｖｉａ）やプラグ等のコンタクト、又はコンタクトが接続された部分を示す。
【００１６】
第１の拡散領域３３に設定された分圧ノードＮｄの位置は、入力電圧Ｖｉｎと基準電圧Ｖｓとの間の中間の電圧が発生する箇所に設定されている。例えば、基準電圧Ｖｓを接地電位（０Ｖ）とすると、入力電圧Ｖｉｎの２分の１（１／２）の電圧（＝Ｖｉｎ／２）の電圧が発生する位置である。この中間電圧Ｖｃは、第２の抵抗Ｒ２のウェル領域３２に供給される。従って、第２の抵抗Ｒ２は、高電位側の端子３７における電圧、つまり出力電圧Ｖｏｕｔと、低電位側の端子３８における電圧Ｖｓと、ウェル領域３２に供給される中間電圧Ｖｃに応じた変化率にて抵抗値が変化する。なお、第１の抵抗Ｒ１は、高電位側の端子３５における電圧、つまり入力電圧Ｖｉｎと、低電位側の端子３６における電圧、つまり出力電圧Ｖｏｕｔと、ウェル領域３２に供給される電圧、つまり入力電圧Ｖｉｎに応じた変化率にて抵抗値が変化する。
【００１７】
なお、上記の分圧ノードＮｄの位置は、半導体装置１０のレイアウトにおいて、図２に示すように、分圧ノードＮｄと高電位側の電圧Ｖｉｎが供給される端子３５との間の抵抗値と、分圧ノードＮｄと低電位側の電圧Ｖｓが供給される端子３８との間の抵抗値とが等しくなるように設定されている。つまり、端子３５と端子３８との間の抵抗を、互いに抵抗値が等しい２つの抵抗に分割する点が、分圧ノードＮｄとして設定される。
【００１８】
このように、第２の抵抗Ｒ２のウェル領域３２に中間電圧Ｖｃを供給することで、第１の抵抗Ｒ１の抵抗値の変化率は、第２の抵抗Ｒ２の抵抗値の変化率とほぼ等しくなる。この現象は、抵抗の変化が空乏層によるものと仮定し、実際に簡易モデルにて空乏層の体積を計算した結果、予想通りの結果が得られた。よって理論計算とよく一致している。言い換えれば、第１の抵抗Ｒ１における分圧ノードは、第１の抵抗Ｒ１において形成される空乏層（体積）と、第２の抵抗Ｒ２において形成される空乏層（体積）を互いに等しくするように設定されている。
【００１９】
図４に示すように、抵抗Ｒ０において、抵抗体として働く拡散領域４１の両端における電圧をＶ１，Ｖ２とする。なお、第１の電圧Ｖ１は第２の電圧Ｖ２より高い電圧とする。そして、抵抗Ｒ０において、ウェル領域４２の電圧（ウェル電圧）をＶ３とする。抵抗Ｒ０において、ウェル電圧Ｖ３を第１の電圧Ｖ１と等しい（Ｖ３＝Ｖ１）場合において、ウェル電圧Ｖ３と低電位側の第２の電圧Ｖ２との差の絶対値ΔＶ（＝｜Ｖ３−Ｖ２｜）に対する拡散領域４１における抵抗値の変化率ΔＲは、図５の曲線４３にて表される。これに対し、ウェル電圧Ｖ３が第１の電圧Ｖ１と異なる（Ｖ３≠Ｖ１）場合、差電圧ΔＶに対する拡散領域４１における抵抗値の変化率ΔＲは、図５の曲線４４にて表される。
【００２０】
従って、図３（ａ）に示すように、抵抗値が等しい２つの抵抗５１，５２を直列に接続して分圧回路５０ａを構成する。両抵抗５１，５２のウェル領域には、高電位側の端子に供給される電圧Ｖｉｎが供給される。従って、抵抗５２のウェル領域には、高電位側の端子における電圧Ｖｏｕｔより高い電圧Ｖｉｎが供給される。従って、抵抗５１の低電位側の端子における電圧Ｖｏｕｔとウェル領域に供給される電圧Ｖｉｎとの差電圧は、抵抗５２における電圧Ｖｓとウェル電圧Ｖｉｎとの差電圧が異なる。このため、両抵抗５１，５２における抵抗値の変化率ΔＲは異なる。
【００２１】
例えば、図３（ｂ）に示すように、抵抗値が等しい２つの抵抗５１，５２において、各抵抗５１，５２のウェル領域を、それぞれの高電位側の端子に接続する。これにより、高電位側の第１の抵抗５１における各端子間の電位差は、低電位側の第２の抵抗５２における各端子間の電位差とそれぞれ等しくなる。この結果、第１の抵抗５１における抵抗値の変化率は、第２の抵抗５２における抵抗値の変化率と等しくなる。しかし、この接続方法は、高電位側の第１の抵抗５１の抵抗値と低電位側の第２の抵抗５２の抵抗値が互いに等しい、つまり、入力電圧Ｖｉｎを１／２に分圧する場合に有効である。出力端子に対して高電位側の抵抗値と低電位側の抵抗値が互いに異なる場合、それぞれの抵抗における抵抗値の変化率は異なる。
【００２２】
なお、第１の抵抗Ｒ１及び第２の抵抗Ｒ２を半導体薄膜としてもよい。
図６に示すように、Ｐ型の半導体基板６０には２つのＮ型ウェル領域６１，６２（基板領域）が形成されている。基板６０上には、絶縁膜６３が形成されている。絶縁膜６３は例えば酸化シリコン膜である。絶縁膜６３上には、第１のウェル領域６１に対応する半導体薄膜６４と、第２のウェル領域６２に対応する半導体薄膜６５が形成されている。これらの半導体薄膜６４，６５は、例えば、多結晶シリコン（ポリシリコン）膜、不純物を添加したポリシリコン膜、である。半導体薄膜６４，６５は抵抗体の一例である。
【００２３】
半導体薄膜６４の第１端子６６（図６において右側の端子）には入力電圧Ｖｉｎが供給される。第１の半導体薄膜６４の第２端子６７は第２の半導体薄膜６５の第１端子６８と低抵抗の配線により接続されている。第２の半導体薄膜６５の第２端子６９には基準電圧Ｖｓが供給される。
【００２４】
第１の半導体薄膜６４に対応する第１のウェル領域６１には、入力電圧Ｖｉｎが供給される。第２の半導体薄膜６５に対応する第２のウェル領域６２は、第１の半導体薄膜６４に設定された分圧ノードＮｄと低抵抗の配線により接続されている。従って、第２のウェル領域６２に供給されるバイアス電圧は、高電位側の入力電圧Ｖｉｎと低電位側の基準電圧Ｖｓとの間の中間電圧Ｖｃ（＝（Ｖｉｎ＋Ｖｓ）／２）となる。
【００２５】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）分圧回路１１は、直列接続された２つの抵抗Ｒ１，Ｒ２を有している。第１の抵抗Ｒ１は、入力電圧Ｖｉｎを供給する配線２１と出力ノードＮ１との間に接続されている。第２の抵抗Ｒ２は、基準電圧Ｖｓを供給する配線２２と出力ノードＮ１との間に接続されている。第１の抵抗Ｒ１は、Ｐ型の半導体基板１０ａに形成されたＮ型のウェル領域（基板領域）３１と、このウェル領域３１に形成されたＰ型の拡散領域３３を含む。第２の抵抗Ｒ２は、Ｐ型の半導体基板１０ａに形成されたＮ型のウェル領域３２と、このウェル領域３２に形成されたＰ型の拡散領域３４を含む。第１のウェル領域３１には、入力電圧Ｖｉｎが供給される。第２のウェル領域３２は、第１の拡散領域３３に設定された分圧ノードＮｄと接続されている。拡散
第１の抵抗Ｒ１は、入力電圧Ｖｉｎと、出力電圧Ｖｏｕｔと、ウェル領域３１に供給される入力電圧Ｖｉｎに応じた変化率にて抵抗値が変化する。第２の抵抗Ｒ２は、出力電圧Ｖｏｕｔと、基準電圧Ｖｓと、分圧ノードＮｄにおける中間電圧Ｖｃに応じた変化率にて抵抗値が変化する。中間電圧Ｖｃの値に応じて、第１の抵抗Ｒ１における抵抗値の変化率と、第２の抵抗Ｒ２における抵抗値の変化率との差が変化する。従って、中間電圧Ｖｃを適宜設定することにより、第１の抵抗Ｒ１の抵抗変化率と第２の抵抗Ｒ２の抵抗変化率との差を少なくすることができる。
【００２６】
（２）分圧ノードＮｄは、分圧ノードＮｄと高電位側の電圧Ｖｉｎが供給される端子３５との間の抵抗値と、分圧ノードＮｄと低電位側の電圧Ｖｓが供給される端子３８との間の抵抗値とが等しくなるように設定されている。第２のウェル領域６２に供給されるバイアス電圧は、高電位側の入力電圧Ｖｉｎと低電位側の基準電圧Ｖｓとの間の中間電圧Ｖｃ（＝（Ｖｉｎ＋Ｖｓ）／２）となる。この結果、第１の抵抗Ｒ１の抵抗値の変化率と、第２の抵抗Ｒ２の抵抗値の変化率を、ほぼ等しくすることができる。
【００２７】
（第二実施形態）
以下、第二実施形態を図７〜図９に従って説明する。
なお、上記の実施形態と同様の部材については同じ符号を付して、その説明の全て又は一部を省略する。
【００２８】
図７に示すように、半導体装置７０には分圧回路７１が形成されている。分圧回路７１は、入力電圧Ｖｉｎを供給する配線２１と、入力電圧Ｖｉよりも低い所定の基準電圧Ｖｓ（例えば接地電位（０Ｖ））を供給する配線２２との間に接続され、入力電圧Ｖｉｎと基準電圧Ｖｓとの間の出力電圧Ｖｏｕｔを生成する。
【００２９】
分圧回路１１は、直列接続された２つの抵抗Ｒ１１，Ｒ１２を有している。第１の抵抗Ｒ１１は、入力電圧Ｖｉｎを供給する配線２１と出力ノードＮ１との間に接続されている。第２の抵抗Ｒ１２は、基準電圧Ｖｓを供給する配線２２と出力ノードＮ１との間に接続されている。
【００３０】
第１の抵抗Ｒ１１の抵抗値は、第２の抵抗Ｒ１２の抵抗値の整数倍（例えば４倍）に設定されている。つまり、第１の抵抗Ｒ１は、第２の抵抗Ｒ１２の抵抗値と等しい４つの単位抵抗Ｒａ，Ｒｂ，Ｒｃ，Ｒｄを含む。各単位抵抗Ｒａ〜Ｒｄは、入力電圧Ｖｉｎを供給する配線２１と、出力ノードＮ１との間に直列に接続されている。
【００３１】
分圧回路１１は、第１の抵抗Ｒ１１の抵抗値と第２の抵抗Ｒ１２の抵抗値との比（抵抗比）に応じて、入力電圧Ｖｉｎと基準電圧Ｖｓとの間を分圧した電圧を出力ノードＮ１に生成する。そして、分圧回路１１は、出力ノードＮ１の電圧（出力電圧Ｖｏｕｔ）を出力する。
【００３２】
第１の抵抗Ｒ１１及び第２の抵抗Ｒ１２は、例えば、拡散抵抗である。即ち、第１の単位抵抗Ｒａは、拡散領域Ｒａ１とウェル領域Ｒａ２を有している。同様に、第２の単位抵抗Ｒｂは、拡散領域Ｒｂ１とウェル領域Ｒｂ２を有している。また、第３の単位抵抗Ｒｃは、拡散領域Ｒｃ１とウェル領域Ｒｃ２を有している。また、第４の単位抵抗Ｒｄは、拡散領域Ｒｄ１とウェル領域Ｒｄ２を有している。そして、第２の抵抗Ｒ１２は、拡散領域Ｒ１２ａとウェル領域Ｒ１２ｂを有している。各拡散領域Ｒａ１〜Ｒｄ１，Ｒ１２ａは、互いに同じ抵抗値となるように形成されている。
【００３３】
第１の抵抗Ｒ１１に含まれる各単位抵抗Ｒａ〜Ｒｄのウェル領域Ｒａ２〜Ｒｄ２には、入力電圧Ｖｉｎが供給される。そして、第２の抵抗Ｒ１２のウェル領域は、第１の抵抗Ｒ１１に設定された分圧ノードＮｄと接続されている。この分圧ノードＮｄは、入力電圧Ｖｉｎを伝達する配線２１と、基準電圧Ｖｓを伝達する配線２２との間に直列接続される複数の単位抵抗Ｒａ〜Ｒｄ，Ｒ２のうち、中間位置の単位抵抗Ｒｃに設定されている。
【００３４】
上記したように、単位抵抗Ｒａ〜Ｒｄのウェル領域Ｒａ２〜Ｒｄ２には、入力電圧Ｖｉｎが供給される。従って、各ウェル領域Ｒａ２〜Ｒｄ２の電位は互いに等しい。このため、ウェル領域Ｒａ２〜Ｒｄ２を、１つの領域として形成することができる。つまり、図８に示すように、第１の抵抗Ｒ１１に含まれる４つの単位抵抗Ｒａ〜Ｒｄは、１つのウェル領域８１に形成されている。各単位抵抗Ｒａ〜Ｒｄは、複数（図８において８個）の拡散領域８２をそれぞれ含む。各拡散領域８２は、それぞれ所定の方向に沿って延びる直方体状に形成されている。そして、複数の各拡散領域８２は直列に接続されている。ウェル領域８１は半導体基板（シリコン）にＰ型の不純物（例えば、リン（Ｐ））を添加することにより形成される。拡散領域８２は、ウェル領域にＮ型の不純物（例えば、ホウ素（Ｂ））を添加することにより形成されている。
【００３５】
同様に、第２の抵抗Ｒ１２は、１つのウェル領域８３に形成された複数（図８において８個）の拡散領域８４を含む。複数の各拡散領域８４は直列に接続されている。第２の抵抗Ｒ１２に含まれる拡散領域８４は、第１の抵抗Ｒ１１に含まれる拡散領域８２と同じ抵抗値を持つように形成されている。
【００３６】
第１の抵抗Ｒ１１に含まれる拡散領域８２と第２の抵抗Ｒ１２に含まれる拡散領域８４を接続する配線８５は、入力電圧Ｖｉｎと基準電圧Ｖｓを、拡散領域８２，８４の抵抗値により分圧した分圧電圧を生成する出力ノードとなる。
【００３７】
そして、入力電圧Ｖｉｎと基準電圧Ｖｓの中間の単位抵抗Ｒｃに含まれる２つの拡散領域８２ａ，８２ｂは、低抵抗の配線８６により互いに接続される。この配線８６は、入力電圧Ｖｉｎを伝達する配線２１と、基準電圧Ｖｓを伝達する配線２２との間の中間に位置し、この配線８６における電圧は、入力電圧Ｖｉｎと基準電圧Ｖｓの間の中間電圧である。従って、この配線８６は、入力電圧Ｖｉｎと基準電圧Ｖｓとの間の中間電圧Ｖｃを生成する分圧ノードとなる。そして、この配線８６は、第２の抵抗Ｒ１２のウェル領域８３と配線８７により接続されている。
【００３８】
なお、図３（ｂ）に示すように、ウェル領域が高電位側の電圧となる端子に接続された各抵抗の抵抗値は、互いに同様に変化する。従って、図９に示すように、複数（図９において５個）の抵抗９１〜９５を直列に接続した分圧回路９０は、図７に示す分圧回路７１と同様に、入力電圧Ｖｉｎと基準電圧Ｖｓの間の電位差を分圧した電圧Ｖｏｕｔを生成する。図９に示す分圧回路９０に含まれる抵抗９１〜９５は、ウェル領域の電圧が互いに異なる。従って、各抵抗９１〜９５は、ウェル領域が互いに独立して電圧制御が可能なように、分離して形成される。従って、このように素子間分離された複数の抵抗９１〜９４が形成された領域の面積は、図８に示すウェル領域８１の面積よりも大きくなる。従って、図７及び図８に示すように形成された分圧回路７１は、図９に示す分圧回路９０と比べ、占有面積が小さくなる。このため、図７に示す分圧回路７１は、占有面積の増加を抑制することができる。
【００３９】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）第１の抵抗Ｒ１１は、直列接続された複数の単位抵抗Ｒａ〜Ｒｄを含む。各単位抵抗Ｒａ〜Ｒｄのウェル領域Ｒａ２〜Ｒｄ２には入力電圧Ｖｉｎが供給される。従って、単位抵抗Ｒａ〜Ｒｄの拡散領域Ｒａ１〜Ｒｄ１を１つのウェル領域８１に形成することができる。この結果、各単位抵抗９１〜９４のウェル領域を互いに分離して形成する場合と比べ、占有面積が小さくなる。この結果、半導体装置７０の面積の増加を抑制することができる。
【００４０】
（２）各単位抵抗Ｒａ〜Ｒｄは、第２の抵抗Ｒ１２の抵抗値と等しく設定されている。そして、各単位抵抗Ｒａ〜Ｒｄ及び第２の抵抗Ｒ１２は、直列接続された複数個（詳しくは偶数個）の拡散領域８２，８４を含む。従って、中間電圧Ｖｃを生成する分圧ノードＮｄを容易に設定することができる。また、拡散領域８２を接続する配線に分圧ノードＮｄを設定することができる。
【００４１】
（第三実施形態）
以下、第三実施形態を図１０〜図１３に従って説明する。
なお、上記の各実施形態と同様の部材については同じ符号を付して、その説明の全て又は一部を省略する。
【００４２】
図１０に示すように、半導体装置１００に形成された分圧回路１０１は、第１の抵抗Ｒ１と、第２の抵抗Ｒ２と、容量Ｃ１を含む。容量Ｃ１の第１端子は、入力電圧Ｖｉｎを伝達する配線２１と接続され、第２端子は第２の抵抗Ｒ２のウェル領域３２（分圧ノードＮｄ）に接続されている。
【００４３】
図１１に示すように、第２の抵抗Ｒ２は、Ｐ型の半導体基板１００ａに形成されたＮ型のウェル領域３２を含み、このウェル領域３２にＰ型の拡散領域３４が形成されている。この半導体装置１００は、ウェル領域３２と半導体基板１００ａとの間に形成される寄生容量（接合容量）Ｃ０を含む。この寄生容量Ｃ０は、等価的に、図１０に示すように、第２の抵抗Ｒ２のウェル領域３２と、低電位側の基準電圧Ｖｓを伝達する配線２２との間に接続される。そして、この寄生容量Ｃ０と、第１の抵抗Ｒ１及び第２の抵抗Ｒ２は、寄生ＲＣ回路を形成する。
【００４４】
この寄生ＲＣ回路は、入力電圧Ｖｉｎの変化に対して、分圧ノードＮｄの電圧変化に遅延を与える。即ち、図１０に示す分圧回路１０１において、容量Ｃ１を除く回路素子は、図１２に示す等価回路１０１ａとして表される。この分圧回路１０１ａ（等価回路）は、入力電圧Ｖｉｎを伝達する配線２１と基準電圧Ｖｓを伝達する配線２２との間に直列接続された抵抗Ｒ３，Ｒ４を含む。抵抗Ｒ３，Ｒ４間のノード（分圧ノードＮｄ）には寄生容量Ｃ０が接続される。この分圧回路１０１ａ（等価回路）において、分圧ノードＮｄの電圧Ｖｃは、入力電圧Ｖｉｎの供給後、
【００４５】
【数１】
に従って変化する。この分圧ノードＮｄの電圧Ｖｃの変化を図１３に示す。
【００４６】
図１２に示す等価回路１０１ａにおいて、例えば、中間電圧Ｖｃを２１［Ｖ］、抵抗Ｒ３，Ｒ４の抵抗値を１０．５Ｍ［Ω］、寄生容量Ｃ０の容量値を８×１０−１１［Ｆ］とすると、中間電圧Ｖｃは、入力電圧Ｖｉｎが供給されてから約３〜４ｍＳ（ミリ秒）遅れて所定の電圧（＝２１Ｖ）に到達する。例えば、入力電圧Ｖｉｎは、数μＳ（マイクロ秒）で０［Ｖ］から所定の電圧まで変化するのに対し、中間電圧Ｖｃは数ｍＳ（ミリ秒）、遅れて到達する。
【００４７】
これに対し、図１０に示す分圧回路１０１は容量Ｃ１を含み、この容量Ｃ１は、第２の抵抗Ｒ２のウェル領域３２と、入力電圧Ｖｉｎを伝達する配線２１との間に接続されている。従って、容量Ｃ１と寄生容量Ｃ０は、入力電圧Ｖｉｎを伝達する配線２１と、基準電圧Ｖｓを伝達する配線２２との間に直列に接続される。このため、容量Ｃ１の容量値と、寄生容量Ｃ０の容量値とを互いに等しく設定すると、容量Ｃ１と寄生容量Ｃ０との間のノードの電位は、入力電圧Ｖｉｎと基準電圧Ｖｓの中間電圧（＝（Ｖｉｎ＋Ｖｓ）／２）となる。この結果、分圧ノードＮｄの電圧Ｖｃ、即ち第２の抵抗Ｒ２のウェル領域３２に加わる電圧（ウェル電圧）は、入力電圧Ｖｉｎの変化に対してほぼ０秒の遅延にて変化する。つまり、寄生容量Ｃ０と等しい容量値の容量Ｃ１を接続することにより、第２の抵抗Ｒ２のウェル領域３２に供給する中間電圧Ｖｃは、入力電圧Ｖｉｎに追従する。
【００４８】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）第２の抵抗Ｒ２のウェル領域３２には容量Ｃ１の一端が接続され、容量Ｃ１の他端には入力電圧Ｖｉｎが供給される。第２の抵抗Ｒ２のウェル領域３２と、半導体基板１００ａとの間に寄生容量Ｃ０が形成される。そして、容量Ｃ１の値は、寄生容量Ｃ０の値と等しく設定される。従って、容量Ｃ１と寄生容量Ｃ０との間のノードは、入力電圧Ｖｉｎと基準電圧Ｖｓの中間電圧となる。この結果、第２の抵抗Ｒ２のウェル領域３２に供給する中間電圧Ｖｃを、入力電圧Ｖｉｎに追従させることができる。
【００４９】
（第四実施形態）
以下、第四実施形態を図１４，図１５に従って説明する。
なお、上記の各実施形態と同様の部材については同じ符号を付して、その説明の全て又は一部を省略する。
【００５０】
図１４に示すように、半導体装置１１０に形成された分圧回路１１１は、第１の抵抗Ｒ１１ａと、第２の抵抗Ｒ１２と、容量Ｃ１と、複数（図において３個）のスイッチ１２１，１２２，１２３を含む。第１の抵抗Ｒ１１ａには、複数（図において３個）の分圧ノードＮｄ１，Ｎｄ２，Ｎｄ３が設定されている。各分圧ノードＮｄ１〜Ｎｄ３は、それぞれ対応するスイッチ１２１〜１２３の第１端子に接続されている。各スイッチ１２１〜１２３の第２端子は共通に接続され、その接続点は第２の抵抗Ｒ１２のウェル領域８３に接続されている。スイッチ１２１〜１２３は選択手段の一例である。
【００５１】
図１５に示すように、第１の抵抗Ｒ１１ａは、４つの単位抵抗Ｒａ，Ｒｂ，Ｒｃ，Ｒｄを含む。各スイッチ１２１，１２２，１２３は、単位抵抗Ｒｃに含まれる拡散領域８２を接続する配線８７，８８，８９と接続される。各スイッチ１２１〜１２３は、例えば、レジスタの設定によりオンオフされるトランジスタである。レジスタは、例えば不揮発性メモリやヒューズにより設定される。
【００５２】
従って、スイッチ１２１〜１２３をオンオフを設定することにより、複数の分圧ノードＮｄ１〜Ｎｄ３のうちの１つが選択され、その選択された分圧ノードにおける電圧が第２の抵抗Ｒ１２のウェル領域８３に供給される。このように、複数の分圧ノードＮｄ１〜Ｎｄ３のうちの１つを選択可能とすることにより、第２の抵抗Ｒ２のウェル領域８３に対して最適な中間電圧Ｖｃを供給することができる。
【００５３】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）第１の抵抗Ｒ１１ａに複数の分圧ノードＮｄ１〜Ｎｄ３を設定し、スイッチ１２１〜１２３により、複数の分圧ノードＮｄ１〜Ｎｄ３のうちの何れか１つを選択して第２の抵抗Ｒ１２のウェル領域３２に接続する。これにより、第２の抵抗Ｒ２のウェル領域８３に対して最適な中間電圧Ｖｃを供給することができる。
【００５４】
（第五実施形態）
以下、第五実施形態を図１６に従って説明する。
なお、上記の各実施形態と同様の部材については同じ符号を付して、その説明の全て又は一部を省略する。
【００５５】
図１６に示すように、半導体装置１３０に形成された分圧回路１３１は、基準電圧Ｖｓより低い入力電圧Ｖｉ２を分圧した電圧Ｖｏ２を出力する。この分圧回路１３１は、入力電圧Ｖｉ２が供給される第１の抵抗Ｒ２１と、この第１の抵抗Ｒ２１と直列接続された第２の抵抗Ｒ２２を含む。第２の抵抗Ｒ２２には基準電圧Ｖｓが供給される。そして、分圧回路１３１は、第１の抵抗Ｒ２１と第２の抵抗Ｒ２２との間の出力ノードＮ１から、第１の抵抗Ｒ２１の抵抗値と第２の抵抗Ｒ２２の抵抗値に応じて、入力電圧Ｖｉ２と基準電圧Ｖｓとの間の分圧電圧Ｖｏ２を生成する。
【００５６】
第１の抵抗Ｒ２１と第２の抵抗Ｒ２２は、例えば、拡散抵抗である。そして、第１の抵抗Ｒ２１と第２の抵抗Ｒ２２は、Ｎ型の拡散領域を含む。つまり、半導体基板にはＰ型のウェル領域が形成され、Ｐ型のウェル領域にＮ型の拡散領域が形成される。そして、第１の抵抗Ｒ２１のウェル領域には入力電圧Ｖｉ２が供給される。第２の抵抗Ｒ２２のウェル領域は、第１の抵抗Ｒ２１に設定された分圧ノードＮｄと接続される。
【００５７】
Ｐ型の拡散領域を含む抵抗の場合、この拡散領域を形成するウェル領域に対して、拡散領域に生じる電圧以上のバイアス電圧を供給することが好ましい。例えば、図３（ａ）（ｂ）に示すように、ウェル領域を高電位側の電圧が供給される端子に接続する。これは、ＰＮ接合によるダイオードが機能しないようにするためである。従って、Ｎ型の拡散領域を含む抵抗の場合、拡散領域を形成するＰ型のウェル領域に対して、拡散領域に加わる電圧以下のバイアス電圧を供給することが好ましい。
【００５８】
なお、各抵抗Ｒ２１，Ｒ２２における端子電圧は相対的なものである。従って、２つの入力電圧に対して、中間電圧Ｖｃより高い分圧電圧を得る用途では、このＮ型の拡散領域を含む抵抗を用いた分圧回路を用いることができる。
【００５９】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）Ｎ型の拡散領域を含む抵抗Ｒ２１，Ｒ２２においても、抵抗Ｒ２２のウェル領域に、中間電圧Ｖｃを供給することにより、抵抗Ｒ２１，Ｒ２２の抵抗変化率の差を抑制することができる。
【００６０】
なお、上記各実施形態は、以下の態様で実施してもよい。
・第五実施形態と同様に、第二〜第四実施形態の抵抗体をＮ型の拡散領域としてもよい。また、上記各実施形態において、抵抗体を図６に示すポリシリコン膜としてもよい。
【００６１】
・上記各実施形態において、エピタキシャル層等の基板領域に対応して拡散抵抗や半導体薄膜を形成するようにしてもよい。
・第三，第四実施形態に示す容量Ｃ１を、他の実施形態に適用してもよい。
【００６２】
・第二，第四実施形態において、第１の抵抗Ｒ１を、第２の抵抗Ｒ２の抵抗値と等しく直列に接続された単位抵抗Ｒａ〜Ｒｄを含むとしたが、各単位抵抗の抵抗値を第２の抵抗Ｒ２の抵抗値と異なるように設定してもよい。
【００６３】
・第二，第四実施形態において、入力電圧Ｖｉｎとなる配線２１と、基準電圧Ｖｓとなる配線２２との間に偶数個の拡散領域が直列に接続されるように各拡散領域の抵抗値を設定する。これにより、分圧ノードＮｄを拡散抵抗を接続する配線に設定することで、容易に接続を行うことができる。また、分圧ノードＮｄの設定を容易にすることができる。
【００６４】
・上記各実施形態の分圧回路は、例えば、ＤＣ−ＤＣコンバータに用いられる。
図１７に示すように、このＤＣ−ＤＣコンバータ１４０は、分圧回路１４１を含む。この分圧回路１４１は、例えば、図１０に示す分圧回路１０１である。
【００６５】
分圧回路１４１により生成される電圧Ｖａは、エラーアンプ１４２の反転入力端子に供給される。エラーアンプ１４２の非反転入力端子には、基準電圧Ｖｒが供給される。エラーアンプ１４２は、基準電圧Ｖｒと電圧Ｖａの差電圧を増幅した誤差電圧を出力する。ＰＷＭ制御回路１４３は、誤差電圧に応じた相補なパルス信号Ｓ１，Ｓ２を生成する。ドライバ１４４は、パルス信号Ｓ１に応じた駆動信号をトランジスタＴ１のゲートに供給する。ドライバ１４５は、パルス信号Ｓ２に応じた駆動信号をトランジスタＴ２のゲートに供給する。
【００６６】
両トランジスタＴ１，Ｔ２は例えばＮチャネルＭＯＳトランジスタである。トランジスタＴ１のソースには低電位電圧ＶＳＳが供給され、トランジスタＴ１のドレインはコイルＬ１の第１端子に接続されている。コイルＬ１の第２端子には高電位側の電源電圧ＶＤＤが供給される。トランジスタＴ１とコイルＬ１との間の接続点はトランジスタＴ２のソースに接続され、トランジスタＴ２のドレインは出力端子１４６に接続されている。出力端子１４６にはコンデンサＣ１１の第１端子が接続され、コンデンサＣ１１の第２端子には低電位電圧ＶＳＳが供給される。そして、出力端子１４６における電圧（出力電圧Ｖｏｕｔ）がフィードバック電圧Ｖｆｂとして分圧回路１４１に供給される。
【００６７】
上記のＰＷＭ制御回路１４３とドライバ１４４，１４５には出力電圧Ｖｏｕｔが供給される。まあ、ＰＷＭ制御回路１４３とエラーアンプ１４２には電源電圧ＶＤＤが供給される。
【００６８】
このＤＣ−ＤＣコンバータ１４０は、トランジスタＴ１をオンし、トランジスタＴ２をオフしてコイルＬ１にエネルギーを蓄積する。そして、トランジスタＴ１をオフし、トランジスタＴ２をオンしてコイルＬ１に蓄積したエネルギーを放出する。このような動作により、ＤＣ−ＤＣコンバータ１４０は、高電位側の電源電圧ＶＤＤより高い出力電圧Ｖｏｕｔを生成する。分圧回路１４１は、出力電圧Ｖｏｕｔに応じた分圧電圧Ｖａを生成する。ＤＣ−ＤＣコンバータ１４０は、分圧電圧Ｖａを基準電圧Ｖｒと等しくするように、トランジスタＴ１，Ｔ２のオンオフ時間を制御する。
【００６９】
従って、分圧回路１４１における抵抗Ｒ１，Ｒ２は、抵抗値の変動率が互いに等しいことが好ましい。変動率が異なると、分圧電圧Ｖａを生成する分圧比が変化し、所望の出力電圧Ｖｏｕｔが得られなくなる。
【００７０】
そして、分圧回路１４１に含まれる第２の抵抗Ｒ２のウェル領域３２に接続された容量Ｃ１は、出力電圧Ｖｏｕｔを短時間で安定化する。即ち、容量Ｃ１は、分圧回路１４１の第２の抵抗Ｒ２における寄生容量Ｃ０と直列に接続され、入力電圧（フィードバック電圧Ｖｆｂ）に対して第２の抵抗Ｒ２のウェル領域に供給する電圧を追従させる。従って、出力電圧Ｖｏｕｔは、入力電圧（フィードバック電圧Ｖｆｂ）に追従して変化する。
【００７１】
なお、容量Ｃ１を接続しない場合、分圧回路により生成される分圧電圧Ｖａは、上記第三実施形態で説明したように、入力電圧Ｖｉｎの供給開始、つまりＤＣ−ＤＣコンバータの電源電圧ＶＤＤを供給してから、抵抗Ｒ１，Ｒ２の抵抗値と寄生容量Ｃ０の容量値に従って徐々に変化するため、出力電圧Ｖｏｕｔも分圧電圧Ｖａに従って変化する。この時の出力電圧Ｖｏｕｔは、図１８の一点鎖線で示すように、容量Ｃ１を接続した場合と比べて緩やかに変化する。このように、容量Ｃ１を接続した分圧回路１４１により、ＤＣ−ＤＣコンバータ１４０は、電源電圧ＶＤＤの投入後、速やかに安定した出力電圧Ｖｏｕｔを生成することができる。
【００７２】
そして、図１７に示すＤＣ−ＤＣコンバータ１４０は、例えば、図１９に示す電子機器１５０に含まれる。
この電子機器１５０は、複数の周辺装置（「周辺ＬＳＩ」と表記）１５１，１５２，１５３と、電源装置１５４と、ＤＣ−ＤＣコンバータ１４０を含む。電源装置１５４は、電子機器１５０の駆動電源（例えば、二次電池）から供給される電圧に基づいて、各周辺装置１５１〜１５３に、動作電圧を供給する。また、電源装置１５４は、動作電圧ＶＤＤをＤＣ−ＤＣコンバータ１４０に供給する。ＤＣ−ＤＣコンバータ１４０は、動作電圧ＶＤＤを昇圧した出力電圧Ｖｏｕｔを周辺装置１５３に供給する。
【００７３】
この電子機器１５０は、例えば、デジタルカメラである。各周辺装置１５１〜１５３は、画像処理装置、記憶装置（例えば、ハードディスク装置（ＨＤＤ），不揮発性メモリ）、モニタ画像を表示する表示装置やタッチパネル等の入出力装置、等である。デジタルカメラは、起動後に即座に撮影が可能となることが求められる。
【００７４】
ＤＣ−ＤＣコンバータ１４０は、電源電圧ＶＤＤに追従して変化する出力電圧Ｖｏｕｔを生成する。従って、各周辺装置１５１〜１５３における起動時間（電源スイッチをオンしてから撮影可能となるまでに要する時間）を短縮することができる。
【符号の説明】
【００７５】
Ｒ１，Ｒ２ 抵抗
Ｎ１ 出力ノード
Ｎｄ 分圧ノード
２１ 配線（第１ノード）
２２ 配線（第２ノード）
３１，３２ ウェル領域（基板領域）
３３，３４ 拡散領域（抵抗体）
ＶＤＤ 入力電圧（第１電位）
Ｖｓ 基準電圧（第２電位）
６１，６２ ウェル領域（基板領域）
６４，６５ 半導体薄膜（抵抗体）
【特許請求の範囲】
【請求項１】
第１の基板領域に対応して形成され、第１電位の第１ノードと出力ノードとの間に接続された抵抗体を含む第１の抵抗と、
第２の基板領域に対応して形成され、前記出力ノードと第２電位の第２ノードとの間に接続された抵抗体を含む第２の抵抗とを有し、
前記第１の基板領域は、前記第１ノードに接続され、
前記第２の基板領域は、前記第１の抵抗に設定された分圧ノードに接続されている
ことを特徴とする半導体装置。
【請求項２】
前記分圧ノードは、前記第１電位と前記第２電位の間の中間電圧を生成するように設定される、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記分圧ノードは、前記第１ノードと前記出力ノードの間の抵抗値と、前記第２ノードと前記出力ノードの間の抵抗値が互いに等しくなるように設定される、ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の抵抗は、前記第１ノードと前記出力ノードの間に直列接続された複数の抵抗体を含み、
前記分圧ノードは前記複数の抵抗体の間のノードのうちの何れか１つのノードに設定される、
ことを特徴とする請求項１〜３のうちの何れか一に記載の半導体装置。
【請求項５】
前記第１の抵抗に、互いに異なる分圧電圧を生成するように設定された複数の分圧ノードと、
前記複数の分圧ノードのうちの１つを前記第２の基板領域に接続する選択手段と、
を含むことを特徴とする請求項１〜３のうちの何れか一に記載の半導体装置。
【請求項６】
前記第１のノードと前記第２の基板領域の間に接続された容量を含むことを特徴とする請求項１〜５のうちの何れか一に記載の半導体装置。
【請求項７】
前記容量の容量値は、前記第２の基板領域における寄生容量の容量値と等しく設定されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記抵抗体は、前記基板領域に形成された拡散領域であることを特徴とする請求項１〜７のうちの何れか一に記載の半導体装置。
【請求項９】
前記抵抗体は、前記基板領域上に絶縁膜を介して形成された半導体薄膜であることを特徴とする請求項１〜７のうちの何れか一に記載の半導体装置。
【請求項１０】
第１の電圧が供給されるノードと出力ノードとの間に接続された第１の抵抗と、
前記第１の電圧と異なる第２の電圧が供給されるノードと前記出力ノードとの間に接続された第２の抵抗と、
を含み、
前記第１の抵抗は、前記第１の電圧が供給される第１の基板領域と、前記第１の基板領域に対応して形成された第１の抵抗体を含み、
前記第２の抵抗は、前記第１の抵抗体に設定された分圧ノードに接続された第２の基板領域と、前記第２の基板領域に対応して形成された第２の抵抗体を含み、
前記出力ノードから、前記第１の抵抗と前記第２の抵抗の抵抗比に応じて前記第１の電圧と前記第２の電圧との間を分圧した分圧電圧を生成する、
ことを特徴とする分圧回路。
【請求項１】
第１の基板領域に対応して形成され、第１電位の第１ノードと出力ノードとの間に接続された抵抗体を含む第１の抵抗と、
第２の基板領域に対応して形成され、前記出力ノードと第２電位の第２ノードとの間に接続された抵抗体を含む第２の抵抗とを有し、
前記第１の基板領域は、前記第１ノードに接続され、
前記第２の基板領域は、前記第１の抵抗に設定された分圧ノードに接続されている
ことを特徴とする半導体装置。
【請求項２】
前記分圧ノードは、前記第１電位と前記第２電位の間の中間電圧を生成するように設定される、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記分圧ノードは、前記第１ノードと前記出力ノードの間の抵抗値と、前記第２ノードと前記出力ノードの間の抵抗値が互いに等しくなるように設定される、ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の抵抗は、前記第１ノードと前記出力ノードの間に直列接続された複数の抵抗体を含み、
前記分圧ノードは前記複数の抵抗体の間のノードのうちの何れか１つのノードに設定される、
ことを特徴とする請求項１〜３のうちの何れか一に記載の半導体装置。
【請求項５】
前記第１の抵抗に、互いに異なる分圧電圧を生成するように設定された複数の分圧ノードと、
前記複数の分圧ノードのうちの１つを前記第２の基板領域に接続する選択手段と、
を含むことを特徴とする請求項１〜３のうちの何れか一に記載の半導体装置。
【請求項６】
前記第１のノードと前記第２の基板領域の間に接続された容量を含むことを特徴とする請求項１〜５のうちの何れか一に記載の半導体装置。
【請求項７】
前記容量の容量値は、前記第２の基板領域における寄生容量の容量値と等しく設定されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記抵抗体は、前記基板領域に形成された拡散領域であることを特徴とする請求項１〜７のうちの何れか一に記載の半導体装置。
【請求項９】
前記抵抗体は、前記基板領域上に絶縁膜を介して形成された半導体薄膜であることを特徴とする請求項１〜７のうちの何れか一に記載の半導体装置。
【請求項１０】
第１の電圧が供給されるノードと出力ノードとの間に接続された第１の抵抗と、
前記第１の電圧と異なる第２の電圧が供給されるノードと前記出力ノードとの間に接続された第２の抵抗と、
を含み、
前記第１の抵抗は、前記第１の電圧が供給される第１の基板領域と、前記第１の基板領域に対応して形成された第１の抵抗体を含み、
前記第２の抵抗は、前記第１の抵抗体に設定された分圧ノードに接続された第２の基板領域と、前記第２の基板領域に対応して形成された第２の抵抗体を含み、
前記出力ノードから、前記第１の抵抗と前記第２の抵抗の抵抗比に応じて前記第１の電圧と前記第２の電圧との間を分圧した分圧電圧を生成する、
ことを特徴とする分圧回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１３−３８２３４（Ｐ２０１３−３８２３４Ａ）
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願番号】特願２０１１−１７３２３３（Ｐ２０１１−１７３２３３）
【出願日】平成２３年８月８日（２０１１．８．８）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願日】平成２３年８月８日（２０１１．８．８）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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