半導体装置
【課題】高集積なＣＭＯＳ ＳＲＡＭを提供する。
【解決手段】第１の第１導電型半導体１３７と、第１の第１導電型半導体とは極性が異なる第１の第２導電型半導体１０４と、第１の第１導電型半導体と第１の第２導電型半導体との間に配置される第１の絶縁物１１２が一体となり基板に対して垂直に延びる１本の第１の柱と、
第１の第１導電型半導体の上に配置される第１の第２導電型高濃度半導体１８２と、第１の第１導電型半導体の下に配置される第２の第２導電型高濃度半導体１４１と、第１の第２導電型半導体の上に配置される第１の第１導電型高濃度半導体１８６と、第１の第２導電型半導体の下に配置される第２の第１導電型高濃度半導体１４３と、第１の柱を取り囲む第１のゲート絶縁物１７６と、第１のゲート絶縁物を取り囲む第１のゲート導電体１６７と、を有するインバータ５０１を用いてＳＲＡＭを構成する。
【解決手段】第１の第１導電型半導体１３７と、第１の第１導電型半導体とは極性が異なる第１の第２導電型半導体１０４と、第１の第１導電型半導体と第１の第２導電型半導体との間に配置される第１の絶縁物１１２が一体となり基板に対して垂直に延びる１本の第１の柱と、
第１の第１導電型半導体の上に配置される第１の第２導電型高濃度半導体１８２と、第１の第１導電型半導体の下に配置される第２の第２導電型高濃度半導体１４１と、第１の第２導電型半導体の上に配置される第１の第１導電型高濃度半導体１８６と、第１の第２導電型半導体の下に配置される第２の第１導電型高濃度半導体１４３と、第１の柱を取り囲む第１のゲート絶縁物１７６と、第１のゲート絶縁物を取り囲む第１のゲート導電体１６７と、を有するインバータ５０１を用いてＳＲＡＭを構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置、なかでもＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。デジタル回路の基本回路は、インバータ回路であるが、このインバータ回路を構成するＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、ホットキャリア効果による信頼性の低下が生じ、また必要な電流量確保の要請から回路の占有面積をなかなかちいさくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートがシリコン柱を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案され、ｐＭＯＳ ＳＧＴとｎＭＯＳ ＳＧＴを用いたＣＭＯＳインバータ回路が提案された（例えば、非特許文献１）。
【０００３】
インバータ二つと選択トランジスタ二つでＳＲＡＭが構成される。従来のＳＧＴを用いたＣＭＯＳインバータ回路を用いて構成すると、２本のｐＭＯＳ ＳＧＴと、４本のｎＭＯＳ ＳＧＴで構成される。すなわち、従来のＳＧＴを用いたＣＭＯＳインバータ回路を用いたＳＲＡＭは、計６本の柱で構成される。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Ｓ．Ｗａｔａｎａｂｅ、Ｋ．Ｔｓｕｃｈｉｄａ、Ｄ．Ｔａｋａｓｈｉｍａ、Ｙ．Ｏｏｗａｋｉ、Ａ．Ｎｉｔａｙａｍａ、Ｋ．Ｈｉｅｄａ、Ｈ．Ｔａｋａｔｏ、Ｋ．Ｓｕｎｏｕｃｈｉ、Ｆ．Ｈｏｒｉｇｕｃｈｉ、Ｋ．Ｏｈｕｃｈｉ、Ｆ．Ｍａｓｕｏｋａ、Ｈ．Ｈａｒａ、“Ａ Ｎｏｂｅｌ Ｃｉｒｃｕｉｔ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒｓ （ＳＧＴ’ｓ） ｆｏｒ Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｎｓｉｔｙ ＤＲＡＭ’ｓ”、ＩＥＥＥ ＪＳＳＣ、Ｖｏｌ．３０、Ｎｏ．９、１９９５．
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、１本の柱を用いてインバータを構成することにより、
２本の柱で２個のインバータを構成し、
２本の柱で２個の選択トランジスタを構成することにより、
計４本の柱でＳＲＡＭを構成することにより、高集積なＣＭＯＳ ＳＲＡＭを提供することを課題とする。
【課題を解決するための手段】
【０００６】
本発明の１態様では、
基板上に行列状に配列された２つのインバータ及び２つの選択トランジスタを備えた半導体装置であって、
第１の第１導電型半導体と、該第１の第１導電型半導体とは極性が異なる第１の第２導電型半導体と、前記第１の第１導電型半導体と前記第１の第２導電型半導体との間に配置される第１の絶縁物が一体となり基板に対して垂直に延びる１本の第１の柱と、
前記第１の第１導電型半導体の上に配置され、前記第１の第１導電型半導体とは極性が異なる第１の第２導電型高濃度半導体と、
前記第１の第１導電型半導体の下に配置され、前記第１の第１導電型半導体とは極性が異なる第２の第２導電型高濃度半導体と、
前記第１の第２導電型半導体の上に配置され、前記第１の第２導電型半導体とは極性が異なる第１の第１導電型高濃度半導体と、
前記第１の第２導電型半導体の下に配置され、前記第１の第２導電型半導体とは極性が異なる第２の第１導電型高濃度半導体と、
前記第１の柱を取り囲む第１のゲート絶縁物と、
前記第１のゲート絶縁物を取り囲む第１のゲート導電体と、
を有する一行二列目の第１のインバータと、
第２の第１導電型半導体と、該第２の第１導電型半導体とは極性が異なる第２の第２導電型半導体と、前記第２の第１導電型半導体と前記第２の第２導電型半導体との間に配置される第２の絶縁物が一体となり基板に対して垂直に延びる１本の第２の柱と、
前記第２の第１導電型半導体の上に配置され、前記第２の第１導電型半導体とは極性が異なる第３の第２導電型高濃度半導体と、
前記第２の第１導電型半導体の下に配置され、前記第２の第１導電型半導体とは極性が異なる第４の第２導電型高濃度半導体と、
前記第２の第２導電型半導体の上に配置され、前記第２の第２導電型半導体とは極性が異なる第３の第１導電型高濃度半導体と、
前記第２の第２導電型半導体の下に配置され、前記第２の第２導電型半導体とは極性が異なる第４の第１導電型高濃度半導体と、
前記第２の柱を取り囲む第２のゲート絶縁物と、
前記第２のゲート絶縁物を取り囲む第２のゲート導電体と、
を有する二行一列目の第２のインバータと、
第３の第１導電型半導体からなる第３の柱と、
前記第３の第１導電型半導体の上に配置され、前記第３の第１導電型半導体とは極性が異なる第５の第２導電型高濃度半導体と、
前記第３の第１導電型半導体の下に配置され、前記第３の第１導電型半導体とは極性が異なる第６の第２導電型高濃度半導体と、
前記第３の柱を取り囲む第３のゲート絶縁物と、
前記第３のゲート絶縁物を取り囲む第３のゲート導電体と、
を有する一行一列目の選択トランジスタと、
第４の第１導電型半導体からなる第４の柱と、
前記第４の第１導電型半導体の上に配置され、前記第４の第１導電型半導体とは極性が異なる第７の第２導電型高濃度半導体と、
前記第４の第１導電型半導体の下に配置され、前記第４の第１導電型半導体とは極性が異なる第８の第２導電型高濃度半導体と、
前記第４の柱を取り囲む第４のゲート絶縁物と、
前記第４のゲート絶縁物を取り囲む第４のゲート導電体と、
を有する二行二列目の選択トランジスタと、
を有することを特徴とする半導体装置である。
【０００７】
また、本発明の好ましい態様では、
第２の第１導電型高濃度半導体と第２の第２導電型高濃度半導体と第８の第２導電型高濃度半導体が接続され、
第８の第２導電型高濃度半導体と第２のゲート導電体とが接続され、
第４の第１導電型高濃度半導体と第４の第２導電型高濃度半導体と第６の第２導電型高濃度半導体が接続され、
第６の第２導電型高濃度半導体と第１のゲート導電体とが接続されることを特徴とする前記記載の半導体装置である。
【０００８】
また、本発明の好ましい態様では、
半導体はシリコンであることを特徴とする前記記載の半導体装置である。
【０００９】
また、本発明の好ましい態様では、
第１導電型はｐ型であり、第２導電型はｎ型であることを特徴とする前記記載の半導体装置である。
【発明の効果】
【００１０】
本発明では、
本発明の１態様では、
基板上に行列状に配列された２つのインバータ及び２つの選択トランジスタを備えた半導体装置であって、
第１の第１導電型半導体と、該第１の第１導電型半導体とは極性が異なる第１の第２導電型半導体と、前記第１の第１導電型半導体と前記第１の第２導電型半導体との間に配置される第１の絶縁物が一体となり基板に対して垂直に延びる１本の第１の柱と、
前記第１の第１導電型半導体の上に配置され、前記第１の第１導電型半導体とは極性が異なる第１の第２導電型高濃度半導体と、
前記第１の第１導電型半導体の下に配置され、前記第１の第１導電型半導体とは極性が異なる第２の第２導電型高濃度半導体と、
前記第１の第２導電型半導体の上に配置され、前記第１の第２導電型半導体とは極性が異なる第１の第１導電型高濃度半導体と、
前記第１の第２導電型半導体の下に配置され、前記第１の第２導電型半導体とは極性が異なる第２の第１導電型高濃度半導体と、
前記第１の柱を取り囲む第１のゲート絶縁物と、
前記第１のゲート絶縁物を取り囲む第１のゲート導電体と、
を有する一行二列目の第１のインバータと、
第２の第１導電型半導体と、該第２の第１導電型半導体とは極性が異なる第２の第２導電型半導体と、前記第２の第１導電型半導体と前記第２の第２導電型半導体との間に配置される第２の絶縁物が一体となり基板に対して垂直に延びる１本の第２の柱と、
前記第２の第１導電型半導体の上に配置され、前記第２の第１導電型半導体とは極性が異なる第３の第２導電型高濃度半導体と、
前記第２の第１導電型半導体の下に配置され、前記第２の第１導電型半導体とは極性が異なる第４の第２導電型高濃度半導体と、
前記第２の第２導電型半導体の上に配置され、前記第２の第２導電型半導体とは極性が異なる第３の第１導電型高濃度半導体と、
前記第２の第２導電型半導体の下に配置され、前記第２の第２導電型半導体とは極性が異なる第４の第１導電型高濃度半導体と、
前記第２の柱を取り囲む第２のゲート絶縁物と、
前記第２のゲート絶縁物を取り囲む第２のゲート導電体と、
を有する二行一列目の第２のインバータと、
第３の第１導電型半導体からなる第３の柱と、
前記第３の第１導電型半導体の上に配置され、前記第３の第１導電型半導体とは極性が異なる第５の第２導電型高濃度半導体と、
前記第３の第１導電型半導体の下に配置され、前記第３の第１導電型半導体とは極性が異なる第６の第２導電型高濃度半導体と、
前記第３の柱を取り囲む第３のゲート絶縁物と、
前記第３のゲート絶縁物を取り囲む第３のゲート導電体と、
を有する一行一列目の選択トランジスタと、
第４の第１導電型半導体からなる第４の柱と、
前記第４の第１導電型半導体の上に配置され、前記第４の第１導電型半導体とは極性が異なる第７の第２導電型高濃度半導体と、
前記第４の第１導電型半導体の下に配置され、前記第４の第１導電型半導体とは極性が異なる第８の第２導電型高濃度半導体と、
前記第４の柱を取り囲む第４のゲート絶縁物と、
前記第４のゲート絶縁物を取り囲む第４のゲート導電体と、
を有する二行二列目の選択トランジスタと、
を有することを特徴とする半導体装置により、
１本の柱を用いてインバータを構成することにより、
２本の柱で２個のインバータを構成し、
２本の柱で２個の選択トランジスタを構成することにより、
計４本の柱でＳＲＡＭを構成することにより、高集積なＣＭＯＳ ＳＲＡＭを提供することができる。
【００１１】
また、本発明では、
第２の第１導電型高濃度半導体と第２の第２導電型高濃度半導体と第８の第２導電型高濃度半導体が接続され、
第８の第２導電型高濃度半導体と第２のゲート導電体とが接続され、
第４の第１導電型高濃度半導体と第４の第２導電型高濃度半導体と第６の第２導電型高濃度半導体が接続され、
第６の第２導電型高濃度半導体と第１のゲート導電体とが接続されることを特徴とする前記記載の半導体装置により、ＳＲＡＭを構成することができ、高集積なＣＭＯＳ ＳＲＡＭを提供することができる。
【００１２】
また、本発明では、
半導体はシリコンであることを特徴とする前記記載の半導体装置により、シリコンを用いた高集積なＣＭＯＳ ＳＲＡＭを提供することができる。
【００１３】
また、本発明では、
第１導電型はｐ型であり、第２導電型はｎ型であることを特徴とする前記記載の半導体装置により、
選択トランジスタをｎ型トランジスタとすることができる。
【図面の簡単な説明】
【００１４】
【図１】（ａ）はこの発明に係る半導体装置の平面図、（ｂ）はこの発明に係る半導体装置のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置のＹ−Ｙ’断面図である。
【図２】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図３】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図４】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図５】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図６】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図７】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図８】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図９】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図１０】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図１１】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図１２】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図１３】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図１４】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図１５】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図１６】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図１７】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図１８】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図１９】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図２０】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図２１】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図２２】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図２３】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図２４】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図２５】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図２６】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図２７】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図２８】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図２９】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図３０】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図３１】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図３２】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図３３】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図３４】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図３５】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図３６】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図３７】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図３８】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図３９】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図４０】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図４１】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図４２】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図４３】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図４４】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図４５】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図４６】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図４７】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図４８】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図４９】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図５０】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図５１】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図５２】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図５３】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図５４】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図５５】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図５６】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図５７】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図５８】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図５９】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図６０】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図６１】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図６２】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図６３】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図６４】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図６５】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図６６】この発明に係る半導体装置を２行２列に配置した図である。
【図６７】この発明に係る半導体装置を２行２列に配置した装置のトランジスタ層の図である。
【図６８】この発明に係る半導体装置を２行２列に配置した装置のコンタクト層、第１メタル層の図である。
【図６９】この発明に係る半導体装置を２行２列に配置した装置の第１ビア（第１メタル−第２メタル間コンタクト）、第２メタル層の図である。
【図７０】この発明に係る半導体装置を２行２列に配置した装置の第２ビア（第２メタル−第３メタル間コンタクト）、第３メタル層の図である。
【図７１】この発明に係る半導体装置を２行２列に配置した装置の第３ビア（第３メタル−第４メタル間コンタクト）、第４メタル層の図である。
【図７２】この発明に係る半導体装置の図面と、図面と相対する等価回路の図である。
【図７３】この発明に係る半導体装置の図面と、等価回路を１対１で表せる図面である。
【発明を実施するための形態】
【００１５】
この発明に係る半導体装置の平面図と断面構造をそれぞれ図１（ａ）、（ｂ）、（ｃ）に示す。図１（ａ）は平面図であり、図１（ｂ）はＸ−Ｘ’断面図、図１（ｃ）はＹ−Ｙ’断面図である。
また、図７２はこの発明に係る半導体装置の図面と、図面と相対する等価回路の図であり、図７３はこの発明に係る半導体装置の図面と、等価回路を１対１で表せる図面である。
【実施例１】
【００１６】
この実施例では、
第１のｐ型シリコン１３７と、該第１のｐ型シリコン１３７とは極性が異なる第１のｎ型シリコン１０４と、前記第１のｐ型シリコン１３７と前記第１のｎ型シリコン１０４との間に配置される第１の絶縁物１１２が一体となり基板に対して垂直に延びる１本の第１の柱と、
前記第１のｐ型シリコン１３７の上に配置され、前記第１のｐ型シリコン１３７とは極性が異なる第１のｎ型高濃度シリコン１８２と、
前記第１のｐ型シリコン１３７の下に配置され、前記第１のｐ型シリコン１３７とは極性が異なる第２のｎ型高濃度シリコン１４１と、
前記第１のｎ型シリコン１０４の上に配置され、前記第１のｎ型シリコン１０４とは極性が異なる第１のｐ型高濃度シリコン１８６と、
前記第１のｎ型シリコン１０４の下に配置され、前記第１のｎ型シリコン１０４とは極性が異なる第２のｐ型高濃度シリコン１４３と、
前記第１の柱を取り囲む第１のゲート絶縁物１７６と、
前記第１のゲート絶縁物１７６を取り囲む第１のゲート導電体１６７と、
を有する一行二列目の第１のインバータ５０１と、
第２のｐ型シリコンと、該第２のｐ型シリコンとは極性が異なる第２のｎ型シリコンと、前記第２のｐ型シリコンと前記第２のｎ型シリコンとの間に配置される第２の絶縁物１１３が一体となり基板に対して垂直に延びる１本の第２の柱と、
前記第２のｐ型シリコンの上に配置され、前記第２のｐ型シリコンとは極性が異なる第３のｎ型高濃度シリコンと、
前記第２のｐ型シリコンの下に配置され、前記第２のｐ型シリコンとは極性が異なる第４のｎ型高濃度シリコンと、
前記第２のｎ型シリコンの上に配置され、前記第２のｎ型シリコンとは極性が
異なる第３のｐ型高濃度シリコンと、
前記第２のｎ型シリコンの下に配置され、前記第２のｎ型シリコンとは極性が異なる第４のｐ型高濃度シリコンと、
前記第２の柱を取り囲む第２のゲート絶縁物１７７と、
前記第２のゲート絶縁物１７７を取り囲む第２のゲート導電体１６８と、
を有する二行一列目の第２のインバータ５０２と、
第３のｐ型シリコン１３６からなる第３の柱と、
前記第３のｐ型シリコン１３６の上に配置され、前記第３のｐ型シリコン１３６とは極性が異なる第５のｎ型高濃度シリコン１８１と、
前記第３のｐ型シリコン１３６の下に配置され、前記第３のｐ型シリコン１３６とは極性が異なる第６のｎ型高濃度シリコン１４０と、
前記第３の柱を取り囲む第３のゲート絶縁物１７５と、
前記第３のゲート絶縁物１７５を取り囲む第３のゲート導電体１６６と、
を有する一行一列目の選択トランジスタ５０３と、
第４のｐ型シリコンからなる第４の柱と、
前記第４のｐ型シリコンの上に配置され、前記第４のｐ型シリコンとは極性が異なる第７のｎ型高濃度シリコンと、
前記第４のｐ型シリコンの下に配置され、前記第４のｐ型シリコンとは極性が異なる第８のｎ型高濃度シリコンと、
前記第４の柱を取り囲む第４のゲート絶縁物と、
前記第４のゲート絶縁物を取り囲む第４のゲート導電体１６９と、
を有する二行二列目の選択トランジスタ５０４と、
を有することを特徴とする半導体装置である。
なお、二行二列目の選択トランジスタについては、断面図を用いて説明していないが、図１（ｂ）及び（ｃ）から、二行二列目の選択トランジスタと第１及び第２のインバータとの接続関係を示す断面は容易に理解される。すなわち、二行二列目の選択トランジスタと第２のインバータとの接続関係を示す断面は、図１（ｂ）の第１のインバータと一行一列目の選択トランジスタとを左右の位置を入れ替えて配置して互いに接続したものと等しい。また、二行二列目の選択トランジスタと第１のインバータとの接続関係を示す断面は、図１（ｃ）の第２のインバータと一行一列目の選択トランジスタとを上下の位置を入れ替えて配置して互いに接続したものと等しい。
第１のインバータ５０１の第２のｎ型高濃度シリコン１４１と第２のｐ型高濃度シリコン１４３はシリコンと金属の化合物１９３にて接続され、
シリコンと金属の化合物１９３は第８のｎ型高濃度シリコンと接続し、
第８のｎ型高濃度シリコンはシリコンと金属の化合物１９６と接続する。
第２のインバータ５０２の第４のｎ型高濃度シリコンと第４のｐ型高濃度シリコンはシリコンと金属の化合物１９２にて接続され、
シリコンと金属の化合物１９２は第６のｎ型高濃度シリコン１４０と接続し、
第６のｎ型高濃度シリコン１４０はシリコンと金属の化合物１８９と接続する。
第１のインバータ５０１のゲート導電体１６７は、コンタクト２０２を介してシリコンと金属の化合物１８９と接続する。
第２のインバータ５０２のゲート導電体１６８は、コンタクト２０３を介してシリコンと金属の化合物１９６と接続する。
【００１７】
また、第２のｐ型高濃度シリコン１４３と第２のｎ型高濃度シリコン１４１と第８のｎ型高濃度シリコンが接続され、
第８のｎ型高濃度シリコンと第２のゲート導電体１６８とが接続され、
第４のｐ型高濃度シリコンと第４のｎ型高濃度シリコンと第６のｎ型高濃度シリコン１４０が接続され、
第６のｎ型高濃度シリコン１４０と第１のゲート導電体１６７とが接続される。
【００１８】
以下に、この発明に係る半導体装置の構造を形成するための製造工程の一例を図２〜図６５を参照して説明する。なお、これらの図面では、同一の構成要素に対しては同一の符号が付されている。図２〜図６５は、この発明に係る半導体装置の製造例を示している。（ａ）は平面図、（ｂ）はＸ−Ｘ’断面図、（ｃ）はＹ−Ｙ’断面図を示している。
【００１９】
図２を参照して、酸化膜１０１上に形成されたｐ型シリコン１０２に、ｎ型シリコンを形成するためのレジスト１０３を形成する。
【００２０】
図３を参照して、不純物を導入し、ｎ型シリコン１０４、１０５を形成する。
【００２１】
図４を参照して、レジスト１０３を剥離する。
【００２２】
図５を参照して、酸化膜１０６、窒化膜１０７を堆積する。
【００２３】
図６を参照して、窒化膜エッチングのためのレジスト１０８を形成する。
【００２４】
図７を参照して、窒化膜をエッチングし、酸化膜をエッチングする。
【００２５】
図８を参照して、レジスト１０８を剥離する。
【００２６】
図９を参照して、窒化膜１０９を堆積する。
【００２７】
図１０を参照して、窒化膜をエッチバックし、窒化膜サイドウォール１１０、１１１を形成する。
【００２８】
図１１を参照して、シリコンをエッチングする。
【００２９】
図１２を参照して、絶縁膜を堆積し、平坦化し、第１の絶縁膜１１２、１１３とする。
【００３０】
図１３を参照して、窒化膜１１４を堆積する。
【００３１】
図１４を参照して、柱形成のためのレジスト１１５、１１６、１１７、１１８を形成する。
【００３２】
図１５を参照して、窒化膜をエッチングし、窒化膜ハードマスク１１９、１２０、１２１、１２２を形成する。
【００３３】
図１６を参照して、酸化膜をエッチングし、酸化膜１２３、１２４を形成する。
【００３４】
図１７を参照して、レジスト１１５、１１６、１１７、１１８を剥離する。
【００３５】
図１８を参照して、シリコンをエッチングし、柱を形成する。
【００３６】
図１９を参照して、酸化膜１２５を堆積する。
【００３７】
図２０を参照して、酸化膜をエッチングし、サイドウォール状に残存させ、酸化膜サイドウォール１２６、１２７、１２８、１２９を形成する。
【００３８】
図２１を参照して、素子分離するためのレジスト１３０、１３１を形成する。
【００３９】
図２２を参照して、シリコンをエッチングし、素子分離を行う。ｐ型シリコン１３２、１３３が形成される。
【００４０】
図２３を参照して、レジスト１３０、１３１を剥離する。
【００４１】
図２４を参照して、不純物導入のためのレジスト１３４、１３５を形成する。
【００４２】
図２５を参照して、不純物を導入し、ｎ型高濃度シリコン１４０、１４１を形成する。ｐ型シリコン１３６、１３７、１３８、１３９が形成される。
【００４３】
図２６を参照して、レジスト１３４、１３５を剥離する。
【００４４】
図２７を参照して、不純物導入のためのレジスト１４２を形成する。
【００４５】
図２８を参照して、不純物を導入し、ｐ型高濃度シリコン１４３、１４４を形成する。
【００４６】
図２９を参照して、レジスト１４２を剥離する。
【００４７】
図３０を参照して、酸化膜サイドウォール１２６、１２７、１２８、１２９をエッチングする。
【００４８】
図３１を参照して、酸化膜１４５を堆積する。
【００４９】
図３２を参照して、酸化膜をエッチバックする。このとき、窒化膜上にも酸化膜１４６、１４７、１４８、１４９が残存する。
【００５０】
図３３を参照して、ゲート絶縁膜である高誘電体膜１５０、ゲート導電体である金属１５１を堆積し、平坦化する。平坦化の際、酸化膜１４６、１４７、１４８、１４９はエッチングされる。
【００５１】
図３４を参照して、金属１５１をエッチバックする。
【００５２】
図３５を参照して、酸化膜１５２を堆積し、平坦化する。
【００５３】
図３６を参照して、酸化膜１５２をエッチバックする。
【００５４】
図３７を参照して、窒化膜１５３を堆積する。
【００５５】
図３８を参照して、窒化膜１５３をエッチングし、サイドウォール状に残存させ、窒化膜サイドウォール１５４、１５５、１５６、１５７を形成する。
【００５６】
図３９を参照して、ゲート導電体形成のためのレジスト１５８、１５９、１６０、１６１を形成する。
【００５７】
図４０を参照して、酸化膜１５２をエッチングし、酸化膜１６２、１６３、１６４、１６５を形成する。
【００５８】
図４１を参照して、金属１５１をエッチングし、ゲート導電体１６６、１６７、１６８、１６９を形成する。
【００５９】
図４２を参照して、レジスト１５８、１５９、１６０、１６１を剥離する。
【００６０】
図４３を参照して、酸化膜１７０を堆積する。
【００６１】
図４４を参照して、酸化膜１７０をエッチングし、サイドウォール状に残存させ、酸化膜サイドウォール１７１、１７２、１７３、１７４を形成する。
【００６２】
図４５を参照して、高誘電体膜１５０をエッチングし、ゲート絶縁膜１７５、１７６、１７７、１７８を形成する。
【００６３】
図４６を参照して、窒化膜をエッチングする。
【００６４】
図４７を参照して、高誘電体膜であるゲート絶縁膜１７５、１７６、１７７、１７８をエッチングする。
【００６５】
図４８を参照して、酸化膜をエッチングし、ｎ型高濃度シリコン１４０、１４１、ｐ型高濃度シリコン１４４、１４３を露出する。
【００６６】
図４９を参照して、不純物導入のためのレジスト１７９、１８０を形成する。
【００６７】
図５０を参照して、不純物を導入し、ｎ型高濃度シリコン１８１、１８２、１８３、１８４を形成する。
【００６８】
図５１を参照して、レジスト１７９、１８０を剥離する。
【００６９】
図５２を参照して、不純物形成のためのレジスト１８５を形成する。
【００７０】
図５３を参照して、不純物を導入し、ｐ型高濃度シリコン１８６、１８７を形成する。
【００７１】
図５４を参照して、レジスト１８５を剥離する。
【００７２】
図５５を参照して、シリコンと金属の化合物１８８、１８９、１９０、１９１、１９２、１９３、１９４、１９５、１９６、１９７を形成する。
【００７３】
図５６を参照して、窒化膜１９８を堆積し、酸化膜１９９を堆積し、平坦化を行う。
【００７４】
図５７を参照して、コンタクト孔２００、２０１を形成する。
【００７５】
図５８を参照して、コンタクト２０２、２０３を形成する。
【００７６】
図５９を参照して、酸化膜２０４を堆積し、平坦化する。
【００７７】
図６０を参照して、コンタクト孔２０５、２０６を形成する。
【００７８】
図６１を参照して、コンタクト孔２０７、２０８、２０９、２１０を形成する。
【００７９】
図６２を参照して、コンタクト孔２１１、２１２を形成する。
【００８０】
図６３を参照して、窒化膜１９８をエッチングし、酸化膜をエッチングする。
【００８１】
図６４を参照して、コンタクト２１３、２１４、２１５、２１６、２１７、２１８、２１９、２２０を形成する。
【００８２】
図６５を参照して、第１メタル２２１、２２２、２２３、２２４、２２５、２２６、２２７、２２８を形成する。
以上により、ＳＲＡＭメモリセルが形成される。
【００８３】
以下に、この発明に係る半導体装置を２行２列に配置したものの一例を図６６〜図７１を参照して説明する。なお、これらの図面では、同一の構成要素に対しては同一の符号が付されている。図６６はこの発明に係る半導体装置を２行２列に配置したものを示している。図６７はトランジスタ層を示している。図６８はコンタクト層、第１メタル層を示している。図６９は第１ビア（第１メタル−第２メタル間コンタクト）、第２メタル層を示している。図７０は第２ビア（第２メタル−第３メタル間コンタクト）、第３メタル層を示している。図７１は第３ビア（第３メタル−第４メタル間コンタクト）、第４メタル層を示している。
【００８４】
１行１列目には選択トランジスタ３０１が配置される。
１行２列目にはインバータ３０２が配置される。
２行１列目にはインバータ３０５が配置される。
２行２列目には選択トランジスタ３０６が配置される。
インバータ３０５と選択トランジスタ３０１は出力端子３３１で接続される。
インバータ３０２と選択トランジスタ３０６は出力端子３３３で接続される。
インバータ３０５の入力端子３２１は、コンタクト３４１を介して出力端子３３３と接続される。
インバータ３０２の入力端子３１８は、コンタクト３３９を介して出力端子３３１と接続される。
１行４列目には選択トランジスタ３０４が配置される。
１行３列目にはインバータ３０３が配置される。
２行４列目にはインバータ３０８が配置される。
２行３列目には選択トランジスタ３０７が配置される。
インバータ３０３と選択トランジスタ３０７は出力端子３３４で接続される。
インバータ３０８と選択トランジスタ３０４は出力端子３３２で接続される。
インバータ３０３の入力端子３１９は、コンタクト３４０を介して出力端子３３２と接続される。
インバータ３０８の入力端子３２３は、コンタクト３４２を介して出力端子３３４と接続される。
選択トランジスタ３０１はゲート導電体３１７を有する。
選択トランジスタ３０６と選択トランジスタ３０７はゲート導電体３２２を有する。
選択トランジスタ３０４はゲート導電体３２０を有する。
３行２列目には選択トランジスタ３１０が配置される。
３行１列目にはインバータ３０９が配置される。
４行２列目にはインバータ３１４が配置される。
４行１列目には選択トランジスタ３１３が配置される。
インバータ３０９と選択トランジスタ３１３は出力端子３３７で接続される。
インバータ３１４と選択トランジスタ３１０は出力端子３３５で接続される。
インバータ３０９の入力端子３２４は、コンタクト３４３を介して出力端子３３５と接続される。
インバータ３１４の入力端子３２８は、コンタクト３４５を介して出力端子３３７と接続される。
３行３列目には選択トランジスタ３１１が配置される。
３行４列目にはインバータ３１２が配置される。
４行３列目にはインバータ３１５が配置される。
４行４列目には選択トランジスタ３１６が配置される。
インバータ３１５と選択トランジスタ３１１は出力端子３３６で接続される。
インバータ３１２と選択トランジスタ３１６は出力端子３３８で接続される。
インバータ３１５の入力端子３２９は、コンタクト３４６を介して出力端子３３８と接続される。
インバータ３１２の入力端子３２６は、コンタクト３４４を介して出力端子３３６と接続される。
選択トランジスタ３１３はゲート導電体３２７を有する。
選択トランジスタ３１０と選択トランジスタ３１１はゲート導電体３２５を有する。
選択トランジスタ３１６はゲート導電体３３０を有する。
【００８５】
インバータ３０２のｎＭＯＳトランジスタ上にコンタクト３４９が配置され、
インバータ３０２のｐＭＯＳトランジスタ上にコンタクト３５０が配置され、
選択トランジスタ３０６上にコンタクト３５７が配置され、
インバータ３０５のｎＭＯＳトランジスタ上にコンタクト３５６が配置され、
インバータ３０５のｐＭＯＳトランジスタ上にコンタクト３５５が配置され、
選択トランジスタ３０１上にコンタクト３４８が配置され、
インバータ３０３のｎＭＯＳトランジスタ上にコンタクト３５２が配置され、
インバータ３０３のｐＭＯＳトランジスタ上にコンタクト３５１が配置され、
選択トランジスタ３０７上にコンタクト３５９が配置され、
インバータ３０８のｎＭＯＳトランジスタ上にコンタクト３６０が配置され、
インバータ３０８のｐＭＯＳトランジスタ上にコンタクト３６１が配置され、
選択トランジスタ３０４上にコンタクト３５３が配置され、
ゲート導電体３１７上にコンタクト３４７が配置され、
ゲート導電体３２２上にコンタクト３５８が配置され、
ゲート導電体３２０上にコンタクト３５４が配置され、
インバータ３０９のｎＭＯＳトランジスタ上にコンタクト３６３が配置され、
インバータ３０９のｐＭＯＳトランジスタ上にコンタクト３６２が配置され、
選択トランジスタ３１３上にコンタクト３７０が配置され、
インバータ３１４のｎＭＯＳトランジスタ上にコンタクト３７１が配置され、
インバータ３１４のｐＭＯＳトランジスタ上にコンタクト３７２が配置され、
選択トランジスタ３１０上にコンタクト３６４が配置され、
インバータ３１５のｎＭＯＳトランジスタ上にコンタクト３７４が配置され、
インバータ３１５のｐＭＯＳトランジスタ上にコンタクト３７３が配置され、
選択トランジスタ３１１上にコンタクト３６６が配置され、
インバータ３１２のｎＭＯＳトランジスタ上にコンタクト３６７が配置され、
インバータ３１２のｐＭＯＳトランジスタ上にコンタクト３６８が配置され、
選択トランジスタ３１６上にコンタクト３７５が配置され、
ゲート導電体３２７上にコンタクト３６９が配置され、
ゲート導電体３２５上にコンタクト３６５が配置され、
ゲート導電体３３０上にコンタクト３７６が配置され、
コンタクト３４７に第１メタル３７７が接続され、
コンタクト３４８に第１メタル３７８が接続され、
コンタクト３４９に第１メタル３７９が接続され、
コンタクト３５０とコンタクト３５１に第１メタル３８０が接続され、
コンタクト３５２に第１メタル３８１が接続され、
コンタクト３５３に第１メタル３８２が接続され、
コンタクト３５４に第１メタル３８３が接続され、
コンタクト３５５とコンタクト３６２に第１メタル３８４が接続され、
コンタクト３５６とコンタクト３６３に第１メタル３８５が接続され、
コンタクト３５７とコンタクト３６４に第１メタル３８６が接続され、
コンタクト３５８に第１メタル３８７が接続され、
コンタクト３６５に第１メタル３８８が接続され、
コンタクト３５９とコンタクト３６６に第１メタル３８９が接続され、
コンタクト３６０とコンタクト３６７に第１メタル３９０が接続され、
コンタクト３６１とコンタクト３６８に第１メタル３９１が接続され、
コンタクト３６９に第１メタル３９２が接続され、
コンタクト３７０に第１メタル３９３が接続され、
コンタクト３７１に第１メタル３９４が接続され、
コンタクト３７２とコンタクト３７３に第１メタル３９５が接続され、
コンタクト３７４に第１メタル３９６が接続され、
コンタクト３７５に第１メタル３９７が接続され、
コンタクト３７６に第１メタル３９８が接続される。
【００８６】
第１メタル３７８上に第１ビア３９９が配置され、
第１メタル３７９上に第１ビア４００が配置され、
第１メタル３８０上に第１ビア４０１が配置され、
第１メタル３８１上に第１ビア４０２が配置され、
第１メタル３８２上に第１ビア４０３が配置され、
第１メタル３７７上に第１ビア４０４が配置され、
第１メタル３８３上に第１ビア４０５が配置され、
第１メタル３８７上に第１ビア４０６が配置され、
第１メタル３８４上に第１ビア４０７が配置され、
第１メタル３８５上に第１ビア４０８が配置され、
第１メタル３８６上に第１ビア４０９が配置され、
第１メタル３８９上に第１ビア４１０が配置され、
第１メタル３９０上に第１ビア４１１が配置され、
第１メタル３９１上に第１ビア４１２が配置され、
第１メタル３８８上に第１ビア４１３が配置され、
第１メタル３９２上に第１ビア４１４が配置され、
第１メタル３９８上に第１ビア４１５が配置され、
第１メタル３９３上に第１ビア４１６が配置され、
第１メタル３９４上に第１ビア４１７が配置され、
第１メタル３９５上に第１ビア４１８が配置され、
第１メタル３９６上に第１ビア４１９が配置され、
第１メタル３９７上に第１ビア４２０が配置され、
第１ビア３９９に第２メタル４２１が接続され、
第１ビア４００に第２メタル４２２が接続され、
第１ビア４０１に第２メタル４２３が接続され、
第１ビア４０２に第２メタル４２４が接続され、
第１ビア４０３に第２メタル４２５が接続され、
第１ビア４０４、４０５、４０６に第２メタル４２６が接続され、
第１ビア４０７に第２メタル４２７が接続され、
第１ビア４０８に第２メタル４２８が接続され、
第１ビア４０９に第２メタル４２９が接続され、
第１ビア４１０に第２メタル４３０が接続され、
第１ビア４１１に第２メタル４３１が接続され、
第１ビア４１２に第２メタル４３２が接続され、
第１ビア４１３、４１４、４１５に第２メタル４３３が接続され、
第１ビア４１６に第２メタル４３４が接続され、
第１ビア４１７に第２メタル４３５が接続され、
第１ビア４１８に第２メタル４３６が接続され、
第１ビア４１９に第２メタル４３７が接続され、
第１ビア４２０に第２メタル４３８が接続される。
【００８７】
第２メタル４２１上に第２ビア４３９が配置され、
第２メタル４２２上に第２ビア４４０が配置され、
第２メタル４２３上に第２ビア４４１が配置され、
第２メタル４２４上に第２ビア４４２が配置され、
第２メタル４２５上に第２ビア４４３が配置され、
第２メタル４２７上に第２ビア４４４が配置され、
第２メタル４２８上に第２ビア４４５が配置され、
第２メタル４２９上に第２ビア４４６が配置され、
第２メタル４３０上に第２ビア４４７が配置され、
第２メタル４３１上に第２ビア４４８が配置され、
第２メタル４３２上に第２ビア４４９が配置され、
第２メタル４３４上に第２ビア４５０が配置され、
第２メタル４３５上に第２ビア４５１が配置され、
第２メタル４３６上に第２ビア４５２が配置され、
第２メタル４３７上に第２ビア４５３が配置され、
第２メタル４３８上に第２ビア４５４が配置され、
第２ビア４３９に第３メタル４５５が接続され、
第２ビア４４０、４４２、４４５、４４８に第３メタル４５８が接続され、
第２ビア４４１に第３メタル４５６が接続され、
第２ビア４４３に第３メタル４５７が接続され、
第２ビア４４４、４４９、４５２に第３メタル４６１が接続され、
第２ビア４４６に第３メタル４５９が接続され、
第２ビア４４７に第３メタル４６０が接続され、
第２ビア４５０に第３メタル４６２が接続され、
第２ビア４５１に第３メタル４６３が接続され、
第２ビア４５３に第３メタル４６４が接続され、
第２ビア４５４に第３メタル４６５が接続される。
【００８８】
第３メタル４５５上に第３ビア４６６が配置され、
第３メタル４５９上に第３ビア４６８が配置され、
第３メタル４６０上に第３ビア４６９が配置され、
第３メタル４５７上に第３ビア４６７が配置され、
第３メタル４６２上に第３ビア４７０が配置され、
第３メタル４６５上に第３ビア４７１が配置され、
第３ビア４６６、４７０に第４メタル４７２が接続され、
第３ビア４６８に第４メタル４７３が接続され、
第３ビア４６９に第４メタル４７４が接続され、
第３ビア４６７、４７１に第４メタル４７５が接続される。
【産業上の利用可能性】
【００８９】
本発明の半導体装置により、
１本の柱を用いてインバータを構成することにより、
２本の柱で２個のインバータを構成し、
２本の柱で２個の選択トランジスタを構成することにより、
計４本の柱でＳＲＡＭを構成することにより、高集積なＣＭＯＳ ＳＲＡＭを提供することができる。４本の柱でＳＲＡＭを構成するため、集積度が高くなり、高集積なＣＭＯＳ ＳＲＡＭを提供できるので、産業上の利用可能性は極めて大きい。
【符号の説明】
【００９０】
１０１．酸化膜
１０２．ｐ型シリコン
１０３．レジスト
１０４．ｎ型シリコン
１０５．ｎ型シリコン
１０６．酸化膜
１０７．窒化膜
１０８．レジスト
１０９．窒化膜
１１０．窒化膜サイドウォール
１１１．窒化膜サイドウォール
１１２．絶縁物
１１３．絶縁物
１１４．窒化膜
１１５．レジスト
１１６．レジスト
１１７．レジスト
１１８．レジスト
１１９．窒化膜ハードマスク
１２０．窒化膜ハードマスク
１２１．窒化膜ハードマスク
１２２．窒化膜ハードマスク
１２３．酸化膜
１２４．酸化膜
１２５．酸化膜
１２６．酸化膜サイドウォール
１２７．酸化膜サイドウォール
１２８．酸化膜サイドウォール
１２９．酸化膜サイドウォール
１３０．レジスト
１３１．レジスト
１３２．ｐ型シリコン
１３３．ｐ型シリコン
１３４．レジスト
１３５．レジスト
１３６．ｐ型シリコン
１３７．ｐ型シリコン
１３８．ｐ型シリコン
１３９．ｐ型シリコン
１４０．ｎ型高濃度シリコン
１４１．ｎ型高濃度シリコン
１４２．レジスト
１４３．ｐ型高濃度シリコン
１４４．ｐ型高濃度シリコン
１４５．酸化膜
１４６．酸化膜
１４７．酸化膜
１４８．酸化膜
１４９．酸化膜
１５０．高誘電体膜
１５１．金属
１５２．酸化膜
１５３．窒化膜
１５４．窒化膜サイドウォール
１５５．窒化膜サイドウォール
１５６．窒化膜サイドウォール
１５７．窒化膜サイドウォール
１５８．レジスト
１５９．レジスト
１６０．レジスト
１６１．レジスト
１６２．酸化膜
１６３．酸化膜
１６４．酸化膜
１６５．酸化膜
１６６．ゲート導電体
１６７．ゲート導電体
１６８．ゲート導電体
１６９．ゲート導電体
１７０．酸化膜
１７１．酸化膜サイドウォール
１７２．酸化膜サイドウォール
１７３．酸化膜サイドウォール
１７４．酸化膜サイドウォール
１７５．ゲート絶縁物
１７６．ゲート絶縁物
１７７．ゲート絶縁物
１７８．ゲート絶縁物
１７９．レジスト
１８０．レジスト
１８１．ｎ型高濃度シリコン
１８２．ｎ型高濃度シリコン
１８３．ｎ型高濃度シリコン
１８４．ｎ型高濃度シリコン
１８５．レジスト
１８６．ｐ型高濃度シリコン
１８７．ｐ型高濃度シリコン
１８８．シリコンと金属の化合物
１８９．シリコンと金属の化合物
１９０．シリコンと金属の化合物
１９１．シリコンと金属の化合物
１９２．シリコンと金属の化合物
１９３．シリコンと金属の化合物
１９４．シリコンと金属の化合物
１９５．シリコンと金属の化合物
１９６．シリコンと金属の化合物
１９７．シリコンと金属の化合物
１９８．窒化膜
１９９．酸化膜
２００．コンタクト孔
２０１．コンタクト孔
２０２．コンタクト
２０３．コンタクト
２０４．酸化膜
２０５．コンタクト孔
２０６．コンタクト孔
２０７．コンタクト孔
２０８．コンタクト孔
２０９．コンタクト孔
２１０．コンタクト孔
２１１．コンタクト孔
２１２．コンタクト孔
２１３．コンタクト
２１４．コンタクト
２１５．コンタクト
２１６．コンタクト
２１７．コンタクト
２１８．コンタクト
２１９．コンタクト
２２０．コンタクト
２２１．第１メタル
２２２．第１メタル
２２３．第１メタル
２２４．第１メタル
２２５．第１メタル
２２６．第１メタル
２２７．第１メタル
２２８．第１メタル
３０１．選択トランジスタ
３０２．インバータ
３０３．インバータ
３０４．選択トランジスタ
３０５．インバータ
３０６．選択トランジスタ
３０７．選択トランジスタ
３０８．インバータ
３０９．インバータ
３１０．選択トランジスタ
３１１．選択トランジスタ
３１２．インバータ
３１３．選択トランジスタ
３１４．インバータ
３１５．インバータ
３１６．選択トランジスタ
３１７．ゲート導電体
３１８．入力端子
３１９．入力端子
３２０．ゲート導電体
３２１．入力端子
３２２．ゲート導電体
３２３．入力端子
３２４．入力端子
３２５．ゲート導電体
３２６．入力端子
３２７．ゲート導電体
３２８．入力端子
３２９．入力端子
３３０．ゲート導電体
３３１．出力端子
３３２．出力端子
３３３．出力端子
３３４．出力端子
３３５．出力端子
３３６．出力端子
３３７．出力端子
３３８．出力端子
３３９．コンタクト
３４０．コンタクト
３４１．コンタクト
３４２．コンタクト
３４３．コンタクト
３４４．コンタクト
３４５．コンタクト
３４６．コンタクト
３４７．コンタクト
３４８．コンタクト
３４９．コンタクト
３５０．コンタクト
３５１．コンタクト
３５２．コンタクト
３５３．コンタクト
３５４．コンタクト
３５５．コンタクト
３５６．コンタクト
３５７．コンタクト
３５８．コンタクト
３５９．コンタクト
３６０．コンタクト
３６１．コンタクト
３６２．コンタクト
３６３．コンタクト
３６４．コンタクト
３６５．コンタクト
３６６．コンタクト
３６７．コンタクト
３６８．コンタクト
３６９．コンタクト
３７０．コンタクト
３７１．コンタクト
３７２．コンタクト
３７３．コンタクト
３７４．コンタクト
３７５．コンタクト
３７６．コンタクト
３７７．第１メタル
３７８．第１メタル
３７９．第１メタル
３８０．第１メタル
３８１．第１メタル
３８２．第１メタル
３８３．第１メタル
３８４．第１メタル
３８５．第１メタル
３８６．第１メタル
３８７．第１メタル
３８８．第１メタル
３８９．第１メタル
３９０．第１メタル
３９１．第１メタル
３９２．第１メタル
３９３．第１メタル
３９４．第１メタル
３９５．第１メタル
３９６．第１メタル
３９７．第１メタル
３９８．第１メタル
３９９．第１ビア
４００．第１ビア
４０１．第１ビア
４０２．第１ビア
４０３．第１ビア
４０４．第１ビア
４０５．第１ビア
４０６．第１ビア
４０７．第１ビア
４０８．第１ビア
４０９．第１ビア
４１０．第１ビア
４１１．第１ビア
４１２．第１ビア
４１３．第１ビア
４１４．第１ビア
４１５．第１ビア
４１６．第１ビア
４１７．第１ビア
４１８．第１ビア
４１９．第１ビア
４２０．第１ビア
４２１．第２メタル
４２２．第２メタル
４２３．第２メタル
４２４．第２メタル
４２５．第２メタル
４２６．第２メタル
４２７．第２メタル
４２８．第２メタル
４２９．第２メタル
４３０．第２メタル
４３１．第２メタル
４３２．第２メタル
４３３．第２メタル
４３４．第２メタル
４３５．第２メタル
４３６．第２メタル
４３７．第２メタル
４３８．第２メタル
４３９．第２ビア
４４０．第２ビア
４４１．第２ビア
４４２．第２ビア
４４３．第２ビア
４４４．第２ビア
４４５．第２ビア
４４６．第２ビア
４４７．第２ビア
４４８．第２ビア
４４９．第２ビア
４５０．第２ビア
４５１．第２ビア
４５２．第２ビア
４５３．第２ビア
４５４．第２ビア
４５５．第３メタル
４５６．第３メタル
４５７．第３メタル
４５８．第３メタル
４５９．第３メタル
４６０．第３メタル
４６１．第３メタル
４６２．第３メタル
４６３．第３メタル
４６４．第３メタル
４６５．第３メタル
４６６．第３ビア
４６７．第３ビア
４６８．第３ビア
４６９．第３ビア
４７０．第３ビア
４７１．第３ビア
４７２．第４メタル
４７３．第４メタル
４７４．第４メタル
４７５．第４メタル
５０１．インバータ
５０２．インバータ
５０３．選択トランジスタ
５０４．選択トランジスタ
【技術分野】
【０００１】
この発明は半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置、なかでもＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。デジタル回路の基本回路は、インバータ回路であるが、このインバータ回路を構成するＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、ホットキャリア効果による信頼性の低下が生じ、また必要な電流量確保の要請から回路の占有面積をなかなかちいさくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートがシリコン柱を取り囲む構造のＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が提案され、ｐＭＯＳ ＳＧＴとｎＭＯＳ ＳＧＴを用いたＣＭＯＳインバータ回路が提案された（例えば、非特許文献１）。
【０００３】
インバータ二つと選択トランジスタ二つでＳＲＡＭが構成される。従来のＳＧＴを用いたＣＭＯＳインバータ回路を用いて構成すると、２本のｐＭＯＳ ＳＧＴと、４本のｎＭＯＳ ＳＧＴで構成される。すなわち、従来のＳＧＴを用いたＣＭＯＳインバータ回路を用いたＳＲＡＭは、計６本の柱で構成される。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Ｓ．Ｗａｔａｎａｂｅ、Ｋ．Ｔｓｕｃｈｉｄａ、Ｄ．Ｔａｋａｓｈｉｍａ、Ｙ．Ｏｏｗａｋｉ、Ａ．Ｎｉｔａｙａｍａ、Ｋ．Ｈｉｅｄａ、Ｈ．Ｔａｋａｔｏ、Ｋ．Ｓｕｎｏｕｃｈｉ、Ｆ．Ｈｏｒｉｇｕｃｈｉ、Ｋ．Ｏｈｕｃｈｉ、Ｆ．Ｍａｓｕｏｋａ、Ｈ．Ｈａｒａ、“Ａ Ｎｏｂｅｌ Ｃｉｒｃｕｉｔ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒｓ （ＳＧＴ’ｓ） ｆｏｒ Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｎｓｉｔｙ ＤＲＡＭ’ｓ”、ＩＥＥＥ ＪＳＳＣ、Ｖｏｌ．３０、Ｎｏ．９、１９９５．
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、１本の柱を用いてインバータを構成することにより、
２本の柱で２個のインバータを構成し、
２本の柱で２個の選択トランジスタを構成することにより、
計４本の柱でＳＲＡＭを構成することにより、高集積なＣＭＯＳ ＳＲＡＭを提供することを課題とする。
【課題を解決するための手段】
【０００６】
本発明の１態様では、
基板上に行列状に配列された２つのインバータ及び２つの選択トランジスタを備えた半導体装置であって、
第１の第１導電型半導体と、該第１の第１導電型半導体とは極性が異なる第１の第２導電型半導体と、前記第１の第１導電型半導体と前記第１の第２導電型半導体との間に配置される第１の絶縁物が一体となり基板に対して垂直に延びる１本の第１の柱と、
前記第１の第１導電型半導体の上に配置され、前記第１の第１導電型半導体とは極性が異なる第１の第２導電型高濃度半導体と、
前記第１の第１導電型半導体の下に配置され、前記第１の第１導電型半導体とは極性が異なる第２の第２導電型高濃度半導体と、
前記第１の第２導電型半導体の上に配置され、前記第１の第２導電型半導体とは極性が異なる第１の第１導電型高濃度半導体と、
前記第１の第２導電型半導体の下に配置され、前記第１の第２導電型半導体とは極性が異なる第２の第１導電型高濃度半導体と、
前記第１の柱を取り囲む第１のゲート絶縁物と、
前記第１のゲート絶縁物を取り囲む第１のゲート導電体と、
を有する一行二列目の第１のインバータと、
第２の第１導電型半導体と、該第２の第１導電型半導体とは極性が異なる第２の第２導電型半導体と、前記第２の第１導電型半導体と前記第２の第２導電型半導体との間に配置される第２の絶縁物が一体となり基板に対して垂直に延びる１本の第２の柱と、
前記第２の第１導電型半導体の上に配置され、前記第２の第１導電型半導体とは極性が異なる第３の第２導電型高濃度半導体と、
前記第２の第１導電型半導体の下に配置され、前記第２の第１導電型半導体とは極性が異なる第４の第２導電型高濃度半導体と、
前記第２の第２導電型半導体の上に配置され、前記第２の第２導電型半導体とは極性が異なる第３の第１導電型高濃度半導体と、
前記第２の第２導電型半導体の下に配置され、前記第２の第２導電型半導体とは極性が異なる第４の第１導電型高濃度半導体と、
前記第２の柱を取り囲む第２のゲート絶縁物と、
前記第２のゲート絶縁物を取り囲む第２のゲート導電体と、
を有する二行一列目の第２のインバータと、
第３の第１導電型半導体からなる第３の柱と、
前記第３の第１導電型半導体の上に配置され、前記第３の第１導電型半導体とは極性が異なる第５の第２導電型高濃度半導体と、
前記第３の第１導電型半導体の下に配置され、前記第３の第１導電型半導体とは極性が異なる第６の第２導電型高濃度半導体と、
前記第３の柱を取り囲む第３のゲート絶縁物と、
前記第３のゲート絶縁物を取り囲む第３のゲート導電体と、
を有する一行一列目の選択トランジスタと、
第４の第１導電型半導体からなる第４の柱と、
前記第４の第１導電型半導体の上に配置され、前記第４の第１導電型半導体とは極性が異なる第７の第２導電型高濃度半導体と、
前記第４の第１導電型半導体の下に配置され、前記第４の第１導電型半導体とは極性が異なる第８の第２導電型高濃度半導体と、
前記第４の柱を取り囲む第４のゲート絶縁物と、
前記第４のゲート絶縁物を取り囲む第４のゲート導電体と、
を有する二行二列目の選択トランジスタと、
を有することを特徴とする半導体装置である。
【０００７】
また、本発明の好ましい態様では、
第２の第１導電型高濃度半導体と第２の第２導電型高濃度半導体と第８の第２導電型高濃度半導体が接続され、
第８の第２導電型高濃度半導体と第２のゲート導電体とが接続され、
第４の第１導電型高濃度半導体と第４の第２導電型高濃度半導体と第６の第２導電型高濃度半導体が接続され、
第６の第２導電型高濃度半導体と第１のゲート導電体とが接続されることを特徴とする前記記載の半導体装置である。
【０００８】
また、本発明の好ましい態様では、
半導体はシリコンであることを特徴とする前記記載の半導体装置である。
【０００９】
また、本発明の好ましい態様では、
第１導電型はｐ型であり、第２導電型はｎ型であることを特徴とする前記記載の半導体装置である。
【発明の効果】
【００１０】
本発明では、
本発明の１態様では、
基板上に行列状に配列された２つのインバータ及び２つの選択トランジスタを備えた半導体装置であって、
第１の第１導電型半導体と、該第１の第１導電型半導体とは極性が異なる第１の第２導電型半導体と、前記第１の第１導電型半導体と前記第１の第２導電型半導体との間に配置される第１の絶縁物が一体となり基板に対して垂直に延びる１本の第１の柱と、
前記第１の第１導電型半導体の上に配置され、前記第１の第１導電型半導体とは極性が異なる第１の第２導電型高濃度半導体と、
前記第１の第１導電型半導体の下に配置され、前記第１の第１導電型半導体とは極性が異なる第２の第２導電型高濃度半導体と、
前記第１の第２導電型半導体の上に配置され、前記第１の第２導電型半導体とは極性が異なる第１の第１導電型高濃度半導体と、
前記第１の第２導電型半導体の下に配置され、前記第１の第２導電型半導体とは極性が異なる第２の第１導電型高濃度半導体と、
前記第１の柱を取り囲む第１のゲート絶縁物と、
前記第１のゲート絶縁物を取り囲む第１のゲート導電体と、
を有する一行二列目の第１のインバータと、
第２の第１導電型半導体と、該第２の第１導電型半導体とは極性が異なる第２の第２導電型半導体と、前記第２の第１導電型半導体と前記第２の第２導電型半導体との間に配置される第２の絶縁物が一体となり基板に対して垂直に延びる１本の第２の柱と、
前記第２の第１導電型半導体の上に配置され、前記第２の第１導電型半導体とは極性が異なる第３の第２導電型高濃度半導体と、
前記第２の第１導電型半導体の下に配置され、前記第２の第１導電型半導体とは極性が異なる第４の第２導電型高濃度半導体と、
前記第２の第２導電型半導体の上に配置され、前記第２の第２導電型半導体とは極性が異なる第３の第１導電型高濃度半導体と、
前記第２の第２導電型半導体の下に配置され、前記第２の第２導電型半導体とは極性が異なる第４の第１導電型高濃度半導体と、
前記第２の柱を取り囲む第２のゲート絶縁物と、
前記第２のゲート絶縁物を取り囲む第２のゲート導電体と、
を有する二行一列目の第２のインバータと、
第３の第１導電型半導体からなる第３の柱と、
前記第３の第１導電型半導体の上に配置され、前記第３の第１導電型半導体とは極性が異なる第５の第２導電型高濃度半導体と、
前記第３の第１導電型半導体の下に配置され、前記第３の第１導電型半導体とは極性が異なる第６の第２導電型高濃度半導体と、
前記第３の柱を取り囲む第３のゲート絶縁物と、
前記第３のゲート絶縁物を取り囲む第３のゲート導電体と、
を有する一行一列目の選択トランジスタと、
第４の第１導電型半導体からなる第４の柱と、
前記第４の第１導電型半導体の上に配置され、前記第４の第１導電型半導体とは極性が異なる第７の第２導電型高濃度半導体と、
前記第４の第１導電型半導体の下に配置され、前記第４の第１導電型半導体とは極性が異なる第８の第２導電型高濃度半導体と、
前記第４の柱を取り囲む第４のゲート絶縁物と、
前記第４のゲート絶縁物を取り囲む第４のゲート導電体と、
を有する二行二列目の選択トランジスタと、
を有することを特徴とする半導体装置により、
１本の柱を用いてインバータを構成することにより、
２本の柱で２個のインバータを構成し、
２本の柱で２個の選択トランジスタを構成することにより、
計４本の柱でＳＲＡＭを構成することにより、高集積なＣＭＯＳ ＳＲＡＭを提供することができる。
【００１１】
また、本発明では、
第２の第１導電型高濃度半導体と第２の第２導電型高濃度半導体と第８の第２導電型高濃度半導体が接続され、
第８の第２導電型高濃度半導体と第２のゲート導電体とが接続され、
第４の第１導電型高濃度半導体と第４の第２導電型高濃度半導体と第６の第２導電型高濃度半導体が接続され、
第６の第２導電型高濃度半導体と第１のゲート導電体とが接続されることを特徴とする前記記載の半導体装置により、ＳＲＡＭを構成することができ、高集積なＣＭＯＳ ＳＲＡＭを提供することができる。
【００１２】
また、本発明では、
半導体はシリコンであることを特徴とする前記記載の半導体装置により、シリコンを用いた高集積なＣＭＯＳ ＳＲＡＭを提供することができる。
【００１３】
また、本発明では、
第１導電型はｐ型であり、第２導電型はｎ型であることを特徴とする前記記載の半導体装置により、
選択トランジスタをｎ型トランジスタとすることができる。
【図面の簡単な説明】
【００１４】
【図１】（ａ）はこの発明に係る半導体装置の平面図、（ｂ）はこの発明に係る半導体装置のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置のＹ−Ｙ’断面図である。
【図２】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図３】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図４】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図５】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図６】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図７】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図８】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図９】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図１０】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図１１】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図１２】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図１３】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図１４】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図１５】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図１６】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図１７】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図１８】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図１９】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図２０】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図２１】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図２２】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図２３】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図２４】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図２５】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図２６】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図２７】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図２８】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図２９】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図３０】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図３１】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図３２】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図３３】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図３４】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図３５】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図３６】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図３７】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図３８】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図３９】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図４０】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図４１】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図４２】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図４３】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図４４】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図４５】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図４６】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図４７】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図４８】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図４９】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図５０】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図５１】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図５２】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図５３】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図５４】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図５５】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図５６】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図５７】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図５８】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図５９】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図６０】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図６１】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図６２】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図６３】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図６４】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図６５】（ａ）はこの発明に係る半導体装置の製造方法の平面図、（ｂ）はこの発明に係る半導体装置の製造方法のＸ−Ｘ’断面図、（ｃ）はこの発明に係る半導体装置の製造方法のＹ−Ｙ’断面図である。
【図６６】この発明に係る半導体装置を２行２列に配置した図である。
【図６７】この発明に係る半導体装置を２行２列に配置した装置のトランジスタ層の図である。
【図６８】この発明に係る半導体装置を２行２列に配置した装置のコンタクト層、第１メタル層の図である。
【図６９】この発明に係る半導体装置を２行２列に配置した装置の第１ビア（第１メタル−第２メタル間コンタクト）、第２メタル層の図である。
【図７０】この発明に係る半導体装置を２行２列に配置した装置の第２ビア（第２メタル−第３メタル間コンタクト）、第３メタル層の図である。
【図７１】この発明に係る半導体装置を２行２列に配置した装置の第３ビア（第３メタル−第４メタル間コンタクト）、第４メタル層の図である。
【図７２】この発明に係る半導体装置の図面と、図面と相対する等価回路の図である。
【図７３】この発明に係る半導体装置の図面と、等価回路を１対１で表せる図面である。
【発明を実施するための形態】
【００１５】
この発明に係る半導体装置の平面図と断面構造をそれぞれ図１（ａ）、（ｂ）、（ｃ）に示す。図１（ａ）は平面図であり、図１（ｂ）はＸ−Ｘ’断面図、図１（ｃ）はＹ−Ｙ’断面図である。
また、図７２はこの発明に係る半導体装置の図面と、図面と相対する等価回路の図であり、図７３はこの発明に係る半導体装置の図面と、等価回路を１対１で表せる図面である。
【実施例１】
【００１６】
この実施例では、
第１のｐ型シリコン１３７と、該第１のｐ型シリコン１３７とは極性が異なる第１のｎ型シリコン１０４と、前記第１のｐ型シリコン１３７と前記第１のｎ型シリコン１０４との間に配置される第１の絶縁物１１２が一体となり基板に対して垂直に延びる１本の第１の柱と、
前記第１のｐ型シリコン１３７の上に配置され、前記第１のｐ型シリコン１３７とは極性が異なる第１のｎ型高濃度シリコン１８２と、
前記第１のｐ型シリコン１３７の下に配置され、前記第１のｐ型シリコン１３７とは極性が異なる第２のｎ型高濃度シリコン１４１と、
前記第１のｎ型シリコン１０４の上に配置され、前記第１のｎ型シリコン１０４とは極性が異なる第１のｐ型高濃度シリコン１８６と、
前記第１のｎ型シリコン１０４の下に配置され、前記第１のｎ型シリコン１０４とは極性が異なる第２のｐ型高濃度シリコン１４３と、
前記第１の柱を取り囲む第１のゲート絶縁物１７６と、
前記第１のゲート絶縁物１７６を取り囲む第１のゲート導電体１６７と、
を有する一行二列目の第１のインバータ５０１と、
第２のｐ型シリコンと、該第２のｐ型シリコンとは極性が異なる第２のｎ型シリコンと、前記第２のｐ型シリコンと前記第２のｎ型シリコンとの間に配置される第２の絶縁物１１３が一体となり基板に対して垂直に延びる１本の第２の柱と、
前記第２のｐ型シリコンの上に配置され、前記第２のｐ型シリコンとは極性が異なる第３のｎ型高濃度シリコンと、
前記第２のｐ型シリコンの下に配置され、前記第２のｐ型シリコンとは極性が異なる第４のｎ型高濃度シリコンと、
前記第２のｎ型シリコンの上に配置され、前記第２のｎ型シリコンとは極性が
異なる第３のｐ型高濃度シリコンと、
前記第２のｎ型シリコンの下に配置され、前記第２のｎ型シリコンとは極性が異なる第４のｐ型高濃度シリコンと、
前記第２の柱を取り囲む第２のゲート絶縁物１７７と、
前記第２のゲート絶縁物１７７を取り囲む第２のゲート導電体１６８と、
を有する二行一列目の第２のインバータ５０２と、
第３のｐ型シリコン１３６からなる第３の柱と、
前記第３のｐ型シリコン１３６の上に配置され、前記第３のｐ型シリコン１３６とは極性が異なる第５のｎ型高濃度シリコン１８１と、
前記第３のｐ型シリコン１３６の下に配置され、前記第３のｐ型シリコン１３６とは極性が異なる第６のｎ型高濃度シリコン１４０と、
前記第３の柱を取り囲む第３のゲート絶縁物１７５と、
前記第３のゲート絶縁物１７５を取り囲む第３のゲート導電体１６６と、
を有する一行一列目の選択トランジスタ５０３と、
第４のｐ型シリコンからなる第４の柱と、
前記第４のｐ型シリコンの上に配置され、前記第４のｐ型シリコンとは極性が異なる第７のｎ型高濃度シリコンと、
前記第４のｐ型シリコンの下に配置され、前記第４のｐ型シリコンとは極性が異なる第８のｎ型高濃度シリコンと、
前記第４の柱を取り囲む第４のゲート絶縁物と、
前記第４のゲート絶縁物を取り囲む第４のゲート導電体１６９と、
を有する二行二列目の選択トランジスタ５０４と、
を有することを特徴とする半導体装置である。
なお、二行二列目の選択トランジスタについては、断面図を用いて説明していないが、図１（ｂ）及び（ｃ）から、二行二列目の選択トランジスタと第１及び第２のインバータとの接続関係を示す断面は容易に理解される。すなわち、二行二列目の選択トランジスタと第２のインバータとの接続関係を示す断面は、図１（ｂ）の第１のインバータと一行一列目の選択トランジスタとを左右の位置を入れ替えて配置して互いに接続したものと等しい。また、二行二列目の選択トランジスタと第１のインバータとの接続関係を示す断面は、図１（ｃ）の第２のインバータと一行一列目の選択トランジスタとを上下の位置を入れ替えて配置して互いに接続したものと等しい。
第１のインバータ５０１の第２のｎ型高濃度シリコン１４１と第２のｐ型高濃度シリコン１４３はシリコンと金属の化合物１９３にて接続され、
シリコンと金属の化合物１９３は第８のｎ型高濃度シリコンと接続し、
第８のｎ型高濃度シリコンはシリコンと金属の化合物１９６と接続する。
第２のインバータ５０２の第４のｎ型高濃度シリコンと第４のｐ型高濃度シリコンはシリコンと金属の化合物１９２にて接続され、
シリコンと金属の化合物１９２は第６のｎ型高濃度シリコン１４０と接続し、
第６のｎ型高濃度シリコン１４０はシリコンと金属の化合物１８９と接続する。
第１のインバータ５０１のゲート導電体１６７は、コンタクト２０２を介してシリコンと金属の化合物１８９と接続する。
第２のインバータ５０２のゲート導電体１６８は、コンタクト２０３を介してシリコンと金属の化合物１９６と接続する。
【００１７】
また、第２のｐ型高濃度シリコン１４３と第２のｎ型高濃度シリコン１４１と第８のｎ型高濃度シリコンが接続され、
第８のｎ型高濃度シリコンと第２のゲート導電体１６８とが接続され、
第４のｐ型高濃度シリコンと第４のｎ型高濃度シリコンと第６のｎ型高濃度シリコン１４０が接続され、
第６のｎ型高濃度シリコン１４０と第１のゲート導電体１６７とが接続される。
【００１８】
以下に、この発明に係る半導体装置の構造を形成するための製造工程の一例を図２〜図６５を参照して説明する。なお、これらの図面では、同一の構成要素に対しては同一の符号が付されている。図２〜図６５は、この発明に係る半導体装置の製造例を示している。（ａ）は平面図、（ｂ）はＸ−Ｘ’断面図、（ｃ）はＹ−Ｙ’断面図を示している。
【００１９】
図２を参照して、酸化膜１０１上に形成されたｐ型シリコン１０２に、ｎ型シリコンを形成するためのレジスト１０３を形成する。
【００２０】
図３を参照して、不純物を導入し、ｎ型シリコン１０４、１０５を形成する。
【００２１】
図４を参照して、レジスト１０３を剥離する。
【００２２】
図５を参照して、酸化膜１０６、窒化膜１０７を堆積する。
【００２３】
図６を参照して、窒化膜エッチングのためのレジスト１０８を形成する。
【００２４】
図７を参照して、窒化膜をエッチングし、酸化膜をエッチングする。
【００２５】
図８を参照して、レジスト１０８を剥離する。
【００２６】
図９を参照して、窒化膜１０９を堆積する。
【００２７】
図１０を参照して、窒化膜をエッチバックし、窒化膜サイドウォール１１０、１１１を形成する。
【００２８】
図１１を参照して、シリコンをエッチングする。
【００２９】
図１２を参照して、絶縁膜を堆積し、平坦化し、第１の絶縁膜１１２、１１３とする。
【００３０】
図１３を参照して、窒化膜１１４を堆積する。
【００３１】
図１４を参照して、柱形成のためのレジスト１１５、１１６、１１７、１１８を形成する。
【００３２】
図１５を参照して、窒化膜をエッチングし、窒化膜ハードマスク１１９、１２０、１２１、１２２を形成する。
【００３３】
図１６を参照して、酸化膜をエッチングし、酸化膜１２３、１２４を形成する。
【００３４】
図１７を参照して、レジスト１１５、１１６、１１７、１１８を剥離する。
【００３５】
図１８を参照して、シリコンをエッチングし、柱を形成する。
【００３６】
図１９を参照して、酸化膜１２５を堆積する。
【００３７】
図２０を参照して、酸化膜をエッチングし、サイドウォール状に残存させ、酸化膜サイドウォール１２６、１２７、１２８、１２９を形成する。
【００３８】
図２１を参照して、素子分離するためのレジスト１３０、１３１を形成する。
【００３９】
図２２を参照して、シリコンをエッチングし、素子分離を行う。ｐ型シリコン１３２、１３３が形成される。
【００４０】
図２３を参照して、レジスト１３０、１３１を剥離する。
【００４１】
図２４を参照して、不純物導入のためのレジスト１３４、１３５を形成する。
【００４２】
図２５を参照して、不純物を導入し、ｎ型高濃度シリコン１４０、１４１を形成する。ｐ型シリコン１３６、１３７、１３８、１３９が形成される。
【００４３】
図２６を参照して、レジスト１３４、１３５を剥離する。
【００４４】
図２７を参照して、不純物導入のためのレジスト１４２を形成する。
【００４５】
図２８を参照して、不純物を導入し、ｐ型高濃度シリコン１４３、１４４を形成する。
【００４６】
図２９を参照して、レジスト１４２を剥離する。
【００４７】
図３０を参照して、酸化膜サイドウォール１２６、１２７、１２８、１２９をエッチングする。
【００４８】
図３１を参照して、酸化膜１４５を堆積する。
【００４９】
図３２を参照して、酸化膜をエッチバックする。このとき、窒化膜上にも酸化膜１４６、１４７、１４８、１４９が残存する。
【００５０】
図３３を参照して、ゲート絶縁膜である高誘電体膜１５０、ゲート導電体である金属１５１を堆積し、平坦化する。平坦化の際、酸化膜１４６、１４７、１４８、１４９はエッチングされる。
【００５１】
図３４を参照して、金属１５１をエッチバックする。
【００５２】
図３５を参照して、酸化膜１５２を堆積し、平坦化する。
【００５３】
図３６を参照して、酸化膜１５２をエッチバックする。
【００５４】
図３７を参照して、窒化膜１５３を堆積する。
【００５５】
図３８を参照して、窒化膜１５３をエッチングし、サイドウォール状に残存させ、窒化膜サイドウォール１５４、１５５、１５６、１５７を形成する。
【００５６】
図３９を参照して、ゲート導電体形成のためのレジスト１５８、１５９、１６０、１６１を形成する。
【００５７】
図４０を参照して、酸化膜１５２をエッチングし、酸化膜１６２、１６３、１６４、１６５を形成する。
【００５８】
図４１を参照して、金属１５１をエッチングし、ゲート導電体１６６、１６７、１６８、１６９を形成する。
【００５９】
図４２を参照して、レジスト１５８、１５９、１６０、１６１を剥離する。
【００６０】
図４３を参照して、酸化膜１７０を堆積する。
【００６１】
図４４を参照して、酸化膜１７０をエッチングし、サイドウォール状に残存させ、酸化膜サイドウォール１７１、１７２、１７３、１７４を形成する。
【００６２】
図４５を参照して、高誘電体膜１５０をエッチングし、ゲート絶縁膜１７５、１７６、１７７、１７８を形成する。
【００６３】
図４６を参照して、窒化膜をエッチングする。
【００６４】
図４７を参照して、高誘電体膜であるゲート絶縁膜１７５、１７６、１７７、１７８をエッチングする。
【００６５】
図４８を参照して、酸化膜をエッチングし、ｎ型高濃度シリコン１４０、１４１、ｐ型高濃度シリコン１４４、１４３を露出する。
【００６６】
図４９を参照して、不純物導入のためのレジスト１７９、１８０を形成する。
【００６７】
図５０を参照して、不純物を導入し、ｎ型高濃度シリコン１８１、１８２、１８３、１８４を形成する。
【００６８】
図５１を参照して、レジスト１７９、１８０を剥離する。
【００６９】
図５２を参照して、不純物形成のためのレジスト１８５を形成する。
【００７０】
図５３を参照して、不純物を導入し、ｐ型高濃度シリコン１８６、１８７を形成する。
【００７１】
図５４を参照して、レジスト１８５を剥離する。
【００７２】
図５５を参照して、シリコンと金属の化合物１８８、１８９、１９０、１９１、１９２、１９３、１９４、１９５、１９６、１９７を形成する。
【００７３】
図５６を参照して、窒化膜１９８を堆積し、酸化膜１９９を堆積し、平坦化を行う。
【００７４】
図５７を参照して、コンタクト孔２００、２０１を形成する。
【００７５】
図５８を参照して、コンタクト２０２、２０３を形成する。
【００７６】
図５９を参照して、酸化膜２０４を堆積し、平坦化する。
【００７７】
図６０を参照して、コンタクト孔２０５、２０６を形成する。
【００７８】
図６１を参照して、コンタクト孔２０７、２０８、２０９、２１０を形成する。
【００７９】
図６２を参照して、コンタクト孔２１１、２１２を形成する。
【００８０】
図６３を参照して、窒化膜１９８をエッチングし、酸化膜をエッチングする。
【００８１】
図６４を参照して、コンタクト２１３、２１４、２１５、２１６、２１７、２１８、２１９、２２０を形成する。
【００８２】
図６５を参照して、第１メタル２２１、２２２、２２３、２２４、２２５、２２６、２２７、２２８を形成する。
以上により、ＳＲＡＭメモリセルが形成される。
【００８３】
以下に、この発明に係る半導体装置を２行２列に配置したものの一例を図６６〜図７１を参照して説明する。なお、これらの図面では、同一の構成要素に対しては同一の符号が付されている。図６６はこの発明に係る半導体装置を２行２列に配置したものを示している。図６７はトランジスタ層を示している。図６８はコンタクト層、第１メタル層を示している。図６９は第１ビア（第１メタル−第２メタル間コンタクト）、第２メタル層を示している。図７０は第２ビア（第２メタル−第３メタル間コンタクト）、第３メタル層を示している。図７１は第３ビア（第３メタル−第４メタル間コンタクト）、第４メタル層を示している。
【００８４】
１行１列目には選択トランジスタ３０１が配置される。
１行２列目にはインバータ３０２が配置される。
２行１列目にはインバータ３０５が配置される。
２行２列目には選択トランジスタ３０６が配置される。
インバータ３０５と選択トランジスタ３０１は出力端子３３１で接続される。
インバータ３０２と選択トランジスタ３０６は出力端子３３３で接続される。
インバータ３０５の入力端子３２１は、コンタクト３４１を介して出力端子３３３と接続される。
インバータ３０２の入力端子３１８は、コンタクト３３９を介して出力端子３３１と接続される。
１行４列目には選択トランジスタ３０４が配置される。
１行３列目にはインバータ３０３が配置される。
２行４列目にはインバータ３０８が配置される。
２行３列目には選択トランジスタ３０７が配置される。
インバータ３０３と選択トランジスタ３０７は出力端子３３４で接続される。
インバータ３０８と選択トランジスタ３０４は出力端子３３２で接続される。
インバータ３０３の入力端子３１９は、コンタクト３４０を介して出力端子３３２と接続される。
インバータ３０８の入力端子３２３は、コンタクト３４２を介して出力端子３３４と接続される。
選択トランジスタ３０１はゲート導電体３１７を有する。
選択トランジスタ３０６と選択トランジスタ３０７はゲート導電体３２２を有する。
選択トランジスタ３０４はゲート導電体３２０を有する。
３行２列目には選択トランジスタ３１０が配置される。
３行１列目にはインバータ３０９が配置される。
４行２列目にはインバータ３１４が配置される。
４行１列目には選択トランジスタ３１３が配置される。
インバータ３０９と選択トランジスタ３１３は出力端子３３７で接続される。
インバータ３１４と選択トランジスタ３１０は出力端子３３５で接続される。
インバータ３０９の入力端子３２４は、コンタクト３４３を介して出力端子３３５と接続される。
インバータ３１４の入力端子３２８は、コンタクト３４５を介して出力端子３３７と接続される。
３行３列目には選択トランジスタ３１１が配置される。
３行４列目にはインバータ３１２が配置される。
４行３列目にはインバータ３１５が配置される。
４行４列目には選択トランジスタ３１６が配置される。
インバータ３１５と選択トランジスタ３１１は出力端子３３６で接続される。
インバータ３１２と選択トランジスタ３１６は出力端子３３８で接続される。
インバータ３１５の入力端子３２９は、コンタクト３４６を介して出力端子３３８と接続される。
インバータ３１２の入力端子３２６は、コンタクト３４４を介して出力端子３３６と接続される。
選択トランジスタ３１３はゲート導電体３２７を有する。
選択トランジスタ３１０と選択トランジスタ３１１はゲート導電体３２５を有する。
選択トランジスタ３１６はゲート導電体３３０を有する。
【００８５】
インバータ３０２のｎＭＯＳトランジスタ上にコンタクト３４９が配置され、
インバータ３０２のｐＭＯＳトランジスタ上にコンタクト３５０が配置され、
選択トランジスタ３０６上にコンタクト３５７が配置され、
インバータ３０５のｎＭＯＳトランジスタ上にコンタクト３５６が配置され、
インバータ３０５のｐＭＯＳトランジスタ上にコンタクト３５５が配置され、
選択トランジスタ３０１上にコンタクト３４８が配置され、
インバータ３０３のｎＭＯＳトランジスタ上にコンタクト３５２が配置され、
インバータ３０３のｐＭＯＳトランジスタ上にコンタクト３５１が配置され、
選択トランジスタ３０７上にコンタクト３５９が配置され、
インバータ３０８のｎＭＯＳトランジスタ上にコンタクト３６０が配置され、
インバータ３０８のｐＭＯＳトランジスタ上にコンタクト３６１が配置され、
選択トランジスタ３０４上にコンタクト３５３が配置され、
ゲート導電体３１７上にコンタクト３４７が配置され、
ゲート導電体３２２上にコンタクト３５８が配置され、
ゲート導電体３２０上にコンタクト３５４が配置され、
インバータ３０９のｎＭＯＳトランジスタ上にコンタクト３６３が配置され、
インバータ３０９のｐＭＯＳトランジスタ上にコンタクト３６２が配置され、
選択トランジスタ３１３上にコンタクト３７０が配置され、
インバータ３１４のｎＭＯＳトランジスタ上にコンタクト３７１が配置され、
インバータ３１４のｐＭＯＳトランジスタ上にコンタクト３７２が配置され、
選択トランジスタ３１０上にコンタクト３６４が配置され、
インバータ３１５のｎＭＯＳトランジスタ上にコンタクト３７４が配置され、
インバータ３１５のｐＭＯＳトランジスタ上にコンタクト３７３が配置され、
選択トランジスタ３１１上にコンタクト３６６が配置され、
インバータ３１２のｎＭＯＳトランジスタ上にコンタクト３６７が配置され、
インバータ３１２のｐＭＯＳトランジスタ上にコンタクト３６８が配置され、
選択トランジスタ３１６上にコンタクト３７５が配置され、
ゲート導電体３２７上にコンタクト３６９が配置され、
ゲート導電体３２５上にコンタクト３６５が配置され、
ゲート導電体３３０上にコンタクト３７６が配置され、
コンタクト３４７に第１メタル３７７が接続され、
コンタクト３４８に第１メタル３７８が接続され、
コンタクト３４９に第１メタル３７９が接続され、
コンタクト３５０とコンタクト３５１に第１メタル３８０が接続され、
コンタクト３５２に第１メタル３８１が接続され、
コンタクト３５３に第１メタル３８２が接続され、
コンタクト３５４に第１メタル３８３が接続され、
コンタクト３５５とコンタクト３６２に第１メタル３８４が接続され、
コンタクト３５６とコンタクト３６３に第１メタル３８５が接続され、
コンタクト３５７とコンタクト３６４に第１メタル３８６が接続され、
コンタクト３５８に第１メタル３８７が接続され、
コンタクト３６５に第１メタル３８８が接続され、
コンタクト３５９とコンタクト３６６に第１メタル３８９が接続され、
コンタクト３６０とコンタクト３６７に第１メタル３９０が接続され、
コンタクト３６１とコンタクト３６８に第１メタル３９１が接続され、
コンタクト３６９に第１メタル３９２が接続され、
コンタクト３７０に第１メタル３９３が接続され、
コンタクト３７１に第１メタル３９４が接続され、
コンタクト３７２とコンタクト３７３に第１メタル３９５が接続され、
コンタクト３７４に第１メタル３９６が接続され、
コンタクト３７５に第１メタル３９７が接続され、
コンタクト３７６に第１メタル３９８が接続される。
【００８６】
第１メタル３７８上に第１ビア３９９が配置され、
第１メタル３７９上に第１ビア４００が配置され、
第１メタル３８０上に第１ビア４０１が配置され、
第１メタル３８１上に第１ビア４０２が配置され、
第１メタル３８２上に第１ビア４０３が配置され、
第１メタル３７７上に第１ビア４０４が配置され、
第１メタル３８３上に第１ビア４０５が配置され、
第１メタル３８７上に第１ビア４０６が配置され、
第１メタル３８４上に第１ビア４０７が配置され、
第１メタル３８５上に第１ビア４０８が配置され、
第１メタル３８６上に第１ビア４０９が配置され、
第１メタル３８９上に第１ビア４１０が配置され、
第１メタル３９０上に第１ビア４１１が配置され、
第１メタル３９１上に第１ビア４１２が配置され、
第１メタル３８８上に第１ビア４１３が配置され、
第１メタル３９２上に第１ビア４１４が配置され、
第１メタル３９８上に第１ビア４１５が配置され、
第１メタル３９３上に第１ビア４１６が配置され、
第１メタル３９４上に第１ビア４１７が配置され、
第１メタル３９５上に第１ビア４１８が配置され、
第１メタル３９６上に第１ビア４１９が配置され、
第１メタル３９７上に第１ビア４２０が配置され、
第１ビア３９９に第２メタル４２１が接続され、
第１ビア４００に第２メタル４２２が接続され、
第１ビア４０１に第２メタル４２３が接続され、
第１ビア４０２に第２メタル４２４が接続され、
第１ビア４０３に第２メタル４２５が接続され、
第１ビア４０４、４０５、４０６に第２メタル４２６が接続され、
第１ビア４０７に第２メタル４２７が接続され、
第１ビア４０８に第２メタル４２８が接続され、
第１ビア４０９に第２メタル４２９が接続され、
第１ビア４１０に第２メタル４３０が接続され、
第１ビア４１１に第２メタル４３１が接続され、
第１ビア４１２に第２メタル４３２が接続され、
第１ビア４１３、４１４、４１５に第２メタル４３３が接続され、
第１ビア４１６に第２メタル４３４が接続され、
第１ビア４１７に第２メタル４３５が接続され、
第１ビア４１８に第２メタル４３６が接続され、
第１ビア４１９に第２メタル４３７が接続され、
第１ビア４２０に第２メタル４３８が接続される。
【００８７】
第２メタル４２１上に第２ビア４３９が配置され、
第２メタル４２２上に第２ビア４４０が配置され、
第２メタル４２３上に第２ビア４４１が配置され、
第２メタル４２４上に第２ビア４４２が配置され、
第２メタル４２５上に第２ビア４４３が配置され、
第２メタル４２７上に第２ビア４４４が配置され、
第２メタル４２８上に第２ビア４４５が配置され、
第２メタル４２９上に第２ビア４４６が配置され、
第２メタル４３０上に第２ビア４４７が配置され、
第２メタル４３１上に第２ビア４４８が配置され、
第２メタル４３２上に第２ビア４４９が配置され、
第２メタル４３４上に第２ビア４５０が配置され、
第２メタル４３５上に第２ビア４５１が配置され、
第２メタル４３６上に第２ビア４５２が配置され、
第２メタル４３７上に第２ビア４５３が配置され、
第２メタル４３８上に第２ビア４５４が配置され、
第２ビア４３９に第３メタル４５５が接続され、
第２ビア４４０、４４２、４４５、４４８に第３メタル４５８が接続され、
第２ビア４４１に第３メタル４５６が接続され、
第２ビア４４３に第３メタル４５７が接続され、
第２ビア４４４、４４９、４５２に第３メタル４６１が接続され、
第２ビア４４６に第３メタル４５９が接続され、
第２ビア４４７に第３メタル４６０が接続され、
第２ビア４５０に第３メタル４６２が接続され、
第２ビア４５１に第３メタル４６３が接続され、
第２ビア４５３に第３メタル４６４が接続され、
第２ビア４５４に第３メタル４６５が接続される。
【００８８】
第３メタル４５５上に第３ビア４６６が配置され、
第３メタル４５９上に第３ビア４６８が配置され、
第３メタル４６０上に第３ビア４６９が配置され、
第３メタル４５７上に第３ビア４６７が配置され、
第３メタル４６２上に第３ビア４７０が配置され、
第３メタル４６５上に第３ビア４７１が配置され、
第３ビア４６６、４７０に第４メタル４７２が接続され、
第３ビア４６８に第４メタル４７３が接続され、
第３ビア４６９に第４メタル４７４が接続され、
第３ビア４６７、４７１に第４メタル４７５が接続される。
【産業上の利用可能性】
【００８９】
本発明の半導体装置により、
１本の柱を用いてインバータを構成することにより、
２本の柱で２個のインバータを構成し、
２本の柱で２個の選択トランジスタを構成することにより、
計４本の柱でＳＲＡＭを構成することにより、高集積なＣＭＯＳ ＳＲＡＭを提供することができる。４本の柱でＳＲＡＭを構成するため、集積度が高くなり、高集積なＣＭＯＳ ＳＲＡＭを提供できるので、産業上の利用可能性は極めて大きい。
【符号の説明】
【００９０】
１０１．酸化膜
１０２．ｐ型シリコン
１０３．レジスト
１０４．ｎ型シリコン
１０５．ｎ型シリコン
１０６．酸化膜
１０７．窒化膜
１０８．レジスト
１０９．窒化膜
１１０．窒化膜サイドウォール
１１１．窒化膜サイドウォール
１１２．絶縁物
１１３．絶縁物
１１４．窒化膜
１１５．レジスト
１１６．レジスト
１１７．レジスト
１１８．レジスト
１１９．窒化膜ハードマスク
１２０．窒化膜ハードマスク
１２１．窒化膜ハードマスク
１２２．窒化膜ハードマスク
１２３．酸化膜
１２４．酸化膜
１２５．酸化膜
１２６．酸化膜サイドウォール
１２７．酸化膜サイドウォール
１２８．酸化膜サイドウォール
１２９．酸化膜サイドウォール
１３０．レジスト
１３１．レジスト
１３２．ｐ型シリコン
１３３．ｐ型シリコン
１３４．レジスト
１３５．レジスト
１３６．ｐ型シリコン
１３７．ｐ型シリコン
１３８．ｐ型シリコン
１３９．ｐ型シリコン
１４０．ｎ型高濃度シリコン
１４１．ｎ型高濃度シリコン
１４２．レジスト
１４３．ｐ型高濃度シリコン
１４４．ｐ型高濃度シリコン
１４５．酸化膜
１４６．酸化膜
１４７．酸化膜
１４８．酸化膜
１４９．酸化膜
１５０．高誘電体膜
１５１．金属
１５２．酸化膜
１５３．窒化膜
１５４．窒化膜サイドウォール
１５５．窒化膜サイドウォール
１５６．窒化膜サイドウォール
１５７．窒化膜サイドウォール
１５８．レジスト
１５９．レジスト
１６０．レジスト
１６１．レジスト
１６２．酸化膜
１６３．酸化膜
１６４．酸化膜
１６５．酸化膜
１６６．ゲート導電体
１６７．ゲート導電体
１６８．ゲート導電体
１６９．ゲート導電体
１７０．酸化膜
１７１．酸化膜サイドウォール
１７２．酸化膜サイドウォール
１７３．酸化膜サイドウォール
１７４．酸化膜サイドウォール
１７５．ゲート絶縁物
１７６．ゲート絶縁物
１７７．ゲート絶縁物
１７８．ゲート絶縁物
１７９．レジスト
１８０．レジスト
１８１．ｎ型高濃度シリコン
１８２．ｎ型高濃度シリコン
１８３．ｎ型高濃度シリコン
１８４．ｎ型高濃度シリコン
１８５．レジスト
１８６．ｐ型高濃度シリコン
１８７．ｐ型高濃度シリコン
１８８．シリコンと金属の化合物
１８９．シリコンと金属の化合物
１９０．シリコンと金属の化合物
１９１．シリコンと金属の化合物
１９２．シリコンと金属の化合物
１９３．シリコンと金属の化合物
１９４．シリコンと金属の化合物
１９５．シリコンと金属の化合物
１９６．シリコンと金属の化合物
１９７．シリコンと金属の化合物
１９８．窒化膜
１９９．酸化膜
２００．コンタクト孔
２０１．コンタクト孔
２０２．コンタクト
２０３．コンタクト
２０４．酸化膜
２０５．コンタクト孔
２０６．コンタクト孔
２０７．コンタクト孔
２０８．コンタクト孔
２０９．コンタクト孔
２１０．コンタクト孔
２１１．コンタクト孔
２１２．コンタクト孔
２１３．コンタクト
２１４．コンタクト
２１５．コンタクト
２１６．コンタクト
２１７．コンタクト
２１８．コンタクト
２１９．コンタクト
２２０．コンタクト
２２１．第１メタル
２２２．第１メタル
２２３．第１メタル
２２４．第１メタル
２２５．第１メタル
２２６．第１メタル
２２７．第１メタル
２２８．第１メタル
３０１．選択トランジスタ
３０２．インバータ
３０３．インバータ
３０４．選択トランジスタ
３０５．インバータ
３０６．選択トランジスタ
３０７．選択トランジスタ
３０８．インバータ
３０９．インバータ
３１０．選択トランジスタ
３１１．選択トランジスタ
３１２．インバータ
３１３．選択トランジスタ
３１４．インバータ
３１５．インバータ
３１６．選択トランジスタ
３１７．ゲート導電体
３１８．入力端子
３１９．入力端子
３２０．ゲート導電体
３２１．入力端子
３２２．ゲート導電体
３２３．入力端子
３２４．入力端子
３２５．ゲート導電体
３２６．入力端子
３２７．ゲート導電体
３２８．入力端子
３２９．入力端子
３３０．ゲート導電体
３３１．出力端子
３３２．出力端子
３３３．出力端子
３３４．出力端子
３３５．出力端子
３３６．出力端子
３３７．出力端子
３３８．出力端子
３３９．コンタクト
３４０．コンタクト
３４１．コンタクト
３４２．コンタクト
３４３．コンタクト
３４４．コンタクト
３４５．コンタクト
３４６．コンタクト
３４７．コンタクト
３４８．コンタクト
３４９．コンタクト
３５０．コンタクト
３５１．コンタクト
３５２．コンタクト
３５３．コンタクト
３５４．コンタクト
３５５．コンタクト
３５６．コンタクト
３５７．コンタクト
３５８．コンタクト
３５９．コンタクト
３６０．コンタクト
３６１．コンタクト
３６２．コンタクト
３６３．コンタクト
３６４．コンタクト
３６５．コンタクト
３６６．コンタクト
３６７．コンタクト
３６８．コンタクト
３６９．コンタクト
３７０．コンタクト
３７１．コンタクト
３７２．コンタクト
３７３．コンタクト
３７４．コンタクト
３７５．コンタクト
３７６．コンタクト
３７７．第１メタル
３７８．第１メタル
３７９．第１メタル
３８０．第１メタル
３８１．第１メタル
３８２．第１メタル
３８３．第１メタル
３８４．第１メタル
３８５．第１メタル
３８６．第１メタル
３８７．第１メタル
３８８．第１メタル
３８９．第１メタル
３９０．第１メタル
３９１．第１メタル
３９２．第１メタル
３９３．第１メタル
３９４．第１メタル
３９５．第１メタル
３９６．第１メタル
３９７．第１メタル
３９８．第１メタル
３９９．第１ビア
４００．第１ビア
４０１．第１ビア
４０２．第１ビア
４０３．第１ビア
４０４．第１ビア
４０５．第１ビア
４０６．第１ビア
４０７．第１ビア
４０８．第１ビア
４０９．第１ビア
４１０．第１ビア
４１１．第１ビア
４１２．第１ビア
４１３．第１ビア
４１４．第１ビア
４１５．第１ビア
４１６．第１ビア
４１７．第１ビア
４１８．第１ビア
４１９．第１ビア
４２０．第１ビア
４２１．第２メタル
４２２．第２メタル
４２３．第２メタル
４２４．第２メタル
４２５．第２メタル
４２６．第２メタル
４２７．第２メタル
４２８．第２メタル
４２９．第２メタル
４３０．第２メタル
４３１．第２メタル
４３２．第２メタル
４３３．第２メタル
４３４．第２メタル
４３５．第２メタル
４３６．第２メタル
４３７．第２メタル
４３８．第２メタル
４３９．第２ビア
４４０．第２ビア
４４１．第２ビア
４４２．第２ビア
４４３．第２ビア
４４４．第２ビア
４４５．第２ビア
４４６．第２ビア
４４７．第２ビア
４４８．第２ビア
４４９．第２ビア
４５０．第２ビア
４５１．第２ビア
４５２．第２ビア
４５３．第２ビア
４５４．第２ビア
４５５．第３メタル
４５６．第３メタル
４５７．第３メタル
４５８．第３メタル
４５９．第３メタル
４６０．第３メタル
４６１．第３メタル
４６２．第３メタル
４６３．第３メタル
４６４．第３メタル
４６５．第３メタル
４６６．第３ビア
４６７．第３ビア
４６８．第３ビア
４６９．第３ビア
４７０．第３ビア
４７１．第３ビア
４７２．第４メタル
４７３．第４メタル
４７４．第４メタル
４７５．第４メタル
５０１．インバータ
５０２．インバータ
５０３．選択トランジスタ
５０４．選択トランジスタ
【特許請求の範囲】
【請求項１】
基板上に行列状に配列された２つのインバータ及び２つの選択トランジスタを備えた半導体装置であって、
第１の第１導電型半導体と、該第１の第１導電型半導体とは極性が異なる第１の第２導電型半導体と、前記第１の第１導電型半導体と前記第１の第２導電型半導体との間に配置される第１の絶縁物が一体となり基板に対して垂直に延びる１本の第１の柱と、
前記第１の第１導電型半導体の上に配置され、前記第１の第１導電型半導体とは極性が異なる第１の第２導電型高濃度半導体と、
前記第１の第１導電型半導体の下に配置され、前記第１の第１導電型半導体とは極性が異なる第２の第２導電型高濃度半導体と、
前記第１の第２導電型半導体の上に配置され、前記第１の第２導電型半導体とは極性が異なる第１の第１導電型高濃度半導体と、
前記第１の第２導電型半導体の下に配置され、前記第１の第２導電型半導体とは極性が異なる第２の第１導電型高濃度半導体と、
前記第１の柱を取り囲む第１のゲート絶縁物と、
前記第１のゲート絶縁物を取り囲む第１のゲート導電体と、
を有する一行二列目の第１のインバータと、
第２の第１導電型半導体と、該第２の第１導電型半導体とは極性が異なる第２の第２導電型半導体と、前記第２の第１導電型半導体と前記第２の第２導電型半導体との間に配置される第２の絶縁物が一体となり基板に対して垂直に延びる１本の第２の柱と、
前記第２の第１導電型半導体の上に配置され、前記第２の第１導電型半導体とは極性が異なる第３の第２導電型高濃度半導体と、
前記第２の第１導電型半導体の下に配置され、前記第２の第１導電型半導体とは極性が異なる第４の第２導電型高濃度半導体と、
前記第２の第２導電型半導体の上に配置され、前記第２の第２導電型半導体とは極性が異なる第３の第１導電型高濃度半導体と、
前記第２の第２導電型半導体の下に配置され、前記第２の第２導電型半導体とは極性が異なる第４の第１導電型高濃度半導体と、
前記第２の柱を取り囲む第２のゲート絶縁物と、
前記第２のゲート絶縁物を取り囲む第２のゲート導電体と、
を有する二行一列目の第２のインバータと、
第３の第１導電型半導体からなる第３の柱と、
前記第３の第１導電型半導体の上に配置され、前記第３の第１導電型半導体とは極性が異なる第５の第２導電型高濃度半導体と、
前記第３の第１導電型半導体の下に配置され、前記第３の第１導電型半導体とは極性が異なる第６の第２導電型高濃度半導体と、
前記第３の柱を取り囲む第３のゲート絶縁物と、
前記第３のゲート絶縁物を取り囲む第３のゲート導電体と、
を有する一行一列目の選択トランジスタと、
第４の第１導電型半導体からなる第４の柱と、
前記第４の第１導電型半導体の上に配置され、前記第４の第１導電型半導体とは極性が異なる第７の第２導電型高濃度半導体と、
前記第４の第１導電型半導体の下に配置され、前記第４の第１導電型半導体とは極性が異なる第８の第２導電型高濃度半導体と、
前記第４の柱を取り囲む第４のゲート絶縁物と、
前記第４のゲート絶縁物を取り囲む第４のゲート導電体と、
を有する二行二列目の選択トランジスタと、
を有することを特徴とする半導体装置。
【請求項２】
第２の第１導電型高濃度半導体と第２の第２導電型高濃度半導体と第８の第２導電型高濃度半導体が接続され、
第８の第２導電型高濃度半導体と第２のゲート導電体とが接続され、
第４の第１導電型高濃度半導体と第４の第２導電型高濃度半導体と第６の第２導電型高濃度半導体が接続され、
第６の第２導電型高濃度半導体と第１のゲート導電体とが接続されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体はシリコンであることを特徴とする請求項１または２のいずれか１つに記載の半導体装置。
【請求項４】
第１導電型はｐ型であり、第２導電型はｎ型であることを特徴とする請求項１または２のいずれか１つに記載の半導体装置。
【請求項１】
基板上に行列状に配列された２つのインバータ及び２つの選択トランジスタを備えた半導体装置であって、
第１の第１導電型半導体と、該第１の第１導電型半導体とは極性が異なる第１の第２導電型半導体と、前記第１の第１導電型半導体と前記第１の第２導電型半導体との間に配置される第１の絶縁物が一体となり基板に対して垂直に延びる１本の第１の柱と、
前記第１の第１導電型半導体の上に配置され、前記第１の第１導電型半導体とは極性が異なる第１の第２導電型高濃度半導体と、
前記第１の第１導電型半導体の下に配置され、前記第１の第１導電型半導体とは極性が異なる第２の第２導電型高濃度半導体と、
前記第１の第２導電型半導体の上に配置され、前記第１の第２導電型半導体とは極性が異なる第１の第１導電型高濃度半導体と、
前記第１の第２導電型半導体の下に配置され、前記第１の第２導電型半導体とは極性が異なる第２の第１導電型高濃度半導体と、
前記第１の柱を取り囲む第１のゲート絶縁物と、
前記第１のゲート絶縁物を取り囲む第１のゲート導電体と、
を有する一行二列目の第１のインバータと、
第２の第１導電型半導体と、該第２の第１導電型半導体とは極性が異なる第２の第２導電型半導体と、前記第２の第１導電型半導体と前記第２の第２導電型半導体との間に配置される第２の絶縁物が一体となり基板に対して垂直に延びる１本の第２の柱と、
前記第２の第１導電型半導体の上に配置され、前記第２の第１導電型半導体とは極性が異なる第３の第２導電型高濃度半導体と、
前記第２の第１導電型半導体の下に配置され、前記第２の第１導電型半導体とは極性が異なる第４の第２導電型高濃度半導体と、
前記第２の第２導電型半導体の上に配置され、前記第２の第２導電型半導体とは極性が異なる第３の第１導電型高濃度半導体と、
前記第２の第２導電型半導体の下に配置され、前記第２の第２導電型半導体とは極性が異なる第４の第１導電型高濃度半導体と、
前記第２の柱を取り囲む第２のゲート絶縁物と、
前記第２のゲート絶縁物を取り囲む第２のゲート導電体と、
を有する二行一列目の第２のインバータと、
第３の第１導電型半導体からなる第３の柱と、
前記第３の第１導電型半導体の上に配置され、前記第３の第１導電型半導体とは極性が異なる第５の第２導電型高濃度半導体と、
前記第３の第１導電型半導体の下に配置され、前記第３の第１導電型半導体とは極性が異なる第６の第２導電型高濃度半導体と、
前記第３の柱を取り囲む第３のゲート絶縁物と、
前記第３のゲート絶縁物を取り囲む第３のゲート導電体と、
を有する一行一列目の選択トランジスタと、
第４の第１導電型半導体からなる第４の柱と、
前記第４の第１導電型半導体の上に配置され、前記第４の第１導電型半導体とは極性が異なる第７の第２導電型高濃度半導体と、
前記第４の第１導電型半導体の下に配置され、前記第４の第１導電型半導体とは極性が異なる第８の第２導電型高濃度半導体と、
前記第４の柱を取り囲む第４のゲート絶縁物と、
前記第４のゲート絶縁物を取り囲む第４のゲート導電体と、
を有する二行二列目の選択トランジスタと、
を有することを特徴とする半導体装置。
【請求項２】
第２の第１導電型高濃度半導体と第２の第２導電型高濃度半導体と第８の第２導電型高濃度半導体が接続され、
第８の第２導電型高濃度半導体と第２のゲート導電体とが接続され、
第４の第１導電型高濃度半導体と第４の第２導電型高濃度半導体と第６の第２導電型高濃度半導体が接続され、
第６の第２導電型高濃度半導体と第１のゲート導電体とが接続されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体はシリコンであることを特徴とする請求項１または２のいずれか１つに記載の半導体装置。
【請求項４】
第１導電型はｐ型であり、第２導電型はｎ型であることを特徴とする請求項１または２のいずれか１つに記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図６９】
【図７０】
【図７１】
【図７２】
【図７３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図６２】
【図６３】
【図６４】
【図６５】
【図６６】
【図６７】
【図６８】
【図６９】
【図７０】
【図７１】
【図７２】
【図７３】
【公開番号】特開２０１３−５８７７３（Ｐ２０１３−５８７７３Ａ）
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願番号】特願２０１２−２３６４７３（Ｐ２０１２−２３６４７３）
【出願日】平成２４年１０月２６日（２０１２．１０．２６）
【分割の表示】特願２０１０−８３１０４（Ｐ２０１０−８３１０４）の分割
【原出願日】平成２２年３月３１日（２０１０．３．３１）
【出願人】（３１１０１４４２８）ユニサンティス エレクトロニクス シンガポール プライベート リミテッド (6)
【氏名又は名称原語表記】Ｕｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ．
【住所又は居所原語表記】１１１，Ｎｏｒｔｈ Ｂｒｉｄｇｅ Ｒｏａｄ，＃１６−０４ Ｐｅｎｉｎｓｕｌａ Ｐｌａｚａ，Ｓｉｎｇａｐｏｒｅ １７９０９８
【Ｆターム（参考）】
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願日】平成２４年１０月２６日（２０１２．１０．２６）
【分割の表示】特願２０１０−８３１０４（Ｐ２０１０−８３１０４）の分割
【原出願日】平成２２年３月３１日（２０１０．３．３１）
【出願人】（３１１０１４４２８）ユニサンティス エレクトロニクス シンガポール プライベート リミテッド (6)
【氏名又は名称原語表記】Ｕｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ．
【住所又は居所原語表記】１１１，Ｎｏｒｔｈ Ｂｒｉｄｇｅ Ｒｏａｄ，＃１６−０４ Ｐｅｎｉｎｓｕｌａ Ｐｌａｚａ，Ｓｉｎｇａｐｏｒｅ １７９０９８
【Ｆターム（参考）】
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