半導体装置およびその製造方法
【課題】エピタキシャル層を具備する半導体構造の改良を図ること。
【解決手段】 実施形態の半導体構造は、第１の格子定数を具備する第１の結晶を具備する半導体基板と、前記半導体基板上に形成され、第２の格子定数を具備する第２の結晶を具備する多層エピタキシャル層とを具備している。前記第１の格子定数は、前記第２の格子定数と異なる。前記多層エピタキシャル層は、第１のエピタキシャル層および第２のエピタキシャル層を具備している。前記第１のエピタキシャル層の第１の導電型不純物は、前記第２のエピタキシャル層の第２の導電型不純物よりも少ない。
【解決手段】 実施形態の半導体構造は、第１の格子定数を具備する第１の結晶を具備する半導体基板と、前記半導体基板上に形成され、第２の格子定数を具備する第２の結晶を具備する多層エピタキシャル層とを具備している。前記第１の格子定数は、前記第２の格子定数と異なる。前記多層エピタキシャル層は、第１のエピタキシャル層および第２のエピタキシャル層を具備している。前記第１のエピタキシャル層の第１の導電型不純物は、前記第２のエピタキシャル層の第２の導電型不純物よりも少ない。
【発明の詳細な説明】
【技術分野】
【０００１】
以下の記載は、一般に、半導体、および半導体デバイスを製造するために後埋め込みシリコン・ゲルマニウム（ｅ-ＳｉＧｅ）プロセスを用いた方法に関する。
【背景技術】
【０００２】
トランジスタ設計が改良および発展するにつれて、異なるタイプのトランジスタの数が増加し続けている。マルチゲートフィン電界効果トランジスタ（例えば、フィンＦＥＴ）は、プレーナーＦＥＴを越える高速な駆動電流および低減化されたショートチャネル効果を有する微細化されたデバイスを提供するために開発されている。マルチゲート電界効果トランジスタの例はダブルゲートフィンＦＥＴおよびトリゲートフィンＦＥＴを含む。ダブルゲートフィンＦＥＴは、チャネル領域が薄い半導体フィン内に形成されたＦＥＴである。ソースおよびドレイン領域は、チャネル領域の両側のフィンの対向する端部内に形成されている。ゲートは薄い半導体フィンの各側面上に形成され、場合によっては、チャネル領域に対応する領域の、フィンの上部または下部にも形成される。トリゲートフィンＦＥＴは、ダブルゲートフィンＦＥＴの構造と同様の構造を有する。とはいえ、上面および対向するサイドウォールを含む三つの面上にゲートが形成されるように、トリゲートフィンＦＥＴのフィン幅および高さはほぼ等しい。チャネルが十分に空乏化されて残り、そして、トリゲートフィンＦＥＴの三次元電界効果がプレーナーＦＥＴを越える大きな駆動電流および低減化されたショートチャネル効果を与えるように、高さの幅に対する比は一般には３：２から２：３の範囲内にある。
【０００３】
正チャネル電界効果トランジスタ（ＰＦＥＴ）特性を高め、そして、特性変動を低減しようとして、エクステンションおよびハロー（halo）のインプラントの前に、後埋め込みシリコン・ゲルマニウム（ＳｉＧｅ）がソース領域および／またはドレイン領域に形成される。より高いＧｅ濃度を得ようとして、またはＢドープドｅ-ＳｉＧｅからのＢの拡散を抑制しようとして、バッファ層ｅ-ＳｉＧｅプロセスが用いられている。しかしながら、バッファ層はエクステンション領域とＢドープドＳｉＧｅ層との間の接続を妨げるので、後ｅＳｉＧｅプロセスおよびバッファ層プロセスは理想ではない。したがって、エクステンション領域とＢドープドＳｉＧｅ層との間には高抵抗領域が生じる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
エピタキシャル層を具備する半導体構造、エピタキシャル層を具備する半導体の形成方法またはエピタキシャル層を具備する半導体デバイスの改良を図ること。
【課題を解決するための手段】
【０００５】
実施形態の半導体構造は、第１の格子定数を具備する第１の結晶を具備する半導体基板と、前記半導体基板上に形成され、第２の格子定数を具備する第２の結晶を具備する多層エピタキシャル層とを具備する。前記第１の格子定数は、前記第２の格子定数と異なる。前記多層エピタキシャル層は、第１のエピタキシャル層および第２のエピタキシャル層を具備する。前記第１のエピタキシャル層の第１の導電型不純物は、前記第２のエピタキシャル層の第２の導電型不純物よりも少ない。
【０００６】
実施形態の半導体の形成方法は、ソース領域およびドレイン領域上に、第１の結晶を具備する半導体基板を形成すること、前記半導体基板上に、第２の結晶のエピタキシャル層を形成することを具備する。前記第１の結晶は第１の格子定数を有し、前記第２の結晶は第２の格子定数を有する。
【０００７】
実施形態の半導体装置の製造方法は、ソース領域およびドレイン領域上に、第１の結晶を具備する半導体基板を形成すること、および、前記半導体基板上に、第２の結晶のエピタキシャル層を形成することを具備する。前記第１の結晶は第１の格子定数を有し、前記第２の結晶は第２の格子定数を有する。
【図面の簡単な説明】
【０００８】
【図１Ａ】図１Ａは、従来の後ｅＳｉＧｅプロセスを利用する半導体デバイスを製造するための方法の断面図を示す。
【図１Ｂ】図１Ｂは、図１Ａに続く従来の後ｅＳｉＧｅプロセスを利用する半導体デバイスを製造するための方法の断面図を示す。
【図１Ｃ】図１Ｃは、図１Ｂに続く従来の後ｅＳｉＧｅプロセスを利用する半導体デバイスを製造するための方法の断面図を示す。
【図２】図２は、従来のバッファ層プロセスを利用して形成された半導体デバイスの部分の断面図を示す。
【図３】図３は、ｅＳｉＧｅバッファ層プロセスの構造を示している半導体デバイスの部分を示す。
【図４】図４は、一態様による、後ｅＳｉＧｅのための改善されたｅＳｉＧｅ構造を利用する半導体デバイスの一部分の断面表示を示す。
【図５】図５は、一態様による、層構造の断面の写真を示す。
【図６】図６は、一態様による、半導体を形成するための方法を示す。
【図７】図７は、一態様による、半導体デバイスを製造するための方法を示す。
【発明を実施するための形態】
【０００９】
対象イノベーションは、エピタキシャル層が形成される前にエクステンション領域およびハロー領域が形成される半導体デバイスを形成するための後埋め込みシリコン・ゲルマニウム（ｅ-ＳｉＧｅ）プロセスを提供する。さらに、開示された態様は生成されるスペースを提供し、ここにおいて、スペースは、ｅＳｉＧｅ成長前にインプラントされたエクステンション領域とＢドープドＳｉＧｅ層との間の接続を提供するために利用される。スペースは、半導体デバイスのサイドウォール領域でバッファ層を低くすることにより生成することができる。
【００１０】
開示された態様は、正チャネル電界効果トランジスタ（ＰＦＥＴ）特性を高めることができる。後ｅ-ＳｉＧｅプロセスは、エクステンションおよびハローのインプラント前にソース領域および／またはドレイン領域に形成されたＳｉＧｅを具備する。後ｅ-ＳｉＧｅプロセスは、ＰＦＥＴ特性を高め、そして、変動を低減することができる。特性増大はそこにハローインプラントによる応力緩和がない結果である。特性変動の軽減は、ｅ-ＳｉＧｅ形成後にそこにエクステンション・インプラントがない結果である。
【００１１】
さらに、バッファ層ｅ-ＳｉＧｅプロセスは、より高いＧｅ濃度を得るため、および／または、Ｂドープドｅ-ＳｉＧｅ層からのＢの拡散を抑制するために、利用される。高いＢ濃度はショートチャネル効果を悪化させるので、バッファ層はノンドープである。後ｅ-ＳｉＧｅプロセスとバッファ層ｅ-ＳｉＧｅプロセスとを結合すると（または実質的に同時に利用すると）、エクステンション領域とｅ-ＳｉＧｅメインＢドープド層とはノンドープバッファ層が原因で結合されていないので、抵抗を軽減するために、ｅ-ＳｉＧｅ層形成後に追加のインプラントが必要となる。この余分なインプラントは、後ｅ-ＳｉＧｅの利益である変動の軽減を失わせる。
【００１２】
開示された態様は、後ｅ-ＳｉＧｅおよびバッファ層ｅ-ＳｉＧｅプロセスの前述した欠陥を克服する。開示された態様は、サイドウォール領域でバッファ層を低くすることにより、ｅＳｉＧｅ成長前にインプラントされたエクステンション領域とＢドープドＳｉＧｅ層との間の接続を提供するためのスペースを提供する。
【００１３】
一態様は、半導体基板と、半導体基板上に形成された多層エピタキシャル層とを具備する半導体構造に関連する。半導体基板は、第１の格子定数を有する第１の結晶を具備する。多層エピタキシャル層は、第２の格子定数を有する第２の結晶を具備する。第１の格子定数は第２の格子定数と異なる。多層エピタキシャル層は、第１のエピタキシャル層および第２のエピタキシャル層を具備する。第１のエピタキシャル層の第１導電型不純物は、第２のエピタキシャル層の第２導電型不純物よりも少ない。
【００１４】
一態様において、第１のエピタキシャル層はスペースおよびゲート電極に接触しない。別の対応において、多層エピタキシャル層は、多層積層エピタキシャル層を具備する。さらになる態様において、第２のエピタキシャル層はＳｉチャネルに接触する。
【００１５】
半導体構造はまた多層エピタキシャル層の堆積前にインプラントされたエクステンション領域を具備する。ある態様において、エクステンション領域およびハロー領域は多層エピタキシャル層が形成される前に形成される。
【００１６】
一態様において、多層エピタキシャル層の少なくとも一つの層はシリコン・ゲルマニウム（ＳｉＧｅ）で形成される。別の対応において、多層エピタキシャル層の少なくとも一つの層はシリコンカーバイド（ＳｉＣ）で形成される。いくつかの態様によれば、第１のエピタキシャル層は導電型不純物を具備しない。
【００１７】
さらなる態様は半導体を形成するための方法に関連する。方法は、ソース領域およびドレイン領域上に半導体基板を形成することを具備する。半導体基板は第１の結晶を具備する。方法はまた半導体基板上に第２の結晶のエピタキシャル層を形成することを具備する。第１の結晶は第１の格子定数を有し、そして、第２の結晶は第２の格子定数を有する。
【００１８】
一態様において、エピタキシャルを形成することは、積層エピタキシャル層を形成することを具備する。別の対応において、エピタキシャル層を形成することはスペースおよびゲート電極に接触しない第１のエピタキシャル層を形成することを具備する。さらなる態様によれば、エピタキシャル層を形成することは、導電型不純物を具備しない第１のエピタキシャル層を形成することを具備する。
【００１９】
いくつかの態様によれば、エピタキシャル層を形成することは、第１のエピタキシャルおよび第２のエピタキシャルを形成することを具備し、ここにおいて、第１のエピタキシャル層は、第２のエピタキシャル層の導電型不純物よりも少ない導電型不純物を有する。他の態様において、エピタキシャルを形成することは、第１のエピタキシャル層および第２のエピタキシャルを形成することを具備し、ここにおいて、第２のエピタキシャル層は、導電型不純物を具備し、かつ、Ｓｉチャネルに接触し、そして、エクステンション領域はエピタキシャル層の堆積前にインプラントされる。
【００２０】
方法はまたエピタキシャル層を形成する前にエクステンション領域およびハロー領域を形成することを含む。一態様において、エピタキシャル層を形成することはエピタキシャル層をシリコン・ゲルマニウム（ＳｉＧｅ）で形成することを具備する。別の態様において、エピタキシャル層を形成することはエピタキシャル層をシリコンカーバイド（ＳｉＣ）で形成することを具備する。
【００２１】
別の態様は半導体デバイスを製造するための方法に関連する。方法はソース領域およびドレイン領域上に半導体基板を形成することを具備し、半導体基板は第１の結晶で形成される。方法はまたエクステンション領域をインプラントすること、および、エクステンション領域およびハロー領域を形成することを含む。さらに、方法は、半導体基板上に第１のエピタキシャル層を形成することを含み、第１のエピタキシャル層はスペーサまたはゲート電極に接触しない。方法はまたＳｉチャネルに接触する第２のエピタキシャル層を形成することを含む。第２のエピタキシャル層は、第１のエピタキシャル層の導電型不純物よりも多くの導電型不純物を有し、ここにおいて、第１のエピタキシャル層および第２のエピタキシャル層の少なくとも一つは、第１の結晶の格子定数と異なる格子定数を有する第２の結晶で形成される。一態様において、第１のエピタキシャル層は第１の格子定数を有し、そして、第２のエピタキシャル層は第２の格子定数を有し、ここにおいて、第１の格子定数は第２の格子定数と異なる。
【００２２】
これから図面を参照してさまざまな態様が説明される。以下の記述において、一つまたは複数の態様の徹底的な理解を提供するために、多数の具体的な詳細が説明の目的のために示される。明らかであろうが、これらの具体的な詳細なしにさまざまな態様が実施されうる。他の例では、一つまたは複数の態様の記述を容易にするために、既知の構造およびデバイスがブロック図の形で示される。
【００２３】
図１に戻ると、図１Ａから１Ｃは、従来の後ｅＳｉＧｅプロセスを利用する半導体デバイス１００を製造するための方法の断面図を示す。図１Ａに示されるように、半導体基板１０２上では、ｎ型トランジスタ１０６（例えば、負チャネル電界効果トランジスタ（ＮＦＥＴ））を形成するためのｎ型トランジスタ領域１０４は、ｐ型トランジスタ１１０（例えば正チャネル電界効果トランジスタ（ＮＦＥＴ））を形成するためのｐ型トランジスタ領域１０８から分離されている。分離は素子分離領域１１２の形成によって生成される。ｎ型トランジスタ領域１０４内には、ゲート絶縁膜１１４、ゲート電極１１６、およびサイドウォール１１８が形成される。ｐ型トランジスタ領域１０８内には、ゲート絶縁膜１２０、ゲート電極１２２、およびサイドウォール１２４が形成される。示されるように、エクステンション／ｅＳｉＧｅスペーサ堆積１２６がある。ゲートサイドウォール上に材料を堆積した後、材料の膜はＲＩＥ（Reactive Ion Etching）法によってエッチングされ、これはゲートサイドウォールが形成される結果になる。ｐ型トランジスタ領域１０８上にはエクステンション／ハローイオンの注入がある。
【００２４】
図１Ｂに示されるように、ゲート電極１２２およびサイドウォール１２４をマスクに用いて、半導体基板１０２のｐ型トランジスタ領域１０８をエッチングすることにより、トレンチ１２８またはリセスが形成される。エッチングはｎ型トランジスタ領域１０４に達しないように行われる。より詳細には、例えば、エッチングは、半導体基板１０２のｎ型トランジスタ領域１０４内にリソグラフィ法を用いてレジストを形成した後に行われる。
【００２５】
図１Ｃに示されるように、例えば、ＳｉＧｅ結晶などの結晶が、トレンチ１２８内に露出した半導体基板１０２の表面をベースにしてエピタキシャル成長され、これによりｐ型トランジスタ領域１０８内にエピタキシャル結晶層１３０を形成する。シリコンナイトライド（ＳｉＮ）ＲＩＥとすることもできる。さらに、ｎ型トランジスタ領域１０４上のハローインプラントとすることもできる。
【００２６】
図２は、従来のバッファ層プロセスを利用して形成された半導体デバイスの部分の断面図を示す。半導体デバイスの示された部分は、一態様による、ＰＦＥＴ２００を表している。ＰＦＥＴ２００は、半導体基板上に形成されたゲート電極２０２およびサイドウォール２０４を具備する。バッファ層２０６およびエピタキシャル結晶層２０８もまた示されている。
【００２７】
エピタキシャル結晶層２０８内で高Ｂ濃度ｅ-ＳｉＧｅおよび高Ｇｅ濃度とすることができる。さらに、ｅＳｉＧｅバッファ層２０６はＢ原子２１０が拡散するのを抑制し、これはよいＶｔｈロールオフを有することができる。ｅＳｉＧｅバッファ層２０６（Ｂはドープされていない）は低いＧｅ濃度を有することができる。ｅＳｉＧｅバッファ層２０６は低いＧｅ濃度を有し、これは高いＧｅ濃度によって引き起こされるＳｉＧｅ転移を軽減するのに役立つ。
【００２８】
図１Ａ−１Ｃおよび２に示された従来のプロセスは、ｅＳｉＧｅ成長前にインプラントされたエクステンション領域と、ＢドープドＳｉＧｅ層との間の接続を妨げることができる。これは、図３に示されるように、エクステンション領域とｅＳｉＧｅ Ｂドープド層との間に高抵抗領域を誘発する。したがって、抵抗を低減するために、ｅＳｉＧｅ成長後に、追加のインプラントが必要となる。しかしながら、インプラント深さはＳｉＧｅ充填深さによって影響されるので、追加のインプラントはＶｔｈ変動を悪化させる。
【００２９】
図３は、ｅＳｉＧｅバッファ層プロセスの構造を示している半導体デバイスの部分を示す。半導体デバイスの示された部分は、例えば、ＰＦＥＴ３００である。ＰＦＥＴ３００は半導体基板上に形成されたゲート電極３０２およびサイドウォール３０４を具備する。バッファ層３０６およびエピタキシャル結晶層３０８もまた示されている。バッファ層３０６は低Ｇｅ濃度のｅＳｉＧｅバッファ層（Ｂはドープされていない）とすることができる。エクステンション領域３１０およびハロー領域３１２は先に述べたように形成される。
【００３０】
円３１２内に示されるように、高抵抗領域が形成される。したがって、バッファ層プロセスと組み合わせた後ｅＳｉＧｅは、抵抗を低減するために、ｅＳｉＧｅ成長後に追加のインプラントの必要性を生じさせることができる。しかしながら、インプラントはＶth変動を悪化させる。開示された態様は、後ｅＳｉＧｅがバッファ層プロセスと実質的に同時に利用されたときに生じる問題を克服できる。
【００３１】
図４は、一態様による、後ｅＳｉＧｅのための改善されたｅＳｉＧｅ構造を利用する半導体デバイスの一部分の断面表示を示す。半導体デバイスの一部分はＰＦＥＴ部分４００とすることができる。ＰＦＥＴ部分４００は半導体基板上に形成されたゲート電極４０２およびサイドウォール４０４を具備する。
【００３２】
多層エピタキシャル層４０６もまた示されている。多層エピタキシャル層４０６は第１のエピタキシャル層４０８および第２のエピタキシャル層４１０を具備する。一態様によれば、第１のエピタキシャル層４０８はバッファ層とすることができ、そして、第２のエピタキシャル層４１０はエピタキシャル結晶層とすることができる。
【００３３】
円４１２で示されるように、第１のエピタキシャル層４０８（またはバッファ層）は低くされる。低くされたバッファ層は、エクステンション領域とｅＳｉＧｅ Ｂドープド層との間の接続を形成するためのスペースを与える。バッファ層は、Ｂ拡散抑制およびｅＳｉＧｅ成長に関して、チャネル領域およびエクステンション領域に隣接する必要はない。
【００３４】
いくつかの態様によれば、第１のエピタキシャル層４０８は、スペーサおよびゲート電極に接触しないように形成することができる。いくつかの態様に従えば、第１のエピタキシャル層４０８の第１の導電型不純物は、第２のエピタキシャル層４１０の第２の導電型不純物よりも少ない。いくつかの態様においては、第１のエピタキシャル層４０８は導電型不純物を具備しない。
【００３５】
いくつかの態様によれば、半導体基板はソース領域およびドレイン領域上に形成することができる。半導体基板は第１の格子定数を有する第１の結晶で形成することができる。多層エピタキシャル４０６は第２の格子定数を有する第２の結晶で形成することができる。いくつかの態様に従えば、第１の格子定数は第２の格子定数と異なる。
【００３６】
多層エピタキシャル４０６は、いくつかの態様によれば、積層エピタキシャル層を具備することができる。第２のエピタキシャル４１０はＳｉチャネルに接触できる。エクステンション領域４１４はエピタキシャル層の堆積前にインプラントされることができる。いくつかの態様によれば、エクステンション領域４１４およびハロー領域４１６は多層エピタキシャル層４０６が形成される前に形成される。いくつかの態様に従えば、多層エピタキシャル層４０６はＳｉＧｅで形成される。いくつかの態様によれば、エピタキシャル層はシリコンカーバイド（ＳｉＣ）で形成される。
【００３７】
開示された態様の半導体デバイスは半導体基板上の多層構造を具備することができる。一態様によれば、半導体基板はバルクＳｉ基板である。多層構造の一つまたは複数の層は、プラズマエンハスト化学気相成長（ＰＥＣＶＤ）、低圧化学気相成長（ＬＰＣＶＤ）、高圧化学気相成長（ＨＰＣＶＤ）などの化学気相成長（ＣＶＤ）により形成することができる。
【００３８】
多層構造はＮ層を含むことができ、ここで、Ｎは整数であり、２以上である。一実施形態において、多層構造は、半導体基板上の第１の層または最下層、第１の層上の第２の層または中間層、および、第２の層上の第３の層または最上層を含む。
【００３９】
多層構造の一つまたは複数の層は、酸化シリコンなどの酸化物、窒化シリコン、シリコンリッチナイトライド、酸素リッチシリコンナイトライドなどの窒化物を含む誘電体材料を含むことができる。一実施形態によれば、第１の層はシリコン・ゲルマニウム（ＳｉＧｅ）を含む。いくつかの実施形態によれば、第２の層はシリコンを含む。例えば、ＳｉＧｅ層はシリコン基板上に成長させることができ、そして、シリコン層はＳｉＧｅ層上に成長させることができる。ＳｉＧｅ層はプロセス後半の酸化中に絶縁膜に変わる。
【００４０】
多層構造の複数の層の厚さは異なっていても構わなく、そして、複数の層は製造される半導体デバイスの所望の要求に依存して独立して適切な厚さを有する。一実施形態において、第２の層の厚さは、約１０ｎｍ以上かつ約１００ｎｍ以下である。別の実施形態において、第２の層の厚さは、約１５ｎｍ以上かつ約８０ｎｍ以下である。さらに別の実施形態において、第２の層の厚さは、約２０ｎｍ以上かつ約６０ｎｍ以下である。さらにまた別の実施形態において、第２の層の厚さは、約３０ｎｍである。
【００４１】
一実施形態において、第３の層の厚さは、約５ｎｍ以上かつ約１００ｎｍ以下である。別の実施形態において、第３の層の厚さは、約７ｎｍ以上かつ約６０ｎｍ以下である。さらに別の実施形態において、第３の層の厚さは、約１０ｎｍ以上かつ約４０ｎｍ以下である。さらにまた別の実施形態において、第２の層の厚さは、約１４ｎｍである。
【００４２】
多層構造のＮ番目の層または最上層はキャップ層になることができる。Ｎ番目の層はその次のプロセスにおいて化学的機械的研磨（ＣＭＰ）ストッパ層として働く。Ｎ番目の層は、酸化シリコンなどの酸化物、窒化シリコン、シリコンリッチナイトライドおよび酸素リッチシリコンナイトライドなどの窒化物を含む誘電体材料を含むことができる。Ｎ番目の層は、ＰＥＣＶＤ、ＬＰＣＶＤ、ＨＰＣＶＤなどのＣＶＤによって形成することができる。
【００４３】
半導体基板および多層構造の部分は、任意の適切な技術、例えば、エッチングによって除去することができる。半導体基板および多層構造の部分は、半導体デバイスの他の構成要素を実質的に損傷せず、および／または、除去しない任意の適切なエッチャントに、半導体基板および多層構造を接触させることによって除去することができる。適切なプロセスおよびエッチングの試薬の選択は、例えば、半導体基板および多層構造の材料、フィンの幅および高さ、製造される半導体デバイスの所望の要求などに依存する。
【００４４】
多層構造は、第１の層（または最下層）とＮ番目の層（または最上層）との間に、一つまたは複数の中間層を有することができる。少なくとも一つの中間層は、半導体基板を横切って実質的に均一な厚さを有することができる。中間層は、ＰＥＣＶＤ、ＬＰＣＶＤ、ＨＰＣＶＤなどのＣＶＤによって形成することができる。
【００４５】
図５は、一態様による、層構造５００の断面の写真を示す。抵抗は、エクステンション領域とｅＳｉＧｅ Ｂドープド層との間を接続することによって、（従来のプロセスと比べて）劇的に低減することができる。開示された態様のプロセスは、追加のインプラントを必要としないので、変動を非常に小さくできる。ライン５０２は第１の層５０４と第２の層５０６との間の境界を示す。第２の層５０６はエクステンション領域５０８に接続している。
【００４６】
図６は、一態様による、半導体を形成するための方法６００を示す。方法６００は、ソース領域およびドレイン領域上に半導体基板が形成されたときに、６０２から開始する。半導体基板は第１の結晶を具備する。６０４で、エピタキシャル層が形成される。エピタキシャル層は多層エピタキシャル層とすることができる。エピタキシャル層は第２の結晶で形成される。半導体基板の第１の結晶は第１の格子定数を有し、そして、第２のエピタキシャル層は第２の格子定数を有する。いくつかの態様によれば、第１の格子定数は第２の格子定数と異なる。また、方法６００は、（６０４で）エピタキシャル層を形成する前に、６０６で、エクステンション領域およびハロー領域を形成することも含むことができる。
【００４７】
一態様において、エピタキシャル層を形成することは、エピタキシャル層をＳｉＧｅで形成することを具備する。別の対応において、エピタキシャル層を形成することは、エピタキシャル層をＳｉＣで形成することを具備する。例えば、第１の層はＳｉＧｅで形成することができ、そして、第２の層はＳｉＣで形成することができる。しかしながら、別の例において、第１の層はＳｉＣで形成することができ、そして、第２の層はＳｉＧｅで形成することができる。いくつかの態様によれば、他の組合せもまた可能である。
【００４８】
６０４で、エピタキシャル層を形成することは、積層エピタキシャル層を形成することを含むことができる。一態様によれば、積層エピタキシャル層は、多層積層エピタキシャル層とすることができる。
【００４９】
いくつかの態様に従えば、６０４で、エピタキシャル層を形成することは、スペーサまたはゲート電極に接触しない第１のエピタキシャル層を形成することを含む。別の態様において、第１のエピタキシャル層は導電型不純物を具備しない。
【００５０】
いくつかの態様によれば、６０４で、エピタキシャル層を形成することは、第１のエピタキシャル層および第２のエピタキシャル層を形成することを具備する。第１のエピタキシャル層は、第２のエピタキシャル層の導電型不純物よりも少ない導電型不純物を有する。いくつかの態様において、６０４で、エピタキシャル層を形成することは、第１のエピタキシャル層および第２のエピタキシャル層を形成することを具備し、ここにおいて、第２のエピタキシャル層は、導電型不純物を具備し、かつ、Ｓｉチャネルに接触し、そして、エピタキシャル層の堆積前にエクステンション領域はインプラントされる。
【００５１】
図７は、一態様による、半導体デバイスを製造するための方法７００を示す。方法７００は、ソース領域およびドレイン領域上に半導体基板が形成されたときに、７０２から開始する。半導体基板は第１の結晶で形成することができる。７０４で、エクステンション領域はインプラントされ、そして、７０６で、エクステンション領域と、ハロー領域とが形成される。
【００５２】
７０８で、スペーサまたはゲート電極に接触しない第１のエピタキシャル層が形成される。７１０で、Ｓｉチャネルに接触する第２のエピタキシャル層が形成される。第２のエピタキシャル層は、第１のエピタキシャル層の導電型不純物よりも多くの導電型不純物を持つことができる。第１のエピタキシャルおよび第２のエピタキシャル層の少なくとも一つは、半導体基板の第１の結晶の結晶格子と異なる結晶格子を有する第２の結晶で形成される。
【００５３】
いくつかの態様に従えば、第１のエピタキシャル層は第１の格子定数を有し、そして、第２のエピタキシャル層は第２の格子定数を有し、ここにおいて、第１の格子定数は第２の格子定数と異なる。
【００５４】
ここに開示されたさまざまな態様は、後エピタキシャル成長シリコン・ゲルマニウムプロセスを提供し、これはエクステンションおよびハローのインプラント前に、ソース領域および／またはドレイン領域にＳｉＧｅを形成する。スペースは、サイドウォール領域でバッファ層を低くすることによって生成される。スペースは、エクステンション領域とＢドープドＳｉＧｅ層とを接続するために利用される。
【００５５】
与えられた特質に対しての任意の数または数値範囲に関して、一つの範囲からの数またはパラメータと、同じ特質に対しての異なる範囲からの別の数またはパラメータとを組み合わせて、ある数値範囲を生成しても構わない。
【００５６】
実施形態以外や示されていない、明細書および特許請求の範囲内で用いられた、全ての数、値、および／または、材料の量、反応、条件などに言及した表現は、全ての場合において用語「約」で修正されると理解する。
【００５７】
説明の簡単のために、方法はひと続きのブロックとして示されて説明されているが、開示された態様はブロックの数や順番によって限定されない。なぜなら、いくつかのブロックは、明細書に述べられたのとは異なる順、および／または、他のブロックと実質的に同時に起こり得るからである。さらに、明細書に述べられた方法を実施するために全ての示されたブロックが必ずしも必要であるわけではない。
【００５８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【技術分野】
【０００１】
以下の記載は、一般に、半導体、および半導体デバイスを製造するために後埋め込みシリコン・ゲルマニウム（ｅ-ＳｉＧｅ）プロセスを用いた方法に関する。
【背景技術】
【０００２】
トランジスタ設計が改良および発展するにつれて、異なるタイプのトランジスタの数が増加し続けている。マルチゲートフィン電界効果トランジスタ（例えば、フィンＦＥＴ）は、プレーナーＦＥＴを越える高速な駆動電流および低減化されたショートチャネル効果を有する微細化されたデバイスを提供するために開発されている。マルチゲート電界効果トランジスタの例はダブルゲートフィンＦＥＴおよびトリゲートフィンＦＥＴを含む。ダブルゲートフィンＦＥＴは、チャネル領域が薄い半導体フィン内に形成されたＦＥＴである。ソースおよびドレイン領域は、チャネル領域の両側のフィンの対向する端部内に形成されている。ゲートは薄い半導体フィンの各側面上に形成され、場合によっては、チャネル領域に対応する領域の、フィンの上部または下部にも形成される。トリゲートフィンＦＥＴは、ダブルゲートフィンＦＥＴの構造と同様の構造を有する。とはいえ、上面および対向するサイドウォールを含む三つの面上にゲートが形成されるように、トリゲートフィンＦＥＴのフィン幅および高さはほぼ等しい。チャネルが十分に空乏化されて残り、そして、トリゲートフィンＦＥＴの三次元電界効果がプレーナーＦＥＴを越える大きな駆動電流および低減化されたショートチャネル効果を与えるように、高さの幅に対する比は一般には３：２から２：３の範囲内にある。
【０００３】
正チャネル電界効果トランジスタ（ＰＦＥＴ）特性を高め、そして、特性変動を低減しようとして、エクステンションおよびハロー（halo）のインプラントの前に、後埋め込みシリコン・ゲルマニウム（ＳｉＧｅ）がソース領域および／またはドレイン領域に形成される。より高いＧｅ濃度を得ようとして、またはＢドープドｅ-ＳｉＧｅからのＢの拡散を抑制しようとして、バッファ層ｅ-ＳｉＧｅプロセスが用いられている。しかしながら、バッファ層はエクステンション領域とＢドープドＳｉＧｅ層との間の接続を妨げるので、後ｅＳｉＧｅプロセスおよびバッファ層プロセスは理想ではない。したがって、エクステンション領域とＢドープドＳｉＧｅ層との間には高抵抗領域が生じる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
エピタキシャル層を具備する半導体構造、エピタキシャル層を具備する半導体の形成方法またはエピタキシャル層を具備する半導体デバイスの改良を図ること。
【課題を解決するための手段】
【０００５】
実施形態の半導体構造は、第１の格子定数を具備する第１の結晶を具備する半導体基板と、前記半導体基板上に形成され、第２の格子定数を具備する第２の結晶を具備する多層エピタキシャル層とを具備する。前記第１の格子定数は、前記第２の格子定数と異なる。前記多層エピタキシャル層は、第１のエピタキシャル層および第２のエピタキシャル層を具備する。前記第１のエピタキシャル層の第１の導電型不純物は、前記第２のエピタキシャル層の第２の導電型不純物よりも少ない。
【０００６】
実施形態の半導体の形成方法は、ソース領域およびドレイン領域上に、第１の結晶を具備する半導体基板を形成すること、前記半導体基板上に、第２の結晶のエピタキシャル層を形成することを具備する。前記第１の結晶は第１の格子定数を有し、前記第２の結晶は第２の格子定数を有する。
【０００７】
実施形態の半導体装置の製造方法は、ソース領域およびドレイン領域上に、第１の結晶を具備する半導体基板を形成すること、および、前記半導体基板上に、第２の結晶のエピタキシャル層を形成することを具備する。前記第１の結晶は第１の格子定数を有し、前記第２の結晶は第２の格子定数を有する。
【図面の簡単な説明】
【０００８】
【図１Ａ】図１Ａは、従来の後ｅＳｉＧｅプロセスを利用する半導体デバイスを製造するための方法の断面図を示す。
【図１Ｂ】図１Ｂは、図１Ａに続く従来の後ｅＳｉＧｅプロセスを利用する半導体デバイスを製造するための方法の断面図を示す。
【図１Ｃ】図１Ｃは、図１Ｂに続く従来の後ｅＳｉＧｅプロセスを利用する半導体デバイスを製造するための方法の断面図を示す。
【図２】図２は、従来のバッファ層プロセスを利用して形成された半導体デバイスの部分の断面図を示す。
【図３】図３は、ｅＳｉＧｅバッファ層プロセスの構造を示している半導体デバイスの部分を示す。
【図４】図４は、一態様による、後ｅＳｉＧｅのための改善されたｅＳｉＧｅ構造を利用する半導体デバイスの一部分の断面表示を示す。
【図５】図５は、一態様による、層構造の断面の写真を示す。
【図６】図６は、一態様による、半導体を形成するための方法を示す。
【図７】図７は、一態様による、半導体デバイスを製造するための方法を示す。
【発明を実施するための形態】
【０００９】
対象イノベーションは、エピタキシャル層が形成される前にエクステンション領域およびハロー領域が形成される半導体デバイスを形成するための後埋め込みシリコン・ゲルマニウム（ｅ-ＳｉＧｅ）プロセスを提供する。さらに、開示された態様は生成されるスペースを提供し、ここにおいて、スペースは、ｅＳｉＧｅ成長前にインプラントされたエクステンション領域とＢドープドＳｉＧｅ層との間の接続を提供するために利用される。スペースは、半導体デバイスのサイドウォール領域でバッファ層を低くすることにより生成することができる。
【００１０】
開示された態様は、正チャネル電界効果トランジスタ（ＰＦＥＴ）特性を高めることができる。後ｅ-ＳｉＧｅプロセスは、エクステンションおよびハローのインプラント前にソース領域および／またはドレイン領域に形成されたＳｉＧｅを具備する。後ｅ-ＳｉＧｅプロセスは、ＰＦＥＴ特性を高め、そして、変動を低減することができる。特性増大はそこにハローインプラントによる応力緩和がない結果である。特性変動の軽減は、ｅ-ＳｉＧｅ形成後にそこにエクステンション・インプラントがない結果である。
【００１１】
さらに、バッファ層ｅ-ＳｉＧｅプロセスは、より高いＧｅ濃度を得るため、および／または、Ｂドープドｅ-ＳｉＧｅ層からのＢの拡散を抑制するために、利用される。高いＢ濃度はショートチャネル効果を悪化させるので、バッファ層はノンドープである。後ｅ-ＳｉＧｅプロセスとバッファ層ｅ-ＳｉＧｅプロセスとを結合すると（または実質的に同時に利用すると）、エクステンション領域とｅ-ＳｉＧｅメインＢドープド層とはノンドープバッファ層が原因で結合されていないので、抵抗を軽減するために、ｅ-ＳｉＧｅ層形成後に追加のインプラントが必要となる。この余分なインプラントは、後ｅ-ＳｉＧｅの利益である変動の軽減を失わせる。
【００１２】
開示された態様は、後ｅ-ＳｉＧｅおよびバッファ層ｅ-ＳｉＧｅプロセスの前述した欠陥を克服する。開示された態様は、サイドウォール領域でバッファ層を低くすることにより、ｅＳｉＧｅ成長前にインプラントされたエクステンション領域とＢドープドＳｉＧｅ層との間の接続を提供するためのスペースを提供する。
【００１３】
一態様は、半導体基板と、半導体基板上に形成された多層エピタキシャル層とを具備する半導体構造に関連する。半導体基板は、第１の格子定数を有する第１の結晶を具備する。多層エピタキシャル層は、第２の格子定数を有する第２の結晶を具備する。第１の格子定数は第２の格子定数と異なる。多層エピタキシャル層は、第１のエピタキシャル層および第２のエピタキシャル層を具備する。第１のエピタキシャル層の第１導電型不純物は、第２のエピタキシャル層の第２導電型不純物よりも少ない。
【００１４】
一態様において、第１のエピタキシャル層はスペースおよびゲート電極に接触しない。別の対応において、多層エピタキシャル層は、多層積層エピタキシャル層を具備する。さらになる態様において、第２のエピタキシャル層はＳｉチャネルに接触する。
【００１５】
半導体構造はまた多層エピタキシャル層の堆積前にインプラントされたエクステンション領域を具備する。ある態様において、エクステンション領域およびハロー領域は多層エピタキシャル層が形成される前に形成される。
【００１６】
一態様において、多層エピタキシャル層の少なくとも一つの層はシリコン・ゲルマニウム（ＳｉＧｅ）で形成される。別の対応において、多層エピタキシャル層の少なくとも一つの層はシリコンカーバイド（ＳｉＣ）で形成される。いくつかの態様によれば、第１のエピタキシャル層は導電型不純物を具備しない。
【００１７】
さらなる態様は半導体を形成するための方法に関連する。方法は、ソース領域およびドレイン領域上に半導体基板を形成することを具備する。半導体基板は第１の結晶を具備する。方法はまた半導体基板上に第２の結晶のエピタキシャル層を形成することを具備する。第１の結晶は第１の格子定数を有し、そして、第２の結晶は第２の格子定数を有する。
【００１８】
一態様において、エピタキシャルを形成することは、積層エピタキシャル層を形成することを具備する。別の対応において、エピタキシャル層を形成することはスペースおよびゲート電極に接触しない第１のエピタキシャル層を形成することを具備する。さらなる態様によれば、エピタキシャル層を形成することは、導電型不純物を具備しない第１のエピタキシャル層を形成することを具備する。
【００１９】
いくつかの態様によれば、エピタキシャル層を形成することは、第１のエピタキシャルおよび第２のエピタキシャルを形成することを具備し、ここにおいて、第１のエピタキシャル層は、第２のエピタキシャル層の導電型不純物よりも少ない導電型不純物を有する。他の態様において、エピタキシャルを形成することは、第１のエピタキシャル層および第２のエピタキシャルを形成することを具備し、ここにおいて、第２のエピタキシャル層は、導電型不純物を具備し、かつ、Ｓｉチャネルに接触し、そして、エクステンション領域はエピタキシャル層の堆積前にインプラントされる。
【００２０】
方法はまたエピタキシャル層を形成する前にエクステンション領域およびハロー領域を形成することを含む。一態様において、エピタキシャル層を形成することはエピタキシャル層をシリコン・ゲルマニウム（ＳｉＧｅ）で形成することを具備する。別の態様において、エピタキシャル層を形成することはエピタキシャル層をシリコンカーバイド（ＳｉＣ）で形成することを具備する。
【００２１】
別の態様は半導体デバイスを製造するための方法に関連する。方法はソース領域およびドレイン領域上に半導体基板を形成することを具備し、半導体基板は第１の結晶で形成される。方法はまたエクステンション領域をインプラントすること、および、エクステンション領域およびハロー領域を形成することを含む。さらに、方法は、半導体基板上に第１のエピタキシャル層を形成することを含み、第１のエピタキシャル層はスペーサまたはゲート電極に接触しない。方法はまたＳｉチャネルに接触する第２のエピタキシャル層を形成することを含む。第２のエピタキシャル層は、第１のエピタキシャル層の導電型不純物よりも多くの導電型不純物を有し、ここにおいて、第１のエピタキシャル層および第２のエピタキシャル層の少なくとも一つは、第１の結晶の格子定数と異なる格子定数を有する第２の結晶で形成される。一態様において、第１のエピタキシャル層は第１の格子定数を有し、そして、第２のエピタキシャル層は第２の格子定数を有し、ここにおいて、第１の格子定数は第２の格子定数と異なる。
【００２２】
これから図面を参照してさまざまな態様が説明される。以下の記述において、一つまたは複数の態様の徹底的な理解を提供するために、多数の具体的な詳細が説明の目的のために示される。明らかであろうが、これらの具体的な詳細なしにさまざまな態様が実施されうる。他の例では、一つまたは複数の態様の記述を容易にするために、既知の構造およびデバイスがブロック図の形で示される。
【００２３】
図１に戻ると、図１Ａから１Ｃは、従来の後ｅＳｉＧｅプロセスを利用する半導体デバイス１００を製造するための方法の断面図を示す。図１Ａに示されるように、半導体基板１０２上では、ｎ型トランジスタ１０６（例えば、負チャネル電界効果トランジスタ（ＮＦＥＴ））を形成するためのｎ型トランジスタ領域１０４は、ｐ型トランジスタ１１０（例えば正チャネル電界効果トランジスタ（ＮＦＥＴ））を形成するためのｐ型トランジスタ領域１０８から分離されている。分離は素子分離領域１１２の形成によって生成される。ｎ型トランジスタ領域１０４内には、ゲート絶縁膜１１４、ゲート電極１１６、およびサイドウォール１１８が形成される。ｐ型トランジスタ領域１０８内には、ゲート絶縁膜１２０、ゲート電極１２２、およびサイドウォール１２４が形成される。示されるように、エクステンション／ｅＳｉＧｅスペーサ堆積１２６がある。ゲートサイドウォール上に材料を堆積した後、材料の膜はＲＩＥ（Reactive Ion Etching）法によってエッチングされ、これはゲートサイドウォールが形成される結果になる。ｐ型トランジスタ領域１０８上にはエクステンション／ハローイオンの注入がある。
【００２４】
図１Ｂに示されるように、ゲート電極１２２およびサイドウォール１２４をマスクに用いて、半導体基板１０２のｐ型トランジスタ領域１０８をエッチングすることにより、トレンチ１２８またはリセスが形成される。エッチングはｎ型トランジスタ領域１０４に達しないように行われる。より詳細には、例えば、エッチングは、半導体基板１０２のｎ型トランジスタ領域１０４内にリソグラフィ法を用いてレジストを形成した後に行われる。
【００２５】
図１Ｃに示されるように、例えば、ＳｉＧｅ結晶などの結晶が、トレンチ１２８内に露出した半導体基板１０２の表面をベースにしてエピタキシャル成長され、これによりｐ型トランジスタ領域１０８内にエピタキシャル結晶層１３０を形成する。シリコンナイトライド（ＳｉＮ）ＲＩＥとすることもできる。さらに、ｎ型トランジスタ領域１０４上のハローインプラントとすることもできる。
【００２６】
図２は、従来のバッファ層プロセスを利用して形成された半導体デバイスの部分の断面図を示す。半導体デバイスの示された部分は、一態様による、ＰＦＥＴ２００を表している。ＰＦＥＴ２００は、半導体基板上に形成されたゲート電極２０２およびサイドウォール２０４を具備する。バッファ層２０６およびエピタキシャル結晶層２０８もまた示されている。
【００２７】
エピタキシャル結晶層２０８内で高Ｂ濃度ｅ-ＳｉＧｅおよび高Ｇｅ濃度とすることができる。さらに、ｅＳｉＧｅバッファ層２０６はＢ原子２１０が拡散するのを抑制し、これはよいＶｔｈロールオフを有することができる。ｅＳｉＧｅバッファ層２０６（Ｂはドープされていない）は低いＧｅ濃度を有することができる。ｅＳｉＧｅバッファ層２０６は低いＧｅ濃度を有し、これは高いＧｅ濃度によって引き起こされるＳｉＧｅ転移を軽減するのに役立つ。
【００２８】
図１Ａ−１Ｃおよび２に示された従来のプロセスは、ｅＳｉＧｅ成長前にインプラントされたエクステンション領域と、ＢドープドＳｉＧｅ層との間の接続を妨げることができる。これは、図３に示されるように、エクステンション領域とｅＳｉＧｅ Ｂドープド層との間に高抵抗領域を誘発する。したがって、抵抗を低減するために、ｅＳｉＧｅ成長後に、追加のインプラントが必要となる。しかしながら、インプラント深さはＳｉＧｅ充填深さによって影響されるので、追加のインプラントはＶｔｈ変動を悪化させる。
【００２９】
図３は、ｅＳｉＧｅバッファ層プロセスの構造を示している半導体デバイスの部分を示す。半導体デバイスの示された部分は、例えば、ＰＦＥＴ３００である。ＰＦＥＴ３００は半導体基板上に形成されたゲート電極３０２およびサイドウォール３０４を具備する。バッファ層３０６およびエピタキシャル結晶層３０８もまた示されている。バッファ層３０６は低Ｇｅ濃度のｅＳｉＧｅバッファ層（Ｂはドープされていない）とすることができる。エクステンション領域３１０およびハロー領域３１２は先に述べたように形成される。
【００３０】
円３１２内に示されるように、高抵抗領域が形成される。したがって、バッファ層プロセスと組み合わせた後ｅＳｉＧｅは、抵抗を低減するために、ｅＳｉＧｅ成長後に追加のインプラントの必要性を生じさせることができる。しかしながら、インプラントはＶth変動を悪化させる。開示された態様は、後ｅＳｉＧｅがバッファ層プロセスと実質的に同時に利用されたときに生じる問題を克服できる。
【００３１】
図４は、一態様による、後ｅＳｉＧｅのための改善されたｅＳｉＧｅ構造を利用する半導体デバイスの一部分の断面表示を示す。半導体デバイスの一部分はＰＦＥＴ部分４００とすることができる。ＰＦＥＴ部分４００は半導体基板上に形成されたゲート電極４０２およびサイドウォール４０４を具備する。
【００３２】
多層エピタキシャル層４０６もまた示されている。多層エピタキシャル層４０６は第１のエピタキシャル層４０８および第２のエピタキシャル層４１０を具備する。一態様によれば、第１のエピタキシャル層４０８はバッファ層とすることができ、そして、第２のエピタキシャル層４１０はエピタキシャル結晶層とすることができる。
【００３３】
円４１２で示されるように、第１のエピタキシャル層４０８（またはバッファ層）は低くされる。低くされたバッファ層は、エクステンション領域とｅＳｉＧｅ Ｂドープド層との間の接続を形成するためのスペースを与える。バッファ層は、Ｂ拡散抑制およびｅＳｉＧｅ成長に関して、チャネル領域およびエクステンション領域に隣接する必要はない。
【００３４】
いくつかの態様によれば、第１のエピタキシャル層４０８は、スペーサおよびゲート電極に接触しないように形成することができる。いくつかの態様に従えば、第１のエピタキシャル層４０８の第１の導電型不純物は、第２のエピタキシャル層４１０の第２の導電型不純物よりも少ない。いくつかの態様においては、第１のエピタキシャル層４０８は導電型不純物を具備しない。
【００３５】
いくつかの態様によれば、半導体基板はソース領域およびドレイン領域上に形成することができる。半導体基板は第１の格子定数を有する第１の結晶で形成することができる。多層エピタキシャル４０６は第２の格子定数を有する第２の結晶で形成することができる。いくつかの態様に従えば、第１の格子定数は第２の格子定数と異なる。
【００３６】
多層エピタキシャル４０６は、いくつかの態様によれば、積層エピタキシャル層を具備することができる。第２のエピタキシャル４１０はＳｉチャネルに接触できる。エクステンション領域４１４はエピタキシャル層の堆積前にインプラントされることができる。いくつかの態様によれば、エクステンション領域４１４およびハロー領域４１６は多層エピタキシャル層４０６が形成される前に形成される。いくつかの態様に従えば、多層エピタキシャル層４０６はＳｉＧｅで形成される。いくつかの態様によれば、エピタキシャル層はシリコンカーバイド（ＳｉＣ）で形成される。
【００３７】
開示された態様の半導体デバイスは半導体基板上の多層構造を具備することができる。一態様によれば、半導体基板はバルクＳｉ基板である。多層構造の一つまたは複数の層は、プラズマエンハスト化学気相成長（ＰＥＣＶＤ）、低圧化学気相成長（ＬＰＣＶＤ）、高圧化学気相成長（ＨＰＣＶＤ）などの化学気相成長（ＣＶＤ）により形成することができる。
【００３８】
多層構造はＮ層を含むことができ、ここで、Ｎは整数であり、２以上である。一実施形態において、多層構造は、半導体基板上の第１の層または最下層、第１の層上の第２の層または中間層、および、第２の層上の第３の層または最上層を含む。
【００３９】
多層構造の一つまたは複数の層は、酸化シリコンなどの酸化物、窒化シリコン、シリコンリッチナイトライド、酸素リッチシリコンナイトライドなどの窒化物を含む誘電体材料を含むことができる。一実施形態によれば、第１の層はシリコン・ゲルマニウム（ＳｉＧｅ）を含む。いくつかの実施形態によれば、第２の層はシリコンを含む。例えば、ＳｉＧｅ層はシリコン基板上に成長させることができ、そして、シリコン層はＳｉＧｅ層上に成長させることができる。ＳｉＧｅ層はプロセス後半の酸化中に絶縁膜に変わる。
【００４０】
多層構造の複数の層の厚さは異なっていても構わなく、そして、複数の層は製造される半導体デバイスの所望の要求に依存して独立して適切な厚さを有する。一実施形態において、第２の層の厚さは、約１０ｎｍ以上かつ約１００ｎｍ以下である。別の実施形態において、第２の層の厚さは、約１５ｎｍ以上かつ約８０ｎｍ以下である。さらに別の実施形態において、第２の層の厚さは、約２０ｎｍ以上かつ約６０ｎｍ以下である。さらにまた別の実施形態において、第２の層の厚さは、約３０ｎｍである。
【００４１】
一実施形態において、第３の層の厚さは、約５ｎｍ以上かつ約１００ｎｍ以下である。別の実施形態において、第３の層の厚さは、約７ｎｍ以上かつ約６０ｎｍ以下である。さらに別の実施形態において、第３の層の厚さは、約１０ｎｍ以上かつ約４０ｎｍ以下である。さらにまた別の実施形態において、第２の層の厚さは、約１４ｎｍである。
【００４２】
多層構造のＮ番目の層または最上層はキャップ層になることができる。Ｎ番目の層はその次のプロセスにおいて化学的機械的研磨（ＣＭＰ）ストッパ層として働く。Ｎ番目の層は、酸化シリコンなどの酸化物、窒化シリコン、シリコンリッチナイトライドおよび酸素リッチシリコンナイトライドなどの窒化物を含む誘電体材料を含むことができる。Ｎ番目の層は、ＰＥＣＶＤ、ＬＰＣＶＤ、ＨＰＣＶＤなどのＣＶＤによって形成することができる。
【００４３】
半導体基板および多層構造の部分は、任意の適切な技術、例えば、エッチングによって除去することができる。半導体基板および多層構造の部分は、半導体デバイスの他の構成要素を実質的に損傷せず、および／または、除去しない任意の適切なエッチャントに、半導体基板および多層構造を接触させることによって除去することができる。適切なプロセスおよびエッチングの試薬の選択は、例えば、半導体基板および多層構造の材料、フィンの幅および高さ、製造される半導体デバイスの所望の要求などに依存する。
【００４４】
多層構造は、第１の層（または最下層）とＮ番目の層（または最上層）との間に、一つまたは複数の中間層を有することができる。少なくとも一つの中間層は、半導体基板を横切って実質的に均一な厚さを有することができる。中間層は、ＰＥＣＶＤ、ＬＰＣＶＤ、ＨＰＣＶＤなどのＣＶＤによって形成することができる。
【００４５】
図５は、一態様による、層構造５００の断面の写真を示す。抵抗は、エクステンション領域とｅＳｉＧｅ Ｂドープド層との間を接続することによって、（従来のプロセスと比べて）劇的に低減することができる。開示された態様のプロセスは、追加のインプラントを必要としないので、変動を非常に小さくできる。ライン５０２は第１の層５０４と第２の層５０６との間の境界を示す。第２の層５０６はエクステンション領域５０８に接続している。
【００４６】
図６は、一態様による、半導体を形成するための方法６００を示す。方法６００は、ソース領域およびドレイン領域上に半導体基板が形成されたときに、６０２から開始する。半導体基板は第１の結晶を具備する。６０４で、エピタキシャル層が形成される。エピタキシャル層は多層エピタキシャル層とすることができる。エピタキシャル層は第２の結晶で形成される。半導体基板の第１の結晶は第１の格子定数を有し、そして、第２のエピタキシャル層は第２の格子定数を有する。いくつかの態様によれば、第１の格子定数は第２の格子定数と異なる。また、方法６００は、（６０４で）エピタキシャル層を形成する前に、６０６で、エクステンション領域およびハロー領域を形成することも含むことができる。
【００４７】
一態様において、エピタキシャル層を形成することは、エピタキシャル層をＳｉＧｅで形成することを具備する。別の対応において、エピタキシャル層を形成することは、エピタキシャル層をＳｉＣで形成することを具備する。例えば、第１の層はＳｉＧｅで形成することができ、そして、第２の層はＳｉＣで形成することができる。しかしながら、別の例において、第１の層はＳｉＣで形成することができ、そして、第２の層はＳｉＧｅで形成することができる。いくつかの態様によれば、他の組合せもまた可能である。
【００４８】
６０４で、エピタキシャル層を形成することは、積層エピタキシャル層を形成することを含むことができる。一態様によれば、積層エピタキシャル層は、多層積層エピタキシャル層とすることができる。
【００４９】
いくつかの態様に従えば、６０４で、エピタキシャル層を形成することは、スペーサまたはゲート電極に接触しない第１のエピタキシャル層を形成することを含む。別の態様において、第１のエピタキシャル層は導電型不純物を具備しない。
【００５０】
いくつかの態様によれば、６０４で、エピタキシャル層を形成することは、第１のエピタキシャル層および第２のエピタキシャル層を形成することを具備する。第１のエピタキシャル層は、第２のエピタキシャル層の導電型不純物よりも少ない導電型不純物を有する。いくつかの態様において、６０４で、エピタキシャル層を形成することは、第１のエピタキシャル層および第２のエピタキシャル層を形成することを具備し、ここにおいて、第２のエピタキシャル層は、導電型不純物を具備し、かつ、Ｓｉチャネルに接触し、そして、エピタキシャル層の堆積前にエクステンション領域はインプラントされる。
【００５１】
図７は、一態様による、半導体デバイスを製造するための方法７００を示す。方法７００は、ソース領域およびドレイン領域上に半導体基板が形成されたときに、７０２から開始する。半導体基板は第１の結晶で形成することができる。７０４で、エクステンション領域はインプラントされ、そして、７０６で、エクステンション領域と、ハロー領域とが形成される。
【００５２】
７０８で、スペーサまたはゲート電極に接触しない第１のエピタキシャル層が形成される。７１０で、Ｓｉチャネルに接触する第２のエピタキシャル層が形成される。第２のエピタキシャル層は、第１のエピタキシャル層の導電型不純物よりも多くの導電型不純物を持つことができる。第１のエピタキシャルおよび第２のエピタキシャル層の少なくとも一つは、半導体基板の第１の結晶の結晶格子と異なる結晶格子を有する第２の結晶で形成される。
【００５３】
いくつかの態様に従えば、第１のエピタキシャル層は第１の格子定数を有し、そして、第２のエピタキシャル層は第２の格子定数を有し、ここにおいて、第１の格子定数は第２の格子定数と異なる。
【００５４】
ここに開示されたさまざまな態様は、後エピタキシャル成長シリコン・ゲルマニウムプロセスを提供し、これはエクステンションおよびハローのインプラント前に、ソース領域および／またはドレイン領域にＳｉＧｅを形成する。スペースは、サイドウォール領域でバッファ層を低くすることによって生成される。スペースは、エクステンション領域とＢドープドＳｉＧｅ層とを接続するために利用される。
【００５５】
与えられた特質に対しての任意の数または数値範囲に関して、一つの範囲からの数またはパラメータと、同じ特質に対しての異なる範囲からの別の数またはパラメータとを組み合わせて、ある数値範囲を生成しても構わない。
【００５６】
実施形態以外や示されていない、明細書および特許請求の範囲内で用いられた、全ての数、値、および／または、材料の量、反応、条件などに言及した表現は、全ての場合において用語「約」で修正されると理解する。
【００５７】
説明の簡単のために、方法はひと続きのブロックとして示されて説明されているが、開示された態様はブロックの数や順番によって限定されない。なぜなら、いくつかのブロックは、明細書に述べられたのとは異なる順、および／または、他のブロックと実質的に同時に起こり得るからである。さらに、明細書に述べられた方法を実施するために全ての示されたブロックが必ずしも必要であるわけではない。
【００５８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【特許請求の範囲】
【請求項１】
第１の格子定数を具備する第１の結晶を具備する半導体基板と、
前記半導体基板上に形成され、第２の格子定数を具備する第２の結晶を具備する多層エピタキシャル層とを具備してなり、
前記第１の格子定数は、前記第２の格子定数と異なり、
前記多層エピタキシャル層は、第１のエピタキシャル層および第２のエピタキシャル層を具備してなり、前記第１のエピタキシャル層の第１の導電型不純物は、前記第２のエピタキシャル層の第２の導電型不純物よりも少ないことを特徴とする半導体構造。
【請求項２】
前記第１のエピタキシャル層は、スペーサおよびゲート電極に接触しないことを特徴する請求項１に記載の半導体構造。
【請求項３】
前記第２のエピタキシャル層は、Ｓｉチャネルに接触することを特徴する請求項１又は請求項２に記載の半導体構造。
【請求項４】
ソース領域およびドレイン領域上に、第１の結晶を具備する半導体基板を形成すること、および、
前記半導体基板上に、第２の結晶のエピタキシャル層を形成することを具備してなり、
前記第１の結晶は第１の格子定数を有し、前記第２の結晶は第２の格子定数を有することを特徴とする半導体の形成方法。
【請求項５】
前記エピタキシャル層を形成することは、スペーサまたはゲート電極に接触しない第１のエピタキシャル層を形成することを具備することを特徴とする請求項４に記載の半導体の形成方法。
【請求項６】
前記エピタキシャル層を形成することは、第１のエピタキシャル層および第２のエピタキシャル層を形成することを具備し、前記第２のエピタキシャル層は、導電型不純物を有し、かつ、Ｓｉチャネルに接触し、前記エピタキシャル層を堆積する前にエクステンション領域を形成することを特徴とする請求項４又は請求項５に記載の半導体の形成方法。
【請求項７】
ソース領域およびドレイン領域上に、第１の結晶を具備する半導体基板を形成すること、
エクステンション領域にインプラントすること、
前記エクステンション領域、および、ハロー領域を形成すること、
前記半導体基板上に、スペーサまたはゲート電極に接触しない第１のエピタキシャル層を形成すること、および、
前記第１のエピタキシャル層の導電型不純物よりも多くの導電型不純物を有し、Ｓｉチャネルに接触する第２のエピタキシャル層を形成することを具備してなり、
前記第１のエピタキシャル層および前記第２のエピタキシャル層の少なくとも一つは、前記第１の結晶の格子定数と異なる第２の格子定数を有する第２の結晶で形成されていることを特徴とする半導体装置の製造方法。
【請求項１】
第１の格子定数を具備する第１の結晶を具備する半導体基板と、
前記半導体基板上に形成され、第２の格子定数を具備する第２の結晶を具備する多層エピタキシャル層とを具備してなり、
前記第１の格子定数は、前記第２の格子定数と異なり、
前記多層エピタキシャル層は、第１のエピタキシャル層および第２のエピタキシャル層を具備してなり、前記第１のエピタキシャル層の第１の導電型不純物は、前記第２のエピタキシャル層の第２の導電型不純物よりも少ないことを特徴とする半導体構造。
【請求項２】
前記第１のエピタキシャル層は、スペーサおよびゲート電極に接触しないことを特徴する請求項１に記載の半導体構造。
【請求項３】
前記第２のエピタキシャル層は、Ｓｉチャネルに接触することを特徴する請求項１又は請求項２に記載の半導体構造。
【請求項４】
ソース領域およびドレイン領域上に、第１の結晶を具備する半導体基板を形成すること、および、
前記半導体基板上に、第２の結晶のエピタキシャル層を形成することを具備してなり、
前記第１の結晶は第１の格子定数を有し、前記第２の結晶は第２の格子定数を有することを特徴とする半導体の形成方法。
【請求項５】
前記エピタキシャル層を形成することは、スペーサまたはゲート電極に接触しない第１のエピタキシャル層を形成することを具備することを特徴とする請求項４に記載の半導体の形成方法。
【請求項６】
前記エピタキシャル層を形成することは、第１のエピタキシャル層および第２のエピタキシャル層を形成することを具備し、前記第２のエピタキシャル層は、導電型不純物を有し、かつ、Ｓｉチャネルに接触し、前記エピタキシャル層を堆積する前にエクステンション領域を形成することを特徴とする請求項４又は請求項５に記載の半導体の形成方法。
【請求項７】
ソース領域およびドレイン領域上に、第１の結晶を具備する半導体基板を形成すること、
エクステンション領域にインプラントすること、
前記エクステンション領域、および、ハロー領域を形成すること、
前記半導体基板上に、スペーサまたはゲート電極に接触しない第１のエピタキシャル層を形成すること、および、
前記第１のエピタキシャル層の導電型不純物よりも多くの導電型不純物を有し、Ｓｉチャネルに接触する第２のエピタキシャル層を形成することを具備してなり、
前記第１のエピタキシャル層および前記第２のエピタキシャル層の少なくとも一つは、前記第１の結晶の格子定数と異なる第２の格子定数を有する第２の結晶で形成されていることを特徴とする半導体装置の製造方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図１Ｂ】
【図１Ｃ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−１８６４３９（Ｐ２０１２−１８６４３９Ａ）
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願番号】特願２０１１−２０３７７５（Ｐ２０１１−２０３７７５）
【出願日】平成２３年９月１６日（２０１１．９．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願日】平成２３年９月１６日（２０１１．９．１６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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