半導体装置及びその製造方法
【課題】ＭＩＳトランジスタにおけるシリコン混晶層からなるソースドレイン領域を、不純物の拡散による不具合を防止しながらチャネル領域に近づけることができるようにする。
【解決手段】半導体装置は、半導体基板１０からなるｎ型の活性領域の上に、ゲート絶縁膜１２を介在させて形成されたゲート電極１３と、活性領域におけるゲート電極１３の両側方の領域に形成されたｐ型ソースドレイン領域２０と、活性領域における各ｐ型ソースドレイン領域２０の側面からそれぞれゲート電極１３の下側に向かって形成されたｎ型ポケット領域１８とを有している。ｐ型ソースドレイン領域２０は、シリコンとIV族元素との混晶層からなり、混晶層は、ゲート長方向におけるゲート電極側の側面がゲート電極側に突き出す凸部２０ａを有している。凸部２０ａの先端は、ポケット領域１８によって覆われている。
【解決手段】半導体装置は、半導体基板１０からなるｎ型の活性領域の上に、ゲート絶縁膜１２を介在させて形成されたゲート電極１３と、活性領域におけるゲート電極１３の両側方の領域に形成されたｐ型ソースドレイン領域２０と、活性領域における各ｐ型ソースドレイン領域２０の側面からそれぞれゲート電極１３の下側に向かって形成されたｎ型ポケット領域１８とを有している。ｐ型ソースドレイン領域２０は、シリコンとIV族元素との混晶層からなり、混晶層は、ゲート長方向におけるゲート電極側の側面がゲート電極側に突き出す凸部２０ａを有している。凸部２０ａの先端は、ポケット領域１８によって覆われている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ソースドレイン領域にシリコン混晶層を含むＭＩＳＦＥＴ（metal-insulator semiconductor field effect transistor）を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置の高性能化を実現するため、ＭＩＳＦＥＴ（以下、ＭＩＳトランジスタと称す。）のチャネル領域に応力を印加することにより、トランジスタの駆動能力を向上させる歪み技術が用いられるようになってきている。ｐ型ＭＩＳトランジスタにおいては、チャネル領域のゲート長方向に圧縮応力を印加することにより、キャリアの移動度が向上することが知られている。チャネル領域に圧縮応力を印加する方法には、半導体基板に用いられるシリコン（Ｓｉ）よりも大きい格子定数を有するシリコンゲルマニウム（ＳｉＧｅ）層をソースドレイン領域に形成する方法が採られている（例えば、特許文献１を参照。）。
【０００３】
図９にｐ型ＭＩＳトランジスタのソースドレイン領域にＳｉＧｅからなるシリコン混晶層を有する従来の半導体装置を示す。
【０００４】
図９に示すように、シリコンからなる半導体基板１００の上には、ゲート絶縁膜１０１を介在させたゲート電極１０２が形成されている。ゲート電極１０２の両側面には、絶縁膜からなるオフセットサイドウォール１０３が形成され、ゲート絶縁膜１０１を含めその外側には、断面Ｌ字状の第１のサイドウォール１０４と第２のサイドウォール１０５とがそれぞれ形成されている。
【０００５】
半導体基板１００におけるｎ型のチャネル領域であって、第１のサイドウォール１０４及び第２のサイドウォール１０５の下側にはそれぞれ、ｐ型エクステンション領域１０６と、該ｐ型エクステンション領域１０６の下方を覆うｎ型ポケット領域１０７とが形成されている。
【０００６】
半導体基板１００におけるｐ型エクステンション領域１０６及びｎ型ポケット領域１０７の外側には、ｐ型のＳｉＧｅからなるシリコン混晶層１０８がソースドレイン領域として形成されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−１８６２４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
一般に、ＳｉＧｅからなるシリコン混晶層によるチャネル領域への圧縮応力は、ｐ型トランジスタの駆動能力を向上させる。ところが、トランジスタの微細化が進むにつれて、チャネル領域の面積が小さくなるため、シリコン混晶層がチャネル領域に接近する。これにより、シリコン混晶層からのｐ型不純物の拡散によって、ｐ型トランジスタのしきい値電圧Ｖｔが変動して、該トランジスタの駆動能力を劣化させる。このため、ｐ型トランジスタのソースドレイン形成領域にシリコン混晶層を形成する場合は、シリコン混晶層からのｐ型不純物の拡散を考慮しながら、シリコン混晶層をチャネル領域に近づける構成とする必要がある。
【０００９】
従って、図９に示すように、シリコン混晶層が形成されるソースドレイン領域は、該シリコン混晶層からの不純物の拡散を考慮して、サイドウォールの外側に形成することとなる。ところが、シリコン混晶層がチャネル領域から離れた構成では、ゲート長方向の圧縮応力をチャネル領域に対して効果的に印加することができない。
【００１０】
すなわち、応力を印加する観点からシリコン混晶層をチャネル領域にできるだけ近づけたいという要求は、シリコン混晶層からの不純物の拡散による不具合を防止する必要から、十分に達成することができないという問題がある。
【００１１】
前記の問題に鑑み、本発明は、ＭＩＳトランジスタにおけるシリコン混晶層からなるソースドレイン領域を、不純物の拡散による不具合を防止しながらチャネル領域に近づけることができるようにすることを目的とする。
【課題を解決するための手段】
【００１２】
前記の目的を達成するため、本発明は、半導体装置を第１導電型のシリコン混晶層に設けられた、ゲート電極側に突き出す凸部（Σ先端部）の先端が第２導電型のポケット領域に覆われる構成とする。
【００１３】
具体的に、本発明に係る半導体装置は、半導体基板からなる第１導電型の活性領域の上に、ゲート絶縁膜を介在させて形成されたゲート電極と、活性領域におけるゲート電極の両側方の領域に形成された第２導電型のソースドレイン領域と、活性領域における各ソースドレイン領域の側面からそれぞれゲート電極の下側に向かって形成された第１導電型のポケット領域とを備え、ソースドレイン領域は、シリコンとIV族元素との混晶層からなり、混晶層はゲート長方向におけるゲート電極側の側面がゲート電極側に突き出す凸部を有しており、凸部の先端はポケット領域によって覆われている。
【００１４】
本発明の半導体装置によると、第２導電型のソースドレイン領域は、シリコンとIV族元素との混晶層からなり、且つ、混晶層は、ゲート長方向におけるゲート電極側の側面がゲート電極側に突き出す凸部を有しており、凸部の先端は第１導電型のポケット領域によって覆われている。このため、シリコン混晶層からの不純物がチャネル領域に拡散することが抑制されて、しきい値電圧の変動を防止することができる。また、シリコン混晶層をサイドウォールよりも内側に形成することが可能となるため、チャネル領域のゲート電極側への圧縮応力を効果的に印加することができる。
【００１５】
本発明の半導体装置において、混晶層における凸部の深さ方向における先端位置は、ポケット領域の不純物濃度のピーク位置よりも深いか又は同等であることが好ましい。
【００１６】
本発明の半導体装置は、活性領域の上部における各ソースドレイン領域の側面からそれぞれゲート電極の下側に向かって形成された第２導電型のエクステンション領域をさらに備え、混晶層における凸部の深さ方向における先端位置は、エクステンション領域の最大接合深さよりも深く、且つ、ポケット領域の最大接合深さの２分の１よりも深いことが好ましい。
【００１７】
また、本発明の半導体装置は、ゲート電極におけるゲート長方向側の両側面上に形成された絶縁膜からなるサイドウォールをさらに備え、混晶層における活性領域の上面と交差する位置は、サイドウォールの外側の最外側面よりも内側に形成されていることが好ましい。
【００１８】
本発明の半導体装置において、混晶層における凸部の先端位置は、活性領域の表面から１８ｎｍ以上且つ２３ｎｍ以下であってもよい。
【００１９】
本発明の半導体装置において、混晶層を構成するIV族元素はゲルマニウムであることが好ましい。
【００２０】
また、本発明の半導体装置において、混晶層を構成するIV族元素は炭素であってもよい。
【００２１】
本発明の半導体装置は、ゲート電極の上部及び混晶層の上部にそれぞれ形成された金属シリサイド層と、活性領域の上に、金属シリサイド層を含めゲート電極及び混晶層を覆うように形成されたライナ絶縁膜とをさらに備えていてもよい。
【００２２】
本発明の半導体装置において、ゲート電極の下方において、互いに対向するポケット領域同士が接していてもよい。
【００２３】
本発明に係る半導体装置の製造方法は、半導体基板からなる第１導電型の活性領域の上にゲート絶縁膜を介在させてゲート電極を形成する工程（ａ）と、活性領域にゲート電極をマスクとして、第２導電型のポケット領域を選択的に形成する工程（ｂ）と、ゲート電極の両側面上に、絶縁膜からなるハードマスク層を形成する工程（ｃ）と、活性領域に対して、ハードマスク層をマスクとしてエッチングを行うことにより、活性領域におけるハードマスク層の外側の領域にリセスを形成する工程（ｄ）と、リセスにシリコンとIV族元素との混晶からなり且つ第１導電型の混晶層を選択的に形成する工程（ｅ）とを備え、工程（ｄ）において、リセスにおけるゲート電極側の壁面はゲート電極側に突き出す凹部を有しており、工程（ｅ）において、混晶層がリセスの凹部によって形成される側面の凸部の先端は、ポケット領域によって覆われている。
【００２４】
本発明の半導体装置の製造方法によると、第１導電型の混晶層がリセスの凹部によって形成される側面の凸部の先端は、第２導電型のポケット領域によって覆われているため、シリコン混晶層からの不純物がチャネル領域に拡散することが抑制されて、しきい値電圧の変動を防止することができる。
【００２５】
本発明の半導体装置の製造方法は、工程（ｃ）において、ハードマスク層は、断面形状がＬ字状の第１のハードマスク層と、第１のハードマスク層上に形成された第２のハードマスク層とからなり、工程（ｅ）よりも後に、第２のハードマスク層を除去する工程（ｆ）をさらに備えていてもよい。
【発明の効果】
【００２６】
本発明に係る半導体装置及びその製造方法によると、混晶層の凸部の先端がポケット領域により覆われていることによって、混晶層からの不純物が熱処理等によってチャネル領域に拡散することが抑制されるため、しきい値電圧の変動を防ぐことができる。その上、シリコン混晶層の内壁をサイドウォールの最外側面よりも内側に形成することができるため、チャネル領域のゲート長方向への圧縮応力を効果的に印加することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態に係る半導体装置の要部を示す模式的な断面図である。
【図２】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法を示す模式的な工程順の断面図である。
【図３】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法を示す模式的な工程順の断面図である。
【図４】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法を示す模式的な工程順の断面図である。
【図５】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法を示す模式的な工程順の断面図である。
【図６】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体装置の製造方法を示す模式的な工程順の断面図である。
【図７】本発明の一実施形態及びその変形例に係る半導体装置におけるゲート長寸法としきい値電圧との関係を従来例と比較したグラフである。
【図８】（ａ）〜（ｄ）は図７の測定に用いた本発明及び従来例に係る半導体装置を示し、（ａ）は従来例に係る模式的な断面図であり、（ｂ）〜（ｄ）は本発明及びその変形例に係る模式的な断面図である。
【図９】従来の半導体装置の要部を示す模式的な断面図である。
【発明を実施するための形態】
【００２８】
（一実施形態）
本発明の一実施形態について図１を参照しながら説明する。
【００２９】
図１に示すように、本実施形態に係る半導体装置は、ＣＭＩＳ（complementary metal-insulator semiconductor）トランジスタを有している。
【００３０】
一例として、半導体基板には、ｐ型シリコン（Ｓｉ）からなり、主面の面方位が｛１００｝面である半導体基板１０を用い、該半導体基板１０の主面は、絶縁膜からなるシャロートレンチ分離（素子分離領域）１１によって、ｎ型ＭＩＳトランジスタが形成されるｎ型トランジスタ領域Ａ、非シリサイドのｐ型ＭＩＳトランジスタが形成される非シリサイドｐ型トランジスタ領域Ｂ及びシリコンゲルマニウム層（ＳｉＧｅ層）を有するｐ型ＭＩＳトランジスタが形成されるｐ型トランジスタ領域Ｃに区画されている。シリコンゲルマニウム層は、シリコンとIV族元素であるゲルマニウムとの混晶層である。
【００３１】
ｎ型トランジスタ領域Ａには、半導体基板１０からなる活性領域の上にゲート絶縁膜１２を介在させた、例えばポリシリコンからなるゲート電極１３が形成され、該ゲート電極１３のゲート長方向側の両側面上には、窒化シリコン（ＳｉＮ）からなるオフセットサイドウォール１５が形成されている。オフセットサイドウォール１５の外側には、酸化シリコンからなり断面Ｌ字状の第１のハードマスク層１９と、酸化シリコン（ＳｉＯ２）からなる第１のサイドウォール２１とが形成されている。半導体基板１０の活性領域の上部における第１のハードマスク層１９の下側には、ｎ型エクステンション領域１６が形成され、該ｎ型エクステンション領域１６の外側には、ｎ型ソースドレイン領域２３が形成されている。また、ゲート電極１３の上部及びソースドレイン領域２３の上部は、ニッケル（Ｎｉ）等の金属によるシリサイド層２６がそれぞれ形成されている。さらに、ゲート電極１３を含めｎ型ソースドレイン領域２３を覆うように、チャネル領域におけるゲート長方向に引っ張り応力を生じる第１のライナ絶縁膜２７が形成されている。
【００３２】
非シリサイドｐ型トランジスタ領域Ｂには、半導体基板１０からなる活性領域の上にゲート絶縁膜１２を介在させたポリシリコンからなるゲート電極１３が形成され、該ゲート電極１３の上には、窒化シリコンからなるゲートハードマスク１４が形成されている。また、ゲート電極１３のゲート長方向側の両側面上には、窒化シリコンからなるオフセットサイドウォール１５が形成されている。オフセットサイドウォール１５の外側には、酸化シリコンからなり断面Ｌ字状の第１のハードマスク層１９と、酸化シリコンからなる第１のサイドウォール２１と、窒化シリコンからなる第２のサイドウォール２２とが順次形成されている。半導体基板１０の活性領域の上部における第１のハードマスク層１９の下側には、ｐ型エクステンション領域１７が形成され、該ｐ型エクステンション領域１７の外側には、ｐ型ソースドレイン領域２４が形成されている。また、半導体基板１０の活性領域の上部には、ｐ型エクステンション領域１７及びｐ型ソースドレイン領域２４の下方を覆うように、ｎ型ポケット領域１８が形成されている。さらに、ゲート電極１３を含めｐ型ソースドレイン領域２４を覆うように、酸化シリコンからなるシリサイドブロック層２５が形成され、該シリサイドブロック層２５の上には、チャネル領域におけるゲート長方向に圧縮応力を生じる第２のライナ絶縁膜２８が形成されている。
【００３３】
ｐ型トランジスタ領域Ｃには、半導体基板１０からなる活性領域上にゲート絶縁膜１２を介在させたポリシリコンからなるゲート電極１３が形成され、ゲート電極１３のゲート長方向側の両側面上には、窒化シリコンからなるオフセットサイドウォール１５が形成されている。オフセットサイドウォール１５の外側には、酸化シリコンからなり断面Ｌ字状の第１のハードマスク層１９と、酸化シリコンからなる第１のサイドウォール２１とが形成されている。半導体基板１０の活性領域の上部における第１のハードマスク層１９の下側には、ｐ型エクステンション領域１７が形成され、該ｐ型エクステンション領域１７の外側には、ｐ型のシリコンゲルマニウム層２０からなるｐ型ソースドレイン領域が形成されている。なお、図１においては、ソースドレイン形成領域にシリコンゲルマニウム層２０のみを図示しているが、これに限定されるものではなく、シリコンゲルマニウム層２０の周囲にシリコンゲルマニウム層２０から半導体基板１０にｐ型不純物が拡散して形成されたｐ型拡散領域が設けられていてもよい。また、半導体基板１０の活性領域には、ｐ型エクステンション領域１７の下方及びシリコンゲルマニウム層２０の側面を覆うように、ｎ型ポケット領域１８が形成されている。また、ゲート電極１３の上部及びシリコンゲルマニウム層２０の上部は、ニッケル（Ｎｉ）等の金属によるシリサイド層２６がそれぞれ形成されている。さらに、ゲート電極１３を含めシリコンゲルマニウム層２０を覆うように、チャネル領域におけるゲート長方向に圧縮応力を生じる第２のライナ絶縁膜２８が形成されている。
【００３４】
ｐ型トランジスタ領域Ｃに形成されたｐ型ＭＩＳトランジスタは、ｐ型ソースドレイン領域が、エピタキシャル成長によるｐ型のシリコンゲルマニウム層２０から形成されている。シリコンゲルマニウム層２０における少なくともゲート電極側の側面は、その面方位がシリコン結晶の｛１１１｝面であり、ゲート電極側に突き出す凸部２０ａを有している。本明細書においては、この側面の凸部２０ａをΣ先端部とも呼ぶ。また、ゲート電極側とは、シリコンゲルマニウム層２０から見てゲート長方向におけるゲート電極側を意味する。
【００３５】
本実施形態の特徴として、凸部（Σ先端部）２０ａの先端は、ｎ型ポケット領域１８によって覆われている。ここでは、シリコンゲルマニウム層２０における凸部２０ａの深さ方向における先端位置は、ｎ型ポケット領域１８の不純物濃度のピーク位置よりも深いか又は同等であることが好ましい。また、シリコンゲルマニウム層２０における凸部２０ａの深さ方向における先端位置は、ｐ型エクステンション領域１７の最大接合深さよりも深く、且つ、ｎ型ポケット領域１８の最大接合深さの２分の１よりも深く、且つ、ｎ型ポケット領域１８の最大接合深さよりも浅いことが好ましい。さらに、シリコンゲルマニウム層２０における半導体基板１０の主面（第１のハードマスク層１９の直下の活性領域の上面）と交差する位置は、サイドウォールを構成する第１のハードマスク層１９の外側の最外側面（端部）よりも内側に形成されている。ここで、第１のハードマスク層１９の外側の最外側面とは、第１のハードマスク層１９のゲート電極側からソースドレイン領域側に伸びる下部部分の端部側面を意味する。従って、シリコンゲルマニウム層２０は、第１のハードマスク層１９における端部とオーバーラップするように、第１のハードマスク層１９の下面に接して形成される。
【００３６】
本実施形態に係る半導体装置は、特にｐ型トランジスタ領域Ｃに形成されたｐ型ＭＩＳトランジスタにおいて、ｐ型ソースドレイン領域がシリコンゲルマニウム層２０からなり、且つ、シリコンゲルマニウム層２０における少なくともゲート電極側の側面がゲート電極側に突き出す凸部２０ａを有している。その上、該凸部２０ａはｎ型ポケット領域１８によって覆われているため、シリコンゲルマニウム層２０からのｐ型不純物のチャネル領域への拡散を抑制することができる。さらに、シリコンゲルマニウム層２０における凸部２０ａのゲート長方向における先端位置は、ゲート電極１３の側面よりも外側で、且つ、サイドウォールを構成する第１のハードマスク層１９の外側の最外側面（端部）よりも内側に形成されている。その結果、ｐ型ＭＩＳトランジスタのしきい値電圧Ｖｔの変動を防止することができる。また、シリコンゲルマニウム層２０をサイドウォール１９、２１の外側の端部よりもチャネル領域側に形成することが可能となるため、チャネル領域のゲート長方向への圧縮応力を効果的に印加することができる。
【００３７】
以下、上記のように構成された半導体装置の製造方法の一例として図２〜図６を参照しながら説明する。
【００３８】
まず、図２（ａ） に示すように、ｐ型シリコンからなる半導体基板１０の上部に、シャロートレンチ分離（素子分離領域）１１を選択的に形成して、ｎ型トランジスタ領域Ａ、非シリサイドｐ型トランジスタ領域Ｂ及びｐ型トランジスタ領域Ｃに区画する。続いて、半導体基板１０におけるｎ型トランジスタ領域Ａに、ｐ型ウェル又はｐ型チャネル領域を形成するための、例えばボロン（Ｂ）等のｐ型不純物をイオン注入によって導入する。また、半導体基板１０における非シリサイドｐ型トランジスタ領域Ｂ及びｐ型トランジスタ領域Ｃには、ｎ型ウェル又はｎ型チャネル領域を形成するための、例えば砒素（Ａｓ）等のｎ型不純物をイオン注入により導入する。なお、ｐ型不純物注入とｎ型不純物注入との注入の順序は特に問われない。
【００３９】
続いて、半導体基板１０の上に、例えば膜厚が１．５ｎｍの酸化シリコンからなるゲート絶縁膜形成膜を形成する。その後、ゲート絶縁膜形成膜の上に、化学気相堆積（Chemical Vapor Deposition:ＣＶＤ）法により、例えば膜厚が５０ｎｍのポリシリコンからなるゲート電極形成膜を堆積により形成する。ここで、ゲート絶縁膜形成膜には、酸化シリコンに限られず、酸化シリコンと、ハフニウム酸化物又はジルコニウム酸化物等の高誘電体とを積層した積層膜を用いてもよい。また、ゲート絶縁膜形成膜とゲート電極形成膜との間には、メタル層を挿入してポリメタルゲート構造としてもよい。また、ゲート絶縁膜形成膜はポリシリコンに限られない。
【００４０】
続いて、ＣＶＤ法により、ゲート電極形成膜の上に、例えば膜厚が３０ｎｍの窒化シリコンからなるゲートハードマスク形成膜を堆積する。その後、リソグラフィ法及びドライエッチング法により、ゲートハードマスク形成膜、ゲート電極形成膜、ゲート絶縁膜形成膜を順次パターニングする。これにより、ｎ型トランジスタ領域Ａ、非シリサイドｐ型トランジスタ領域Ｂ及びｐ型トランジスタ領域Ｃの半導体基板１０からなる各活性領域の上に、それぞれ、ゲート絶縁膜形成膜からゲート絶縁膜１２を形成し、ゲート電極形成膜からゲート電極１３を形成し、ゲートハードマスク形成膜からゲートハードマスク１４を形成する。ここでは、各ゲート電極１３のゲート長寸法を２８ｎｍから３５ｎｍ程度としている。
【００４１】
続いて、ＣＶＤ法により、半導体基板１０の上に、各ゲートハードマスク１４及びゲート電極１３を覆うように、例えば膜厚が５ｎｍのシリコン窒化膜を堆積し、堆積したシリコン窒化膜をドライエッチング法によって異方性エッチングすることにより、各ゲート電極１３の両側面上にオフセットサイドウォール１５を形成する。その後、ｎ型トランジスタ領域Ａの活性領域には、例えば砒素等のｎ型不純物をイオン注入することにより、活性領域におけるゲート電極１３の両側方の領域に接合深さが浅いｎ型不純物領域であるｎ型エクステンション領域１６を形成する。また、非シリサイドｐ型トランジスタ領域Ｂ及びｐ型ＭＩＳトランジスタ領域Ｃの各活性領域には、ボロン等のｐ型不純物をイオン注入し、さらに、砒素等のｎ型不純物をイオン注入することにより、各活性領域におけるゲート電極１３の両側方の領域に接合深さが浅いｐ型不純物領域であるｐ型エクステンション領域１７と、ｐ型エクステンション領域１７の底面を覆うようにｐ型エクステンション領域１７よりも接合深さが深いｎ型不純物領域であるｎ型ポケット領域１８とを形成する。ここで、ｎ型ポケット領域１８のイオン注入方法として、例えば、砒素雰囲気で注入エネルギーを１５ｋｅＶ〜７５ｋｅＶとし、ｎ型不純物のドーズ量を１×１０１３ｉｏｎｓ／ｃｍ２〜２×１０１３ｉｏｎｓ／ｃｍ２とし、傾斜角度を１５°から３８°の範囲とする角度注入を行っている。これにより、ｎ型不純物は、ゲート電極１３の両側面上の各オフセットサイドウォール１５よりも内側に注入される。このときのｎ型ポケット領域１８の深さは、３５ｎｍから４５ｎｍ程度が好ましく、ここでは４０ｎｍとしている。また、ｐ型エクステンション領域１７の深さは、８ｎｍから１２ｎｍ程度が好ましく、例えば１０ｎｍとし、ｐ型不純物のドーズ量は１×１０１５ｉｏｎｓ／ｃｍ２〜２×１０１５ｉｏｎｓ／ｃｍ２としている。なお、ｐ型エクステンション領域１７とｎ型ポケット領域１８との注入の順序は特に問われない。
【００４２】
次に、図２（ｂ）に示すように、ＣＶＤ法により、半導体基板１０の上に各ゲートハードマスク１４及び各オフセットサイドウォール１５を含む各ゲート電極１３を覆うように、例えば膜厚が５ｎｍの酸化シリコンからなる第１のハードマスク層１９を形成する。その後、ＣＶＤ法により、第１のハードマスク層１９の上に、例えば膜厚が１５ｎｍの窒化シリコンからなる第２のハードマスク層３０を形成する。
【００４３】
次に、図２（ｃ）に示すように、半導体基板１０の全面にレジスト膜を成膜し、成膜されたレジスト膜に対して、リソグラフィ法により、ｐ型トランジスタ領域Ｃに開口パターンを有し、ｎ型トランジスタ領域Ａ及び非シリサイドｐ型トランジスタ領域Ｂを覆うレジスト膜３１を形成する。
【００４４】
次に、開口パターンを有するレジスト膜３１をマスクとした異方性のドライエッチング法により、図３（ａ）に示すように、ｐ型トランジスタ領域Ｃの第２のハードマスク層３０及び第１のハードマスク層１９を順次エッチングする。これにより、ｐ型トランジスタ領域Ｃにおいては、各オフセットサイドウォール１５の側面上にのみ第２のハードマスク層３０及び第１のハードマスク層１９が残存する。なお、第１のハードマスク層１９は、第２のハードマスク層３０によって、オフセットサイドウォール１５と半導体基板１０との隣接部分で断面Ｌ字状となる。ここで、第２のハードマスク層３０及び第１のハードマスク層１９の各膜厚を増減させることにより、ｐ型トランジスタ領域Ｃの活性領域の上面の露出幅を制御することができる。なお、オフセットサイドウォール１５、第１のハードマスク層１９及び第２のハードマスク層３０からなるサイドウォールの幅寸法（合計の最大幅）は、ゲート電極１３の側面から２０ｎｍ〜２５ｎｍの範囲であることが好ましい。
【００４５】
次に、レジスト膜３１を除去し、その後、例えば異方性のドライエッチング法及び異方性のウェットエッチング法により、第２のハードマスク層３０をマスクとしてｐ型トランジスタ領域Ｃの活性領域に対してエッチングを行う。これにより、ｐ型ＭＩＳトランジスタのソースドレイン領域を形成するためのリセス領域１０ａが形成される。このとき、ゲート電極１３の上面及び側面には、ゲートハードマスク１４、オフセットサイドウォール１５及び第１のハードマスク層１９が形成されているため、これらがエッチングマスクとなるので、ゲート電極１３がエッチングされることはない。また、図２（ａ）で形成された、ｐ型エクステンション領域１７とｎ型ポケット領域１８とは、リセス領域１０ａの形成によって第１のハードマスク層１９の外側の側面（端面）よりも内側（チャネル側）のみに残存する。
【００４６】
エッチングによって形成されたリセス領域１０ａは、その壁面が面方位の｛１１１｝面となり、深さ方向のほぼ中央部が第１のハードマスク層１９の下方においてゲート電極側に突き出す凹部（Σ先端部）１０ｂを形成する。この凹部１０ｂの深さ方向における先端位置は、ｐ型エクステンション領域１７の最大接合深さよりも深く、さらにｎ型ポケット領域１８ｂの最大接合深さの２分の１よりも深く、且つ、ｎ型ポケット領域１８ｂの最大接合深さよりも浅くなるように形成されている。すなわち、凹部１０ｂの深さ方向における先端位置は、ｎ型ポケット領域１８の不純物濃度のピーク位置よりも深いか又は同等となるように形成される。
【００４７】
なお、半導体基板１０に形成されるリセス領域１０ａは、異方性ドライエッチング、等方性ドライエッチング及び異方性ウェットエッチングを組み合わせて行ってもよい。すなわち、例えば、主面の面方位が｛１００｝面であるシリコンからなる半導体基板１０を用いた場合には、｛１１１｝面の壁面が形成されるエッチング法を採用すればよい。
【００４８】
また、一例として、凹部１０ｂの深さ方向における先端位置は、半導体基板１０の上面（ゲート電極１３の直下の活性領域の表面）から１８ｎｍ〜２３ｎｍが好ましく、ここでは２０ｎｍとしている。
【００４９】
さらに、本実施形態においては、図３（ａ）において、リセス領域１０ａを形成する際のマスクとして、主に第１のハードマスク層１９及びその上の第２のハードマスク層３０を用いている。すなわち、ｐ型トランジスタ領域Ｃにおいては、ゲート電極１３におけるオフセットサイドウォール１５の両側面上に、第１のハードマスク層１９及び第２のハードマスク層３０からなる一時的なサイドウォールを形成して、この一時的なサイドウォールをリセス領域１０ａの形成用のマスクとしている。このため、本実施形態においては、従来の製造方法のように通常のサイドウォールの上にハードマスク層を形成する場合の、通常のサイドウォールの外側の下部に生じるハードマスク層の残渣（いわゆるプチサイドウォール）が形成されることがない。従って、本実施形態においては、プチサイドウォールが形成されない分だけ、リセス領域１０ａにおけるゲート電極１３側の端部をチャネル領域に近づけることが可能となる。
【００５０】
次に、図３（ｂ）に示すように、例えばＣＶＤ法により、第２のハードマスク層３０をマスクとしてリセス領域１０ａの内部に、ｐ型不純物がドープされたシリコンゲルマニウム層２０を、その上部が半導体基板１０の主面（ゲート電極１３直下の活性領域の上面）よりも高くなるようにエピタキシャル成長する。ここでは、シリコンゲルマニウム層２０にドープされるｐ型の不純物濃度は３．５×１０１９／ｃｍ３である。このとき、ｐ型トランジスタ領域Ｃにおいては、ゲート電極１３の上にゲートハードマスク１４が形成され、また、ｎ型トランジスタ領域Ａ及び非シリサイドｐ型トランジスタ領域Ｂの各活性領域は、第２のハードマスク層３０で覆われているため、シリコンゲルマニウム層２０は、シリコンが露出したリセス領域１０ａにのみ選択的に成長する。なお、シリコンゲルマニウム層２０における半導体基板１０の主面（第１のハードマスク層１９の直下の活性領域の上面）と交差する位置は、サイドウォールを構成する第１のハードマスク層１９の外側の側面（端面）よりも内側（チャネル側）に形成される。また、このとき、シリコンゲルマニウム層２０におけるリセス領域１０ａの凹部１０ｂに成長した凸部２０ａのゲート長方向における先端位置は、ゲート電極１３の下方にまでは達しておらず、第１のハードマスク層１９の下方に位置する。
【００５１】
次に、図３（ｃ）に示すように、例えば温度が１６０℃の熱燐酸により、いずれも窒化シリコンからなる第２のハードマスク３０及びｐ型トランジスタ領域Ｃにおけるゲートハードマスク１４を選択的に除去する。このとき、ｎ型トランジスタ領域Ａ及び非シリサイドｐ型トランジスタ領域Ｂにおいては、酸化シリコンからなる第１のハードマスク１９が残存しているため、ゲートハードマスク１４がエッチングされることはない。
【００５２】
次に、図４（ａ）に示すように、ＣＶＤ法により、半導体基板１０の上の全面に、例えば膜厚が４ｎｍの酸化シリコンからなる第１のサイドウォール形成膜２１Ａを成膜する。具体的には、ｎ型トランジスタ領域Ａ及び非シリサイドｐ型トランジスタ領域Ｂにおいては、第１のサイドウォール形成膜２１Ａを第１のハードマスク１９の上に成膜する。また、ｐ型トランジスタ領域Ｃにおいては、第１のサイドウォール形成膜２１Ａを、シリコンゲルマニウム層２０及び第１のハードマスク層１９と、オフセットサイドウォール１５の上端及びゲート電極１３の上面とに連続的に成膜する。続いて、第１のサイドウォール形成膜２１Ａの上の全面に、例えば膜厚が１５ｎｍの窒化シリコンからなる第２のサイドウォール形成膜２２Ａを成膜する。
【００５３】
次に、図４（ｂ）に示すように、異方性のドライエッチング法により、第２のサイドウォール形成膜２２Ａ、第１のサイドウォール形成膜２１Ａ及び第１のハードマスク層１９を順次エッチングする。これにより、ｎ型トランジスタ領域Ａ、非シリサイドｐ型トランジスタ領域Ｂ及びｐ型トランジスタ領域Ｃにおいて、各ゲート電極１３の側面に形成された断面形状がＬ字状の第１のハードマスク層１９の上に、第１のサイドウォール形成膜２１Ａから断面形状がほぼＬ字状の第１のサイドウォール２１が形成され、第１のサイドウォール２１の上に第２のサイドウォール形成膜２２Ａから第２のサイドウォール２２が形成される。
【００５４】
このとき、第１のハードマスク層１９、第１のサイドウォール２１及び第２のサイドウォール２２から構成されるサイドウォールの幅寸法（合計の最大幅）は、第１のサイドウォール２１及び第２のサイドウォール２２の膜厚を変化させることによって制御可能である。ここでは、サイドウォールの幅寸法は２２ｎｍから２６ｎｍ程度に設定している。なお、図４（ｂ）においては、第１のサイドウォール２１及び第２のサイドウォール２２の外側の下部端面位置が第１のハードマスク層１９の外側の下部端面位置と一致しているが、必ずしも一致させる必要はなく、第１のサイドウォール２１及び第２のサイドウォール２２の膜厚を厚くした場合には、第１のハードマスク層１９の外側の下部端面を覆うように第１のサイドウォール２１及び第２のサイドウォール２２が形成される。
【００５５】
ｐ型トランジスタ領域Ｃにおけるゲート電極１３、第１のハードマスク層１９、第１のサイドウォール２１及び第２のサイドウォール２２の高さは、第１のサイドウォール２１のエッチング時のエッチングガスにさらされること、及びゲートハードマスク１４が残存していないことから、ｎ型トランジスタ領域Ａ及び非シリサイドｐ型トランジスタ領域Ｂに形成されている各サイドウォール２１、２２と比べて低く仕上がる。また、ｐ型トランジスタ領域Ｃの第１のハードマスク層１９は、ｎ型トランジスタ領域Ａ及び非シリサイドｐ型トランジスタ領域Ｂの各第１のハードマスク層１９と比べて、リセス領域１０ａ及びシリコンゲルマニウム層２０の形成時や、その前後における洗浄工程においてエッチングされているため、膜厚が薄くなっている。このため、ｐ型トランジスタ領域Ｃにおけるサイドウォールの幅寸法は、ｎ型トランジスタ領域Ａ及び非シリサイドｐ型トランジスタ領域Ｂの場合と比べて小さく仕上がる。
【００５６】
次に、図４（ｃ）に示すように、ｎ型トランジスタ領域Ａの活性領域に、ゲート電極１３をマスクとして、すなわちゲートハードマスク１４、オフセットサイドウォール１５、第１のハードマスク層１９、第１のサイドウォール２１及び第２のサイドウォール２２をマスクとして、例えば砒素等のｎ型不純物を選択的にイオン注入する。これにより、ｎ型トランジスタ領域Ａの活性領域に、接合深さが深いｎ型不純物領域であるｎ型ソースドレイン領域２３がｎ型エクステンション領域１６の外側に形成される。続いて、非シリサイドｐ型トランジスタ領域Ｂの活性領域に、ゲート電極１３等をマスクとして、例えばボロン等のｐ型不純物を選択的にイオン注入する。これにより、非シリサイドｐ型トランジスタ領域Ｂの活性領域に、接合深さが深いｐ型不純物領域であるｐ型ソースドレイン領域２４がｐ型エクステンション領域１７の外側で且つｎ型ポケット領域１８の上部に形成される。なお、ｎ型ソースドレイン領域２３と、ｐ型ソースドレイン領域２４との形成順序は特に問われない。その後、例えば温度が９５０℃で且つ１秒以下の急速アニールにより、イオン注入により導入された各不純物を活性化する。
【００５７】
次に、図５（ａ）に示すように、ＣＶＤ法により半導体基板１０の上の全面に、例えば膜厚が１６ｎｍの酸化シリコンからなるシリサイドブロック層２５を堆積する。なお、本工程までの熱処理によってシリコンゲルマニウム層２０からチャネル領域に拡散するボロンの拡散距離は、例えば３ｎｍから８ｎｍ程度である。その後、図示はしていないが、リソグラフィ法により、非シリサイドｐ型トランジスタ領域Ｂを覆い、ｎ型トランジスタ領域Ａ及びｐ型トランジスタ領域Ｃに開口パターンを有するレジスト膜を形成する。
【００５８】
次に、図５（ｂ）に示すように、レジスト膜（不図示）をマスクとして、シリサイドブロック層２５をエッチングすることにより、ｎ型トランジスタ領域Ａ及びｐ型トランジスタ領域Ｃからシリサイドブロック層２５を除去する。
【００５９】
次に、図５（ｃ）に示すように、シリサイドブロック層２５をマスクとして、例えば温度が１６０℃の熱燐酸により、ｎ型トランジスタ領域Ａ及びｐ型トランジスタ領域Ｃにおける、窒化シリコンからなる第２のサイドウォール絶縁膜２２と、ｎ型トランジスタ領域Ａにおける窒化シリコンからなるゲートハードマスク１４とを選択的に除去する。このとき、非シリサイドｐ型トランジスタ領域Ｂにおいては、シリサイドブロック膜２５によってマスクされているため、ゲートハードマスク１０７及び第２のサイドウォール２２が残存する。
【００６０】
次に、図６（ａ）に示すように、半導体基板１０の上の全面に、例えばニッケル膜を堆積し、所定の熱処理及び未反応ニッケルの除去を行うサリサイド（salicide）法を実施する。これにより、ｎ型トランジスタ領域Ａ及びｐ型トランジスタ領域Ｃにおいて、ゲート電極１３、ｎ型ソースドレイン領域２３及びシリコンゲルマニウム層２０の各上部にニッケルとシリコンとからなるシリサイド層２６がそれぞれ形成される。なお、シリサイド層２６の形成にニッケルを用いたが、ニッケルに限られず、例えば白金（Ｐｔ）又はコバルト（Ｃｏ）等の他の金属によるシリサイド層を用いてもよい。
【００６１】
次に、図６（ｂ）に示すように、ＣＶＤ法により、ｎ型トランジスタ領域Ａを覆うように、例えば膜厚が１６ｎｍの窒化シリコンからなる引っ張り応力を有する第１のライナ絶縁膜２７を選択的に形成する。続いて、ＣＶＤ法により、非シリサイドｐ型トランジスタ領域Ｂ及びｐ型トランジスタ領域Ｃを覆うように、例えば膜厚が２０ｎｍの窒化シリコンからなる圧縮応力を有する第２のライナ絶縁膜２８を選択的に形成する。
【００６２】
その後は、図示していないが、必要なコンタクト及び配線を形成することにより、ＣＭＩＳトランジスタを含む半導体装置を得ることができる。
【００６３】
以上説明したように、本実施形態によると、ｐ型トランジスタ領域Ｃに形成されるｐ型ソースドレイン領域であるシリコンゲルマニウム層２０をゲート電極１３の下方のチャネル領域に確実に近づけることができる。その上、シリコンゲルマニウム層２０をチャネル領域に近づけても、ｎ型ポケット領域１８がシリコンゲルマニウム層２０の凸部２０ａの先端を覆っていることにより、該シリコンゲルマニウム層２０に導入されたｐ型の不純物であるボロンが熱によりチャネル領域に拡散することを防止できる。これにより、従来のように、熱拡散によるボロンが先に注入された不純物元素の分布プロファイルを乱してしまい、ｐ型ＭＩＳトランジスタの駆動力が低下する等の不具合を防止することができる。
【００６４】
なお、本実施形態においては、チャネル領域に圧縮応力を印加する歪み構造を採るＭＩＳトランジスタをｐ型トランジスタとしたが、本発明は、ｐ型トランジスタに限られない。すなわち、ｎ型ＭＩＳトランジスタに対して、そのチャネル領域に引っ張り応力を印加する構成としてもよく、この場合には、ソースドレイン領域を構成するシリコン混晶層として、シリコンと炭素との混晶層であるシリコンカーバイド（ＳｉＣ）を用いることができる。
【００６５】
以下に、従来例に係るｐ型ＭＩＳトランジスタと、本実施形態に係るｐ型ＭＩＳトランジスタとの電気的特性の比較結果を示す。図７はゲート長寸法（Ｌｇ）としきい値電圧（Ｖｔｓｃ）との関係を示している。図８（ａ）〜図８（ｄ）は、図７に示すグラフのａ〜ｄと対応するトランジスタ構造であって、（ａ）は従来構造であり、（ｂ）〜（ｄ）は本実施形態とその変形例に係る構造を示している。具体的には、図８（ａ）に示す従来のトランジスタ構造においては、ｎ型ポケット領域１０７はＳｉＧｅからなるシリコン混晶層１０８の凸部の先端を完全に覆ってはいない。一方、図８（ｂ）〜（ｄ）に示す本発明に係るトランジスタ構造においては、ｎ型ポケット領域１７は、シリコンゲルマニウム層１８の凸部の先端を完全に覆っている。
【００６６】
図７に示すように、図８（ａ）に示す従来構造ａの場合には、ゲート長寸法が０．１μｍよりも小さくなると、しきい値電圧特性が変動する傾向がみられる。さらに、ゲート長寸法が０．０６μｍ以下となると、しきい値電圧特性が大幅に低下して、短チャネル効果が顕在化することが分かる。これは、前述したように、ソースドレインとなるシリコン混晶層１０８からチャネル領域にボロンが拡散して、チャネル領域に注入されたｎ型不純物元素の分布プロファイルが乱れ、その結果、しきい値電圧特性が低下するためである。
【００６７】
これに対し、本実施形態の場合には、ゲート長寸法が０．０４μｍであっても、しきい値電圧特性の変動は小さく、短チャネル特性に有利であることが分かる。その上、シリコンゲルマニウム層２０をチャネル領域に近づけることができるため、ｐ型ＭＩＳトランジスタの駆動力を効果的に向上させることができる。
【００６８】
なお、ｎ型ポケット領域１８がシリコンゲルマニウム層２０の凸部を覆う構成の変形例として、図８（ｃ）に示すように、互いに対向するｎ型ポケット領域１８同士が接している構成、又は図８（ｄ）に示すように、ｎ型ポケット領域１８同士が互いに重なる構成としても、同等以上の効果を得られることが分かる。
【産業上の利用可能性】
【００６９】
本発明に係る半導体装置及びその製造方法は、しきい値電圧の変動を防ぐことができると共に、チャネル領域のゲート長方向に圧縮応力を効果的に印加することができ、特に、ソースドレイン領域にシリコン混晶層を含むＭＩＳＦＥＴを含む半導体装置に有用である。
【符号の説明】
【００７０】
Ａ ｎ型トランジスタ領域
Ｂ 非シリサイドｐ型トランジスタ領域
Ｃ ｐ型トランジスタ領域
１０ 半導体基板
１０ａ リセス領域
１０ｂ 凹部
１１ シャロートレンチ分離
１２ ゲート絶縁膜
１３ ゲート電極
１４ ゲートハードマスク
１５ オフセットサイドウォール
１６ ｎ型エクステンション領域
１７ ｐ型エクステンション領域
１８ ｎ型ポケット領域
１９ 第１のハードマスク層
２０ シリコンゲルマニウム層（ｐ型ソースドレイン領域）
２０ａ 凸部（Σ先端部）
２１ 第１のサイドウォール
２１Ａ 第１のサイドウォール形成膜
２２ 第２のサイドウォール
２２Ａ 第２のサイドウォール形成膜
２３ ｎ型ソースドレイン領域
２４ ｐ型ソースドレイン領域
２５ シリサイドブロック層
２６ シリサイド層
２７ 第１のライナ絶縁膜
２８ 第２のライナ絶縁膜
３０ 第２のハードマスク層
３１ レジスト膜
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ソースドレイン領域にシリコン混晶層を含むＭＩＳＦＥＴ（metal-insulator semiconductor field effect transistor）を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置の高性能化を実現するため、ＭＩＳＦＥＴ（以下、ＭＩＳトランジスタと称す。）のチャネル領域に応力を印加することにより、トランジスタの駆動能力を向上させる歪み技術が用いられるようになってきている。ｐ型ＭＩＳトランジスタにおいては、チャネル領域のゲート長方向に圧縮応力を印加することにより、キャリアの移動度が向上することが知られている。チャネル領域に圧縮応力を印加する方法には、半導体基板に用いられるシリコン（Ｓｉ）よりも大きい格子定数を有するシリコンゲルマニウム（ＳｉＧｅ）層をソースドレイン領域に形成する方法が採られている（例えば、特許文献１を参照。）。
【０００３】
図９にｐ型ＭＩＳトランジスタのソースドレイン領域にＳｉＧｅからなるシリコン混晶層を有する従来の半導体装置を示す。
【０００４】
図９に示すように、シリコンからなる半導体基板１００の上には、ゲート絶縁膜１０１を介在させたゲート電極１０２が形成されている。ゲート電極１０２の両側面には、絶縁膜からなるオフセットサイドウォール１０３が形成され、ゲート絶縁膜１０１を含めその外側には、断面Ｌ字状の第１のサイドウォール１０４と第２のサイドウォール１０５とがそれぞれ形成されている。
【０００５】
半導体基板１００におけるｎ型のチャネル領域であって、第１のサイドウォール１０４及び第２のサイドウォール１０５の下側にはそれぞれ、ｐ型エクステンション領域１０６と、該ｐ型エクステンション領域１０６の下方を覆うｎ型ポケット領域１０７とが形成されている。
【０００６】
半導体基板１００におけるｐ型エクステンション領域１０６及びｎ型ポケット領域１０７の外側には、ｐ型のＳｉＧｅからなるシリコン混晶層１０８がソースドレイン領域として形成されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−１８６２４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
一般に、ＳｉＧｅからなるシリコン混晶層によるチャネル領域への圧縮応力は、ｐ型トランジスタの駆動能力を向上させる。ところが、トランジスタの微細化が進むにつれて、チャネル領域の面積が小さくなるため、シリコン混晶層がチャネル領域に接近する。これにより、シリコン混晶層からのｐ型不純物の拡散によって、ｐ型トランジスタのしきい値電圧Ｖｔが変動して、該トランジスタの駆動能力を劣化させる。このため、ｐ型トランジスタのソースドレイン形成領域にシリコン混晶層を形成する場合は、シリコン混晶層からのｐ型不純物の拡散を考慮しながら、シリコン混晶層をチャネル領域に近づける構成とする必要がある。
【０００９】
従って、図９に示すように、シリコン混晶層が形成されるソースドレイン領域は、該シリコン混晶層からの不純物の拡散を考慮して、サイドウォールの外側に形成することとなる。ところが、シリコン混晶層がチャネル領域から離れた構成では、ゲート長方向の圧縮応力をチャネル領域に対して効果的に印加することができない。
【００１０】
すなわち、応力を印加する観点からシリコン混晶層をチャネル領域にできるだけ近づけたいという要求は、シリコン混晶層からの不純物の拡散による不具合を防止する必要から、十分に達成することができないという問題がある。
【００１１】
前記の問題に鑑み、本発明は、ＭＩＳトランジスタにおけるシリコン混晶層からなるソースドレイン領域を、不純物の拡散による不具合を防止しながらチャネル領域に近づけることができるようにすることを目的とする。
【課題を解決するための手段】
【００１２】
前記の目的を達成するため、本発明は、半導体装置を第１導電型のシリコン混晶層に設けられた、ゲート電極側に突き出す凸部（Σ先端部）の先端が第２導電型のポケット領域に覆われる構成とする。
【００１３】
具体的に、本発明に係る半導体装置は、半導体基板からなる第１導電型の活性領域の上に、ゲート絶縁膜を介在させて形成されたゲート電極と、活性領域におけるゲート電極の両側方の領域に形成された第２導電型のソースドレイン領域と、活性領域における各ソースドレイン領域の側面からそれぞれゲート電極の下側に向かって形成された第１導電型のポケット領域とを備え、ソースドレイン領域は、シリコンとIV族元素との混晶層からなり、混晶層はゲート長方向におけるゲート電極側の側面がゲート電極側に突き出す凸部を有しており、凸部の先端はポケット領域によって覆われている。
【００１４】
本発明の半導体装置によると、第２導電型のソースドレイン領域は、シリコンとIV族元素との混晶層からなり、且つ、混晶層は、ゲート長方向におけるゲート電極側の側面がゲート電極側に突き出す凸部を有しており、凸部の先端は第１導電型のポケット領域によって覆われている。このため、シリコン混晶層からの不純物がチャネル領域に拡散することが抑制されて、しきい値電圧の変動を防止することができる。また、シリコン混晶層をサイドウォールよりも内側に形成することが可能となるため、チャネル領域のゲート電極側への圧縮応力を効果的に印加することができる。
【００１５】
本発明の半導体装置において、混晶層における凸部の深さ方向における先端位置は、ポケット領域の不純物濃度のピーク位置よりも深いか又は同等であることが好ましい。
【００１６】
本発明の半導体装置は、活性領域の上部における各ソースドレイン領域の側面からそれぞれゲート電極の下側に向かって形成された第２導電型のエクステンション領域をさらに備え、混晶層における凸部の深さ方向における先端位置は、エクステンション領域の最大接合深さよりも深く、且つ、ポケット領域の最大接合深さの２分の１よりも深いことが好ましい。
【００１７】
また、本発明の半導体装置は、ゲート電極におけるゲート長方向側の両側面上に形成された絶縁膜からなるサイドウォールをさらに備え、混晶層における活性領域の上面と交差する位置は、サイドウォールの外側の最外側面よりも内側に形成されていることが好ましい。
【００１８】
本発明の半導体装置において、混晶層における凸部の先端位置は、活性領域の表面から１８ｎｍ以上且つ２３ｎｍ以下であってもよい。
【００１９】
本発明の半導体装置において、混晶層を構成するIV族元素はゲルマニウムであることが好ましい。
【００２０】
また、本発明の半導体装置において、混晶層を構成するIV族元素は炭素であってもよい。
【００２１】
本発明の半導体装置は、ゲート電極の上部及び混晶層の上部にそれぞれ形成された金属シリサイド層と、活性領域の上に、金属シリサイド層を含めゲート電極及び混晶層を覆うように形成されたライナ絶縁膜とをさらに備えていてもよい。
【００２２】
本発明の半導体装置において、ゲート電極の下方において、互いに対向するポケット領域同士が接していてもよい。
【００２３】
本発明に係る半導体装置の製造方法は、半導体基板からなる第１導電型の活性領域の上にゲート絶縁膜を介在させてゲート電極を形成する工程（ａ）と、活性領域にゲート電極をマスクとして、第２導電型のポケット領域を選択的に形成する工程（ｂ）と、ゲート電極の両側面上に、絶縁膜からなるハードマスク層を形成する工程（ｃ）と、活性領域に対して、ハードマスク層をマスクとしてエッチングを行うことにより、活性領域におけるハードマスク層の外側の領域にリセスを形成する工程（ｄ）と、リセスにシリコンとIV族元素との混晶からなり且つ第１導電型の混晶層を選択的に形成する工程（ｅ）とを備え、工程（ｄ）において、リセスにおけるゲート電極側の壁面はゲート電極側に突き出す凹部を有しており、工程（ｅ）において、混晶層がリセスの凹部によって形成される側面の凸部の先端は、ポケット領域によって覆われている。
【００２４】
本発明の半導体装置の製造方法によると、第１導電型の混晶層がリセスの凹部によって形成される側面の凸部の先端は、第２導電型のポケット領域によって覆われているため、シリコン混晶層からの不純物がチャネル領域に拡散することが抑制されて、しきい値電圧の変動を防止することができる。
【００２５】
本発明の半導体装置の製造方法は、工程（ｃ）において、ハードマスク層は、断面形状がＬ字状の第１のハードマスク層と、第１のハードマスク層上に形成された第２のハードマスク層とからなり、工程（ｅ）よりも後に、第２のハードマスク層を除去する工程（ｆ）をさらに備えていてもよい。
【発明の効果】
【００２６】
本発明に係る半導体装置及びその製造方法によると、混晶層の凸部の先端がポケット領域により覆われていることによって、混晶層からの不純物が熱処理等によってチャネル領域に拡散することが抑制されるため、しきい値電圧の変動を防ぐことができる。その上、シリコン混晶層の内壁をサイドウォールの最外側面よりも内側に形成することができるため、チャネル領域のゲート長方向への圧縮応力を効果的に印加することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態に係る半導体装置の要部を示す模式的な断面図である。
【図２】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法を示す模式的な工程順の断面図である。
【図３】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法を示す模式的な工程順の断面図である。
【図４】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法を示す模式的な工程順の断面図である。
【図５】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法を示す模式的な工程順の断面図である。
【図６】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体装置の製造方法を示す模式的な工程順の断面図である。
【図７】本発明の一実施形態及びその変形例に係る半導体装置におけるゲート長寸法としきい値電圧との関係を従来例と比較したグラフである。
【図８】（ａ）〜（ｄ）は図７の測定に用いた本発明及び従来例に係る半導体装置を示し、（ａ）は従来例に係る模式的な断面図であり、（ｂ）〜（ｄ）は本発明及びその変形例に係る模式的な断面図である。
【図９】従来の半導体装置の要部を示す模式的な断面図である。
【発明を実施するための形態】
【００２８】
（一実施形態）
本発明の一実施形態について図１を参照しながら説明する。
【００２９】
図１に示すように、本実施形態に係る半導体装置は、ＣＭＩＳ（complementary metal-insulator semiconductor）トランジスタを有している。
【００３０】
一例として、半導体基板には、ｐ型シリコン（Ｓｉ）からなり、主面の面方位が｛１００｝面である半導体基板１０を用い、該半導体基板１０の主面は、絶縁膜からなるシャロートレンチ分離（素子分離領域）１１によって、ｎ型ＭＩＳトランジスタが形成されるｎ型トランジスタ領域Ａ、非シリサイドのｐ型ＭＩＳトランジスタが形成される非シリサイドｐ型トランジスタ領域Ｂ及びシリコンゲルマニウム層（ＳｉＧｅ層）を有するｐ型ＭＩＳトランジスタが形成されるｐ型トランジスタ領域Ｃに区画されている。シリコンゲルマニウム層は、シリコンとIV族元素であるゲルマニウムとの混晶層である。
【００３１】
ｎ型トランジスタ領域Ａには、半導体基板１０からなる活性領域の上にゲート絶縁膜１２を介在させた、例えばポリシリコンからなるゲート電極１３が形成され、該ゲート電極１３のゲート長方向側の両側面上には、窒化シリコン（ＳｉＮ）からなるオフセットサイドウォール１５が形成されている。オフセットサイドウォール１５の外側には、酸化シリコンからなり断面Ｌ字状の第１のハードマスク層１９と、酸化シリコン（ＳｉＯ２）からなる第１のサイドウォール２１とが形成されている。半導体基板１０の活性領域の上部における第１のハードマスク層１９の下側には、ｎ型エクステンション領域１６が形成され、該ｎ型エクステンション領域１６の外側には、ｎ型ソースドレイン領域２３が形成されている。また、ゲート電極１３の上部及びソースドレイン領域２３の上部は、ニッケル（Ｎｉ）等の金属によるシリサイド層２６がそれぞれ形成されている。さらに、ゲート電極１３を含めｎ型ソースドレイン領域２３を覆うように、チャネル領域におけるゲート長方向に引っ張り応力を生じる第１のライナ絶縁膜２７が形成されている。
【００３２】
非シリサイドｐ型トランジスタ領域Ｂには、半導体基板１０からなる活性領域の上にゲート絶縁膜１２を介在させたポリシリコンからなるゲート電極１３が形成され、該ゲート電極１３の上には、窒化シリコンからなるゲートハードマスク１４が形成されている。また、ゲート電極１３のゲート長方向側の両側面上には、窒化シリコンからなるオフセットサイドウォール１５が形成されている。オフセットサイドウォール１５の外側には、酸化シリコンからなり断面Ｌ字状の第１のハードマスク層１９と、酸化シリコンからなる第１のサイドウォール２１と、窒化シリコンからなる第２のサイドウォール２２とが順次形成されている。半導体基板１０の活性領域の上部における第１のハードマスク層１９の下側には、ｐ型エクステンション領域１７が形成され、該ｐ型エクステンション領域１７の外側には、ｐ型ソースドレイン領域２４が形成されている。また、半導体基板１０の活性領域の上部には、ｐ型エクステンション領域１７及びｐ型ソースドレイン領域２４の下方を覆うように、ｎ型ポケット領域１８が形成されている。さらに、ゲート電極１３を含めｐ型ソースドレイン領域２４を覆うように、酸化シリコンからなるシリサイドブロック層２５が形成され、該シリサイドブロック層２５の上には、チャネル領域におけるゲート長方向に圧縮応力を生じる第２のライナ絶縁膜２８が形成されている。
【００３３】
ｐ型トランジスタ領域Ｃには、半導体基板１０からなる活性領域上にゲート絶縁膜１２を介在させたポリシリコンからなるゲート電極１３が形成され、ゲート電極１３のゲート長方向側の両側面上には、窒化シリコンからなるオフセットサイドウォール１５が形成されている。オフセットサイドウォール１５の外側には、酸化シリコンからなり断面Ｌ字状の第１のハードマスク層１９と、酸化シリコンからなる第１のサイドウォール２１とが形成されている。半導体基板１０の活性領域の上部における第１のハードマスク層１９の下側には、ｐ型エクステンション領域１７が形成され、該ｐ型エクステンション領域１７の外側には、ｐ型のシリコンゲルマニウム層２０からなるｐ型ソースドレイン領域が形成されている。なお、図１においては、ソースドレイン形成領域にシリコンゲルマニウム層２０のみを図示しているが、これに限定されるものではなく、シリコンゲルマニウム層２０の周囲にシリコンゲルマニウム層２０から半導体基板１０にｐ型不純物が拡散して形成されたｐ型拡散領域が設けられていてもよい。また、半導体基板１０の活性領域には、ｐ型エクステンション領域１７の下方及びシリコンゲルマニウム層２０の側面を覆うように、ｎ型ポケット領域１８が形成されている。また、ゲート電極１３の上部及びシリコンゲルマニウム層２０の上部は、ニッケル（Ｎｉ）等の金属によるシリサイド層２６がそれぞれ形成されている。さらに、ゲート電極１３を含めシリコンゲルマニウム層２０を覆うように、チャネル領域におけるゲート長方向に圧縮応力を生じる第２のライナ絶縁膜２８が形成されている。
【００３４】
ｐ型トランジスタ領域Ｃに形成されたｐ型ＭＩＳトランジスタは、ｐ型ソースドレイン領域が、エピタキシャル成長によるｐ型のシリコンゲルマニウム層２０から形成されている。シリコンゲルマニウム層２０における少なくともゲート電極側の側面は、その面方位がシリコン結晶の｛１１１｝面であり、ゲート電極側に突き出す凸部２０ａを有している。本明細書においては、この側面の凸部２０ａをΣ先端部とも呼ぶ。また、ゲート電極側とは、シリコンゲルマニウム層２０から見てゲート長方向におけるゲート電極側を意味する。
【００３５】
本実施形態の特徴として、凸部（Σ先端部）２０ａの先端は、ｎ型ポケット領域１８によって覆われている。ここでは、シリコンゲルマニウム層２０における凸部２０ａの深さ方向における先端位置は、ｎ型ポケット領域１８の不純物濃度のピーク位置よりも深いか又は同等であることが好ましい。また、シリコンゲルマニウム層２０における凸部２０ａの深さ方向における先端位置は、ｐ型エクステンション領域１７の最大接合深さよりも深く、且つ、ｎ型ポケット領域１８の最大接合深さの２分の１よりも深く、且つ、ｎ型ポケット領域１８の最大接合深さよりも浅いことが好ましい。さらに、シリコンゲルマニウム層２０における半導体基板１０の主面（第１のハードマスク層１９の直下の活性領域の上面）と交差する位置は、サイドウォールを構成する第１のハードマスク層１９の外側の最外側面（端部）よりも内側に形成されている。ここで、第１のハードマスク層１９の外側の最外側面とは、第１のハードマスク層１９のゲート電極側からソースドレイン領域側に伸びる下部部分の端部側面を意味する。従って、シリコンゲルマニウム層２０は、第１のハードマスク層１９における端部とオーバーラップするように、第１のハードマスク層１９の下面に接して形成される。
【００３６】
本実施形態に係る半導体装置は、特にｐ型トランジスタ領域Ｃに形成されたｐ型ＭＩＳトランジスタにおいて、ｐ型ソースドレイン領域がシリコンゲルマニウム層２０からなり、且つ、シリコンゲルマニウム層２０における少なくともゲート電極側の側面がゲート電極側に突き出す凸部２０ａを有している。その上、該凸部２０ａはｎ型ポケット領域１８によって覆われているため、シリコンゲルマニウム層２０からのｐ型不純物のチャネル領域への拡散を抑制することができる。さらに、シリコンゲルマニウム層２０における凸部２０ａのゲート長方向における先端位置は、ゲート電極１３の側面よりも外側で、且つ、サイドウォールを構成する第１のハードマスク層１９の外側の最外側面（端部）よりも内側に形成されている。その結果、ｐ型ＭＩＳトランジスタのしきい値電圧Ｖｔの変動を防止することができる。また、シリコンゲルマニウム層２０をサイドウォール１９、２１の外側の端部よりもチャネル領域側に形成することが可能となるため、チャネル領域のゲート長方向への圧縮応力を効果的に印加することができる。
【００３７】
以下、上記のように構成された半導体装置の製造方法の一例として図２〜図６を参照しながら説明する。
【００３８】
まず、図２（ａ） に示すように、ｐ型シリコンからなる半導体基板１０の上部に、シャロートレンチ分離（素子分離領域）１１を選択的に形成して、ｎ型トランジスタ領域Ａ、非シリサイドｐ型トランジスタ領域Ｂ及びｐ型トランジスタ領域Ｃに区画する。続いて、半導体基板１０におけるｎ型トランジスタ領域Ａに、ｐ型ウェル又はｐ型チャネル領域を形成するための、例えばボロン（Ｂ）等のｐ型不純物をイオン注入によって導入する。また、半導体基板１０における非シリサイドｐ型トランジスタ領域Ｂ及びｐ型トランジスタ領域Ｃには、ｎ型ウェル又はｎ型チャネル領域を形成するための、例えば砒素（Ａｓ）等のｎ型不純物をイオン注入により導入する。なお、ｐ型不純物注入とｎ型不純物注入との注入の順序は特に問われない。
【００３９】
続いて、半導体基板１０の上に、例えば膜厚が１．５ｎｍの酸化シリコンからなるゲート絶縁膜形成膜を形成する。その後、ゲート絶縁膜形成膜の上に、化学気相堆積（Chemical Vapor Deposition:ＣＶＤ）法により、例えば膜厚が５０ｎｍのポリシリコンからなるゲート電極形成膜を堆積により形成する。ここで、ゲート絶縁膜形成膜には、酸化シリコンに限られず、酸化シリコンと、ハフニウム酸化物又はジルコニウム酸化物等の高誘電体とを積層した積層膜を用いてもよい。また、ゲート絶縁膜形成膜とゲート電極形成膜との間には、メタル層を挿入してポリメタルゲート構造としてもよい。また、ゲート絶縁膜形成膜はポリシリコンに限られない。
【００４０】
続いて、ＣＶＤ法により、ゲート電極形成膜の上に、例えば膜厚が３０ｎｍの窒化シリコンからなるゲートハードマスク形成膜を堆積する。その後、リソグラフィ法及びドライエッチング法により、ゲートハードマスク形成膜、ゲート電極形成膜、ゲート絶縁膜形成膜を順次パターニングする。これにより、ｎ型トランジスタ領域Ａ、非シリサイドｐ型トランジスタ領域Ｂ及びｐ型トランジスタ領域Ｃの半導体基板１０からなる各活性領域の上に、それぞれ、ゲート絶縁膜形成膜からゲート絶縁膜１２を形成し、ゲート電極形成膜からゲート電極１３を形成し、ゲートハードマスク形成膜からゲートハードマスク１４を形成する。ここでは、各ゲート電極１３のゲート長寸法を２８ｎｍから３５ｎｍ程度としている。
【００４１】
続いて、ＣＶＤ法により、半導体基板１０の上に、各ゲートハードマスク１４及びゲート電極１３を覆うように、例えば膜厚が５ｎｍのシリコン窒化膜を堆積し、堆積したシリコン窒化膜をドライエッチング法によって異方性エッチングすることにより、各ゲート電極１３の両側面上にオフセットサイドウォール１５を形成する。その後、ｎ型トランジスタ領域Ａの活性領域には、例えば砒素等のｎ型不純物をイオン注入することにより、活性領域におけるゲート電極１３の両側方の領域に接合深さが浅いｎ型不純物領域であるｎ型エクステンション領域１６を形成する。また、非シリサイドｐ型トランジスタ領域Ｂ及びｐ型ＭＩＳトランジスタ領域Ｃの各活性領域には、ボロン等のｐ型不純物をイオン注入し、さらに、砒素等のｎ型不純物をイオン注入することにより、各活性領域におけるゲート電極１３の両側方の領域に接合深さが浅いｐ型不純物領域であるｐ型エクステンション領域１７と、ｐ型エクステンション領域１７の底面を覆うようにｐ型エクステンション領域１７よりも接合深さが深いｎ型不純物領域であるｎ型ポケット領域１８とを形成する。ここで、ｎ型ポケット領域１８のイオン注入方法として、例えば、砒素雰囲気で注入エネルギーを１５ｋｅＶ〜７５ｋｅＶとし、ｎ型不純物のドーズ量を１×１０１３ｉｏｎｓ／ｃｍ２〜２×１０１３ｉｏｎｓ／ｃｍ２とし、傾斜角度を１５°から３８°の範囲とする角度注入を行っている。これにより、ｎ型不純物は、ゲート電極１３の両側面上の各オフセットサイドウォール１５よりも内側に注入される。このときのｎ型ポケット領域１８の深さは、３５ｎｍから４５ｎｍ程度が好ましく、ここでは４０ｎｍとしている。また、ｐ型エクステンション領域１７の深さは、８ｎｍから１２ｎｍ程度が好ましく、例えば１０ｎｍとし、ｐ型不純物のドーズ量は１×１０１５ｉｏｎｓ／ｃｍ２〜２×１０１５ｉｏｎｓ／ｃｍ２としている。なお、ｐ型エクステンション領域１７とｎ型ポケット領域１８との注入の順序は特に問われない。
【００４２】
次に、図２（ｂ）に示すように、ＣＶＤ法により、半導体基板１０の上に各ゲートハードマスク１４及び各オフセットサイドウォール１５を含む各ゲート電極１３を覆うように、例えば膜厚が５ｎｍの酸化シリコンからなる第１のハードマスク層１９を形成する。その後、ＣＶＤ法により、第１のハードマスク層１９の上に、例えば膜厚が１５ｎｍの窒化シリコンからなる第２のハードマスク層３０を形成する。
【００４３】
次に、図２（ｃ）に示すように、半導体基板１０の全面にレジスト膜を成膜し、成膜されたレジスト膜に対して、リソグラフィ法により、ｐ型トランジスタ領域Ｃに開口パターンを有し、ｎ型トランジスタ領域Ａ及び非シリサイドｐ型トランジスタ領域Ｂを覆うレジスト膜３１を形成する。
【００４４】
次に、開口パターンを有するレジスト膜３１をマスクとした異方性のドライエッチング法により、図３（ａ）に示すように、ｐ型トランジスタ領域Ｃの第２のハードマスク層３０及び第１のハードマスク層１９を順次エッチングする。これにより、ｐ型トランジスタ領域Ｃにおいては、各オフセットサイドウォール１５の側面上にのみ第２のハードマスク層３０及び第１のハードマスク層１９が残存する。なお、第１のハードマスク層１９は、第２のハードマスク層３０によって、オフセットサイドウォール１５と半導体基板１０との隣接部分で断面Ｌ字状となる。ここで、第２のハードマスク層３０及び第１のハードマスク層１９の各膜厚を増減させることにより、ｐ型トランジスタ領域Ｃの活性領域の上面の露出幅を制御することができる。なお、オフセットサイドウォール１５、第１のハードマスク層１９及び第２のハードマスク層３０からなるサイドウォールの幅寸法（合計の最大幅）は、ゲート電極１３の側面から２０ｎｍ〜２５ｎｍの範囲であることが好ましい。
【００４５】
次に、レジスト膜３１を除去し、その後、例えば異方性のドライエッチング法及び異方性のウェットエッチング法により、第２のハードマスク層３０をマスクとしてｐ型トランジスタ領域Ｃの活性領域に対してエッチングを行う。これにより、ｐ型ＭＩＳトランジスタのソースドレイン領域を形成するためのリセス領域１０ａが形成される。このとき、ゲート電極１３の上面及び側面には、ゲートハードマスク１４、オフセットサイドウォール１５及び第１のハードマスク層１９が形成されているため、これらがエッチングマスクとなるので、ゲート電極１３がエッチングされることはない。また、図２（ａ）で形成された、ｐ型エクステンション領域１７とｎ型ポケット領域１８とは、リセス領域１０ａの形成によって第１のハードマスク層１９の外側の側面（端面）よりも内側（チャネル側）のみに残存する。
【００４６】
エッチングによって形成されたリセス領域１０ａは、その壁面が面方位の｛１１１｝面となり、深さ方向のほぼ中央部が第１のハードマスク層１９の下方においてゲート電極側に突き出す凹部（Σ先端部）１０ｂを形成する。この凹部１０ｂの深さ方向における先端位置は、ｐ型エクステンション領域１７の最大接合深さよりも深く、さらにｎ型ポケット領域１８ｂの最大接合深さの２分の１よりも深く、且つ、ｎ型ポケット領域１８ｂの最大接合深さよりも浅くなるように形成されている。すなわち、凹部１０ｂの深さ方向における先端位置は、ｎ型ポケット領域１８の不純物濃度のピーク位置よりも深いか又は同等となるように形成される。
【００４７】
なお、半導体基板１０に形成されるリセス領域１０ａは、異方性ドライエッチング、等方性ドライエッチング及び異方性ウェットエッチングを組み合わせて行ってもよい。すなわち、例えば、主面の面方位が｛１００｝面であるシリコンからなる半導体基板１０を用いた場合には、｛１１１｝面の壁面が形成されるエッチング法を採用すればよい。
【００４８】
また、一例として、凹部１０ｂの深さ方向における先端位置は、半導体基板１０の上面（ゲート電極１３の直下の活性領域の表面）から１８ｎｍ〜２３ｎｍが好ましく、ここでは２０ｎｍとしている。
【００４９】
さらに、本実施形態においては、図３（ａ）において、リセス領域１０ａを形成する際のマスクとして、主に第１のハードマスク層１９及びその上の第２のハードマスク層３０を用いている。すなわち、ｐ型トランジスタ領域Ｃにおいては、ゲート電極１３におけるオフセットサイドウォール１５の両側面上に、第１のハードマスク層１９及び第２のハードマスク層３０からなる一時的なサイドウォールを形成して、この一時的なサイドウォールをリセス領域１０ａの形成用のマスクとしている。このため、本実施形態においては、従来の製造方法のように通常のサイドウォールの上にハードマスク層を形成する場合の、通常のサイドウォールの外側の下部に生じるハードマスク層の残渣（いわゆるプチサイドウォール）が形成されることがない。従って、本実施形態においては、プチサイドウォールが形成されない分だけ、リセス領域１０ａにおけるゲート電極１３側の端部をチャネル領域に近づけることが可能となる。
【００５０】
次に、図３（ｂ）に示すように、例えばＣＶＤ法により、第２のハードマスク層３０をマスクとしてリセス領域１０ａの内部に、ｐ型不純物がドープされたシリコンゲルマニウム層２０を、その上部が半導体基板１０の主面（ゲート電極１３直下の活性領域の上面）よりも高くなるようにエピタキシャル成長する。ここでは、シリコンゲルマニウム層２０にドープされるｐ型の不純物濃度は３．５×１０１９／ｃｍ３である。このとき、ｐ型トランジスタ領域Ｃにおいては、ゲート電極１３の上にゲートハードマスク１４が形成され、また、ｎ型トランジスタ領域Ａ及び非シリサイドｐ型トランジスタ領域Ｂの各活性領域は、第２のハードマスク層３０で覆われているため、シリコンゲルマニウム層２０は、シリコンが露出したリセス領域１０ａにのみ選択的に成長する。なお、シリコンゲルマニウム層２０における半導体基板１０の主面（第１のハードマスク層１９の直下の活性領域の上面）と交差する位置は、サイドウォールを構成する第１のハードマスク層１９の外側の側面（端面）よりも内側（チャネル側）に形成される。また、このとき、シリコンゲルマニウム層２０におけるリセス領域１０ａの凹部１０ｂに成長した凸部２０ａのゲート長方向における先端位置は、ゲート電極１３の下方にまでは達しておらず、第１のハードマスク層１９の下方に位置する。
【００５１】
次に、図３（ｃ）に示すように、例えば温度が１６０℃の熱燐酸により、いずれも窒化シリコンからなる第２のハードマスク３０及びｐ型トランジスタ領域Ｃにおけるゲートハードマスク１４を選択的に除去する。このとき、ｎ型トランジスタ領域Ａ及び非シリサイドｐ型トランジスタ領域Ｂにおいては、酸化シリコンからなる第１のハードマスク１９が残存しているため、ゲートハードマスク１４がエッチングされることはない。
【００５２】
次に、図４（ａ）に示すように、ＣＶＤ法により、半導体基板１０の上の全面に、例えば膜厚が４ｎｍの酸化シリコンからなる第１のサイドウォール形成膜２１Ａを成膜する。具体的には、ｎ型トランジスタ領域Ａ及び非シリサイドｐ型トランジスタ領域Ｂにおいては、第１のサイドウォール形成膜２１Ａを第１のハードマスク１９の上に成膜する。また、ｐ型トランジスタ領域Ｃにおいては、第１のサイドウォール形成膜２１Ａを、シリコンゲルマニウム層２０及び第１のハードマスク層１９と、オフセットサイドウォール１５の上端及びゲート電極１３の上面とに連続的に成膜する。続いて、第１のサイドウォール形成膜２１Ａの上の全面に、例えば膜厚が１５ｎｍの窒化シリコンからなる第２のサイドウォール形成膜２２Ａを成膜する。
【００５３】
次に、図４（ｂ）に示すように、異方性のドライエッチング法により、第２のサイドウォール形成膜２２Ａ、第１のサイドウォール形成膜２１Ａ及び第１のハードマスク層１９を順次エッチングする。これにより、ｎ型トランジスタ領域Ａ、非シリサイドｐ型トランジスタ領域Ｂ及びｐ型トランジスタ領域Ｃにおいて、各ゲート電極１３の側面に形成された断面形状がＬ字状の第１のハードマスク層１９の上に、第１のサイドウォール形成膜２１Ａから断面形状がほぼＬ字状の第１のサイドウォール２１が形成され、第１のサイドウォール２１の上に第２のサイドウォール形成膜２２Ａから第２のサイドウォール２２が形成される。
【００５４】
このとき、第１のハードマスク層１９、第１のサイドウォール２１及び第２のサイドウォール２２から構成されるサイドウォールの幅寸法（合計の最大幅）は、第１のサイドウォール２１及び第２のサイドウォール２２の膜厚を変化させることによって制御可能である。ここでは、サイドウォールの幅寸法は２２ｎｍから２６ｎｍ程度に設定している。なお、図４（ｂ）においては、第１のサイドウォール２１及び第２のサイドウォール２２の外側の下部端面位置が第１のハードマスク層１９の外側の下部端面位置と一致しているが、必ずしも一致させる必要はなく、第１のサイドウォール２１及び第２のサイドウォール２２の膜厚を厚くした場合には、第１のハードマスク層１９の外側の下部端面を覆うように第１のサイドウォール２１及び第２のサイドウォール２２が形成される。
【００５５】
ｐ型トランジスタ領域Ｃにおけるゲート電極１３、第１のハードマスク層１９、第１のサイドウォール２１及び第２のサイドウォール２２の高さは、第１のサイドウォール２１のエッチング時のエッチングガスにさらされること、及びゲートハードマスク１４が残存していないことから、ｎ型トランジスタ領域Ａ及び非シリサイドｐ型トランジスタ領域Ｂに形成されている各サイドウォール２１、２２と比べて低く仕上がる。また、ｐ型トランジスタ領域Ｃの第１のハードマスク層１９は、ｎ型トランジスタ領域Ａ及び非シリサイドｐ型トランジスタ領域Ｂの各第１のハードマスク層１９と比べて、リセス領域１０ａ及びシリコンゲルマニウム層２０の形成時や、その前後における洗浄工程においてエッチングされているため、膜厚が薄くなっている。このため、ｐ型トランジスタ領域Ｃにおけるサイドウォールの幅寸法は、ｎ型トランジスタ領域Ａ及び非シリサイドｐ型トランジスタ領域Ｂの場合と比べて小さく仕上がる。
【００５６】
次に、図４（ｃ）に示すように、ｎ型トランジスタ領域Ａの活性領域に、ゲート電極１３をマスクとして、すなわちゲートハードマスク１４、オフセットサイドウォール１５、第１のハードマスク層１９、第１のサイドウォール２１及び第２のサイドウォール２２をマスクとして、例えば砒素等のｎ型不純物を選択的にイオン注入する。これにより、ｎ型トランジスタ領域Ａの活性領域に、接合深さが深いｎ型不純物領域であるｎ型ソースドレイン領域２３がｎ型エクステンション領域１６の外側に形成される。続いて、非シリサイドｐ型トランジスタ領域Ｂの活性領域に、ゲート電極１３等をマスクとして、例えばボロン等のｐ型不純物を選択的にイオン注入する。これにより、非シリサイドｐ型トランジスタ領域Ｂの活性領域に、接合深さが深いｐ型不純物領域であるｐ型ソースドレイン領域２４がｐ型エクステンション領域１７の外側で且つｎ型ポケット領域１８の上部に形成される。なお、ｎ型ソースドレイン領域２３と、ｐ型ソースドレイン領域２４との形成順序は特に問われない。その後、例えば温度が９５０℃で且つ１秒以下の急速アニールにより、イオン注入により導入された各不純物を活性化する。
【００５７】
次に、図５（ａ）に示すように、ＣＶＤ法により半導体基板１０の上の全面に、例えば膜厚が１６ｎｍの酸化シリコンからなるシリサイドブロック層２５を堆積する。なお、本工程までの熱処理によってシリコンゲルマニウム層２０からチャネル領域に拡散するボロンの拡散距離は、例えば３ｎｍから８ｎｍ程度である。その後、図示はしていないが、リソグラフィ法により、非シリサイドｐ型トランジスタ領域Ｂを覆い、ｎ型トランジスタ領域Ａ及びｐ型トランジスタ領域Ｃに開口パターンを有するレジスト膜を形成する。
【００５８】
次に、図５（ｂ）に示すように、レジスト膜（不図示）をマスクとして、シリサイドブロック層２５をエッチングすることにより、ｎ型トランジスタ領域Ａ及びｐ型トランジスタ領域Ｃからシリサイドブロック層２５を除去する。
【００５９】
次に、図５（ｃ）に示すように、シリサイドブロック層２５をマスクとして、例えば温度が１６０℃の熱燐酸により、ｎ型トランジスタ領域Ａ及びｐ型トランジスタ領域Ｃにおける、窒化シリコンからなる第２のサイドウォール絶縁膜２２と、ｎ型トランジスタ領域Ａにおける窒化シリコンからなるゲートハードマスク１４とを選択的に除去する。このとき、非シリサイドｐ型トランジスタ領域Ｂにおいては、シリサイドブロック膜２５によってマスクされているため、ゲートハードマスク１０７及び第２のサイドウォール２２が残存する。
【００６０】
次に、図６（ａ）に示すように、半導体基板１０の上の全面に、例えばニッケル膜を堆積し、所定の熱処理及び未反応ニッケルの除去を行うサリサイド（salicide）法を実施する。これにより、ｎ型トランジスタ領域Ａ及びｐ型トランジスタ領域Ｃにおいて、ゲート電極１３、ｎ型ソースドレイン領域２３及びシリコンゲルマニウム層２０の各上部にニッケルとシリコンとからなるシリサイド層２６がそれぞれ形成される。なお、シリサイド層２６の形成にニッケルを用いたが、ニッケルに限られず、例えば白金（Ｐｔ）又はコバルト（Ｃｏ）等の他の金属によるシリサイド層を用いてもよい。
【００６１】
次に、図６（ｂ）に示すように、ＣＶＤ法により、ｎ型トランジスタ領域Ａを覆うように、例えば膜厚が１６ｎｍの窒化シリコンからなる引っ張り応力を有する第１のライナ絶縁膜２７を選択的に形成する。続いて、ＣＶＤ法により、非シリサイドｐ型トランジスタ領域Ｂ及びｐ型トランジスタ領域Ｃを覆うように、例えば膜厚が２０ｎｍの窒化シリコンからなる圧縮応力を有する第２のライナ絶縁膜２８を選択的に形成する。
【００６２】
その後は、図示していないが、必要なコンタクト及び配線を形成することにより、ＣＭＩＳトランジスタを含む半導体装置を得ることができる。
【００６３】
以上説明したように、本実施形態によると、ｐ型トランジスタ領域Ｃに形成されるｐ型ソースドレイン領域であるシリコンゲルマニウム層２０をゲート電極１３の下方のチャネル領域に確実に近づけることができる。その上、シリコンゲルマニウム層２０をチャネル領域に近づけても、ｎ型ポケット領域１８がシリコンゲルマニウム層２０の凸部２０ａの先端を覆っていることにより、該シリコンゲルマニウム層２０に導入されたｐ型の不純物であるボロンが熱によりチャネル領域に拡散することを防止できる。これにより、従来のように、熱拡散によるボロンが先に注入された不純物元素の分布プロファイルを乱してしまい、ｐ型ＭＩＳトランジスタの駆動力が低下する等の不具合を防止することができる。
【００６４】
なお、本実施形態においては、チャネル領域に圧縮応力を印加する歪み構造を採るＭＩＳトランジスタをｐ型トランジスタとしたが、本発明は、ｐ型トランジスタに限られない。すなわち、ｎ型ＭＩＳトランジスタに対して、そのチャネル領域に引っ張り応力を印加する構成としてもよく、この場合には、ソースドレイン領域を構成するシリコン混晶層として、シリコンと炭素との混晶層であるシリコンカーバイド（ＳｉＣ）を用いることができる。
【００６５】
以下に、従来例に係るｐ型ＭＩＳトランジスタと、本実施形態に係るｐ型ＭＩＳトランジスタとの電気的特性の比較結果を示す。図７はゲート長寸法（Ｌｇ）としきい値電圧（Ｖｔｓｃ）との関係を示している。図８（ａ）〜図８（ｄ）は、図７に示すグラフのａ〜ｄと対応するトランジスタ構造であって、（ａ）は従来構造であり、（ｂ）〜（ｄ）は本実施形態とその変形例に係る構造を示している。具体的には、図８（ａ）に示す従来のトランジスタ構造においては、ｎ型ポケット領域１０７はＳｉＧｅからなるシリコン混晶層１０８の凸部の先端を完全に覆ってはいない。一方、図８（ｂ）〜（ｄ）に示す本発明に係るトランジスタ構造においては、ｎ型ポケット領域１７は、シリコンゲルマニウム層１８の凸部の先端を完全に覆っている。
【００６６】
図７に示すように、図８（ａ）に示す従来構造ａの場合には、ゲート長寸法が０．１μｍよりも小さくなると、しきい値電圧特性が変動する傾向がみられる。さらに、ゲート長寸法が０．０６μｍ以下となると、しきい値電圧特性が大幅に低下して、短チャネル効果が顕在化することが分かる。これは、前述したように、ソースドレインとなるシリコン混晶層１０８からチャネル領域にボロンが拡散して、チャネル領域に注入されたｎ型不純物元素の分布プロファイルが乱れ、その結果、しきい値電圧特性が低下するためである。
【００６７】
これに対し、本実施形態の場合には、ゲート長寸法が０．０４μｍであっても、しきい値電圧特性の変動は小さく、短チャネル特性に有利であることが分かる。その上、シリコンゲルマニウム層２０をチャネル領域に近づけることができるため、ｐ型ＭＩＳトランジスタの駆動力を効果的に向上させることができる。
【００６８】
なお、ｎ型ポケット領域１８がシリコンゲルマニウム層２０の凸部を覆う構成の変形例として、図８（ｃ）に示すように、互いに対向するｎ型ポケット領域１８同士が接している構成、又は図８（ｄ）に示すように、ｎ型ポケット領域１８同士が互いに重なる構成としても、同等以上の効果を得られることが分かる。
【産業上の利用可能性】
【００６９】
本発明に係る半導体装置及びその製造方法は、しきい値電圧の変動を防ぐことができると共に、チャネル領域のゲート長方向に圧縮応力を効果的に印加することができ、特に、ソースドレイン領域にシリコン混晶層を含むＭＩＳＦＥＴを含む半導体装置に有用である。
【符号の説明】
【００７０】
Ａ ｎ型トランジスタ領域
Ｂ 非シリサイドｐ型トランジスタ領域
Ｃ ｐ型トランジスタ領域
１０ 半導体基板
１０ａ リセス領域
１０ｂ 凹部
１１ シャロートレンチ分離
１２ ゲート絶縁膜
１３ ゲート電極
１４ ゲートハードマスク
１５ オフセットサイドウォール
１６ ｎ型エクステンション領域
１７ ｐ型エクステンション領域
１８ ｎ型ポケット領域
１９ 第１のハードマスク層
２０ シリコンゲルマニウム層（ｐ型ソースドレイン領域）
２０ａ 凸部（Σ先端部）
２１ 第１のサイドウォール
２１Ａ 第１のサイドウォール形成膜
２２ 第２のサイドウォール
２２Ａ 第２のサイドウォール形成膜
２３ ｎ型ソースドレイン領域
２４ ｐ型ソースドレイン領域
２５ シリサイドブロック層
２６ シリサイド層
２７ 第１のライナ絶縁膜
２８ 第２のライナ絶縁膜
３０ 第２のハードマスク層
３１ レジスト膜
【特許請求の範囲】
【請求項１】
半導体基板からなる第１導電型の活性領域の上に、ゲート絶縁膜を介在させて形成されたゲート電極と、
前記活性領域における前記ゲート電極の両側方の領域に形成された第２導電型のソースドレイン領域と、
前記活性領域における前記各ソースドレイン領域の側面からそれぞれ前記ゲート電極の下側に向かって形成された第１導電型のポケット領域とを備え、
前記ソースドレイン領域は、シリコンとIV族元素との混晶層からなり、
前記混晶層は、ゲート長方向におけるゲート電極側の側面がゲート電極側に突き出す凸部を有しており、
前記凸部の先端は、前記ポケット領域によって覆われていることを特徴とする半導体装置。
【請求項２】
前記混晶層における前記凸部の深さ方向における先端位置は、前記ポケット領域の不純物濃度のピーク位置よりも深いか又は同等であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記活性領域の上部における前記各ソースドレイン領域の側面からそれぞれ前記ゲート電極の下側に向かって形成された第２導電型のエクステンション領域をさらに備え、
前記混晶層における前記凸部の深さ方向における先端位置は、前記エクステンション領域の最大接合深さよりも深く、且つ、前記ポケット領域の最大接合深さの２分の１よりも深いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ゲート電極におけるゲート長方向側の両側面上に形成された絶縁膜からなるサイドウォールをさらに備え、
前記混晶層における前記活性領域の上面と交差する位置は、前記サイドウォールの外側の最外側面よりも内側に形成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記混晶層における前記凸部の先端位置は、前記活性領域の表面から１８ｎｍ以上且つ２３ｎｍ以下であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記混晶層を構成する前記IV族元素は、ゲルマニウムであることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記混晶層を構成する前記IV族元素は、炭素であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項８】
前記ゲート電極の上部及び前記混晶層の上部にそれぞれ形成された金属シリサイド層と、
前記活性領域の上に、前記金属シリサイド層を含め前記ゲート電極及び混晶層を覆うように形成されたライナ絶縁膜とをさらに備えていることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記ゲート電極の下方において、互いに対向する前記ポケット領域同士が接していることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
半導体基板からなる第１導電型の活性領域の上にゲート絶縁膜を介在させてゲート電極を形成する工程（ａ）と、
前記活性領域に前記ゲート電極をマスクとして、第２導電型のポケット領域を選択的に形成する工程（ｂ）と、
前記ゲート電極の両側面上に、前記絶縁膜からなるハードマスク層を形成する工程（ｃ）と、
前記活性領域に対して、前記ハードマスク層をマスクとしてエッチングを行うことにより、前記活性領域における前記ハードマスク層の外側の領域にリセスを形成する工程（ｄ）と、
前記リセスにシリコンとIV族元素との混晶からなり且つ第１導電型の混晶層を選択的に形成する工程（ｅ）とを備え、
前記工程（ｄ）において、前記リセスにおけるゲート電極側の壁面はゲート電極側に突き出す凹部を有しており、
前記工程（ｅ）において、前記混晶層が前記リセスの前記凹部によって形成される側面の凸部の先端は、前記ポケット領域によって覆われていることを特徴とする半導体装置の製造方法。
【請求項１１】
前記工程（ｃ）において、前記ハードマスク層は、断面形状がＬ字状の第１のハードマスク層と、前記第１のハードマスク層上に形成された第２のハードマスク層とからなり、
前記工程（ｅ）よりも後に、前記第２のハードマスク層を除去する工程（ｆ）をさらに備えていることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１】
半導体基板からなる第１導電型の活性領域の上に、ゲート絶縁膜を介在させて形成されたゲート電極と、
前記活性領域における前記ゲート電極の両側方の領域に形成された第２導電型のソースドレイン領域と、
前記活性領域における前記各ソースドレイン領域の側面からそれぞれ前記ゲート電極の下側に向かって形成された第１導電型のポケット領域とを備え、
前記ソースドレイン領域は、シリコンとIV族元素との混晶層からなり、
前記混晶層は、ゲート長方向におけるゲート電極側の側面がゲート電極側に突き出す凸部を有しており、
前記凸部の先端は、前記ポケット領域によって覆われていることを特徴とする半導体装置。
【請求項２】
前記混晶層における前記凸部の深さ方向における先端位置は、前記ポケット領域の不純物濃度のピーク位置よりも深いか又は同等であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記活性領域の上部における前記各ソースドレイン領域の側面からそれぞれ前記ゲート電極の下側に向かって形成された第２導電型のエクステンション領域をさらに備え、
前記混晶層における前記凸部の深さ方向における先端位置は、前記エクステンション領域の最大接合深さよりも深く、且つ、前記ポケット領域の最大接合深さの２分の１よりも深いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ゲート電極におけるゲート長方向側の両側面上に形成された絶縁膜からなるサイドウォールをさらに備え、
前記混晶層における前記活性領域の上面と交差する位置は、前記サイドウォールの外側の最外側面よりも内側に形成されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記混晶層における前記凸部の先端位置は、前記活性領域の表面から１８ｎｍ以上且つ２３ｎｍ以下であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記混晶層を構成する前記IV族元素は、ゲルマニウムであることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記混晶層を構成する前記IV族元素は、炭素であることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項８】
前記ゲート電極の上部及び前記混晶層の上部にそれぞれ形成された金属シリサイド層と、
前記活性領域の上に、前記金属シリサイド層を含め前記ゲート電極及び混晶層を覆うように形成されたライナ絶縁膜とをさらに備えていることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記ゲート電極の下方において、互いに対向する前記ポケット領域同士が接していることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
半導体基板からなる第１導電型の活性領域の上にゲート絶縁膜を介在させてゲート電極を形成する工程（ａ）と、
前記活性領域に前記ゲート電極をマスクとして、第２導電型のポケット領域を選択的に形成する工程（ｂ）と、
前記ゲート電極の両側面上に、前記絶縁膜からなるハードマスク層を形成する工程（ｃ）と、
前記活性領域に対して、前記ハードマスク層をマスクとしてエッチングを行うことにより、前記活性領域における前記ハードマスク層の外側の領域にリセスを形成する工程（ｄ）と、
前記リセスにシリコンとIV族元素との混晶からなり且つ第１導電型の混晶層を選択的に形成する工程（ｅ）とを備え、
前記工程（ｄ）において、前記リセスにおけるゲート電極側の壁面はゲート電極側に突き出す凹部を有しており、
前記工程（ｅ）において、前記混晶層が前記リセスの前記凹部によって形成される側面の凸部の先端は、前記ポケット領域によって覆われていることを特徴とする半導体装置の製造方法。
【請求項１１】
前記工程（ｃ）において、前記ハードマスク層は、断面形状がＬ字状の第１のハードマスク層と、前記第１のハードマスク層上に形成された第２のハードマスク層とからなり、
前記工程（ｅ）よりも後に、前記第２のハードマスク層を除去する工程（ｆ）をさらに備えていることを特徴とする請求項１０に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１１−１５９６９０（Ｐ２０１１−１５９６９０Ａ）
【公開日】平成２３年８月１８日（２０１１．８．１８）
【国際特許分類】
【出願番号】特願２０１０−１８３８５（Ｐ２０１０−１８３８５）
【出願日】平成２２年１月２９日（２０１０．１．２９）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年８月１８日（２０１１．８．１８）
【国際特許分類】
【出願日】平成２２年１月２９日（２０１０．１．２９）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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