半導体装置およびその製造方法
【課題】短チャネル効果の発生を抑制できる半導体装置及びその製造方法の提供。
【解決手段】本発明の半導体装置は、半導体基板1の活性領域上にゲート絶縁膜5aを介して形成されたゲート電極105と、ゲート電極105側面を覆う第1絶縁膜サイドウォール5bと、ゲート電極105を挟んで形成されたソース領域108S及びドレイン領域108Dにおいて、側面が第1絶縁膜サイドウォール5bに接して半導体基板1上面に形成されたシリコン層109と、第1絶縁膜サイドウォール5bを介してゲート電極105側面と対向し、底面がシリコン層109上面に接して形成された第2絶縁膜サイドウォール5dと、シリコン層109内下層部に設けられたLDD不純物層109aと、シリコン層109内上層部に設けられた高濃度不純物層109bと、LDD不純物層109aの下方、半導体基板1の表面側に形成されたポケット不純物層108aとを具備する。
【解決手段】本発明の半導体装置は、半導体基板1の活性領域上にゲート絶縁膜5aを介して形成されたゲート電極105と、ゲート電極105側面を覆う第1絶縁膜サイドウォール5bと、ゲート電極105を挟んで形成されたソース領域108S及びドレイン領域108Dにおいて、側面が第1絶縁膜サイドウォール5bに接して半導体基板1上面に形成されたシリコン層109と、第1絶縁膜サイドウォール5bを介してゲート電極105側面と対向し、底面がシリコン層109上面に接して形成された第2絶縁膜サイドウォール5dと、シリコン層109内下層部に設けられたLDD不純物層109aと、シリコン層109内上層部に設けられた高濃度不純物層109bと、LDD不純物層109aの下方、半導体基板1の表面側に形成されたポケット不純物層108aとを具備する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【0002】
半導体素子の微細化の進展に伴い、MOS(Metal Oxide Semiconductor)型トランジスタのゲート電極の寸法(ゲート長)も縮小し、短チャネル効果による電気特性への影響が深刻となっている。
MOS型トランジスタの短チャネル効果を抑制する手段として、ソース・ドレイン領域にエピタキシャル成長で形成したシリコン層を設けたもの(特許文献1)や、ソース・ドレイン領域を形成するための不純物と反対導電型のポケット層を設けたもの(特許文献2)が知られている。
【0003】
シリコン層とポケット層を設けたトランジスタを製造しようとした場合の一例を図21に示す。この製造方法では、まず、半導体基板91上に、ゲート絶縁膜94、ゲート電極95及び絶縁膜96を積層し、一般的な方法によりパターニングを行うことにより、ゲート電極を形成する。次いで、図21(A)に示す如く、P型不純物のイオン注入及びN型不純物のイオン注入を順次行うことにより、ポケット不純物層92及びLDD(Lightly Doped Drain)不純物層93を形成する。次に、図21(B)に示す如く、ゲート電極95の側面に絶縁膜によりサイドウォール97を形成する。その後、図21(C)に示す如く、LDD不純物層93上にエピタキシャル成長させることにより、後の工程でソース及びドレイン部分となるシリコン層98のせり上げ形成を行う。続いて、図21(D)に示す如く、シリコン層98にイオン注入を行うことにより、高濃度の不純物層99を形成する。高濃度の不純物層99はLDD不純物層93と電気的接続をするために、半導体基板91の表面に到達するように設けられる。MOS型トランジスタでは、短チャネル効果が生じているか否かの境界として見積もられるチャネル長(Lmin)向上の観点から、LDD不純物層93と高濃度の不純物層99を含むソース・ドレイン領域の深さは浅く設定する必要がある。しかしながら、図21に示した従来のMOS型トランジスタでは、LDD不純物層93を浅く形成するに従って、高濃度の不純物層99をそれよりも浅く形成することが困難となり、高濃度の不純物層99の底部とポケット不純物層92とが接する構造となってしまう。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2007−134732号公報
【特許文献2】特開平6−196492号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
上述したトランジスタでは、ソース・ドレイン領域99とLDD不純物層93との電気的接続の観点から、シリコン層98のせり上げ量を大きくしたとしても、ソース・ドレイン領域99の底部の位置は、図21(D)に示すような位置に設定するしかない。そのため、ソース・ドレイン領域99のLmin向上度合いにも制限あり、それ以上のLmin向上策がないため、微細化が進むにつれて、短チャネル効果抑制が困難になってくるという問題があった。
さらなる微細化の進展に対応するためには、MOS型トランジスタの短チャネル効果を従来以上に抑制する必要がある。しかしながら、従来の方法では、微細化した場合の短チャネル効果の抑制が十分ではなく、高集積化のためにさらに微細化したMOS型トランジスタを備えた半導体装置を製造することが困難であった。
【課題を解決するための手段】
【0006】
本発明の半導体装置は、半導体基板に埋め込まれた絶縁膜によって絶縁分離された活性領域と、前記活性領域上に形成されたゲート絶縁膜を介して当該活性領域に形成されたゲート電極と、前記ゲート電極を挟んだ両側の活性領域に形成されたソース領域及びドレイン領域とを備え、前記ゲート電極の側面を覆う第1絶縁膜サイドウォールと、前記ソース領域及びドレイン領域において、前記第1絶縁膜サイドウォールを介して前記ゲート電極の側面と対向するように前記半導体基板の上面に形成されたシリコン層と、前記第1絶縁膜サイドウォールを介して前記ゲート電極の側面と対向し、底面が前記シリコン層の上面に接触するように形成された第2絶縁膜サイドウォールと、前記シリコン層内の下層部に設けられた第1導電型のLDD不純物層と、前記シリコン層内の上層部に設けられ、前記LDD不純物層よりも不純物濃度の高い第1導電型の高濃度不純物層と、前記LDD不純物層の下であって、前記半導体基板の表面側に形成された第2導電型のポケット不純物層と、を備えてなることを特徴とする。
本発明の半導体装置の製造方法は、下面にゲート絶縁膜を有するゲート電極が形成された半導体基板の表面の、前記ゲート電極の両側に対応する領域に第2導電型のポケット不純物層を形成する工程と、前記ゲート電極の側面に第1絶縁膜サイドウォールを形成する工程と、前記ゲート電極の両側の前記半導体基板の上に、シリコン層を形成する工程と、前記シリコン層内の下層部に第1導電型のLDD不純物層を形成する工程と、前記第1絶縁膜サイドウォールの側面に、第2絶縁膜サイドウォールを形成する工程と、前記第2絶縁膜サイドウォールをマスクとして前記LDD不純物層よりも高濃度の第1導電型の不純物を導入し、前記シリコン層内の上層部に第1導電型の高濃度不純物層を形成する工程と、を有することを特徴とする。
【発明の効果】
【0007】
上記の構成によれば、ゲート電極端から高濃度ソース・ドレイン不純物層(高濃度不純物層)は離間した位置に設けられるため、微細化しても効果的に短チャネル効果の発生を抑制することができる。したがって、トランジスタのオフ状態での電流増加に起因した消費電力の増加や、しきい値電圧の低下に起因した回路動作の不具合を防止することができる。
【図面の簡単な説明】
【0008】
【図1】本発明の第1実施形態に係る半導体装置の製造方法を示す断面工程図である。
【図2】本発明の第1実施形態に係る半導体装置の製造方法を示す断面工程図である。
【図3】本発明の第1実施形態に係る半導体装置の製造方法を示す断面工程図である。
【図4】本発明の第1実施形態に係る半導体装置の製造方法を示す断面工程図である。
【図5】本発明の第1実施形態に係る半導体装置の製造方法を示す断面工程図である。
【図6】本発明の第1実施形態に係る半導体装置の製造方法を示す断面工程図である。
【図7】本発明の第1実施形態に係る半導体装置の製造方法を示す断面工程図である。
【図8】本発明の第1実施形態に係る半導体装置の製造方法を示す断面工程図である。
【図9】本発明の第1実施形態に係る半導体装置の製造方法を示す断面工程図である。
【図10】本発明の第1実施形態に係る半導体装置の一例を示す断面模式図である。
【図11】本発明の第2実施形態に係る半導体装置のメモリセル領域の平面構造を示す概念図である。
【図12】本発明の第2実施形態に係る半導体装置の周辺回路領域の平面構造を示す概念図である。
【図13】本発明の第2実施形態に係る半導体装置の一例を示す断面模式図であって、図13(A)は図11のA−A’線の断面模式図であり、図13(B)は図12のB−B’線の断面模式図である。
【図14】本発明の第2実施形態に係る半導体装置の製造方法を示す工程図であって、図14(A)は図11のA−A’線の断面模式図であり、14(B)は図12のB−B’線の断面模式図である。
【図15】本発明の第2実施形態に係る半導体装置の製造方法を示す工程図であって、図15(A)は図11のA−A’線の断面模式図であり、図15(B)は図12のB−B’線の断面模式図である。
【図16】本発明の第2実施形態に係る半導体装置の製造方法を示す工程図であって、図16(A)は図11のA−A’線の断面模式図であり、図16(B)は図12のB−B’線の断面模式図である。
【図17】本発明の第2実施形態に係る半導体装置の製造方法を示す工程図であって、図17(A)は図11のA−A’線の断面模式図であり、図17(B)は図12のB−B’線の断面模式図である。
【図18】本発明の第2実施形態に係る半導体装置の製造方法を示す工程図であって、図18(A)は図11のA−A’線の断面模式図であり、図18(B)は図12のB−B’線の断面模式図である。
【図19】本発明の第2実施形態に係る半導体装置の製造方法を示す工程図であって、図19(A)は図11のA−A’線の断面模式図であり、図19(B)は図12のB−B’線の断面模式図である。
【図20】本発明の第2実施形態に係る半導体装置の製造方法を示す工程図であって、図20(A)は図11のA−A’線の断面模式図であり、図20(B)は図12のB−B’線の断面模式図である。
【図21】シリコン層とポケット層を設けたトランジスタの製造方法の一例を示す工程図であって、(A)はLDD注入後の断面模式図であり、(B)はサイドウォール形成後の断面模式図であり、(C)はシリコン層形成後の断面模式図であり、(D)はソース・ドレイン形成後の断面模式図である。
【発明を実施するための形態】
【0009】
以下、本発明を実施するための形態について説明する。
(第1実施形態)
<半導体装置>
本発明の第1実施形態に係る半導体装置の一例として、第1導電型であるNチャネル型のMOS(Metal Oxide Semiconductor)型トランジスタの場合について、図10を参照して説明する。
図10に示すように、本発明の第1実施形態に係る半導体装置は、半導体基板1と、半導体基板1の表面近傍に設けられたポケット不純物層108aと、半導体基板1の上にポケット不純物層108aの端部と重なるように設けられたゲート電極105と、半導体基板1とゲート電極105との間に設けられたゲート絶縁膜5aと、ゲート電極105の上面に設けられた絶縁膜5cと、ゲート電極105の側面に設けられた第1絶縁膜サイドウォール5bと、ポケット不純物層108の上に、第1絶縁膜サイドウォール5bと接するように設けられたシリコン層109と、第1絶縁膜サイドウォール5b側面に、シリコン層109と少なくとも一部が接するように設けられた第2絶縁膜サイドウォール5dと、シリコン層109内の下層部に設けられたLDD不純物層109aと、シリコン層109内の上層部に設けられた高濃度ソース・ドレイン不純物層(高濃度不純物層)109bとを備えた半導体装置である。
【0010】
図10において、半導体基板1は所定濃度の第2導電型であるP型不純物を含有する半導体、例えばシリコンにて形成されている。この半導体基板1には、シリコン酸化膜(SiO2)等の絶縁膜を埋設された素子分離領域3が形成されている。素子分離領域3は、半導体基板1の表面の活性領域以外の部分に形成され、隣接する活性領域との間を絶縁分離している。活性領域には、ゲート電極105とその両側に位置するようにソース(ソース領域)108S及びドレイン(ドレイン領域)108Dが具備され、ソース108S及びドレイン108D上には選択エピタキシャル成長により形成されたシリコン層109が積層されている。ソース108S及びドレイン108Dは、シリコン層109上に形成されたコンタクトプラグ12により金属配線13と接続されている。また、ゲート電極105の側壁には第1絶縁膜サイドウォール5b及び第2絶縁膜サイドウォール5dが形成されている。なお、ソースおよびドレインの呼称は入れ替えてもよい。
【0011】
図10に示す如く、半導体基板1において素子分離領域3に区画された活性領域にソース108S及びドレイン108Dが離間して形成され、ソース108Sとドレイン108Dとの間にプレーナ型のゲート電極105が形成されている。ゲート電極105は、ゲートシリコン膜5sと金属膜5mとの多層膜により半導体基板1の上部に突出するように形成されている。ゲートシリコン膜5sはCVD法(Chemical Vapor Deposition)での多結晶シリコン膜の成膜時にリン等の不純物を含有させて形成される。また、成膜時に不純物を含有しないように形成した多結晶シリコン膜に、後の工程でN型またはP型の不純物をイオン注入法により導入してもよい。金属膜5mは、タングステン(W)や窒化タングステン(WN)、タングステンシリサイド(WSi)等の高融点金属を用いることができる。
【0012】
ゲート電極105と半導体基板1との間にはゲート絶縁膜5aが形成されている。ゲート絶縁膜5aとしては、例えば、シリコン酸化膜を用いてもよく、また、単層のシリコン酸化膜以外にハフニウム(Hf)等を含有した高誘電体膜(High−K膜)や、シリコン窒化膜とシリコン酸化膜の積層膜等を用いてもよい。
ゲート電極105の側壁には窒化シリコン(Si3N4)などの絶縁膜による第1絶縁膜サイドウォール5bおよび第2絶縁膜サイドウォール5dが形成されている。ゲート電極105上には窒化シリコンなどの絶縁膜5cが形成されており、ゲート電極5の上面を保護している。また、第1絶縁膜サイドウォール5bはゲートシリコン膜5s、金属膜5m、絶縁膜5cの側面にわたり形成され、第2絶縁膜サイドウォール5dは金属膜5mと絶縁膜5cの側方に形成されている。
【0013】
ソース108S及びドレイン108Dは、ゲート電極105の両側の半導体基板1に形成された第2導電型であるP型のポケット不純物層108aと、ポケット不純物層108a上に選択エピタキシャル成長法によって形成されたシリコン層109と、シリコン層109内の下層部分に設けられた第1導電型のN型のLDD(Lightly Doped Drain)不純物層109aと、シリコン層109内の上層部分に設けられた第1導電型のN型の高濃度ソース・ドレイン不純物層109bから構成されている。高濃度ソース・ドレイン不純物層109bの不純物濃度はLDD不純物層109aの不純物濃度よりも高くなるように設定されている。P型のポケット不純物層108aには、例えばホウ素(B)が導入されている。N型のLDD不純物層109aには、例えばリン(P)が導入されている。N型の高濃度ソース・ドレイン不純物層109bには、例えば砒素(As)が導入されている。
【0014】
高濃度ソース・ドレイン不純物層109bの底部は、図10に示すように、シリコン層109内でLDD不純物層109aと接触するように形成されている。短チャネル効果を抑制する観点から、高濃度ソース・ドレイン不純物層109bの底部が、シリコン層109内に留まる、すなわち、半導体基板1の上面よりも上方に位置するように設定するのが好ましい。また、LDD不純物層109aはポケット不純物層108aの領域外に広がらないように形成されている。
【0015】
また、図10に示すように、半導体基板1上にはシリコン酸化膜などの絶縁膜による層間絶縁膜11が形成され、層間絶縁膜11上には、アルミニウム(Al)、銅(Cu)等で形成した上層の金属配線13が形成されている。さらに、層間絶縁膜11を貫通して、ソース108S及びドレイン108Dと金属配線13とを接続するようにコンタクトプラ12が形成されている。
【0016】
この構成のNチャネル型MOS型トランジスタでは、ソース108Sとドレイン108Dとの間に電圧が印加された状態で、ゲート電極105に電圧が印加されると、ソース108S−ドレイン108D間の半導体基板1表面側において、ゲート絶縁膜5aとの界面付近に、電子が移動するチャネル領域9が形成される。
【0017】
本発明の半導体装置は、ゲート電極105の両側の半導体基板1表面近傍に第2導電型のポケット不純物層108aを設け、ポケット不純物層108a上に第1導電型のLDD不純物層109aを介して第1導電型の高濃度ソース・ドレイン不純物層109bを設ける構成とした。これにより、ゲート電極105端から高濃度ソース・ドレイン不純物層109bは離間した位置に設けられるため、微細化しても効果的に短チャネル効果の発生を抑制することができる。
また、本発明の半導体装置は、高濃度ソース・ドレイン不純物層109bの底部が、シリコン層109内に留まる、すなわち、半導体基板1の上面よりも上方に位置する構成とすることにより、短チャネル効果の発生をさらに抑制することができる。
したがって、本発明の半導体装置によれば、トランジスタのオフ状態での電流増加に起因した消費電力の増加や、しきい値電圧の低下に起因した回路動作の不具合を防止することができる。すなわち、本発明によれば、高集積度で高性能な半導体装置となる。
【0018】
<半導体装置の製造方法>
次に、本発明の第1実施形態に係る半導体装置の製造方法について、第1導電型であるNチャネル型のMOS型トランジスタを製造する場合を一例として図1〜10を参照して説明する。
図1〜9は本発明の第1実施形態に係る半導体装置の製造方法を示す断面工程図であり、図10は、本発明の第1実施形態に係る半導体装置の一例を示す断面模式図である。
【0019】
まず、熱酸化法等により、不純物を導入して第2導電型であるP型としたシリコンからなる半導体基板1に、シリコン酸化膜(SiO2)等の絶縁膜をSTI(Shallow Trench Isolation)法等により埋設し、素子分離領域3を形成する。なお、本実施形態においては、半導体基板1のMOS型トランジスタを形成する領域に、予めイオン注入によってP型ウェルを形成しておいてもよい。
【0020】
次に、図1に示すように、ゲート絶縁膜5a、ゲートシリコン膜5s、タングステンシリサイド(WSi)等の金属膜5m、絶縁膜5cを順次積層形成する。
ゲート絶縁膜5aは、熱酸化法により半導体基板1のシリコン表面を酸化して酸化シリコン(SiO2)とすることにより、例えば厚さ5nm程度で形成する。ゲート絶縁膜5aとしては、シリコン酸化膜とシリコン窒化膜(Si3N4)の積層膜や、シリコン酸窒化膜(SiON)、ハフニウム酸化膜(HfO2)などの高誘電率膜(High-K膜)などを用いても良い。
ゲートシリコン膜5sは、CVD(Chemical Vapor Deposition)法により、第1導電型であるN型の不純物として、リン(P)などを含有した多結晶シリコン膜を、例えば40nmの厚さで堆積させて形成する。なお、リン等の不純物を含まない多結晶シリコン膜を形成して、後の工程でリン等の不純物をイオン注入法にて多結晶シリコン膜に導入してもよい。
金属膜5mは、CVD法により、例えばタングステン、窒化タングステン、タングステンシリサイド等の高融点金属を50nm程度の厚さに堆積させて形成する。
絶縁膜5cは、CVD法により、シリコン窒化膜を、例えば厚さ100nm程度に堆積させて形成する。
【0021】
次に、図2に示すように、フォトリソグラフィー技術を用いて、パターニング用のマスクとしてフォトレジスト膜7を形成する。このフォトレジスト膜7をマスクとし、異方性ドライエッチング技術を用いて、絶縁膜5c、金属膜5m、ゲートシリコン膜5s、を順次パターニングし、ゲート電極105を形成する。ゲート電極105は、平面視で活性領域と交差するように形成する。前記異方性ドライエッチングは、例えば、塩素(Cl2)、臭化水素(HBr)及び酸素(O2)等を混合したガスを用いて、圧力10〜50mTorrの雰囲気下で実施する。
【0022】
続いて、図3に示すように、マスク用のフォトレジスト膜7を除去した後、ゲート電極105に対して自己整合的に、半導体基板1に第2導電型であるP型の不純物をイオン注入して、ゲート電極105の両側にポケット不純物部108b、108bを形成する。具体的には、不純物としてホウ素(B)を、例えば、エネルギー10KeV、ドーズ量1.5×1013atoms/cm2の条件で注入する。
【0023】
次に、半導体基板1上にゲート電極105を覆うように、シリコン窒化膜をLP−CVD法(減圧CVD法)を用いて、第1絶縁膜を形成する。シリコン窒化膜の成膜は例えば700℃程度で行い、厚さは10nm程度とする。ここで、この第1絶縁膜の成膜中にポケット不純物部108bは拡散してポケット不純物層108aが形成される。ポケット不純物層108aは縦方向(垂直方向)だけでなく横方向(水平方向)にも拡散し、ゲート電極105の端部下層よりも若干ゲート電極105の内側(ゲート絶縁膜5aの端部下層)の領域まで広がる。続いて、第1絶縁膜をエッチバックして、ゲート電極105の側壁に、膜厚約10nm程度の第1絶縁膜サイドウォール5bを形成する。
【0024】
続いて、希釈したフッ酸(HF)等の低エッチングレートの薬液を含む洗浄処理を行い、半導体基板1表面の自然酸化膜等を除去して清浄な半導体基板表面(シリコン面)を露出させる。露出した半導体基板1表面上に気相選択エピタキシャル成長法を用いて、シリコン層109を形成する。シリコン層109は、例えば、ジクロルシラン(SiH2Cl2)ガスと塩酸(HCl)を含むガスを用いて成膜され、膜厚は40nmまで成長させる。選択気相エピタキシャル成長法によって、半導体基板1表面から第1絶縁膜サイドウォール5bに沿って基板垂直方向にシリコン層109が形成する。図5に示すように、シリコン層109は、半導体基板1のシリコン面が露出している領域上および若干素子分離領域3の上まで成長するように選択的に形成され、シリコン層109の上面は、ファセットが形成されることなく概ね平らの形状となる。
【0025】
次に、図6に示すように、ゲート電極105に対して自己整合的に第1導電型であるN型の不純物をイオン注入して、LDD不純物層109aを形成する。この際に、シリコン層109の膜厚の概略中間位置にイオン注入時のRp(射影飛程)が来るように、イオン注入のエネルギーを設定する。具体的には、例えば、不純物としてリン(P)を用い、エネルギー10KeV、ドーズ量2×1013atoms/cm2の条件でイオン注入する。
【0026】
続いて、半導体基板1上に、ゲート電極105及びシリコン層109を覆うように、シリコン窒化膜などの絶縁膜をLP−CVD法により例えば厚さ30nm程度で形成して、第2絶縁膜を形成する。この第2絶縁膜をエッチバックして、図7に示すように、ゲート電極105の側壁の第1絶縁膜サイドウォール5bの側面であってシリコン層109の上に、厚さ30nm程度の第2絶縁膜サイドウォール5dを形成する。ここで、シリコン窒化膜等の絶縁膜の成膜は700℃程度で行い、この第2絶縁膜の成膜中にLDD不純物層109aはシリコン層109内で拡散する。なお、LDD不純物層109の底部は半導体基板1内に到達してもよいが、先に形成したポケット不純物層108aの領域外に広がらないように、イオン注入時のエネルギーを設定する。
【0027】
次いで、図8に示すように、ゲート電極105に対して自己整合的に第1導電型であるN型の不純物をイオン注入して、高濃度ソース・ドレイン不純物層109bを形成する。高濃度ソース・ドレイン不純物層109bの不純物濃度は、先に形成したLDD不純物層109aの不純物濃度よりも濃度が高くなるように設定する。またイオン注入の際に、シリコン層109の膜厚の概略中間位置からシリコン層109の上面の範囲にイオン注入時のRp(射影飛程)が来るように、イオン注入のエネルギーを設定する。具体的には、例えば、不純物として砒素(As)を用い、エネルギー20KeV、ドーズ量5×1015atoms/cm2の条件でイオン注入する。
【0028】
続いて、上記で注入した不純物の活性化アニールとして、急速熱処理法(RTA)を用いて、例えば、窒素雰囲気中で900℃、10秒間程度の熱処理を行う。この活性化アニールは短時間であるため、高濃度ソース・ドレイン不純物層109bの拡散は抑制され、注入されたシリコン層109内の位置から多少広がる程度である。高濃度ソース・ドレイン不純物層109bの底部は、図9に示すように、シリコン層109内でLDD不純物層109aと接触するように形成する。短チャネル効果を抑制する観点から、シリコン層109の形成時の膜厚と、高濃度ソース・ドレイン不純物層109bのイオン注入エネルギーを調節して、高濃度ソース・ドレイン不純物層109bの底部が、シリコン層109内に留まる、すなわち、半導体基板1の上面よりも上方に位置するように設定するのが好ましい。この活性化アニールによって、ポケット不純物層108aとLDD不純物層109aも多少拡散して広がるが、LDD不純物層109aの形成時における注入エネルギーを調節しておくことによって、LDD不純物層109aがポケット不純物層108aの領域外に広がらないように設定される。
【0029】
次に、CVD法により、ゲート電極105及びシリコン層109を覆うように、酸化シリコン等からなる層間絶縁膜11を形成する。続いて、ソース・ドレイン領域となるシリコン膜109に接続するコンタクトホールを開口する。このコンタクトホール内に、チタン膜(Ti)、窒化チタン膜(TiN)、タングステン膜(W)を順次形成した後、CMP(Chemical Mechanical polishing)法により研磨してコンタクトプラグ12を形成する。また図示していない別の領域で、ゲート電極105に接続するコンタクトプラグを同様にして形成する。この後に、窒化チタン膜とアルミニウム膜(Al)を順次成膜したのちパターニングを行い、コンタクトプラグ12に接続する金属配線13を形成する。
これらの工程を経て、本発明の第1実施形態に係る半導体装置であるMOS型トランジスタが完成する。
【0030】
本発明の半導体装置の製造方法では、あらかじめ第1導電型のLDD不純物層109aとは反対導電型である第2導電型のポケット不純物層108aを半導体基板1表面近傍に形成した後に、ポケット不純物層108a上に設けたシリコン層109にLDD不純物層109aを導入する。その後に、ゲート電極105の側面に形成した第2絶縁膜サイドウォール5dで覆われていないシリコン層109の領域に第1導電型の高濃度ソース・ドレイン不純物層109bを導入する。これにより、LDD不純物層109aおよび高濃度ソース・ドレイン不純物層109bの横方向(水平方向)への拡散を抑制し、短チャネル効果が起きることを抑制できる。すなわち本発明では、LDD不純物層109aを直接半導体基板1表面にイオン注入で導入する代わりに、半導体基板1表面に形成したシリコン層109にイオン注入で導入した。このため、LDD不純物層109aが最初に形成したポケット不純物層108aを追い越してゲート電極105の下層領域(ゲート電極105端よりも内側の領域、すなわち、ゲート絶縁膜5aの端部下部)に拡散して、短チャネル効果が起きることを防止できる。また、第2絶縁膜サイドウォール5dを形成してから、高濃度ソース・ドレイン不純物層109bのイオン注入を行うことにより、ゲート電極105端から高濃度ソース・ドレイン不純物層109bを離間した位置に形成することができるので、さらに効果的に短チャネル効果が起きることを防止できる。
また、本発明の半導体装置の製造方法は、高濃度ソース・ドレイン不純物層109bの底部が、シリコン層109内に留まる、すなわち、半導体基板1の上面よりも上方に位置するように高濃度ソース・ドレイン不純物層109bを形成することができるため、短チャネル効果の発生をさらに抑制することができる。
したがって、トランジスタのオフ状態での電流増加に起因した消費電力の増加や、しきい値電圧の低下に起因した回路動作の不具合を防止することができる。すなわち、本発明によれば、高集積度で高性能な半導体装置を容易に製造することができる。
【0031】
本実施形態では、Nチャネル型トランジスタで説明したが、Pチャネル型トランジスタへ適用することも可能である。その場合には、半導体基板1のPチャネル型MOS型トランジスタを形成する領域にあらかじめN型ウェルを設けておく。そして、ポケット不純物層108aとしてリン等のN型不純物を導入し、LDD不純物層109aとしてホウ素等のP型不純物を導入し、高濃度ソース・ドレイン不純物層109bとしてフッ化ホウ素(BF2)等のP型不純物を導入すればよい。
【0032】
本実施形態で示したイオン注入条件は一例であり、本発明の主旨を逸脱しない範囲で、注入エネルギー、ドーズ量、イオン種を変更可能である。また、絶縁膜やゲート電極の材料、および膜厚等も変更可能である。
【0033】
その他、本発明の趣旨を逸脱しない範囲において、従来のプレーナ型MOS等で用いられている高性能化の手法を組み合わせて用いてもよい。
【0034】
(第2実施形態)
本発明において、上記第1実施形態の半導体装置として示したMOS型トランジスタを、半導体装置の一部の領域のみに適用しても構わない。本発明の第2実施形態として、半導体装置としてDRAM(Dynamic Random Access Memory)素子を形成する場合に、メモリセル領域に設けるトランジスタは本発明を適用しない溝型トランジスタ(トレンチゲート型トランジスタ)とし、周辺回路領域に設けるトランジスタに本発明を適用した構成とする場合について、以下に説明する。なお、以下の説明において、上述の第1実施形態、及び、第2実施形態のメモリセル領域の構成要素と同一のものには同一の符号を付し、説明を省略する。
【0035】
<半導体装置>
第2実施形態に係る半導体装置の一例について、図11〜図13を参照して説明する。
本実施形態の半導体装置に係るDRAM素子は、周辺回路領域(第1の回路領域)とメモリセル領域(第2の回路領域)とから概略構成されている。周辺回路領域は、メモリセル領域と隣接して配置される。周辺回路領域には、センスアンプ回路や、ワード線の駆動回路、外部との入出力回路等が含まれる。
図11は、本実施形態の半導体装置であるDRAM素子のメモリセル領域の平面構造を示す概念図であり、メモリセルを構成する一部の要素のみを示している。図11の右手側は、後述する、ワード配線Wとなるゲート電極(第2ゲート電極)5と第1絶縁膜サイドウォール5bおよび第2絶縁膜サイドウォール5dとを切断する面を基準とした透過断面図として示している。キャパシタ素子の記載は図11においては省略し、断面図(図13)にのみ記載した。
【0036】
図12は、DRAM素子の周辺回路領域の要部の平面構造を示す概念図である。
図13(A)は、図11(メモリセル領域)のA−A’線に対応する断面模式図であり、図13(B)は、図12(周辺回路領域)のB−B’線に対応する断面模式図である。尚、これらの図は半導体装置の構成を説明するためのものであり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている。
【0037】
まず、メモリセル領域について図11、図13(A)を用いて説明する。メモリセル領域は、図13(A)に示すように、メモリセル用のMOS型トランジスタTr1と、MOS型トランジスタTr1に基板コンタクトプラグ4Aおよび容量コンタクトプラグ21Aを介して接続されたキャパシタ素子(容量部)24とから概略構成されている。
図11、図13(A)において、半導体基板1は所定濃度のP型不純物を含有する半導体、例えばシリコンにて形成されている。この半導体基板1には、素子分離領域3が形成されている。素子分離領域3は、半導体基板1の表面にSTI(Shallow Trench Isolation)法によりシリコン酸化膜(SiO2)等の絶縁膜を埋設することで、活性領域(第2活性領域)K以外の部分に形成され、隣接する活性領域Kとの間を絶縁分離している。本実施形態では、1つの活性領域Kに2ビットのメモリセルが配置されるセル構造に本発明を適用した場合の例を示している。
【0038】
本実施形態では図11に示す平面構造の如く、細長い短冊状の活性領域Kが複数、個々に所定間隔をあけて右斜め下向きに整列形成されている。各活性領域Kの両端部と中央部には個々に不純物拡散層が配置され、この形態では中央部にソース(ソース領域)8S、両端部にドレイン(ドレイン領域)8Dが形成され、それらの真上に配置されるように基板コンタクト部205a、205b、205cが規定されている。
なお、この図のような平面形状の活性領域Kの配列は、本実施形態に特有の形状であるが、活性領域Kの形状や整列方向は特に規定されるべきものではない。図11に示す活性領域Kの形状はその他一般的なトランジスタに適用される活性領域の形状で良いのは勿論であり、本発明の形状に規定されるものではない。また、ソースおよびドレインの呼称は入れ替えてもよい。
【0039】
図11の横(X)方向には、折れ線形状にビット配線6が延設され、このビット配線6が図11の縦(Y)方向に所定の間隔で複数配置されている。また、図11の縦(Y)方向に延在する直線形状のワード配線Wが配置されている。ワード配線Wは図1の横(X)方向に所定の間隔で複数配置され、ワード配線Wは各活性領域Kと交差する部分において、図13(A)に示されるゲート電極5を含むように構成されている。本実施形態では、MOS型トランジスタTr1が、溝型のゲート電極5を備えている場合を一例として示したが、他の構成のトランジスタを使用することもできる。溝型のゲート電極を備えたMOS型トランジスタに代えて、プレーナ型のMOS型トランジスタや、半導体基板に設けた溝の側面部分にチャネル領域を形成したMOS型トランジスタを使用することも可能である。
【0040】
図13(A)の断面構造に示す如く、半導体基板1において素子分離領域3に区画された活性領域Kにソース8S及びドレイン8Dが離間して形成され、ソース8Sとドレイン8Dとの間に溝型のゲート電極5が形成されている。ゲート電極5は、多結晶シリコン膜と金属膜との多層膜により半導体基板1の上部に突出するように形成されており、多結晶シリコン膜はCVD法(Chemical Vapor Deposition)での成膜時にリン等の不純物を含有させて形成することができる。また、成膜時に不純物を含有しないように形成した多結晶シリコン膜に、後の工程でN型またはP型の不純物をイオン注入法により導入してもよい。金属膜は、タングステン(W)や窒化タングステン(WN)、タングステンシリサイド(WSi)等の高融点金属を用いることができる。
【0041】
また、図13(A)に示すように、ゲート電極5と半導体基板1との間にはゲート絶縁膜5aが形成されている。ゲート絶縁膜5aとしては、上記第1実施形態と同様のものが挙げられる。
ゲート電極5の側壁には窒化シリコン(Si3N4)などの絶縁膜による第1絶縁膜サイドウォール5bおよび第2絶縁膜サイドウォール5dが形成され、ゲート電極5上にも窒化シリコンなどの絶縁膜5cが形成されており、ゲート電極5の上面を保護している。
【0042】
ソース8S及びドレイン8Dは、半導体基板1に設けられた活性領域Kに接触するように形成されたシリコン層(第2シリコン層)8と、シリコン層8にイオン注入して形成されたセル不純物層8aとから構成されている。セル不純物層8aはシリコン層8内部にも形成されると共に半導体基板1の表面部分にも拡散し、シリコン層8内部と半導体基板1の表面部に一体となって低濃度不純物層を形成している。シリコン層8は、選択エピタキシャル成長法によって形成されている。セル不純物層8aには、例えばN型不純物としてリンが導入されている。
【0043】
また、図13(A)に示すように、半導体基板1上にはシリコン酸化膜などの絶縁膜による第1の層間絶縁膜4が形成され、第1の層間絶縁膜4を貫通するように基板コンタクトプラグ4Aが形成されている。この基板コンタクトプラグ4Aは、図11に示した基板コンタクト部205c、205a、205bの位置にそれぞれ配置され、ソース8S及びドレイン8Dとして形成されたシリコン層8と接続するように形成されている。基板コンタクトプラグ4Aは、例えば、リンを含有した多結晶シリコン層から形成される。
【0044】
更に、第1の層間絶縁膜4の上にはシリコン酸化膜などの絶縁膜による第2の層間絶縁膜10が積層され、第2の層間絶縁膜10には基板コンタクトプラグ4Aに接続されるビット線コンタクトプラグ10Aが形成されている。ビット線コンタクトプラグ10Aは、窒化チタン(TiN)およびチタン(Ti)の積層膜からなるバリア膜(TiN/Ti)上にタングステン(W)等を積層して形成されている。ビット線コンタクトプラグ10Aに接続するようにビット配線6が形成されている。ビット配線6は窒化タングステン(WN)およびタングステン(W)からなる積層膜で構成されている。
【0045】
ビット配線6を覆うように、シリコン酸化膜などの絶縁膜による第3の層間絶縁膜21が形成されている。第2の層間絶縁膜10および第3の層間絶縁膜21を貫通して、基板コンタクトプラグ4Aに接続するように容量コンタクトプラグ21Aが形成されている。第3の層間絶縁膜21上にはシリコン酸化膜などの絶縁膜による第4の層間絶縁膜22が形成され、容量コンタクトプラグ21Aに接続するようにキャパシタ素子24が形成されている。
【0046】
キャパシタ素子24は、下部電極24aと、上部電極24cと、両電極の間に形成された高誘電体の容量絶縁膜24bとからなる。前記高誘電体としては、例えば、酸化ジルコニウム(ZrO2)、酸化アルミニウム(Al2O3)、酸化ハフニウム(HfO2)や、それらの積層体等を用いることができる。下部電極24aおよび上部電極24cには、窒化チタン等の金属膜を使用できる。下部電極24aは、容量コンタクトプラグ21Aと導通している。
【0047】
キャパシタ素子24上には、上部電極24cを覆うように、酸化シリコン等で形成された第5の層間絶縁膜30が形成されている。さらに、第5の層間絶縁膜30上には、アルミニウム(Al)、銅(Cu)等で形成した上層の金属配線層31、および、酸窒化シリコン(SiON)等で形成された表面保護膜32が形成されている。
【0048】
この構成のメモリセル領域は、MOS型トランジスタTr1をオン状態とすることで、ビット配線6を介して、キャパシタ素子24に蓄積した電荷の有無の判定を行うことができ、情報の記憶動作を行うことが可能なDRAMのメモリセルとして動作する。
【0049】
次に、図12、図13(B)を用いて周辺回路領域について説明する。周辺回路領域には、図13(B)に示すように、本発明を適用したプレーナゲート型のMOS型トランジスタTr2が備えられている。以下、トランジスタTr2が、第1導電型であるNチャネル型の場合について説明する。
【0050】
図12は、本実施形態の半導体装置であるDRAM素子の周辺回路領域の平面構造を示す概念図であり、周辺回路を構成する一部の要素のみを示している。
図12、図13(B)に示すように、本実施形態において、周辺回路は、活性領域(第1活性領域)Kにゲート電極(第1ゲート電極)105とソース108S及びドレイン108Dを備え、ソース108S及びドレイン108D上には選択エピタキシャル成長により形成されたシリコン層(第1シリコン層)109が積層されている。ソース108S及びドレイン108Dは、シリコン層109上に形成されたコンタクトプラグ10Bにより他の素子と接続されている。また、ゲート電極105の側壁には第1絶縁膜サイドウォール5b及び第2絶縁膜サイドウォール5dが形成されている。
なお、この図のような平面形状の活性領域Kの配列は、本実施形態に特有の形状であるが、活性領域Kの形状や整列方向は特に規定されるべきものではない。図12に示す活性領域Kの形状はその他一般的なトランジスタに適用される活性領域の形状で良いのは勿論であり、本発明の形状に規定されるものではない。また、ソースおよびドレインの呼称は入れ替えてもよい。
【0051】
図13(B)の断面構造に示す如く、半導体基板1において素子分離領域3に区画された活性領域Kにソース108S及びドレイン108Dが離間して形成され、ソース108Sとドレイン108Dとの間にプレーナ型のゲート電極105が形成されている。ゲート電極105は、前述したメモリセル内のゲート電極5と同様に、多結晶シリコン膜と金属膜との積層膜により形成されている。
【0052】
ゲート電極105と半導体基板1との間にはゲート絶縁膜5aが形成され、ゲート電極105の側壁には窒化シリコンなどの絶縁膜による第1絶縁膜サイドウォール5bおよび第2絶縁膜サイドウォール5dが形成され、ゲート電極105上には窒化シリコンなどの絶縁膜5cが形成されている。
【0053】
ソース108S及びドレイン108Dは、半導体基板1に形成された第2導電型であるP型のポケット不純物層108aと、ポケット不純物層108a上に形成されたシリコン層109と、シリコン層109内の下層部分に設けられた第1導電型のN型のLDD不純物層109aと、シリコン層109内の上層部分に設けられた第1導電型のN型の高濃度ソース・ドレイン不純物層109bから構成されている。高濃度ソース・ドレイン不純物層109bの不純物濃度はLDD不純物層109aの不純物濃度よりも高くなるように設定されている。また、シリコン層109は、選択エピタキシャル成長法によって、メモリセル領域のシリコン層8と同時に形成されている。
【0054】
また、図13(B)に示すように、半導体基板1上には第1の層間絶縁膜4および第2の層間絶縁膜10が形成され、第1の層間絶縁膜4および第2の層間絶縁膜10を貫通してコンタクトプラグ10Bが形成されている。コンタクトプラグ10Bは、TiN/Ti等のバリア膜上にタングステン(W)等を積層して形成されている。コンタクトプラグ10Bとメモリセル領域のビット線コンタクトプラグ10Aは同時に形成されてもよい。コンタクトプラグ10B上には、コンタクトプラグ10Bに接続するように、メモリセル領域のビット線6と同一の配線層で形成した配線層6Bが設けられている。
【0055】
配線層6Bを覆うように、第3の層間絶縁膜21が形成されている。さらに、第3の層間絶縁層21上に、第4の層間絶縁層22及び第5の層間絶縁層30が形成されており、第5の層間絶縁層30上には金属配線層31が形成されている。第3の層間絶縁層21、第4の層間絶縁層22及び第5の層間絶縁層30を貫通して、配線層6Bと金属配線層31とを接続するように周辺コンタクトプラグ22Bが形成されている。
【0056】
<半導体装置の製造方法>
次に、本実施形態の半導体装置の製造方法について、図14〜図20を参照して説明する。図14〜図20において、(A)はメモリセル領域(図11)のA−A’線に対応する断面模式図であり、(B)は周辺回路領域(図12)のB−B’線に対応する断面模式図である。尚、以下の説明では、特に断らない限り、メモリセル用のMOS型トランジスタTr1の製造工程及び周辺回路用のMOS型トランジスタTr2の製造工程を同時に説明する。
【0057】
まず、図14(A)、図14(B)に示すように、第2導電型であるP型のシリコンからなる半導体基板1の主面に活性領域Kを区画するため、STI(Shallow Trench Isolation)法により、酸化シリコン(SiO2)等の絶縁膜を埋設した素子分離領域3を、活性化領域K以外の全ての部分に形成する。
メモリセル領域には図14(A)に示したように、ゲート電極用の溝パターン2を形成する。溝パターン2は半導体基板1のシリコンをフォトレジスト膜(図示せず)をマスクとして、異方性ドライエッチングすることによって形成する。
【0058】
次に、熱酸化法により半導体基板1のシリコン表面を酸化して酸化シリコンとすることにより、トランジスタ形成領域に厚さ4nm程度のゲート絶縁膜5aを形成する。ゲート絶縁膜5aとしては、酸化シリコンと窒化シリコンの積層膜やHigh−K膜(高誘電体膜)を使用してもよい。
この後に、ゲート絶縁膜5a上にモノシラン(SiH4)及びフォスヒン(PH3)を原料ガスとしたCVD(Chemical Vapor Deposition)法により、第1導電型であるN型の不純物が含有された多結晶シリコン膜を形成する。この際にメモリセル領域において、ゲート電極用の溝パターン2の内部が完全に多結晶シリコン膜で充填されるような膜厚に設定する。また、リン等の不純物を含まない多結晶シリコン膜を形成して、後の工程でリン等の所望の不純物をイオン注入法にて多結晶シリコン膜に導入してもよい。次に、上記多結晶シリコン膜上に、スパッタリング法により金属膜として、例えばタングステン、窒化タングステン、タングステンシリサイド等の高融点金属を50nm程度の厚さに堆積させる。この多結晶シリコン膜及び金属膜が、後述する工程を経てゲート電極5および105に形成される。
【0059】
次に、ゲート電極5、105を構成することになる金属膜上に、モノシランとアンモニア(NH3)を原料ガスとして、プラズマCVD法により、窒化シリコンからなる絶縁膜5cを厚さ70nm程度に堆積する。次に、絶縁膜5c上にフォトレジスト膜(図示せず)を塗布し、ゲート電極5、105形成用のマスクを用い、フォトリソグラフィ法によりゲート電極5、105形成用のフォトレジストパターンを形成する。そして、上記フォトレジストパターンをマスクとして、異方性エッチングにより、絶縁膜5cをエッチングする。フォトレジストパターンを除去した後、絶縁膜5cをハードマスクとして金属膜及び多結晶シリコン膜をエッチングし、ゲート電極5、105を形成する。
この後に、メモリセル領域全体をフォトレジスト膜のパターンで覆い、周辺回路領域は露出させた状態で第2導電型であるP型不純物としてホウ素(B)のイオン注入を行い、周辺回路領域の半導体基板1の表面にポケット不純物層108aを形成する。イオン注入の条件としては、第1実施形態と同様に設定できる。半導体基板1の表面にポケット不純物層108aが形成された状態を図15(A)、15(B)に示す。
【0060】
次に、図16(A)、図16(B)に示すように、LP−CVD(減圧CVD)法により、全面に窒化シリコン膜を10〜15nm程度の厚さに堆積し、エッチバックを行うことにより、ゲート電極5、105の側壁に第1絶縁膜サイドウォール5bを形成する。
この後に、半導体基板1に設けた活性領域Kの表面に清浄なシリコン層を露出させた状態で、選択エピタキシャル成長法を用いて30〜50nm程度の厚さのシリコン層8、109を同時に形成する。選択エピタキシャル成長法としては、例えば、塩化水素(HCl)とジクロルシラン(SiH2Cl2)を反応ガスとし、800℃に設定した水素(H2)雰囲気中での選択CVD法を例示できる。シリコン層8、109は活性領域Kのゲート電極5、105で覆われていない領域上に形成され、上方に堆積すると同時に、図16(A)、図16(B)に示すように、第1絶縁膜サイドウォール5bによって制限されていない領域では、横方向にも多少の広がりを持つように形成される。
【0061】
次に、メモリセル領域をフォトレジスト膜(図示せず)で覆い、周辺回路領域を露出させた状態で第1導電型であるN型不純物としてリン(P)のイオン注入を行い、周辺回路領域に形成したシリコン層109に、LDD不純物層109aを形成する。イオン注入の条件としては、第1実施形態と同様に設定できる。イオン注入の際に、シリコン層109の膜厚の概略中間位置にイオン注入のRp(射影飛程)が来るように、イオン注入のエネルギーを設定する。
この後に、LP−CVD法により、全面に窒化シリコン膜を20〜30nm程度の厚さに堆積し、エッチバックを行うことにより、第1絶縁膜サイドウォール5bの側面に第2絶縁膜サイドウォール5dを形成する。
【0062】
この後に、再度、メモリセル領域をフォトレジスト膜(図示せず)で覆い、周辺回路領域を露出させた状態で第1導電型であるN型不純物として砒素(As)のイオン注入を行い、周辺回路領域に形成したシリコン層109に、高濃度ソース・ドレイン不純物層109bを形成する。イオン注入の条件としては、第1の実施例と同様に設定できる。イオン注入の際に、シリコン層109の膜厚の概略中間位置からシリコン層の上面の範囲にイオン注入のRp(射影飛程)が来るように、注入エネルギーを設定する。また、高濃度ソース・ドレイン不純物層109bの不純物濃度がLDD不純物層109aよりも高くなるように条件設定する。この後に、急速熱処理法(RTA)を用いて、短時間(5〜10秒間程度)の不純物の活性化アニールを行う。急速熱処理法(RTA)の条件としては、第1実施形態と同様に設定できる。
これにより、図17(A)、図17(B)に示すように、周辺回路領域のMOS型トランジスタ(Tr2)のソース108Sとドレイン108Dが形成される。
【0063】
次に、図18(A)、図18(B)に示すように、CVD法により、ゲート電極5、105及びシリコン層8、109を覆うように、酸化シリコンからなる第1の層間絶縁膜4を例えば600nm程度の厚みで形成する。その後、ゲート電極5、105等に由来する凹凸を平坦化するため、CMP(Chemical Mechanical Polishing)法により、第1の層間絶縁膜4を例えば300nm程度の厚みになるまで研磨する。
この後に、メモリセル領域(図11)の基板コンタクト205a、205b、205cの位置に開口(コンタクトホール)4A−a、4A−b、4A−cを通常の手法で形成し、メモリセル領域のシリコン層8の表面を一部露出させる。
【0064】
この後に、開口4A−a、4A−b、4A−cを介して第1導電型であるN型不純物のイオン注入を行い、シリコン層8および半導体基板1の表面にセル不純物層8aを形成する。イオン注入の条件としては、例えばリンを使用する場合には、エネルギー25〜40KeV、ドーズ量1×1013〜6x1013 atoms/cm2とすることができる。セル不純物層8aの不純物濃度は、周辺回路領域のLDD不純物層109aの不純物濃度よりも低くなるように設定する。なお、セル不純物層8aをシリコン層8内と半導体基板1の表面の両方に形成するのに、エネルギーを変えたイオン注入を複数回行ってもよい。周辺回路領域のMOS型トランジスタTr2に対して実施した不純物の活性化アニールと兼用した、短時間の活性化アニールをここで実施してもよい。
また、後の製造工程での熱処理の影響を考慮し、シリコン層8からの熱拡散によって半導体基板1の表面部分にセル不純物層8aが形成されるようにしてもよい。これによりメモリセル領域のMOS型トランジスタTr1のソース8Sとドレイン8Dが形成される。
【0065】
このようにして、メモリセル領域のMOS型トランジスタTr1のソース・ドレイン電極を周辺回路領域とは独立して形成することにより、MOS型トランジスタTr1の特性を最適化し、オフ状態でのリーク電流を低減させた特性を得ることができる。
メモリセル領域に設けるソース8Sとドレイン8Dは、不純物濃度を低くし、半導体基板表面からの深さもできるだけ浅くなるように形成することが、リフレッシュ特性の観点から好ましい。
【0066】
次に、開口4A−a、4A−b、4A−cを充填するように基板コンタクトプラグ4Aを形成する。基板コンタクトプラグ4Aは、リン(P)を導入した多結晶シリコン膜を全面に形成した後、CMP法により第1の層間絶縁膜4の表面が露出するまで研磨することにより形成する。
この後に、例えばLP−CVD法により、基板コンタクトプラグ4A及び第1の層間絶縁膜4を覆うように、酸化シリコンからなる第2の層間絶縁膜10を例えば200nm程度の厚みで形成する。
この後に、開口を形成し、TiN/Ti等のバリア膜上にタングステン(W)を積層した膜を開口内に充填することにより、ビット線コンタクトプラグ10A及びコンタクトプラグ10Bを通常の手法で形成する。ビット線コンタクトプラグ10Aはメモリセル領域で基板コンタクトプラグ4A(活性領域中央205aのプラグ)と接続し、コンタクトプラグ10Bは周辺回路領域でシリコン層109と接続する。ビット線コンタクトプラグ10Aとコンタクトプラグ10Bは同時に形成しても、別々の工程で形成しても、どちらでもよい。ビット線コンタクトプラグ10Aとコンタクトプラグ10Bが形成された時点の状態を、図19(A)、図19(B)に示す。
【0067】
次に図20(A)、図20(B)に示すように、窒化タングステン(WN)およびタングステン(W)からなる積層膜を堆積した後にパターニングを行い、メモリセル領域においてはビット線コンタクトプラグ10Aに接続するビット配線6を形成すると同時に、周辺回路領域側においてはコンタクトプラグ10Bに接続する配線層6Bを形成する。次に、メモリセル領域のビット配線6および周辺回路領域の配線層6Bを覆うように酸化シリコン等で第3の層間絶縁膜21を形成する。この後に、メモリセル領域において基板コンタクトプラグ4A(活性領域の端部205b、205cのプラグ)と接続する容量コンタクトプラグ21Aを形成する。容量コンタクトプラグ21AはTiN/Ti等のバリア膜上にタングステン(W)を積層した膜を開口内に充填することにより形成できる。
【0068】
続いて、図13(A)、図13(B)に示すように、酸化シリコン等で第4の層間絶縁膜22を形成する。次に、メモリセル領域においてキャパシタ素子24を形成する。キャパシタ素子24は、窒化チタン(TiN)等で形成した下部電極24aと上部電極24cとの間に、酸化ハフニウム(HfO2)、酸化ジルコニウム(ZrO2)、酸化アルミニウム(Al2O3)等の高誘電体の容量絶縁膜24bを挟むことで形成できる。
【0069】
この後に、酸化シリコン等で第5の層間絶縁膜30を形成する。
次に、周辺回路領域において、配線層6Bと接続する周辺コンタクトプラグ22Bを形成する。メモリセル領域では、キャパシタ素子24の上部電極24cに電位を与えるための引き出し用コンタクトプラグ(図示せず)を形成する。
その後、上層の金属配線層31をアルミニウム(Al)や銅(Cu)等で形成する。金属配線層31は周辺回路領域では周辺コンタクトプラグ22Bと接続する。
続いて、図13(A)、図13(B)に示したように、表面保護膜32を酸窒化シリコン(SiON)等で形成すれば半導体装置としてのDRAM素子が完成する。
【0070】
本実施形態では、周辺回路用のMOS型トランジスタTr2がNチャネル型の場合について説明したが、本発明を適用したPチャネル型MOS型トランジスタを同様に形成して、CMOS回路構成としてもよい。その場合には、半導体基板1のPチャネル型MOS型トランジスタを形成する領域にあらかじめN型ウェルを設けておく。そして、ポケット不純物層108aとしてリン等のN型不純物を導入し、LDD不純物層109aとしてホウ素等のP型不純物を導入し、高濃度ソース・ドレイン不純物層109bとしてフッ化ホウ素(BF2)等のP型不純物を導入すればよい。
【0071】
本実施形態で示したイオン注入条件は一例であり、本発明の主旨を逸脱しない範囲で、注入エネルギー、ドーズ量、イオン種を変更可能である。また、絶縁膜やゲート電極の材料、および膜厚等も変更可能である。
【0072】
本発明を適用して形成したDRAM素子では、周辺回路領域に配置するMOS型トランジスタが本発明の上記第1実施形態のMOS型トランジスタである。したがって、周辺回路領域のMOS型トランジスタの短チャネル効果を抑制することが可能となるので、素子の高集積化および高性能化に容易に対応ができる。従って、高速応答性および長期の信頼性を備えた高性能のDRAM素子を、容易に製造することができる。
【符号の説明】
【0073】
1…半導体基板、2…溝パターン、3…素子分離領域、4…第1の層間絶縁膜、4A…基板コンタクトプラグ、5、105…ゲート電極、5a…ゲート絶縁膜、5b…第1絶縁膜サイドウォール、5c…絶縁膜、5d…第2絶縁膜サイドウォール、5s…ゲートシリコン膜、5m…金属膜、6…ビット配線、6B…配線層、7…フォトレジスト膜、8…シリコン層、8a…セル不純物層、8S…ソース(ソース領域)、8D…ドレイン(ドレイン領域)、9…チャネル領域、10…第2の層間絶縁膜、10A…ビット線コンタクトプラグ、10B…コンタクトプラグ、11…層間絶縁膜、12…コンタクトプラグ、13…金属配線、21…第3の層間絶縁膜、21A…容量コンタクトプラグ、22…第4の層間絶縁膜、22B…周辺コンタクトプラグ、24…キャパシタ素子、24a…下部電極、24b…容量絶縁膜、24c…上部電極、30…第5の層間絶縁膜、31…金属配線層、32…表面保護膜、Tr1…MOS型トランジスタ、Tr2…MOS型トランジスタ、108S…ソース(ソース領域)、108D…ドレイン(ドレイン領域)、108a…ポケット不純物層、109…シリコン層、109a…LDD不純物層、109b…高濃度ソース・ドレイン不純物層(高濃度不純物層)。
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【0002】
半導体素子の微細化の進展に伴い、MOS(Metal Oxide Semiconductor)型トランジスタのゲート電極の寸法(ゲート長)も縮小し、短チャネル効果による電気特性への影響が深刻となっている。
MOS型トランジスタの短チャネル効果を抑制する手段として、ソース・ドレイン領域にエピタキシャル成長で形成したシリコン層を設けたもの(特許文献1)や、ソース・ドレイン領域を形成するための不純物と反対導電型のポケット層を設けたもの(特許文献2)が知られている。
【0003】
シリコン層とポケット層を設けたトランジスタを製造しようとした場合の一例を図21に示す。この製造方法では、まず、半導体基板91上に、ゲート絶縁膜94、ゲート電極95及び絶縁膜96を積層し、一般的な方法によりパターニングを行うことにより、ゲート電極を形成する。次いで、図21(A)に示す如く、P型不純物のイオン注入及びN型不純物のイオン注入を順次行うことにより、ポケット不純物層92及びLDD(Lightly Doped Drain)不純物層93を形成する。次に、図21(B)に示す如く、ゲート電極95の側面に絶縁膜によりサイドウォール97を形成する。その後、図21(C)に示す如く、LDD不純物層93上にエピタキシャル成長させることにより、後の工程でソース及びドレイン部分となるシリコン層98のせり上げ形成を行う。続いて、図21(D)に示す如く、シリコン層98にイオン注入を行うことにより、高濃度の不純物層99を形成する。高濃度の不純物層99はLDD不純物層93と電気的接続をするために、半導体基板91の表面に到達するように設けられる。MOS型トランジスタでは、短チャネル効果が生じているか否かの境界として見積もられるチャネル長(Lmin)向上の観点から、LDD不純物層93と高濃度の不純物層99を含むソース・ドレイン領域の深さは浅く設定する必要がある。しかしながら、図21に示した従来のMOS型トランジスタでは、LDD不純物層93を浅く形成するに従って、高濃度の不純物層99をそれよりも浅く形成することが困難となり、高濃度の不純物層99の底部とポケット不純物層92とが接する構造となってしまう。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2007−134732号公報
【特許文献2】特開平6−196492号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
上述したトランジスタでは、ソース・ドレイン領域99とLDD不純物層93との電気的接続の観点から、シリコン層98のせり上げ量を大きくしたとしても、ソース・ドレイン領域99の底部の位置は、図21(D)に示すような位置に設定するしかない。そのため、ソース・ドレイン領域99のLmin向上度合いにも制限あり、それ以上のLmin向上策がないため、微細化が進むにつれて、短チャネル効果抑制が困難になってくるという問題があった。
さらなる微細化の進展に対応するためには、MOS型トランジスタの短チャネル効果を従来以上に抑制する必要がある。しかしながら、従来の方法では、微細化した場合の短チャネル効果の抑制が十分ではなく、高集積化のためにさらに微細化したMOS型トランジスタを備えた半導体装置を製造することが困難であった。
【課題を解決するための手段】
【0006】
本発明の半導体装置は、半導体基板に埋め込まれた絶縁膜によって絶縁分離された活性領域と、前記活性領域上に形成されたゲート絶縁膜を介して当該活性領域に形成されたゲート電極と、前記ゲート電極を挟んだ両側の活性領域に形成されたソース領域及びドレイン領域とを備え、前記ゲート電極の側面を覆う第1絶縁膜サイドウォールと、前記ソース領域及びドレイン領域において、前記第1絶縁膜サイドウォールを介して前記ゲート電極の側面と対向するように前記半導体基板の上面に形成されたシリコン層と、前記第1絶縁膜サイドウォールを介して前記ゲート電極の側面と対向し、底面が前記シリコン層の上面に接触するように形成された第2絶縁膜サイドウォールと、前記シリコン層内の下層部に設けられた第1導電型のLDD不純物層と、前記シリコン層内の上層部に設けられ、前記LDD不純物層よりも不純物濃度の高い第1導電型の高濃度不純物層と、前記LDD不純物層の下であって、前記半導体基板の表面側に形成された第2導電型のポケット不純物層と、を備えてなることを特徴とする。
本発明の半導体装置の製造方法は、下面にゲート絶縁膜を有するゲート電極が形成された半導体基板の表面の、前記ゲート電極の両側に対応する領域に第2導電型のポケット不純物層を形成する工程と、前記ゲート電極の側面に第1絶縁膜サイドウォールを形成する工程と、前記ゲート電極の両側の前記半導体基板の上に、シリコン層を形成する工程と、前記シリコン層内の下層部に第1導電型のLDD不純物層を形成する工程と、前記第1絶縁膜サイドウォールの側面に、第2絶縁膜サイドウォールを形成する工程と、前記第2絶縁膜サイドウォールをマスクとして前記LDD不純物層よりも高濃度の第1導電型の不純物を導入し、前記シリコン層内の上層部に第1導電型の高濃度不純物層を形成する工程と、を有することを特徴とする。
【発明の効果】
【0007】
上記の構成によれば、ゲート電極端から高濃度ソース・ドレイン不純物層(高濃度不純物層)は離間した位置に設けられるため、微細化しても効果的に短チャネル効果の発生を抑制することができる。したがって、トランジスタのオフ状態での電流増加に起因した消費電力の増加や、しきい値電圧の低下に起因した回路動作の不具合を防止することができる。
【図面の簡単な説明】
【0008】
【図1】本発明の第1実施形態に係る半導体装置の製造方法を示す断面工程図である。
【図2】本発明の第1実施形態に係る半導体装置の製造方法を示す断面工程図である。
【図3】本発明の第1実施形態に係る半導体装置の製造方法を示す断面工程図である。
【図4】本発明の第1実施形態に係る半導体装置の製造方法を示す断面工程図である。
【図5】本発明の第1実施形態に係る半導体装置の製造方法を示す断面工程図である。
【図6】本発明の第1実施形態に係る半導体装置の製造方法を示す断面工程図である。
【図7】本発明の第1実施形態に係る半導体装置の製造方法を示す断面工程図である。
【図8】本発明の第1実施形態に係る半導体装置の製造方法を示す断面工程図である。
【図9】本発明の第1実施形態に係る半導体装置の製造方法を示す断面工程図である。
【図10】本発明の第1実施形態に係る半導体装置の一例を示す断面模式図である。
【図11】本発明の第2実施形態に係る半導体装置のメモリセル領域の平面構造を示す概念図である。
【図12】本発明の第2実施形態に係る半導体装置の周辺回路領域の平面構造を示す概念図である。
【図13】本発明の第2実施形態に係る半導体装置の一例を示す断面模式図であって、図13(A)は図11のA−A’線の断面模式図であり、図13(B)は図12のB−B’線の断面模式図である。
【図14】本発明の第2実施形態に係る半導体装置の製造方法を示す工程図であって、図14(A)は図11のA−A’線の断面模式図であり、14(B)は図12のB−B’線の断面模式図である。
【図15】本発明の第2実施形態に係る半導体装置の製造方法を示す工程図であって、図15(A)は図11のA−A’線の断面模式図であり、図15(B)は図12のB−B’線の断面模式図である。
【図16】本発明の第2実施形態に係る半導体装置の製造方法を示す工程図であって、図16(A)は図11のA−A’線の断面模式図であり、図16(B)は図12のB−B’線の断面模式図である。
【図17】本発明の第2実施形態に係る半導体装置の製造方法を示す工程図であって、図17(A)は図11のA−A’線の断面模式図であり、図17(B)は図12のB−B’線の断面模式図である。
【図18】本発明の第2実施形態に係る半導体装置の製造方法を示す工程図であって、図18(A)は図11のA−A’線の断面模式図であり、図18(B)は図12のB−B’線の断面模式図である。
【図19】本発明の第2実施形態に係る半導体装置の製造方法を示す工程図であって、図19(A)は図11のA−A’線の断面模式図であり、図19(B)は図12のB−B’線の断面模式図である。
【図20】本発明の第2実施形態に係る半導体装置の製造方法を示す工程図であって、図20(A)は図11のA−A’線の断面模式図であり、図20(B)は図12のB−B’線の断面模式図である。
【図21】シリコン層とポケット層を設けたトランジスタの製造方法の一例を示す工程図であって、(A)はLDD注入後の断面模式図であり、(B)はサイドウォール形成後の断面模式図であり、(C)はシリコン層形成後の断面模式図であり、(D)はソース・ドレイン形成後の断面模式図である。
【発明を実施するための形態】
【0009】
以下、本発明を実施するための形態について説明する。
(第1実施形態)
<半導体装置>
本発明の第1実施形態に係る半導体装置の一例として、第1導電型であるNチャネル型のMOS(Metal Oxide Semiconductor)型トランジスタの場合について、図10を参照して説明する。
図10に示すように、本発明の第1実施形態に係る半導体装置は、半導体基板1と、半導体基板1の表面近傍に設けられたポケット不純物層108aと、半導体基板1の上にポケット不純物層108aの端部と重なるように設けられたゲート電極105と、半導体基板1とゲート電極105との間に設けられたゲート絶縁膜5aと、ゲート電極105の上面に設けられた絶縁膜5cと、ゲート電極105の側面に設けられた第1絶縁膜サイドウォール5bと、ポケット不純物層108の上に、第1絶縁膜サイドウォール5bと接するように設けられたシリコン層109と、第1絶縁膜サイドウォール5b側面に、シリコン層109と少なくとも一部が接するように設けられた第2絶縁膜サイドウォール5dと、シリコン層109内の下層部に設けられたLDD不純物層109aと、シリコン層109内の上層部に設けられた高濃度ソース・ドレイン不純物層(高濃度不純物層)109bとを備えた半導体装置である。
【0010】
図10において、半導体基板1は所定濃度の第2導電型であるP型不純物を含有する半導体、例えばシリコンにて形成されている。この半導体基板1には、シリコン酸化膜(SiO2)等の絶縁膜を埋設された素子分離領域3が形成されている。素子分離領域3は、半導体基板1の表面の活性領域以外の部分に形成され、隣接する活性領域との間を絶縁分離している。活性領域には、ゲート電極105とその両側に位置するようにソース(ソース領域)108S及びドレイン(ドレイン領域)108Dが具備され、ソース108S及びドレイン108D上には選択エピタキシャル成長により形成されたシリコン層109が積層されている。ソース108S及びドレイン108Dは、シリコン層109上に形成されたコンタクトプラグ12により金属配線13と接続されている。また、ゲート電極105の側壁には第1絶縁膜サイドウォール5b及び第2絶縁膜サイドウォール5dが形成されている。なお、ソースおよびドレインの呼称は入れ替えてもよい。
【0011】
図10に示す如く、半導体基板1において素子分離領域3に区画された活性領域にソース108S及びドレイン108Dが離間して形成され、ソース108Sとドレイン108Dとの間にプレーナ型のゲート電極105が形成されている。ゲート電極105は、ゲートシリコン膜5sと金属膜5mとの多層膜により半導体基板1の上部に突出するように形成されている。ゲートシリコン膜5sはCVD法(Chemical Vapor Deposition)での多結晶シリコン膜の成膜時にリン等の不純物を含有させて形成される。また、成膜時に不純物を含有しないように形成した多結晶シリコン膜に、後の工程でN型またはP型の不純物をイオン注入法により導入してもよい。金属膜5mは、タングステン(W)や窒化タングステン(WN)、タングステンシリサイド(WSi)等の高融点金属を用いることができる。
【0012】
ゲート電極105と半導体基板1との間にはゲート絶縁膜5aが形成されている。ゲート絶縁膜5aとしては、例えば、シリコン酸化膜を用いてもよく、また、単層のシリコン酸化膜以外にハフニウム(Hf)等を含有した高誘電体膜(High−K膜)や、シリコン窒化膜とシリコン酸化膜の積層膜等を用いてもよい。
ゲート電極105の側壁には窒化シリコン(Si3N4)などの絶縁膜による第1絶縁膜サイドウォール5bおよび第2絶縁膜サイドウォール5dが形成されている。ゲート電極105上には窒化シリコンなどの絶縁膜5cが形成されており、ゲート電極5の上面を保護している。また、第1絶縁膜サイドウォール5bはゲートシリコン膜5s、金属膜5m、絶縁膜5cの側面にわたり形成され、第2絶縁膜サイドウォール5dは金属膜5mと絶縁膜5cの側方に形成されている。
【0013】
ソース108S及びドレイン108Dは、ゲート電極105の両側の半導体基板1に形成された第2導電型であるP型のポケット不純物層108aと、ポケット不純物層108a上に選択エピタキシャル成長法によって形成されたシリコン層109と、シリコン層109内の下層部分に設けられた第1導電型のN型のLDD(Lightly Doped Drain)不純物層109aと、シリコン層109内の上層部分に設けられた第1導電型のN型の高濃度ソース・ドレイン不純物層109bから構成されている。高濃度ソース・ドレイン不純物層109bの不純物濃度はLDD不純物層109aの不純物濃度よりも高くなるように設定されている。P型のポケット不純物層108aには、例えばホウ素(B)が導入されている。N型のLDD不純物層109aには、例えばリン(P)が導入されている。N型の高濃度ソース・ドレイン不純物層109bには、例えば砒素(As)が導入されている。
【0014】
高濃度ソース・ドレイン不純物層109bの底部は、図10に示すように、シリコン層109内でLDD不純物層109aと接触するように形成されている。短チャネル効果を抑制する観点から、高濃度ソース・ドレイン不純物層109bの底部が、シリコン層109内に留まる、すなわち、半導体基板1の上面よりも上方に位置するように設定するのが好ましい。また、LDD不純物層109aはポケット不純物層108aの領域外に広がらないように形成されている。
【0015】
また、図10に示すように、半導体基板1上にはシリコン酸化膜などの絶縁膜による層間絶縁膜11が形成され、層間絶縁膜11上には、アルミニウム(Al)、銅(Cu)等で形成した上層の金属配線13が形成されている。さらに、層間絶縁膜11を貫通して、ソース108S及びドレイン108Dと金属配線13とを接続するようにコンタクトプラ12が形成されている。
【0016】
この構成のNチャネル型MOS型トランジスタでは、ソース108Sとドレイン108Dとの間に電圧が印加された状態で、ゲート電極105に電圧が印加されると、ソース108S−ドレイン108D間の半導体基板1表面側において、ゲート絶縁膜5aとの界面付近に、電子が移動するチャネル領域9が形成される。
【0017】
本発明の半導体装置は、ゲート電極105の両側の半導体基板1表面近傍に第2導電型のポケット不純物層108aを設け、ポケット不純物層108a上に第1導電型のLDD不純物層109aを介して第1導電型の高濃度ソース・ドレイン不純物層109bを設ける構成とした。これにより、ゲート電極105端から高濃度ソース・ドレイン不純物層109bは離間した位置に設けられるため、微細化しても効果的に短チャネル効果の発生を抑制することができる。
また、本発明の半導体装置は、高濃度ソース・ドレイン不純物層109bの底部が、シリコン層109内に留まる、すなわち、半導体基板1の上面よりも上方に位置する構成とすることにより、短チャネル効果の発生をさらに抑制することができる。
したがって、本発明の半導体装置によれば、トランジスタのオフ状態での電流増加に起因した消費電力の増加や、しきい値電圧の低下に起因した回路動作の不具合を防止することができる。すなわち、本発明によれば、高集積度で高性能な半導体装置となる。
【0018】
<半導体装置の製造方法>
次に、本発明の第1実施形態に係る半導体装置の製造方法について、第1導電型であるNチャネル型のMOS型トランジスタを製造する場合を一例として図1〜10を参照して説明する。
図1〜9は本発明の第1実施形態に係る半導体装置の製造方法を示す断面工程図であり、図10は、本発明の第1実施形態に係る半導体装置の一例を示す断面模式図である。
【0019】
まず、熱酸化法等により、不純物を導入して第2導電型であるP型としたシリコンからなる半導体基板1に、シリコン酸化膜(SiO2)等の絶縁膜をSTI(Shallow Trench Isolation)法等により埋設し、素子分離領域3を形成する。なお、本実施形態においては、半導体基板1のMOS型トランジスタを形成する領域に、予めイオン注入によってP型ウェルを形成しておいてもよい。
【0020】
次に、図1に示すように、ゲート絶縁膜5a、ゲートシリコン膜5s、タングステンシリサイド(WSi)等の金属膜5m、絶縁膜5cを順次積層形成する。
ゲート絶縁膜5aは、熱酸化法により半導体基板1のシリコン表面を酸化して酸化シリコン(SiO2)とすることにより、例えば厚さ5nm程度で形成する。ゲート絶縁膜5aとしては、シリコン酸化膜とシリコン窒化膜(Si3N4)の積層膜や、シリコン酸窒化膜(SiON)、ハフニウム酸化膜(HfO2)などの高誘電率膜(High-K膜)などを用いても良い。
ゲートシリコン膜5sは、CVD(Chemical Vapor Deposition)法により、第1導電型であるN型の不純物として、リン(P)などを含有した多結晶シリコン膜を、例えば40nmの厚さで堆積させて形成する。なお、リン等の不純物を含まない多結晶シリコン膜を形成して、後の工程でリン等の不純物をイオン注入法にて多結晶シリコン膜に導入してもよい。
金属膜5mは、CVD法により、例えばタングステン、窒化タングステン、タングステンシリサイド等の高融点金属を50nm程度の厚さに堆積させて形成する。
絶縁膜5cは、CVD法により、シリコン窒化膜を、例えば厚さ100nm程度に堆積させて形成する。
【0021】
次に、図2に示すように、フォトリソグラフィー技術を用いて、パターニング用のマスクとしてフォトレジスト膜7を形成する。このフォトレジスト膜7をマスクとし、異方性ドライエッチング技術を用いて、絶縁膜5c、金属膜5m、ゲートシリコン膜5s、を順次パターニングし、ゲート電極105を形成する。ゲート電極105は、平面視で活性領域と交差するように形成する。前記異方性ドライエッチングは、例えば、塩素(Cl2)、臭化水素(HBr)及び酸素(O2)等を混合したガスを用いて、圧力10〜50mTorrの雰囲気下で実施する。
【0022】
続いて、図3に示すように、マスク用のフォトレジスト膜7を除去した後、ゲート電極105に対して自己整合的に、半導体基板1に第2導電型であるP型の不純物をイオン注入して、ゲート電極105の両側にポケット不純物部108b、108bを形成する。具体的には、不純物としてホウ素(B)を、例えば、エネルギー10KeV、ドーズ量1.5×1013atoms/cm2の条件で注入する。
【0023】
次に、半導体基板1上にゲート電極105を覆うように、シリコン窒化膜をLP−CVD法(減圧CVD法)を用いて、第1絶縁膜を形成する。シリコン窒化膜の成膜は例えば700℃程度で行い、厚さは10nm程度とする。ここで、この第1絶縁膜の成膜中にポケット不純物部108bは拡散してポケット不純物層108aが形成される。ポケット不純物層108aは縦方向(垂直方向)だけでなく横方向(水平方向)にも拡散し、ゲート電極105の端部下層よりも若干ゲート電極105の内側(ゲート絶縁膜5aの端部下層)の領域まで広がる。続いて、第1絶縁膜をエッチバックして、ゲート電極105の側壁に、膜厚約10nm程度の第1絶縁膜サイドウォール5bを形成する。
【0024】
続いて、希釈したフッ酸(HF)等の低エッチングレートの薬液を含む洗浄処理を行い、半導体基板1表面の自然酸化膜等を除去して清浄な半導体基板表面(シリコン面)を露出させる。露出した半導体基板1表面上に気相選択エピタキシャル成長法を用いて、シリコン層109を形成する。シリコン層109は、例えば、ジクロルシラン(SiH2Cl2)ガスと塩酸(HCl)を含むガスを用いて成膜され、膜厚は40nmまで成長させる。選択気相エピタキシャル成長法によって、半導体基板1表面から第1絶縁膜サイドウォール5bに沿って基板垂直方向にシリコン層109が形成する。図5に示すように、シリコン層109は、半導体基板1のシリコン面が露出している領域上および若干素子分離領域3の上まで成長するように選択的に形成され、シリコン層109の上面は、ファセットが形成されることなく概ね平らの形状となる。
【0025】
次に、図6に示すように、ゲート電極105に対して自己整合的に第1導電型であるN型の不純物をイオン注入して、LDD不純物層109aを形成する。この際に、シリコン層109の膜厚の概略中間位置にイオン注入時のRp(射影飛程)が来るように、イオン注入のエネルギーを設定する。具体的には、例えば、不純物としてリン(P)を用い、エネルギー10KeV、ドーズ量2×1013atoms/cm2の条件でイオン注入する。
【0026】
続いて、半導体基板1上に、ゲート電極105及びシリコン層109を覆うように、シリコン窒化膜などの絶縁膜をLP−CVD法により例えば厚さ30nm程度で形成して、第2絶縁膜を形成する。この第2絶縁膜をエッチバックして、図7に示すように、ゲート電極105の側壁の第1絶縁膜サイドウォール5bの側面であってシリコン層109の上に、厚さ30nm程度の第2絶縁膜サイドウォール5dを形成する。ここで、シリコン窒化膜等の絶縁膜の成膜は700℃程度で行い、この第2絶縁膜の成膜中にLDD不純物層109aはシリコン層109内で拡散する。なお、LDD不純物層109の底部は半導体基板1内に到達してもよいが、先に形成したポケット不純物層108aの領域外に広がらないように、イオン注入時のエネルギーを設定する。
【0027】
次いで、図8に示すように、ゲート電極105に対して自己整合的に第1導電型であるN型の不純物をイオン注入して、高濃度ソース・ドレイン不純物層109bを形成する。高濃度ソース・ドレイン不純物層109bの不純物濃度は、先に形成したLDD不純物層109aの不純物濃度よりも濃度が高くなるように設定する。またイオン注入の際に、シリコン層109の膜厚の概略中間位置からシリコン層109の上面の範囲にイオン注入時のRp(射影飛程)が来るように、イオン注入のエネルギーを設定する。具体的には、例えば、不純物として砒素(As)を用い、エネルギー20KeV、ドーズ量5×1015atoms/cm2の条件でイオン注入する。
【0028】
続いて、上記で注入した不純物の活性化アニールとして、急速熱処理法(RTA)を用いて、例えば、窒素雰囲気中で900℃、10秒間程度の熱処理を行う。この活性化アニールは短時間であるため、高濃度ソース・ドレイン不純物層109bの拡散は抑制され、注入されたシリコン層109内の位置から多少広がる程度である。高濃度ソース・ドレイン不純物層109bの底部は、図9に示すように、シリコン層109内でLDD不純物層109aと接触するように形成する。短チャネル効果を抑制する観点から、シリコン層109の形成時の膜厚と、高濃度ソース・ドレイン不純物層109bのイオン注入エネルギーを調節して、高濃度ソース・ドレイン不純物層109bの底部が、シリコン層109内に留まる、すなわち、半導体基板1の上面よりも上方に位置するように設定するのが好ましい。この活性化アニールによって、ポケット不純物層108aとLDD不純物層109aも多少拡散して広がるが、LDD不純物層109aの形成時における注入エネルギーを調節しておくことによって、LDD不純物層109aがポケット不純物層108aの領域外に広がらないように設定される。
【0029】
次に、CVD法により、ゲート電極105及びシリコン層109を覆うように、酸化シリコン等からなる層間絶縁膜11を形成する。続いて、ソース・ドレイン領域となるシリコン膜109に接続するコンタクトホールを開口する。このコンタクトホール内に、チタン膜(Ti)、窒化チタン膜(TiN)、タングステン膜(W)を順次形成した後、CMP(Chemical Mechanical polishing)法により研磨してコンタクトプラグ12を形成する。また図示していない別の領域で、ゲート電極105に接続するコンタクトプラグを同様にして形成する。この後に、窒化チタン膜とアルミニウム膜(Al)を順次成膜したのちパターニングを行い、コンタクトプラグ12に接続する金属配線13を形成する。
これらの工程を経て、本発明の第1実施形態に係る半導体装置であるMOS型トランジスタが完成する。
【0030】
本発明の半導体装置の製造方法では、あらかじめ第1導電型のLDD不純物層109aとは反対導電型である第2導電型のポケット不純物層108aを半導体基板1表面近傍に形成した後に、ポケット不純物層108a上に設けたシリコン層109にLDD不純物層109aを導入する。その後に、ゲート電極105の側面に形成した第2絶縁膜サイドウォール5dで覆われていないシリコン層109の領域に第1導電型の高濃度ソース・ドレイン不純物層109bを導入する。これにより、LDD不純物層109aおよび高濃度ソース・ドレイン不純物層109bの横方向(水平方向)への拡散を抑制し、短チャネル効果が起きることを抑制できる。すなわち本発明では、LDD不純物層109aを直接半導体基板1表面にイオン注入で導入する代わりに、半導体基板1表面に形成したシリコン層109にイオン注入で導入した。このため、LDD不純物層109aが最初に形成したポケット不純物層108aを追い越してゲート電極105の下層領域(ゲート電極105端よりも内側の領域、すなわち、ゲート絶縁膜5aの端部下部)に拡散して、短チャネル効果が起きることを防止できる。また、第2絶縁膜サイドウォール5dを形成してから、高濃度ソース・ドレイン不純物層109bのイオン注入を行うことにより、ゲート電極105端から高濃度ソース・ドレイン不純物層109bを離間した位置に形成することができるので、さらに効果的に短チャネル効果が起きることを防止できる。
また、本発明の半導体装置の製造方法は、高濃度ソース・ドレイン不純物層109bの底部が、シリコン層109内に留まる、すなわち、半導体基板1の上面よりも上方に位置するように高濃度ソース・ドレイン不純物層109bを形成することができるため、短チャネル効果の発生をさらに抑制することができる。
したがって、トランジスタのオフ状態での電流増加に起因した消費電力の増加や、しきい値電圧の低下に起因した回路動作の不具合を防止することができる。すなわち、本発明によれば、高集積度で高性能な半導体装置を容易に製造することができる。
【0031】
本実施形態では、Nチャネル型トランジスタで説明したが、Pチャネル型トランジスタへ適用することも可能である。その場合には、半導体基板1のPチャネル型MOS型トランジスタを形成する領域にあらかじめN型ウェルを設けておく。そして、ポケット不純物層108aとしてリン等のN型不純物を導入し、LDD不純物層109aとしてホウ素等のP型不純物を導入し、高濃度ソース・ドレイン不純物層109bとしてフッ化ホウ素(BF2)等のP型不純物を導入すればよい。
【0032】
本実施形態で示したイオン注入条件は一例であり、本発明の主旨を逸脱しない範囲で、注入エネルギー、ドーズ量、イオン種を変更可能である。また、絶縁膜やゲート電極の材料、および膜厚等も変更可能である。
【0033】
その他、本発明の趣旨を逸脱しない範囲において、従来のプレーナ型MOS等で用いられている高性能化の手法を組み合わせて用いてもよい。
【0034】
(第2実施形態)
本発明において、上記第1実施形態の半導体装置として示したMOS型トランジスタを、半導体装置の一部の領域のみに適用しても構わない。本発明の第2実施形態として、半導体装置としてDRAM(Dynamic Random Access Memory)素子を形成する場合に、メモリセル領域に設けるトランジスタは本発明を適用しない溝型トランジスタ(トレンチゲート型トランジスタ)とし、周辺回路領域に設けるトランジスタに本発明を適用した構成とする場合について、以下に説明する。なお、以下の説明において、上述の第1実施形態、及び、第2実施形態のメモリセル領域の構成要素と同一のものには同一の符号を付し、説明を省略する。
【0035】
<半導体装置>
第2実施形態に係る半導体装置の一例について、図11〜図13を参照して説明する。
本実施形態の半導体装置に係るDRAM素子は、周辺回路領域(第1の回路領域)とメモリセル領域(第2の回路領域)とから概略構成されている。周辺回路領域は、メモリセル領域と隣接して配置される。周辺回路領域には、センスアンプ回路や、ワード線の駆動回路、外部との入出力回路等が含まれる。
図11は、本実施形態の半導体装置であるDRAM素子のメモリセル領域の平面構造を示す概念図であり、メモリセルを構成する一部の要素のみを示している。図11の右手側は、後述する、ワード配線Wとなるゲート電極(第2ゲート電極)5と第1絶縁膜サイドウォール5bおよび第2絶縁膜サイドウォール5dとを切断する面を基準とした透過断面図として示している。キャパシタ素子の記載は図11においては省略し、断面図(図13)にのみ記載した。
【0036】
図12は、DRAM素子の周辺回路領域の要部の平面構造を示す概念図である。
図13(A)は、図11(メモリセル領域)のA−A’線に対応する断面模式図であり、図13(B)は、図12(周辺回路領域)のB−B’線に対応する断面模式図である。尚、これらの図は半導体装置の構成を説明するためのものであり、図示される各部の大きさや寸法等は、実際の半導体装置の寸法関係とは異なっている。
【0037】
まず、メモリセル領域について図11、図13(A)を用いて説明する。メモリセル領域は、図13(A)に示すように、メモリセル用のMOS型トランジスタTr1と、MOS型トランジスタTr1に基板コンタクトプラグ4Aおよび容量コンタクトプラグ21Aを介して接続されたキャパシタ素子(容量部)24とから概略構成されている。
図11、図13(A)において、半導体基板1は所定濃度のP型不純物を含有する半導体、例えばシリコンにて形成されている。この半導体基板1には、素子分離領域3が形成されている。素子分離領域3は、半導体基板1の表面にSTI(Shallow Trench Isolation)法によりシリコン酸化膜(SiO2)等の絶縁膜を埋設することで、活性領域(第2活性領域)K以外の部分に形成され、隣接する活性領域Kとの間を絶縁分離している。本実施形態では、1つの活性領域Kに2ビットのメモリセルが配置されるセル構造に本発明を適用した場合の例を示している。
【0038】
本実施形態では図11に示す平面構造の如く、細長い短冊状の活性領域Kが複数、個々に所定間隔をあけて右斜め下向きに整列形成されている。各活性領域Kの両端部と中央部には個々に不純物拡散層が配置され、この形態では中央部にソース(ソース領域)8S、両端部にドレイン(ドレイン領域)8Dが形成され、それらの真上に配置されるように基板コンタクト部205a、205b、205cが規定されている。
なお、この図のような平面形状の活性領域Kの配列は、本実施形態に特有の形状であるが、活性領域Kの形状や整列方向は特に規定されるべきものではない。図11に示す活性領域Kの形状はその他一般的なトランジスタに適用される活性領域の形状で良いのは勿論であり、本発明の形状に規定されるものではない。また、ソースおよびドレインの呼称は入れ替えてもよい。
【0039】
図11の横(X)方向には、折れ線形状にビット配線6が延設され、このビット配線6が図11の縦(Y)方向に所定の間隔で複数配置されている。また、図11の縦(Y)方向に延在する直線形状のワード配線Wが配置されている。ワード配線Wは図1の横(X)方向に所定の間隔で複数配置され、ワード配線Wは各活性領域Kと交差する部分において、図13(A)に示されるゲート電極5を含むように構成されている。本実施形態では、MOS型トランジスタTr1が、溝型のゲート電極5を備えている場合を一例として示したが、他の構成のトランジスタを使用することもできる。溝型のゲート電極を備えたMOS型トランジスタに代えて、プレーナ型のMOS型トランジスタや、半導体基板に設けた溝の側面部分にチャネル領域を形成したMOS型トランジスタを使用することも可能である。
【0040】
図13(A)の断面構造に示す如く、半導体基板1において素子分離領域3に区画された活性領域Kにソース8S及びドレイン8Dが離間して形成され、ソース8Sとドレイン8Dとの間に溝型のゲート電極5が形成されている。ゲート電極5は、多結晶シリコン膜と金属膜との多層膜により半導体基板1の上部に突出するように形成されており、多結晶シリコン膜はCVD法(Chemical Vapor Deposition)での成膜時にリン等の不純物を含有させて形成することができる。また、成膜時に不純物を含有しないように形成した多結晶シリコン膜に、後の工程でN型またはP型の不純物をイオン注入法により導入してもよい。金属膜は、タングステン(W)や窒化タングステン(WN)、タングステンシリサイド(WSi)等の高融点金属を用いることができる。
【0041】
また、図13(A)に示すように、ゲート電極5と半導体基板1との間にはゲート絶縁膜5aが形成されている。ゲート絶縁膜5aとしては、上記第1実施形態と同様のものが挙げられる。
ゲート電極5の側壁には窒化シリコン(Si3N4)などの絶縁膜による第1絶縁膜サイドウォール5bおよび第2絶縁膜サイドウォール5dが形成され、ゲート電極5上にも窒化シリコンなどの絶縁膜5cが形成されており、ゲート電極5の上面を保護している。
【0042】
ソース8S及びドレイン8Dは、半導体基板1に設けられた活性領域Kに接触するように形成されたシリコン層(第2シリコン層)8と、シリコン層8にイオン注入して形成されたセル不純物層8aとから構成されている。セル不純物層8aはシリコン層8内部にも形成されると共に半導体基板1の表面部分にも拡散し、シリコン層8内部と半導体基板1の表面部に一体となって低濃度不純物層を形成している。シリコン層8は、選択エピタキシャル成長法によって形成されている。セル不純物層8aには、例えばN型不純物としてリンが導入されている。
【0043】
また、図13(A)に示すように、半導体基板1上にはシリコン酸化膜などの絶縁膜による第1の層間絶縁膜4が形成され、第1の層間絶縁膜4を貫通するように基板コンタクトプラグ4Aが形成されている。この基板コンタクトプラグ4Aは、図11に示した基板コンタクト部205c、205a、205bの位置にそれぞれ配置され、ソース8S及びドレイン8Dとして形成されたシリコン層8と接続するように形成されている。基板コンタクトプラグ4Aは、例えば、リンを含有した多結晶シリコン層から形成される。
【0044】
更に、第1の層間絶縁膜4の上にはシリコン酸化膜などの絶縁膜による第2の層間絶縁膜10が積層され、第2の層間絶縁膜10には基板コンタクトプラグ4Aに接続されるビット線コンタクトプラグ10Aが形成されている。ビット線コンタクトプラグ10Aは、窒化チタン(TiN)およびチタン(Ti)の積層膜からなるバリア膜(TiN/Ti)上にタングステン(W)等を積層して形成されている。ビット線コンタクトプラグ10Aに接続するようにビット配線6が形成されている。ビット配線6は窒化タングステン(WN)およびタングステン(W)からなる積層膜で構成されている。
【0045】
ビット配線6を覆うように、シリコン酸化膜などの絶縁膜による第3の層間絶縁膜21が形成されている。第2の層間絶縁膜10および第3の層間絶縁膜21を貫通して、基板コンタクトプラグ4Aに接続するように容量コンタクトプラグ21Aが形成されている。第3の層間絶縁膜21上にはシリコン酸化膜などの絶縁膜による第4の層間絶縁膜22が形成され、容量コンタクトプラグ21Aに接続するようにキャパシタ素子24が形成されている。
【0046】
キャパシタ素子24は、下部電極24aと、上部電極24cと、両電極の間に形成された高誘電体の容量絶縁膜24bとからなる。前記高誘電体としては、例えば、酸化ジルコニウム(ZrO2)、酸化アルミニウム(Al2O3)、酸化ハフニウム(HfO2)や、それらの積層体等を用いることができる。下部電極24aおよび上部電極24cには、窒化チタン等の金属膜を使用できる。下部電極24aは、容量コンタクトプラグ21Aと導通している。
【0047】
キャパシタ素子24上には、上部電極24cを覆うように、酸化シリコン等で形成された第5の層間絶縁膜30が形成されている。さらに、第5の層間絶縁膜30上には、アルミニウム(Al)、銅(Cu)等で形成した上層の金属配線層31、および、酸窒化シリコン(SiON)等で形成された表面保護膜32が形成されている。
【0048】
この構成のメモリセル領域は、MOS型トランジスタTr1をオン状態とすることで、ビット配線6を介して、キャパシタ素子24に蓄積した電荷の有無の判定を行うことができ、情報の記憶動作を行うことが可能なDRAMのメモリセルとして動作する。
【0049】
次に、図12、図13(B)を用いて周辺回路領域について説明する。周辺回路領域には、図13(B)に示すように、本発明を適用したプレーナゲート型のMOS型トランジスタTr2が備えられている。以下、トランジスタTr2が、第1導電型であるNチャネル型の場合について説明する。
【0050】
図12は、本実施形態の半導体装置であるDRAM素子の周辺回路領域の平面構造を示す概念図であり、周辺回路を構成する一部の要素のみを示している。
図12、図13(B)に示すように、本実施形態において、周辺回路は、活性領域(第1活性領域)Kにゲート電極(第1ゲート電極)105とソース108S及びドレイン108Dを備え、ソース108S及びドレイン108D上には選択エピタキシャル成長により形成されたシリコン層(第1シリコン層)109が積層されている。ソース108S及びドレイン108Dは、シリコン層109上に形成されたコンタクトプラグ10Bにより他の素子と接続されている。また、ゲート電極105の側壁には第1絶縁膜サイドウォール5b及び第2絶縁膜サイドウォール5dが形成されている。
なお、この図のような平面形状の活性領域Kの配列は、本実施形態に特有の形状であるが、活性領域Kの形状や整列方向は特に規定されるべきものではない。図12に示す活性領域Kの形状はその他一般的なトランジスタに適用される活性領域の形状で良いのは勿論であり、本発明の形状に規定されるものではない。また、ソースおよびドレインの呼称は入れ替えてもよい。
【0051】
図13(B)の断面構造に示す如く、半導体基板1において素子分離領域3に区画された活性領域Kにソース108S及びドレイン108Dが離間して形成され、ソース108Sとドレイン108Dとの間にプレーナ型のゲート電極105が形成されている。ゲート電極105は、前述したメモリセル内のゲート電極5と同様に、多結晶シリコン膜と金属膜との積層膜により形成されている。
【0052】
ゲート電極105と半導体基板1との間にはゲート絶縁膜5aが形成され、ゲート電極105の側壁には窒化シリコンなどの絶縁膜による第1絶縁膜サイドウォール5bおよび第2絶縁膜サイドウォール5dが形成され、ゲート電極105上には窒化シリコンなどの絶縁膜5cが形成されている。
【0053】
ソース108S及びドレイン108Dは、半導体基板1に形成された第2導電型であるP型のポケット不純物層108aと、ポケット不純物層108a上に形成されたシリコン層109と、シリコン層109内の下層部分に設けられた第1導電型のN型のLDD不純物層109aと、シリコン層109内の上層部分に設けられた第1導電型のN型の高濃度ソース・ドレイン不純物層109bから構成されている。高濃度ソース・ドレイン不純物層109bの不純物濃度はLDD不純物層109aの不純物濃度よりも高くなるように設定されている。また、シリコン層109は、選択エピタキシャル成長法によって、メモリセル領域のシリコン層8と同時に形成されている。
【0054】
また、図13(B)に示すように、半導体基板1上には第1の層間絶縁膜4および第2の層間絶縁膜10が形成され、第1の層間絶縁膜4および第2の層間絶縁膜10を貫通してコンタクトプラグ10Bが形成されている。コンタクトプラグ10Bは、TiN/Ti等のバリア膜上にタングステン(W)等を積層して形成されている。コンタクトプラグ10Bとメモリセル領域のビット線コンタクトプラグ10Aは同時に形成されてもよい。コンタクトプラグ10B上には、コンタクトプラグ10Bに接続するように、メモリセル領域のビット線6と同一の配線層で形成した配線層6Bが設けられている。
【0055】
配線層6Bを覆うように、第3の層間絶縁膜21が形成されている。さらに、第3の層間絶縁層21上に、第4の層間絶縁層22及び第5の層間絶縁層30が形成されており、第5の層間絶縁層30上には金属配線層31が形成されている。第3の層間絶縁層21、第4の層間絶縁層22及び第5の層間絶縁層30を貫通して、配線層6Bと金属配線層31とを接続するように周辺コンタクトプラグ22Bが形成されている。
【0056】
<半導体装置の製造方法>
次に、本実施形態の半導体装置の製造方法について、図14〜図20を参照して説明する。図14〜図20において、(A)はメモリセル領域(図11)のA−A’線に対応する断面模式図であり、(B)は周辺回路領域(図12)のB−B’線に対応する断面模式図である。尚、以下の説明では、特に断らない限り、メモリセル用のMOS型トランジスタTr1の製造工程及び周辺回路用のMOS型トランジスタTr2の製造工程を同時に説明する。
【0057】
まず、図14(A)、図14(B)に示すように、第2導電型であるP型のシリコンからなる半導体基板1の主面に活性領域Kを区画するため、STI(Shallow Trench Isolation)法により、酸化シリコン(SiO2)等の絶縁膜を埋設した素子分離領域3を、活性化領域K以外の全ての部分に形成する。
メモリセル領域には図14(A)に示したように、ゲート電極用の溝パターン2を形成する。溝パターン2は半導体基板1のシリコンをフォトレジスト膜(図示せず)をマスクとして、異方性ドライエッチングすることによって形成する。
【0058】
次に、熱酸化法により半導体基板1のシリコン表面を酸化して酸化シリコンとすることにより、トランジスタ形成領域に厚さ4nm程度のゲート絶縁膜5aを形成する。ゲート絶縁膜5aとしては、酸化シリコンと窒化シリコンの積層膜やHigh−K膜(高誘電体膜)を使用してもよい。
この後に、ゲート絶縁膜5a上にモノシラン(SiH4)及びフォスヒン(PH3)を原料ガスとしたCVD(Chemical Vapor Deposition)法により、第1導電型であるN型の不純物が含有された多結晶シリコン膜を形成する。この際にメモリセル領域において、ゲート電極用の溝パターン2の内部が完全に多結晶シリコン膜で充填されるような膜厚に設定する。また、リン等の不純物を含まない多結晶シリコン膜を形成して、後の工程でリン等の所望の不純物をイオン注入法にて多結晶シリコン膜に導入してもよい。次に、上記多結晶シリコン膜上に、スパッタリング法により金属膜として、例えばタングステン、窒化タングステン、タングステンシリサイド等の高融点金属を50nm程度の厚さに堆積させる。この多結晶シリコン膜及び金属膜が、後述する工程を経てゲート電極5および105に形成される。
【0059】
次に、ゲート電極5、105を構成することになる金属膜上に、モノシランとアンモニア(NH3)を原料ガスとして、プラズマCVD法により、窒化シリコンからなる絶縁膜5cを厚さ70nm程度に堆積する。次に、絶縁膜5c上にフォトレジスト膜(図示せず)を塗布し、ゲート電極5、105形成用のマスクを用い、フォトリソグラフィ法によりゲート電極5、105形成用のフォトレジストパターンを形成する。そして、上記フォトレジストパターンをマスクとして、異方性エッチングにより、絶縁膜5cをエッチングする。フォトレジストパターンを除去した後、絶縁膜5cをハードマスクとして金属膜及び多結晶シリコン膜をエッチングし、ゲート電極5、105を形成する。
この後に、メモリセル領域全体をフォトレジスト膜のパターンで覆い、周辺回路領域は露出させた状態で第2導電型であるP型不純物としてホウ素(B)のイオン注入を行い、周辺回路領域の半導体基板1の表面にポケット不純物層108aを形成する。イオン注入の条件としては、第1実施形態と同様に設定できる。半導体基板1の表面にポケット不純物層108aが形成された状態を図15(A)、15(B)に示す。
【0060】
次に、図16(A)、図16(B)に示すように、LP−CVD(減圧CVD)法により、全面に窒化シリコン膜を10〜15nm程度の厚さに堆積し、エッチバックを行うことにより、ゲート電極5、105の側壁に第1絶縁膜サイドウォール5bを形成する。
この後に、半導体基板1に設けた活性領域Kの表面に清浄なシリコン層を露出させた状態で、選択エピタキシャル成長法を用いて30〜50nm程度の厚さのシリコン層8、109を同時に形成する。選択エピタキシャル成長法としては、例えば、塩化水素(HCl)とジクロルシラン(SiH2Cl2)を反応ガスとし、800℃に設定した水素(H2)雰囲気中での選択CVD法を例示できる。シリコン層8、109は活性領域Kのゲート電極5、105で覆われていない領域上に形成され、上方に堆積すると同時に、図16(A)、図16(B)に示すように、第1絶縁膜サイドウォール5bによって制限されていない領域では、横方向にも多少の広がりを持つように形成される。
【0061】
次に、メモリセル領域をフォトレジスト膜(図示せず)で覆い、周辺回路領域を露出させた状態で第1導電型であるN型不純物としてリン(P)のイオン注入を行い、周辺回路領域に形成したシリコン層109に、LDD不純物層109aを形成する。イオン注入の条件としては、第1実施形態と同様に設定できる。イオン注入の際に、シリコン層109の膜厚の概略中間位置にイオン注入のRp(射影飛程)が来るように、イオン注入のエネルギーを設定する。
この後に、LP−CVD法により、全面に窒化シリコン膜を20〜30nm程度の厚さに堆積し、エッチバックを行うことにより、第1絶縁膜サイドウォール5bの側面に第2絶縁膜サイドウォール5dを形成する。
【0062】
この後に、再度、メモリセル領域をフォトレジスト膜(図示せず)で覆い、周辺回路領域を露出させた状態で第1導電型であるN型不純物として砒素(As)のイオン注入を行い、周辺回路領域に形成したシリコン層109に、高濃度ソース・ドレイン不純物層109bを形成する。イオン注入の条件としては、第1の実施例と同様に設定できる。イオン注入の際に、シリコン層109の膜厚の概略中間位置からシリコン層の上面の範囲にイオン注入のRp(射影飛程)が来るように、注入エネルギーを設定する。また、高濃度ソース・ドレイン不純物層109bの不純物濃度がLDD不純物層109aよりも高くなるように条件設定する。この後に、急速熱処理法(RTA)を用いて、短時間(5〜10秒間程度)の不純物の活性化アニールを行う。急速熱処理法(RTA)の条件としては、第1実施形態と同様に設定できる。
これにより、図17(A)、図17(B)に示すように、周辺回路領域のMOS型トランジスタ(Tr2)のソース108Sとドレイン108Dが形成される。
【0063】
次に、図18(A)、図18(B)に示すように、CVD法により、ゲート電極5、105及びシリコン層8、109を覆うように、酸化シリコンからなる第1の層間絶縁膜4を例えば600nm程度の厚みで形成する。その後、ゲート電極5、105等に由来する凹凸を平坦化するため、CMP(Chemical Mechanical Polishing)法により、第1の層間絶縁膜4を例えば300nm程度の厚みになるまで研磨する。
この後に、メモリセル領域(図11)の基板コンタクト205a、205b、205cの位置に開口(コンタクトホール)4A−a、4A−b、4A−cを通常の手法で形成し、メモリセル領域のシリコン層8の表面を一部露出させる。
【0064】
この後に、開口4A−a、4A−b、4A−cを介して第1導電型であるN型不純物のイオン注入を行い、シリコン層8および半導体基板1の表面にセル不純物層8aを形成する。イオン注入の条件としては、例えばリンを使用する場合には、エネルギー25〜40KeV、ドーズ量1×1013〜6x1013 atoms/cm2とすることができる。セル不純物層8aの不純物濃度は、周辺回路領域のLDD不純物層109aの不純物濃度よりも低くなるように設定する。なお、セル不純物層8aをシリコン層8内と半導体基板1の表面の両方に形成するのに、エネルギーを変えたイオン注入を複数回行ってもよい。周辺回路領域のMOS型トランジスタTr2に対して実施した不純物の活性化アニールと兼用した、短時間の活性化アニールをここで実施してもよい。
また、後の製造工程での熱処理の影響を考慮し、シリコン層8からの熱拡散によって半導体基板1の表面部分にセル不純物層8aが形成されるようにしてもよい。これによりメモリセル領域のMOS型トランジスタTr1のソース8Sとドレイン8Dが形成される。
【0065】
このようにして、メモリセル領域のMOS型トランジスタTr1のソース・ドレイン電極を周辺回路領域とは独立して形成することにより、MOS型トランジスタTr1の特性を最適化し、オフ状態でのリーク電流を低減させた特性を得ることができる。
メモリセル領域に設けるソース8Sとドレイン8Dは、不純物濃度を低くし、半導体基板表面からの深さもできるだけ浅くなるように形成することが、リフレッシュ特性の観点から好ましい。
【0066】
次に、開口4A−a、4A−b、4A−cを充填するように基板コンタクトプラグ4Aを形成する。基板コンタクトプラグ4Aは、リン(P)を導入した多結晶シリコン膜を全面に形成した後、CMP法により第1の層間絶縁膜4の表面が露出するまで研磨することにより形成する。
この後に、例えばLP−CVD法により、基板コンタクトプラグ4A及び第1の層間絶縁膜4を覆うように、酸化シリコンからなる第2の層間絶縁膜10を例えば200nm程度の厚みで形成する。
この後に、開口を形成し、TiN/Ti等のバリア膜上にタングステン(W)を積層した膜を開口内に充填することにより、ビット線コンタクトプラグ10A及びコンタクトプラグ10Bを通常の手法で形成する。ビット線コンタクトプラグ10Aはメモリセル領域で基板コンタクトプラグ4A(活性領域中央205aのプラグ)と接続し、コンタクトプラグ10Bは周辺回路領域でシリコン層109と接続する。ビット線コンタクトプラグ10Aとコンタクトプラグ10Bは同時に形成しても、別々の工程で形成しても、どちらでもよい。ビット線コンタクトプラグ10Aとコンタクトプラグ10Bが形成された時点の状態を、図19(A)、図19(B)に示す。
【0067】
次に図20(A)、図20(B)に示すように、窒化タングステン(WN)およびタングステン(W)からなる積層膜を堆積した後にパターニングを行い、メモリセル領域においてはビット線コンタクトプラグ10Aに接続するビット配線6を形成すると同時に、周辺回路領域側においてはコンタクトプラグ10Bに接続する配線層6Bを形成する。次に、メモリセル領域のビット配線6および周辺回路領域の配線層6Bを覆うように酸化シリコン等で第3の層間絶縁膜21を形成する。この後に、メモリセル領域において基板コンタクトプラグ4A(活性領域の端部205b、205cのプラグ)と接続する容量コンタクトプラグ21Aを形成する。容量コンタクトプラグ21AはTiN/Ti等のバリア膜上にタングステン(W)を積層した膜を開口内に充填することにより形成できる。
【0068】
続いて、図13(A)、図13(B)に示すように、酸化シリコン等で第4の層間絶縁膜22を形成する。次に、メモリセル領域においてキャパシタ素子24を形成する。キャパシタ素子24は、窒化チタン(TiN)等で形成した下部電極24aと上部電極24cとの間に、酸化ハフニウム(HfO2)、酸化ジルコニウム(ZrO2)、酸化アルミニウム(Al2O3)等の高誘電体の容量絶縁膜24bを挟むことで形成できる。
【0069】
この後に、酸化シリコン等で第5の層間絶縁膜30を形成する。
次に、周辺回路領域において、配線層6Bと接続する周辺コンタクトプラグ22Bを形成する。メモリセル領域では、キャパシタ素子24の上部電極24cに電位を与えるための引き出し用コンタクトプラグ(図示せず)を形成する。
その後、上層の金属配線層31をアルミニウム(Al)や銅(Cu)等で形成する。金属配線層31は周辺回路領域では周辺コンタクトプラグ22Bと接続する。
続いて、図13(A)、図13(B)に示したように、表面保護膜32を酸窒化シリコン(SiON)等で形成すれば半導体装置としてのDRAM素子が完成する。
【0070】
本実施形態では、周辺回路用のMOS型トランジスタTr2がNチャネル型の場合について説明したが、本発明を適用したPチャネル型MOS型トランジスタを同様に形成して、CMOS回路構成としてもよい。その場合には、半導体基板1のPチャネル型MOS型トランジスタを形成する領域にあらかじめN型ウェルを設けておく。そして、ポケット不純物層108aとしてリン等のN型不純物を導入し、LDD不純物層109aとしてホウ素等のP型不純物を導入し、高濃度ソース・ドレイン不純物層109bとしてフッ化ホウ素(BF2)等のP型不純物を導入すればよい。
【0071】
本実施形態で示したイオン注入条件は一例であり、本発明の主旨を逸脱しない範囲で、注入エネルギー、ドーズ量、イオン種を変更可能である。また、絶縁膜やゲート電極の材料、および膜厚等も変更可能である。
【0072】
本発明を適用して形成したDRAM素子では、周辺回路領域に配置するMOS型トランジスタが本発明の上記第1実施形態のMOS型トランジスタである。したがって、周辺回路領域のMOS型トランジスタの短チャネル効果を抑制することが可能となるので、素子の高集積化および高性能化に容易に対応ができる。従って、高速応答性および長期の信頼性を備えた高性能のDRAM素子を、容易に製造することができる。
【符号の説明】
【0073】
1…半導体基板、2…溝パターン、3…素子分離領域、4…第1の層間絶縁膜、4A…基板コンタクトプラグ、5、105…ゲート電極、5a…ゲート絶縁膜、5b…第1絶縁膜サイドウォール、5c…絶縁膜、5d…第2絶縁膜サイドウォール、5s…ゲートシリコン膜、5m…金属膜、6…ビット配線、6B…配線層、7…フォトレジスト膜、8…シリコン層、8a…セル不純物層、8S…ソース(ソース領域)、8D…ドレイン(ドレイン領域)、9…チャネル領域、10…第2の層間絶縁膜、10A…ビット線コンタクトプラグ、10B…コンタクトプラグ、11…層間絶縁膜、12…コンタクトプラグ、13…金属配線、21…第3の層間絶縁膜、21A…容量コンタクトプラグ、22…第4の層間絶縁膜、22B…周辺コンタクトプラグ、24…キャパシタ素子、24a…下部電極、24b…容量絶縁膜、24c…上部電極、30…第5の層間絶縁膜、31…金属配線層、32…表面保護膜、Tr1…MOS型トランジスタ、Tr2…MOS型トランジスタ、108S…ソース(ソース領域)、108D…ドレイン(ドレイン領域)、108a…ポケット不純物層、109…シリコン層、109a…LDD不純物層、109b…高濃度ソース・ドレイン不純物層(高濃度不純物層)。
【特許請求の範囲】
【請求項1】
半導体基板に埋め込まれた絶縁膜によって絶縁分離された活性領域と、
前記活性領域上に形成されたゲート絶縁膜を介して当該活性領域に形成されたゲート電極と、
前記ゲート電極を挟んだ両側の活性領域に形成されたソース領域及びドレイン領域とを備え、
前記ゲート電極の側面を覆う第1絶縁膜サイドウォールと、
前記ソース領域及びドレイン領域において、前記第1絶縁膜サイドウォールを介して前記ゲート電極の側面と対向するように前記半導体基板の上面に形成されたシリコン層と、
前記第1絶縁膜サイドウォールを介して前記ゲート電極の側面と対向し、底面が前記シリコン層の上面に接触するように形成された第2絶縁膜サイドウォールと、
前記シリコン層内の下層部に設けられた第1導電型のLDD不純物層と、
前記シリコン層内の上層部に設けられ、前記LDD不純物層よりも不純物濃度の高い第1導電型の高濃度不純物層と、
前記LDD不純物層の下であって、前記半導体基板の表面側に形成された第2導電型のポケット不純物層と、を備えてなることを特徴とする半導体装置。
【請求項2】
前記第1絶縁膜サイドウォールの外側であって、前記第2絶縁膜サイドウォールの下方で、前記LDD不純物層を介して前記高濃度不純物層が前記第1絶縁膜サイドウォールの側面と対向して形成されていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記高濃度不純物層の下面は、前記半導体基板の上面よりも上方に位置することを特徴とする請求項1または2に記載の半導体装置。
【請求項4】
下面にゲート絶縁膜を有するゲート電極が形成された半導体基板の表面の、前記ゲート電極の両側に対応する領域に第2導電型のポケット不純物層を形成する工程と、
前記ゲート電極の側面に第1絶縁膜サイドウォールを形成する工程と、
前記ゲート電極の両側の前記半導体基板の上に、シリコン層を形成する工程と、
前記シリコン層内の下層部に第1導電型のLDD不純物層を形成する工程と、
前記第1絶縁膜サイドウォールの側面に、第2絶縁膜サイドウォールを形成する工程と、
前記第2絶縁膜サイドウォールをマスクとして前記LDD不純物層よりも高濃度の第1導電型の不純物を導入し、前記シリコン層内の上層部に第1導電型の高濃度不純物層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項5】
前記シリコン層内で、前記高濃度不純物層が前記LDD不純物層を介して前記第1絶縁膜サイドウォールの側面と対向するように形成されることを特徴とする請求項4に記載の半導体装置の製造方法。
【請求項6】
前記LDD不純物層を形成する工程において、第1導電型の不純物のRp(射影飛程)が、前記シリコン層の膜厚の概略中間位置となるように第1導電型の不純物をイオン注入で導入することを特徴とする請求項4または5に記載の半導体装置の製造方法。
【請求項7】
前記高濃度不純物層を形成する工程において、第1導電型の不純物のRp(射影飛程)が、前記シリコン層の膜厚の概略中間位置から前記シリコン層の上面の範囲となるように第1導電型の不純物をイオン注入で導入することを特徴とする請求項4〜6のいずれか一項に記載の半導体装置の製造方法。
【請求項8】
第1の回路領域と第2の回路領域を有する半導体装置であって、
前記第1の回路領域に具備されるMOS型トランジスタが、
半導体基板に埋め込まれた絶縁膜によって絶縁分離された第1活性領域と、
前記第1活性領域上に形成されたゲート絶縁膜を介して該第1活性領域に形成された第1ゲート電極と、
前記第1ゲート電極を挟んだ両側の第1活性領域に形成されたソース領域及びドレイン領域と、
前記ゲート電極の側面を覆う第1絶縁膜サイドウォールと、
前記ソース領域及びドレイン領域において、前記第1絶縁膜サイドウォールを介して前記第1ゲート電極の側面と対向するように前記半導体基板の上面に形成された第1シリコン層と、
前記第1絶縁膜サイドウォールを介して前記第1ゲート電極の側面と対向し、底面が前記第1シリコン層の上面に接触するように形成された第2絶縁膜サイドウォールと、
前記第1シリコン層内の下層部に設けられた第1導電型のLDD不純物層と、
前記第1シリコン層内の上層部に設けられ、前記LDD不純物層よりも不純物濃度の高い第1導電型の高濃度不純物層と、
前記LDD不純物層の下であって、前記半導体基板の表面側に形成された第2導電型のポケット不純物層と、
を備え、
前記第2の回路領域に具備されるMOS型トランジスタが、
前記半導体基板に形成された第2活性領域と、
前記第2活性領域に形成された第2ゲート電極と、
前記第2ゲート電極を挟んだ前記第2活性領域上に前記第1シリコン層と同時に形成された第2シリコン層と、
前記第2シリコン層内および前記第2活性領域の前記半導体基板表面に形成され、前記LDD不純物層よりも不純物濃度の低い低濃度不純物層からなるソース領域およびドレイン領域と、
を備えてなることを特徴とする半導体装置。
【請求項9】
前記第1の回路領域において、
前記第1絶縁膜サイドウォールの外側であって、前記第2絶縁膜サイドウォールの下方で、前記LDD不純物層を介して前記高濃度不純物層が前記第1絶縁膜サイドウォールの側面と対向して形成されていることを特徴とする請求項8に記載の半導体装置。
【請求項10】
前記第1の回路領域において、
前記高濃度不純物層の下面は、前記半導体基板の上面よりも上方に位置することを特徴とする請求項8または9に記載の半導体装置。
【請求項11】
前記第1の回路領域が周辺回路領域であり、
前記第2の回路領域がメモリセル領域であり、
前記第1の回路領域に具備されるMOS型トランジスタは、プレーナゲート型トランジスタであり、
前記第2の回路領域に具備されるMOS型トランジスタは、トレンチ型トランジスタであり、前記第2ゲート電極の一部が前記半導体基板に埋没されて設けられていることを特徴とする請求項8〜10のいずれか一項に記載の半導体装置。
【請求項12】
前記メモリセル領域に形成されたこのゲート電極の両側に設けられたメモリセル領域のソース領域及びドレイン領域のいずれか一方と接続されているビット配線と、
前記メモリセル領域に形成されたソース領域及びドレイン領域の他方と接続されているキャパシタ素子と、
を有することを特徴とする請求項11に記載の半導体装置。
【請求項13】
第1の回路領域と第2の回路領域よりなる半導体装置の製造方法において、
半導体基板に、前記半導体基板との接触面にゲート絶縁膜を有するゲート電極を、前記第1の回路領域と前記第2の回路領域にそれぞれ形成する工程と、
前記第2の回路領域をマスクして、前記第1の回路領域の前記ゲート電極の両側に対応する領域に第2導電型のポケット不純物層を形成する工程と、
前記第1の回路領域と前記第2の回路領域にそれぞれ同時に、前記ゲート電極の側面に第1絶縁膜サイドウォールを形成し、次いで、前記ゲート電極の両側の前記半導体基板の上に、シリコン層を同時に形成する工程と、
前記第2の回路領域をマスクして、前記第1の回路領域の前記シリコン層内の下層部に第1導電型のLDD不純物層を形成する工程と、
前記第1の回路領域と前記第2の回路領域にそれぞれ同時に、前記第1絶縁膜サイドウォールの側面に、第2絶縁膜サイドウォールを形成する工程と、
前記第2の回路領域をマスクして、前記第1の回路領域の前記第2絶縁膜サイドウォールに覆われていない前記シリコン層に前記LDD不純物よりも高濃度の第1導電型の不純物を導入し、前記シリコン層内の上層部に第1導電型の高濃度不純物層を形成する工程と、
前記第1の回路領域と前記第2の回路領域の全体を覆う第1の層間絶縁膜を形成する工程と、
前記第2の回路領域の前記シリコン層上にコンタクトホールを形成して、前記第2の回路領域の前記シリコン層に第1導電型の不純物を前記LDD不純物層よりも低濃度に導入し、低濃度不純物層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項14】
前記LDD不純物層を形成する工程において、第1導電型の不純物のRp(射影飛程)が、前記シリコン層の膜厚の概略中間位置となるように第1導電型の不純物をイオン注入で導入することを特徴とする請求項13に記載の半導体装置の製造方法。
【請求項15】
前記高濃度不純物層を形成する工程において、第1導電型の不純物のRp(射影飛程)が、前記シリコン層の膜厚の概略中間位置から前記シリコン層の上面の範囲となるように第1導電型の不純物をイオン注入で導入することを特徴とする請求項13または14に記載の半導体装置の製造方法。
【請求項16】
前記低濃度不純物層を形成する工程において、前記第2の回路領域に設けたシリコン層内と前記第2の回路領域に設けたシリコン層の下方に位置する前記半導体基板の表面の双方に、前記第1導電型の不純物をイオン注入で導入することを特徴とする請求項13〜15のいずれか一項に記載の半導体装置の製造方法。
【請求項1】
半導体基板に埋め込まれた絶縁膜によって絶縁分離された活性領域と、
前記活性領域上に形成されたゲート絶縁膜を介して当該活性領域に形成されたゲート電極と、
前記ゲート電極を挟んだ両側の活性領域に形成されたソース領域及びドレイン領域とを備え、
前記ゲート電極の側面を覆う第1絶縁膜サイドウォールと、
前記ソース領域及びドレイン領域において、前記第1絶縁膜サイドウォールを介して前記ゲート電極の側面と対向するように前記半導体基板の上面に形成されたシリコン層と、
前記第1絶縁膜サイドウォールを介して前記ゲート電極の側面と対向し、底面が前記シリコン層の上面に接触するように形成された第2絶縁膜サイドウォールと、
前記シリコン層内の下層部に設けられた第1導電型のLDD不純物層と、
前記シリコン層内の上層部に設けられ、前記LDD不純物層よりも不純物濃度の高い第1導電型の高濃度不純物層と、
前記LDD不純物層の下であって、前記半導体基板の表面側に形成された第2導電型のポケット不純物層と、を備えてなることを特徴とする半導体装置。
【請求項2】
前記第1絶縁膜サイドウォールの外側であって、前記第2絶縁膜サイドウォールの下方で、前記LDD不純物層を介して前記高濃度不純物層が前記第1絶縁膜サイドウォールの側面と対向して形成されていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記高濃度不純物層の下面は、前記半導体基板の上面よりも上方に位置することを特徴とする請求項1または2に記載の半導体装置。
【請求項4】
下面にゲート絶縁膜を有するゲート電極が形成された半導体基板の表面の、前記ゲート電極の両側に対応する領域に第2導電型のポケット不純物層を形成する工程と、
前記ゲート電極の側面に第1絶縁膜サイドウォールを形成する工程と、
前記ゲート電極の両側の前記半導体基板の上に、シリコン層を形成する工程と、
前記シリコン層内の下層部に第1導電型のLDD不純物層を形成する工程と、
前記第1絶縁膜サイドウォールの側面に、第2絶縁膜サイドウォールを形成する工程と、
前記第2絶縁膜サイドウォールをマスクとして前記LDD不純物層よりも高濃度の第1導電型の不純物を導入し、前記シリコン層内の上層部に第1導電型の高濃度不純物層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項5】
前記シリコン層内で、前記高濃度不純物層が前記LDD不純物層を介して前記第1絶縁膜サイドウォールの側面と対向するように形成されることを特徴とする請求項4に記載の半導体装置の製造方法。
【請求項6】
前記LDD不純物層を形成する工程において、第1導電型の不純物のRp(射影飛程)が、前記シリコン層の膜厚の概略中間位置となるように第1導電型の不純物をイオン注入で導入することを特徴とする請求項4または5に記載の半導体装置の製造方法。
【請求項7】
前記高濃度不純物層を形成する工程において、第1導電型の不純物のRp(射影飛程)が、前記シリコン層の膜厚の概略中間位置から前記シリコン層の上面の範囲となるように第1導電型の不純物をイオン注入で導入することを特徴とする請求項4〜6のいずれか一項に記載の半導体装置の製造方法。
【請求項8】
第1の回路領域と第2の回路領域を有する半導体装置であって、
前記第1の回路領域に具備されるMOS型トランジスタが、
半導体基板に埋め込まれた絶縁膜によって絶縁分離された第1活性領域と、
前記第1活性領域上に形成されたゲート絶縁膜を介して該第1活性領域に形成された第1ゲート電極と、
前記第1ゲート電極を挟んだ両側の第1活性領域に形成されたソース領域及びドレイン領域と、
前記ゲート電極の側面を覆う第1絶縁膜サイドウォールと、
前記ソース領域及びドレイン領域において、前記第1絶縁膜サイドウォールを介して前記第1ゲート電極の側面と対向するように前記半導体基板の上面に形成された第1シリコン層と、
前記第1絶縁膜サイドウォールを介して前記第1ゲート電極の側面と対向し、底面が前記第1シリコン層の上面に接触するように形成された第2絶縁膜サイドウォールと、
前記第1シリコン層内の下層部に設けられた第1導電型のLDD不純物層と、
前記第1シリコン層内の上層部に設けられ、前記LDD不純物層よりも不純物濃度の高い第1導電型の高濃度不純物層と、
前記LDD不純物層の下であって、前記半導体基板の表面側に形成された第2導電型のポケット不純物層と、
を備え、
前記第2の回路領域に具備されるMOS型トランジスタが、
前記半導体基板に形成された第2活性領域と、
前記第2活性領域に形成された第2ゲート電極と、
前記第2ゲート電極を挟んだ前記第2活性領域上に前記第1シリコン層と同時に形成された第2シリコン層と、
前記第2シリコン層内および前記第2活性領域の前記半導体基板表面に形成され、前記LDD不純物層よりも不純物濃度の低い低濃度不純物層からなるソース領域およびドレイン領域と、
を備えてなることを特徴とする半導体装置。
【請求項9】
前記第1の回路領域において、
前記第1絶縁膜サイドウォールの外側であって、前記第2絶縁膜サイドウォールの下方で、前記LDD不純物層を介して前記高濃度不純物層が前記第1絶縁膜サイドウォールの側面と対向して形成されていることを特徴とする請求項8に記載の半導体装置。
【請求項10】
前記第1の回路領域において、
前記高濃度不純物層の下面は、前記半導体基板の上面よりも上方に位置することを特徴とする請求項8または9に記載の半導体装置。
【請求項11】
前記第1の回路領域が周辺回路領域であり、
前記第2の回路領域がメモリセル領域であり、
前記第1の回路領域に具備されるMOS型トランジスタは、プレーナゲート型トランジスタであり、
前記第2の回路領域に具備されるMOS型トランジスタは、トレンチ型トランジスタであり、前記第2ゲート電極の一部が前記半導体基板に埋没されて設けられていることを特徴とする請求項8〜10のいずれか一項に記載の半導体装置。
【請求項12】
前記メモリセル領域に形成されたこのゲート電極の両側に設けられたメモリセル領域のソース領域及びドレイン領域のいずれか一方と接続されているビット配線と、
前記メモリセル領域に形成されたソース領域及びドレイン領域の他方と接続されているキャパシタ素子と、
を有することを特徴とする請求項11に記載の半導体装置。
【請求項13】
第1の回路領域と第2の回路領域よりなる半導体装置の製造方法において、
半導体基板に、前記半導体基板との接触面にゲート絶縁膜を有するゲート電極を、前記第1の回路領域と前記第2の回路領域にそれぞれ形成する工程と、
前記第2の回路領域をマスクして、前記第1の回路領域の前記ゲート電極の両側に対応する領域に第2導電型のポケット不純物層を形成する工程と、
前記第1の回路領域と前記第2の回路領域にそれぞれ同時に、前記ゲート電極の側面に第1絶縁膜サイドウォールを形成し、次いで、前記ゲート電極の両側の前記半導体基板の上に、シリコン層を同時に形成する工程と、
前記第2の回路領域をマスクして、前記第1の回路領域の前記シリコン層内の下層部に第1導電型のLDD不純物層を形成する工程と、
前記第1の回路領域と前記第2の回路領域にそれぞれ同時に、前記第1絶縁膜サイドウォールの側面に、第2絶縁膜サイドウォールを形成する工程と、
前記第2の回路領域をマスクして、前記第1の回路領域の前記第2絶縁膜サイドウォールに覆われていない前記シリコン層に前記LDD不純物よりも高濃度の第1導電型の不純物を導入し、前記シリコン層内の上層部に第1導電型の高濃度不純物層を形成する工程と、
前記第1の回路領域と前記第2の回路領域の全体を覆う第1の層間絶縁膜を形成する工程と、
前記第2の回路領域の前記シリコン層上にコンタクトホールを形成して、前記第2の回路領域の前記シリコン層に第1導電型の不純物を前記LDD不純物層よりも低濃度に導入し、低濃度不純物層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項14】
前記LDD不純物層を形成する工程において、第1導電型の不純物のRp(射影飛程)が、前記シリコン層の膜厚の概略中間位置となるように第1導電型の不純物をイオン注入で導入することを特徴とする請求項13に記載の半導体装置の製造方法。
【請求項15】
前記高濃度不純物層を形成する工程において、第1導電型の不純物のRp(射影飛程)が、前記シリコン層の膜厚の概略中間位置から前記シリコン層の上面の範囲となるように第1導電型の不純物をイオン注入で導入することを特徴とする請求項13または14に記載の半導体装置の製造方法。
【請求項16】
前記低濃度不純物層を形成する工程において、前記第2の回路領域に設けたシリコン層内と前記第2の回路領域に設けたシリコン層の下方に位置する前記半導体基板の表面の双方に、前記第1導電型の不純物をイオン注入で導入することを特徴とする請求項13〜15のいずれか一項に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【公開番号】特開2011−129565(P2011−129565A)
【公開日】平成23年6月30日(2011.6.30)
【国際特許分類】
【出願番号】特願2009−283947(P2009−283947)
【出願日】平成21年12月15日(2009.12.15)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
【公開日】平成23年6月30日(2011.6.30)
【国際特許分類】
【出願日】平成21年12月15日(2009.12.15)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
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