半導体装置の製造方法
【課題】半導体装置の性能を向上させる。
【解決手段】イオン注入により半導体基板１にエクステンション領域ＥＸを形成してから、ゲート電極ＧＥの側壁上にサイドウォールスペーサＳＷを形成し、その後、イオン注入により半導体基板１にソース・ドレイン領域ＳＤを形成する。サイドウォールスペーサＳＷを形成するには、半導体基板１上にゲート電極ＧＥを覆うように絶縁膜６を形成してから、この絶縁膜６を異方性エッチングし、その後、半導体基板１上にゲート電極ＧＥを覆うように絶縁膜７を形成してから、この絶縁膜７を異方性エッチングすることで、ゲート電極ＧＥの側壁上に残存する絶縁膜６，７からなるサイドウォールスペーサＳＷを形成する。絶縁膜６のエッチング工程では、絶縁膜６をアンダーエッチングまたはジャストエッチングし、絶縁膜７のエッチング工程では、絶縁膜７をオーバーエッチングする。
【解決手段】イオン注入により半導体基板１にエクステンション領域ＥＸを形成してから、ゲート電極ＧＥの側壁上にサイドウォールスペーサＳＷを形成し、その後、イオン注入により半導体基板１にソース・ドレイン領域ＳＤを形成する。サイドウォールスペーサＳＷを形成するには、半導体基板１上にゲート電極ＧＥを覆うように絶縁膜６を形成してから、この絶縁膜６を異方性エッチングし、その後、半導体基板１上にゲート電極ＧＥを覆うように絶縁膜７を形成してから、この絶縁膜７を異方性エッチングすることで、ゲート電極ＧＥの側壁上に残存する絶縁膜６，７からなるサイドウォールスペーサＳＷを形成する。絶縁膜６のエッチング工程では、絶縁膜６をアンダーエッチングまたはジャストエッチングし、絶縁膜７のエッチング工程では、絶縁膜７をオーバーエッチングする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ＭＩＳＦＥＴを備えた半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、イオン注入などによりソース・ドレイン領域を形成することで、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ電界効果トランジスタ、ＭＩＳトランジスタ）を形成することができる。
【０００３】
特開平９−１８１３０８号公報（特許文献１）、特開２０００−８２７５１号公報（特許文献２）および特開平４−２１８９２５号公報（特許文献３）には、ゲート電極の側壁上にサイドウォールスペーサを形成する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−１８１３０８号公報
【特許文献２】特開２０００−８２７５１号公報
【特許文献３】特開平４−２１８９２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者の検討によれば、次のことが分かった。
【０００６】
本発明者は、ゲート電極の側壁上にサイドウォールスペーサを形成する技術について検討している。サイドウォールスペーサを形成するには、半導体基板の主面上に、ゲート電極を覆うように、サイドウォールスペーサ形成用の絶縁膜を形成してから、この絶縁膜を異方性エッチング（エッチバック）することで、ゲート電極の側壁上に絶縁膜をサイドウォールスペーサとして残し、他の領域の絶縁膜を除去する。ゲート電極の側壁上にサイドウォールスペーサを形成する前に半導体基板にイオン注入を行って、低不純物濃度のエクステンション領域を形成し、ゲート電極の側壁上にサイドウォールスペーサを形成した後に半導体基板にイオン注入を行って、高不純物濃度のソース・ドレイン領域を形成する。これにより、低不純物濃度のエクステンション領域と高不純物濃度のソース・ドレイン領域からなるＬＤＤ（Lightly doped Drain）構造のソース領域およびドレイン領域を形成することができる。
【０００７】
サイドウォールスペーサは、ソース・ドレイン領域を形成するためのイオン注入工程において、イオン注入阻止マスクとして機能させるために形成されている。しかしながら、サイドウォールスペーサの形成の仕方によってサイドウォールスペーサの形状が変わり、サイドウォールスペーサがイオン注入阻止マスクとして十分に機能できなくなって半導体装置の性能が低下する虞がある。
【０００８】
例えば、サイドウォールスペーサ形成後にソース・ドレイン領域形成用のイオン注入を行う際に、加速された不純物イオンがサイドウォールスペーサを突き抜けてサイドウォールスペーサの直下の半導体基板中に注入されてしまうと、パンチスルーが生じやすくなるため、ソース・ドレイン電流が大きくなるとともに、オフ電流も増加し、特性劣化が生じてしまう。また、ＭＩＳＦＥＴの特性（電圧−電流特性）のばらつき（変動）の原因にもなる。
【０００９】
また、サイドウォールスペーサを形成するには、サイドウォールスペーサ形成用の絶縁膜を異方性エッチング（エッチバック）することで、ゲート電極の側壁上に絶縁膜をサイドウォールスペーサとして残し、他の領域の絶縁膜を除去するが、この際、ゲート電極およびサイドウォールスペーサで覆われていない部分の半導体基板が過剰にエッチングされてしまう虞もある。
【００１０】
このため、半導体装置の性能向上のためには、サイドウォールスペーサ形成工程を工夫することが望まれる。
【００１１】
本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
代表的な実施の形態による半導体装置の製造方法は、ＭＩＳＦＥＴを有する半導体装置の製造方法であって、（ａ）半導体基板を準備する工程、（ｂ）前記半導体基板上に前記ＭＩＳＦＥＴのゲート電極をゲート絶縁膜を介して形成する工程、（ｃ）前記（ｂ）工程後、イオン注入により前記半導体基板に第１半導体領域を形成する工程を有している。更に、（ｄ）前記（ｃ）工程後、前記ゲート電極の側壁上にサイドウォールスペーサを形成する工程、（ｅ）前記（ｄ）工程後、イオン注入により、前記半導体基板に第２半導体領域を形成する工程を有している。ここで、前記第１半導体領域と前記第２半導体領域とは同じ導電型で、かつ、前記第２半導体領域は前記第１半導体領域よりも高不純物濃度であり、前記第１半導体領域および前記第２半導体領域により、前記ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域が形成される。そして、前記（ｄ）工程は、（ｄ１）前記半導体基板上に、前記ゲート電極を覆うように、第１絶縁膜を形成する工程、（ｄ２）前記（ｄ１）工程後、前記第１絶縁膜を異方性エッチングする工程、（ｄ３）前記（ｄ２）工程後、前記半導体基板上に、前記ゲート電極を覆うように、第２絶縁膜を形成する工程、（ｄ４）前記（ｄ３）工程後、前記第２絶縁膜を異方性エッチングする工程を含んでいる。前記サイドウォールスペーサは、前記（ｄ４）工程後に前記ゲート電極の側壁上に残存する前記第１および第２絶縁膜により形成され、前記（ｄ２）工程では、前記第１絶縁膜をアンダーエッチングまたはジャストエッチングし、前記（ｄ４）工程では、前記第２絶縁膜をオーバーエッチングして、前記ゲート電極および前記サイドウォールスペーサで覆われていない部分の前記半導体基板を露出させる。
【００１５】
また、他の代表的な実施の形態による半導体装置の製造方法は、ＭＩＳＦＥＴを有する半導体装置の製造方法であって、（ａ）半導体基板を準備する工程、（ｂ）前記半導体基板上に前記ＭＩＳＦＥＴのゲート電極をゲート絶縁膜を介して形成する工程、（ｃ）前記（ｂ）工程後、イオン注入により前記半導体基板に第１半導体領域を形成する工程を有している。更に、（ｄ）前記（ｃ）工程後、前記ゲート電極の側壁上にサイドウォールスペーサを形成する工程、（ｅ）前記（ｄ）工程後、イオン注入により前記半導体基板に第２半導体領域を形成する工程を有している。ここで、前記第１半導体領域と前記第２半導体領域とは同じ導電型で、かつ、前記第２半導体領域は前記第１半導体領域よりも高不純物濃度であり、前記第１半導体領域および前記第２半導体領域により、前記ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域が形成される。そして、前記（ｄ）工程は、（ｄ１）前記半導体基板上に、前記ゲート電極を覆うように、第３絶縁膜を形成する工程、（ｄ２）前記第３絶縁膜上に第１絶縁膜を形成する工程、（ｄ３）前記（ｄ２）工程後、前記第３絶縁膜をエッチングストッパとして、前記第１絶縁膜を異方性エッチングする工程を含んでいる。前記（ｄ）工程は、更に、（ｄ４）前記（ｄ２）工程後、前記１絶縁膜上に第２絶縁膜を形成する工程、（ｄ５）前記（ｄ４）工程後、前記第２絶縁膜および前記第３絶縁膜を異方性エッチングする工程を含んでいる。前記サイドウォールスペーサは、前記（ｄ５）工程後に前記ゲート電極の側壁上に残存する前記第３絶縁膜、前記第１絶縁膜および前記第２絶縁膜により形成され、前記（ｄ４）工程では、前記ゲート電極および前記サイドウォールスペーサで覆われていない部分の前記半導体基板を露出させる。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図２】図１のステップＳ１０のサイドウォールスペーサ形成工程の詳細を示す製造プロセスフロー図である。
【図３】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】比較例の半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く比較例の半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く比較例の半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く比較例の半導体装置の製造工程中の要部断面図である。
【図２６】第１の変形例の半導体装置の製造工程におけるステップＳ１０のサイドウォールスペーサ形成工程の詳細を示す製造プロセスフロー図である。
【図２７】本発明の一実施の形態の第１の変形例における半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３３】本発明の一実施の形態の第２の変形例における半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図３４】ステップＳ１０のサイドウォールスペーサ形成工程の詳細を示す製造プロセスフロー図である。
【図３５】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中の要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中の要部断面図である。
【図４０】図３９に続く半導体装置の製造工程中の要部断面図である。
【図４１】第３の変形例の半導体装置の製造工程におけるステップＳ１０のサイドウォールスペーサ形成工程の詳細を示す製造プロセスフロー図である。
【図４２】本発明の他の実施の形態の第３の変形例における半導体装置の製造工程中の要部断面図である。
【図４３】図４２に続く半導体装置の製造工程中の要部断面図である。
【図４４】図４３に続く半導体装置の製造工程中の要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中の要部断面図である。
【図４６】図４５に続く半導体装置の製造工程中の要部断面図である。
【図４７】図４６に続く半導体装置の製造工程中の要部断面図である。
【図４８】本発明の他の実施の形態の第４の変形例における半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２１】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２２】
（実施の形態１）
本発明の一実施の形態である半導体装置の製造工程を図面を参照して説明する。
【００２３】
図１は、本発明の一実施の形態である半導体装置、ここではＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造工程の一部を示す製造プロセスフロー図である。図２は、図１のステップＳ１０のサイドウォールスペーサＳＷ形成工程の詳細を示す製造プロセスフロー図である。図３〜図２１は、本実施の形態の半導体装置、ここではＭＩＳＦＥＴを有する半導体装置の製造工程中の要部断面図である。なお、本実施の形態では、ＭＩＳＦＥＴとして、ｎチャネル型のＭＩＳＦＥＴを形成する場合を例に挙げて説明するが、ｎチャネル型のＭＩＳＦＥＴの代わりにｐチャネル型のＭＩＳＦＥＴを形成する場合や、ＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を形成する場合に、本実施の形態を適用することもできる。
【００２４】
まず、図３に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する（図１のステップＳ１）。それから、半導体基板１の主面に素子分離領域２を形成する（図１のステップＳ２）。素子分離領域２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成される。例えば、半導体基板１に形成された溝（素子分離溝）２ａに埋め込まれた絶縁膜により、素子分離領域２を形成することができる。
【００２５】
次に、図４に示されるように、半導体基板１の主面から所定の深さにわたってｐ型ウエル（ウエル領域）ＰＷを形成する（図１のステップＳ３）。ｐ型ウエルＰＷは、ｎチャネル型ＭＩＳＦＥＴ形成予定領域の半導体基板１に例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。また、閾値を調整するためのイオン注入も行う。
【００２６】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面を清浄化（洗浄）した後、半導体基板１の表面（すなわちｐ型ウエルＰＷの表面）上にゲート絶縁膜３を形成する（図１のステップＳ４）。ゲート絶縁膜３は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。ゲート絶縁膜３として、酸化シリコン膜の代わりに酸窒化シリコン膜などを形成することもできる。
【００２７】
次に、図５に示されるように、半導体基板１上（すなわちｐ型ウエルＰＷのゲート絶縁膜３上）に、ゲート電極形成用の導体膜として、多結晶シリコン膜のようなシリコン膜４を形成する（図１のステップＳ５）。
【００２８】
シリコン膜４のうちのｎチャネル型ＭＩＳＦＥＴ形成予定領域（後でｎチャネル型のＭＩＳＦＥＴのゲート電極ＧＥとなる領域）は、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、低抵抗のｎ型半導体膜（ドープトポリシリコン膜）とされる。また、シリコン膜４は、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により多結晶シリコン膜に変えることもできる。なお、シリコン膜４へのイオン注入は、行なわない場合もある。
【００２９】
次に、図６に示されるように、シリコン膜４をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極ＧＥを形成する（図１のステップＳ６）。
【００３０】
ｎチャネル型ＭＩＳＦＥＴのゲート電極となるゲート電極ＧＥは、パターニングされたシリコン膜４、ここではｎ型の不純物を導入した多結晶シリコン（ｎ型半導体膜、ドープトポリシリコン膜）からなり、半導体基板１上（より特定的にはｐ型ウエルＰＷ上）にゲート絶縁膜３を介して形成される。ゲート電極ＧＥの下に残存するゲート絶縁膜３が、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜となる。すなわち、ゲート電極ＧＥは、ｐ型ウエルＰＷのゲート絶縁膜３上に形成される。ゲート電極ＧＥのゲート長は、必要に応じて変更できるが、例えば４０ｎｍ程度とすることができる。
【００３１】
次に、図７に示されるように、半導体基板１の主面上に、ゲート電極ＧＥを覆うように、絶縁膜５を形成する。絶縁膜５は、酸化シリコン膜または窒化シリコン膜などからなり、その形成膜厚（厚み）Ｔ０は、例えば４〜１０ｎｍ程度とすることができる。また、絶縁膜５は、例えばＣＶＤ法などを用いて形成することができる。
【００３２】
次に、図８に示されるように、絶縁膜５をＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法などにより異方性エッチング（エッチバック）することによって、ゲート電極ＧＥの側壁上に絶縁膜５を残し、他の領域（ゲート電極ＧＥ上およびゲート電極ＧＥで覆われていない部分の半導体基板１上）の絶縁膜５を除去する。これにより、ゲート電極ＧＥの側壁上に残存する絶縁膜５からなる側壁絶縁膜５ａが形成される（図１のステップＳ７）。
【００３３】
側壁絶縁膜５ａはゲート電極ＧＥの側壁上に形成されるが、このステップＳ７の側壁絶縁膜５ａ形成工程は、絶縁膜５形成工程（図７の工程）と、絶縁膜５の異方性エッチング工程（図８の工程）とを有している。ゲート電極ＧＥの側壁上に側壁絶縁膜５ａが不要であれば、絶縁膜５の形成自体を省略することもできる（絶縁膜５の形成工程を省略した場合は絶縁膜５の異方性エッチング工程も省略される）。
【００３４】
側壁絶縁膜５ａは、後述のエクステンション領域ＥＸを形成するためのイオン注入ＩＭ１や後述のハロー領域ＨＡを形成するためのイオン注入ＩＭ２の前に形成され、これらのイオン注入ＩＭ１，ＩＭ２においてイオン注入阻止マスクとして機能する。一方、後述のサイドウォールスペーサＳＷは、後述のエクステンション領域ＥＸを形成するためのイオン注入ＩＭ１や後述のハロー領域ＨＡを形成するためのイオン注入ＩＭ２の後に形成され、後述のソース・ドレイン領域ＳＤを形成するためのイオン注入ＩＭ３においてイオン注入阻止マスクとして機能する。
【００３５】
次に、図９に示されるように、半導体基板１（ｐ型ウエルＰＷ）のゲート電極ＧＥの両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）エクステンション領域（ソース・ドレインエクステンション領域、ｎ−型半導体領域、ｎ型不純物拡散層、第１半導体領域）ＥＸを形成する（図１のステップＳ８）。
【００３６】
エクステンション領域ＥＸはｎ型の半導体領域であり、後で形成するｎ＋型のソース・ドレイン領域ＳＤよりも不純物濃度が低い。なお、図９では、エクステンション領域ＥＸを形成するためのイオン注入ＩＭ１を矢印で模式的に示してある。このイオン注入ＩＭ１の際、ゲート電極ＧＥおよび側壁絶縁膜５ａはマスク（イオン注入阻止マスク）として機能することができるので、エクステンション領域ＥＸは、ゲート電極ＧＥの側壁上の側壁絶縁膜５ａの側面（ゲート電極ＧＥに接している側とは反対側の側面）に整合して形成され、ｐ型ウエルＰＷにおけるゲート電極ＧＥおよび側壁絶縁膜５ａの直下の領域には、不純物は導入（イオン注入）されない。ゲート電極ＧＥの側壁上に側壁絶縁膜５ａが形成されていない場合には、イオン注入ＩＭ１の際に、ゲート電極ＧＥがマスク（イオン注入阻止マスク）として機能することができるので、エクステンション領域ＥＸは、ゲート電極ＧＥの側壁に整合して形成され、ｐ型ウエルＰＷにおけるゲート電極ＧＥの直下の領域には、不純物は導入（イオン注入）されない。また、エクステンション領域ＥＸを形成するためのイオン注入ＩＭ１において、ゲート電極ＧＥ（を構成するシリコン膜４）にもｎ型の不純物がイオン注入され得る。
【００３７】
エクステンション領域ＥＸの深さ（接合深さ）は、後で形成されるｎ＋型のソース・ドレイン領域ＳＤの深さ（接合深さ）よりも浅い。また、エクステンション領域ＥＸ形成のためのイオン注入ＩＭ１は、斜めイオン注入ではなく、半導体基板１の主面に対して垂直な方向にイオン注入することが好ましい。
【００３８】
次に、図１０に示されるように、半導体基板１（ｐ型ウエルＰＷ）にｐ型不純物のイオン注入（ハローイオン注入）ＩＭ２を行ってハロー領域（ｐ型半導体領域）ＨＡを形成する（図１のステップＳ９）。なお、図１０では、ハロー領域ＨＡを形成するためのイオン注入（ハローイオン注入）ＩＭ２を矢印で模式的に示してある。
【００３９】
ハロー領域ＨＡは、エクステンション領域ＥＸとは逆の導電型で、かつｐ型ウエルＰＷとは同じ導電型であり、ここではｐ型（ｐ型の半導体領域）である。ハロー領域ＨＡは、短チャネル特性（パンチスルー）抑制のために形成される。ハロー領域ＨＡを形成するためのイオン注入ＩＭ２の際、ゲート電極ＧＥおよび側壁絶縁膜５ａはマスク（イオン注入阻止マスク）として機能することができる。ハロー領域ＨＡは、エクステンション領域ＥＸを包み込む（覆う）ように形成され、ｐ型ウエルＰＷよりも不純物濃度（ｐ型不純物濃度）が高い。ハロー領域ＨＡを形成するためのイオン注入ＩＭ２は、斜めイオン注入（傾斜イオン注入）とすることがより好ましく、これにより、エクステンション領域ＥＸを包み込む（覆う）ようにハロー領域ＨＡを的確に形成することができる。なお、一般のイオン注入では、半導体基板１の主面に対して垂直な方向に不純物イオンを加速して打ち込むが、斜めイオン注入では、半導体基板１の主面に対して垂直な方向から所定の角度（傾斜角）傾斜した方向に不純物イオンを加速して打ち込む。
【００４０】
また、ハロー領域ＨＡは、短チャネル特性抑制のために形成することが好ましいが、不要であればその形成を省略する（すなわちイオン注入ＩＭ２を省略する）こともできる。
【００４１】
また、エクステンション領域ＥＸおよびハロー領域ＨＡは、必ずしもこの順序で形成しなくともよいが、エクステンション領域ＥＸおよびハロー領域ＨＡを形成する各イオン注入ＩＭ１，ＩＭ２は、少なくとも、ゲート電極ＧＥ形成後で、かつ、ゲート電極ＧＥの側壁上に後述のサイドウォールスペーサＳＷを形成する前に行う必要がある。ゲート電極ＧＥの側壁上に側壁絶縁膜５ａを形成する場合は、ゲート電極ＧＥの側壁上に側壁絶縁膜５ａを形成した後で、かつ、後述のサイドウォールスペーサＳＷを形成する前に、エクステンション領域ＥＸおよびハロー領域ＨＡを形成する各イオン注入ＩＭ１，ＩＭ２を行う。
【００４２】
次に、ゲート電極ＧＥの側壁上にサイドウォールスペーサ（側壁スペーサ、側壁絶縁膜）ＳＷを形成する（図１のステップＳ１０）。ゲート電極ＧＥの側壁上に側壁絶縁膜５ａを形成していた場合には、ゲート電極ＧＥの側壁上に、側壁絶縁膜５ａを介してサイドウォールスペーサＳＷが形成される。このステップＳ１０のサイドウォールスペーサＳＷ形成工程について、以下具体的に説明する。
【００４３】
まず、図１１に示されるように、半導体基板１の主面（主面全面）上に、ゲート電極ＧＥを覆うように、絶縁膜（第１絶縁膜）６を形成する（図２のステップＳ１０ａ）。絶縁膜６は、好ましくは窒化シリコン膜からなる。絶縁膜６の形成膜厚（厚み）Ｔ１は、例えば２０〜２５ｎｍ程度とすることができる。また、絶縁膜６は、例えばＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。
【００４４】
次に、絶縁膜６をＲＩＥ法などにより異方性エッチング（エッチバック）する（図２のステップＳ１０ｂ）。
【００４５】
ステップＳ１０ｂのエッチング工程で用いるエッチングガスは、絶縁膜６の材料にもよるが、絶縁膜６が窒化シリコン膜の場合は、例えば四フッ化炭素などをステップＳ１０ｂのエッチングガスとして用いることができる。
【００４６】
ステップＳ１０ｂのエッチング工程により、ゲート電極ＧＥの側壁上に絶縁膜６をサイドウォールスペーサ状に残し、他の領域（ゲート電極ＧＥ上およびゲート電極ＧＥで覆われていない部分の半導体基板１上）の絶縁膜６を除去する。但し、ステップＳ１０ｂのエッチング工程では、ゲート電極ＧＥで覆われていない部分の半導体基板１が露出する前か、あるいは、ちょうど露出した段階で、絶縁膜６のエッチングを終了し、ゲート電極ＧＥで覆われていない部分の半導体基板１がエッチング（オーバーエッチング）されないようにする。
【００４７】
ここで、半導体基板上に形成されたエッチング対象膜をエッチングする工程において、半導体基板上のエッチング対象膜をエッチングして半導体基板の表面が露出してからもエッチングを継続した場合（この場合、露出した半導体基板の少なくとも一部もエッチングされ得る）を、エッチング対象膜をオーバーエッチングすると言うものとする。また、半導体基板の表面が露出する前にエッチング対象膜のエッチングを終了した場合（この場合、半導体基板上にエッチング対象膜の少なくとも一部が層状に残存し、半導体基板が露出しない）を、エッチング対象膜をアンダーエッチングすると言うものとする。また、半導体基板上のエッチング対象膜をエッチングして半導体基板の表面がちょうど露出した段階でエッチングを終了した場合（この場合、半導体基板は露出するが、エッチングはされない）を、エッチング対象膜をジャストエッチングすると言うものとする。
【００４８】
ステップＳ１０ｂの絶縁膜６のエッチング工程では、絶縁膜６をアンダーエッチングまたはジャストエッチングする。ステップＳ１０ｂの絶縁膜６のエッチング工程において、絶縁膜６をジャストエッチングした場合を図１２に示し、絶縁膜６をアンダーエッチングした場合を図１３に示してある。すなわち、図１２および図１３は、いずれもステップ１０ｂのエッチング工程が終了した段階が示されているが、ゲート電極ＧＥの側壁上以外の領域において、絶縁膜６が薄い層状に残存する（図１３の場合）かしない（図１２の場合）かが異なっている。
【００４９】
ステップＳ１０ｂの絶縁膜６のエッチング工程において、絶縁膜６をジャストエッチングした場合には、図１２に示されるように、ゲート電極ＧＥの側壁上に絶縁膜６がサイドウォールスペーサ状に残り、それ以外の絶縁膜６は除去されている。そして、ゲート電極ＧＥ（およびゲート電極ＧＥの側壁上に残存するサイドウォールスペーサ状の絶縁膜６）で覆われていない部分の半導体基板１の表面が露出された状態となる。但し、絶縁膜６をジャストエッチングしたため、ゲート電極ＧＥ（およびゲート電極ＧＥの側壁上に残存するサイドウォールスペーサ状の絶縁膜６）で覆われていない部分の半導体基板１はエッチングされていない。
【００５０】
一方、ステップＳ１０ｂの絶縁膜６のエッチング工程において、絶縁膜６をアンダーエッチングした場合には、図１３に示されるように、ゲート電極ＧＥの側壁上に絶縁膜６がサイドウォールスペーサ状に残るだけでなく、ゲート電極ＧＥ上およびゲート電極ＧＥで覆われていない部分の半導体基板１上にも、絶縁膜６の一部が層状に残存した状態となり、半導体基板１は露出されない。
【００５１】
次に、図１４または図１５に示されるように、半導体基板１の主面（主面全面）上に、ゲート電極ＧＥおよび残存する絶縁膜６を覆うように、絶縁膜（第２絶縁膜）７を形成する（図２のステップＳ１０ｃ）。
【００５２】
絶縁膜７は、好ましくは絶縁膜６と同じ材料からなり、絶縁膜６が窒化シリコン膜からなる場合は、絶縁膜７も窒化シリコン膜からなることが好ましい。絶縁膜７の形成膜厚（厚み）Ｔ２は、例えば１０〜１５ｎｍ程度とすることができる。また、絶縁膜７は、例えばＣＶＤ法などを用いて形成することができる。
【００５３】
なお、図１４は、上記図１２の状態（ステップＳ１０ｂで絶縁膜６をジャストエッチングした状態）からステップＳ１０ｃの絶縁膜７形成工程を行った段階が示され、図１５は、上記図１３の状態（ステップＳ１０ｂで絶縁膜６をアンダーエッチングした状態）からステップＳ１０ｃの絶縁膜７形成工程を行った段階が示されている。
【００５４】
次に、絶縁膜７をＲＩＥ法などにより異方性エッチング（エッチバック）する（図２のステップＳ１０ｄ）。なお、図１６は、上記図１４の状態からステップＳ１０ｄのエッチング工程を行った段階が示され、図１７は、上記図１５の状態からステップＳ１０ｄのエッチング工程を行った段階が示されている。
【００５５】
ステップＳ１０ｄのエッチング工程で用いるエッチングガスは、絶縁膜７の材料にもよるが、絶縁膜７が窒化シリコン膜の場合は、例えば四フッ化炭素などをステップＳ１０ｄのエッチングガスとして用いることができる。
【００５６】
ステップＳ１０ｄの異方性エッチングにより、ゲート電極ＧＥの側壁上に絶縁膜７をサイドウォールスペーサ状に残し、他の領域（ゲート電極ＧＥ上およびゲート電極ＧＥで覆われていない部分の半導体基板１上）の絶縁膜７を除去する。但し、ステップＳ１０ｄのエッチング工程では、ゲート電極ＧＥ（およびサイドウォールスペーサＳＷ）で覆われていない部分の半導体基板１が露出した後にエッチングを終了するようにし、ゲート電極ＧＥ（およびサイドウォールスペーサＳＷ）で覆われていない部分の半導体基板１を露出させる。すなわち、ステップＳ１０ｄのエッチング工程では、絶縁膜７をオーバーエッチングする。また、上記ステップＳ１０ｂのエッチング工程で絶縁膜６をアンダーエッチングしていた場合には、ステップＳ１０ｄのエッチング工程において、絶縁膜７だけでなく、絶縁膜７の下の絶縁膜６もエッチングして、ゲート電極ＧＥ（およびサイドウォールスペーサＳＷ）で覆われていない部分の半導体基板１を露出させる。このため、上記ステップＳ１０ｂのエッチング工程で絶縁膜６をアンダーエッチングしていた場合には、ステップＳ１０ｄのエッチング工程は、絶縁膜７および絶縁膜６をエッチング（異方性エッチング）する工程とみなすこともできる。
【００５７】
また、絶縁膜６と絶縁膜７とを同じ材料により形成すれば、ステップＳ１０ｂのエッチング工程で絶縁膜６がアンダーエッチングとなったときのエッチング残り（サイドウォールスペーサＳＷとなる部分以外の絶縁膜６の残存部分）を、ステップＳ１０ｄのエッチング工程で除去しやすくなる。
【００５８】
上記ステップＳ１０ｂのエッチング工程で絶縁膜６をアンダーエッチングした場合とジャストエッチングした場合のいずれにおいても、ステップＳ１０ｄのエッチング工程では、絶縁膜７をオーバーエッチングするため、ゲート電極ＧＥ（およびサイドウォールスペーサＳＷ）で覆われていない部分の半導体基板１が露出した後も、エッチングが所定時間継続される。このため、ゲート電極ＧＥ（およびサイドウォールスペーサＳＷ）で覆われていない部分の半導体基板１が若干エッチングされ得る。
【００５９】
また、ステップＳ１０ｄ（および後述のステップＳ１０ｉ）のエッチング工程では、ゲート電極ＧＥおよびサイドウォールスペーサＳＷで覆われていない部分の半導体基板１が露出されるが、ゲート電極ＧＥおよびサイドウォールスペーサＳＷで覆われていない部分の半導体基板１に後でソース・ドレイン領域ＳＤが形成されるため、ステップＳ１０ｄ（および後述のステップＳ１０ｉ）のエッチング工程では、後でソース・ドレイン領域ＳＤが形成される部分の半導体基板１が露出されると言うこともできる。
【００６０】
ステップＳ１０ａ，Ｓ１０ｂ，Ｓ１０ｃ，Ｓ１０ｄを行うことにより、図１６または図１７に示されるように、ゲート電極ＧＥの側壁上に、絶縁膜６，７からなるサイドウォールスペーサ（側壁スペーサ、側壁絶縁膜）ＳＷが形成される。サイドウォールスペーサＳＷは、ゲート電極ＧＥの側壁上に残存する絶縁膜６，７からなるが、ゲート電極ＧＥの側壁上に側壁絶縁膜５ａを形成していた場合には、ゲート電極ＧＥの側壁上に、側壁絶縁膜５ａを介して、絶縁膜６，７からなるサイドウォールスペーサＳＷが形成される。サイドウォールスペーサＳＷは、絶縁膜６，７からなるが、ゲート電極ＧＥに近い側が絶縁膜６で、ゲート電極ＧＥから遠い側が絶縁膜７である。ゲート電極ＧＥの側壁上に、ゲート電極ＧＥに近い側から順に側壁絶縁膜５ａ、絶縁膜６および絶縁膜７が積層された状態となっており、このうち絶縁膜６および絶縁膜７によりサイドウォールスペーサＳＷが形成され、側壁絶縁膜５ａはサイドウォールスペーサＳＷには含まないものとする。
【００６１】
ここで、サイドウォールスペーサＳＷは、ＬＤＤ構造における低不純物濃度のエクステンション領域（ここではエクステンション領域ＥＸ）を形成した後にゲート電極（ここではゲート電極ＧＥ）の側壁上に形成され、かつＬＤＤ構造における高不純物濃度のソース・ドレイン領域（ここではソース・ドレイン領域ＳＤ）を形成するためのイオン注入工程で、イオン注入阻止マスクとして機能するものである。側壁絶縁膜５ａは、ＬＤＤ構造における低不純物濃度のエクステンション領域（ここではエクステンション領域ＥＸ）を形成する前に形成されているため、サイドウォールスペーサＳＷには側壁絶縁膜５ａは含まれないものとする。このため、ステップＳ７の側壁絶縁膜５ａ形成工程の後で、ステップＳ１０ａの絶縁膜６形成工程の前には、半導体基板１に対するイオン注入工程（ここではイオン注入ＩＭ１，ＩＭ２）が行われる（そのイオン注入工程で側壁絶縁膜５ａはイオン注入素子マスクとして機能し得る）が、ステップＳ１０ｂの絶縁膜６のエッチング工程の後で、ステップＳ１０ｃの絶縁膜７形成工程の前に、半導体基板１に対するイオン注入工程は行われない。
【００６２】
上記ステップＳ１０ｂのエッチング工程で絶縁膜６をアンダーエッチングした場合のサイドウォールスペーサＳＷ（図１６のサイドウォールスペーサＳＷと称する）とジャストエッチングした場合のサイドウォールスペーサＳＷ（図１７のサイドウォールスペーサＳＷと称する）との相違点は、次のようなものである。すなわち、図１６のサイドウォールスペーサＳＷでは、サイドウォールスペーサＳＷを構成する絶縁膜７は半導体基板１（エクステンション領域ＥＸ）に接しているが、図１７のサイドウォールスペーサＳＷでは、サイドウォールスペーサＳＷを構成する絶縁膜７と半導体基板１（エクステンション領域ＥＸ）との間には、絶縁膜６の薄い部分が介在している。
【００６３】
上記ステップＳ１０ａ〜Ｓ１０ｄによりサイドウォールスペーサＳＷを形成した後、図１８に示されるように、ｎ＋型半導体領域（ｎ型不純物拡散層）であるソース・ドレイン領域（第２半導体領域）ＳＤを形成する（図１のステップＳ１１）。ソース・ドレイン領域ＳＤは、半導体基板１（ｐ型ウエルＰＷ）のゲート電極ＧＥおよびサイドウォールスペーサＳＷの両側の領域に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物をイオン注入する（このイオン注入をイオン注入ＩＭ３と称する）ことにより形成することができる。なお、図１８では、ソース・ドレイン領域ＳＤを形成するためのイオン注入ＩＭ３を矢印で模式的に示してある。
【００６４】
なお、図１８に示されるサイドウォールスペーサＳＷは、上記図１６に示されるサイドウォールスペーサＳＷと同じにしてあるが、図１８に示されるサイドウォールスペーサＳＷを、図１７に示されるサイドウォールスペーサＳＷとすることもできることは言うまでもない。このことは、後述の図１９〜図２１についても同様である。
【００６５】
イオン注入ＩＭ３の際、ゲート電極ＧＥおよびその側壁上のサイドウォールスペーサＳＷもマスク（イオン注入阻止マスク）として機能することができるので、ソース・ドレイン領域ＳＤは、ゲート電極ＧＥの側壁上のサイドウォールスペーサＳＷ（の側壁）に整合して形成され、ゲート電極ＧＥおよびサイドウォールスペーサＳＷの直下には、不純物は導入（イオン注入）されない。なお、ゲート電極ＧＥの側壁上に側壁絶縁膜５ａも形成していた場合には、イオン注入ＩＭ３の際、ゲート電極ＧＥとその側壁上の側壁絶縁膜５ａおよびサイドウォールスペーサＳＷがマスク（イオン注入阻止マスク）として機能するので、ゲート電極ＧＥ、側壁絶縁膜５ａおよびサイドウォールスペーサＳＷの直下には、不純物は導入（イオン注入）されない。ソース・ドレイン領域ＳＤの深さ（接合深さ）は、エクステンション領域ＥＸの深さ（接合深さ）よりも深い。また、ソース・ドレイン領域ＳＤ形成のためのイオン注入ＩＭ３は、斜めイオン注入ではなく、半導体基板１の主面に対して垂直な方向にイオン注入することが好ましい。また、ソース・ドレイン領域ＳＤを形成するためのイオン注入ＩＭ３において、ゲート電極ＧＥ（を構成するシリコン膜４）にもｎ型の不純物がイオン注入され得る。
【００６６】
ソース・ドレイン領域ＳＤとエクステンション領域ＥＸとは同じ導電型であるが、ソース・ドレイン領域ＳＤは、エクステンション領域ＥＸよりも、不純物濃度（ｎ型不純物濃度）が高い。これにより、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ソース・ドレイン領域ＳＤおよびエクステンション領域ＥＸにより形成される。換言すれば、エクステンション領域ＥＸと、それよりも高不純物濃度のソース・ドレイン領域ＳＤとは、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレイン用の半導体領域（ｎ型の半導体領域）として機能する。従って、ｎチャネル型ＭＩＳＦＥＴＱｎのソース領域およびドレイン領域は、ＬＤＤ（Lightly doped Drain）構造を有している。上述のように、エクステンション領域ＥＸは、絶縁膜５ａに対して自己整合的に形成され、ソース・ドレイン領域ＳＤは、ゲート電極ＧＥの側壁上に形成されたサイドウォールスペーサＳＷに対して自己整合的に形成される。
【００６７】
次に、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う（図１のステップＳ１２）。このアニール処理は、例えば１０５０℃程度のフラッシュランプアニール処理にて行うことができる。
【００６８】
このようにして、ｐ型ウエルＰＷに、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎが形成される。これにより、図１８の構造が得られる。ｎチャネル型ＭＩＳＦＥＴＱｎは、ｎチャネル型の電界効果トランジスタとみなすことができる。
【００６９】
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、ゲート電極ＧＥおよびソース・ドレイン領域ＳＤの表面（表層部分、上層部分）に、低抵抗の金属シリサイド層１１を形成する（図１のステップＳ１３）。
【００７０】
例えば、ゲート電極ＧＥおよびソース・ドレイン領域ＳＤの表面（上面）を露出させ、例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）のような金属膜を堆積して熱処理することによって、図１９に示されるように、ゲート電極ＧＥおよびソース・ドレイン領域ＳＤの表面（表層部分、上層部分）に、それぞれ金属シリサイド層１１を形成することができる。これにより、ソース・ドレイン領域ＳＤの拡散抵抗やコンタクト抵抗などを低抵抗化することができる。その後、未反応の金属膜は除去する。
【００７１】
次に、図２０に示されるように、半導体基板１の主面上に絶縁膜（層間絶縁膜）１２を形成する。すなわち、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを覆うように、金属シリサイド層１１上を含む半導体基板１上に絶縁膜１２を形成する。絶縁膜１２は、例えば、酸化シリコン膜の単体膜や、あるいは、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜などからなる。その後、絶縁膜１２の表面（上面）をＣＭＰ（ＣＭＰ：Chemical Mechanical Polishing、化学機械研磨）法により研磨するなどして、絶縁膜１２の上面を平坦化する。下地段差に起因して絶縁膜１２の表面に凹凸形状が形成されていても、絶縁膜１２の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。
【００７２】
次に、絶縁膜１２上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜１２をドライエッチングすることにより、絶縁膜１２にコンタクトホール（貫通孔、孔）１３を形成する。コンタクトホール１３の底部では、半導体基板１の主面の一部、例えばソース・ドレイン領域ＳＤの表面上の金属シリサイド層１１の一部や、ゲート電極ＧＥの表面上の金属シリサイド層１１の一部などが露出される。
【００７３】
次に、コンタクトホール１３内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）１４を形成する。プラグ１４を形成するには、例えば、コンタクトホール１３の内部（底部および側壁上）を含む絶縁膜１２上に、プラズマＣＶＤ法などによりバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜をＣＶＤ法などによってバリア導体膜上にコンタクトホール１３を埋めるように形成し、絶縁膜１２上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグ１４を形成することができる。図面の簡略化のために、プラグ１４は、主導体膜とバリア導体膜を一体化して示してある。プラグ１４は、その底部で、ゲート電極ＧＥまたはソース・ドレイン領域ＳＤの表面上の金属シリサイド層１１などと接して、電気的に接続される。
【００７４】
次に、図２１に示されるように、プラグ１４が埋め込まれた絶縁膜１２上に、絶縁膜１５を形成する。絶縁膜１５は、複数の絶縁膜の積層膜で形成することもできる。
【００７５】
次に、シングルダマシン法により第１層目の配線である配線Ｍ１を形成する。具体的には、次のようにして配線Ｍ１を形成することができる。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜１５の所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜１５上にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれ銅を主導電材料とする第１層目の配線Ｍ１を形成する。図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
【００７６】
配線Ｍ１は、プラグ１４を介してゲート電極ＧＥまたはソース・ドレイン領域ＳＤなどと電気的に接続されている。その後、デュアルダマシン法により２層目の配線を形成するが、ここでは図示およびその説明は省略する。
【００７７】
以上のようにして、本実施の形態の半導体装置が製造される。
【００７８】
次に、本実施の形態の特徴について、より詳細に説明する。
【００７９】
まず、比較例の半導体装置の製造工程について説明する。図２２〜図２５は、比較例の半導体装置の製造工程中の要部断面図である。
【００８０】
図２２は、上記図１０に対応しており、上記図３〜図１０の工程と同様にして、図２２の構造が得られる。図２２における半導体基板１０１、素子分離領域１０２、ｐ型ウエルＰＷ１０１、ゲート絶縁膜１０３、ゲート電極ＧＥ１０１、側壁絶縁膜１０５ａ、エクステンション領域ＥＸ１０１およびハロー領域ＨＡ１０１は、本実施の形態の上記半導体基板１、素子分離領域２、ｐ型ウエルＰＷ、ゲート絶縁膜３、ゲート電極ＧＥ、側壁絶縁膜５ａ、エクステンション領域ＥＸおよびハロー領域ＨＡにそれぞれ対応するものである。
【００８１】
比較例の半導体装置の製造工程では、図２２の構造を得た後、図２３に示されるように、半導体基板１０１の主面上に、ゲート電極ＧＥ１０１を覆うように、窒化シリコンなどからなる絶縁膜１０６を形成する。絶縁膜１０６の形成膜厚Ｔ１０１は、本実施の形態における上記絶縁膜６の形成膜厚Ｔ１と上記絶縁膜７の形成膜厚Ｔ２との和（合計）にほぼ対応している（すなわちＴ１０１＝Ｔ１＋Ｔ２）。
【００８２】
次に、図２４に示されるように、絶縁膜１０６をＲＩＥ法などにより異方性エッチング（エッチバック）する。このエッチング工程により、ゲート電極ＧＥ１０１の側壁上に絶縁膜１０６をサイドウォールスペーサＳＷ１０１として残し、他の領域の絶縁膜１０６を除去する。
【００８３】
サイドウォールスペーサＳＷ１０１を形成した後、図２５に示されるように、イオン注入により、ｎ＋型半導体領域であるソース・ドレイン領域ＳＤ１０１を形成する。このイオン注入の際、ゲート電極ＧＥ１０１およびその側壁上のサイドウォールスペーサＳＷ１０１もマスク（イオン注入阻止マスク）として機能することができるので、ソース・ドレイン領域ＳＤ１０１は、ゲート電極ＧＥ１０１の側壁上のサイドウォールスペーサＳＷ１０１（の側壁）に整合して形成される。
【００８４】
このようにして、ｐ型ウエルＰＷ１０１に、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴＱｎ１０１が形成される。エクステンション領域ＥＸ１０１と、それよりも高不純物濃度のソース・ドレイン領域ＳＤ１０１とは、ｎチャネル型ＭＩＳＦＥＴＱｎ１０１のソースまたはドレイン用の半導体領域として機能する。
【００８５】
サイドウォールスペーサＳＷ１０１は、ソース・ドレイン領域ＳＤ１０１を形成するためのイオン注入の際にマスク（イオン注入阻止マスク）として機能することができるので、ＬＤＤ構造のソース領域およびドレイン領域を形成することができる。
【００８６】
しかしながら、図２２〜図２５に示される比較例の半導体装置の製造工程では、次のような課題が生じることが、本発明者の検討により分かった。
【００８７】
サイドウォールスペーサＳＷ１０１の幅（ゲート長方向の寸法）Ｗ１０１は、絶縁膜１０６の形成膜厚Ｔ１０１によって制御することができるが、サイドウォールスペーサＳＷ１０１の幅Ｗ１０１を大きくするには、絶縁膜１０６の形成膜厚Ｔ１０１を厚くする必要がある。なお、サイドウォールスペーサＳＷ１０１の幅Ｗ１０１は図２４に示され、絶縁膜１０６の形成膜厚Ｔ１０１は図２３に示されている。しかしながら、絶縁膜１０６の形成膜厚Ｔ１０１を厚くすると、サイドウォールスペーサＳＷ１０１を形成するために絶縁膜１０６を異方性エッチングする工程（この工程を、以下では絶縁膜１０６のエッチング工程と称する）において、絶縁膜１０６のオーバーエッチング量を大きくする必要がある。すなわち、絶縁膜１０６をエッチングしてサイドウォールスペーサＳＷ１０１を形成する際には、サイドウォールスペーサＳＷ１０１以外の絶縁膜１０６を除去してゲート電極ＧＥ１０１およびサイドウォールスペーサＳＷ１０１で覆われていない部分の半導体基板１０１を露出させる必要がある。このため、絶縁膜１０６をエッチングしてサイドウォールスペーサＳＷ１０１を形成した際に、不要な絶縁膜１０６が残存しないようにするためには、絶縁膜１０６の形成膜厚Ｔ１０１が厚いほど、絶縁膜１０６のオーバーエッチング量を大きく設定して、サイドウォールスペーサＳＷ１０１以外の不要な絶縁膜１０６を確実に除去し、半導体基板１上に不要な絶縁膜１０６が残存しないようにする必要がある。
【００８８】
しかしながら、絶縁膜１０６のオーバーエッチング量を大きく設定すると、過剰にエッチングされた絶縁膜１０６でサイドウォールスペーサＳＷ１０１が形成されるため、図２４に示されるサイドウォールスペーサＳＷ１０１の断面形状（ゲート長方向に平行な断面での形状）において、ショルダー部（肩部）ＳＷ１０１ａの高さが低くなった形状、いわゆる「なで肩」の形状となってしまう。ここで、ショルダー部ＳＷ１０１ａは、サイドウォールスペーサＳＷ１０１において、ゲート電極ＧＥ１０１の側壁に対向する側とは反対側の側面の肩部に対応している。サイドウォールスペーサＳＷ１０１が、このような断面形状（なで肩形状）となるのは、絶縁膜１０６をエッチングしてサイドウォールスペーサＳＷ１０１を形成した際に、絶縁膜１０６のオーバーエッチング量が大きかったためである。
【００８９】
サイドウォールスペーサＳＷ１０１が、このような断面形状（なで肩形状）になると、ソース・ドレイン領域ＳＤ１０１を形成するためのイオン注入の際に、加速された不純物イオンが、マスク（イオン注入阻止マスク）として機能すべきサイドウォールスペーサＳＷ１０１を突き抜けてしまい、サイドウォールスペーサＳＷ１０１の直下の半導体基板１０１中に不純物がイオン注入されてしまう虞がある。具体的には、図２５に点線で示される領域ＲＧ１０１には、ソース・ドレイン領域ＳＤ１０１を形成するためのイオン注入の際に本来は不純物イオンが注入されるべきではないが、サイドウォールスペーサＳＷ１０１のショルダー部ＳＷ１０１ａの高さが低くなった分、不純物イオンがサイドウォールスペーサＳＷ１０１を突き抜けて領域ＲＧ１０１にも注入されてしまう虞がある。ここで、領域ＲＧ１０１は、サイドウォールスペーサＳＷ１０１の直下の半導体基板１０１の一部であって、サイドウォールスペーサＳＷ１０１の端部（ゲート電極ＧＥ１０１に対向していない側の端部）の近傍の領域に対応している。ソース・ドレイン領域ＳＤ１０１を形成するためのイオン注入の際に、サイドウォールスペーサＳＷ１０１の直下の半導体基板１０１中（具体的には領域ＲＧ１０１中）に不純物イオンが注入されてしまうと、パンチスルーが生じやすくなるため、ソース・ドレイン電流が大きくなるとともに、オフ電流も増加し、特性劣化が生じてしまう。また、ソース・ドレイン領域ＳＤ１０１を形成するためのイオン注入の際に、サイドウォールスペーサＳＷ１０１の直下の半導体基板１０１中（具体的には領域ＲＧ１０１中）に不純物イオンが注入されてしまうと、ＭＩＳＦＥＴの特性（電圧−電流特性）のばらつき（変動）の原因となる。
【００９０】
このため、ソース・ドレイン領域ＳＤ１０１を形成するためのイオン注入の際に、加速された不純物イオンが、マスク（イオン注入阻止マスク）として機能すべきサイドウォールスペーサＳＷ１０１を突き抜けないようにするために、絶縁膜１０６のオーバーエッチング量を少なくして、サイドウォールスペーサＳＷ１０１のショルダー部ＳＷ１０１ａの高さを高くすることが考えられる。しかしながら、絶縁膜１０６の形成膜厚Ｔ１０１が厚い場合に絶縁膜１０６のオーバーエッチング量を少なくすると、絶縁膜１０６のエッチング残りが発生する虞がある。このため、絶縁膜１０６のエッチング残りが生じないようにしながらサイドウォールスペーサＳＷ１０１を形成するためには、絶縁膜１０６のオーバーエッチング量の抑制には限界がある。
【００９１】
また、絶縁膜１０６のオーバーエッチング量が大きいと、図２４に示されるように、ゲート電極ＧＥ１０１およびサイドウォールスペーサＳＷ１０１で覆われていない部分の半導体基板１０１が過剰にエッチングされてしまい、半導体基板１０１の表面に段差１０１ａが発生しやすい。具体的には、図２４および図２５に示されるように、ゲート電極ＧＥ１０１およびサイドウォールスペーサＳＷ１０１で覆われた部分の半導体基板１０１の上面よりも、ソース・ドレイン領域ＳＤ１０１が形成される部分の半導体基板１０１の上面が低くなってしまう。これにより、ゲート電極ＧＥ１０１およびサイドウォールスペーサＳＷ１０１で覆われた部分の半導体基板１０１の上面と、ソース・ドレイン領域ＳＤ１０１が形成される部分の半導体基板１０１の上面との間に段差１０１ａが発生してしまう。このような段差１０１ａが大きいと（すなわちゲート電極ＧＥ１０１およびサイドウォールスペーサＳＷ１０１で覆われた部分の半導体基板１０１の上面とソース・ドレイン領域ＳＤ１０１が形成される部分の半導体基板１０１の上面との高さの差が大きいと）、ソース・ドレイン領域ＳＤ１０１を浅く形成しにくくなるため、素子（ＭＩＳＦＥＴ素子）の微細化には不利となる。この点でも、絶縁膜１０６のオーバーエッチング量を少なくして、上記段差１０１ａを小さくすることが望まれるが、上述のように、絶縁膜１０６のオーバーエッチング量を少なくすると、絶縁膜１０６のエッチング残りが発生する虞があるため、絶縁膜１０６のオーバーエッチング量の抑制には限界がある。
【００９２】
それに対して、本実施の形態では、ステップＳ１０ａで形成した絶縁膜６をステップＳ１０ｂで異方性エッチングすることで、ゲート電極ＧＥの側壁上に絶縁膜６をサイドウォールスペーサ状に残し、その後、ステップＳ１０ｃで絶縁膜７を形成してから、ステップＳ１０ｅで絶縁膜７を異方性エッチングすることで、ゲート電極ＧＥの側壁上に絶縁膜７をサイドウォールスペーサ状に残している。これにより、ゲート電極ＧＥの側壁上にサイドウォールスペーサ状に残された絶縁膜６，７からなるサイドウォールスペーサＳＷが形成される。すなわち、複数の絶縁膜（ここでは絶縁膜６，７）でサイドウォールスペーサＳＷを形成するが、絶縁膜（ここでは絶縁膜６または絶縁膜７）の形成工程とその絶縁膜（ここでは絶縁膜６または絶縁膜７）の異方性エッチング工程とを繰り返すことでサイドウォールスペーサＳＷを形成している。このため、サイドウォールスペーサＳＷ形成用の絶縁膜６，７の各形成膜厚Ｔ１，Ｔ２を、サイドウォールスペーサＳＷの幅Ｗ１よりも小さくすることができる（Ｔ１＜Ｗ１，Ｔ２＜Ｗ１）。ここで、サイドウォールスペーサＳＷの幅Ｗ１とは、そのサイドウォールスペーサＳＷが側壁に形成されたゲート電極ＧＥのゲート長方向に平行な方向での寸法（サイドウォールスペーサＳＷの寸法）であり、図１６および図１７に示されている。また、形成膜厚Ｔ１は、ステップＳ１０ａで形成した絶縁膜６の膜厚であり、図１１に示されている。また、形成膜厚Ｔ２は、ステップＳ１０ｃで形成した絶縁膜７の膜厚であり、図１４および図１５に示されている。
【００９３】
このため、本実施の形態と上記比較例の製造工程を比べるときに、サイドウォールスペーサＳＷ，ＳＷ１０１の各幅Ｗ１，Ｗ１０１を同じ（Ｗ１＝Ｗ１０１）にした場合、本実施の形態の絶縁膜６の形成膜厚Ｔ１は、比較例の絶縁膜１０６の形成膜厚Ｔ１０１よりも薄く（Ｔ１＜Ｔ１０１）することができ、本実施の形態の絶縁膜７の形成膜厚Ｔ２は、比較例の絶縁膜１０６の形成膜厚Ｔ１０１よりも薄く（Ｔ２＜Ｔ１０１）することができる。これは、Ｗ１＝Ｗ１０１とする場合、本実施の形態における絶縁膜６の形成膜厚Ｔ１と絶縁膜７の形成膜厚Ｔ２との合計が、比較例における絶縁膜１０６の形成膜厚Ｔ１０１とほぼ同じ（Ｔ１＋Ｔ２＝Ｔ１０１）になるためである。
【００９４】
本実施の形態では、ステップＳ１０ｂの絶縁膜６のエッチング工程では、絶縁膜６をオーバーエッチングせずに、絶縁膜６をアンダーエッチングまたはジャストエッチングし、ステップＳ１０ｄの絶縁膜７のエッチング工程で、絶縁膜７をオーバーエッチングする。このため、サイドウォールスペーサＳＷを形成するためのステップＳ１０ｂ，Ｓ１０ｄのエッチング工程において、ステップＳ１０ｂではオーバーエッチングが生じず、ステップＳ１０ｄでは、オーバーエッチングが生じるが、ステップＳ１０ｄにおけるオーバーエッチング量は、上記比較例における絶縁膜１０６のオーバーエッチング量よりも小さくすることができる。ステップＳ１０ｄにおけるオーバーエッチング量を、上記比較例における絶縁膜１０６のオーバーエッチング量よりも小さくすることができるのは、絶縁膜１０６の形成膜厚Ｔ１０１よりも絶縁膜７の形成膜厚Ｔ２を薄く（Ｔ２＜Ｔ１０１）することができるためである。
【００９５】
すなわち、不要な部分が残存しないようにエッチング対象膜をオーバーエッチングする場合、エッチング対象膜の厚みが厚くなるほど、オーバーエッチング量を大きく設定する必要がある。これは、オーバーエッチング量を固定したままでエッチング対象膜の膜厚を厚くすると、エッチング対象膜の不要なエッチング残りが生じる可能性が増大するため、エッチング対象膜の厚みの増加に合わせて、オーバーエッチング量を増加させる必要があるからである。
【００９６】
上記比較例では、サイドウォールスペーサＳＷ１０１を形成するための絶縁膜１０６のエッチング工程は、エッチング対象膜は絶縁膜１０６であり、サイドウォールスペーサＳＷ１０１以外の不要な絶縁膜１０６が残存しないように、エッチング対象膜（ここでは絶縁膜１０６）の厚い膜厚（ここでは形成膜厚Ｔ１０１）に応じて、絶縁膜１０６のオーバーエッチング量をある程度大きくする必要があった。それに対して、本実施の形態では、ステップＳ１０ｄでは、エッチング対象膜は主として絶縁膜７であり、エッチング対象膜（ここでは主として絶縁膜７）の薄い膜厚（ここでは形成膜厚Ｔ１）に応じて、オーバーエッチング量を小さくすることができる。すなわち、本実施の形態では、上記比較例の絶縁膜１０６のエッチング工程におけるオーバーエッチング量に比べて、ステップＳ１０ｄのエッチング工程におけるオーバーエッチング量を少なくしても、ステップＳ１０ｄのエッチング工程で不要なエッチング残りが生じるのを防止することができる。このように、本実施の形態では、絶縁膜７の形成膜厚Ｔ２が絶縁膜１０６の形成膜厚Ｔ１０１よりも薄い（Ｔ２＜Ｔ１０１）ことにより、ステップＳ１０ｄのエッチング工程でのオーバーエッチング量を、上記比較例における絶縁膜１０６のオーバーエッチング量よりも小さくすることができる。
【００９７】
このように、本実施の形態では、サイドウォールスペーサＳＷを形成するためのステップＳ１０ｂ，Ｓ１０ｄのエッチング工程において、ステップＳ１０ｂではオーバーエッチングが生じず、ステップＳ１０ｄでは、オーバーエッチングが生じるが、そのオーバーエッチング量を小さくすることができる。このため、サイドウォールスペーサＳＷ，ＳＷ１０１を形成するためのエッチング工程（本実施の形態ではステップＳ１０ｂ，Ｓ１０ｄのエッチング工程に対応、上記比較例では絶縁膜１０６のエッチング工程に対応）における合計のオーバーエッチング量は、上記比較例よりも本実施の形態の方が小さくすることができる。このため、本実施の形態では、上記比較例に関連して説明した絶縁膜１０６のオーバーエッチング量が大きいことに起因した課題を解決することができる。
【００９８】
すなわち、本実施の形態では、サイドウォールスペーサＳＷの断面形状（ゲート長方向に平行な断面での形状）は、上記比較例のような断面形状（なで肩形状）とはならず、図１６や図１７に示されるように、ショルダー部（肩部）ＳＷａの高さが高くなった形状、いわゆる「いかり肩」の形状となる。ここで、ショルダー部ＳＷａは、サイドウォールスペーサＳＷにおいて、ゲート電極ＧＥの側壁に対向する側とは反対側の側面の肩部に対応している。サイドウォールスペーサＳＷが、このような断面形状（いかり肩形状）となるのは、サイドウォールスペーサＳＷを形成した際にオーバーエッチング量が小さかったためである。
【００９９】
サイドウォールスペーサＳＷが、このような断面形状（いかり肩形状）になると、ソース・ドレイン領域ＳＤを形成するためのイオン注入ＩＭ３の際に、加速された不純物イオンは、マスク（イオン注入阻止マスク）として機能すべきサイドウォールスペーサＳＷを突き抜けることがなくなり、サイドウォールスペーサＳＷの直下の半導体基板１中に不純物イオンが注入されなくなる。すなわち、イオン注入ＩＭ３の際に、上記領域ＲＧ１０１に相当する領域に不純物イオンが注入されるのを防止することができる。本実施の形態では、ソース・ドレイン領域ＳＤを形成するためのイオン注入ＩＭ３の際に、マスク（イオン注入阻止マスク）として機能すべきサイドウォールスペーサＳＷの直下の半導体基板１中に不純物がイオン注入されてしまうのを防止できるため、半導体装置の特性を向上させることができる。例えば、パンチスルーが生じにくくなり、また、オフ電流を低減することができる。また、ＭＩＳＦＥＴの特性（電圧−電流特性）のばらつき（変動）を低減することもできる。従って、半導体装置の性能を向上させることができる。
【０１００】
また、本実施の形態では、サイドウォールスペーサＳＷを形成するためのエッチング工程（本実施の形態ではステップＳ１０ｂ，Ｓ１０ｄのエッチング工程に対応）における合計のオーバーエッチング量を小さくすることができるため、ゲート電極ＧＥおよびサイドウォールスペーサＳＷで覆われていない部分の半導体基板１がエッチングされる量を低減することができる。このため、半導体基板１の表面に上記段差１０１ａのような段差（ゲート電極ＧＥおよびサイドウォールスペーサＳＷで覆われた部分の半導体基板１の上面と、ソース・ドレイン領域ＳＤが形成される部分の半導体基板１の上面との段差）は発生しにくいか、あるいは段差が生じてもその段差を小さくすることができる。このため、ソース・ドレイン領域ＳＤを浅く形成しやすくなり、素子（ＭＩＳＦＥＴ素子）の微細化に有利となる。従って、半導体装置の小型化（小面積化）を図ることができる。
【０１０１】
また、絶縁膜７の形成膜厚Ｔ２は絶縁膜６の形成膜厚Ｔ１よりも薄い（Ｔ２＜Ｔ１）ことが好ましい。これは、サイドウォールスペーサＳＷを形成するために必要な絶縁膜の合計膜厚（Ｔ１＋Ｔ２に相当）を、絶縁膜６の形成膜厚Ｔ１に厚めに、絶縁膜７の形成膜厚Ｔ２に薄めに振り分ける（すなわちＴ２＜Ｔ１とする）ことで、ステップＳ１０ｄのエッチング工程におけるエッチング対象膜の厚みを薄くすることができ、ステップＳ１０ｄのエッチング工程におけるオーバーエッチング量をより少なくすることができるようになるためである。絶縁膜７の形成膜厚Ｔ２を絶縁膜６の形成膜厚Ｔ１よりも薄く（Ｔ２＜Ｔ１）することにより、サイドウォールスペーサＳＷを形成するためのエッチング工程（ステップＳ１０ｂ，Ｓ１０ｄのエッチング工程）における合計のオーバーエッチング量を、より小さくすることができるため、上記比較例に関連して説明した絶縁膜１０６のオーバーエッチング量が大きいことに起因した課題を、より的確に解決することができる。これと同じ観点から、後述の第１の変形例の場合も、サイドウォールスペーサＳＷを形成するための複数の絶縁膜（絶縁膜６ａ，６ｂ，７）の各形成膜厚のうち、絶縁膜７の形成膜厚を最も薄くすることが、より好ましい。
【０１０２】
また、本実施の形態では、サイドウォールスペーサＳＷを複数の絶縁膜（ここでは絶縁膜６，７）により形成している。但し、本実施の形態では、絶縁膜形成工程とその絶縁膜を異方性エッチングする工程とを繰り返してサイドウォールスペーサＳＷを形成することを、主要な特徴の一つとしており、異方性エッチングを行うことなく複数の絶縁膜を順に形成した後で、これら複数の絶縁膜を一括して異方性エッチングしてサイドウォールスペーサを形成しているのではない。異方性エッチングを行うことなく複数の絶縁膜を順に形成した後で、これら複数の絶縁膜を一括して異方性エッチングしてサイドウォールスペーサを形成した場合（すなわち上記比較例の上記図２３において、絶縁膜１０６が複数の絶縁膜の積層膜で構成される場合）にも、上記比較例で説明したのと同様の課題が生じ得る。本実施の形態では、絶縁膜形成工程とその絶縁膜を異方性エッチングする工程とを繰り返してサイドウォールスペーサＳＷを形成することで、上記比較例で説明した課題を解決し、上述した本実施の形態の効果を得ることが可能となる。
【０１０３】
次に、本実施の形態の第１の変形例について説明する。
【０１０４】
本実施の形態では、ステップＳ１０のサイドウォールスペーサＳＷ形成工程において、ステップＳ１０ａの絶縁膜６形成工程とステップＳ１０ｂの絶縁膜６エッチング工程を１回行った後で、ステップＳ１０ｃの絶縁膜７形成工程とステップＳ１０ｄの絶縁膜７エッチング工程を行っているが、第１の変形例として、ステップＳ１０ａとステップＳ１０ｂを複数回繰り返してから、ステップ１０ｃおよびステップＳ１０ｄを行うこともできる。以下では、第１の変形例として、ステップＳ１０のサイドウォールスペーサＳＷ形成工程において、ステップＳ１０ａおよびステップＳ１０ｂを２回繰り返してから、ステップ１０ｃおよびステップＳ１０ｄを行う場合について図２６〜図３２を参照して説明する。なお、１回目のステップＳ１０ａがステップＳ１０ａ１に対応し、１回目のステップＳ１０ｂがステップＳ１０ｂ１に対応し、２回目のステップＳ１０ａがステップＳ１０ａ２に対応し、２回目のステップＳ１０ｂがステップＳ１０ｂ２に対応する。
【０１０５】
図２６は、本実施の形態の第１の変形例におけるステップＳ１０のサイドウォールスペーサＳＷ形成工程の詳細を示す製造プロセスフロー図であり、上記図２に対応するものである。図２７〜図３２は、本実施の形態の第１の変形例における半導体装置の製造工程中の要部断面図である。
【０１０６】
第１の変形例の製造工程では、上記ステップＳ１〜Ｓ９の工程を行って上記図１０の構造を得た後、図２７に示されるように、半導体基板１の主面（主面全面）上に、ゲート電極ＧＥを覆うように、絶縁膜６ａを形成する（図２６のステップＳ１０ａ１）。ステップＳ１０ａ１の絶縁膜６ａ形成工程は、上記ステップＳ１０ａの絶縁膜６形成工程と基本的には同じであり、絶縁膜６ａは上記絶縁膜６と同様の膜であるが、絶縁膜６ａの形成膜厚は上記絶縁膜６の形成膜厚と異ならせることもできる。
【０１０７】
次に、図２８に示されるように、絶縁膜６ａをＲＩＥ法などにより異方性エッチング（エッチバック）する（図２６のステップＳ１０ｂ１）。ステップＳ１０ｂ１の絶縁膜６ａのエッチング工程は、上記ステップＳ１０ｂの絶縁膜６のエッチング工程と基本的には同じである。
【０１０８】
すなわち、ステップＳ１０ｂ１のエッチング工程により、ゲート電極ＧＥの側壁上に絶縁膜６ａをサイドウォールスペーサ状に残し、他の領域（ゲート電極ＧＥ上およびゲート電極ＧＥで覆われていない部分の半導体基板１上）の絶縁膜６ａを除去するが、上記ステップＳ１０ｂの絶縁膜６のエッチング工程と同様に、ステップＳ１０ｂ１の絶縁膜６ａのエッチング工程でも、絶縁膜６ａをアンダーエッチングまたはジャストエッチングする。図２８には、ステップＳ１０ｂ１の絶縁膜６ａのエッチング工程において、絶縁膜６ａをジャストエッチングした場合が示されているが、絶縁膜６ａをアンダーエッチングした場合（ここでは図示せず）には、上記図１３における絶縁膜６と同様に、ゲート電極ＧＥの側壁上以外の領域において、絶縁膜６ａが薄い層状に残存する。
【０１０９】
次に、図２９に示されるように、半導体基板１の主面（主面全面）上に、ゲート電極ＧＥおよび残存する絶縁膜６ａを覆うように、絶縁膜６ｂを形成する（図２６のステップＳ１０ａ２）。ステップＳ１０ａ２の絶縁膜６ｂ形成工程は、上記ステップＳ１０ａ１の絶縁膜６ａ形成工程と基本的には同じである。従って、ステップＳ１０ａ１の絶縁膜６ａ形成工程およびステップＳ１０ａ２の絶縁膜６ｂ形成工程は、それぞれ上記ステップＳ１０ａの絶縁膜６形成工程と基本的には同じである。
【０１１０】
絶縁膜６ｂは、上記絶縁膜６ａと同様の膜である。絶縁膜６ｂは、好ましくは絶縁膜６ａと同じ材料からなり、絶縁膜６ａが窒化シリコン膜からなる場合は、絶縁膜６ｂも窒化シリコン膜からなることが好ましい。また、絶縁膜６ｂの形成膜厚は上記絶縁膜６ａの形成膜厚と異ならせることもできる。
【０１１１】
次に、図３０に示されるように、絶縁膜６ｂをＲＩＥ法などにより異方性エッチング（エッチバック）する（図２６のステップＳ１０ｂ２）。ステップＳ１０ｂ２の絶縁膜６ｂのエッチング工程は、上記ステップＳ１０ｂ１の絶縁膜６ａのエッチング工程と基本的には同じである。従って、ステップＳ１０ｂ１の絶縁膜６ａのエッチング工程およびステップＳ１０ｂ２の絶縁膜６ｂのエッチング工程は、それぞれ上記ステップＳ１０ｂの絶縁膜６のエッチング工程と基本的には同じである。
【０１１２】
すなわち、ステップＳ１０ｂ２のエッチング工程により、ゲート電極ＧＥの側壁上に絶縁膜６ｂをサイドウォールスペーサ状に残し、他の領域（ゲート電極ＧＥ上およびゲート電極ＧＥで覆われていない部分の半導体基板１上）の絶縁膜６ｂを除去するが、上記ステップＳ１０ｂ，Ｓ１０ｂ１のエッチング工程と同様、ステップＳ１０ｂ２の絶縁膜６ｂのエッチング工程でも、絶縁膜６ｂをアンダーエッチングまたはジャストエッチングする。図３０には、ステップＳ１０ｂ２の絶縁膜６ｂのエッチング工程において、絶縁膜６ｂをジャストエッチングした場合が示されているが、絶縁膜６ｂをアンダーエッチングした場合（ここでは図示せず）には、上記図１３における絶縁膜６と同様に、ゲート電極ＧＥの側壁上以外の領域において、絶縁膜６ｂが薄い層状に残存する。
【０１１３】
次に、図３１に示されるように、半導体基板１の主面（主面全面）上に、ゲート電極ＧＥおよび残存する絶縁膜６ａ，６ｂを覆うように、絶縁膜７を形成する（図２６のステップＳ１０ｃ）。図２６のステップＳ１０ｃの絶縁膜７形成工程は、上記図２のステップＳ１０ｃの絶縁膜７形成工程と基本的には同じである。絶縁膜７は、好ましくは絶縁膜６ａ，６ｂと同じ材料からなり、絶縁膜６ａ，６ｂが窒化シリコン膜からなる場合は、絶縁膜７も窒化シリコン膜からなることが好ましい。
【０１１４】
次に、図３２に示されるように、絶縁膜７をＲＩＥ法などにより異方性エッチング（エッチバック）する（図２６のステップＳ１０ｄ）。図２６のステップＳ１０ｄの絶縁膜７のエッチング工程は、上記図２のステップＳ１０ｄの絶縁膜７のエッチング工程と基本的には同じである。
【０１１５】
すなわち、ステップＳ１０ｄの異方性エッチングにより、ゲート電極ＧＥの側壁上に絶縁膜７をサイドウォールスペーサ状に残し、他の領域（ゲート電極ＧＥ上およびゲート電極ＧＥで覆われていない部分の半導体基板１上）の絶縁膜７を除去するが、上記図２のステップＳ１０ｄの絶縁膜７のエッチング工程と同様に、図２６のステップＳ１０ｄの絶縁膜７のエッチング工程でも、絶縁膜７をオーバーエッチングする。すなわち、ステップＳ１０ｄのエッチング工程では、ゲート電極ＧＥ（およびサイドウォールスペーサＳＷ）で覆われていない部分の半導体基板１が露出した後にエッチングを終了するようにする。このため、ステップＳ１０ｄのエッチング工程を行うと、ゲート電極ＧＥ（およびサイドウォールスペーサＳＷ）で覆われていない部分の半導体基板１が露出される。また、上記ステップＳ１０ｂ１，１０ｂ２のエッチング工程で絶縁膜６ａ，６ｂをアンダーエッチングしていた場合には、ステップＳ１０ｄのエッチング工程において、絶縁膜７だけでなく、絶縁膜７の下の絶縁膜６ａ，６ｂもエッチングして、ゲート電極ＧＥ（およびサイドウォールスペーサＳＷ）で覆われていない部分の半導体基板１を露出させる。
【０１１６】
ステップＳ１０ａ１，Ｓ１０ｂ１，Ｓ１０ａ２，Ｓ１０ｂ２，Ｓ１０ｃ，Ｓ１０ｄを行うことにより、図３２に示されるように、ゲート電極ＧＥの側壁上に、絶縁膜６ａ，６ｂ，７からなるサイドウォールスペーサ（側壁スペーサ、側壁絶縁膜）ＳＷが形成される。図１６のサイドウォールスペーサＳＷと図３２のサイドウォールスペーサＳＷとの相違点は、図１６のサイドウォールスペーサＳＷは、ゲート電極ＧＥの側壁上に残存する絶縁膜６，７からなるのに対して、図３２のサイドウォールスペーサＳＷは、ゲート電極ＧＥの側壁上に残存する絶縁膜６ａ，６ｂ，７からなることである。サイドウォールスペーサＳＷを形成した後は、上記ステップＳ１１およびそれ以降の工程（すなわち上記図１８〜図２１の工程）が行われる。
【０１１７】
なお、第１の変形例として、ステップＳ１０のサイドウォールスペーサＳＷ形成工程において、ステップＳ１０ａおよびステップＳ１０ｂを２回繰り返してから（すなわちステップＳ１０ａ１，Ｓ１０ｂ１，Ｓ１０ａ２，Ｓ１０ｂ２を順に行ってから）、ステップ１０ｃおよびステップＳ１０ｄを行う場合について説明したが、ステップＳ１０ａおよびステップＳ１０ｂの繰り返しの数は３回以上とすることもできる。ステップＳ１０ａおよびステップＳ１０ｂの繰り返しの数が２回であれば、サイドウォールスペーサＳＷは、２つ（２層）の絶縁膜６（すなわち絶縁膜６ａおよび絶縁膜６ｂ）と１つ（１層）の絶縁膜７とにより形成されるが、ステップＳ１０ａおよびステップＳ１０ｂの繰り返しの数が３回であれば、サイドウォールスペーサＳＷは、３つ（３層）の絶縁膜６と１つ（１層）の絶縁膜７とにより形成される。ステップＳ１０ａおよびステップＳ１０ｂの繰り返しの数がｎ回であれば、サイドウォールスペーサＳＷは、ｎ枚（ｎ層）の絶縁膜６と１つ（１層）の絶縁膜７とにより形成される。
【０１１８】
ステップＳ１０のサイドウォールスペーサＳＷ形成工程において、上述した第１の変形例のように、ステップＳ１０ａおよびステップＳ１０ｂを複数回繰り返してから、ステップ１０ｃおよびステップＳ１０ｄを行なった場合にも、上述した本実施の形態と同様の効果を得ることができる。但し、ステップＳ１０のサイドウォールスペーサＳＷ形成工程において、上述した本実施の形態（図２）のように、ステップＳ１０ａおよびステップＳ１０ｂを１回行った後で、ステップＳ１０ｃおよびステップＳ１０ｄを行った場合には、製造工程数を低減することができるため、半導体装置の製造時間を短縮でき、また、半導体装置の製造コストを低減することができる。一方、ステップＳ１０のサイドウォールスペーサＳＷ形成工程において、上述した第１の変形例のように、ステップＳ１０ａおよびステップＳ１０ｂを複数回繰り返してから、ステップ１０ｃおよびステップＳ１０ｄを行なった場合には、製造工程数は増加するが、サイドウォールスペーサＳＷ形成用の各絶縁膜（絶縁膜６ａ，６ｂ，７）の形成膜厚を薄くすることができる分、オーバーエッチング量を低減しやすくなる。
【０１１９】
次に、本実施の形態の第２の変形例について説明する。
【０１２０】
図３３は、第２の変形例における半導体装置の製造工程の一部を示す製造プロセスフロー図である。図３３では、ステップＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７，Ｓ８，Ｓ９，Ｓ１１，Ｓ１２，Ｓ１３については図示を省略している。
【０１２１】
第２の変形例の製造工程では、ステップＳ７の側壁絶縁膜５ａ形成工程後で、ステップＳ１０のサイドウォールスペーサＳＷ形成工程前に、図８に示される寸法Ｗ２を測定する工程を行う（図３３のステップＳ２１）。このステップＳ２１の寸法Ｗ２を測定する工程では、電子顕微鏡（例えばＳＥＭ）などを用いて、寸法Ｗ２を測定することができる。また、ステップＳ７の側壁絶縁膜５ａ形成工程を行なわない場合には、ステップＳ６のゲート電極ＧＥ形成工程後で、ステップＳ１０のサイドウォールスペーサＳＷ形成工程前に、ステップＳ２１の寸法Ｗ２測定工程を行えばよい。
【０１２２】
ここで、寸法Ｗ２は、半導体基板１の主面に平行な方向の寸法であるが、側壁絶縁膜５ａを形成した場合と側壁絶縁膜５ａを形成しない場合とで、側壁絶縁膜５ａの分だけ、大きさが相違している。
【０１２３】
側壁絶縁膜５ａを形成しない場合（ステップＳ７を省略した場合）は、寸法Ｗ２は、ゲート電極ＧＥの一方の側壁からそれとは反対側の側壁までの距離である。すなわち、側壁絶縁膜５ａを形成しない場合（ステップＳ７を省略した場合）は、寸法Ｗ２は、ゲート長方向に平行な方向でのゲート電極ＧＥの寸法（長さ）に対応している。このため、寸法Ｗ２は、ゲート電極ＧＥのゲート長方向の寸法とみなすことができる。
【０１２４】
側壁絶縁膜５ａを形成した場合（ステップＳ７を行なった場合）は、寸法Ｗ２は、ゲート電極ＧＥの一方の側壁上に形成された側壁絶縁膜５ａの側面（ゲート電極ＧＥに接している側とは反対側の側面）から、そのゲート電極ＧＥの他方の側壁上に形成された側壁絶縁膜５ａの側面（ゲート電極ＧＥに接している側とは反対側の側面）までの距離である。すなわち、側壁絶縁膜５ａを形成した場合（ステップＳ７を行なった場合）は、寸法Ｗ２は、ゲート長方向に平行な方向でのゲート電極ＧＥの寸法（長さ）に、ゲート電極ＧＥの両側壁上に形成された側壁絶縁膜５ａの厚み（側壁絶縁膜５ａの２つ分の厚み）を加えた寸法（長さ）に対応している。
【０１２５】
そして、第２の変形例の製造工程では、ステップＳ１０ｂの絶縁膜６のエッチング工程を行った後で、ステップＳ１０ｃの絶縁膜７形成工程を行う前に、図１２および図１３に示される寸法Ｗ３を測定する工程を行う（図３３のステップＳ２２）。このステップＳ２２の寸法Ｗ３を測定する工程では、電子顕微鏡（例えばＳＥＭ）などを用いて、寸法Ｗ３を測定することができる。
【０１２６】
ここで、上記図１２や図１３にも示されるように、寸法Ｗ３は、ゲート電極ＧＥの一方の側壁上に残存する絶縁膜６の側面（ゲート電極ＧＥに接している側とは反対側の側面）から、そのゲート電極ＧＥの他方の側壁上に残存する絶縁膜６の側面（ゲート電極ＧＥに接している側とは反対側の側面）までの距離（半導体基板１の主面に平行でかつゲート長方向に平行な方向の距離）である。すなわち、第２の変形例では、寸法Ｗ３は、上記寸法Ｗ２に、ゲート電極ＧＥの両側壁上に残存する絶縁膜６の厚みＷ４を加えた寸法（長さ）に対応している。つまり、図８と図１２や図１３とを比べると分かるように、Ｗ３＝Ｗ４＋Ｗ２＋Ｗ４が成り立つ。ここで、図１２や図１３にも示されるように、ゲート電極ＧＥの側壁上に残存する絶縁膜６の厚みＷ４は、ゲート長方向（ゲート電極ＧＥのゲート長方向）に平行な方向での寸法（厚み）に対応している。
【０１２７】
従って、ステップＳ１０ｂを行った後にゲート電極ＧＥの側壁上に残存する絶縁膜６の厚みＷ４は、Ｗ４＝（Ｗ３−Ｗ２）／２と表すことができる。すなわち、ステップＳ２１で寸法Ｗ２を測定し、ステップＳ２２で寸法Ｗ３を測定することで、この寸法Ｗ２，Ｗ３の値から、ゲート電極ＧＥの側壁上に残存する絶縁膜６の厚みＷ４を算出することができる。
【０１２８】
第２の変形例の製造工程では、ステップＳ２２で寸法Ｗ３を測定した後、得られた寸法Ｗ２，Ｗ３（の値）に基づいて、ステップＳ１０ｃで形成する絶縁膜７の膜厚（形成膜厚）Ｔ２を決定し、この決定された膜厚Ｔ２で絶縁膜７が成膜されるように、ステップＳ１０ｃの絶縁膜７形成工程を行う。つまり、ステップＳ２１，Ｓ２２で寸法Ｗ２，Ｗ３を測定することで、ゲート電極ＧＥの側壁上に残存する絶縁膜６の厚みＷ４を間接的に調べ、この厚みＷ４に応じて、ステップＳ１０ｃにおける絶縁膜７の形成膜厚Ｔ２を制御（調整）する。
【０１２９】
具体的には、ゲート電極ＧＥの側壁上に残存する絶縁膜６の厚みＷ４が予定厚み（厚みＷ４の値として当初予定していた基準となる厚み）よりも厚い場合には、その分、ステップＳ１０ｃにおける絶縁膜７の形成膜厚Ｔ２を薄くし、ゲート電極ＧＥの側壁上に残存する絶縁膜６の厚みＷ４が予定厚みよりも薄い場合には、その分、ステップＳ１０ｃにおける絶縁膜７の形成膜厚Ｔ２を厚くする。これにより、サイドウォールスペーサＳＷの幅Ｗ１が所定の値となるように制御して、サイドウォールスペーサＳＷを形成することができる。
【０１３０】
第２の変形例では、ゲート電極ＧＥの側壁上に残存する絶縁膜６の厚みＷ４が変動したとしても、厚みＷ４に応じて絶縁膜７の形成膜厚Ｔ２を調整し、それによってサイドウォールスペーサＳＷの幅Ｗ１を制御することができるため、サイドウォールスペーサＳＷの幅Ｗ１が変動するのを抑制または防止することができる。
【０１３１】
また、上記第１の変形例に第２の変形例を適用することもでき、この場合、ステップＳ２２は、上記ステップＳ１０ｂ２の後で、上記ステップＳ１０ｃの前に行うことが好ましい。
【０１３２】
また、本実施の形態１および後述の実施の形態２では、ＭＩＳＦＥＴとして、ｎチャネル型のＭＩＳＦＥＴを形成する場合を例に挙げて説明しているが、ｎチャネル型のＭＩＳＦＥＴの代わりにｐチャネル型のＭＩＳＦＥＴを形成する場合や、ＣＭＩＳＦＥＴを形成する場合に、本実施の形態１（第１および第２の変形例を含む）および後述の実施の形態２（第３および第４の変形例を含む）を適用することもできる。ｐチャネル型のＭＩＳＦＥＴを形成する場合は、ｐ型ウエルＰＷ、エクステンション領域ＥＸ、ハロー領域ＨＡ、ソース・ドレイン領域ＳＤのそれぞれの導電型を逆にすればよい。すなわち、ｐ型ウエルＰＷの代わりにｎ型ウエルを形成し、ｎ型（ｎ−型）のエクステンション領域ＥＸの代わりにｐ型（ｐ−型）のエクステンション領域ＥＸを形成し、ｐ型のハロー領域ＨＡの代わりにｎ型のハロー領域ＨＡを形成し、ｎ型（ｎ＋型）のソース・ドレイン領域ＳＤの代わりにｐ型（ｐ＋型）のソース・ドレイン領域ＳＤを形成すればよい。また、ｐチャネル型ＭＩＳＦＥＴのゲート電極をシリコン膜で形成する場合は、ｐ型の不純物を導入したシリコン膜（ドープトポリシリコン膜）により形成することが好ましい。
【０１３３】
（実施の形態２）
図３４は、本実施の形態におけるステップＳ１０のサイドウォールスペーサＳＷ形成工程の詳細を示す製造プロセスフロー図であり、上記図２に対応するものである。図３５〜図４０は、本実施の形態の半導体装置の製造工程中の要部断面図である。
【０１３４】
本実施の形態の半導体装置の製造工程は、ステップＳ１０のサイドウォールスペーサＳＷ形成工程以外は、上記実施の形態１の半導体装置の製造工程と同様であるので、ここでは、本実施の形態におけるステップＳ１０のサイドウォールスペーサＳＷ形成工程について説明する。
【０１３５】
上記実施の形態１と同様に上記ステップＳ１〜Ｓ９の工程を行って上記図１０の構造を得た後、図３５に示されるように、半導体基板１の主面（主面全面）上に、ゲート電極ＧＥを覆うように、絶縁膜（第３絶縁膜）３１を形成する（図３４のステップＳ１０ｅ）。
【０１３６】
絶縁膜３１は、後で形成する絶縁膜６や絶縁膜７をエッチングする際のエッチングストッパ膜として機能するため、絶縁膜６，７に対してエッチング選択比の高い材料を選択することが好ましい。すなわち、後で行うステップＳ１０ｇ，Ｓ１０ｉのエッチング工程で、絶縁膜６や絶縁膜７のエッチング速度に比べて絶縁膜３１のエッチング速度を小さくすることができるように、絶縁膜３１の材料を選択することが好ましい。また、絶縁膜３１は、後で形成する絶縁膜６や絶縁膜７をエッチングする際のエッチング終点を検出する下地膜として機能するため、絶縁膜６や絶縁膜７のエッチング終点を検出しやすい材料を選択することが好ましい。このため、絶縁膜３１と絶縁膜６とは互いに異なる材料からなり、かつ、絶縁膜３１と絶縁膜７とは互いに異なる材料からなることが好ましい。すなわち、絶縁膜３１を、絶縁膜６，７と異なる材料で形成することが好ましい。この観点において、絶縁膜３１を酸化シリコン膜により形成し、かつ絶縁膜６，７を窒化シリコン膜により形成することは好適である。
【０１３７】
絶縁膜３１の形成膜厚（厚み）Ｔ３は、後で形成する絶縁膜６，７の各形成膜厚Ｔ１，Ｔ２よりも薄く（Ｔ３＜Ｔ１，Ｔ３＜Ｔ２）、例えば３〜４ｎｍ程度とすることができる。また、絶縁膜３１は、例えばＣＶＤ法などを用いて形成することができる。
【０１３８】
次に、図３６に示されるように、半導体基板１の主面（主面全面）上に、すなわち絶縁膜３１上に、絶縁膜６を形成する（図３４のステップＳ１０ｆ）。ステップＳ１０ｅの絶縁膜３１形成工程後でステップＳ１０ｆの絶縁膜６形成工程前には、絶縁膜３１のエッチング工程は行わないため、ステップＳ１０ｆで絶縁膜６を形成すると、絶縁膜３１と絶縁膜６との積層膜が、半導体基板１の主面上に、ゲート電極ＧＥを覆うように形成された状態となる。
【０１３９】
本実施の形態におけるステップＳ１０ｆの絶縁膜６形成工程は、絶縁膜３１が形成されている状態で行うこと以外は、上記実施の形態１のステップＳ１０ａの絶縁膜６形成工程と基本的には同じである。このため、本実施の形態でも、絶縁膜６の膜厚、材料および形成法などについては、上記実施の形態１と同様とすることができるため、ここではその説明は省略する。
【０１４０】
次に、図３７に示されるように、絶縁膜６をＲＩＥ法などにより異方性エッチング（エッチバック）する（図３４のステップＳ１０ｇ）。
【０１４１】
ステップＳ１０ｇのエッチング工程により、ゲート電極ＧＥの側壁上に絶縁膜６をサイドウォールスペーサ状に残し、他の領域（ゲート電極ＧＥ上およびゲート電極ＧＥで覆われていない部分の半導体基板１上）の絶縁膜６を除去する。但し、本実施の形態では、ステップＳ１０ｇのエッチング工程において、絶縁膜３１をエッチングストッパとして機能させる。このため、ステップＳ１０ｇのエッチング工程では、絶縁膜６のエッチング速度よりも絶縁膜３１のエッチング速度が小さくなるようなエッチング条件で絶縁膜６をエッチングする。ステップＳ１０ｇのエッチング工程では、絶縁膜６が露出するが、半導体基板１が露出しないようにする。このため、ステップＳ１０ｇのエッチング工程は、絶縁膜６が露出した段階でエッチングを終了し、半導体基板１が露出しないようにする。
【０１４２】
本実施の形態では、ステップＳ１０ｇの絶縁膜６のエッチング工程において、絶縁膜６をアンダーエッチングせずに、ジャストエッチングまたはオーバーエッチングすることが好ましい。このため、絶縁膜６は、ゲート電極ＧＥの側壁上にサイドウォールスペーサ状に残存するが、他の領域の絶縁膜６は除去されて、その下の絶縁膜３１が露出される。本実施の形態では、ステップＳ１０ｇのエッチング工程において、絶縁膜３１をエッチングストッパとして機能させて絶縁膜３１をエッチング（異方性エッチング）するため、半導体基板１が露出せず、半導体基板１がエッチングされるのを防止することができる。ステップＳ１０ｇにおいて、絶縁膜６をオーバーエッチングして絶縁膜３１の一部（上層部分）がエッチングされる場合もあり得るが、その場合でも、絶縁膜３１の少なくとも一部を半導体基板１上に層状に残存させ、半導体基板１が露出するのを防止する。
【０１４３】
ステップＳ１０ｇのエッチング工程では、絶縁膜６のエッチング終点（絶縁膜３１が露出した時点）を検出することが好ましい。絶縁膜６のエッチング終点（すなわち絶縁膜３１が露出した時点）の検出には、例えば、プラズマ中の活性種（ラジカル）やイオンからの発光強度の変化を用いた発光分光法などを用いることができる。
【０１４４】
絶縁膜３１の材料と絶縁膜６の材料とを互いに異なるものとすることで、ステップＳ１０ｇのエッチング工程において、絶縁膜６のエッチング終点（絶縁膜３１が露出した時点）を容易かつ的確に検出することができるようになる。この観点からも、例えば、絶縁膜３１として酸化シリコン膜を、絶縁膜６として窒化シリコン膜を、それぞれ好適に用いることができる。ステップＳ１０ｇのエッチング工程では、絶縁膜６のエッチング終点（絶縁膜３１が露出した時点）を検出した後、半導体基板１の表面が露出する前にエッチングを終了する。このため、ステップＳ１０ｇのエッチング工程が終了した段階で、絶縁膜３１の少なくとも一部が半導体基板１上に層状に残存し、半導体基板１の表面は露出されない。
【０１４５】
また、ステップＳ１０ｇのエッチング工程で用いるエッチングガスは、絶縁膜６，３１の材料にもよるが、絶縁膜６が窒化シリコン膜で絶縁膜３１が酸化シリコン膜の場合は、例えば四フッ化炭素などをステップＳ１０ｇのエッチングガスとして用いることができる。
【０１４６】
次に、図３８に示されるように、半導体基板１の主面（主面全面）上に、すなわち絶縁膜３１上に、ゲート電極ＧＥおよび残存する絶縁膜６を覆うように、絶縁膜７を形成する（図３４のステップＳ１０ｈ）。
【０１４７】
本実施の形態におけるステップＳ１０ｈの絶縁膜７形成工程は、絶縁膜３１が形成されている状態で行うこと以外は、上記実施の形態１のステップＳ１０ｃの絶縁膜７形成工程と基本的には同じである。このため、本実施の形態でも、絶縁膜７の膜厚、材料および形成法などについては、上記実施の形態１と同様とすることができるため、ここではその説明は省略する。
【０１４８】
次に、図３９に示されるように、絶縁膜７，３１をＲＩＥ法などにより異方性エッチング（エッチバック）する（図３４のステップＳ１０ｉ）。
【０１４９】
ステップＳ１０ｉの異方性エッチングにより、ゲート電極ＧＥの側壁上に絶縁膜７をサイドウォールスペーサ状に残し、他の領域（ゲート電極ＧＥ上およびゲート電極ＧＥで覆われていない部分の半導体基板１上）の絶縁膜７を除去する。また、ステップＳ１０ｉのエッチング工程では、絶縁膜７だけでなく、絶縁膜７の下の絶縁膜３１もエッチングし、ゲート電極ＧＥ（およびサイドウォールスペーサＳＷ）で覆われていない部分の半導体基板１を露出させる。このため、ステップＳ１０ｉのエッチング工程は、絶縁膜７および絶縁膜３１をエッチング（異方性エッチング）する工程とみなすこともできる。
【０１５０】
ステップＳ１０ｉのエッチング工程では、絶縁膜７のエッチング終点（絶縁膜３１が露出した時点）を検出することが好ましい。絶縁膜７のエッチング終点（すなわち絶縁膜３１が露出した時点）の検出には、例えば、プラズマ中の活性種（ラジカル）やイオンからの発光強度の変化を用いた発光分光法などを用いることができる。
【０１５１】
絶縁膜３１の材料と絶縁膜７の材料とを互いに異なるものとすることで、ステップＳ１０ｉのエッチング工程において、絶縁膜７のエッチング終点（絶縁膜３１が露出した時点）を容易かつ的確に検出することができるようになる。この観点からも、例えば、絶縁膜３１として酸化シリコン膜を、絶縁膜７として窒化シリコン膜を、それぞれ好適に用いることができる。
【０１５２】
また、ステップＳ１０ｉのエッチング工程で用いるエッチングガスは、絶縁膜７，３１の材料にもよるが、絶縁膜７が窒化シリコン膜で絶縁膜３１が酸化シリコン膜の場合は、例えば四フッ化炭素などをステップＳ１０ｉのエッチングガスとして用いることができる。
【０１５３】
ステップＳ１０ｉのエッチング工程では、絶縁膜７のエッチング終点（すなわち絶縁膜３１が露出した時点）を検出した後も、エッチングを所定時間（エッチング継続時間ｔ１）継続する。これにより、絶縁膜６が除去されたことで露出した絶縁膜３１を、更にエッチングして除去することができ、ゲート電極ＧＥ（およびサイドウォールスペーサＳＷ）で覆われていない部分の半導体基板１が露出した状態となる。つまり、ステップＳ１０ｉのエッチング工程では、絶縁膜７のエッチング終点を検出した後、絶縁膜３１をエッチングしてゲート電極ＧＥ（およびサイドウォールスペーサＳＷ）で覆われていない部分の半導体基板１が露出した後に、エッチングを終了する。なお、ステップＳ１０ｉのエッチング工程において、絶縁膜７のエッチング終点検出後にエッチングを継続する時間（エッチング継続時間）を、「エッチング継続時間ｔ２」と称することとする。
【０１５４】
絶縁膜７の形成膜厚Ｔ２は絶縁膜３１の形成膜厚Ｔ３に比べて厚く、ステップＳ１０ｉのエッチング工程において絶縁膜７のエッチング終点は検出しやすいが、絶縁膜３１の形成膜厚Ｔ３は、絶縁膜６，７の各形成膜厚Ｔ１，Ｔ２に比べて薄く（Ｔ３＜Ｔ１，Ｔ３＜Ｔ２）、ステップＳ１０ｉのエッチング工程において絶縁膜３１のエッチング終点は検出しにくい。このため、ステップＳ１０ｉのエッチング工程において、絶縁膜７のエッチング終点を検出した後に、絶縁膜３１の形成膜厚Ｔ３に応じたエッチング継続時間ｔ２だけエッチングを継続することで、絶縁膜３１を更に除去して、ゲート電極ＧＥ（およびサイドウォールスペーサＳＷ）で覆われていない部分の半導体基板１を露出させるとともに、露出した半導体基板１のエッチング量を低減することができる。エッチング継続時間ｔ２は、ステップＳ１０ｈで形成する絶縁膜３１の形成膜厚Ｔ３に応じて予め設定することができ、ステップＳ１０ｉにおいて、絶縁膜７のエッチング終点を検出した後に、絶縁膜３１が若干オーバーエッチングされるように、エッチング継続時間ｔ２を設定しておけばよい。
【０１５５】
絶縁膜３１の形成膜厚Ｔ３は薄い（絶縁膜６，７の各形成膜厚Ｔ１，Ｔ２よりも薄い）ため、エッチング継続時間ｔ２は、あまり長時間にする必要は無く（但しサイドウォールスペーサＳＷとなる部分以外の絶縁膜３１を除去できるように設定する）、ゲート電極ＧＥおよびサイドウォールスペーサＳＷで覆われていない部分の半導体基板１がエッチングされる量を低減することができる。このため、半導体基板１の表面に上記段差１０１ａのような段差（ゲート電極ＧＥおよびサイドウォールスペーサＳＷで覆われた部分の半導体基板１の上面と、ソース・ドレイン領域ＳＤが形成される部分の半導体基板１の上面との段差）は発生しにくいか、あるいは段差が生じてもその段差を小さくすることができる。このため、ソース・ドレイン領域ＳＤを浅く形成するのに有利となるため、素子（ＭＩＳＦＥＴ素子）の微細化に有利となり、半導体装置の小型化（小面積化）を図ることができる。
【０１５６】
一方、ステップＳ１０ｇのエッチング工程でも、絶縁膜６のエッチング終点（すなわち絶縁膜３１が露出した時点）を検出しているが、ステップＳ１０ｇにおける絶縁膜６のエッチング終点検出後のエッチング継続時間ｔ１は、ステップＳ１０ｉにおける絶縁膜７のエッチング終点検出後のエッチング継続時間ｔ２よりも短くする（すなわちｔ１＜ｔ２）。このステップＳ１０ｇにおける絶縁膜６のエッチング終点検出後のエッチング継続時間ｔ１はゼロ（すなわちｔ１＝０）とすることもできる。ｔ１＝０の場合は、ステップＳ１０ｇの絶縁膜６のエッチングがジャストエッチングであることに対応している。なお、ステップＳ１０ｇのエッチング工程において、絶縁膜６のエッチング終点検出後にエッチングを継続する時間（エッチング継続時間）を、「エッチング継続時間ｔ１」と称することとする。
【０１５７】
ステップＳ１０ｇのエッチング工程では、絶縁膜３１の少なくとも一部を層状に残して半導体基板１の表面が露出しないようにし、ステップＳ１０ｉのエッチング工程では、サイドウォールスペーサＳＷとなる部分以外の絶縁膜３１を除去して、ゲート電極ＧＥ（およびサイドウォールスペーサＳＷ）で覆われていない部分の半導体基板１の表面を露出させる。このため、ステップＳ１０ｉにおける絶縁膜７のエッチング終点検出後のエッチング継続時間ｔ２を、ステップＳ１０ｇにおける絶縁膜６のエッチング終点検出後のエッチング継続時間ｔ１よりも短く（すなわちｔ１＜ｔ２）することで、ステップＳ１０ｇにおいては、半導体基板１の表面が露出する前にエッチングを終了することができ、ステップＳ１０ｉにおいては、半導体基板１の表面が露出した後にエッチングを終了することができる。
【０１５８】
また、ステップＳ１０ｇのエッチング工程では、絶縁膜６のエッチング終点（すなわち絶縁膜３１が露出した時点）を検出し、絶縁膜６のエッチング終点検出後のエッチング継続時間ｔ１を短く設定することで、絶縁膜６が過剰にエッチングされることを抑制または防止することができる。また、ステップＳ１０ｇにおける絶縁膜６のエッチング終点検出後のエッチング継続時間ｔ１をゼロ（すなわちｔ１＝０）とすれば、絶縁膜６の過剰なエッチングを抑制または防止する効果を最も高めることができる。なお、ステップＳ１０ｇのエッチング工程において絶縁膜６が過剰にエッチングされるのを抑制または防止できることは、ステップＳ１０ｇのエッチング工程後にゲート電極ＧＥの側壁上に残存する絶縁膜６（この絶縁膜６が後でサイドウォールスペーサＳＷの一部となる）が、過剰にエッチングされるのを抑制または防止できることにつながる。
【０１５９】
ステップＳ１０ｅ，Ｓ１０ｆ，Ｓ１０ｇ，Ｓ１０ｈ，Ｓ１０ｉを行うことにより、図３９に示されるように、ゲート電極ＧＥの側壁上に、絶縁膜３１，６，７からなるサイドウォールスペーサ（側壁スペーサ、側壁絶縁膜）ＳＷが形成される。サイドウォールスペーサＳＷは、ゲート電極ＧＥの側壁上に残存する絶縁膜３１，６，７からなるが、ゲート電極ＧＥの側壁上に側壁絶縁膜５ａを形成していた場合には、ゲート電極ＧＥの側壁上に、側壁絶縁膜５ａを介して、絶縁膜３１，６，７からなるサイドウォールスペーサＳＷが形成される。サイドウォールスペーサＳＷは、絶縁膜３１，６，７からなるが、ゲート電極ＧＥに近い側から順に絶縁膜３１、絶縁膜６および絶縁膜７である。ゲート電極ＧＥの側壁上に、ゲート電極ＧＥに近い側から順に側壁絶縁膜５ａ、絶縁膜３１、絶縁膜６および絶縁膜７が積層された状態となっており、このうち絶縁膜３１、絶縁膜６および絶縁膜７によりサイドウォールスペーサＳＷが形成され、側壁絶縁膜５ａはサイドウォールスペーサＳＷには含まないものとする。側壁絶縁膜５ａがサイドウォールスペーサＳＷに含まれない理由は、上記実施の形態１で説明したのと同様である。
【０１６０】
サイドウォールスペーサＳＷを形成した後の工程は、上記実施の形態１と同様である。すなわち、上記ステップＳ１０ｅ，Ｓ１０ｆ，Ｓ１０ｇ，Ｓ１０ｈ，Ｓ１０ｉによりサイドウォールスペーサＳＷを形成した後、上記実施の形態１と同様のステップＳ１１（ソース・ドレイン領域ＳＤ形成工程）を行って、図４０に示されるように、ｎ＋型半導体領域（ｎ型不純物拡散層）であるソース・ドレイン領域ＳＤを形成する。ソース・ドレイン領域ＳＤはイオン注入ＩＭ３によって形成することができるが、イオン注入ＩＭ３と、イオン注入ＩＭ３の際のサイドウォールスペーサＳＷの役割は、上記実施の形態と同様である。ステップＳ１１（ソース・ドレイン領域ＳＤ形成工程）以降の工程については、上記実施の形態１で説明したので、ここでは繰り返しの説明は省略する。
【０１６１】
本実施の形態では、ステップＳ１０ｇのエッチング工程において、絶縁膜３１をエッチングストッパとして機能させて絶縁膜３１をエッチングし、半導体基板１が露出しないようにしている。このため、ステップＳ１０ｇのエッチング工程では、半導体基板１がエッチングされるのを防止することができる。また、本実施の形態では、ステップＳ１０ｉのエッチング工程において、絶縁膜７および絶縁膜３１をエッチングし、ゲート電極ＧＥおよびサイドウォールスペーサＳＷで覆われない部分の半導体基板１（すなわち後でソース・ドレイン領域ＳＤとなる部分の半導体基板１）を露出させている。このため、サイドウォールスペーサＳＷを形成するためのエッチング工程（本実施の形態ではステップＳ１０ｇ，Ｓ１０ｉのエッチング工程に対応）において、ゲート電極ＧＥおよびサイドウォールスペーサＳＷで覆われていない部分の半導体基板１が過剰にエッチングされるのを抑制または防止することができる。このため、半導体基板１の表面に上記段差１０１ａのような段差（ゲート電極ＧＥおよびサイドウォールスペーサＳＷで覆われた部分の半導体基板１の上面と、ソース・ドレイン領域ＳＤが形成される部分の半導体基板１の上面との段差）が発生しにくいか、あるいは段差が生じてもその段差を小さくすることができる。このため、ソース・ドレイン領域ＳＤを浅く形成しやすくなるため、素子（ＭＩＳＦＥＴ素子）の微細化に有利となる。従って、半導体装置の小型化（小面積化）を図ることができる。
【０１６２】
また、本実施の形態では、ステップＳ１０ｇのエッチング工程では、絶縁膜６のエッチング終点（絶縁膜３１が露出した時点）を検出しているため、絶縁膜６が過剰にエッチングされることを抑制または防止することができる。このため、ステップＳ１０ｇのエッチング工程後にゲート電極ＧＥの側壁上に残存する絶縁膜６（この絶縁膜６が後でサイドウォールスペーサＳＷの一部となる）が、過剰にエッチングされるのを抑制または防止することができる。また、本実施の形態では、ステップＳ１０ｉのエッチング工程では、絶縁膜７のエッチング終点（絶縁膜３１が露出した時点）を検出しているため、絶縁膜７が過剰にエッチングされることを抑制または防止することができる。このため、ステップＳ１０ｉのエッチング工程後にゲート電極ＧＥの側壁上に残存する絶縁膜７（この絶縁膜７がサイドウォールスペーサＳＷの一部となる）が、過剰にエッチングされるのを抑制または防止することができる。従って、本実施の形態では、サイドウォールスペーサＳＷを構成する絶縁膜６，７が過剰にエッチングされるのを抑制または防止できるため、サイドウォールスペーサＳＷの断面形状（ゲート長方向に平行な断面での形状）は、上記比較例のような断面形状（なで肩形状）とはならず、図３９に示されるように、ショルダー部（肩部）ＳＷａの高さが高くなった形状、いわゆる「いかり肩」の形状となる。ここで、ショルダー部ＳＷａは、上記実施の形態１と同様、サイドウォールスペーサＳＷにおいて、ゲート電極ＧＥの側壁に対向する側とは反対側の側面の肩部に対応している。
【０１６３】
サイドウォールスペーサＳＷがこのような断面形状（いかり肩形状）になると、ソース・ドレイン領域ＳＤを形成するためのイオン注入ＩＭ３の際に、加速された不純物イオンは、マスク（イオン注入阻止マスク）として機能すべきサイドウォールスペーサＳＷを突き抜けることがなくなり、サイドウォールスペーサＳＷの直下の半導体基板１中に不純物イオンが注入されなくなる。すなわち、イオン注入ＩＭ３の際に、上記領域ＲＧ１０１に相当する領域に不純物イオンが注入されるのを防止することができる。本実施の形態では、ソース・ドレイン領域ＳＤを形成するためのイオン注入ＩＭ３の際に、マスク（イオン注入阻止マスク）として機能すべきサイドウォールスペーサＳＷの直下の半導体基板１中に不純物イオンが注入されてしまうのを防止できるため、半導体装置の特性を向上させることができる。例えば、パンチスルーが生じにくくなり、また、オフ電流を低減することができる。また、ＭＩＳＦＥＴの特性（電圧−電流特性）のばらつき（変動）を低減することもできる。従って、半導体装置の性能を向上させることができる。
【０１６４】
また、本実施の形態とは異なり、ステップＳ１０ｆの絶縁膜６形成工程およびステップＳ１０ｇの絶縁膜６のエッチング工程を省略し、絶縁膜３１と絶縁膜７とでサイドウォールスペーサＳＷを形成する（すなわちステップＳ１０ｅ，Ｓ１０ｈ，Ｓ１０ｉによりサイドウォールスペーサＳＷを形成する）ことも考えられる。しかしながら、この場合、絶縁膜６を形成しない分だけ絶縁膜７の形成膜厚を厚くする必要があるが、絶縁膜７を厚くすると、エッチング時間が長くなって絶縁膜７のエッチングの終点検出がばらつきやすくなり、絶縁膜７のエッチング工程におけるオーバーエッチング量を多く設定する必要がある。このオーバーエッチング量が多いと、上記比較例で説明したような課題が発生しやすくなる。
【０１６５】
それに対して、本実施の形態では、サイドウォールスペーサＳＷを主として形成する絶縁膜を絶縁膜６と絶縁膜７とに分け、この絶縁膜６，７と、エッチングストッパ膜としての絶縁膜３１とにより、サイドウォールスペーサＳＷを形成している。本実施の形態では、絶縁膜３１と絶縁膜６と絶縁膜７とを用いてサイドウォールスペーサＳＷを形成しているため、絶縁膜３１および絶縁膜７だけでサイドウォールスペーサＳＷを形成する場合の絶縁膜７の形成膜厚に比べて、絶縁膜６の形成膜厚Ｔ１と絶縁膜７の形成膜厚Ｔ２とを薄くすることができる。このため、絶縁膜６の形成膜厚Ｔ１を薄くできることで、ステップＳ１０ｇのエッチング工程において、絶縁膜６のエッチングの終点検出がばらつきにくくなり、オーバーエッチング量を少なくすることができ、また、絶縁膜７の形成膜厚Ｔ２を薄くできることで、ステップＳ１０ｉのエッチング工程において、絶縁膜７のエッチングの終点検出がばらつきにくくなり、オーバーエッチング量を少なくすることができる。この観点でも、サイドウォールスペーサＳＷを形成するためのエッチング工程（本実施の形態ではステップＳ１０ｇ，Ｓ１０ｉのエッチング工程に対応）における合計のオーバーエッチング量を更に小さくすることができるため、上記比較例に関連して説明した課題を、より的確に解決することができる。すなわち、サイドウォールスペーサＳＷの断面形状を上述のような形状（いかり肩形状）に的確に形成することで、ソース・ドレイン領域ＳＤを形成するためのイオン注入ＩＭ３の際に、マスク（イオン注入阻止マスク）として機能すべきサイドウォールスペーサＳＷの直下の半導体基板１中に不純物イオンが注入されてしまうのを的確に防止でき、半導体装置の特性を的確に向上させることができる。
【０１６６】
また、絶縁膜７の形成膜厚Ｔ２は絶縁膜６の形成膜厚Ｔ１よりも薄い（Ｔ２＜Ｔ１）ことが好ましい。これは、絶縁膜３１以外のサイドウォールスペーサＳＷ形成用の複数の絶縁膜（６，７）の合計膜厚を、絶縁膜６の形成膜厚Ｔ１に多め（厚め）に、絶縁膜７の形成膜厚Ｔ２に少なめ（薄め）に振り分ける（すなわちＴ２＜Ｔ１とする）ことで、ステップＳ１０ｉのエッチング工程におけるエッチング対象膜の厚みを薄くすることができ、ステップＳ１０ｉのエッチング工程におけるオーバーエッチング量をより少なくすることができるようになるためである。絶縁膜７の形成膜厚Ｔ２を絶縁膜６の形成膜厚Ｔ１よりも薄く（Ｔ２＜Ｔ１）することにより、サイドウォールスペーサＳＷを形成するためのエッチング工程（ステップＳ１０ｂ，Ｓ１０ｄのエッチング工程）における合計のオーバーエッチング量を、より小さくすることができる。これと同じ観点から、後述の第３の変形例の場合も、絶縁膜３１以外のサイドウォールスペーサＳＷ形成用の複数の絶縁膜（６ａ，６ｂ，７）のうち、絶縁膜７の形成膜厚を最も薄くすることが、より好ましい。
【０１６７】
また、本実施の形態においても、上記実施の形態１の第１の変形例と同様の変形例を適用することができる。以下では、上記実施の形態１の第１の変形例に相当する本実施の形態２の変形例を、第３の変形例と称することとする。
【０１６８】
すなわち、本実施の形態では、ステップＳ１０のサイドウォールスペーサＳＷ形成工程において、ステップＳ１０ｅの絶縁膜３１形成工程の後に、ステップＳ１０ｆの絶縁膜６形成工程とステップＳ１０ｇの絶縁膜６エッチング工程を１回行った後で、ステップＳ１０ｈの絶縁膜７形成工程とステップＳ１０ｉの絶縁膜７エッチング工程を行っている。この本実施の形態に対する変形例（すなわち第３の変形例）として、ステップＳ１０のサイドウォールスペーサＳＷ形成工程において、ステップＳ１０ｅの絶縁膜３１形成工程の後に、ステップＳ１０ｆおよびステップＳ１０ｇを複数回繰り返してから、ステップ１０ｈの絶縁膜７形成工程とステップＳ１０ｉの絶縁膜７エッチング工程を行うこともできる。以下では、本実施の形態の第３の変形例として、ステップＳ１０のサイドウォールスペーサＳＷ形成工程において、ステップＳ１０ｅの後に、ステップＳ１０ｆおよびステップＳ１０ｇを２回繰り返してから、ステップ１０ｈおよびステップＳ１０ｉを行う場合について図４１〜図４７を参照して説明する。なお、１回目のステップＳ１０ｆがステップＳ１０ｆ１に対応し、１回目のステップＳ１０ｇがステップＳ１０ｇ１に対応し、２回目のステップＳ１０ｆがステップＳ１０ｆ２に対応し、２回目のステップＳ１０ｇがステップＳ１０ｇ２に対応する。
【０１６９】
図４１は、本実施の形態の第３の変形例におけるステップＳ１０のサイドウォールスペーサＳＷ形成工程の詳細を示す製造プロセスフロー図であり、上記図２６に対応するものである。図４２〜図４７は、本実施の形態の第３の変形例における半導体装置の製造工程中の要部断面図である。
【０１７０】
第３の変形例の製造工程では、上記ステップＳ１０ｅの絶縁膜３１形成工程まで行って上記図３５の構造を得た後、図４２に示されるように、半導体基板１の主面（主面全面）上に、すなわち絶縁膜３１上に、絶縁膜６ａを形成する（図４１のステップＳ１０ｆ１）。ステップＳ１０ｆ１の絶縁膜６ａ形成工程は、上記ステップＳ１０ｆの絶縁膜６形成工程と基本的には同じであり、絶縁膜６ａは、上記絶縁膜６と同様の膜であるが、絶縁膜６ａの形成膜厚は上記絶縁膜６の形成膜厚と異ならせることもできる。
【０１７１】
次に、図４３に示されるように、絶縁膜６ａをＲＩＥ法などにより異方性エッチング（エッチバック）する（図４１のステップＳ１０ｇ１）。ステップＳ１０ｇ１の絶縁膜６ａのエッチング工程は、上記ステップＳ１０ｇの絶縁膜６のエッチング工程と基本的には同じであるため、ここではその繰り返しの説明は省略する。
【０１７２】
次に、図４４に示されるように、半導体基板１の主面（主面全面）上に、すなわち絶縁膜３１上に、ゲート電極ＧＥの側壁上に残存する絶縁膜６ａを覆うように、絶縁膜６ｂを形成する（図２６のステップＳ１０ｆ２）。ステップＳ１０ｆ２の絶縁膜６ｂ形成工程は、上記ステップＳ１０ｆ１の絶縁膜６ａ形成工程と基本的には同じである。従って、ステップＳ１０ｆ１の絶縁膜６ａ形成工程およびステップＳ１０ｆ２の絶縁膜６ｂ形成工程は、それぞれ上記ステップＳ１０ｆの絶縁膜６形成工程と基本的には同じである。
【０１７３】
絶縁膜６ｂは、上記絶縁膜６ａと同様の膜である。絶縁膜６ｂは、好ましくは絶縁膜６ａと同じ材料からなり、絶縁膜６ａが窒化シリコン膜からなる場合は、絶縁膜６ｂも窒化シリコン膜からなることが好ましい。また、絶縁膜６ｂの形成膜厚は上記絶縁膜６ａの形成膜厚と異ならせることもできる。
【０１７４】
次に、図４５に示されるように、絶縁膜６ｂをＲＩＥ法などにより異方性エッチング（エッチバック）する（図４１のステップＳ１０ｆ２）。ステップＳ１０ｆ２の絶縁膜６ｂのエッチング工程は、上記ステップＳ１０ｆ１の絶縁膜６ａのエッチング工程と基本的には同じである。従って、ステップＳ１０ｆ１の絶縁膜６ａのエッチング工程およびステップＳ１０ｆ２の絶縁膜６ｂのエッチング工程は、それぞれ上記ステップＳ１０ｆの絶縁膜６のエッチング工程と基本的には同じであるため、ここではその繰り返しの説明は省略する。
【０１７５】
次に、図４６に示されるように、半導体基板１の主面（主面全面）上に、すなわち絶縁膜３１上に、ゲート電極ＧＥの側壁上に残存する絶縁膜６ａ，６ｂを覆うように、絶縁膜７を形成する（図４１のステップＳ１０ｈ）。図４１のステップＳ１０ｈの絶縁膜７形成工程は、上記図３４のステップＳ１０ｈの絶縁膜７形成工程と基本的には同じである。絶縁膜７は、好ましくは絶縁膜６ａ，６ｂと同じ材料からなり、絶縁膜６ａ，６ｂが窒化シリコン膜からなる場合は、絶縁膜７も窒化シリコン膜からなることが好ましい。
【０１７６】
次に、図４７に示されるように、絶縁膜７をＲＩＥ法などにより異方性エッチング（エッチバック）する（図４１のステップＳ１０ｉ）。図４１のステップＳ１０ｉの絶縁膜７のエッチング工程は、上記図３４のステップＳ１０ｉの絶縁膜７のエッチング工程と基本的には同じであるため、ここではその繰り返しの説明は省略する。
【０１７７】
ステップＳ１０ｅ，Ｓ１０ｆ１，Ｓ１０ｇ１，Ｓ１０ｆ２，Ｓ１０ｇ２，Ｓ１０ｈ，Ｓ１０ｉを行うことにより、図４７に示されるように、ゲート電極ＧＥの側壁上に、絶縁膜３１，６ａ，６ｂ，７からなるサイドウォールスペーサ（側壁スペーサ、側壁絶縁膜）ＳＷが形成される。図４７のサイドウォールスペーサＳＷと図３９のサイドウォールスペーサＳＷとの相違点は、図３９のサイドウォールスペーサＳＷは、ゲート電極ＧＥの側壁上に残存する絶縁膜３１，６，７からなるのに対して、図４７のサイドウォールスペーサＳＷは、ゲート電極ＧＥの側壁上に残存する絶縁膜３１，６ａ，６ｂ，７からなることである。サイドウォールスペーサＳＷを形成した後は、上記ステップＳ１１およびそれ以降の工程（すなわち上記図１８〜図２１の工程）が、ここではその図示および説明は省略する。
【０１７８】
なお、第３の変形例として、ステップＳ１０のサイドウォールスペーサＳＷ形成工程において、ステップＳ１０ｅの後に、ステップＳ１０ｆ及びステップＳ１０ｇを２回繰り返してから（すなわちステップＳ１０ｆ１，Ｓ１０ｇ１，Ｓ１０ｆ２，Ｓ１０ｇ２を順に行ってから）、ステップ１０ｈ及びステップＳ１０ｉを行う場合について説明したが、ステップＳ１０ｆ及びステップＳ１０ｇの繰り返しの数は３回以上とすることもできる。ステップＳ１０ｆおよびステップＳ１０ｇの繰り返しの数が２回であれば、サイドウォールスペーサＳＷは、２つ（２層）の絶縁膜６（すなわち絶縁膜６ａおよび絶縁膜６ｂ）と１つ（１層）の絶縁膜７とにより形成されるが、ステップＳ１０ｆおよびステップＳ１０ｇの繰り返しの数が３回であれば、サイドウォールスペーサＳＷは、３つ（３層）の絶縁膜６と１つ（１層）の絶縁膜７とにより形成される。ステップＳ１０ｆおよびステップＳ１０ｇの繰り返しの数がｎ回であれば、サイドウォールスペーサＳＷは、ｎ枚（ｎ層）の絶縁膜６と１つ（１層）の絶縁膜７とにより形成される。
【０１７９】
ステップＳ１０のサイドウォールスペーサＳＷ形成工程において、上述した第３の変形例のように、ステップＳ１０ｅの後に、ステップＳ１０ｆおよびステップＳ１０ｇを複数回繰り返してから、ステップ１０ｈおよびステップＳ１０ｉを行なった場合にも、上述した本実施の形態と同様の効果を得ることができる。但し、ステップＳ１０のサイドウォールスペーサＳＷ形成工程において、上述した本実施の形態（図３４）のように、ステップＳ１０ｅの後に、ステップＳ１０ｆおよびステップＳ１０ｇを１回行った後で、ステップＳ１０ｈおよびステップＳ１０ｉを行った場合には、製造工程数を低減することができるため、半導体装置の製造時間を短縮でき、また、半導体装置の製造コストを低減することができる。一方、ステップＳ１０のサイドウォールスペーサＳＷ形成工程において、上述した第３の変形例のように、ステップＳ１０ｅの後に、ステップＳ１０ｆ及びステップＳ１０ｇを複数回繰り返してから、ステップ１０ｈ及びステップＳ１０ｉを行なった場合には、製造工程数は増加するが、サイドウォールスペーサＳＷ形成用の各絶縁膜（絶縁膜６ａ，６ｂ，７）の形成膜厚を薄くすることができる分、オーバーエッチング量を低減しやすくなる。
【０１８０】
また、本実施の形態においても、上記実施の形態１の第２の変形例と同様の変形例を適用することができる。以下では、上記実施の形態１の第２の変形例に相当する本実施の形態２の変形例を、第４の変形例と称することとする。
【０１８１】
図４８は、第４の変形例における半導体装置の製造工程の一部を示す製造プロセスフロー図である。図４８では、ステップＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７，Ｓ８，Ｓ９，Ｓ１１，Ｓ１２，Ｓ１３については図示を省略している。
【０１８２】
第４の変形例の製造工程でも、上記第２の変形例と同様のステップＳ２１を行う。すなわち、第４の変形例では、ステップＳ７の側壁絶縁膜５ａ形成工程後で、ステップＳ１０のサイドウォールスペーサＳＷ形成工程前（すなわちステップＳ１０ｅの絶縁膜３１形成工程の前）に、上記第２の変形例と同様のステップＳ２１の寸法Ｗ２を測定する工程を行う。寸法Ｗ２については、上記第２の変形例と同様であり、寸法Ｗ２の測定法についても、上記第２の変形例と同様であるので、ここではその繰り返しの説明は省略する。また、ステップＳ７の側壁絶縁膜５ａ形成工程を行なわない場合には、ステップＳ６のゲート電極ＧＥ形成工程後で、ステップＳ１０のサイドウォールスペーサＳＷ形成工程前に、ステップＳ２１の寸法Ｗ２測定工程を行えばよい。
【０１８３】
そして、第４の変形例の製造工程では、ステップＳ１０ｇの絶縁膜６のエッチング工程を行った後で、ステップＳ１０ｈの絶縁膜７形成工程を行う前に、上記第２の変形例と同様のステップＳ２２の寸法Ｗ３を測定する工程を行う。寸法Ｗ２の測定法については、上記第２の変形例と同様であるので、ここではその繰り返しの説明は省略する。
【０１８４】
ここで、上記図３７にも示されるように、寸法Ｗ３は、ゲート電極ＧＥの一方の側壁上に残存する絶縁膜６の側面（ゲート電極ＧＥに接している側とは反対側の側面）から、そのゲート電極ＧＥの他方の側壁上に残存する絶縁膜６の側面（ゲート電極ＧＥに接している側とは反対側の側面）までの距離（半導体基板１の主面に平行でかつゲート長方向に平行な方向の距離）である。すなわち、第４の変形例では、寸法Ｗ３は、上記寸法Ｗ２に、ゲート電極ＧＥの両側壁上に残存する絶縁膜３１，６の厚み（合計厚み）Ｗ５を加えた寸法（長さ）に対応している。つまり、Ｗ３＝Ｗ５＋Ｗ２＋Ｗ５が成り立つ。ここで、図３７にも示されるように、ゲート電極ＧＥの側壁上に残存する絶縁膜３１，６の厚みＷ５は、ゲート電極ＧＥの一方の側壁上に残存する絶縁膜３１，６の積層膜の厚みであり、ゲート電極ＧＥのゲート長方向に平行な方向での寸法（厚み）に対応している。
【０１８５】
従って、ステップＳ１０ｆを行った後にゲート電極ＧＥの側壁上に残存する絶縁膜３１，６の厚みＷ５は、Ｗ５＝（Ｗ３−Ｗ２）／２と表すことができる。すなわち、ステップＳ２１で寸法Ｗ２を測定し、ステップＳ２２で寸法Ｗ３を測定することで、この寸法Ｗ２，Ｗ３の値から、ゲート電極ＧＥの側壁上に残存する絶縁膜３１，６の厚みＷ５を算出することができる。
【０１８６】
第４の変形例の製造工程では、ステップＳ２２で寸法Ｗ３を測定した後、得られた寸法Ｗ２，Ｗ３（の値）に基づいて、ステップＳ１０ｉで形成する絶縁膜７の膜厚（形成膜厚）Ｔ２を決定し、この決定された膜厚Ｔ２で絶縁膜７が成膜されるように、ステップＳ１０ｉの絶縁膜７形成工程を行う。つまり、ステップＳ２１，Ｓ２２で寸法Ｗ２，Ｗ３を測定することで、ゲート電極ＧＥの側壁上に残存する絶縁膜６の厚みＷ４を間接的に調べ、この厚みＷ４に応じて、ステップＳ１０ｃにおける絶縁膜７の形成膜厚Ｔ２を制御（調整）する。具体的には、ゲート電極ＧＥの側壁上に残存する絶縁膜３１，６の厚みＷ５が予定厚み（厚みＷ５の値として当初予定していた基準となる厚み）よりも厚い場合には、その分、ステップＳ１０ｉにおける絶縁膜７の形成膜厚Ｔ２を薄くし、ゲート電極ＧＥの側壁上に残存する絶縁膜３１，６の厚みＷ５が予定厚みよりも薄い場合には、その分、ステップＳ１０ｉにおける絶縁膜７の形成膜厚Ｔ２を厚くする。これにより、サイドウォールスペーサＳＷの幅Ｗ１が所定の値となるように制御して、サイドウォールスペーサＳＷを形成することができる。
【０１８７】
第４の変形例では、ゲート電極ＧＥの側壁上に残存する絶縁膜３１，６の厚みＷ５が変動したとしても、厚みＷ５に応じて絶縁膜７の形成膜厚Ｔ２を調整し、それによってサイドウォールスペーサＳＷの幅Ｗ１を制御することができるため、サイドウォールスペーサＳＷの幅Ｗ１が変動するのを抑制または防止することができる。
【０１８８】
また、上記第３の変形例に第４の変形例を適用することもでき、この場合、ステップＳ２２は、上記ステップＳ１０ｇ２の後で、上記ステップＳ１０ｈの前に行うことが好ましい。
【０１８９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１９０】
本発明は、半導体装置の製造技術に適用して有効である。
【符号の説明】
【０１９１】
１，１０１ 半導体基板
２，１０２ 素子分離領域
２ａ 溝
３，１０３ ゲート絶縁膜
４ シリコン膜
５ 絶縁膜
５ａ，１０５ａ 側壁絶縁膜
６，６ａ，６ｂ，７，３１，１０６ 絶縁膜
１１ 金属シリサイド層
１２ 絶縁膜
１３ コンタクトホール
１４ プラグ
１５ 絶縁膜
ＥＸ，ＥＸ１０１ エクステンション領域
ＧＥ，ＧＥ１０１ ゲート電極
ＨＡ，ＨＡ１０１ ハロー領域
ＩＭ１，ＩＭ２，ＩＭ３ イオン注入
Ｍ１ 配線
ＰＷ，ＰＷ１０１ ｐ型ウエル
Ｑｎ，Ｑｎ１０１ ｎチャネル型ＭＩＳＦＥＴ
ＳＤ，ＳＤ１０１ ソース・ドレイン領域
ＳＷ，ＳＷ１０１ サイドウォールスペーサ
ＳＷａ，ＳＷ１０１ａ ショルダー部
Ｔ０，Ｔ１，Ｔ２，Ｔ３，Ｔ１０１ 形成膜厚
Ｗ１ 幅
Ｗ２，Ｗ３ 寸法
Ｗ４，Ｗ５ 厚み
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ＭＩＳＦＥＴを備えた半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、イオン注入などによりソース・ドレイン領域を形成することで、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ電界効果トランジスタ、ＭＩＳトランジスタ）を形成することができる。
【０００３】
特開平９−１８１３０８号公報（特許文献１）、特開２０００−８２７５１号公報（特許文献２）および特開平４−２１８９２５号公報（特許文献３）には、ゲート電極の側壁上にサイドウォールスペーサを形成する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−１８１３０８号公報
【特許文献２】特開２０００−８２７５１号公報
【特許文献３】特開平４−２１８９２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者の検討によれば、次のことが分かった。
【０００６】
本発明者は、ゲート電極の側壁上にサイドウォールスペーサを形成する技術について検討している。サイドウォールスペーサを形成するには、半導体基板の主面上に、ゲート電極を覆うように、サイドウォールスペーサ形成用の絶縁膜を形成してから、この絶縁膜を異方性エッチング（エッチバック）することで、ゲート電極の側壁上に絶縁膜をサイドウォールスペーサとして残し、他の領域の絶縁膜を除去する。ゲート電極の側壁上にサイドウォールスペーサを形成する前に半導体基板にイオン注入を行って、低不純物濃度のエクステンション領域を形成し、ゲート電極の側壁上にサイドウォールスペーサを形成した後に半導体基板にイオン注入を行って、高不純物濃度のソース・ドレイン領域を形成する。これにより、低不純物濃度のエクステンション領域と高不純物濃度のソース・ドレイン領域からなるＬＤＤ（Lightly doped Drain）構造のソース領域およびドレイン領域を形成することができる。
【０００７】
サイドウォールスペーサは、ソース・ドレイン領域を形成するためのイオン注入工程において、イオン注入阻止マスクとして機能させるために形成されている。しかしながら、サイドウォールスペーサの形成の仕方によってサイドウォールスペーサの形状が変わり、サイドウォールスペーサがイオン注入阻止マスクとして十分に機能できなくなって半導体装置の性能が低下する虞がある。
【０００８】
例えば、サイドウォールスペーサ形成後にソース・ドレイン領域形成用のイオン注入を行う際に、加速された不純物イオンがサイドウォールスペーサを突き抜けてサイドウォールスペーサの直下の半導体基板中に注入されてしまうと、パンチスルーが生じやすくなるため、ソース・ドレイン電流が大きくなるとともに、オフ電流も増加し、特性劣化が生じてしまう。また、ＭＩＳＦＥＴの特性（電圧−電流特性）のばらつき（変動）の原因にもなる。
【０００９】
また、サイドウォールスペーサを形成するには、サイドウォールスペーサ形成用の絶縁膜を異方性エッチング（エッチバック）することで、ゲート電極の側壁上に絶縁膜をサイドウォールスペーサとして残し、他の領域の絶縁膜を除去するが、この際、ゲート電極およびサイドウォールスペーサで覆われていない部分の半導体基板が過剰にエッチングされてしまう虞もある。
【００１０】
このため、半導体装置の性能向上のためには、サイドウォールスペーサ形成工程を工夫することが望まれる。
【００１１】
本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
代表的な実施の形態による半導体装置の製造方法は、ＭＩＳＦＥＴを有する半導体装置の製造方法であって、（ａ）半導体基板を準備する工程、（ｂ）前記半導体基板上に前記ＭＩＳＦＥＴのゲート電極をゲート絶縁膜を介して形成する工程、（ｃ）前記（ｂ）工程後、イオン注入により前記半導体基板に第１半導体領域を形成する工程を有している。更に、（ｄ）前記（ｃ）工程後、前記ゲート電極の側壁上にサイドウォールスペーサを形成する工程、（ｅ）前記（ｄ）工程後、イオン注入により、前記半導体基板に第２半導体領域を形成する工程を有している。ここで、前記第１半導体領域と前記第２半導体領域とは同じ導電型で、かつ、前記第２半導体領域は前記第１半導体領域よりも高不純物濃度であり、前記第１半導体領域および前記第２半導体領域により、前記ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域が形成される。そして、前記（ｄ）工程は、（ｄ１）前記半導体基板上に、前記ゲート電極を覆うように、第１絶縁膜を形成する工程、（ｄ２）前記（ｄ１）工程後、前記第１絶縁膜を異方性エッチングする工程、（ｄ３）前記（ｄ２）工程後、前記半導体基板上に、前記ゲート電極を覆うように、第２絶縁膜を形成する工程、（ｄ４）前記（ｄ３）工程後、前記第２絶縁膜を異方性エッチングする工程を含んでいる。前記サイドウォールスペーサは、前記（ｄ４）工程後に前記ゲート電極の側壁上に残存する前記第１および第２絶縁膜により形成され、前記（ｄ２）工程では、前記第１絶縁膜をアンダーエッチングまたはジャストエッチングし、前記（ｄ４）工程では、前記第２絶縁膜をオーバーエッチングして、前記ゲート電極および前記サイドウォールスペーサで覆われていない部分の前記半導体基板を露出させる。
【００１５】
また、他の代表的な実施の形態による半導体装置の製造方法は、ＭＩＳＦＥＴを有する半導体装置の製造方法であって、（ａ）半導体基板を準備する工程、（ｂ）前記半導体基板上に前記ＭＩＳＦＥＴのゲート電極をゲート絶縁膜を介して形成する工程、（ｃ）前記（ｂ）工程後、イオン注入により前記半導体基板に第１半導体領域を形成する工程を有している。更に、（ｄ）前記（ｃ）工程後、前記ゲート電極の側壁上にサイドウォールスペーサを形成する工程、（ｅ）前記（ｄ）工程後、イオン注入により前記半導体基板に第２半導体領域を形成する工程を有している。ここで、前記第１半導体領域と前記第２半導体領域とは同じ導電型で、かつ、前記第２半導体領域は前記第１半導体領域よりも高不純物濃度であり、前記第１半導体領域および前記第２半導体領域により、前記ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域が形成される。そして、前記（ｄ）工程は、（ｄ１）前記半導体基板上に、前記ゲート電極を覆うように、第３絶縁膜を形成する工程、（ｄ２）前記第３絶縁膜上に第１絶縁膜を形成する工程、（ｄ３）前記（ｄ２）工程後、前記第３絶縁膜をエッチングストッパとして、前記第１絶縁膜を異方性エッチングする工程を含んでいる。前記（ｄ）工程は、更に、（ｄ４）前記（ｄ２）工程後、前記１絶縁膜上に第２絶縁膜を形成する工程、（ｄ５）前記（ｄ４）工程後、前記第２絶縁膜および前記第３絶縁膜を異方性エッチングする工程を含んでいる。前記サイドウォールスペーサは、前記（ｄ５）工程後に前記ゲート電極の側壁上に残存する前記第３絶縁膜、前記第１絶縁膜および前記第２絶縁膜により形成され、前記（ｄ４）工程では、前記ゲート電極および前記サイドウォールスペーサで覆われていない部分の前記半導体基板を露出させる。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図２】図１のステップＳ１０のサイドウォールスペーサ形成工程の詳細を示す製造プロセスフロー図である。
【図３】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】比較例の半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く比較例の半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く比較例の半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く比較例の半導体装置の製造工程中の要部断面図である。
【図２６】第１の変形例の半導体装置の製造工程におけるステップＳ１０のサイドウォールスペーサ形成工程の詳細を示す製造プロセスフロー図である。
【図２７】本発明の一実施の形態の第１の変形例における半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３３】本発明の一実施の形態の第２の変形例における半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図３４】ステップＳ１０のサイドウォールスペーサ形成工程の詳細を示す製造プロセスフロー図である。
【図３５】本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中の要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中の要部断面図である。
【図４０】図３９に続く半導体装置の製造工程中の要部断面図である。
【図４１】第３の変形例の半導体装置の製造工程におけるステップＳ１０のサイドウォールスペーサ形成工程の詳細を示す製造プロセスフロー図である。
【図４２】本発明の他の実施の形態の第３の変形例における半導体装置の製造工程中の要部断面図である。
【図４３】図４２に続く半導体装置の製造工程中の要部断面図である。
【図４４】図４３に続く半導体装置の製造工程中の要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中の要部断面図である。
【図４６】図４５に続く半導体装置の製造工程中の要部断面図である。
【図４７】図４６に続く半導体装置の製造工程中の要部断面図である。
【図４８】本発明の他の実施の形態の第４の変形例における半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２１】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２２】
（実施の形態１）
本発明の一実施の形態である半導体装置の製造工程を図面を参照して説明する。
【００２３】
図１は、本発明の一実施の形態である半導体装置、ここではＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造工程の一部を示す製造プロセスフロー図である。図２は、図１のステップＳ１０のサイドウォールスペーサＳＷ形成工程の詳細を示す製造プロセスフロー図である。図３〜図２１は、本実施の形態の半導体装置、ここではＭＩＳＦＥＴを有する半導体装置の製造工程中の要部断面図である。なお、本実施の形態では、ＭＩＳＦＥＴとして、ｎチャネル型のＭＩＳＦＥＴを形成する場合を例に挙げて説明するが、ｎチャネル型のＭＩＳＦＥＴの代わりにｐチャネル型のＭＩＳＦＥＴを形成する場合や、ＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を形成する場合に、本実施の形態を適用することもできる。
【００２４】
まず、図３に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する（図１のステップＳ１）。それから、半導体基板１の主面に素子分離領域２を形成する（図１のステップＳ２）。素子分離領域２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成される。例えば、半導体基板１に形成された溝（素子分離溝）２ａに埋め込まれた絶縁膜により、素子分離領域２を形成することができる。
【００２５】
次に、図４に示されるように、半導体基板１の主面から所定の深さにわたってｐ型ウエル（ウエル領域）ＰＷを形成する（図１のステップＳ３）。ｐ型ウエルＰＷは、ｎチャネル型ＭＩＳＦＥＴ形成予定領域の半導体基板１に例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。また、閾値を調整するためのイオン注入も行う。
【００２６】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面を清浄化（洗浄）した後、半導体基板１の表面（すなわちｐ型ウエルＰＷの表面）上にゲート絶縁膜３を形成する（図１のステップＳ４）。ゲート絶縁膜３は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。ゲート絶縁膜３として、酸化シリコン膜の代わりに酸窒化シリコン膜などを形成することもできる。
【００２７】
次に、図５に示されるように、半導体基板１上（すなわちｐ型ウエルＰＷのゲート絶縁膜３上）に、ゲート電極形成用の導体膜として、多結晶シリコン膜のようなシリコン膜４を形成する（図１のステップＳ５）。
【００２８】
シリコン膜４のうちのｎチャネル型ＭＩＳＦＥＴ形成予定領域（後でｎチャネル型のＭＩＳＦＥＴのゲート電極ＧＥとなる領域）は、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、低抵抗のｎ型半導体膜（ドープトポリシリコン膜）とされる。また、シリコン膜４は、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により多結晶シリコン膜に変えることもできる。なお、シリコン膜４へのイオン注入は、行なわない場合もある。
【００２９】
次に、図６に示されるように、シリコン膜４をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極ＧＥを形成する（図１のステップＳ６）。
【００３０】
ｎチャネル型ＭＩＳＦＥＴのゲート電極となるゲート電極ＧＥは、パターニングされたシリコン膜４、ここではｎ型の不純物を導入した多結晶シリコン（ｎ型半導体膜、ドープトポリシリコン膜）からなり、半導体基板１上（より特定的にはｐ型ウエルＰＷ上）にゲート絶縁膜３を介して形成される。ゲート電極ＧＥの下に残存するゲート絶縁膜３が、ｎチャネル型ＭＩＳＦＥＴのゲート絶縁膜となる。すなわち、ゲート電極ＧＥは、ｐ型ウエルＰＷのゲート絶縁膜３上に形成される。ゲート電極ＧＥのゲート長は、必要に応じて変更できるが、例えば４０ｎｍ程度とすることができる。
【００３１】
次に、図７に示されるように、半導体基板１の主面上に、ゲート電極ＧＥを覆うように、絶縁膜５を形成する。絶縁膜５は、酸化シリコン膜または窒化シリコン膜などからなり、その形成膜厚（厚み）Ｔ０は、例えば４〜１０ｎｍ程度とすることができる。また、絶縁膜５は、例えばＣＶＤ法などを用いて形成することができる。
【００３２】
次に、図８に示されるように、絶縁膜５をＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）法などにより異方性エッチング（エッチバック）することによって、ゲート電極ＧＥの側壁上に絶縁膜５を残し、他の領域（ゲート電極ＧＥ上およびゲート電極ＧＥで覆われていない部分の半導体基板１上）の絶縁膜５を除去する。これにより、ゲート電極ＧＥの側壁上に残存する絶縁膜５からなる側壁絶縁膜５ａが形成される（図１のステップＳ７）。
【００３３】
側壁絶縁膜５ａはゲート電極ＧＥの側壁上に形成されるが、このステップＳ７の側壁絶縁膜５ａ形成工程は、絶縁膜５形成工程（図７の工程）と、絶縁膜５の異方性エッチング工程（図８の工程）とを有している。ゲート電極ＧＥの側壁上に側壁絶縁膜５ａが不要であれば、絶縁膜５の形成自体を省略することもできる（絶縁膜５の形成工程を省略した場合は絶縁膜５の異方性エッチング工程も省略される）。
【００３４】
側壁絶縁膜５ａは、後述のエクステンション領域ＥＸを形成するためのイオン注入ＩＭ１や後述のハロー領域ＨＡを形成するためのイオン注入ＩＭ２の前に形成され、これらのイオン注入ＩＭ１，ＩＭ２においてイオン注入阻止マスクとして機能する。一方、後述のサイドウォールスペーサＳＷは、後述のエクステンション領域ＥＸを形成するためのイオン注入ＩＭ１や後述のハロー領域ＨＡを形成するためのイオン注入ＩＭ２の後に形成され、後述のソース・ドレイン領域ＳＤを形成するためのイオン注入ＩＭ３においてイオン注入阻止マスクとして機能する。
【００３５】
次に、図９に示されるように、半導体基板１（ｐ型ウエルＰＷ）のゲート電極ＧＥの両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）エクステンション領域（ソース・ドレインエクステンション領域、ｎ−型半導体領域、ｎ型不純物拡散層、第１半導体領域）ＥＸを形成する（図１のステップＳ８）。
【００３６】
エクステンション領域ＥＸはｎ型の半導体領域であり、後で形成するｎ＋型のソース・ドレイン領域ＳＤよりも不純物濃度が低い。なお、図９では、エクステンション領域ＥＸを形成するためのイオン注入ＩＭ１を矢印で模式的に示してある。このイオン注入ＩＭ１の際、ゲート電極ＧＥおよび側壁絶縁膜５ａはマスク（イオン注入阻止マスク）として機能することができるので、エクステンション領域ＥＸは、ゲート電極ＧＥの側壁上の側壁絶縁膜５ａの側面（ゲート電極ＧＥに接している側とは反対側の側面）に整合して形成され、ｐ型ウエルＰＷにおけるゲート電極ＧＥおよび側壁絶縁膜５ａの直下の領域には、不純物は導入（イオン注入）されない。ゲート電極ＧＥの側壁上に側壁絶縁膜５ａが形成されていない場合には、イオン注入ＩＭ１の際に、ゲート電極ＧＥがマスク（イオン注入阻止マスク）として機能することができるので、エクステンション領域ＥＸは、ゲート電極ＧＥの側壁に整合して形成され、ｐ型ウエルＰＷにおけるゲート電極ＧＥの直下の領域には、不純物は導入（イオン注入）されない。また、エクステンション領域ＥＸを形成するためのイオン注入ＩＭ１において、ゲート電極ＧＥ（を構成するシリコン膜４）にもｎ型の不純物がイオン注入され得る。
【００３７】
エクステンション領域ＥＸの深さ（接合深さ）は、後で形成されるｎ＋型のソース・ドレイン領域ＳＤの深さ（接合深さ）よりも浅い。また、エクステンション領域ＥＸ形成のためのイオン注入ＩＭ１は、斜めイオン注入ではなく、半導体基板１の主面に対して垂直な方向にイオン注入することが好ましい。
【００３８】
次に、図１０に示されるように、半導体基板１（ｐ型ウエルＰＷ）にｐ型不純物のイオン注入（ハローイオン注入）ＩＭ２を行ってハロー領域（ｐ型半導体領域）ＨＡを形成する（図１のステップＳ９）。なお、図１０では、ハロー領域ＨＡを形成するためのイオン注入（ハローイオン注入）ＩＭ２を矢印で模式的に示してある。
【００３９】
ハロー領域ＨＡは、エクステンション領域ＥＸとは逆の導電型で、かつｐ型ウエルＰＷとは同じ導電型であり、ここではｐ型（ｐ型の半導体領域）である。ハロー領域ＨＡは、短チャネル特性（パンチスルー）抑制のために形成される。ハロー領域ＨＡを形成するためのイオン注入ＩＭ２の際、ゲート電極ＧＥおよび側壁絶縁膜５ａはマスク（イオン注入阻止マスク）として機能することができる。ハロー領域ＨＡは、エクステンション領域ＥＸを包み込む（覆う）ように形成され、ｐ型ウエルＰＷよりも不純物濃度（ｐ型不純物濃度）が高い。ハロー領域ＨＡを形成するためのイオン注入ＩＭ２は、斜めイオン注入（傾斜イオン注入）とすることがより好ましく、これにより、エクステンション領域ＥＸを包み込む（覆う）ようにハロー領域ＨＡを的確に形成することができる。なお、一般のイオン注入では、半導体基板１の主面に対して垂直な方向に不純物イオンを加速して打ち込むが、斜めイオン注入では、半導体基板１の主面に対して垂直な方向から所定の角度（傾斜角）傾斜した方向に不純物イオンを加速して打ち込む。
【００４０】
また、ハロー領域ＨＡは、短チャネル特性抑制のために形成することが好ましいが、不要であればその形成を省略する（すなわちイオン注入ＩＭ２を省略する）こともできる。
【００４１】
また、エクステンション領域ＥＸおよびハロー領域ＨＡは、必ずしもこの順序で形成しなくともよいが、エクステンション領域ＥＸおよびハロー領域ＨＡを形成する各イオン注入ＩＭ１，ＩＭ２は、少なくとも、ゲート電極ＧＥ形成後で、かつ、ゲート電極ＧＥの側壁上に後述のサイドウォールスペーサＳＷを形成する前に行う必要がある。ゲート電極ＧＥの側壁上に側壁絶縁膜５ａを形成する場合は、ゲート電極ＧＥの側壁上に側壁絶縁膜５ａを形成した後で、かつ、後述のサイドウォールスペーサＳＷを形成する前に、エクステンション領域ＥＸおよびハロー領域ＨＡを形成する各イオン注入ＩＭ１，ＩＭ２を行う。
【００４２】
次に、ゲート電極ＧＥの側壁上にサイドウォールスペーサ（側壁スペーサ、側壁絶縁膜）ＳＷを形成する（図１のステップＳ１０）。ゲート電極ＧＥの側壁上に側壁絶縁膜５ａを形成していた場合には、ゲート電極ＧＥの側壁上に、側壁絶縁膜５ａを介してサイドウォールスペーサＳＷが形成される。このステップＳ１０のサイドウォールスペーサＳＷ形成工程について、以下具体的に説明する。
【００４３】
まず、図１１に示されるように、半導体基板１の主面（主面全面）上に、ゲート電極ＧＥを覆うように、絶縁膜（第１絶縁膜）６を形成する（図２のステップＳ１０ａ）。絶縁膜６は、好ましくは窒化シリコン膜からなる。絶縁膜６の形成膜厚（厚み）Ｔ１は、例えば２０〜２５ｎｍ程度とすることができる。また、絶縁膜６は、例えばＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。
【００４４】
次に、絶縁膜６をＲＩＥ法などにより異方性エッチング（エッチバック）する（図２のステップＳ１０ｂ）。
【００４５】
ステップＳ１０ｂのエッチング工程で用いるエッチングガスは、絶縁膜６の材料にもよるが、絶縁膜６が窒化シリコン膜の場合は、例えば四フッ化炭素などをステップＳ１０ｂのエッチングガスとして用いることができる。
【００４６】
ステップＳ１０ｂのエッチング工程により、ゲート電極ＧＥの側壁上に絶縁膜６をサイドウォールスペーサ状に残し、他の領域（ゲート電極ＧＥ上およびゲート電極ＧＥで覆われていない部分の半導体基板１上）の絶縁膜６を除去する。但し、ステップＳ１０ｂのエッチング工程では、ゲート電極ＧＥで覆われていない部分の半導体基板１が露出する前か、あるいは、ちょうど露出した段階で、絶縁膜６のエッチングを終了し、ゲート電極ＧＥで覆われていない部分の半導体基板１がエッチング（オーバーエッチング）されないようにする。
【００４７】
ここで、半導体基板上に形成されたエッチング対象膜をエッチングする工程において、半導体基板上のエッチング対象膜をエッチングして半導体基板の表面が露出してからもエッチングを継続した場合（この場合、露出した半導体基板の少なくとも一部もエッチングされ得る）を、エッチング対象膜をオーバーエッチングすると言うものとする。また、半導体基板の表面が露出する前にエッチング対象膜のエッチングを終了した場合（この場合、半導体基板上にエッチング対象膜の少なくとも一部が層状に残存し、半導体基板が露出しない）を、エッチング対象膜をアンダーエッチングすると言うものとする。また、半導体基板上のエッチング対象膜をエッチングして半導体基板の表面がちょうど露出した段階でエッチングを終了した場合（この場合、半導体基板は露出するが、エッチングはされない）を、エッチング対象膜をジャストエッチングすると言うものとする。
【００４８】
ステップＳ１０ｂの絶縁膜６のエッチング工程では、絶縁膜６をアンダーエッチングまたはジャストエッチングする。ステップＳ１０ｂの絶縁膜６のエッチング工程において、絶縁膜６をジャストエッチングした場合を図１２に示し、絶縁膜６をアンダーエッチングした場合を図１３に示してある。すなわち、図１２および図１３は、いずれもステップ１０ｂのエッチング工程が終了した段階が示されているが、ゲート電極ＧＥの側壁上以外の領域において、絶縁膜６が薄い層状に残存する（図１３の場合）かしない（図１２の場合）かが異なっている。
【００４９】
ステップＳ１０ｂの絶縁膜６のエッチング工程において、絶縁膜６をジャストエッチングした場合には、図１２に示されるように、ゲート電極ＧＥの側壁上に絶縁膜６がサイドウォールスペーサ状に残り、それ以外の絶縁膜６は除去されている。そして、ゲート電極ＧＥ（およびゲート電極ＧＥの側壁上に残存するサイドウォールスペーサ状の絶縁膜６）で覆われていない部分の半導体基板１の表面が露出された状態となる。但し、絶縁膜６をジャストエッチングしたため、ゲート電極ＧＥ（およびゲート電極ＧＥの側壁上に残存するサイドウォールスペーサ状の絶縁膜６）で覆われていない部分の半導体基板１はエッチングされていない。
【００５０】
一方、ステップＳ１０ｂの絶縁膜６のエッチング工程において、絶縁膜６をアンダーエッチングした場合には、図１３に示されるように、ゲート電極ＧＥの側壁上に絶縁膜６がサイドウォールスペーサ状に残るだけでなく、ゲート電極ＧＥ上およびゲート電極ＧＥで覆われていない部分の半導体基板１上にも、絶縁膜６の一部が層状に残存した状態となり、半導体基板１は露出されない。
【００５１】
次に、図１４または図１５に示されるように、半導体基板１の主面（主面全面）上に、ゲート電極ＧＥおよび残存する絶縁膜６を覆うように、絶縁膜（第２絶縁膜）７を形成する（図２のステップＳ１０ｃ）。
【００５２】
絶縁膜７は、好ましくは絶縁膜６と同じ材料からなり、絶縁膜６が窒化シリコン膜からなる場合は、絶縁膜７も窒化シリコン膜からなることが好ましい。絶縁膜７の形成膜厚（厚み）Ｔ２は、例えば１０〜１５ｎｍ程度とすることができる。また、絶縁膜７は、例えばＣＶＤ法などを用いて形成することができる。
【００５３】
なお、図１４は、上記図１２の状態（ステップＳ１０ｂで絶縁膜６をジャストエッチングした状態）からステップＳ１０ｃの絶縁膜７形成工程を行った段階が示され、図１５は、上記図１３の状態（ステップＳ１０ｂで絶縁膜６をアンダーエッチングした状態）からステップＳ１０ｃの絶縁膜７形成工程を行った段階が示されている。
【００５４】
次に、絶縁膜７をＲＩＥ法などにより異方性エッチング（エッチバック）する（図２のステップＳ１０ｄ）。なお、図１６は、上記図１４の状態からステップＳ１０ｄのエッチング工程を行った段階が示され、図１７は、上記図１５の状態からステップＳ１０ｄのエッチング工程を行った段階が示されている。
【００５５】
ステップＳ１０ｄのエッチング工程で用いるエッチングガスは、絶縁膜７の材料にもよるが、絶縁膜７が窒化シリコン膜の場合は、例えば四フッ化炭素などをステップＳ１０ｄのエッチングガスとして用いることができる。
【００５６】
ステップＳ１０ｄの異方性エッチングにより、ゲート電極ＧＥの側壁上に絶縁膜７をサイドウォールスペーサ状に残し、他の領域（ゲート電極ＧＥ上およびゲート電極ＧＥで覆われていない部分の半導体基板１上）の絶縁膜７を除去する。但し、ステップＳ１０ｄのエッチング工程では、ゲート電極ＧＥ（およびサイドウォールスペーサＳＷ）で覆われていない部分の半導体基板１が露出した後にエッチングを終了するようにし、ゲート電極ＧＥ（およびサイドウォールスペーサＳＷ）で覆われていない部分の半導体基板１を露出させる。すなわち、ステップＳ１０ｄのエッチング工程では、絶縁膜７をオーバーエッチングする。また、上記ステップＳ１０ｂのエッチング工程で絶縁膜６をアンダーエッチングしていた場合には、ステップＳ１０ｄのエッチング工程において、絶縁膜７だけでなく、絶縁膜７の下の絶縁膜６もエッチングして、ゲート電極ＧＥ（およびサイドウォールスペーサＳＷ）で覆われていない部分の半導体基板１を露出させる。このため、上記ステップＳ１０ｂのエッチング工程で絶縁膜６をアンダーエッチングしていた場合には、ステップＳ１０ｄのエッチング工程は、絶縁膜７および絶縁膜６をエッチング（異方性エッチング）する工程とみなすこともできる。
【００５７】
また、絶縁膜６と絶縁膜７とを同じ材料により形成すれば、ステップＳ１０ｂのエッチング工程で絶縁膜６がアンダーエッチングとなったときのエッチング残り（サイドウォールスペーサＳＷとなる部分以外の絶縁膜６の残存部分）を、ステップＳ１０ｄのエッチング工程で除去しやすくなる。
【００５８】
上記ステップＳ１０ｂのエッチング工程で絶縁膜６をアンダーエッチングした場合とジャストエッチングした場合のいずれにおいても、ステップＳ１０ｄのエッチング工程では、絶縁膜７をオーバーエッチングするため、ゲート電極ＧＥ（およびサイドウォールスペーサＳＷ）で覆われていない部分の半導体基板１が露出した後も、エッチングが所定時間継続される。このため、ゲート電極ＧＥ（およびサイドウォールスペーサＳＷ）で覆われていない部分の半導体基板１が若干エッチングされ得る。
【００５９】
また、ステップＳ１０ｄ（および後述のステップＳ１０ｉ）のエッチング工程では、ゲート電極ＧＥおよびサイドウォールスペーサＳＷで覆われていない部分の半導体基板１が露出されるが、ゲート電極ＧＥおよびサイドウォールスペーサＳＷで覆われていない部分の半導体基板１に後でソース・ドレイン領域ＳＤが形成されるため、ステップＳ１０ｄ（および後述のステップＳ１０ｉ）のエッチング工程では、後でソース・ドレイン領域ＳＤが形成される部分の半導体基板１が露出されると言うこともできる。
【００６０】
ステップＳ１０ａ，Ｓ１０ｂ，Ｓ１０ｃ，Ｓ１０ｄを行うことにより、図１６または図１７に示されるように、ゲート電極ＧＥの側壁上に、絶縁膜６，７からなるサイドウォールスペーサ（側壁スペーサ、側壁絶縁膜）ＳＷが形成される。サイドウォールスペーサＳＷは、ゲート電極ＧＥの側壁上に残存する絶縁膜６，７からなるが、ゲート電極ＧＥの側壁上に側壁絶縁膜５ａを形成していた場合には、ゲート電極ＧＥの側壁上に、側壁絶縁膜５ａを介して、絶縁膜６，７からなるサイドウォールスペーサＳＷが形成される。サイドウォールスペーサＳＷは、絶縁膜６，７からなるが、ゲート電極ＧＥに近い側が絶縁膜６で、ゲート電極ＧＥから遠い側が絶縁膜７である。ゲート電極ＧＥの側壁上に、ゲート電極ＧＥに近い側から順に側壁絶縁膜５ａ、絶縁膜６および絶縁膜７が積層された状態となっており、このうち絶縁膜６および絶縁膜７によりサイドウォールスペーサＳＷが形成され、側壁絶縁膜５ａはサイドウォールスペーサＳＷには含まないものとする。
【００６１】
ここで、サイドウォールスペーサＳＷは、ＬＤＤ構造における低不純物濃度のエクステンション領域（ここではエクステンション領域ＥＸ）を形成した後にゲート電極（ここではゲート電極ＧＥ）の側壁上に形成され、かつＬＤＤ構造における高不純物濃度のソース・ドレイン領域（ここではソース・ドレイン領域ＳＤ）を形成するためのイオン注入工程で、イオン注入阻止マスクとして機能するものである。側壁絶縁膜５ａは、ＬＤＤ構造における低不純物濃度のエクステンション領域（ここではエクステンション領域ＥＸ）を形成する前に形成されているため、サイドウォールスペーサＳＷには側壁絶縁膜５ａは含まれないものとする。このため、ステップＳ７の側壁絶縁膜５ａ形成工程の後で、ステップＳ１０ａの絶縁膜６形成工程の前には、半導体基板１に対するイオン注入工程（ここではイオン注入ＩＭ１，ＩＭ２）が行われる（そのイオン注入工程で側壁絶縁膜５ａはイオン注入素子マスクとして機能し得る）が、ステップＳ１０ｂの絶縁膜６のエッチング工程の後で、ステップＳ１０ｃの絶縁膜７形成工程の前に、半導体基板１に対するイオン注入工程は行われない。
【００６２】
上記ステップＳ１０ｂのエッチング工程で絶縁膜６をアンダーエッチングした場合のサイドウォールスペーサＳＷ（図１６のサイドウォールスペーサＳＷと称する）とジャストエッチングした場合のサイドウォールスペーサＳＷ（図１７のサイドウォールスペーサＳＷと称する）との相違点は、次のようなものである。すなわち、図１６のサイドウォールスペーサＳＷでは、サイドウォールスペーサＳＷを構成する絶縁膜７は半導体基板１（エクステンション領域ＥＸ）に接しているが、図１７のサイドウォールスペーサＳＷでは、サイドウォールスペーサＳＷを構成する絶縁膜７と半導体基板１（エクステンション領域ＥＸ）との間には、絶縁膜６の薄い部分が介在している。
【００６３】
上記ステップＳ１０ａ〜Ｓ１０ｄによりサイドウォールスペーサＳＷを形成した後、図１８に示されるように、ｎ＋型半導体領域（ｎ型不純物拡散層）であるソース・ドレイン領域（第２半導体領域）ＳＤを形成する（図１のステップＳ１１）。ソース・ドレイン領域ＳＤは、半導体基板１（ｐ型ウエルＰＷ）のゲート電極ＧＥおよびサイドウォールスペーサＳＷの両側の領域に、ヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物をイオン注入する（このイオン注入をイオン注入ＩＭ３と称する）ことにより形成することができる。なお、図１８では、ソース・ドレイン領域ＳＤを形成するためのイオン注入ＩＭ３を矢印で模式的に示してある。
【００６４】
なお、図１８に示されるサイドウォールスペーサＳＷは、上記図１６に示されるサイドウォールスペーサＳＷと同じにしてあるが、図１８に示されるサイドウォールスペーサＳＷを、図１７に示されるサイドウォールスペーサＳＷとすることもできることは言うまでもない。このことは、後述の図１９〜図２１についても同様である。
【００６５】
イオン注入ＩＭ３の際、ゲート電極ＧＥおよびその側壁上のサイドウォールスペーサＳＷもマスク（イオン注入阻止マスク）として機能することができるので、ソース・ドレイン領域ＳＤは、ゲート電極ＧＥの側壁上のサイドウォールスペーサＳＷ（の側壁）に整合して形成され、ゲート電極ＧＥおよびサイドウォールスペーサＳＷの直下には、不純物は導入（イオン注入）されない。なお、ゲート電極ＧＥの側壁上に側壁絶縁膜５ａも形成していた場合には、イオン注入ＩＭ３の際、ゲート電極ＧＥとその側壁上の側壁絶縁膜５ａおよびサイドウォールスペーサＳＷがマスク（イオン注入阻止マスク）として機能するので、ゲート電極ＧＥ、側壁絶縁膜５ａおよびサイドウォールスペーサＳＷの直下には、不純物は導入（イオン注入）されない。ソース・ドレイン領域ＳＤの深さ（接合深さ）は、エクステンション領域ＥＸの深さ（接合深さ）よりも深い。また、ソース・ドレイン領域ＳＤ形成のためのイオン注入ＩＭ３は、斜めイオン注入ではなく、半導体基板１の主面に対して垂直な方向にイオン注入することが好ましい。また、ソース・ドレイン領域ＳＤを形成するためのイオン注入ＩＭ３において、ゲート電極ＧＥ（を構成するシリコン膜４）にもｎ型の不純物がイオン注入され得る。
【００６６】
ソース・ドレイン領域ＳＤとエクステンション領域ＥＸとは同じ導電型であるが、ソース・ドレイン領域ＳＤは、エクステンション領域ＥＸよりも、不純物濃度（ｎ型不純物濃度）が高い。これにより、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ソース・ドレイン領域ＳＤおよびエクステンション領域ＥＸにより形成される。換言すれば、エクステンション領域ＥＸと、それよりも高不純物濃度のソース・ドレイン領域ＳＤとは、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレイン用の半導体領域（ｎ型の半導体領域）として機能する。従って、ｎチャネル型ＭＩＳＦＥＴＱｎのソース領域およびドレイン領域は、ＬＤＤ（Lightly doped Drain）構造を有している。上述のように、エクステンション領域ＥＸは、絶縁膜５ａに対して自己整合的に形成され、ソース・ドレイン領域ＳＤは、ゲート電極ＧＥの側壁上に形成されたサイドウォールスペーサＳＷに対して自己整合的に形成される。
【００６７】
次に、これまでのイオン注入で導入した不純物の活性化のためのアニール処理（熱処理）を行う（図１のステップＳ１２）。このアニール処理は、例えば１０５０℃程度のフラッシュランプアニール処理にて行うことができる。
【００６８】
このようにして、ｐ型ウエルＰＷに、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎが形成される。これにより、図１８の構造が得られる。ｎチャネル型ＭＩＳＦＥＴＱｎは、ｎチャネル型の電界効果トランジスタとみなすことができる。
【００６９】
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、ゲート電極ＧＥおよびソース・ドレイン領域ＳＤの表面（表層部分、上層部分）に、低抵抗の金属シリサイド層１１を形成する（図１のステップＳ１３）。
【００７０】
例えば、ゲート電極ＧＥおよびソース・ドレイン領域ＳＤの表面（上面）を露出させ、例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）のような金属膜を堆積して熱処理することによって、図１９に示されるように、ゲート電極ＧＥおよびソース・ドレイン領域ＳＤの表面（表層部分、上層部分）に、それぞれ金属シリサイド層１１を形成することができる。これにより、ソース・ドレイン領域ＳＤの拡散抵抗やコンタクト抵抗などを低抵抗化することができる。その後、未反応の金属膜は除去する。
【００７１】
次に、図２０に示されるように、半導体基板１の主面上に絶縁膜（層間絶縁膜）１２を形成する。すなわち、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを覆うように、金属シリサイド層１１上を含む半導体基板１上に絶縁膜１２を形成する。絶縁膜１２は、例えば、酸化シリコン膜の単体膜や、あるいは、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜などからなる。その後、絶縁膜１２の表面（上面）をＣＭＰ（ＣＭＰ：Chemical Mechanical Polishing、化学機械研磨）法により研磨するなどして、絶縁膜１２の上面を平坦化する。下地段差に起因して絶縁膜１２の表面に凹凸形状が形成されていても、絶縁膜１２の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。
【００７２】
次に、絶縁膜１２上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜１２をドライエッチングすることにより、絶縁膜１２にコンタクトホール（貫通孔、孔）１３を形成する。コンタクトホール１３の底部では、半導体基板１の主面の一部、例えばソース・ドレイン領域ＳＤの表面上の金属シリサイド層１１の一部や、ゲート電極ＧＥの表面上の金属シリサイド層１１の一部などが露出される。
【００７３】
次に、コンタクトホール１３内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）１４を形成する。プラグ１４を形成するには、例えば、コンタクトホール１３の内部（底部および側壁上）を含む絶縁膜１２上に、プラズマＣＶＤ法などによりバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜をＣＶＤ法などによってバリア導体膜上にコンタクトホール１３を埋めるように形成し、絶縁膜１２上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグ１４を形成することができる。図面の簡略化のために、プラグ１４は、主導体膜とバリア導体膜を一体化して示してある。プラグ１４は、その底部で、ゲート電極ＧＥまたはソース・ドレイン領域ＳＤの表面上の金属シリサイド層１１などと接して、電気的に接続される。
【００７４】
次に、図２１に示されるように、プラグ１４が埋め込まれた絶縁膜１２上に、絶縁膜１５を形成する。絶縁膜１５は、複数の絶縁膜の積層膜で形成することもできる。
【００７５】
次に、シングルダマシン法により第１層目の配線である配線Ｍ１を形成する。具体的には、次のようにして配線Ｍ１を形成することができる。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜１５の所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜１５上にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれ銅を主導電材料とする第１層目の配線Ｍ１を形成する。図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
【００７６】
配線Ｍ１は、プラグ１４を介してゲート電極ＧＥまたはソース・ドレイン領域ＳＤなどと電気的に接続されている。その後、デュアルダマシン法により２層目の配線を形成するが、ここでは図示およびその説明は省略する。
【００７７】
以上のようにして、本実施の形態の半導体装置が製造される。
【００７８】
次に、本実施の形態の特徴について、より詳細に説明する。
【００７９】
まず、比較例の半導体装置の製造工程について説明する。図２２〜図２５は、比較例の半導体装置の製造工程中の要部断面図である。
【００８０】
図２２は、上記図１０に対応しており、上記図３〜図１０の工程と同様にして、図２２の構造が得られる。図２２における半導体基板１０１、素子分離領域１０２、ｐ型ウエルＰＷ１０１、ゲート絶縁膜１０３、ゲート電極ＧＥ１０１、側壁絶縁膜１０５ａ、エクステンション領域ＥＸ１０１およびハロー領域ＨＡ１０１は、本実施の形態の上記半導体基板１、素子分離領域２、ｐ型ウエルＰＷ、ゲート絶縁膜３、ゲート電極ＧＥ、側壁絶縁膜５ａ、エクステンション領域ＥＸおよびハロー領域ＨＡにそれぞれ対応するものである。
【００８１】
比較例の半導体装置の製造工程では、図２２の構造を得た後、図２３に示されるように、半導体基板１０１の主面上に、ゲート電極ＧＥ１０１を覆うように、窒化シリコンなどからなる絶縁膜１０６を形成する。絶縁膜１０６の形成膜厚Ｔ１０１は、本実施の形態における上記絶縁膜６の形成膜厚Ｔ１と上記絶縁膜７の形成膜厚Ｔ２との和（合計）にほぼ対応している（すなわちＴ１０１＝Ｔ１＋Ｔ２）。
【００８２】
次に、図２４に示されるように、絶縁膜１０６をＲＩＥ法などにより異方性エッチング（エッチバック）する。このエッチング工程により、ゲート電極ＧＥ１０１の側壁上に絶縁膜１０６をサイドウォールスペーサＳＷ１０１として残し、他の領域の絶縁膜１０６を除去する。
【００８３】
サイドウォールスペーサＳＷ１０１を形成した後、図２５に示されるように、イオン注入により、ｎ＋型半導体領域であるソース・ドレイン領域ＳＤ１０１を形成する。このイオン注入の際、ゲート電極ＧＥ１０１およびその側壁上のサイドウォールスペーサＳＷ１０１もマスク（イオン注入阻止マスク）として機能することができるので、ソース・ドレイン領域ＳＤ１０１は、ゲート電極ＧＥ１０１の側壁上のサイドウォールスペーサＳＷ１０１（の側壁）に整合して形成される。
【００８４】
このようにして、ｐ型ウエルＰＷ１０１に、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴＱｎ１０１が形成される。エクステンション領域ＥＸ１０１と、それよりも高不純物濃度のソース・ドレイン領域ＳＤ１０１とは、ｎチャネル型ＭＩＳＦＥＴＱｎ１０１のソースまたはドレイン用の半導体領域として機能する。
【００８５】
サイドウォールスペーサＳＷ１０１は、ソース・ドレイン領域ＳＤ１０１を形成するためのイオン注入の際にマスク（イオン注入阻止マスク）として機能することができるので、ＬＤＤ構造のソース領域およびドレイン領域を形成することができる。
【００８６】
しかしながら、図２２〜図２５に示される比較例の半導体装置の製造工程では、次のような課題が生じることが、本発明者の検討により分かった。
【００８７】
サイドウォールスペーサＳＷ１０１の幅（ゲート長方向の寸法）Ｗ１０１は、絶縁膜１０６の形成膜厚Ｔ１０１によって制御することができるが、サイドウォールスペーサＳＷ１０１の幅Ｗ１０１を大きくするには、絶縁膜１０６の形成膜厚Ｔ１０１を厚くする必要がある。なお、サイドウォールスペーサＳＷ１０１の幅Ｗ１０１は図２４に示され、絶縁膜１０６の形成膜厚Ｔ１０１は図２３に示されている。しかしながら、絶縁膜１０６の形成膜厚Ｔ１０１を厚くすると、サイドウォールスペーサＳＷ１０１を形成するために絶縁膜１０６を異方性エッチングする工程（この工程を、以下では絶縁膜１０６のエッチング工程と称する）において、絶縁膜１０６のオーバーエッチング量を大きくする必要がある。すなわち、絶縁膜１０６をエッチングしてサイドウォールスペーサＳＷ１０１を形成する際には、サイドウォールスペーサＳＷ１０１以外の絶縁膜１０６を除去してゲート電極ＧＥ１０１およびサイドウォールスペーサＳＷ１０１で覆われていない部分の半導体基板１０１を露出させる必要がある。このため、絶縁膜１０６をエッチングしてサイドウォールスペーサＳＷ１０１を形成した際に、不要な絶縁膜１０６が残存しないようにするためには、絶縁膜１０６の形成膜厚Ｔ１０１が厚いほど、絶縁膜１０６のオーバーエッチング量を大きく設定して、サイドウォールスペーサＳＷ１０１以外の不要な絶縁膜１０６を確実に除去し、半導体基板１上に不要な絶縁膜１０６が残存しないようにする必要がある。
【００８８】
しかしながら、絶縁膜１０６のオーバーエッチング量を大きく設定すると、過剰にエッチングされた絶縁膜１０６でサイドウォールスペーサＳＷ１０１が形成されるため、図２４に示されるサイドウォールスペーサＳＷ１０１の断面形状（ゲート長方向に平行な断面での形状）において、ショルダー部（肩部）ＳＷ１０１ａの高さが低くなった形状、いわゆる「なで肩」の形状となってしまう。ここで、ショルダー部ＳＷ１０１ａは、サイドウォールスペーサＳＷ１０１において、ゲート電極ＧＥ１０１の側壁に対向する側とは反対側の側面の肩部に対応している。サイドウォールスペーサＳＷ１０１が、このような断面形状（なで肩形状）となるのは、絶縁膜１０６をエッチングしてサイドウォールスペーサＳＷ１０１を形成した際に、絶縁膜１０６のオーバーエッチング量が大きかったためである。
【００８９】
サイドウォールスペーサＳＷ１０１が、このような断面形状（なで肩形状）になると、ソース・ドレイン領域ＳＤ１０１を形成するためのイオン注入の際に、加速された不純物イオンが、マスク（イオン注入阻止マスク）として機能すべきサイドウォールスペーサＳＷ１０１を突き抜けてしまい、サイドウォールスペーサＳＷ１０１の直下の半導体基板１０１中に不純物がイオン注入されてしまう虞がある。具体的には、図２５に点線で示される領域ＲＧ１０１には、ソース・ドレイン領域ＳＤ１０１を形成するためのイオン注入の際に本来は不純物イオンが注入されるべきではないが、サイドウォールスペーサＳＷ１０１のショルダー部ＳＷ１０１ａの高さが低くなった分、不純物イオンがサイドウォールスペーサＳＷ１０１を突き抜けて領域ＲＧ１０１にも注入されてしまう虞がある。ここで、領域ＲＧ１０１は、サイドウォールスペーサＳＷ１０１の直下の半導体基板１０１の一部であって、サイドウォールスペーサＳＷ１０１の端部（ゲート電極ＧＥ１０１に対向していない側の端部）の近傍の領域に対応している。ソース・ドレイン領域ＳＤ１０１を形成するためのイオン注入の際に、サイドウォールスペーサＳＷ１０１の直下の半導体基板１０１中（具体的には領域ＲＧ１０１中）に不純物イオンが注入されてしまうと、パンチスルーが生じやすくなるため、ソース・ドレイン電流が大きくなるとともに、オフ電流も増加し、特性劣化が生じてしまう。また、ソース・ドレイン領域ＳＤ１０１を形成するためのイオン注入の際に、サイドウォールスペーサＳＷ１０１の直下の半導体基板１０１中（具体的には領域ＲＧ１０１中）に不純物イオンが注入されてしまうと、ＭＩＳＦＥＴの特性（電圧−電流特性）のばらつき（変動）の原因となる。
【００９０】
このため、ソース・ドレイン領域ＳＤ１０１を形成するためのイオン注入の際に、加速された不純物イオンが、マスク（イオン注入阻止マスク）として機能すべきサイドウォールスペーサＳＷ１０１を突き抜けないようにするために、絶縁膜１０６のオーバーエッチング量を少なくして、サイドウォールスペーサＳＷ１０１のショルダー部ＳＷ１０１ａの高さを高くすることが考えられる。しかしながら、絶縁膜１０６の形成膜厚Ｔ１０１が厚い場合に絶縁膜１０６のオーバーエッチング量を少なくすると、絶縁膜１０６のエッチング残りが発生する虞がある。このため、絶縁膜１０６のエッチング残りが生じないようにしながらサイドウォールスペーサＳＷ１０１を形成するためには、絶縁膜１０６のオーバーエッチング量の抑制には限界がある。
【００９１】
また、絶縁膜１０６のオーバーエッチング量が大きいと、図２４に示されるように、ゲート電極ＧＥ１０１およびサイドウォールスペーサＳＷ１０１で覆われていない部分の半導体基板１０１が過剰にエッチングされてしまい、半導体基板１０１の表面に段差１０１ａが発生しやすい。具体的には、図２４および図２５に示されるように、ゲート電極ＧＥ１０１およびサイドウォールスペーサＳＷ１０１で覆われた部分の半導体基板１０１の上面よりも、ソース・ドレイン領域ＳＤ１０１が形成される部分の半導体基板１０１の上面が低くなってしまう。これにより、ゲート電極ＧＥ１０１およびサイドウォールスペーサＳＷ１０１で覆われた部分の半導体基板１０１の上面と、ソース・ドレイン領域ＳＤ１０１が形成される部分の半導体基板１０１の上面との間に段差１０１ａが発生してしまう。このような段差１０１ａが大きいと（すなわちゲート電極ＧＥ１０１およびサイドウォールスペーサＳＷ１０１で覆われた部分の半導体基板１０１の上面とソース・ドレイン領域ＳＤ１０１が形成される部分の半導体基板１０１の上面との高さの差が大きいと）、ソース・ドレイン領域ＳＤ１０１を浅く形成しにくくなるため、素子（ＭＩＳＦＥＴ素子）の微細化には不利となる。この点でも、絶縁膜１０６のオーバーエッチング量を少なくして、上記段差１０１ａを小さくすることが望まれるが、上述のように、絶縁膜１０６のオーバーエッチング量を少なくすると、絶縁膜１０６のエッチング残りが発生する虞があるため、絶縁膜１０６のオーバーエッチング量の抑制には限界がある。
【００９２】
それに対して、本実施の形態では、ステップＳ１０ａで形成した絶縁膜６をステップＳ１０ｂで異方性エッチングすることで、ゲート電極ＧＥの側壁上に絶縁膜６をサイドウォールスペーサ状に残し、その後、ステップＳ１０ｃで絶縁膜７を形成してから、ステップＳ１０ｅで絶縁膜７を異方性エッチングすることで、ゲート電極ＧＥの側壁上に絶縁膜７をサイドウォールスペーサ状に残している。これにより、ゲート電極ＧＥの側壁上にサイドウォールスペーサ状に残された絶縁膜６，７からなるサイドウォールスペーサＳＷが形成される。すなわち、複数の絶縁膜（ここでは絶縁膜６，７）でサイドウォールスペーサＳＷを形成するが、絶縁膜（ここでは絶縁膜６または絶縁膜７）の形成工程とその絶縁膜（ここでは絶縁膜６または絶縁膜７）の異方性エッチング工程とを繰り返すことでサイドウォールスペーサＳＷを形成している。このため、サイドウォールスペーサＳＷ形成用の絶縁膜６，７の各形成膜厚Ｔ１，Ｔ２を、サイドウォールスペーサＳＷの幅Ｗ１よりも小さくすることができる（Ｔ１＜Ｗ１，Ｔ２＜Ｗ１）。ここで、サイドウォールスペーサＳＷの幅Ｗ１とは、そのサイドウォールスペーサＳＷが側壁に形成されたゲート電極ＧＥのゲート長方向に平行な方向での寸法（サイドウォールスペーサＳＷの寸法）であり、図１６および図１７に示されている。また、形成膜厚Ｔ１は、ステップＳ１０ａで形成した絶縁膜６の膜厚であり、図１１に示されている。また、形成膜厚Ｔ２は、ステップＳ１０ｃで形成した絶縁膜７の膜厚であり、図１４および図１５に示されている。
【００９３】
このため、本実施の形態と上記比較例の製造工程を比べるときに、サイドウォールスペーサＳＷ，ＳＷ１０１の各幅Ｗ１，Ｗ１０１を同じ（Ｗ１＝Ｗ１０１）にした場合、本実施の形態の絶縁膜６の形成膜厚Ｔ１は、比較例の絶縁膜１０６の形成膜厚Ｔ１０１よりも薄く（Ｔ１＜Ｔ１０１）することができ、本実施の形態の絶縁膜７の形成膜厚Ｔ２は、比較例の絶縁膜１０６の形成膜厚Ｔ１０１よりも薄く（Ｔ２＜Ｔ１０１）することができる。これは、Ｗ１＝Ｗ１０１とする場合、本実施の形態における絶縁膜６の形成膜厚Ｔ１と絶縁膜７の形成膜厚Ｔ２との合計が、比較例における絶縁膜１０６の形成膜厚Ｔ１０１とほぼ同じ（Ｔ１＋Ｔ２＝Ｔ１０１）になるためである。
【００９４】
本実施の形態では、ステップＳ１０ｂの絶縁膜６のエッチング工程では、絶縁膜６をオーバーエッチングせずに、絶縁膜６をアンダーエッチングまたはジャストエッチングし、ステップＳ１０ｄの絶縁膜７のエッチング工程で、絶縁膜７をオーバーエッチングする。このため、サイドウォールスペーサＳＷを形成するためのステップＳ１０ｂ，Ｓ１０ｄのエッチング工程において、ステップＳ１０ｂではオーバーエッチングが生じず、ステップＳ１０ｄでは、オーバーエッチングが生じるが、ステップＳ１０ｄにおけるオーバーエッチング量は、上記比較例における絶縁膜１０６のオーバーエッチング量よりも小さくすることができる。ステップＳ１０ｄにおけるオーバーエッチング量を、上記比較例における絶縁膜１０６のオーバーエッチング量よりも小さくすることができるのは、絶縁膜１０６の形成膜厚Ｔ１０１よりも絶縁膜７の形成膜厚Ｔ２を薄く（Ｔ２＜Ｔ１０１）することができるためである。
【００９５】
すなわち、不要な部分が残存しないようにエッチング対象膜をオーバーエッチングする場合、エッチング対象膜の厚みが厚くなるほど、オーバーエッチング量を大きく設定する必要がある。これは、オーバーエッチング量を固定したままでエッチング対象膜の膜厚を厚くすると、エッチング対象膜の不要なエッチング残りが生じる可能性が増大するため、エッチング対象膜の厚みの増加に合わせて、オーバーエッチング量を増加させる必要があるからである。
【００９６】
上記比較例では、サイドウォールスペーサＳＷ１０１を形成するための絶縁膜１０６のエッチング工程は、エッチング対象膜は絶縁膜１０６であり、サイドウォールスペーサＳＷ１０１以外の不要な絶縁膜１０６が残存しないように、エッチング対象膜（ここでは絶縁膜１０６）の厚い膜厚（ここでは形成膜厚Ｔ１０１）に応じて、絶縁膜１０６のオーバーエッチング量をある程度大きくする必要があった。それに対して、本実施の形態では、ステップＳ１０ｄでは、エッチング対象膜は主として絶縁膜７であり、エッチング対象膜（ここでは主として絶縁膜７）の薄い膜厚（ここでは形成膜厚Ｔ１）に応じて、オーバーエッチング量を小さくすることができる。すなわち、本実施の形態では、上記比較例の絶縁膜１０６のエッチング工程におけるオーバーエッチング量に比べて、ステップＳ１０ｄのエッチング工程におけるオーバーエッチング量を少なくしても、ステップＳ１０ｄのエッチング工程で不要なエッチング残りが生じるのを防止することができる。このように、本実施の形態では、絶縁膜７の形成膜厚Ｔ２が絶縁膜１０６の形成膜厚Ｔ１０１よりも薄い（Ｔ２＜Ｔ１０１）ことにより、ステップＳ１０ｄのエッチング工程でのオーバーエッチング量を、上記比較例における絶縁膜１０６のオーバーエッチング量よりも小さくすることができる。
【００９７】
このように、本実施の形態では、サイドウォールスペーサＳＷを形成するためのステップＳ１０ｂ，Ｓ１０ｄのエッチング工程において、ステップＳ１０ｂではオーバーエッチングが生じず、ステップＳ１０ｄでは、オーバーエッチングが生じるが、そのオーバーエッチング量を小さくすることができる。このため、サイドウォールスペーサＳＷ，ＳＷ１０１を形成するためのエッチング工程（本実施の形態ではステップＳ１０ｂ，Ｓ１０ｄのエッチング工程に対応、上記比較例では絶縁膜１０６のエッチング工程に対応）における合計のオーバーエッチング量は、上記比較例よりも本実施の形態の方が小さくすることができる。このため、本実施の形態では、上記比較例に関連して説明した絶縁膜１０６のオーバーエッチング量が大きいことに起因した課題を解決することができる。
【００９８】
すなわち、本実施の形態では、サイドウォールスペーサＳＷの断面形状（ゲート長方向に平行な断面での形状）は、上記比較例のような断面形状（なで肩形状）とはならず、図１６や図１７に示されるように、ショルダー部（肩部）ＳＷａの高さが高くなった形状、いわゆる「いかり肩」の形状となる。ここで、ショルダー部ＳＷａは、サイドウォールスペーサＳＷにおいて、ゲート電極ＧＥの側壁に対向する側とは反対側の側面の肩部に対応している。サイドウォールスペーサＳＷが、このような断面形状（いかり肩形状）となるのは、サイドウォールスペーサＳＷを形成した際にオーバーエッチング量が小さかったためである。
【００９９】
サイドウォールスペーサＳＷが、このような断面形状（いかり肩形状）になると、ソース・ドレイン領域ＳＤを形成するためのイオン注入ＩＭ３の際に、加速された不純物イオンは、マスク（イオン注入阻止マスク）として機能すべきサイドウォールスペーサＳＷを突き抜けることがなくなり、サイドウォールスペーサＳＷの直下の半導体基板１中に不純物イオンが注入されなくなる。すなわち、イオン注入ＩＭ３の際に、上記領域ＲＧ１０１に相当する領域に不純物イオンが注入されるのを防止することができる。本実施の形態では、ソース・ドレイン領域ＳＤを形成するためのイオン注入ＩＭ３の際に、マスク（イオン注入阻止マスク）として機能すべきサイドウォールスペーサＳＷの直下の半導体基板１中に不純物がイオン注入されてしまうのを防止できるため、半導体装置の特性を向上させることができる。例えば、パンチスルーが生じにくくなり、また、オフ電流を低減することができる。また、ＭＩＳＦＥＴの特性（電圧−電流特性）のばらつき（変動）を低減することもできる。従って、半導体装置の性能を向上させることができる。
【０１００】
また、本実施の形態では、サイドウォールスペーサＳＷを形成するためのエッチング工程（本実施の形態ではステップＳ１０ｂ，Ｓ１０ｄのエッチング工程に対応）における合計のオーバーエッチング量を小さくすることができるため、ゲート電極ＧＥおよびサイドウォールスペーサＳＷで覆われていない部分の半導体基板１がエッチングされる量を低減することができる。このため、半導体基板１の表面に上記段差１０１ａのような段差（ゲート電極ＧＥおよびサイドウォールスペーサＳＷで覆われた部分の半導体基板１の上面と、ソース・ドレイン領域ＳＤが形成される部分の半導体基板１の上面との段差）は発生しにくいか、あるいは段差が生じてもその段差を小さくすることができる。このため、ソース・ドレイン領域ＳＤを浅く形成しやすくなり、素子（ＭＩＳＦＥＴ素子）の微細化に有利となる。従って、半導体装置の小型化（小面積化）を図ることができる。
【０１０１】
また、絶縁膜７の形成膜厚Ｔ２は絶縁膜６の形成膜厚Ｔ１よりも薄い（Ｔ２＜Ｔ１）ことが好ましい。これは、サイドウォールスペーサＳＷを形成するために必要な絶縁膜の合計膜厚（Ｔ１＋Ｔ２に相当）を、絶縁膜６の形成膜厚Ｔ１に厚めに、絶縁膜７の形成膜厚Ｔ２に薄めに振り分ける（すなわちＴ２＜Ｔ１とする）ことで、ステップＳ１０ｄのエッチング工程におけるエッチング対象膜の厚みを薄くすることができ、ステップＳ１０ｄのエッチング工程におけるオーバーエッチング量をより少なくすることができるようになるためである。絶縁膜７の形成膜厚Ｔ２を絶縁膜６の形成膜厚Ｔ１よりも薄く（Ｔ２＜Ｔ１）することにより、サイドウォールスペーサＳＷを形成するためのエッチング工程（ステップＳ１０ｂ，Ｓ１０ｄのエッチング工程）における合計のオーバーエッチング量を、より小さくすることができるため、上記比較例に関連して説明した絶縁膜１０６のオーバーエッチング量が大きいことに起因した課題を、より的確に解決することができる。これと同じ観点から、後述の第１の変形例の場合も、サイドウォールスペーサＳＷを形成するための複数の絶縁膜（絶縁膜６ａ，６ｂ，７）の各形成膜厚のうち、絶縁膜７の形成膜厚を最も薄くすることが、より好ましい。
【０１０２】
また、本実施の形態では、サイドウォールスペーサＳＷを複数の絶縁膜（ここでは絶縁膜６，７）により形成している。但し、本実施の形態では、絶縁膜形成工程とその絶縁膜を異方性エッチングする工程とを繰り返してサイドウォールスペーサＳＷを形成することを、主要な特徴の一つとしており、異方性エッチングを行うことなく複数の絶縁膜を順に形成した後で、これら複数の絶縁膜を一括して異方性エッチングしてサイドウォールスペーサを形成しているのではない。異方性エッチングを行うことなく複数の絶縁膜を順に形成した後で、これら複数の絶縁膜を一括して異方性エッチングしてサイドウォールスペーサを形成した場合（すなわち上記比較例の上記図２３において、絶縁膜１０６が複数の絶縁膜の積層膜で構成される場合）にも、上記比較例で説明したのと同様の課題が生じ得る。本実施の形態では、絶縁膜形成工程とその絶縁膜を異方性エッチングする工程とを繰り返してサイドウォールスペーサＳＷを形成することで、上記比較例で説明した課題を解決し、上述した本実施の形態の効果を得ることが可能となる。
【０１０３】
次に、本実施の形態の第１の変形例について説明する。
【０１０４】
本実施の形態では、ステップＳ１０のサイドウォールスペーサＳＷ形成工程において、ステップＳ１０ａの絶縁膜６形成工程とステップＳ１０ｂの絶縁膜６エッチング工程を１回行った後で、ステップＳ１０ｃの絶縁膜７形成工程とステップＳ１０ｄの絶縁膜７エッチング工程を行っているが、第１の変形例として、ステップＳ１０ａとステップＳ１０ｂを複数回繰り返してから、ステップ１０ｃおよびステップＳ１０ｄを行うこともできる。以下では、第１の変形例として、ステップＳ１０のサイドウォールスペーサＳＷ形成工程において、ステップＳ１０ａおよびステップＳ１０ｂを２回繰り返してから、ステップ１０ｃおよびステップＳ１０ｄを行う場合について図２６〜図３２を参照して説明する。なお、１回目のステップＳ１０ａがステップＳ１０ａ１に対応し、１回目のステップＳ１０ｂがステップＳ１０ｂ１に対応し、２回目のステップＳ１０ａがステップＳ１０ａ２に対応し、２回目のステップＳ１０ｂがステップＳ１０ｂ２に対応する。
【０１０５】
図２６は、本実施の形態の第１の変形例におけるステップＳ１０のサイドウォールスペーサＳＷ形成工程の詳細を示す製造プロセスフロー図であり、上記図２に対応するものである。図２７〜図３２は、本実施の形態の第１の変形例における半導体装置の製造工程中の要部断面図である。
【０１０６】
第１の変形例の製造工程では、上記ステップＳ１〜Ｓ９の工程を行って上記図１０の構造を得た後、図２７に示されるように、半導体基板１の主面（主面全面）上に、ゲート電極ＧＥを覆うように、絶縁膜６ａを形成する（図２６のステップＳ１０ａ１）。ステップＳ１０ａ１の絶縁膜６ａ形成工程は、上記ステップＳ１０ａの絶縁膜６形成工程と基本的には同じであり、絶縁膜６ａは上記絶縁膜６と同様の膜であるが、絶縁膜６ａの形成膜厚は上記絶縁膜６の形成膜厚と異ならせることもできる。
【０１０７】
次に、図２８に示されるように、絶縁膜６ａをＲＩＥ法などにより異方性エッチング（エッチバック）する（図２６のステップＳ１０ｂ１）。ステップＳ１０ｂ１の絶縁膜６ａのエッチング工程は、上記ステップＳ１０ｂの絶縁膜６のエッチング工程と基本的には同じである。
【０１０８】
すなわち、ステップＳ１０ｂ１のエッチング工程により、ゲート電極ＧＥの側壁上に絶縁膜６ａをサイドウォールスペーサ状に残し、他の領域（ゲート電極ＧＥ上およびゲート電極ＧＥで覆われていない部分の半導体基板１上）の絶縁膜６ａを除去するが、上記ステップＳ１０ｂの絶縁膜６のエッチング工程と同様に、ステップＳ１０ｂ１の絶縁膜６ａのエッチング工程でも、絶縁膜６ａをアンダーエッチングまたはジャストエッチングする。図２８には、ステップＳ１０ｂ１の絶縁膜６ａのエッチング工程において、絶縁膜６ａをジャストエッチングした場合が示されているが、絶縁膜６ａをアンダーエッチングした場合（ここでは図示せず）には、上記図１３における絶縁膜６と同様に、ゲート電極ＧＥの側壁上以外の領域において、絶縁膜６ａが薄い層状に残存する。
【０１０９】
次に、図２９に示されるように、半導体基板１の主面（主面全面）上に、ゲート電極ＧＥおよび残存する絶縁膜６ａを覆うように、絶縁膜６ｂを形成する（図２６のステップＳ１０ａ２）。ステップＳ１０ａ２の絶縁膜６ｂ形成工程は、上記ステップＳ１０ａ１の絶縁膜６ａ形成工程と基本的には同じである。従って、ステップＳ１０ａ１の絶縁膜６ａ形成工程およびステップＳ１０ａ２の絶縁膜６ｂ形成工程は、それぞれ上記ステップＳ１０ａの絶縁膜６形成工程と基本的には同じである。
【０１１０】
絶縁膜６ｂは、上記絶縁膜６ａと同様の膜である。絶縁膜６ｂは、好ましくは絶縁膜６ａと同じ材料からなり、絶縁膜６ａが窒化シリコン膜からなる場合は、絶縁膜６ｂも窒化シリコン膜からなることが好ましい。また、絶縁膜６ｂの形成膜厚は上記絶縁膜６ａの形成膜厚と異ならせることもできる。
【０１１１】
次に、図３０に示されるように、絶縁膜６ｂをＲＩＥ法などにより異方性エッチング（エッチバック）する（図２６のステップＳ１０ｂ２）。ステップＳ１０ｂ２の絶縁膜６ｂのエッチング工程は、上記ステップＳ１０ｂ１の絶縁膜６ａのエッチング工程と基本的には同じである。従って、ステップＳ１０ｂ１の絶縁膜６ａのエッチング工程およびステップＳ１０ｂ２の絶縁膜６ｂのエッチング工程は、それぞれ上記ステップＳ１０ｂの絶縁膜６のエッチング工程と基本的には同じである。
【０１１２】
すなわち、ステップＳ１０ｂ２のエッチング工程により、ゲート電極ＧＥの側壁上に絶縁膜６ｂをサイドウォールスペーサ状に残し、他の領域（ゲート電極ＧＥ上およびゲート電極ＧＥで覆われていない部分の半導体基板１上）の絶縁膜６ｂを除去するが、上記ステップＳ１０ｂ，Ｓ１０ｂ１のエッチング工程と同様、ステップＳ１０ｂ２の絶縁膜６ｂのエッチング工程でも、絶縁膜６ｂをアンダーエッチングまたはジャストエッチングする。図３０には、ステップＳ１０ｂ２の絶縁膜６ｂのエッチング工程において、絶縁膜６ｂをジャストエッチングした場合が示されているが、絶縁膜６ｂをアンダーエッチングした場合（ここでは図示せず）には、上記図１３における絶縁膜６と同様に、ゲート電極ＧＥの側壁上以外の領域において、絶縁膜６ｂが薄い層状に残存する。
【０１１３】
次に、図３１に示されるように、半導体基板１の主面（主面全面）上に、ゲート電極ＧＥおよび残存する絶縁膜６ａ，６ｂを覆うように、絶縁膜７を形成する（図２６のステップＳ１０ｃ）。図２６のステップＳ１０ｃの絶縁膜７形成工程は、上記図２のステップＳ１０ｃの絶縁膜７形成工程と基本的には同じである。絶縁膜７は、好ましくは絶縁膜６ａ，６ｂと同じ材料からなり、絶縁膜６ａ，６ｂが窒化シリコン膜からなる場合は、絶縁膜７も窒化シリコン膜からなることが好ましい。
【０１１４】
次に、図３２に示されるように、絶縁膜７をＲＩＥ法などにより異方性エッチング（エッチバック）する（図２６のステップＳ１０ｄ）。図２６のステップＳ１０ｄの絶縁膜７のエッチング工程は、上記図２のステップＳ１０ｄの絶縁膜７のエッチング工程と基本的には同じである。
【０１１５】
すなわち、ステップＳ１０ｄの異方性エッチングにより、ゲート電極ＧＥの側壁上に絶縁膜７をサイドウォールスペーサ状に残し、他の領域（ゲート電極ＧＥ上およびゲート電極ＧＥで覆われていない部分の半導体基板１上）の絶縁膜７を除去するが、上記図２のステップＳ１０ｄの絶縁膜７のエッチング工程と同様に、図２６のステップＳ１０ｄの絶縁膜７のエッチング工程でも、絶縁膜７をオーバーエッチングする。すなわち、ステップＳ１０ｄのエッチング工程では、ゲート電極ＧＥ（およびサイドウォールスペーサＳＷ）で覆われていない部分の半導体基板１が露出した後にエッチングを終了するようにする。このため、ステップＳ１０ｄのエッチング工程を行うと、ゲート電極ＧＥ（およびサイドウォールスペーサＳＷ）で覆われていない部分の半導体基板１が露出される。また、上記ステップＳ１０ｂ１，１０ｂ２のエッチング工程で絶縁膜６ａ，６ｂをアンダーエッチングしていた場合には、ステップＳ１０ｄのエッチング工程において、絶縁膜７だけでなく、絶縁膜７の下の絶縁膜６ａ，６ｂもエッチングして、ゲート電極ＧＥ（およびサイドウォールスペーサＳＷ）で覆われていない部分の半導体基板１を露出させる。
【０１１６】
ステップＳ１０ａ１，Ｓ１０ｂ１，Ｓ１０ａ２，Ｓ１０ｂ２，Ｓ１０ｃ，Ｓ１０ｄを行うことにより、図３２に示されるように、ゲート電極ＧＥの側壁上に、絶縁膜６ａ，６ｂ，７からなるサイドウォールスペーサ（側壁スペーサ、側壁絶縁膜）ＳＷが形成される。図１６のサイドウォールスペーサＳＷと図３２のサイドウォールスペーサＳＷとの相違点は、図１６のサイドウォールスペーサＳＷは、ゲート電極ＧＥの側壁上に残存する絶縁膜６，７からなるのに対して、図３２のサイドウォールスペーサＳＷは、ゲート電極ＧＥの側壁上に残存する絶縁膜６ａ，６ｂ，７からなることである。サイドウォールスペーサＳＷを形成した後は、上記ステップＳ１１およびそれ以降の工程（すなわち上記図１８〜図２１の工程）が行われる。
【０１１７】
なお、第１の変形例として、ステップＳ１０のサイドウォールスペーサＳＷ形成工程において、ステップＳ１０ａおよびステップＳ１０ｂを２回繰り返してから（すなわちステップＳ１０ａ１，Ｓ１０ｂ１，Ｓ１０ａ２，Ｓ１０ｂ２を順に行ってから）、ステップ１０ｃおよびステップＳ１０ｄを行う場合について説明したが、ステップＳ１０ａおよびステップＳ１０ｂの繰り返しの数は３回以上とすることもできる。ステップＳ１０ａおよびステップＳ１０ｂの繰り返しの数が２回であれば、サイドウォールスペーサＳＷは、２つ（２層）の絶縁膜６（すなわち絶縁膜６ａおよび絶縁膜６ｂ）と１つ（１層）の絶縁膜７とにより形成されるが、ステップＳ１０ａおよびステップＳ１０ｂの繰り返しの数が３回であれば、サイドウォールスペーサＳＷは、３つ（３層）の絶縁膜６と１つ（１層）の絶縁膜７とにより形成される。ステップＳ１０ａおよびステップＳ１０ｂの繰り返しの数がｎ回であれば、サイドウォールスペーサＳＷは、ｎ枚（ｎ層）の絶縁膜６と１つ（１層）の絶縁膜７とにより形成される。
【０１１８】
ステップＳ１０のサイドウォールスペーサＳＷ形成工程において、上述した第１の変形例のように、ステップＳ１０ａおよびステップＳ１０ｂを複数回繰り返してから、ステップ１０ｃおよびステップＳ１０ｄを行なった場合にも、上述した本実施の形態と同様の効果を得ることができる。但し、ステップＳ１０のサイドウォールスペーサＳＷ形成工程において、上述した本実施の形態（図２）のように、ステップＳ１０ａおよびステップＳ１０ｂを１回行った後で、ステップＳ１０ｃおよびステップＳ１０ｄを行った場合には、製造工程数を低減することができるため、半導体装置の製造時間を短縮でき、また、半導体装置の製造コストを低減することができる。一方、ステップＳ１０のサイドウォールスペーサＳＷ形成工程において、上述した第１の変形例のように、ステップＳ１０ａおよびステップＳ１０ｂを複数回繰り返してから、ステップ１０ｃおよびステップＳ１０ｄを行なった場合には、製造工程数は増加するが、サイドウォールスペーサＳＷ形成用の各絶縁膜（絶縁膜６ａ，６ｂ，７）の形成膜厚を薄くすることができる分、オーバーエッチング量を低減しやすくなる。
【０１１９】
次に、本実施の形態の第２の変形例について説明する。
【０１２０】
図３３は、第２の変形例における半導体装置の製造工程の一部を示す製造プロセスフロー図である。図３３では、ステップＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７，Ｓ８，Ｓ９，Ｓ１１，Ｓ１２，Ｓ１３については図示を省略している。
【０１２１】
第２の変形例の製造工程では、ステップＳ７の側壁絶縁膜５ａ形成工程後で、ステップＳ１０のサイドウォールスペーサＳＷ形成工程前に、図８に示される寸法Ｗ２を測定する工程を行う（図３３のステップＳ２１）。このステップＳ２１の寸法Ｗ２を測定する工程では、電子顕微鏡（例えばＳＥＭ）などを用いて、寸法Ｗ２を測定することができる。また、ステップＳ７の側壁絶縁膜５ａ形成工程を行なわない場合には、ステップＳ６のゲート電極ＧＥ形成工程後で、ステップＳ１０のサイドウォールスペーサＳＷ形成工程前に、ステップＳ２１の寸法Ｗ２測定工程を行えばよい。
【０１２２】
ここで、寸法Ｗ２は、半導体基板１の主面に平行な方向の寸法であるが、側壁絶縁膜５ａを形成した場合と側壁絶縁膜５ａを形成しない場合とで、側壁絶縁膜５ａの分だけ、大きさが相違している。
【０１２３】
側壁絶縁膜５ａを形成しない場合（ステップＳ７を省略した場合）は、寸法Ｗ２は、ゲート電極ＧＥの一方の側壁からそれとは反対側の側壁までの距離である。すなわち、側壁絶縁膜５ａを形成しない場合（ステップＳ７を省略した場合）は、寸法Ｗ２は、ゲート長方向に平行な方向でのゲート電極ＧＥの寸法（長さ）に対応している。このため、寸法Ｗ２は、ゲート電極ＧＥのゲート長方向の寸法とみなすことができる。
【０１２４】
側壁絶縁膜５ａを形成した場合（ステップＳ７を行なった場合）は、寸法Ｗ２は、ゲート電極ＧＥの一方の側壁上に形成された側壁絶縁膜５ａの側面（ゲート電極ＧＥに接している側とは反対側の側面）から、そのゲート電極ＧＥの他方の側壁上に形成された側壁絶縁膜５ａの側面（ゲート電極ＧＥに接している側とは反対側の側面）までの距離である。すなわち、側壁絶縁膜５ａを形成した場合（ステップＳ７を行なった場合）は、寸法Ｗ２は、ゲート長方向に平行な方向でのゲート電極ＧＥの寸法（長さ）に、ゲート電極ＧＥの両側壁上に形成された側壁絶縁膜５ａの厚み（側壁絶縁膜５ａの２つ分の厚み）を加えた寸法（長さ）に対応している。
【０１２５】
そして、第２の変形例の製造工程では、ステップＳ１０ｂの絶縁膜６のエッチング工程を行った後で、ステップＳ１０ｃの絶縁膜７形成工程を行う前に、図１２および図１３に示される寸法Ｗ３を測定する工程を行う（図３３のステップＳ２２）。このステップＳ２２の寸法Ｗ３を測定する工程では、電子顕微鏡（例えばＳＥＭ）などを用いて、寸法Ｗ３を測定することができる。
【０１２６】
ここで、上記図１２や図１３にも示されるように、寸法Ｗ３は、ゲート電極ＧＥの一方の側壁上に残存する絶縁膜６の側面（ゲート電極ＧＥに接している側とは反対側の側面）から、そのゲート電極ＧＥの他方の側壁上に残存する絶縁膜６の側面（ゲート電極ＧＥに接している側とは反対側の側面）までの距離（半導体基板１の主面に平行でかつゲート長方向に平行な方向の距離）である。すなわち、第２の変形例では、寸法Ｗ３は、上記寸法Ｗ２に、ゲート電極ＧＥの両側壁上に残存する絶縁膜６の厚みＷ４を加えた寸法（長さ）に対応している。つまり、図８と図１２や図１３とを比べると分かるように、Ｗ３＝Ｗ４＋Ｗ２＋Ｗ４が成り立つ。ここで、図１２や図１３にも示されるように、ゲート電極ＧＥの側壁上に残存する絶縁膜６の厚みＷ４は、ゲート長方向（ゲート電極ＧＥのゲート長方向）に平行な方向での寸法（厚み）に対応している。
【０１２７】
従って、ステップＳ１０ｂを行った後にゲート電極ＧＥの側壁上に残存する絶縁膜６の厚みＷ４は、Ｗ４＝（Ｗ３−Ｗ２）／２と表すことができる。すなわち、ステップＳ２１で寸法Ｗ２を測定し、ステップＳ２２で寸法Ｗ３を測定することで、この寸法Ｗ２，Ｗ３の値から、ゲート電極ＧＥの側壁上に残存する絶縁膜６の厚みＷ４を算出することができる。
【０１２８】
第２の変形例の製造工程では、ステップＳ２２で寸法Ｗ３を測定した後、得られた寸法Ｗ２，Ｗ３（の値）に基づいて、ステップＳ１０ｃで形成する絶縁膜７の膜厚（形成膜厚）Ｔ２を決定し、この決定された膜厚Ｔ２で絶縁膜７が成膜されるように、ステップＳ１０ｃの絶縁膜７形成工程を行う。つまり、ステップＳ２１，Ｓ２２で寸法Ｗ２，Ｗ３を測定することで、ゲート電極ＧＥの側壁上に残存する絶縁膜６の厚みＷ４を間接的に調べ、この厚みＷ４に応じて、ステップＳ１０ｃにおける絶縁膜７の形成膜厚Ｔ２を制御（調整）する。
【０１２９】
具体的には、ゲート電極ＧＥの側壁上に残存する絶縁膜６の厚みＷ４が予定厚み（厚みＷ４の値として当初予定していた基準となる厚み）よりも厚い場合には、その分、ステップＳ１０ｃにおける絶縁膜７の形成膜厚Ｔ２を薄くし、ゲート電極ＧＥの側壁上に残存する絶縁膜６の厚みＷ４が予定厚みよりも薄い場合には、その分、ステップＳ１０ｃにおける絶縁膜７の形成膜厚Ｔ２を厚くする。これにより、サイドウォールスペーサＳＷの幅Ｗ１が所定の値となるように制御して、サイドウォールスペーサＳＷを形成することができる。
【０１３０】
第２の変形例では、ゲート電極ＧＥの側壁上に残存する絶縁膜６の厚みＷ４が変動したとしても、厚みＷ４に応じて絶縁膜７の形成膜厚Ｔ２を調整し、それによってサイドウォールスペーサＳＷの幅Ｗ１を制御することができるため、サイドウォールスペーサＳＷの幅Ｗ１が変動するのを抑制または防止することができる。
【０１３１】
また、上記第１の変形例に第２の変形例を適用することもでき、この場合、ステップＳ２２は、上記ステップＳ１０ｂ２の後で、上記ステップＳ１０ｃの前に行うことが好ましい。
【０１３２】
また、本実施の形態１および後述の実施の形態２では、ＭＩＳＦＥＴとして、ｎチャネル型のＭＩＳＦＥＴを形成する場合を例に挙げて説明しているが、ｎチャネル型のＭＩＳＦＥＴの代わりにｐチャネル型のＭＩＳＦＥＴを形成する場合や、ＣＭＩＳＦＥＴを形成する場合に、本実施の形態１（第１および第２の変形例を含む）および後述の実施の形態２（第３および第４の変形例を含む）を適用することもできる。ｐチャネル型のＭＩＳＦＥＴを形成する場合は、ｐ型ウエルＰＷ、エクステンション領域ＥＸ、ハロー領域ＨＡ、ソース・ドレイン領域ＳＤのそれぞれの導電型を逆にすればよい。すなわち、ｐ型ウエルＰＷの代わりにｎ型ウエルを形成し、ｎ型（ｎ−型）のエクステンション領域ＥＸの代わりにｐ型（ｐ−型）のエクステンション領域ＥＸを形成し、ｐ型のハロー領域ＨＡの代わりにｎ型のハロー領域ＨＡを形成し、ｎ型（ｎ＋型）のソース・ドレイン領域ＳＤの代わりにｐ型（ｐ＋型）のソース・ドレイン領域ＳＤを形成すればよい。また、ｐチャネル型ＭＩＳＦＥＴのゲート電極をシリコン膜で形成する場合は、ｐ型の不純物を導入したシリコン膜（ドープトポリシリコン膜）により形成することが好ましい。
【０１３３】
（実施の形態２）
図３４は、本実施の形態におけるステップＳ１０のサイドウォールスペーサＳＷ形成工程の詳細を示す製造プロセスフロー図であり、上記図２に対応するものである。図３５〜図４０は、本実施の形態の半導体装置の製造工程中の要部断面図である。
【０１３４】
本実施の形態の半導体装置の製造工程は、ステップＳ１０のサイドウォールスペーサＳＷ形成工程以外は、上記実施の形態１の半導体装置の製造工程と同様であるので、ここでは、本実施の形態におけるステップＳ１０のサイドウォールスペーサＳＷ形成工程について説明する。
【０１３５】
上記実施の形態１と同様に上記ステップＳ１〜Ｓ９の工程を行って上記図１０の構造を得た後、図３５に示されるように、半導体基板１の主面（主面全面）上に、ゲート電極ＧＥを覆うように、絶縁膜（第３絶縁膜）３１を形成する（図３４のステップＳ１０ｅ）。
【０１３６】
絶縁膜３１は、後で形成する絶縁膜６や絶縁膜７をエッチングする際のエッチングストッパ膜として機能するため、絶縁膜６，７に対してエッチング選択比の高い材料を選択することが好ましい。すなわち、後で行うステップＳ１０ｇ，Ｓ１０ｉのエッチング工程で、絶縁膜６や絶縁膜７のエッチング速度に比べて絶縁膜３１のエッチング速度を小さくすることができるように、絶縁膜３１の材料を選択することが好ましい。また、絶縁膜３１は、後で形成する絶縁膜６や絶縁膜７をエッチングする際のエッチング終点を検出する下地膜として機能するため、絶縁膜６や絶縁膜７のエッチング終点を検出しやすい材料を選択することが好ましい。このため、絶縁膜３１と絶縁膜６とは互いに異なる材料からなり、かつ、絶縁膜３１と絶縁膜７とは互いに異なる材料からなることが好ましい。すなわち、絶縁膜３１を、絶縁膜６，７と異なる材料で形成することが好ましい。この観点において、絶縁膜３１を酸化シリコン膜により形成し、かつ絶縁膜６，７を窒化シリコン膜により形成することは好適である。
【０１３７】
絶縁膜３１の形成膜厚（厚み）Ｔ３は、後で形成する絶縁膜６，７の各形成膜厚Ｔ１，Ｔ２よりも薄く（Ｔ３＜Ｔ１，Ｔ３＜Ｔ２）、例えば３〜４ｎｍ程度とすることができる。また、絶縁膜３１は、例えばＣＶＤ法などを用いて形成することができる。
【０１３８】
次に、図３６に示されるように、半導体基板１の主面（主面全面）上に、すなわち絶縁膜３１上に、絶縁膜６を形成する（図３４のステップＳ１０ｆ）。ステップＳ１０ｅの絶縁膜３１形成工程後でステップＳ１０ｆの絶縁膜６形成工程前には、絶縁膜３１のエッチング工程は行わないため、ステップＳ１０ｆで絶縁膜６を形成すると、絶縁膜３１と絶縁膜６との積層膜が、半導体基板１の主面上に、ゲート電極ＧＥを覆うように形成された状態となる。
【０１３９】
本実施の形態におけるステップＳ１０ｆの絶縁膜６形成工程は、絶縁膜３１が形成されている状態で行うこと以外は、上記実施の形態１のステップＳ１０ａの絶縁膜６形成工程と基本的には同じである。このため、本実施の形態でも、絶縁膜６の膜厚、材料および形成法などについては、上記実施の形態１と同様とすることができるため、ここではその説明は省略する。
【０１４０】
次に、図３７に示されるように、絶縁膜６をＲＩＥ法などにより異方性エッチング（エッチバック）する（図３４のステップＳ１０ｇ）。
【０１４１】
ステップＳ１０ｇのエッチング工程により、ゲート電極ＧＥの側壁上に絶縁膜６をサイドウォールスペーサ状に残し、他の領域（ゲート電極ＧＥ上およびゲート電極ＧＥで覆われていない部分の半導体基板１上）の絶縁膜６を除去する。但し、本実施の形態では、ステップＳ１０ｇのエッチング工程において、絶縁膜３１をエッチングストッパとして機能させる。このため、ステップＳ１０ｇのエッチング工程では、絶縁膜６のエッチング速度よりも絶縁膜３１のエッチング速度が小さくなるようなエッチング条件で絶縁膜６をエッチングする。ステップＳ１０ｇのエッチング工程では、絶縁膜６が露出するが、半導体基板１が露出しないようにする。このため、ステップＳ１０ｇのエッチング工程は、絶縁膜６が露出した段階でエッチングを終了し、半導体基板１が露出しないようにする。
【０１４２】
本実施の形態では、ステップＳ１０ｇの絶縁膜６のエッチング工程において、絶縁膜６をアンダーエッチングせずに、ジャストエッチングまたはオーバーエッチングすることが好ましい。このため、絶縁膜６は、ゲート電極ＧＥの側壁上にサイドウォールスペーサ状に残存するが、他の領域の絶縁膜６は除去されて、その下の絶縁膜３１が露出される。本実施の形態では、ステップＳ１０ｇのエッチング工程において、絶縁膜３１をエッチングストッパとして機能させて絶縁膜３１をエッチング（異方性エッチング）するため、半導体基板１が露出せず、半導体基板１がエッチングされるのを防止することができる。ステップＳ１０ｇにおいて、絶縁膜６をオーバーエッチングして絶縁膜３１の一部（上層部分）がエッチングされる場合もあり得るが、その場合でも、絶縁膜３１の少なくとも一部を半導体基板１上に層状に残存させ、半導体基板１が露出するのを防止する。
【０１４３】
ステップＳ１０ｇのエッチング工程では、絶縁膜６のエッチング終点（絶縁膜３１が露出した時点）を検出することが好ましい。絶縁膜６のエッチング終点（すなわち絶縁膜３１が露出した時点）の検出には、例えば、プラズマ中の活性種（ラジカル）やイオンからの発光強度の変化を用いた発光分光法などを用いることができる。
【０１４４】
絶縁膜３１の材料と絶縁膜６の材料とを互いに異なるものとすることで、ステップＳ１０ｇのエッチング工程において、絶縁膜６のエッチング終点（絶縁膜３１が露出した時点）を容易かつ的確に検出することができるようになる。この観点からも、例えば、絶縁膜３１として酸化シリコン膜を、絶縁膜６として窒化シリコン膜を、それぞれ好適に用いることができる。ステップＳ１０ｇのエッチング工程では、絶縁膜６のエッチング終点（絶縁膜３１が露出した時点）を検出した後、半導体基板１の表面が露出する前にエッチングを終了する。このため、ステップＳ１０ｇのエッチング工程が終了した段階で、絶縁膜３１の少なくとも一部が半導体基板１上に層状に残存し、半導体基板１の表面は露出されない。
【０１４５】
また、ステップＳ１０ｇのエッチング工程で用いるエッチングガスは、絶縁膜６，３１の材料にもよるが、絶縁膜６が窒化シリコン膜で絶縁膜３１が酸化シリコン膜の場合は、例えば四フッ化炭素などをステップＳ１０ｇのエッチングガスとして用いることができる。
【０１４６】
次に、図３８に示されるように、半導体基板１の主面（主面全面）上に、すなわち絶縁膜３１上に、ゲート電極ＧＥおよび残存する絶縁膜６を覆うように、絶縁膜７を形成する（図３４のステップＳ１０ｈ）。
【０１４７】
本実施の形態におけるステップＳ１０ｈの絶縁膜７形成工程は、絶縁膜３１が形成されている状態で行うこと以外は、上記実施の形態１のステップＳ１０ｃの絶縁膜７形成工程と基本的には同じである。このため、本実施の形態でも、絶縁膜７の膜厚、材料および形成法などについては、上記実施の形態１と同様とすることができるため、ここではその説明は省略する。
【０１４８】
次に、図３９に示されるように、絶縁膜７，３１をＲＩＥ法などにより異方性エッチング（エッチバック）する（図３４のステップＳ１０ｉ）。
【０１４９】
ステップＳ１０ｉの異方性エッチングにより、ゲート電極ＧＥの側壁上に絶縁膜７をサイドウォールスペーサ状に残し、他の領域（ゲート電極ＧＥ上およびゲート電極ＧＥで覆われていない部分の半導体基板１上）の絶縁膜７を除去する。また、ステップＳ１０ｉのエッチング工程では、絶縁膜７だけでなく、絶縁膜７の下の絶縁膜３１もエッチングし、ゲート電極ＧＥ（およびサイドウォールスペーサＳＷ）で覆われていない部分の半導体基板１を露出させる。このため、ステップＳ１０ｉのエッチング工程は、絶縁膜７および絶縁膜３１をエッチング（異方性エッチング）する工程とみなすこともできる。
【０１５０】
ステップＳ１０ｉのエッチング工程では、絶縁膜７のエッチング終点（絶縁膜３１が露出した時点）を検出することが好ましい。絶縁膜７のエッチング終点（すなわち絶縁膜３１が露出した時点）の検出には、例えば、プラズマ中の活性種（ラジカル）やイオンからの発光強度の変化を用いた発光分光法などを用いることができる。
【０１５１】
絶縁膜３１の材料と絶縁膜７の材料とを互いに異なるものとすることで、ステップＳ１０ｉのエッチング工程において、絶縁膜７のエッチング終点（絶縁膜３１が露出した時点）を容易かつ的確に検出することができるようになる。この観点からも、例えば、絶縁膜３１として酸化シリコン膜を、絶縁膜７として窒化シリコン膜を、それぞれ好適に用いることができる。
【０１５２】
また、ステップＳ１０ｉのエッチング工程で用いるエッチングガスは、絶縁膜７，３１の材料にもよるが、絶縁膜７が窒化シリコン膜で絶縁膜３１が酸化シリコン膜の場合は、例えば四フッ化炭素などをステップＳ１０ｉのエッチングガスとして用いることができる。
【０１５３】
ステップＳ１０ｉのエッチング工程では、絶縁膜７のエッチング終点（すなわち絶縁膜３１が露出した時点）を検出した後も、エッチングを所定時間（エッチング継続時間ｔ１）継続する。これにより、絶縁膜６が除去されたことで露出した絶縁膜３１を、更にエッチングして除去することができ、ゲート電極ＧＥ（およびサイドウォールスペーサＳＷ）で覆われていない部分の半導体基板１が露出した状態となる。つまり、ステップＳ１０ｉのエッチング工程では、絶縁膜７のエッチング終点を検出した後、絶縁膜３１をエッチングしてゲート電極ＧＥ（およびサイドウォールスペーサＳＷ）で覆われていない部分の半導体基板１が露出した後に、エッチングを終了する。なお、ステップＳ１０ｉのエッチング工程において、絶縁膜７のエッチング終点検出後にエッチングを継続する時間（エッチング継続時間）を、「エッチング継続時間ｔ２」と称することとする。
【０１５４】
絶縁膜７の形成膜厚Ｔ２は絶縁膜３１の形成膜厚Ｔ３に比べて厚く、ステップＳ１０ｉのエッチング工程において絶縁膜７のエッチング終点は検出しやすいが、絶縁膜３１の形成膜厚Ｔ３は、絶縁膜６，７の各形成膜厚Ｔ１，Ｔ２に比べて薄く（Ｔ３＜Ｔ１，Ｔ３＜Ｔ２）、ステップＳ１０ｉのエッチング工程において絶縁膜３１のエッチング終点は検出しにくい。このため、ステップＳ１０ｉのエッチング工程において、絶縁膜７のエッチング終点を検出した後に、絶縁膜３１の形成膜厚Ｔ３に応じたエッチング継続時間ｔ２だけエッチングを継続することで、絶縁膜３１を更に除去して、ゲート電極ＧＥ（およびサイドウォールスペーサＳＷ）で覆われていない部分の半導体基板１を露出させるとともに、露出した半導体基板１のエッチング量を低減することができる。エッチング継続時間ｔ２は、ステップＳ１０ｈで形成する絶縁膜３１の形成膜厚Ｔ３に応じて予め設定することができ、ステップＳ１０ｉにおいて、絶縁膜７のエッチング終点を検出した後に、絶縁膜３１が若干オーバーエッチングされるように、エッチング継続時間ｔ２を設定しておけばよい。
【０１５５】
絶縁膜３１の形成膜厚Ｔ３は薄い（絶縁膜６，７の各形成膜厚Ｔ１，Ｔ２よりも薄い）ため、エッチング継続時間ｔ２は、あまり長時間にする必要は無く（但しサイドウォールスペーサＳＷとなる部分以外の絶縁膜３１を除去できるように設定する）、ゲート電極ＧＥおよびサイドウォールスペーサＳＷで覆われていない部分の半導体基板１がエッチングされる量を低減することができる。このため、半導体基板１の表面に上記段差１０１ａのような段差（ゲート電極ＧＥおよびサイドウォールスペーサＳＷで覆われた部分の半導体基板１の上面と、ソース・ドレイン領域ＳＤが形成される部分の半導体基板１の上面との段差）は発生しにくいか、あるいは段差が生じてもその段差を小さくすることができる。このため、ソース・ドレイン領域ＳＤを浅く形成するのに有利となるため、素子（ＭＩＳＦＥＴ素子）の微細化に有利となり、半導体装置の小型化（小面積化）を図ることができる。
【０１５６】
一方、ステップＳ１０ｇのエッチング工程でも、絶縁膜６のエッチング終点（すなわち絶縁膜３１が露出した時点）を検出しているが、ステップＳ１０ｇにおける絶縁膜６のエッチング終点検出後のエッチング継続時間ｔ１は、ステップＳ１０ｉにおける絶縁膜７のエッチング終点検出後のエッチング継続時間ｔ２よりも短くする（すなわちｔ１＜ｔ２）。このステップＳ１０ｇにおける絶縁膜６のエッチング終点検出後のエッチング継続時間ｔ１はゼロ（すなわちｔ１＝０）とすることもできる。ｔ１＝０の場合は、ステップＳ１０ｇの絶縁膜６のエッチングがジャストエッチングであることに対応している。なお、ステップＳ１０ｇのエッチング工程において、絶縁膜６のエッチング終点検出後にエッチングを継続する時間（エッチング継続時間）を、「エッチング継続時間ｔ１」と称することとする。
【０１５７】
ステップＳ１０ｇのエッチング工程では、絶縁膜３１の少なくとも一部を層状に残して半導体基板１の表面が露出しないようにし、ステップＳ１０ｉのエッチング工程では、サイドウォールスペーサＳＷとなる部分以外の絶縁膜３１を除去して、ゲート電極ＧＥ（およびサイドウォールスペーサＳＷ）で覆われていない部分の半導体基板１の表面を露出させる。このため、ステップＳ１０ｉにおける絶縁膜７のエッチング終点検出後のエッチング継続時間ｔ２を、ステップＳ１０ｇにおける絶縁膜６のエッチング終点検出後のエッチング継続時間ｔ１よりも短く（すなわちｔ１＜ｔ２）することで、ステップＳ１０ｇにおいては、半導体基板１の表面が露出する前にエッチングを終了することができ、ステップＳ１０ｉにおいては、半導体基板１の表面が露出した後にエッチングを終了することができる。
【０１５８】
また、ステップＳ１０ｇのエッチング工程では、絶縁膜６のエッチング終点（すなわち絶縁膜３１が露出した時点）を検出し、絶縁膜６のエッチング終点検出後のエッチング継続時間ｔ１を短く設定することで、絶縁膜６が過剰にエッチングされることを抑制または防止することができる。また、ステップＳ１０ｇにおける絶縁膜６のエッチング終点検出後のエッチング継続時間ｔ１をゼロ（すなわちｔ１＝０）とすれば、絶縁膜６の過剰なエッチングを抑制または防止する効果を最も高めることができる。なお、ステップＳ１０ｇのエッチング工程において絶縁膜６が過剰にエッチングされるのを抑制または防止できることは、ステップＳ１０ｇのエッチング工程後にゲート電極ＧＥの側壁上に残存する絶縁膜６（この絶縁膜６が後でサイドウォールスペーサＳＷの一部となる）が、過剰にエッチングされるのを抑制または防止できることにつながる。
【０１５９】
ステップＳ１０ｅ，Ｓ１０ｆ，Ｓ１０ｇ，Ｓ１０ｈ，Ｓ１０ｉを行うことにより、図３９に示されるように、ゲート電極ＧＥの側壁上に、絶縁膜３１，６，７からなるサイドウォールスペーサ（側壁スペーサ、側壁絶縁膜）ＳＷが形成される。サイドウォールスペーサＳＷは、ゲート電極ＧＥの側壁上に残存する絶縁膜３１，６，７からなるが、ゲート電極ＧＥの側壁上に側壁絶縁膜５ａを形成していた場合には、ゲート電極ＧＥの側壁上に、側壁絶縁膜５ａを介して、絶縁膜３１，６，７からなるサイドウォールスペーサＳＷが形成される。サイドウォールスペーサＳＷは、絶縁膜３１，６，７からなるが、ゲート電極ＧＥに近い側から順に絶縁膜３１、絶縁膜６および絶縁膜７である。ゲート電極ＧＥの側壁上に、ゲート電極ＧＥに近い側から順に側壁絶縁膜５ａ、絶縁膜３１、絶縁膜６および絶縁膜７が積層された状態となっており、このうち絶縁膜３１、絶縁膜６および絶縁膜７によりサイドウォールスペーサＳＷが形成され、側壁絶縁膜５ａはサイドウォールスペーサＳＷには含まないものとする。側壁絶縁膜５ａがサイドウォールスペーサＳＷに含まれない理由は、上記実施の形態１で説明したのと同様である。
【０１６０】
サイドウォールスペーサＳＷを形成した後の工程は、上記実施の形態１と同様である。すなわち、上記ステップＳ１０ｅ，Ｓ１０ｆ，Ｓ１０ｇ，Ｓ１０ｈ，Ｓ１０ｉによりサイドウォールスペーサＳＷを形成した後、上記実施の形態１と同様のステップＳ１１（ソース・ドレイン領域ＳＤ形成工程）を行って、図４０に示されるように、ｎ＋型半導体領域（ｎ型不純物拡散層）であるソース・ドレイン領域ＳＤを形成する。ソース・ドレイン領域ＳＤはイオン注入ＩＭ３によって形成することができるが、イオン注入ＩＭ３と、イオン注入ＩＭ３の際のサイドウォールスペーサＳＷの役割は、上記実施の形態と同様である。ステップＳ１１（ソース・ドレイン領域ＳＤ形成工程）以降の工程については、上記実施の形態１で説明したので、ここでは繰り返しの説明は省略する。
【０１６１】
本実施の形態では、ステップＳ１０ｇのエッチング工程において、絶縁膜３１をエッチングストッパとして機能させて絶縁膜３１をエッチングし、半導体基板１が露出しないようにしている。このため、ステップＳ１０ｇのエッチング工程では、半導体基板１がエッチングされるのを防止することができる。また、本実施の形態では、ステップＳ１０ｉのエッチング工程において、絶縁膜７および絶縁膜３１をエッチングし、ゲート電極ＧＥおよびサイドウォールスペーサＳＷで覆われない部分の半導体基板１（すなわち後でソース・ドレイン領域ＳＤとなる部分の半導体基板１）を露出させている。このため、サイドウォールスペーサＳＷを形成するためのエッチング工程（本実施の形態ではステップＳ１０ｇ，Ｓ１０ｉのエッチング工程に対応）において、ゲート電極ＧＥおよびサイドウォールスペーサＳＷで覆われていない部分の半導体基板１が過剰にエッチングされるのを抑制または防止することができる。このため、半導体基板１の表面に上記段差１０１ａのような段差（ゲート電極ＧＥおよびサイドウォールスペーサＳＷで覆われた部分の半導体基板１の上面と、ソース・ドレイン領域ＳＤが形成される部分の半導体基板１の上面との段差）が発生しにくいか、あるいは段差が生じてもその段差を小さくすることができる。このため、ソース・ドレイン領域ＳＤを浅く形成しやすくなるため、素子（ＭＩＳＦＥＴ素子）の微細化に有利となる。従って、半導体装置の小型化（小面積化）を図ることができる。
【０１６２】
また、本実施の形態では、ステップＳ１０ｇのエッチング工程では、絶縁膜６のエッチング終点（絶縁膜３１が露出した時点）を検出しているため、絶縁膜６が過剰にエッチングされることを抑制または防止することができる。このため、ステップＳ１０ｇのエッチング工程後にゲート電極ＧＥの側壁上に残存する絶縁膜６（この絶縁膜６が後でサイドウォールスペーサＳＷの一部となる）が、過剰にエッチングされるのを抑制または防止することができる。また、本実施の形態では、ステップＳ１０ｉのエッチング工程では、絶縁膜７のエッチング終点（絶縁膜３１が露出した時点）を検出しているため、絶縁膜７が過剰にエッチングされることを抑制または防止することができる。このため、ステップＳ１０ｉのエッチング工程後にゲート電極ＧＥの側壁上に残存する絶縁膜７（この絶縁膜７がサイドウォールスペーサＳＷの一部となる）が、過剰にエッチングされるのを抑制または防止することができる。従って、本実施の形態では、サイドウォールスペーサＳＷを構成する絶縁膜６，７が過剰にエッチングされるのを抑制または防止できるため、サイドウォールスペーサＳＷの断面形状（ゲート長方向に平行な断面での形状）は、上記比較例のような断面形状（なで肩形状）とはならず、図３９に示されるように、ショルダー部（肩部）ＳＷａの高さが高くなった形状、いわゆる「いかり肩」の形状となる。ここで、ショルダー部ＳＷａは、上記実施の形態１と同様、サイドウォールスペーサＳＷにおいて、ゲート電極ＧＥの側壁に対向する側とは反対側の側面の肩部に対応している。
【０１６３】
サイドウォールスペーサＳＷがこのような断面形状（いかり肩形状）になると、ソース・ドレイン領域ＳＤを形成するためのイオン注入ＩＭ３の際に、加速された不純物イオンは、マスク（イオン注入阻止マスク）として機能すべきサイドウォールスペーサＳＷを突き抜けることがなくなり、サイドウォールスペーサＳＷの直下の半導体基板１中に不純物イオンが注入されなくなる。すなわち、イオン注入ＩＭ３の際に、上記領域ＲＧ１０１に相当する領域に不純物イオンが注入されるのを防止することができる。本実施の形態では、ソース・ドレイン領域ＳＤを形成するためのイオン注入ＩＭ３の際に、マスク（イオン注入阻止マスク）として機能すべきサイドウォールスペーサＳＷの直下の半導体基板１中に不純物イオンが注入されてしまうのを防止できるため、半導体装置の特性を向上させることができる。例えば、パンチスルーが生じにくくなり、また、オフ電流を低減することができる。また、ＭＩＳＦＥＴの特性（電圧−電流特性）のばらつき（変動）を低減することもできる。従って、半導体装置の性能を向上させることができる。
【０１６４】
また、本実施の形態とは異なり、ステップＳ１０ｆの絶縁膜６形成工程およびステップＳ１０ｇの絶縁膜６のエッチング工程を省略し、絶縁膜３１と絶縁膜７とでサイドウォールスペーサＳＷを形成する（すなわちステップＳ１０ｅ，Ｓ１０ｈ，Ｓ１０ｉによりサイドウォールスペーサＳＷを形成する）ことも考えられる。しかしながら、この場合、絶縁膜６を形成しない分だけ絶縁膜７の形成膜厚を厚くする必要があるが、絶縁膜７を厚くすると、エッチング時間が長くなって絶縁膜７のエッチングの終点検出がばらつきやすくなり、絶縁膜７のエッチング工程におけるオーバーエッチング量を多く設定する必要がある。このオーバーエッチング量が多いと、上記比較例で説明したような課題が発生しやすくなる。
【０１６５】
それに対して、本実施の形態では、サイドウォールスペーサＳＷを主として形成する絶縁膜を絶縁膜６と絶縁膜７とに分け、この絶縁膜６，７と、エッチングストッパ膜としての絶縁膜３１とにより、サイドウォールスペーサＳＷを形成している。本実施の形態では、絶縁膜３１と絶縁膜６と絶縁膜７とを用いてサイドウォールスペーサＳＷを形成しているため、絶縁膜３１および絶縁膜７だけでサイドウォールスペーサＳＷを形成する場合の絶縁膜７の形成膜厚に比べて、絶縁膜６の形成膜厚Ｔ１と絶縁膜７の形成膜厚Ｔ２とを薄くすることができる。このため、絶縁膜６の形成膜厚Ｔ１を薄くできることで、ステップＳ１０ｇのエッチング工程において、絶縁膜６のエッチングの終点検出がばらつきにくくなり、オーバーエッチング量を少なくすることができ、また、絶縁膜７の形成膜厚Ｔ２を薄くできることで、ステップＳ１０ｉのエッチング工程において、絶縁膜７のエッチングの終点検出がばらつきにくくなり、オーバーエッチング量を少なくすることができる。この観点でも、サイドウォールスペーサＳＷを形成するためのエッチング工程（本実施の形態ではステップＳ１０ｇ，Ｓ１０ｉのエッチング工程に対応）における合計のオーバーエッチング量を更に小さくすることができるため、上記比較例に関連して説明した課題を、より的確に解決することができる。すなわち、サイドウォールスペーサＳＷの断面形状を上述のような形状（いかり肩形状）に的確に形成することで、ソース・ドレイン領域ＳＤを形成するためのイオン注入ＩＭ３の際に、マスク（イオン注入阻止マスク）として機能すべきサイドウォールスペーサＳＷの直下の半導体基板１中に不純物イオンが注入されてしまうのを的確に防止でき、半導体装置の特性を的確に向上させることができる。
【０１６６】
また、絶縁膜７の形成膜厚Ｔ２は絶縁膜６の形成膜厚Ｔ１よりも薄い（Ｔ２＜Ｔ１）ことが好ましい。これは、絶縁膜３１以外のサイドウォールスペーサＳＷ形成用の複数の絶縁膜（６，７）の合計膜厚を、絶縁膜６の形成膜厚Ｔ１に多め（厚め）に、絶縁膜７の形成膜厚Ｔ２に少なめ（薄め）に振り分ける（すなわちＴ２＜Ｔ１とする）ことで、ステップＳ１０ｉのエッチング工程におけるエッチング対象膜の厚みを薄くすることができ、ステップＳ１０ｉのエッチング工程におけるオーバーエッチング量をより少なくすることができるようになるためである。絶縁膜７の形成膜厚Ｔ２を絶縁膜６の形成膜厚Ｔ１よりも薄く（Ｔ２＜Ｔ１）することにより、サイドウォールスペーサＳＷを形成するためのエッチング工程（ステップＳ１０ｂ，Ｓ１０ｄのエッチング工程）における合計のオーバーエッチング量を、より小さくすることができる。これと同じ観点から、後述の第３の変形例の場合も、絶縁膜３１以外のサイドウォールスペーサＳＷ形成用の複数の絶縁膜（６ａ，６ｂ，７）のうち、絶縁膜７の形成膜厚を最も薄くすることが、より好ましい。
【０１６７】
また、本実施の形態においても、上記実施の形態１の第１の変形例と同様の変形例を適用することができる。以下では、上記実施の形態１の第１の変形例に相当する本実施の形態２の変形例を、第３の変形例と称することとする。
【０１６８】
すなわち、本実施の形態では、ステップＳ１０のサイドウォールスペーサＳＷ形成工程において、ステップＳ１０ｅの絶縁膜３１形成工程の後に、ステップＳ１０ｆの絶縁膜６形成工程とステップＳ１０ｇの絶縁膜６エッチング工程を１回行った後で、ステップＳ１０ｈの絶縁膜７形成工程とステップＳ１０ｉの絶縁膜７エッチング工程を行っている。この本実施の形態に対する変形例（すなわち第３の変形例）として、ステップＳ１０のサイドウォールスペーサＳＷ形成工程において、ステップＳ１０ｅの絶縁膜３１形成工程の後に、ステップＳ１０ｆおよびステップＳ１０ｇを複数回繰り返してから、ステップ１０ｈの絶縁膜７形成工程とステップＳ１０ｉの絶縁膜７エッチング工程を行うこともできる。以下では、本実施の形態の第３の変形例として、ステップＳ１０のサイドウォールスペーサＳＷ形成工程において、ステップＳ１０ｅの後に、ステップＳ１０ｆおよびステップＳ１０ｇを２回繰り返してから、ステップ１０ｈおよびステップＳ１０ｉを行う場合について図４１〜図４７を参照して説明する。なお、１回目のステップＳ１０ｆがステップＳ１０ｆ１に対応し、１回目のステップＳ１０ｇがステップＳ１０ｇ１に対応し、２回目のステップＳ１０ｆがステップＳ１０ｆ２に対応し、２回目のステップＳ１０ｇがステップＳ１０ｇ２に対応する。
【０１６９】
図４１は、本実施の形態の第３の変形例におけるステップＳ１０のサイドウォールスペーサＳＷ形成工程の詳細を示す製造プロセスフロー図であり、上記図２６に対応するものである。図４２〜図４７は、本実施の形態の第３の変形例における半導体装置の製造工程中の要部断面図である。
【０１７０】
第３の変形例の製造工程では、上記ステップＳ１０ｅの絶縁膜３１形成工程まで行って上記図３５の構造を得た後、図４２に示されるように、半導体基板１の主面（主面全面）上に、すなわち絶縁膜３１上に、絶縁膜６ａを形成する（図４１のステップＳ１０ｆ１）。ステップＳ１０ｆ１の絶縁膜６ａ形成工程は、上記ステップＳ１０ｆの絶縁膜６形成工程と基本的には同じであり、絶縁膜６ａは、上記絶縁膜６と同様の膜であるが、絶縁膜６ａの形成膜厚は上記絶縁膜６の形成膜厚と異ならせることもできる。
【０１７１】
次に、図４３に示されるように、絶縁膜６ａをＲＩＥ法などにより異方性エッチング（エッチバック）する（図４１のステップＳ１０ｇ１）。ステップＳ１０ｇ１の絶縁膜６ａのエッチング工程は、上記ステップＳ１０ｇの絶縁膜６のエッチング工程と基本的には同じであるため、ここではその繰り返しの説明は省略する。
【０１７２】
次に、図４４に示されるように、半導体基板１の主面（主面全面）上に、すなわち絶縁膜３１上に、ゲート電極ＧＥの側壁上に残存する絶縁膜６ａを覆うように、絶縁膜６ｂを形成する（図２６のステップＳ１０ｆ２）。ステップＳ１０ｆ２の絶縁膜６ｂ形成工程は、上記ステップＳ１０ｆ１の絶縁膜６ａ形成工程と基本的には同じである。従って、ステップＳ１０ｆ１の絶縁膜６ａ形成工程およびステップＳ１０ｆ２の絶縁膜６ｂ形成工程は、それぞれ上記ステップＳ１０ｆの絶縁膜６形成工程と基本的には同じである。
【０１７３】
絶縁膜６ｂは、上記絶縁膜６ａと同様の膜である。絶縁膜６ｂは、好ましくは絶縁膜６ａと同じ材料からなり、絶縁膜６ａが窒化シリコン膜からなる場合は、絶縁膜６ｂも窒化シリコン膜からなることが好ましい。また、絶縁膜６ｂの形成膜厚は上記絶縁膜６ａの形成膜厚と異ならせることもできる。
【０１７４】
次に、図４５に示されるように、絶縁膜６ｂをＲＩＥ法などにより異方性エッチング（エッチバック）する（図４１のステップＳ１０ｆ２）。ステップＳ１０ｆ２の絶縁膜６ｂのエッチング工程は、上記ステップＳ１０ｆ１の絶縁膜６ａのエッチング工程と基本的には同じである。従って、ステップＳ１０ｆ１の絶縁膜６ａのエッチング工程およびステップＳ１０ｆ２の絶縁膜６ｂのエッチング工程は、それぞれ上記ステップＳ１０ｆの絶縁膜６のエッチング工程と基本的には同じであるため、ここではその繰り返しの説明は省略する。
【０１７５】
次に、図４６に示されるように、半導体基板１の主面（主面全面）上に、すなわち絶縁膜３１上に、ゲート電極ＧＥの側壁上に残存する絶縁膜６ａ，６ｂを覆うように、絶縁膜７を形成する（図４１のステップＳ１０ｈ）。図４１のステップＳ１０ｈの絶縁膜７形成工程は、上記図３４のステップＳ１０ｈの絶縁膜７形成工程と基本的には同じである。絶縁膜７は、好ましくは絶縁膜６ａ，６ｂと同じ材料からなり、絶縁膜６ａ，６ｂが窒化シリコン膜からなる場合は、絶縁膜７も窒化シリコン膜からなることが好ましい。
【０１７６】
次に、図４７に示されるように、絶縁膜７をＲＩＥ法などにより異方性エッチング（エッチバック）する（図４１のステップＳ１０ｉ）。図４１のステップＳ１０ｉの絶縁膜７のエッチング工程は、上記図３４のステップＳ１０ｉの絶縁膜７のエッチング工程と基本的には同じであるため、ここではその繰り返しの説明は省略する。
【０１７７】
ステップＳ１０ｅ，Ｓ１０ｆ１，Ｓ１０ｇ１，Ｓ１０ｆ２，Ｓ１０ｇ２，Ｓ１０ｈ，Ｓ１０ｉを行うことにより、図４７に示されるように、ゲート電極ＧＥの側壁上に、絶縁膜３１，６ａ，６ｂ，７からなるサイドウォールスペーサ（側壁スペーサ、側壁絶縁膜）ＳＷが形成される。図４７のサイドウォールスペーサＳＷと図３９のサイドウォールスペーサＳＷとの相違点は、図３９のサイドウォールスペーサＳＷは、ゲート電極ＧＥの側壁上に残存する絶縁膜３１，６，７からなるのに対して、図４７のサイドウォールスペーサＳＷは、ゲート電極ＧＥの側壁上に残存する絶縁膜３１，６ａ，６ｂ，７からなることである。サイドウォールスペーサＳＷを形成した後は、上記ステップＳ１１およびそれ以降の工程（すなわち上記図１８〜図２１の工程）が、ここではその図示および説明は省略する。
【０１７８】
なお、第３の変形例として、ステップＳ１０のサイドウォールスペーサＳＷ形成工程において、ステップＳ１０ｅの後に、ステップＳ１０ｆ及びステップＳ１０ｇを２回繰り返してから（すなわちステップＳ１０ｆ１，Ｓ１０ｇ１，Ｓ１０ｆ２，Ｓ１０ｇ２を順に行ってから）、ステップ１０ｈ及びステップＳ１０ｉを行う場合について説明したが、ステップＳ１０ｆ及びステップＳ１０ｇの繰り返しの数は３回以上とすることもできる。ステップＳ１０ｆおよびステップＳ１０ｇの繰り返しの数が２回であれば、サイドウォールスペーサＳＷは、２つ（２層）の絶縁膜６（すなわち絶縁膜６ａおよび絶縁膜６ｂ）と１つ（１層）の絶縁膜７とにより形成されるが、ステップＳ１０ｆおよびステップＳ１０ｇの繰り返しの数が３回であれば、サイドウォールスペーサＳＷは、３つ（３層）の絶縁膜６と１つ（１層）の絶縁膜７とにより形成される。ステップＳ１０ｆおよびステップＳ１０ｇの繰り返しの数がｎ回であれば、サイドウォールスペーサＳＷは、ｎ枚（ｎ層）の絶縁膜６と１つ（１層）の絶縁膜７とにより形成される。
【０１７９】
ステップＳ１０のサイドウォールスペーサＳＷ形成工程において、上述した第３の変形例のように、ステップＳ１０ｅの後に、ステップＳ１０ｆおよびステップＳ１０ｇを複数回繰り返してから、ステップ１０ｈおよびステップＳ１０ｉを行なった場合にも、上述した本実施の形態と同様の効果を得ることができる。但し、ステップＳ１０のサイドウォールスペーサＳＷ形成工程において、上述した本実施の形態（図３４）のように、ステップＳ１０ｅの後に、ステップＳ１０ｆおよびステップＳ１０ｇを１回行った後で、ステップＳ１０ｈおよびステップＳ１０ｉを行った場合には、製造工程数を低減することができるため、半導体装置の製造時間を短縮でき、また、半導体装置の製造コストを低減することができる。一方、ステップＳ１０のサイドウォールスペーサＳＷ形成工程において、上述した第３の変形例のように、ステップＳ１０ｅの後に、ステップＳ１０ｆ及びステップＳ１０ｇを複数回繰り返してから、ステップ１０ｈ及びステップＳ１０ｉを行なった場合には、製造工程数は増加するが、サイドウォールスペーサＳＷ形成用の各絶縁膜（絶縁膜６ａ，６ｂ，７）の形成膜厚を薄くすることができる分、オーバーエッチング量を低減しやすくなる。
【０１８０】
また、本実施の形態においても、上記実施の形態１の第２の変形例と同様の変形例を適用することができる。以下では、上記実施の形態１の第２の変形例に相当する本実施の形態２の変形例を、第４の変形例と称することとする。
【０１８１】
図４８は、第４の変形例における半導体装置の製造工程の一部を示す製造プロセスフロー図である。図４８では、ステップＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５，Ｓ６，Ｓ７，Ｓ８，Ｓ９，Ｓ１１，Ｓ１２，Ｓ１３については図示を省略している。
【０１８２】
第４の変形例の製造工程でも、上記第２の変形例と同様のステップＳ２１を行う。すなわち、第４の変形例では、ステップＳ７の側壁絶縁膜５ａ形成工程後で、ステップＳ１０のサイドウォールスペーサＳＷ形成工程前（すなわちステップＳ１０ｅの絶縁膜３１形成工程の前）に、上記第２の変形例と同様のステップＳ２１の寸法Ｗ２を測定する工程を行う。寸法Ｗ２については、上記第２の変形例と同様であり、寸法Ｗ２の測定法についても、上記第２の変形例と同様であるので、ここではその繰り返しの説明は省略する。また、ステップＳ７の側壁絶縁膜５ａ形成工程を行なわない場合には、ステップＳ６のゲート電極ＧＥ形成工程後で、ステップＳ１０のサイドウォールスペーサＳＷ形成工程前に、ステップＳ２１の寸法Ｗ２測定工程を行えばよい。
【０１８３】
そして、第４の変形例の製造工程では、ステップＳ１０ｇの絶縁膜６のエッチング工程を行った後で、ステップＳ１０ｈの絶縁膜７形成工程を行う前に、上記第２の変形例と同様のステップＳ２２の寸法Ｗ３を測定する工程を行う。寸法Ｗ２の測定法については、上記第２の変形例と同様であるので、ここではその繰り返しの説明は省略する。
【０１８４】
ここで、上記図３７にも示されるように、寸法Ｗ３は、ゲート電極ＧＥの一方の側壁上に残存する絶縁膜６の側面（ゲート電極ＧＥに接している側とは反対側の側面）から、そのゲート電極ＧＥの他方の側壁上に残存する絶縁膜６の側面（ゲート電極ＧＥに接している側とは反対側の側面）までの距離（半導体基板１の主面に平行でかつゲート長方向に平行な方向の距離）である。すなわち、第４の変形例では、寸法Ｗ３は、上記寸法Ｗ２に、ゲート電極ＧＥの両側壁上に残存する絶縁膜３１，６の厚み（合計厚み）Ｗ５を加えた寸法（長さ）に対応している。つまり、Ｗ３＝Ｗ５＋Ｗ２＋Ｗ５が成り立つ。ここで、図３７にも示されるように、ゲート電極ＧＥの側壁上に残存する絶縁膜３１，６の厚みＷ５は、ゲート電極ＧＥの一方の側壁上に残存する絶縁膜３１，６の積層膜の厚みであり、ゲート電極ＧＥのゲート長方向に平行な方向での寸法（厚み）に対応している。
【０１８５】
従って、ステップＳ１０ｆを行った後にゲート電極ＧＥの側壁上に残存する絶縁膜３１，６の厚みＷ５は、Ｗ５＝（Ｗ３−Ｗ２）／２と表すことができる。すなわち、ステップＳ２１で寸法Ｗ２を測定し、ステップＳ２２で寸法Ｗ３を測定することで、この寸法Ｗ２，Ｗ３の値から、ゲート電極ＧＥの側壁上に残存する絶縁膜３１，６の厚みＷ５を算出することができる。
【０１８６】
第４の変形例の製造工程では、ステップＳ２２で寸法Ｗ３を測定した後、得られた寸法Ｗ２，Ｗ３（の値）に基づいて、ステップＳ１０ｉで形成する絶縁膜７の膜厚（形成膜厚）Ｔ２を決定し、この決定された膜厚Ｔ２で絶縁膜７が成膜されるように、ステップＳ１０ｉの絶縁膜７形成工程を行う。つまり、ステップＳ２１，Ｓ２２で寸法Ｗ２，Ｗ３を測定することで、ゲート電極ＧＥの側壁上に残存する絶縁膜６の厚みＷ４を間接的に調べ、この厚みＷ４に応じて、ステップＳ１０ｃにおける絶縁膜７の形成膜厚Ｔ２を制御（調整）する。具体的には、ゲート電極ＧＥの側壁上に残存する絶縁膜３１，６の厚みＷ５が予定厚み（厚みＷ５の値として当初予定していた基準となる厚み）よりも厚い場合には、その分、ステップＳ１０ｉにおける絶縁膜７の形成膜厚Ｔ２を薄くし、ゲート電極ＧＥの側壁上に残存する絶縁膜３１，６の厚みＷ５が予定厚みよりも薄い場合には、その分、ステップＳ１０ｉにおける絶縁膜７の形成膜厚Ｔ２を厚くする。これにより、サイドウォールスペーサＳＷの幅Ｗ１が所定の値となるように制御して、サイドウォールスペーサＳＷを形成することができる。
【０１８７】
第４の変形例では、ゲート電極ＧＥの側壁上に残存する絶縁膜３１，６の厚みＷ５が変動したとしても、厚みＷ５に応じて絶縁膜７の形成膜厚Ｔ２を調整し、それによってサイドウォールスペーサＳＷの幅Ｗ１を制御することができるため、サイドウォールスペーサＳＷの幅Ｗ１が変動するのを抑制または防止することができる。
【０１８８】
また、上記第３の変形例に第４の変形例を適用することもでき、この場合、ステップＳ２２は、上記ステップＳ１０ｇ２の後で、上記ステップＳ１０ｈの前に行うことが好ましい。
【０１８９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１９０】
本発明は、半導体装置の製造技術に適用して有効である。
【符号の説明】
【０１９１】
１，１０１ 半導体基板
２，１０２ 素子分離領域
２ａ 溝
３，１０３ ゲート絶縁膜
４ シリコン膜
５ 絶縁膜
５ａ，１０５ａ 側壁絶縁膜
６，６ａ，６ｂ，７，３１，１０６ 絶縁膜
１１ 金属シリサイド層
１２ 絶縁膜
１３ コンタクトホール
１４ プラグ
１５ 絶縁膜
ＥＸ，ＥＸ１０１ エクステンション領域
ＧＥ，ＧＥ１０１ ゲート電極
ＨＡ，ＨＡ１０１ ハロー領域
ＩＭ１，ＩＭ２，ＩＭ３ イオン注入
Ｍ１ 配線
ＰＷ，ＰＷ１０１ ｐ型ウエル
Ｑｎ，Ｑｎ１０１ ｎチャネル型ＭＩＳＦＥＴ
ＳＤ，ＳＤ１０１ ソース・ドレイン領域
ＳＷ，ＳＷ１０１ サイドウォールスペーサ
ＳＷａ，ＳＷ１０１ａ ショルダー部
Ｔ０，Ｔ１，Ｔ２，Ｔ３，Ｔ１０１ 形成膜厚
Ｗ１ 幅
Ｗ２，Ｗ３ 寸法
Ｗ４，Ｗ５ 厚み
【特許請求の範囲】
【請求項１】
ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上に前記ＭＩＳＦＥＴのゲート電極をゲート絶縁膜を介して形成する工程、
（ｃ）前記（ｂ）工程後、イオン注入により、前記半導体基板に第１半導体領域を形成する工程、
（ｄ）前記（ｃ）工程後、前記ゲート電極の側壁上にサイドウォールスペーサを形成する工程、
（ｅ）前記（ｄ）工程後、イオン注入により、前記半導体基板に第２半導体領域を形成する工程、
を有し、
前記第１半導体領域と前記第２半導体領域とは同じ導電型で、かつ、前記第２半導体領域は前記第１半導体領域よりも高不純物濃度であり、
前記第１半導体領域および前記第２半導体領域により、前記ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域が形成され、
前記（ｄ）工程は、
（ｄ１）前記半導体基板上に、前記ゲート電極を覆うように、第１絶縁膜を形成する工程、
（ｄ２）前記（ｄ１）工程後、前記第１絶縁膜を異方性エッチングする工程、
（ｄ３）前記（ｄ２）工程後、前記半導体基板上に、前記ゲート電極を覆うように、第２絶縁膜を形成する工程、
（ｄ４）前記（ｄ３）工程後、前記第２絶縁膜を異方性エッチングする工程、
を含み、
前記サイドウォールスペーサは、前記（ｄ４）工程後に前記ゲート電極の側壁上に残存する前記第１および第２絶縁膜により形成され、
前記（ｄ２）工程では、前記第１絶縁膜をアンダーエッチングまたはジャストエッチングし、
前記（ｄ４）工程では、前記第２絶縁膜をオーバーエッチングして、前記ゲート電極および前記サイドウォールスペーサで覆われていない部分の前記半導体基板を露出させることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記ゲート電極をマスクとして前記半導体基板に不純物をイオン注入することにより、前記第１半導体領域を形成し、
前記（ｅ）工程では、前記ゲート電極および前記サイドウォールスペーサをマスクとして前記半導体基板に不純物をイオン注入することにより、前記第２半導体領域を形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記（ｄ３）工程で形成された前記第２絶縁膜の厚みは、前記（ｄ１）工程で形成された前記第１絶縁膜の厚みよりも薄いことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記第１絶縁膜と前記第２絶縁膜とは、同じ材料からなることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記第１絶縁膜と前記第２絶縁膜とは、窒化シリコンからなることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程後で前記（ｄ）工程前に、
（ｂ１）前記ゲート電極のゲート長方向の第１の寸法を測定する工程、
を有し、
前記（ｄ２）工程後で前記（ｄ３）工程前に、
（ｄ５）前記ゲート電極の一方の側壁上に残存する前記第１絶縁膜の側面から前記ゲート電極の他方の側壁上に残存する前記第１絶縁膜の側面までの第２の寸法を測定する工程、
を有し、
前記（ｂ１）工程で測定した前記第１の寸法と、前記（ｄ５）で測定した前記第２の寸法とに基づいて、前記（ｄ３）工程で形成する前記第２絶縁膜の膜厚を決定することを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記（ｄ１）工程および前記（ｄ２）工程を複数回繰り返した後に、前記（ｄ３）工程および前記（ｄ４）工程を行い、
前記サイドウォールスペーサは、前記（ｄ４）工程後に前記ゲート電極の側壁上に残存する複数の前記第１絶縁膜と前記第２絶縁膜とにより形成されることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程後で前記（ｃ）工程前に、
（ｂ２）前記ゲート電極の側壁上に側壁絶縁膜を形成する工程、
を更に有し、
前記（ｄ）工程では、前記ゲート電極の側壁上に、前記側壁絶縁膜を介して、前記サイドウォールスペーサを形成することを特徴とする半導体装置の製造方法。
【請求項９】
ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上に前記ＭＩＳＦＥＴのゲート電極をゲート絶縁膜を介して形成する工程、
（ｃ）前記（ｂ）工程後、イオン注入により、前記半導体基板に第１半導体領域を形成する工程、
（ｄ）前記（ｃ）工程後、前記ゲート電極の側壁上にサイドウォールスペーサを形成する工程、
（ｅ）前記（ｄ）工程後、イオン注入により、前記半導体基板に第２半導体領域を形成する工程、
を有し、
前記第１半導体領域と前記第２半導体領域とは同じ導電型で、かつ、前記第２半導体領域は前記第１半導体領域よりも高不純物濃度であり、
前記第１半導体領域および前記第２半導体領域により、前記ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域が形成され、
前記（ｄ）工程は、
（ｄ１）前記半導体基板上に、前記ゲート電極を覆うように、第３絶縁膜を形成する工程、
（ｄ２）前記第３絶縁膜上に第１絶縁膜を形成する工程、
（ｄ３）前記（ｄ２）工程後、前記第３絶縁膜をエッチングストッパとして、前記第１絶縁膜を異方性エッチングする工程、
（ｄ４）前記（ｄ２）工程後、前記１絶縁膜上に第２絶縁膜を形成する工程、
（ｄ５）前記（ｄ４）工程後、前記第２絶縁膜および前記第３絶縁膜を異方性エッチングする工程、
を含み、
前記サイドウォールスペーサは、前記（ｄ５）工程後に前記ゲート電極の側壁上に残存する前記第３絶縁膜、前記第１絶縁膜および前記第２絶縁膜により形成され、
前記（ｄ５）工程では、前記ゲート電極および前記サイドウォールスペーサで覆われていない部分の前記半導体基板を露出させることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記ゲート電極をマスクとして前記半導体基板に不純物をイオン注入することにより、前記第１半導体領域を形成し、
前記（ｅ）工程では、前記ゲート電極および前記サイドウォールスペーサをマスクとして前記半導体基板に不純物をイオン注入することにより、前記第２半導体領域を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｄ３）工程では、前記第１絶縁膜のエッチング終点を検出することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｄ３）工程では、前記第１絶縁膜のエッチング終点を検出した後、前記半導体基板が露出する前にエッチングを終了することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記（ｄ５）工程では、前記第２絶縁膜のエッチング終点を検出することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｄ５）工程では、前記第１絶縁膜のエッチング終点を検出した後、前記第３絶縁膜をエッチングして前記ゲート電極および前記サイドウォールスペーサで覆われていない部分の前記半導体基板が露出した後にエッチングを終了することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記第１絶縁膜と前記第３絶縁膜とは互いに異なる材料からなり、
前記第２絶縁膜と前記第３絶縁膜とは互いに異なる材料からなることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記（ｄ１）工程で形成された前記第３絶縁膜の厚みは、前記（ｄ２）工程で形成された前記第１絶縁膜の厚み、および前記（ｄ４）工程で形成された前記第２絶縁膜の厚みよりも薄いことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記（ｄ３）工程における前記第１絶縁膜のエッチング終点を検出した後のエッチング継続時間は、前記（ｄ５）工程における前記第２絶縁膜のエッチング終点を検出した後のエッチング継続時間よりも短いことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記第３絶縁膜は酸化シリコンからなり、
前記第１絶縁膜および前記第２絶縁膜は、窒化シリコンからなることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項９記載の半導体装置の製造方法において、
前記（ｂ）工程後で前記（ｄ）工程前に、
（ｂ１）前記ゲート電極のゲート長方向の第１の寸法を測定する工程、
を有し、
前記（ｄ３）工程後で前記（ｄ４）工程前に、
（ｄ６）前記ゲート電極の一方の側壁上に残存する前記第１絶縁膜の側面から前記ゲート電極の他方の側壁上に残存する前記第１絶縁膜の側面までの第２の寸法を測定する工程、
を有し、
前記（ｂ１）工程で測定した前記第１の寸法と、前記（ｄ６）で測定した前記第２の寸法とに基づいて、前記（ｄ４）工程で形成する前記第２絶縁膜の膜厚を決定することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項９記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記（ｄ２）工程および前記（ｄ３）工程を複数回繰り返した後に、前記（ｄ４）工程および前記（ｄ５）工程を行い、
前記サイドウォールスペーサは、前記（ｄ５）工程後に前記ゲート電極の側壁上に残存する前記第３絶縁膜、複数の前記第１絶縁膜、および前記第２絶縁膜により形成されることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項９記載の半導体装置の製造方法において、
前記（ｂ）工程後で前記（ｃ）工程前に、
（ｂ２）前記ゲート電極の側壁上に側壁絶縁膜を形成する工程、
を更に有し、
前記（ｄ）工程では、前記ゲート電極の側壁上に、前記側壁絶縁膜を介して、前記サイドウォールスペーサを形成することを特徴とする半導体装置の製造方法。
【請求項１】
ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上に前記ＭＩＳＦＥＴのゲート電極をゲート絶縁膜を介して形成する工程、
（ｃ）前記（ｂ）工程後、イオン注入により、前記半導体基板に第１半導体領域を形成する工程、
（ｄ）前記（ｃ）工程後、前記ゲート電極の側壁上にサイドウォールスペーサを形成する工程、
（ｅ）前記（ｄ）工程後、イオン注入により、前記半導体基板に第２半導体領域を形成する工程、
を有し、
前記第１半導体領域と前記第２半導体領域とは同じ導電型で、かつ、前記第２半導体領域は前記第１半導体領域よりも高不純物濃度であり、
前記第１半導体領域および前記第２半導体領域により、前記ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域が形成され、
前記（ｄ）工程は、
（ｄ１）前記半導体基板上に、前記ゲート電極を覆うように、第１絶縁膜を形成する工程、
（ｄ２）前記（ｄ１）工程後、前記第１絶縁膜を異方性エッチングする工程、
（ｄ３）前記（ｄ２）工程後、前記半導体基板上に、前記ゲート電極を覆うように、第２絶縁膜を形成する工程、
（ｄ４）前記（ｄ３）工程後、前記第２絶縁膜を異方性エッチングする工程、
を含み、
前記サイドウォールスペーサは、前記（ｄ４）工程後に前記ゲート電極の側壁上に残存する前記第１および第２絶縁膜により形成され、
前記（ｄ２）工程では、前記第１絶縁膜をアンダーエッチングまたはジャストエッチングし、
前記（ｄ４）工程では、前記第２絶縁膜をオーバーエッチングして、前記ゲート電極および前記サイドウォールスペーサで覆われていない部分の前記半導体基板を露出させることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記ゲート電極をマスクとして前記半導体基板に不純物をイオン注入することにより、前記第１半導体領域を形成し、
前記（ｅ）工程では、前記ゲート電極および前記サイドウォールスペーサをマスクとして前記半導体基板に不純物をイオン注入することにより、前記第２半導体領域を形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記（ｄ３）工程で形成された前記第２絶縁膜の厚みは、前記（ｄ１）工程で形成された前記第１絶縁膜の厚みよりも薄いことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記第１絶縁膜と前記第２絶縁膜とは、同じ材料からなることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記第１絶縁膜と前記第２絶縁膜とは、窒化シリコンからなることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程後で前記（ｄ）工程前に、
（ｂ１）前記ゲート電極のゲート長方向の第１の寸法を測定する工程、
を有し、
前記（ｄ２）工程後で前記（ｄ３）工程前に、
（ｄ５）前記ゲート電極の一方の側壁上に残存する前記第１絶縁膜の側面から前記ゲート電極の他方の側壁上に残存する前記第１絶縁膜の側面までの第２の寸法を測定する工程、
を有し、
前記（ｂ１）工程で測定した前記第１の寸法と、前記（ｄ５）で測定した前記第２の寸法とに基づいて、前記（ｄ３）工程で形成する前記第２絶縁膜の膜厚を決定することを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記（ｄ１）工程および前記（ｄ２）工程を複数回繰り返した後に、前記（ｄ３）工程および前記（ｄ４）工程を行い、
前記サイドウォールスペーサは、前記（ｄ４）工程後に前記ゲート電極の側壁上に残存する複数の前記第１絶縁膜と前記第２絶縁膜とにより形成されることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程後で前記（ｃ）工程前に、
（ｂ２）前記ゲート電極の側壁上に側壁絶縁膜を形成する工程、
を更に有し、
前記（ｄ）工程では、前記ゲート電極の側壁上に、前記側壁絶縁膜を介して、前記サイドウォールスペーサを形成することを特徴とする半導体装置の製造方法。
【請求項９】
ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上に前記ＭＩＳＦＥＴのゲート電極をゲート絶縁膜を介して形成する工程、
（ｃ）前記（ｂ）工程後、イオン注入により、前記半導体基板に第１半導体領域を形成する工程、
（ｄ）前記（ｃ）工程後、前記ゲート電極の側壁上にサイドウォールスペーサを形成する工程、
（ｅ）前記（ｄ）工程後、イオン注入により、前記半導体基板に第２半導体領域を形成する工程、
を有し、
前記第１半導体領域と前記第２半導体領域とは同じ導電型で、かつ、前記第２半導体領域は前記第１半導体領域よりも高不純物濃度であり、
前記第１半導体領域および前記第２半導体領域により、前記ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域が形成され、
前記（ｄ）工程は、
（ｄ１）前記半導体基板上に、前記ゲート電極を覆うように、第３絶縁膜を形成する工程、
（ｄ２）前記第３絶縁膜上に第１絶縁膜を形成する工程、
（ｄ３）前記（ｄ２）工程後、前記第３絶縁膜をエッチングストッパとして、前記第１絶縁膜を異方性エッチングする工程、
（ｄ４）前記（ｄ２）工程後、前記１絶縁膜上に第２絶縁膜を形成する工程、
（ｄ５）前記（ｄ４）工程後、前記第２絶縁膜および前記第３絶縁膜を異方性エッチングする工程、
を含み、
前記サイドウォールスペーサは、前記（ｄ５）工程後に前記ゲート電極の側壁上に残存する前記第３絶縁膜、前記第１絶縁膜および前記第２絶縁膜により形成され、
前記（ｄ５）工程では、前記ゲート電極および前記サイドウォールスペーサで覆われていない部分の前記半導体基板を露出させることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記ゲート電極をマスクとして前記半導体基板に不純物をイオン注入することにより、前記第１半導体領域を形成し、
前記（ｅ）工程では、前記ゲート電極および前記サイドウォールスペーサをマスクとして前記半導体基板に不純物をイオン注入することにより、前記第２半導体領域を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｄ３）工程では、前記第１絶縁膜のエッチング終点を検出することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｄ３）工程では、前記第１絶縁膜のエッチング終点を検出した後、前記半導体基板が露出する前にエッチングを終了することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記（ｄ５）工程では、前記第２絶縁膜のエッチング終点を検出することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記（ｄ５）工程では、前記第１絶縁膜のエッチング終点を検出した後、前記第３絶縁膜をエッチングして前記ゲート電極および前記サイドウォールスペーサで覆われていない部分の前記半導体基板が露出した後にエッチングを終了することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記第１絶縁膜と前記第３絶縁膜とは互いに異なる材料からなり、
前記第２絶縁膜と前記第３絶縁膜とは互いに異なる材料からなることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、
前記（ｄ１）工程で形成された前記第３絶縁膜の厚みは、前記（ｄ２）工程で形成された前記第１絶縁膜の厚み、および前記（ｄ４）工程で形成された前記第２絶縁膜の厚みよりも薄いことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記（ｄ３）工程における前記第１絶縁膜のエッチング終点を検出した後のエッチング継続時間は、前記（ｄ５）工程における前記第２絶縁膜のエッチング終点を検出した後のエッチング継続時間よりも短いことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法において、
前記第３絶縁膜は酸化シリコンからなり、
前記第１絶縁膜および前記第２絶縁膜は、窒化シリコンからなることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項９記載の半導体装置の製造方法において、
前記（ｂ）工程後で前記（ｄ）工程前に、
（ｂ１）前記ゲート電極のゲート長方向の第１の寸法を測定する工程、
を有し、
前記（ｄ３）工程後で前記（ｄ４）工程前に、
（ｄ６）前記ゲート電極の一方の側壁上に残存する前記第１絶縁膜の側面から前記ゲート電極の他方の側壁上に残存する前記第１絶縁膜の側面までの第２の寸法を測定する工程、
を有し、
前記（ｂ１）工程で測定した前記第１の寸法と、前記（ｄ６）で測定した前記第２の寸法とに基づいて、前記（ｄ４）工程で形成する前記第２絶縁膜の膜厚を決定することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項９記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記（ｄ２）工程および前記（ｄ３）工程を複数回繰り返した後に、前記（ｄ４）工程および前記（ｄ５）工程を行い、
前記サイドウォールスペーサは、前記（ｄ５）工程後に前記ゲート電極の側壁上に残存する前記第３絶縁膜、複数の前記第１絶縁膜、および前記第２絶縁膜により形成されることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項９記載の半導体装置の製造方法において、
前記（ｂ）工程後で前記（ｃ）工程前に、
（ｂ２）前記ゲート電極の側壁上に側壁絶縁膜を形成する工程、
を更に有し、
前記（ｄ）工程では、前記ゲート電極の側壁上に、前記側壁絶縁膜を介して、前記サイドウォールスペーサを形成することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【公開番号】特開２０１２−４９３５０（Ｐ２０１２−４９３５０Ａ）
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願番号】特願２０１０−１９０４９９（Ｐ２０１０−１９０４９９）
【出願日】平成２２年８月２７日（２０１０．８．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願日】平成２２年８月２７日（２０１０．８．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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