半導体装置の製造方法
【課題】半導体装置の特性を劣化させることなく、浅い接合の半導体装置を提供する。
【解決手段】まず、半導体基板上に、ゲート絶縁膜を形成する（ｓ１００）。次いで、ゲート絶縁膜上にゲート電極を形成する（ｓ２００）。次いで、ゲート電極を形成する工程（ｓ２００）の後、第一アニール工程を行う（ｓ３００）。次いで、第一アニール工程（ｓ３００）の後、ゲート電極の両側における半導体基板に、ポケット領域およびエクステンション領域を構成する不純物注入を行う（ｓ４００）。その不純物注入を行う工程（ｓ４００）の後、第二アニール工程として、最高アニール温度が１０００℃以上で、アニール時間が１００ミリ秒以下であるアニールを行う（ｓ７００）。
【解決手段】まず、半導体基板上に、ゲート絶縁膜を形成する（ｓ１００）。次いで、ゲート絶縁膜上にゲート電極を形成する（ｓ２００）。次いで、ゲート電極を形成する工程（ｓ２００）の後、第一アニール工程を行う（ｓ３００）。次いで、第一アニール工程（ｓ３００）の後、ゲート電極の両側における半導体基板に、ポケット領域およびエクステンション領域を構成する不純物注入を行う（ｓ４００）。その不純物注入を行う工程（ｓ４００）の後、第二アニール工程として、最高アニール温度が１０００℃以上で、アニール時間が１００ミリ秒以下であるアニールを行う（ｓ７００）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高密度化に伴い、そのエクステンション領域において、より浅く、より低抵抗な接合が要求されている。このため、エクステンション領域の不純物を活性化する処理として、高温かつ短時間でのアニールが必要とされており、ミリ秒アニールと呼ばれる活性化技術が期待されている。ミリ秒アニールとは、フラッシュランプやレーザーにより、ミリ秒単位のパルス幅を有する光をシリコン基板表面に照射することで、１０００℃以上に加熱するアニール技術のことである。
【０００３】
しかし、上記したミリ秒アニールを行うだけでは、キャリアの移動度やＢＴＩ（Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）寿命が低下するという問題が生じてしまう。
【０００４】
係る問題を改善する方法として、例えば、非特許文献１に記載の技術が挙げられる。非特許文献１では、フラッシュランプアニール後に回復アニール（非特許文献１におけるＰＭＡ：Ｐｏｓｔ−Ｍｅｔａｌｉｚａｔｉｏｎ Ａｎｎｅａｌ）を行うことにより、移動度を回復させることができると記載されている。これは、ゲート絶縁膜とチャネル間における界面準位の減少によるものであるとされている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ｐ．Ｋａｌｒａ他、"Ｉｍｐａｃｔ ｏｆ Ｆｌａｓｈ Ａｎｎｅａｌｉｎｇ ｏｎ Ｐｅｒｆｏｒｍａｎｃｅ ａｎｄ Ｒｅｌｉａｂｉｌｉｔｙ ｏｆ Ｈｉｇｈ−ｋ／Ｍｅｔａｌ−Ｇａｔｅ ＭＯＳＦＥＴｓ ｆｏｒ ｓｕｂ−４５ｎｍＣＭＯＳ",ＩＥＤＭ，ｐ３５３〜３５６，２００７
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、非特許文献１に記載の方法では、ミリ秒アニール後の回復アニールが高温かつ長時間になる程、上記した移動度の回復に効果的だが、一方で、エクステンション領域における不純物を拡散させてしまう。したがって、この方法では、浅い接合を形成することが困難である。
【課題を解決するための手段】
【０００７】
本発明によれば、
半導体基板上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極を形成する工程の後、アニールを行う第一アニール工程と、
前記第一アニール工程の後、前記ゲート電極の両側における前記半導体基板に、ポケット領域およびエクステンション領域を構成する不純物注入を行う工程と、
前記不純物注入を行う工程の後、最高アニール温度が１０００℃以上で、アニール時間が１００ミリ秒以下であるアニールを行う第二アニール工程と、
を備える半導体装置の製造方法、が提供される。
【０００８】
本発明によれば、ゲート電極を形成する工程の後、かつ、ポケット領域およびエクステンション領域を構成する不純物注入を行う工程の前において、第一アニール工程を行う。これにより、メタルゲート成膜時やゲートエッチング時のプロセスダメージによって発生した界面準位を減少させることが出来る。さらに、ポケット領域およびエクステンション領域を構成する不純物注入を行う工程の後、第二アニール工程として最高アニール温度が１０００℃以上で、アニール時間が１００ミリ秒以下であるアニールを行う。これにより、熱負荷を少なくすることができ、不純物を拡散させることなく、不純物を活性化することが出来る。以上のように、半導体装置の特性を劣化させることなく、浅い接合の半導体装置を提供することができる。
【発明の効果】
【０００９】
本発明によれば、半導体装置の特性を劣化させることなく、浅い接合の半導体装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本実施形態の半導体装置の構成を示す断面図である。
【図２】第一の実施形態の半導体装置の製造方法を説明するためのフローチャートである。
【図３】第一の実施形態の半導体装置の製造方法を説明するための断面図である。
【図４】第一の実施形態の半導体装置の製造方法を説明するための断面図である。
【図５】第一の実施形態の効果を説明するための図である。
【図６】第一の実施形態の効果を説明するための図である。
【図７】第二の実施形態の半導体装置の製造方法を説明するための図である。
【図８】第二の実施形態の効果を説明するための図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１２】
（第一の実施形態）
図１は、本実施形態の半導体装置の構成を示す断面図である。この半導体装置は、半導体基板１００と、半導体基板１００に形成されたｎ型、ｐ型の電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を備える。これ以降、ｎ型電界効果トランジスタをｎＦＥＴ、ｐ型電界効果トランジスタをｐＦＥＴと表記する。
【００１３】
図１のように、ｎＦＥＴおよびｐＦＥＴは、半導体基板１００の表面近傍に設けられた一対のソース・ドレイン領域（ｎＦＥＴにおける７２及び７４、ｐＦＥＴにおける７６及び７８）と、エクステンション領域５２、５４と、ポケット領域６２、６４と、これらの間に形成されたチャネル領域（非図示）と、チャネル領域（非図示）上に設けられたゲート絶縁膜１０と、ゲート絶縁膜１０上に形成されたメタルゲート２２、２４と、ポリシリコン３２、３４を含むゲート電極と、ゲート電極の両側壁に形成されたサイドウォール４２、４４と、を有する。また、ｎＦＥＴおよびｐＦＥＴは、それぞれ素子分離領域８０によって分離されている。
【００１４】
ｎＦＥＴとｐＦＥＴ上の配線構造は、特に限定されるものではないが、たとえば、図１のように、ダマシン法による多層配線構造とすることができる。ここでは、ｎＦＥＴとｐＦＥＴ上には、層間絶縁膜２００が形成されている。この層間絶縁膜２００には、溝またはヴィア（非図示）が形成され、コンタクト３００、配線４００、バリアメタル４２０が形成されている。上記したｎＦＥＴとｐＦＥＴは、それぞれコンタクト３００により、上層の配線４００とバリアメタル４２０を介して接続されている。この配線構造の形成方法については公知の方法を用いることが出来、以下においては、その説明を省略する。
【００１５】
次に、図２〜４を用いて、図１に示した半導体装置の製造方法を説明する。なお、図２は、第一の実施形態の半導体装置の製造方法を説明するためのフローチャートであり、図３、４は、第一の実施形態の半導体装置の製造方法を説明するための断面図である。この半導体装置の製造方法は、以下のとおりである。まず、半導体基板１００上に、ゲート絶縁膜１０を形成する（ｓ１００）。次いで、ゲート絶縁膜１０上にゲート電極（ｎＦＥＴにおけるメタルゲート２２及びポリシリコン３２、ｐＦＥＴにおけるメタルゲート２４及びポリシリコン３４）を形成する（ｓ２００）。次いで、ゲート電極（ｎＦＥＴにおけるメタルゲート２２及びポリシリコン３２、ｐＦＥＴにおけるメタルゲート２４及びポリシリコン３４）を形成する工程（ｓ２００）の後、第一アニール工程を行う（ｓ３００）。次いで、第一アニール工程（ｓ３００）の後、ゲート電極（ｎＦＥＴにおけるメタルゲート２２及びポリシリコン３２、ｐＦＥＴにおけるメタルゲート２４及びポリシリコン３４）の両側における半導体基板１００に、ポケット領域６２、６４およびエクステンション領域５２、５４を構成する不純物注入を行う（ｓ４００）。その不純物注入を行う工程（ｓ４００）の後、第二アニール工程として、最高アニール温度が１０００℃以上で、アニール時間が１００ミリ秒以下であるアニールを行う（ｓ７００）。以下、詳細に説明する。
【００１６】
図２のように、本実施形態における半導体装置の製造方法は、ゲート絶縁膜形成工程（ｓ１００）、ゲート電極形成工程（ｓ２００）、第一アニール工程（ｓ３００）、ポケット・エクステンション注入工程（ｓ４００）、サイドウォール形成工程（ｓ５００）、Ｄｅｅｐ ＳＤイオン注入工程（ｓ６００）、第二アニール工程（ｓ７００）、を備える。
【００１７】
まず、図３（ａ）のように、半導体基板１００に、素子分離領域８０を形成する。次いで、半導体基板１００上に、ゲート絶縁膜１０を形成する（ｓ１００）。ここで、半導体基板１００は、例えば、シリコン基板である。また、ゲート絶縁膜１０としては、例えば、ＳｉＯ２、ＳｉＯＮ、または、ＨｆＯ２、ＨｆＳｉＯｘ、ＨｆＡｌＯｘ、ＨｆＬａＯｘ、ＨｆＭｇＯｘ、ＨｆＹＯｘ、ＨｆＳｉＡｌＯｘ、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＭｇＯ２、Ａｌ２Ｏ３からなる第２群と、これら第２群の窒化物と、の中から選ばれた少なくとも一種を含む。また、ゲート絶縁膜１０は二層構造でもよい。具体的には、例えば、シリコン酸化膜を界面層（非図示）として、高誘電率を有するＨｆＳｉＯ膜を蒸着し、窒素雰囲気下で高温加熱処理を行うことにより、ＨｆＳｉＯＮを形成してもよい。
【００１８】
次いで、図３（ｂ）のように、ゲート絶縁膜１０上にゲート電極（ｎＦＥＴにおけるメタルゲート２２及びポリシリコン３２、ｐＦＥＴにおけるメタルゲート２４及びポリシリコン３４）を形成する（ｓ２００）。ここで、ゲート電極は、ポリＳｉ（後述、ポリシリコンと表記）、アモルファスＳｉ、Ｔａ、ＴａＳｉｘ、ＴａＣｘ、 Ｔｉ、ＴｉＳｉｘ、ＴｉＣｘ、Ｈｆ、ＨｆＳｉｘ、ＨｆＣｘ、Ｍｏ、ＭｏＳｉｘ、ＭｏＣｘ、ＴａＮｘ、Ｗ、ＷＳｉｘ、ＷＣｘ、Ｚｒ、ＺｒＳｉｘ、およびＺｒＣｘからなる第一群と、これら第一群の窒化物と、の中から選ばれた少なくとも一種を含む。ここでは、ゲート電極として、例えば、メタルゲート２２、２４上に、ポリシリコン３２、３４を形成することで、ＭＩＰＳ（Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）構造を形成する。メタルゲート２２、２４としては、それぞれｎＦＥＴ、ｐＦＥＴの閾値電圧に合わせて最適化された材料が用いられる。ここでは、ｐＦＥＴのメタルゲート２４を、ｎＦＥＴのメタルゲート２２よりも厚く形成する。具体的には、例えば、ｎＦＥＴにおけるメタルゲート２２としてＴｉＮ２ｎｍを、ｐＦＥＴにおけるメタルゲート２４としてＴｉＮ１０ｎｍを形成する。次いで、ゲート絶縁膜１０及びゲート電極（ｎＦＥＴにおけるメタルゲート２２及びポリシリコン３２、ｐＦＥＴにおけるメタルゲート２４及びポリシリコン３４）を選択的に除去して、所望の形状となるようにパターニングする。
【００１９】
次いで、図３（ｃ）のように、ゲート電極（ｎＦＥＴにおけるメタルゲート２２及びポリシリコン３２、ｐＦＥＴにおけるメタルゲート２４及びポリシリコン３４）を形成する工程（ｓ２００）の後、第一アニール工程を行う（ｓ３００）。第一アニール工程において、例えば、アニール温度を９００℃以上１１００℃以下で、アニール時間を１秒以上３０秒以下とする。これにより、ゲート電極形成工程（ｓ２００）におけるメタルゲート成膜時やゲートエッチング時のプロセスダメージによって発生した界面準位を減少させることが出来る。なお、ここでいう界面準位とは、ゲート絶縁膜とチャネルの界面に生じたトラップ準位のことである。
【００２０】
第一アニール工程におけるアニールは、例えば、スパイクアニール（ｓＲＴＡ：ｓｐｉｋｅ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）である。この第一アニール工程においては、高温、長時間でのアニールが可能だが、メタル／絶縁膜界面の形状を悪化させないため、上記したように、アニール温度を９００℃以上１１００℃以下で行うことが好ましい。
【００２１】
次いで、図４（ａ）のように、ポケット・エクステンション注入工程を行う（ｓ４００）。まず、ゲート絶縁膜１０およびゲート電極（ｎＦＥＴにおけるメタルゲート２２及びポリシリコン３２、ｐＦＥＴにおけるメタルゲート２４及びポリシリコン３４）をマスクとして、半導体基板１００に、ポケット領域６２、６４となる不純物を注入する。このとき、ｎＦＥＴのポケット領域６２には、例えば、ＢＦ２を注入し、ｐＦＥＴのポケット領域６４には、例えば、Ａｓを注入する。
【００２２】
次いで、同様に、ゲート絶縁膜１０およびゲート電極（ｎＦＥＴにおけるメタルゲート２２及びポリシリコン３２、ｐＦＥＴにおけるメタルゲート２４及びポリシリコン３４）をマスクとして、半導体基板１００に、エクステンション領域５２、５４となる不純物を注入する。このとき、ｎＦＥＴのエクステンション領域５２には、例えば、Ａｓを注入し、ｐＦＥＴのエクステンション領域５４には、例えば、Ｇｅ及びＢを注入する（以上、ｓ４００）。
【００２３】
次いで、図４（ｂ）のように、ゲート絶縁膜１０およびゲート電極（ｎＦＥＴにおけるメタルゲート２２及びポリシリコン３２、ｐＦＥＴにおけるメタルゲート２４及びポリシリコン３４）の両側にサイドウォール４２、４４を形成する（ｓ５００）。
【００２４】
次いで、図４（ｂ）のように、Ｄｅｅｐ ＳＤイオン注入工程を行う（ｓ６００）。この工程では、ゲート絶縁膜１０、ゲート電極（ｎＦＥＴにおけるメタルゲート２２及びポリシリコン３２、ｐＦＥＴにおけるメタルゲート２４及びポリシリコン３４）、およびサイドウォール４２、４４をマスクとして、半導体基板１００に、ソース領域７２、７６、及びドレイン領域７４、７８となる不純物を注入する。このとき、ｎＦＥＴのソース領域７２、ドレイン領域７４には、例えば、Ａｓを注入し、ｐＦＥＴのソース領域７６、ドレイン領域７８には、例えば、Ｂを注入する（以上、ｓ６００）。
【００２５】
次いで、図４（ｃ）のように、第二アニール工程として、いわゆるミリ秒アニールを適用し、最高アニール温度が１０００℃以上で、アニール時間が１００ミリ秒以下であるアニールを行う（ｓ７００）。このとき、第二アニール工程におけるアニールを、例えば、フラッシュランプまたはレーザーにより行う。具体的には、例えば、最高アニール温度が１１００℃で、アニール時間が０．８ミリ秒であるフラッシュランプアニール（ＦＬＡ）により行う。
【００２６】
以上の工程により、ｎＦＥＴおよびｐＦＥＴを得る。その後の配線構造の形成方法については、例えば、ダマシン法などが用いられ、本実施形態の半導体装置を得る。
【００２７】
次に、本実施形態の効果について説明する。以下、図５、６を用いて、本実施形態と比較例とを対比しながら、本実施形態の効果を詳細に説明する。
【００２８】
図５、６は、第一の実施形態の効果を説明するための図である。図５は、本実施形態の第一アニール工程として、１０００℃のスパイクアニールを行った試料（図５中「あり」）と行わなかった試料（図５中「なし」）のそれぞれのｎＦＥＴおよびｐＦＥＴにおける界面準位（Ｎｉｔ）を示している。なお、第一アニール工程以外の工程は、どちらも同じ工程を行っている。また、どちらの試料においても、第二アニール工程として、最高アニール温度が１１００℃で、アニール時間が０．８ミリ秒であるフラッシュランプアニール（ＦＬＡ）を行った。
【００２９】
図５のように、第一アニール工程を行ったもの（図５中「あり」）において、顕著にＮｉｔが減少していることがわかる。このように、第一アニール工程を行うことにより、メタルゲート成膜時やゲートエッチング時のプロセスダメージによって発生した界面準位を減少させることが出来る。
【００３０】
図６は、本実施形態の第一アニール工程かつ第二アニール工程を行った試料（図６のバツ）と、本実施形態の第一アニール工程を行わず、第二アニール工程のみを行った試料（図６の黒丸）と、比較例として、第一アニール工程を行わず、第二アニール工程としてｓＲＴＡを行った試料（図６の白抜き四角）について、半導体装置のゲート長さに対する閾値電圧（Ｖｔｈ）を示している。図６（ａ）はｎＦＥＴについて、図６（ｂ）はｐＦＥＴについて、Ｖｔｈのロールオフ特性を示している。なお、他の工程は、どの試料も同じ工程を行っている。また、本実施形態の二つの試料において、第二アニール工程として、最高アニール温度が１１００℃で、アニール時間が０．８ミリ秒であるＦＬＡを行った。
【００３１】
図６（ａ）、図６（ｂ）のように、比較例のｓＲＴＡのみを行った試料（図６の□）に比較して、本実施形態の二つの試料（図６の黒丸、バツ）は、どちらも良好なＶｔｈロールオフ特性を示している。また、本実施形態の第一アニール工程の有無による差がないことから、この第一アニール工程が半導体装置の特性に悪影響を及ぼすものでないこともわかる。仮にＦＬＡの後にさらに回復アニールを行う場合、不純物を拡散させてしまい、Ｖｔｈが低電圧側にシフトすると考えられる。
【００３２】
以上のように、本実施形態では、ポケット領域およびエクステンション領域を構成する不純物注入を行う工程の後、第二アニール工程として最高アニール温度が１０００℃以上で、アニール時間が１００ミリ秒以下であるアニールを行う。これにより、熱負荷を少なくすることができ、不純物を拡散させることなく、不純物を活性化することが出来る。以上のように、半導体装置の特性を劣化させることなく、浅い接合の半導体装置を提供することができる。
【００３３】
（第二の実施形態）
図７は、第二の実施形態の半導体装置の製造方法を説明するための図である。本実施形態は、第二アニール工程の詳細を除いて、第一の実施形態と同じである。
【００３４】
図７は、本実施形態における第二アニール工程（図２のｓ７００）のＦＬＡ強度波形を示している。図７（ａ）、図７（ｂ）のように、第二アニール工程における光照射時間を、例えば、５ミリ秒以上５０ミリ秒以下とすることが出来る。なお、図７中のいずれの波形を用いても、実際の半導体基板１００における最高アニール温度は１０００℃以上となっている。
【００３５】
図７（ａ）のように、第二の実施形態におけるＦＬＡ強度波形は、最高強度が第一の実施形態のＦＬＡ強度波形よりも低い。また、図７（ａ）の実線のように、例えば、ＦＬＡ強度の立ち上がりを急峻に上昇させ、最高強度以降において立ち上がり時よりも緩やかに下降させることが出来る。また、図７（ａ）の丸点線のように、ＦＬＡ強度の立ち上がりを緩やかに上昇させ、最高強度以降において立ち上がり時よりも急峻に下降させることが出来る。
【００３６】
また、図７（ａ）の四角形点線のように、例えば、一定の光強度で５ミリ秒以上５０ミリ秒以下の間保持することが出来る。ＦＬＡ強度波形としては、例えば、最高光強度で保持することで台形波形となる。
【００３７】
また、図７（ｂ）の点線のように、例えば、最高強度以降のいずれかのタイミングで、最高強度よりも低い一定の光強度で、５ミリ秒以上５０ミリ秒以下の間保持することが出来る。なお、「最高強度以降」とは、ＦＬＡ強度が最高強度に達した以降のことを意味する。ＦＬＡ強度波形としては、最高強度以降から、最高強度よりも低い一定の光強度で一定期間保持することで、最高強度からＴａｉｌを引いた波形となる。
【００３８】
図７（ｂ）の実線のように、例えば、上記した最高強度からＴａｉｌを引いた波形に加えて、最高強度前のいずれかのタイミングで、最高強度よりも低い一定の光強度で、５ミリ秒以上５０ミリ秒以下の間保持することが出来る。なお、「最高強度前」とは、ＦＬＡ強度が最高強度に達する前のことを意味する。すなわち、最高強度の前後において、最高強度よりも低い一定の光強度で保持させた波形となる。
【００３９】
次に、第二の実施形態の効果を説明する。図８は、第二の実施形態の効果を説明するための図である。
【００４０】
図８は、横軸に第二アニール工程のＦＬＡ波形を、縦軸にはそれぞれの界面準位密度（Ｎｉｔ）を示している。第二アニール工程のＦＬＡとして、０．８ミリ秒のＦＬＡ（第一の実施形態）、１０ミリ秒のＴａｉｌを有するＦＬＡ、１８ミリ秒のＴａｉｌを有するＦＬＡ（以上の二つは図７（ｂ）の実線：第二の実施形態）、および２０ミリ秒の一定期間においてＦＬＡ強度を保持する台形波形のＦＬＡ（図７（ａ）の四角形点線：第二の実施形態）を示している。なお、これらの例において、他の半導体装置の特性に劣化は見られなかった。
【００４１】
図８のように、第一の実施形態で示した０．８ミリ秒のＦＬＡでは、短時間で高温まで急峻に昇降温するため、Ｎｉｔが増加してしまう。
【００４２】
一方、図８のように、第二の実施形態を適用した三つのＦＬＡの例では、いずれもＮｉｔが減少している。ここでは、台形波形のＦＬＡが最もＮｉｔが低減された。
【００４３】
第二の実施形態のＦＬＡでは、上記したＴａｉｌを有するＦＬＡを適用することにより比較的緩やかな昇温処理となり、ＦＬＡ処理を起因とするＮｉｔの増加を抑制することが出来た。また、台形波形のＦＬＡでは急峻な波形をとらないため、ＦＬＡ処理に起因したＮｉｔの発生自体を抑制することが出来たと考えられる。
【００４４】
また、Ｎｉｔの発生原因としては、ポケット領域６２、６４への不純物注入の工程（図２のｓ４００）において発生したゲート絶縁膜１０へのダメージが考えられる。今回、第二の実施形態の三つのＦＬＡでは、いずれの処理においても光照射時間を第一の実施形態より長時間化することにより、短時間での過度の熱負荷を抑えつつ、半導体基板１００に与える総熱量を増加させた。これにより、ポケット領域６２、６４への不純物注入の工程（図２のｓ４００）において発生したゲート絶縁膜１０へのダメージを、第二の実施形態におけるＦＬＡによって回復させることが出来たと考えられる。
【００４５】
以上の第二の実施形態のように、第二アニール工程のＦＬＡ波形を調整することにより、半導体装置の特性を劣化させることなく、Ｎｉｔの増加を抑制することが出来る。
【００４６】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００４７】
１０ ゲート絶縁膜
２２ （ｎＦＥＴ）メタルゲート
２４ （ｐＦＥＴ）メタルゲート
３２ （ｎＦＥＴ）ポリシリコン
３４ （ｐＦＥＴ）ポリシリコン
４２ （ｎＦＥＴ）サイドウォール
４４ （ｐＦＥＴ）サイドウォール
５２ （ｎＦＥＴ）エクステンション領域
５４ （ｐＦＥＴ）エクステンション領域
６２ （ｎＦＥＴ）ポケット領域
６４ （ｐＦＥＴ）ポケット領域
７２ （ｎＦＥＴ）ソース領域
７４ （ｎＦＥＴ）ドレイン領域
７６ （ｐＦＥＴ）ソース領域
７８ （ｐＦＥＴ）ドレイン領域
８０ 素子分離領域
１００ 半導体基板
２００ 層間絶縁膜
３００ コンタクト
４００ 配線
４２０ バリアメタル
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高密度化に伴い、そのエクステンション領域において、より浅く、より低抵抗な接合が要求されている。このため、エクステンション領域の不純物を活性化する処理として、高温かつ短時間でのアニールが必要とされており、ミリ秒アニールと呼ばれる活性化技術が期待されている。ミリ秒アニールとは、フラッシュランプやレーザーにより、ミリ秒単位のパルス幅を有する光をシリコン基板表面に照射することで、１０００℃以上に加熱するアニール技術のことである。
【０００３】
しかし、上記したミリ秒アニールを行うだけでは、キャリアの移動度やＢＴＩ（Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｎｓｔａｂｉｌｉｔｙ）寿命が低下するという問題が生じてしまう。
【０００４】
係る問題を改善する方法として、例えば、非特許文献１に記載の技術が挙げられる。非特許文献１では、フラッシュランプアニール後に回復アニール（非特許文献１におけるＰＭＡ：Ｐｏｓｔ−Ｍｅｔａｌｉｚａｔｉｏｎ Ａｎｎｅａｌ）を行うことにより、移動度を回復させることができると記載されている。これは、ゲート絶縁膜とチャネル間における界面準位の減少によるものであるとされている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ｐ．Ｋａｌｒａ他、"Ｉｍｐａｃｔ ｏｆ Ｆｌａｓｈ Ａｎｎｅａｌｉｎｇ ｏｎ Ｐｅｒｆｏｒｍａｎｃｅ ａｎｄ Ｒｅｌｉａｂｉｌｉｔｙ ｏｆ Ｈｉｇｈ−ｋ／Ｍｅｔａｌ−Ｇａｔｅ ＭＯＳＦＥＴｓ ｆｏｒ ｓｕｂ−４５ｎｍＣＭＯＳ",ＩＥＤＭ，ｐ３５３〜３５６，２００７
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、非特許文献１に記載の方法では、ミリ秒アニール後の回復アニールが高温かつ長時間になる程、上記した移動度の回復に効果的だが、一方で、エクステンション領域における不純物を拡散させてしまう。したがって、この方法では、浅い接合を形成することが困難である。
【課題を解決するための手段】
【０００７】
本発明によれば、
半導体基板上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極を形成する工程の後、アニールを行う第一アニール工程と、
前記第一アニール工程の後、前記ゲート電極の両側における前記半導体基板に、ポケット領域およびエクステンション領域を構成する不純物注入を行う工程と、
前記不純物注入を行う工程の後、最高アニール温度が１０００℃以上で、アニール時間が１００ミリ秒以下であるアニールを行う第二アニール工程と、
を備える半導体装置の製造方法、が提供される。
【０００８】
本発明によれば、ゲート電極を形成する工程の後、かつ、ポケット領域およびエクステンション領域を構成する不純物注入を行う工程の前において、第一アニール工程を行う。これにより、メタルゲート成膜時やゲートエッチング時のプロセスダメージによって発生した界面準位を減少させることが出来る。さらに、ポケット領域およびエクステンション領域を構成する不純物注入を行う工程の後、第二アニール工程として最高アニール温度が１０００℃以上で、アニール時間が１００ミリ秒以下であるアニールを行う。これにより、熱負荷を少なくすることができ、不純物を拡散させることなく、不純物を活性化することが出来る。以上のように、半導体装置の特性を劣化させることなく、浅い接合の半導体装置を提供することができる。
【発明の効果】
【０００９】
本発明によれば、半導体装置の特性を劣化させることなく、浅い接合の半導体装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本実施形態の半導体装置の構成を示す断面図である。
【図２】第一の実施形態の半導体装置の製造方法を説明するためのフローチャートである。
【図３】第一の実施形態の半導体装置の製造方法を説明するための断面図である。
【図４】第一の実施形態の半導体装置の製造方法を説明するための断面図である。
【図５】第一の実施形態の効果を説明するための図である。
【図６】第一の実施形態の効果を説明するための図である。
【図７】第二の実施形態の半導体装置の製造方法を説明するための図である。
【図８】第二の実施形態の効果を説明するための図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１２】
（第一の実施形態）
図１は、本実施形態の半導体装置の構成を示す断面図である。この半導体装置は、半導体基板１００と、半導体基板１００に形成されたｎ型、ｐ型の電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を備える。これ以降、ｎ型電界効果トランジスタをｎＦＥＴ、ｐ型電界効果トランジスタをｐＦＥＴと表記する。
【００１３】
図１のように、ｎＦＥＴおよびｐＦＥＴは、半導体基板１００の表面近傍に設けられた一対のソース・ドレイン領域（ｎＦＥＴにおける７２及び７４、ｐＦＥＴにおける７６及び７８）と、エクステンション領域５２、５４と、ポケット領域６２、６４と、これらの間に形成されたチャネル領域（非図示）と、チャネル領域（非図示）上に設けられたゲート絶縁膜１０と、ゲート絶縁膜１０上に形成されたメタルゲート２２、２４と、ポリシリコン３２、３４を含むゲート電極と、ゲート電極の両側壁に形成されたサイドウォール４２、４４と、を有する。また、ｎＦＥＴおよびｐＦＥＴは、それぞれ素子分離領域８０によって分離されている。
【００１４】
ｎＦＥＴとｐＦＥＴ上の配線構造は、特に限定されるものではないが、たとえば、図１のように、ダマシン法による多層配線構造とすることができる。ここでは、ｎＦＥＴとｐＦＥＴ上には、層間絶縁膜２００が形成されている。この層間絶縁膜２００には、溝またはヴィア（非図示）が形成され、コンタクト３００、配線４００、バリアメタル４２０が形成されている。上記したｎＦＥＴとｐＦＥＴは、それぞれコンタクト３００により、上層の配線４００とバリアメタル４２０を介して接続されている。この配線構造の形成方法については公知の方法を用いることが出来、以下においては、その説明を省略する。
【００１５】
次に、図２〜４を用いて、図１に示した半導体装置の製造方法を説明する。なお、図２は、第一の実施形態の半導体装置の製造方法を説明するためのフローチャートであり、図３、４は、第一の実施形態の半導体装置の製造方法を説明するための断面図である。この半導体装置の製造方法は、以下のとおりである。まず、半導体基板１００上に、ゲート絶縁膜１０を形成する（ｓ１００）。次いで、ゲート絶縁膜１０上にゲート電極（ｎＦＥＴにおけるメタルゲート２２及びポリシリコン３２、ｐＦＥＴにおけるメタルゲート２４及びポリシリコン３４）を形成する（ｓ２００）。次いで、ゲート電極（ｎＦＥＴにおけるメタルゲート２２及びポリシリコン３２、ｐＦＥＴにおけるメタルゲート２４及びポリシリコン３４）を形成する工程（ｓ２００）の後、第一アニール工程を行う（ｓ３００）。次いで、第一アニール工程（ｓ３００）の後、ゲート電極（ｎＦＥＴにおけるメタルゲート２２及びポリシリコン３２、ｐＦＥＴにおけるメタルゲート２４及びポリシリコン３４）の両側における半導体基板１００に、ポケット領域６２、６４およびエクステンション領域５２、５４を構成する不純物注入を行う（ｓ４００）。その不純物注入を行う工程（ｓ４００）の後、第二アニール工程として、最高アニール温度が１０００℃以上で、アニール時間が１００ミリ秒以下であるアニールを行う（ｓ７００）。以下、詳細に説明する。
【００１６】
図２のように、本実施形態における半導体装置の製造方法は、ゲート絶縁膜形成工程（ｓ１００）、ゲート電極形成工程（ｓ２００）、第一アニール工程（ｓ３００）、ポケット・エクステンション注入工程（ｓ４００）、サイドウォール形成工程（ｓ５００）、Ｄｅｅｐ ＳＤイオン注入工程（ｓ６００）、第二アニール工程（ｓ７００）、を備える。
【００１７】
まず、図３（ａ）のように、半導体基板１００に、素子分離領域８０を形成する。次いで、半導体基板１００上に、ゲート絶縁膜１０を形成する（ｓ１００）。ここで、半導体基板１００は、例えば、シリコン基板である。また、ゲート絶縁膜１０としては、例えば、ＳｉＯ２、ＳｉＯＮ、または、ＨｆＯ２、ＨｆＳｉＯｘ、ＨｆＡｌＯｘ、ＨｆＬａＯｘ、ＨｆＭｇＯｘ、ＨｆＹＯｘ、ＨｆＳｉＡｌＯｘ、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＭｇＯ２、Ａｌ２Ｏ３からなる第２群と、これら第２群の窒化物と、の中から選ばれた少なくとも一種を含む。また、ゲート絶縁膜１０は二層構造でもよい。具体的には、例えば、シリコン酸化膜を界面層（非図示）として、高誘電率を有するＨｆＳｉＯ膜を蒸着し、窒素雰囲気下で高温加熱処理を行うことにより、ＨｆＳｉＯＮを形成してもよい。
【００１８】
次いで、図３（ｂ）のように、ゲート絶縁膜１０上にゲート電極（ｎＦＥＴにおけるメタルゲート２２及びポリシリコン３２、ｐＦＥＴにおけるメタルゲート２４及びポリシリコン３４）を形成する（ｓ２００）。ここで、ゲート電極は、ポリＳｉ（後述、ポリシリコンと表記）、アモルファスＳｉ、Ｔａ、ＴａＳｉｘ、ＴａＣｘ、 Ｔｉ、ＴｉＳｉｘ、ＴｉＣｘ、Ｈｆ、ＨｆＳｉｘ、ＨｆＣｘ、Ｍｏ、ＭｏＳｉｘ、ＭｏＣｘ、ＴａＮｘ、Ｗ、ＷＳｉｘ、ＷＣｘ、Ｚｒ、ＺｒＳｉｘ、およびＺｒＣｘからなる第一群と、これら第一群の窒化物と、の中から選ばれた少なくとも一種を含む。ここでは、ゲート電極として、例えば、メタルゲート２２、２４上に、ポリシリコン３２、３４を形成することで、ＭＩＰＳ（Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｐｏｌｙ−Ｓｉｌｉｃｏｎ）構造を形成する。メタルゲート２２、２４としては、それぞれｎＦＥＴ、ｐＦＥＴの閾値電圧に合わせて最適化された材料が用いられる。ここでは、ｐＦＥＴのメタルゲート２４を、ｎＦＥＴのメタルゲート２２よりも厚く形成する。具体的には、例えば、ｎＦＥＴにおけるメタルゲート２２としてＴｉＮ２ｎｍを、ｐＦＥＴにおけるメタルゲート２４としてＴｉＮ１０ｎｍを形成する。次いで、ゲート絶縁膜１０及びゲート電極（ｎＦＥＴにおけるメタルゲート２２及びポリシリコン３２、ｐＦＥＴにおけるメタルゲート２４及びポリシリコン３４）を選択的に除去して、所望の形状となるようにパターニングする。
【００１９】
次いで、図３（ｃ）のように、ゲート電極（ｎＦＥＴにおけるメタルゲート２２及びポリシリコン３２、ｐＦＥＴにおけるメタルゲート２４及びポリシリコン３４）を形成する工程（ｓ２００）の後、第一アニール工程を行う（ｓ３００）。第一アニール工程において、例えば、アニール温度を９００℃以上１１００℃以下で、アニール時間を１秒以上３０秒以下とする。これにより、ゲート電極形成工程（ｓ２００）におけるメタルゲート成膜時やゲートエッチング時のプロセスダメージによって発生した界面準位を減少させることが出来る。なお、ここでいう界面準位とは、ゲート絶縁膜とチャネルの界面に生じたトラップ準位のことである。
【００２０】
第一アニール工程におけるアニールは、例えば、スパイクアニール（ｓＲＴＡ：ｓｐｉｋｅ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）である。この第一アニール工程においては、高温、長時間でのアニールが可能だが、メタル／絶縁膜界面の形状を悪化させないため、上記したように、アニール温度を９００℃以上１１００℃以下で行うことが好ましい。
【００２１】
次いで、図４（ａ）のように、ポケット・エクステンション注入工程を行う（ｓ４００）。まず、ゲート絶縁膜１０およびゲート電極（ｎＦＥＴにおけるメタルゲート２２及びポリシリコン３２、ｐＦＥＴにおけるメタルゲート２４及びポリシリコン３４）をマスクとして、半導体基板１００に、ポケット領域６２、６４となる不純物を注入する。このとき、ｎＦＥＴのポケット領域６２には、例えば、ＢＦ２を注入し、ｐＦＥＴのポケット領域６４には、例えば、Ａｓを注入する。
【００２２】
次いで、同様に、ゲート絶縁膜１０およびゲート電極（ｎＦＥＴにおけるメタルゲート２２及びポリシリコン３２、ｐＦＥＴにおけるメタルゲート２４及びポリシリコン３４）をマスクとして、半導体基板１００に、エクステンション領域５２、５４となる不純物を注入する。このとき、ｎＦＥＴのエクステンション領域５２には、例えば、Ａｓを注入し、ｐＦＥＴのエクステンション領域５４には、例えば、Ｇｅ及びＢを注入する（以上、ｓ４００）。
【００２３】
次いで、図４（ｂ）のように、ゲート絶縁膜１０およびゲート電極（ｎＦＥＴにおけるメタルゲート２２及びポリシリコン３２、ｐＦＥＴにおけるメタルゲート２４及びポリシリコン３４）の両側にサイドウォール４２、４４を形成する（ｓ５００）。
【００２４】
次いで、図４（ｂ）のように、Ｄｅｅｐ ＳＤイオン注入工程を行う（ｓ６００）。この工程では、ゲート絶縁膜１０、ゲート電極（ｎＦＥＴにおけるメタルゲート２２及びポリシリコン３２、ｐＦＥＴにおけるメタルゲート２４及びポリシリコン３４）、およびサイドウォール４２、４４をマスクとして、半導体基板１００に、ソース領域７２、７６、及びドレイン領域７４、７８となる不純物を注入する。このとき、ｎＦＥＴのソース領域７２、ドレイン領域７４には、例えば、Ａｓを注入し、ｐＦＥＴのソース領域７６、ドレイン領域７８には、例えば、Ｂを注入する（以上、ｓ６００）。
【００２５】
次いで、図４（ｃ）のように、第二アニール工程として、いわゆるミリ秒アニールを適用し、最高アニール温度が１０００℃以上で、アニール時間が１００ミリ秒以下であるアニールを行う（ｓ７００）。このとき、第二アニール工程におけるアニールを、例えば、フラッシュランプまたはレーザーにより行う。具体的には、例えば、最高アニール温度が１１００℃で、アニール時間が０．８ミリ秒であるフラッシュランプアニール（ＦＬＡ）により行う。
【００２６】
以上の工程により、ｎＦＥＴおよびｐＦＥＴを得る。その後の配線構造の形成方法については、例えば、ダマシン法などが用いられ、本実施形態の半導体装置を得る。
【００２７】
次に、本実施形態の効果について説明する。以下、図５、６を用いて、本実施形態と比較例とを対比しながら、本実施形態の効果を詳細に説明する。
【００２８】
図５、６は、第一の実施形態の効果を説明するための図である。図５は、本実施形態の第一アニール工程として、１０００℃のスパイクアニールを行った試料（図５中「あり」）と行わなかった試料（図５中「なし」）のそれぞれのｎＦＥＴおよびｐＦＥＴにおける界面準位（Ｎｉｔ）を示している。なお、第一アニール工程以外の工程は、どちらも同じ工程を行っている。また、どちらの試料においても、第二アニール工程として、最高アニール温度が１１００℃で、アニール時間が０．８ミリ秒であるフラッシュランプアニール（ＦＬＡ）を行った。
【００２９】
図５のように、第一アニール工程を行ったもの（図５中「あり」）において、顕著にＮｉｔが減少していることがわかる。このように、第一アニール工程を行うことにより、メタルゲート成膜時やゲートエッチング時のプロセスダメージによって発生した界面準位を減少させることが出来る。
【００３０】
図６は、本実施形態の第一アニール工程かつ第二アニール工程を行った試料（図６のバツ）と、本実施形態の第一アニール工程を行わず、第二アニール工程のみを行った試料（図６の黒丸）と、比較例として、第一アニール工程を行わず、第二アニール工程としてｓＲＴＡを行った試料（図６の白抜き四角）について、半導体装置のゲート長さに対する閾値電圧（Ｖｔｈ）を示している。図６（ａ）はｎＦＥＴについて、図６（ｂ）はｐＦＥＴについて、Ｖｔｈのロールオフ特性を示している。なお、他の工程は、どの試料も同じ工程を行っている。また、本実施形態の二つの試料において、第二アニール工程として、最高アニール温度が１１００℃で、アニール時間が０．８ミリ秒であるＦＬＡを行った。
【００３１】
図６（ａ）、図６（ｂ）のように、比較例のｓＲＴＡのみを行った試料（図６の□）に比較して、本実施形態の二つの試料（図６の黒丸、バツ）は、どちらも良好なＶｔｈロールオフ特性を示している。また、本実施形態の第一アニール工程の有無による差がないことから、この第一アニール工程が半導体装置の特性に悪影響を及ぼすものでないこともわかる。仮にＦＬＡの後にさらに回復アニールを行う場合、不純物を拡散させてしまい、Ｖｔｈが低電圧側にシフトすると考えられる。
【００３２】
以上のように、本実施形態では、ポケット領域およびエクステンション領域を構成する不純物注入を行う工程の後、第二アニール工程として最高アニール温度が１０００℃以上で、アニール時間が１００ミリ秒以下であるアニールを行う。これにより、熱負荷を少なくすることができ、不純物を拡散させることなく、不純物を活性化することが出来る。以上のように、半導体装置の特性を劣化させることなく、浅い接合の半導体装置を提供することができる。
【００３３】
（第二の実施形態）
図７は、第二の実施形態の半導体装置の製造方法を説明するための図である。本実施形態は、第二アニール工程の詳細を除いて、第一の実施形態と同じである。
【００３４】
図７は、本実施形態における第二アニール工程（図２のｓ７００）のＦＬＡ強度波形を示している。図７（ａ）、図７（ｂ）のように、第二アニール工程における光照射時間を、例えば、５ミリ秒以上５０ミリ秒以下とすることが出来る。なお、図７中のいずれの波形を用いても、実際の半導体基板１００における最高アニール温度は１０００℃以上となっている。
【００３５】
図７（ａ）のように、第二の実施形態におけるＦＬＡ強度波形は、最高強度が第一の実施形態のＦＬＡ強度波形よりも低い。また、図７（ａ）の実線のように、例えば、ＦＬＡ強度の立ち上がりを急峻に上昇させ、最高強度以降において立ち上がり時よりも緩やかに下降させることが出来る。また、図７（ａ）の丸点線のように、ＦＬＡ強度の立ち上がりを緩やかに上昇させ、最高強度以降において立ち上がり時よりも急峻に下降させることが出来る。
【００３６】
また、図７（ａ）の四角形点線のように、例えば、一定の光強度で５ミリ秒以上５０ミリ秒以下の間保持することが出来る。ＦＬＡ強度波形としては、例えば、最高光強度で保持することで台形波形となる。
【００３７】
また、図７（ｂ）の点線のように、例えば、最高強度以降のいずれかのタイミングで、最高強度よりも低い一定の光強度で、５ミリ秒以上５０ミリ秒以下の間保持することが出来る。なお、「最高強度以降」とは、ＦＬＡ強度が最高強度に達した以降のことを意味する。ＦＬＡ強度波形としては、最高強度以降から、最高強度よりも低い一定の光強度で一定期間保持することで、最高強度からＴａｉｌを引いた波形となる。
【００３８】
図７（ｂ）の実線のように、例えば、上記した最高強度からＴａｉｌを引いた波形に加えて、最高強度前のいずれかのタイミングで、最高強度よりも低い一定の光強度で、５ミリ秒以上５０ミリ秒以下の間保持することが出来る。なお、「最高強度前」とは、ＦＬＡ強度が最高強度に達する前のことを意味する。すなわち、最高強度の前後において、最高強度よりも低い一定の光強度で保持させた波形となる。
【００３９】
次に、第二の実施形態の効果を説明する。図８は、第二の実施形態の効果を説明するための図である。
【００４０】
図８は、横軸に第二アニール工程のＦＬＡ波形を、縦軸にはそれぞれの界面準位密度（Ｎｉｔ）を示している。第二アニール工程のＦＬＡとして、０．８ミリ秒のＦＬＡ（第一の実施形態）、１０ミリ秒のＴａｉｌを有するＦＬＡ、１８ミリ秒のＴａｉｌを有するＦＬＡ（以上の二つは図７（ｂ）の実線：第二の実施形態）、および２０ミリ秒の一定期間においてＦＬＡ強度を保持する台形波形のＦＬＡ（図７（ａ）の四角形点線：第二の実施形態）を示している。なお、これらの例において、他の半導体装置の特性に劣化は見られなかった。
【００４１】
図８のように、第一の実施形態で示した０．８ミリ秒のＦＬＡでは、短時間で高温まで急峻に昇降温するため、Ｎｉｔが増加してしまう。
【００４２】
一方、図８のように、第二の実施形態を適用した三つのＦＬＡの例では、いずれもＮｉｔが減少している。ここでは、台形波形のＦＬＡが最もＮｉｔが低減された。
【００４３】
第二の実施形態のＦＬＡでは、上記したＴａｉｌを有するＦＬＡを適用することにより比較的緩やかな昇温処理となり、ＦＬＡ処理を起因とするＮｉｔの増加を抑制することが出来た。また、台形波形のＦＬＡでは急峻な波形をとらないため、ＦＬＡ処理に起因したＮｉｔの発生自体を抑制することが出来たと考えられる。
【００４４】
また、Ｎｉｔの発生原因としては、ポケット領域６２、６４への不純物注入の工程（図２のｓ４００）において発生したゲート絶縁膜１０へのダメージが考えられる。今回、第二の実施形態の三つのＦＬＡでは、いずれの処理においても光照射時間を第一の実施形態より長時間化することにより、短時間での過度の熱負荷を抑えつつ、半導体基板１００に与える総熱量を増加させた。これにより、ポケット領域６２、６４への不純物注入の工程（図２のｓ４００）において発生したゲート絶縁膜１０へのダメージを、第二の実施形態におけるＦＬＡによって回復させることが出来たと考えられる。
【００４５】
以上の第二の実施形態のように、第二アニール工程のＦＬＡ波形を調整することにより、半導体装置の特性を劣化させることなく、Ｎｉｔの増加を抑制することが出来る。
【００４６】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００４７】
１０ ゲート絶縁膜
２２ （ｎＦＥＴ）メタルゲート
２４ （ｐＦＥＴ）メタルゲート
３２ （ｎＦＥＴ）ポリシリコン
３４ （ｐＦＥＴ）ポリシリコン
４２ （ｎＦＥＴ）サイドウォール
４４ （ｐＦＥＴ）サイドウォール
５２ （ｎＦＥＴ）エクステンション領域
５４ （ｐＦＥＴ）エクステンション領域
６２ （ｎＦＥＴ）ポケット領域
６４ （ｐＦＥＴ）ポケット領域
７２ （ｎＦＥＴ）ソース領域
７４ （ｎＦＥＴ）ドレイン領域
７６ （ｐＦＥＴ）ソース領域
７８ （ｐＦＥＴ）ドレイン領域
８０ 素子分離領域
１００ 半導体基板
２００ 層間絶縁膜
３００ コンタクト
４００ 配線
４２０ バリアメタル
【特許請求の範囲】
【請求項１】
半導体基板上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極を形成する工程の後、アニールを行う第一アニール工程と、
前記第一アニール工程の後、前記ゲート電極の両側における前記半導体基板に、ポケット領域およびエクステンション領域を構成する不純物注入を行う工程と、
前記不純物注入を行う工程の後、最高アニール温度が１０００℃以上で、アニール時間が１００ミリ秒以下であるアニールを行う第二アニール工程と、
を備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第一アニール工程において、アニール温度を９００℃以上１１００℃以下で、アニール時間を１秒以上３０秒以下とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記第二アニール工程における前記アニールを、フラッシュランプまたはレーザーにより行う半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記第二アニール工程における光照射時間を、５ミリ秒以上５０ミリ秒以下とする半導体装置の製造方法。
【請求項５】
請求項３または４に記載の半導体装置の製造方法において、
前記第二アニール工程において、一定の光強度で５ミリ秒以上５０ミリ秒以下の間保持する半導体装置の製造方法。
【請求項６】
請求項３〜５のいずれか一項に記載の半導体装置の製造方法において、
前記第二アニール工程において、最高強度以降のいずれかのタイミングで、前記最高強度よりも低い一定の光強度で、５ミリ秒以上５０ミリ秒以下の間保持する半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記第二アニール工程において、前記最高強度前のいずれかのタイミングで、前記最高強度よりも低い一定の前記光強度で、５ミリ秒以上５０ミリ秒以下の間保持する半導体装置の製造方法。
【請求項８】
請求項１〜７のいずれか一項に記載の半導体装置の製造方法において、
前記ゲート電極は、ポリＳｉ、アモルファスＳｉ、Ｔａ、ＴａＳｉｘ、ＴａＣｘ、Ｔｉ、ＴｉＳｉｘ、ＴｉＣｘ、Ｈｆ、ＨｆＳｉｘ、ＨｆＣｘ、Ｍｏ、ＭｏＳｉｘ、ＭｏＣｘ、ＴａＮｘ、Ｗ、ＷＳｉｘ、ＷＣｘ、Ｚｒ、ＺｒＳｉｘ、およびＺｒＣｘからなる第一群と、前記第一群の窒化物と、の中から選ばれた少なくとも一種を含む半導体装置の製造方法。
【請求項９】
請求項１〜８のいずれか一項に記載の半導体装置の製造方法において、
前記ゲート絶縁膜は、ＳｉＯ２、ＳｉＯＮ、または、ＨｆＯ２、ＨｆＳｉＯｘ、ＨｆＡｌＯｘ、ＨｆＬａＯｘ、ＨｆＭｇＯｘ、ＨｆＹＯｘ、ＨｆＳｉＡｌＯｘ、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＭｇＯ２、Ａｌ２Ｏ３からなる第２群と、前記第２群の窒化物と、の中から選ばれた少なくとも一種を含む半導体装置の製造方法。
【請求項１】
半導体基板上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極を形成する工程の後、アニールを行う第一アニール工程と、
前記第一アニール工程の後、前記ゲート電極の両側における前記半導体基板に、ポケット領域およびエクステンション領域を構成する不純物注入を行う工程と、
前記不純物注入を行う工程の後、最高アニール温度が１０００℃以上で、アニール時間が１００ミリ秒以下であるアニールを行う第二アニール工程と、
を備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第一アニール工程において、アニール温度を９００℃以上１１００℃以下で、アニール時間を１秒以上３０秒以下とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記第二アニール工程における前記アニールを、フラッシュランプまたはレーザーにより行う半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記第二アニール工程における光照射時間を、５ミリ秒以上５０ミリ秒以下とする半導体装置の製造方法。
【請求項５】
請求項３または４に記載の半導体装置の製造方法において、
前記第二アニール工程において、一定の光強度で５ミリ秒以上５０ミリ秒以下の間保持する半導体装置の製造方法。
【請求項６】
請求項３〜５のいずれか一項に記載の半導体装置の製造方法において、
前記第二アニール工程において、最高強度以降のいずれかのタイミングで、前記最高強度よりも低い一定の光強度で、５ミリ秒以上５０ミリ秒以下の間保持する半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記第二アニール工程において、前記最高強度前のいずれかのタイミングで、前記最高強度よりも低い一定の前記光強度で、５ミリ秒以上５０ミリ秒以下の間保持する半導体装置の製造方法。
【請求項８】
請求項１〜７のいずれか一項に記載の半導体装置の製造方法において、
前記ゲート電極は、ポリＳｉ、アモルファスＳｉ、Ｔａ、ＴａＳｉｘ、ＴａＣｘ、Ｔｉ、ＴｉＳｉｘ、ＴｉＣｘ、Ｈｆ、ＨｆＳｉｘ、ＨｆＣｘ、Ｍｏ、ＭｏＳｉｘ、ＭｏＣｘ、ＴａＮｘ、Ｗ、ＷＳｉｘ、ＷＣｘ、Ｚｒ、ＺｒＳｉｘ、およびＺｒＣｘからなる第一群と、前記第一群の窒化物と、の中から選ばれた少なくとも一種を含む半導体装置の製造方法。
【請求項９】
請求項１〜８のいずれか一項に記載の半導体装置の製造方法において、
前記ゲート絶縁膜は、ＳｉＯ２、ＳｉＯＮ、または、ＨｆＯ２、ＨｆＳｉＯｘ、ＨｆＡｌＯｘ、ＨｆＬａＯｘ、ＨｆＭｇＯｘ、ＨｆＹＯｘ、ＨｆＳｉＡｌＯｘ、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＭｇＯ２、Ａｌ２Ｏ３からなる第２群と、前記第２群の窒化物と、の中から選ばれた少なくとも一種を含む半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−１３８３９２（Ｐ２０１２−１３８３９２Ａ）
【公開日】平成２４年７月１９日（２０１２．７．１９）
【国際特許分類】
【出願番号】特願２０１０−２８７８０８（Ｐ２０１０−２８７８０８）
【出願日】平成２２年１２月２４日（２０１０．１２．２４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年７月１９日（２０１２．７．１９）
【国際特許分類】
【出願日】平成２２年１２月２４日（２０１０．１２．２４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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