半導体装置の製造方法
【課題】半導体装置の信頼性を向上させる。
【解決手段】ゲート電極ＧＥ１，ＧＥ２、ソース・ドレイン用のｎ＋型半導体領域ＳＤ１及びｐ＋型半導体領域ＳＤ２を形成してから、半導体基板１上にＮｉ−Ｐｔ合金膜を形成し、第１の熱処理を行って合金膜とゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１及びｐ＋型半導体領域ＳＤ２とを反応させることで、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の金属シリサイド層１３ａを形成する。この際、Ｎｉの拡散係数よりもＰｔの拡散係数の方が大きくなる熱処理温度で、かつ、金属シリサイド層１３ａ上に合金膜の未反応部分が残存するように、第１の熱処理を行う。その後、未反応の合金膜を除去してから、第２の熱処理を行って金属シリサイド層１３ａを更に反応させることで、Ｎｉ１−ｙＰｔｙＳｉ相の金属シリサイド層１３ｂを形成する。第２の熱処理の熱処理温度は５８０℃以上で、８００℃以下とする。
【解決手段】ゲート電極ＧＥ１，ＧＥ２、ソース・ドレイン用のｎ＋型半導体領域ＳＤ１及びｐ＋型半導体領域ＳＤ２を形成してから、半導体基板１上にＮｉ−Ｐｔ合金膜を形成し、第１の熱処理を行って合金膜とゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１及びｐ＋型半導体領域ＳＤ２とを反応させることで、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の金属シリサイド層１３ａを形成する。この際、Ｎｉの拡散係数よりもＰｔの拡散係数の方が大きくなる熱処理温度で、かつ、金属シリサイド層１３ａ上に合金膜の未反応部分が残存するように、第１の熱処理を行う。その後、未反応の合金膜を除去してから、第２の熱処理を行って金属シリサイド層１３ａを更に反応させることで、Ｎｉ１−ｙＰｔｙＳｉ相の金属シリサイド層１３ｂを形成する。第２の熱処理の熱処理温度は５８０℃以上で、８００℃以下とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、金属シリサイド層を有する半導体素子を備えた半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体装置の高集積化が進むにつれて、電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）はスケーリング則に従い微細化されるが、ゲートやソース・ドレインの抵抗が増大して電界効果トランジスタを微細化しても高速動作が得られないという問題が生ずる。そこで、ゲートを構成する導電膜およびソース・ドレインを構成する半導体領域の表面に自己整合により低抵抗の金属シリサイド層、例えばニッケルシリサイド層またはコバルトシリサイド層などを形成することにより、ゲートやソース・ドレインを低抵抗化するサリサイド技術が検討されている。
【０００３】
特開２００９−７６６０５号公報（特許文献１）、特開２００９−１７６９７５号公報（特許文献２）、特開２００９−１６５００号公報（特許文献３）および特開２０１０−９８０４２号公報（特許文献４）には、ニッケル白金シリサイド層の形成に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−７６６０５号公報
【特許文献２】特開２００９−１７６９７５号公報
【特許文献３】特開２００９−１６５００号公報
【特許文献４】特開２０１０−９８０４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者の検討によれば、次のことが分かった。
【０００６】
ゲートを構成する導電膜およびソース・ドレインを構成する半導体領域の表面にサリサイドプロセスにより形成する金属シリサイド層は、微細化による低抵抗化の要求から、コバルトシリサイドよりも、ニッケルシリサイドからなることが好ましい。金属シリサイド層をコバルトシリサイドではなくニッケルシリサイドとすることで、金属シリサイド層の抵抗をより低くすることができ、ソース・ドレインの拡散抵抗や、コンタクト抵抗などをより低減できる。また、金属シリサイド層をコバルトシリサイドではなくニッケルシリサイドとすることで、金属シリサイド層を薄く形成することができ、ソース・ドレインの接合深さを浅くできるので、電界効果トランジスタの微細化に有利となる。
【０００７】
しかしながら、金属シリサイド層を形成するためには２回の熱処理工程を伴うが、これらの熱処理の条件により、金属シリサイド層形成に伴う種々の不具合が発生し、金属シリサイド層を有する半導体装置の信頼性が低下する虞がある。例えば、高抵抗なＮｉＳｉ２相の異常成長によるリーク電流の増大や、金属シリサイド層の断線などが生じる虞がある。
【０００８】
このため、熱処理条件を含めた金属シリサイド層の形成工程の総合的な設計を行って、金属シリサイド層の信頼性、ひいては金属シリサイド層を有する半導体装置の信頼性を向上させることが望まれる。
【０００９】
本発明の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
代表的な実施の形態による半導体装置の製造方法は、半導体基板の半導体領域上にＮｉ−Ｐｔ合金膜を形成してから、第１の熱処理を行って前記合金膜と前記半導体領域とを反応させて、ＮｉおよびＰｔのシリサイドからなる金属シリサイド層を形成する。この際、Ｎｉの拡散係数よりもＰｔの拡散係数の方が大きくなる熱処理温度で、かつ、前記金属シリサイド層上に前記合金膜の未反応部分が残存するように、前記第１の熱処理を行う。その後、前記合金膜の未反応部分を除去してから、５８０℃以上で８００℃以下の第２の熱処理を行う。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
代表的な実施の形態によれば、半導体装置の製造コストを低減させることができる。
【００１５】
また、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】本発明の一実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図１４】本発明の一実施の形態によるシリサイド材料の成膜装置の概略平面図である。
【図１５】本発明の一実施の形態によるシリサイド材料の成膜工程図である。
【図１６】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】Ｓｉ領域中におけるＮｉとＰｔの拡散係数を示すグラフである。
【図２２】本発明の一実施の形態の半導体装置の製造工程中（合金膜形成前の段階）の要部断面図である。
【図２３】本発明の一実施の形態の半導体装置の製造工程中（合金膜を形成した段階）の要部断面図である。
【図２４】本発明の一実施の形態の半導体装置の製造工程中（バリア膜を形成した段階）の要部断面図である。
【図２５】本発明の一実施の形態の半導体装置の製造工程中（第１の熱処理を行った段階）の要部断面図である。
【図２６】本発明の一実施の形態の半導体装置の製造工程中（バリア膜および未反応合金膜の除去工程を行った段階）の要部断面図である。
【図２７】本発明の一実施の形態の半導体装置の製造工程中（第２の熱処理を行った段階）の要部断面図である。
【図２８】半導体ウエハの主面に形成した、実験用の金属シリサイド層の説明図である。
【図２９】金属シリサイド層の抵抗の測定原理の説明図である。
【図３０】金属シリサイド層の抵抗の測定原理の説明図である。
【図３１】金属シリサイド層の抵抗値の分布を示すグラフである。
【図３２】第２の熱処理の熱処理温度が５００℃の場合に高抵抗の金属シリサイド層が、半導体ウエハにどのように分布していたかを示す説明図である。
【図３３】高抵抗の金属シリサイド層を断面観察したＴＥＭ写真を示す説明図である。
【図３４】高抵抗の金属シリサイド層の発生数を示すグラフである。
【図３５】図３４の元となったデータの表である。
【図３６】ニッケル白金シリサイド層の組成と第２の熱処理の熱処理温度との相関を示すグラフである。
【図３７】ＳＲＡＭの欠陥密度を示すグラフである。
【図３８】高抵抗の金属シリサイド層の発生数を示すグラフである。
【図３９】図３８のグラフの元となったデータの表である。
【図４０】高抵抗の金属シリサイド層の発生原理の説明図である。
【図４１】高抵抗の金属シリサイド層の発生原理の説明図である。
【図４２】高抵抗の金属シリサイド層の発生原理の説明図である。
【図４３】熱処理装の説明図であり、図４３の（ａ）は、熱処理装置の全体構成を示す平面図が示され、図４３の（ｂ）は、熱処理装置が備えるチャンバ内の要部断面図が示されている。
【図４４】熱処理装置に備わるサセプタの説明図であり、図４４の（ａ）には要部平面図が示され、図４４の（ｂ）には要部断面図が示されている。
【図４５】スパイクアニール処理とソークアニール処理の温度特性の一例を示すグラフである。
【発明を実施するための形態】
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１９】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２０】
＜半導体装置の製造工程について＞
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１〜図１０は、本発明の一実施の形態である半導体装置、例えばＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造工程中の要部断面図である。
【００２１】
まず、図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。次に、この半導体基板１を酸化（好ましくは熱酸化）して半導体基板１の表面（主面）に例えば厚さ１０ｎｍ程度の絶縁膜２を形成した後、その上層（すなわち絶縁膜２上）にＣＶＤ（Chemical Vapor Deposition：化学気相成長）法（例えば熱ＣＶＤ法）などにより、例えば厚さ１００ｎｍ程度の絶縁膜３を形成（堆積）する。絶縁膜２は、好ましくは酸化シリコン膜からなり、絶縁膜３は、好ましくは窒化シリコン膜からなる。それから、図２に示されるように、フォトレジストパターン（図示しないが、このフォトレジストパターンは絶縁膜３上にフォトリソグラフィ法を用いて形成される）をエッチングマスクとして絶縁膜３、絶縁膜２および半導体基板１を順次ドライエッチングすることにより、素子分離形成予定領域の半導体基板１に例えば深さ３００ｎｍ程度の溝（素子分離用の溝）４ａを形成する。溝４ａは、素子分離用の溝であり、すなわち後述する素子分離領域４形成用の溝である。溝４ａは、絶縁膜３および絶縁膜２を貫通し、溝４ａの底部が半導体基板１の厚みの途中に位置するように形成されている。溝４ａの形成後、上記フォトレジストパターンは除去され、図２には、フォトレジストパターンを除去した段階（状態）が示されている。
【００２２】
次に、図３に示されるように、溝４ａの内部（すなわち溝４ａの底面および側壁）を酸化（好ましくは熱酸化）して絶縁膜５を形成する。絶縁膜５は、酸化シリコン膜または酸窒化シリコン膜からなり、溝４ａの底面および側壁上に形成されるが、更に絶縁膜３の表面に形成される場合もある。絶縁膜５の厚みは、例えば５〜２０ｎｍ程度とすることができる。
【００２３】
次に、図４に示されるように、半導体基板１の主面（主面全面）上に、溝４ａ内を埋めるように、絶縁膜６を形成（堆積）する。絶縁膜６は、好ましくは酸化シリコン膜からなり、ＣＶＤ法により形成することができる。絶縁膜６は、溝４ａ内を埋めることができるような厚みに形成し、溝４ａの深さにもよるが、絶縁膜６の厚み（形成厚み）は例えば５００ｎｍ程度とすることができる。
【００２４】
本実施の形態では、絶縁膜６は、好ましくはＯ３−ＴＥＯＳ酸化膜である。なお、Ｏ３−ＴＥＯＳ酸化膜とは、Ｏ３（オゾン）およびＴＥＯＳ（Tetraethoxysilane：テトラエトキシシラン、またはTetra Ethyl Ortho Silicateとも言う）を原料ガス（ソースガス）として用いて熱ＣＶＤ法により形成した酸化シリコン膜である。
【００２５】
次に、溝４ａに埋め込んだ絶縁膜６を焼き締めるための熱処理（アニール処理）を行う。この熱処理は、半導体基板１を例えば１０００℃程度で熱処理することにより、行うことができる。
【００２６】
次に、絶縁膜６をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨する。これにより、図５に示されるように、溝４ａの外部の絶縁膜６が除去され、溝４ａ内に絶縁膜６，５が残される。このＣＭＰ処理は、絶縁膜６，５（酸化シリコン膜）の研磨速度に比べて、絶縁膜３（窒化シリコン膜）の研磨速度が小さくなるような条件で行われるため、絶縁膜３はＣＭＰ処理のストッパ膜（または保護膜）として機能することができる。このためＣＭＰ処理後、絶縁膜３の上面が露出された状態となる。
【００２７】
次に、図６に示されるように、溝４ａ内の絶縁膜６の上部（上面）をドライエッチングによってエッチバックすることにより、溝４ａ内の絶縁膜６の上面を後退させる。このドライエッチングは、絶縁膜６（酸化シリコン膜）のエッチング速度に比べて絶縁膜３（窒化シリコン膜）のエッチング速度が小さくなるようなエッチング条件で行われる。このため、上記ＣＭＰ工程の直後の段階では、溝４ａ内の絶縁膜６の上面の高さ位置は絶縁膜３の上面の高さ位置とほぼ同じであったものが、上記ドライエッチングにより、図６に示されるように、溝４ａ内の絶縁膜６の上面の高さ位置は、絶縁膜３の上面の高さ位置よりも低くなる。但し、溝４ａ内の絶縁膜６の上面の高さ位置が、半導体基板１と絶縁膜２との界面の高さ位置よりも低くならないようにすることが好ましい。
【００２８】
次に、図７に示されるように、絶縁膜３をウェットエッチングなどにより除去し、更に、絶縁膜２をウェットエッチングなどにより除去する。溝４ａの内部には絶縁膜５および絶縁膜６が埋め込まれた状態で残存し、溝４ａの内部に残存する絶縁膜５および絶縁膜６により、素子分離領域（素子分離）４が形成される。
【００２９】
このようにして、半導体基板１の溝４ａ内に埋め込まれた絶縁膜５，６からなる素子分離領域４が形成される。絶縁膜６に比べて絶縁膜５は薄いため、素子分離領域４は、主として溝４ａ内に埋め込まれた絶縁膜６により形成される。このように、素子分離領域４は、ＬＯＣＯＳ（Local Oxidization of Silicon）法ではなく、ＳＴＩ（Shallow Trench Isolation）法により形成される。すなわち、本実施の形態の素子分離領域４は、半導体基板１に形成された素子分離用の溝４ａに絶縁膜（ここでは主として絶縁膜６）を埋め込むことで形成される。素子分離領域４を形成したことで、半導体基板１においては、素子分離領域４によって活性領域が規定（画定）され、その活性領域に、以降の工程で種々の半導体素子（例えば後述するＭＩＳＦＥＴＱｎ，Ｑｐなど）が形成される。図７では、素子分離領域４で規定された（平面的に囲まれた）活性領域ＡＲ１と、素子分離領域４で規定された（平面的に囲まれた）活性領域ＡＲ２とが示されており、活性領域ＡＲ１に後述のｎチャネル型ＭＩＳＦＥＴＱｎが形成され、活性領域ＡＲ２に後述のｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【００３０】
Ｏ３−ＴＥＯＳ酸化膜は、溝４ａ内の埋め込み性に優れている。このため、素子分離領域４用の絶縁膜（溝４ａ埋め込み用の絶縁膜、ここでは絶縁膜６に対応）として、Ｏ３−ＴＥＯＳ酸化膜を用いれば、溝４ａの形状によらず溝４ａ内をＯ３−ＴＥＯＳ酸化膜で的確に埋め込むことができ、素子の微細化にも有利となる。また、Ｏ３−ＴＥＯＳ酸化膜は、埋め込み性は良いが、成膜後のアニール（焼き締め用のアニール）時にかなり収縮するため、溝４ａにＯ３−ＴＥＯＳ酸化膜を埋め込んで形成した素子分離領域４は、引張応力を作用させるようになる。すなわち、素子分離領域４によって活性領域ＡＲ１，ＡＲ２に引張応力が発生するようになる。この素子分離領域４による引張応力により、活性領域に形成したｎチャネル型ＭＩＳＦＥＴ（後述のｎチャネル型ＭＩＳＦＥＴＱｎなどに対応）のチャネルの移動度を向上させることができ、ｎチャネル型ＭＩＳＦＥＴの駆動力を向上させることができる。素子分離領域４用の絶縁膜（溝４ａ埋め込み用の絶縁膜、ここでは絶縁膜６に対応）としてＨＤＰ酸化膜（高密度プラズマＣＶＤ法で形成した酸化シリコン膜）を用いた場合には、素子分離領域４は活性領域に圧縮応力を作用させるが、素子分離領域４用の絶縁膜（溝４ａ埋め込み用の絶縁膜、ここでは絶縁膜６に対応）としてＯ３−ＴＥＯＳ酸化膜を用いたことで、素子分離領域４は活性領域に引張応力を作用させるようになる。
【００３１】
次に、図８に示されるように、半導体基板１の主面から所定の深さに渡ってｐ型ウエルＰＷおよびｎ型ウエルＮＷを形成する。ｐ型ウエルＰＷは、ｐチャネル型ＭＩＳＦＥＴ形成予定領域を覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして、ｎチャネル型ＭＩＳＦＥＴ形成予定領域の半導体基板１に例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。また、ｎ型ウエルＮＷは、ｎチャネル型ＭＩＳＦＥＴ形成予定領域を覆う他のフォトレジスト膜（図示せず）をイオン注入阻止マスクとして、ｐチャネル型ＭＩＳＦＥＴ形成予定領域の半導体基板１に例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどによって形成することができる。
【００３２】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面を清浄化（洗浄）した後、半導体基板１の表面（すなわちｐ型ウエルＰＷおよびｎ型ウエルＮＷの表面）上にゲート絶縁膜７を形成する。ゲート絶縁膜７は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００３３】
次に、半導体基板１上（すなわちｐ型ウエルＰＷおよびｎ型ウエルＮＷのゲート絶縁膜７上）に、ゲート電極形成用の導体膜として、多結晶シリコン膜（ポリシリコン膜）のようなシリコン膜８を形成する。シリコン膜８の成膜厚さは、必要に応じて変更できるが、例えば８０ｎｍ程度とすることができる。
【００３４】
シリコン膜８のうちのｎチャネル型ＭＩＳＦＥＴ形成予定領域（後述するゲート電極ＧＥ１となる領域）は、フォトレジスト膜（図示せず）をマスクとして用いてリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、低抵抗のｎ型半導体膜（ドープトポリシリコン膜）とされている。また、シリコン膜８のうちのｐチャネル型ＭＩＳＦＥＴ形成予定領域（後述するゲート電極ＧＥ２となる領域）は、他のフォトレジスト膜（図示せず）をマスクとして用いてホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより、低抵抗のｐ型半導体膜（ドープトポリシリコン膜）とされている。また、シリコン膜８は、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により多結晶シリコン膜に変えることもできる。
【００３５】
次に、図９に示されるように、シリコン膜８をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極ＧＥ１，ＧＥ２を形成する。
【００３６】
ｎチャネル型ＭＩＳＦＥＴのゲート電極となるゲート電極ＧＥ１は、ｎ型の不純物を導入した多結晶シリコン（ｎ型半導体膜、ドープトポリシリコン膜）からなり、ｐ型ウエルＰＷ上にゲート絶縁膜７を介して形成される。すなわち、ゲート電極ＧＥ１は、ｐ型ウエルＰＷのゲート絶縁膜７上に形成される。また、ｐチャネル型ＭＩＳＦＥＴのゲート電極となるゲート電極ＧＥ２は、ｐ型の不純物を導入した多結晶シリコン（ｐ型半導体膜、ドープトポリシリコン膜）からなり、ｎ型ウエルＮＷ上にゲート絶縁膜７を介して形成される。すなわち、ゲート電極ＧＥ２は、ｎ型ウエルＮＷのゲート絶縁膜７上に形成される。ゲート電極ＧＥ１，ＧＥ２のゲート長は、必要に応じて変更できるが、例えば４０ｎｍ程度とすることができる。
【００３７】
次に、図１０に示されるように、ｐ型ウエルＰＷのゲート電極ＧＥ１の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）ｎ−型半導体領域ＥＸ１を形成し、ｎ型ウエルＮＷのゲート電極ＧＥ２の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、（一対の）ｐ−型半導体領域ＥＸ２を形成する。ｎ−型半導体領域ＥＸ１およびｐ−型半導体領域ＥＸ２の深さ（接合深さ）は、例えば３０ｎｍ程度とすることができる。
【００３８】
次に、ゲート電極ＧＥ１，ＧＥ２の側壁上に、側壁絶縁膜（絶縁膜）として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなるサイドウォールスペーサ（側壁スペーサ、側壁絶縁膜）ＳＰを形成する。サイドウォールスペーサＳＰは、例えば、半導体基板１上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって形成することができる。
【００３９】
サイドウォールスペーサＳＰの形成後、（一対の）ｎ＋型半導体領域ＳＤ１（ソース、ドレイン）を、例えば、ｐ型ウエルＰＷのゲート電極ＧＥ１およびサイドウォールスペーサＳＰの両側の領域にヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物をイオン注入することにより形成する。例えば、ヒ素（Ａｓ）を１０〜３０ｋｅＶの加速電圧で５×１０１４／ｃｍ２〜５×１０１５／ｃｍ２程度、例えば１５ｋｅＶで１×１０１５／ｃｍ２注入して、リン（Ｐ）を１〜１０ｋｅＶの加速電圧で５×１０１４／ｃｍ２〜５×１０１５／ｃｍ２程度、例えば４ｋｅＶで２×１０１５／ｃｍ２注入して、ｎ＋型半導体領域ＳＤ１を形成する。また、（一対の）ｐ＋型半導体領域ＳＤ２（ソース、ドレイン）を、例えば、ｎ型ウエルＮＷのゲート電極ＧＥ２およびサイドウォールスペーサＳＰの両側の領域にホウ素（Ｂ）またはフッ化ホウ素（ＢＦ２）などのｐ型の不純物をイオン注入することにより形成する。例えば、ホウ素（Ｂ）を１〜３ｋｅＶの加速電圧で１×１０１５／ｃｍ２〜１×１０１６／ｃｍ２程度、例えば２ｋｅＶで２×１０１５／ｃｍ２注入して、フッ化ホウ素（ＢＦ２）を５〜１５ｋｅＶの加速電圧で５×１０１４／ｃｍ２〜５×１０１５／ｃｍ２程度、例えば８ｋｅＶで１×１０１５／ｃｍ２注入して、ｐ＋型半導体領域ＳＤ２を形成する。ｎ＋型半導体領域ＳＤ１を先に形成しても、あるいはｐ＋型半導体領域ＳＤ２を先に形成してもよい。イオン注入後、導入した不純物の活性化のためのアニール処理を、例えば１３００℃程度のスパイクアニール処理にて行うこともできる。ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の深さ（接合深さ）は、例えば８０ｎｍ程度とすることができる。
【００４０】
また、ヒ素（Ａｓ）またはリン（Ｐ）の不純物をイオン注入する前に窒素（Ｎ）または炭素（Ｃ）などの不純物注入を行っても良い。また、ホウ素（Ｂ）またはフッ化ホウ素（ＢＦ２）などの不純物をイオン注入する前にフッ素（Ｆ）またはゲルマニウム（Ｇｅ）などの不純物注入を行っても良い。これにより、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の深さ（接合深さ）を的確に制御することができる。例えば、窒素（Ｎ）を１０〜２０ｋｅＶの加速電圧で１×１０１４／ｃｍ２〜１×１０１５／ｃｍ２程度、例えば１５ｋｅＶで５×１０１４／ｃｍ２注入して、炭素（Ｃ）を１０〜２０ｋｅＶの加速電圧で１×１０１４／ｃｍ２〜１×１０１５／ｃｍ２程度、例えば１５ｋｅＶで５×１０１４／ｃｍ２注入することができる。また、例えば、フッ素（Ｆ）を１〜１０ｋｅＶの加速電圧で５×１０１４／ｃｍ２〜５×１０１５／ｃｍ２程度、例えば３ｋｅＶで１×１０１５／ｃｍ２注入して、ゲルマニウム（Ｇｅ）を１〜１０ｋｅＶの加速電圧で１×１０１４／ｃｍ２〜１×１０１５／ｃｍ２程度、例えば５ｋｅＶで５×１０１４／ｃｍ２注入することができる。
【００４１】
ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高く、ｐ＋型半導体領域ＳＤ２は、ｐ−型半導体領域ＥＸ２よりも不純物濃度が高い。これにより、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域（不純物拡散層）ＳＤ１およびｎ−型半導体領域ＥＸ１により形成され、ｐチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域（不純物拡散層）ＳＤ２およびｐ−型半導体領域ＥＸ２により形成される。従って、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域は、ＬＤＤ（Lightly doped Drain）構造を有している。ｎ−型半導体領域ＳＤ１は、ゲート電極ＧＥ１に対して自己整合的に形成され、ｎ＋型半導体領域ＥＸ１は、ゲート電極ＧＥ１の側壁上に形成されたサイドウォールスペーサＳＰに対して自己整合的に形成される。ｐ−型半導体領域ＳＤ２は、ゲート電極ＧＥ２に対して自己整合的に形成され、ｐ＋型半導体領域ＥＸ２は、ゲート電極ＧＥ２の側壁上に形成されたサイドウォールスペーサＳＰに対して自己整合的に形成される。
【００４２】
このようにして、ｐ型ウエルＰＷに、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎが形成される。また、ｎ型ウエルＮＷに、電界効果トランジスタとしてｐチャネル型ＭＩＳＦＥＴＱｐが形成される。これにより、図１０の構造が得られる。ｎチャネル型ＭＩＳＦＥＴＱｎは、ｎチャネル型の電界効果トランジスタとみなすことができ、ｐチャネル型ＭＩＳＦＥＴＱｐは、ｐチャネル型の電界効果トランジスタとみなすことができる。また、ｎ＋型半導体領域ＳＤ１は、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレイン用の半導体領域とみなすことができ、ｐ＋型半導体領域ＳＤ２は、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用の半導体領域とみなすことができる。
【００４３】
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥ１及びソース・ドレイン領域（ここではｎ＋型半導体領域ＳＤ１）の表面と、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＧＥ２及びソース・ドレイン領域（ここではｐ＋型半導体領域ＳＤ２）の表面とに、低抵抗の金属シリサイド層（後述の金属シリサイド層１３ｂに対応）を形成する。以下に、この金属シリサイド層の形成工程について説明する。
【００４４】
図１１および図１２は、図１０に続く半導体装置の製造工程中における要部断面図である。図１３は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、図１０の構造が得られた後、サリサイドプロセスによりゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の表面に金属シリサイド層（金属・半導体反応層）を形成する工程の製造プロセスフローが示されている。図１４はシリサイド材料（金属シリサイド層形成用の材料膜、ここでは合金膜１１およびバリア膜１２に対応）の成膜装置の概略平面図、図１５はシリサイド材料の成膜工程図（プロセスフロー図）である。図１６〜図２０は、図１２に続く半導体装置の製造工程中における要部断面図である。なお、図１３は、図１１、図１２、図１６および図１７の工程の製造プロセスフローに対応し、図１５は、図１１および図１２の工程の製造プロセスフローに対応する。
【００４５】
上記のようにして図１０の構造が得られた後、図１１に示されるように、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の表面を露出させてから、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２上を含む半導体基板１の主面（全面）上に合金膜１１を、スパッタリング法などを用いて形成（堆積）する（図１３のステップＳ１）。すなわち、ステップＳ１では、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２上を含む半導体基板１上に、ゲート電極ＧＥ１，ＧＥ２を覆うように、合金膜１１がスパッタリング法などにより形成される。合金膜１１は、Ｎｉ（ニッケル）とＰｔ（白金）との合金膜、すなわちＮｉ−Ｐｔ合金膜である。
【００４６】
合金膜１１におけるＮｉ（ニッケル）とＰｔ（白金）の比（原子比）を１−ｘ：ｘとすると、合金膜１１は、Ｎｉ１−ｘＰｔｘ合金膜と表記することができる。Ｎｉ１−ｘＰｔｘ合金膜におけるＮｉ（ニッケル）の割合（比率）は、（１−ｘ）×１００％であり、Ｎｉ１−ｘＰｔｘ合金膜におけるＰｔ（白金）の割合（比率）は、ｘ×１００％である。なお、本願で元素の割合（比率、濃度）を％で示す場合には、原子％である。例えば、合金膜１１としてＮｉ０．９６３Ｐｔ０．０３７合金膜などを用いることができ、合金膜１１がＮｉ０．９６３Ｐｔ０．０３７合金膜の場合には、合金膜１１におけるＮｉ（ニッケル）の割合（比率）は９６．３原子％で、合金膜１１におけるＰｔ（白金）の割合（比率）は３．７原子％となる。合金膜１１におけるＰｔ（白金）の割合（比率）は、３原子％以上が好ましい。
【００４７】
それから、図１２に示されるように、合金膜１１上にバリア膜（応力制御膜、酸化防止膜、キャップ膜）１２を形成（堆積）する（図１３のステップＳ２）。バリア膜１２は、例えば窒化チタン（ＴｉＮ）膜またはチタン（Ｔｉ）膜からなり、その厚さ（堆積膜厚）は、例えば１５ｎｍ程度とすることができる。バリア膜１２は、応力制御膜（半導体基板の活性領域の応力を制御する膜）および酸素の透過を防止する膜として機能し、半導体基板１に働く応力の制御や合金膜１１の酸化防止などのために合金膜１１上に設けられる。なお、バリア膜１２の成膜（ステップＳ２）は、後述する金属シリサイド層１３ａ上に未反応の合金膜１１（後述する合金膜１１の未反応部分１１ａに対応）を残存させる場合には、省略しても良い。
【００４８】
また、ステップＳ１の前に、ＨＦガス、ＮＦ３ガス、ＮＨ３ガス又はＨ２ガスのうち少なくともいずれか一つを用いたドライクリーニング処理（後述の工程Ｐ２に対応）を行って、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１及びｐ＋型半導体領域ＳＤ２の表面の自然酸化膜を除去した後、半導体基板１を大気中（酸素含有雰囲気中）にさらすことなく、ステップＳ１及びステップＳ２を行えば、より好ましい。
【００４９】
以下に、合金膜１１およびバリア膜１２の好ましい形成方法の一例について説明する。
【００５０】
合金膜１１およびバリア膜１２の成膜には、図１４に示されるシリサイド材料の成膜装置２０が用いられる。
【００５１】
図１４に示されるように、成膜装置２０は、第１搬送室２１ａと第２搬送室２１ｂの２つの搬送室が配置され、第１搬送室２１ａの周囲に開閉手段であるゲートバルブ２２を介してロードロック室２３，２４および３つのチャンバ２５，２６，２７が備わり、第２搬送室２１ｂの周囲に開閉手段であるゲートバルブ２２を介して２つのチャンバ２８，２９が備わったマルチチャンバタイプである。さらに、第１搬送室２１ａと第２搬送室２１ｂとの間には２つの搬送用のチャンバ３０，３１が備わっている。第１搬送室２１ａは排気機構等により所定の真空度に保持され、その中央部には半導体ウエハＳＷを搬送するための多関節アーム構造の搬送用ロボット３２ａが設けられている。同様に、第２搬送室２１ｂは排気機構等により所定の真空度に保持され、その中央部には半導体ウエハＳＷを搬送するための多関節アーム構造の搬送用ロボット３２ｂが設けられている。
【００５２】
第１搬送室２１ａに備わるチャンバ２５，２６は相対的に高温の加熱処理を行う加熱処理用チャンバ、チャンバ２７はドライクリーニング処理（処置）用チャンバである。第２搬送室２１ｂに備わるチャンバ２８はスパッタリング法により合金膜１１（Ｎｉ−Ｐｔ合金膜）を成膜する成膜用チャンバ、チャンバ２９はスパッタリング法によりバリア膜１２（例えば窒化チタン膜）を成膜する成膜用チャンバである。また、バリア膜１２をプラズマＣＶＤ法で成膜する場合は、チャンバ２９はプラズマＣＶＤ法によりバリア膜１２（例えばチタン膜）を成膜する成膜用チャンバとなる。
【００５３】
第１搬送室２１ａと第２搬送室２１ｂとの間に備わるチャンバ３０，３１は第１搬送室２１ａと第２搬送室２１ｂとの間での半導体ウエハＳＷの受け渡しを行う受渡用チャンバであり、また半導体ウエハＳＷの冷却にも用いられる冷却用チャンバである。なお、成膜装置２０では、第１搬送室２１ａのみに備わるチャンバを３つとし、第２搬送室２１ｂのみに備わるチャンバを２つとしたが、これに限定されるものではなく、同じ用途のチャンバまたは他の用途のチャンバを追加することも可能である。
【００５４】
まず、１枚の半導体ウエハＳＷをウエハ搬入出室３３内に設置された搬送用ロボット３６によっていずれかのフープ３４から取り出し（図１５の工程Ｐ１）、いずれかのロードロック室２３または２４へ搬入する。半導体ウエハＳＷは、上記半導体基板１に対応するものである。フープ３４は半導体ウエハＳＷのバッチ搬送用の密閉収納容器であり、通常２５枚、１２枚、６枚等のバッチ単位で半導体ウエハＳＷを収納する。フープ３４の容器外壁は微細な通気フィルタ部を除いて機密構造になっており、塵埃はほぼ完全に排除される。従って、クラス１０００の雰囲気で搬送しても、内部はクラス１の清浄度が保てるようになっている。成膜装置２０とのドッキングは、フープ３４の扉をポート３５に取り付けて、ウエハ搬入出室３３の内部に引き込むことによって清浄さを保持した状態で行われる。続いてロードロック室２３内を真空引きした後、搬送用ロボット３２ａによって半導体ウエハＳＷを第１搬送室２１ａを経てドライクリーニング処理用のチャンバ２７へ真空搬送し、チャンバ２７内で半導体ウエハＳＷをドライクリーニング処理する（図１５の工程Ｐ２）。
【００５５】
ドライクリーニング処理時には、リモートプラズマ発生装置（図示せず）において還元ガス、例えばＮＦ３ガスおよびＮＨ３ガスを添加したＡｒガス（プラズマ励起用の希ガス）を励起させてプラズマを生成し、このプラズマをチャンバ２７内へ導入する。チャンバ２７内に導入されたプラズマをシャワーヘッド（図示せず）を介して半導体ウエハＳＷの主面上に供給することにより、プラズマとシリコン（ゲート電極ＧＥ１，ＧＥ２を構成する多結晶シリコンとｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２が形成された半導体基板１を構成する単結晶シリコン）の表面に形成された自然酸化膜との間で起きる還元反応によって自然酸化膜が除去される。
【００５６】
次に、搬送用ロボット３２ａによって半導体ウエハＳＷをドライクリーニング処理用のチャンバ２７から加熱処理用のチャンバ２５（またはチャンバ２６）へ第１搬送室２１ａを介して真空搬送し、チャンバ２５（またはチャンバ２６）に備わるステージ上に載せる（図１５の工程Ｐ３）。チャンバ２５（またはチャンバ２６）のステージ上に半導体ウエハＳＷを載せることにより、半導体ウエハＳＷを所定の温度で加熱し、半導体ウエハＳＷの主面上に残留していた生成物（上記ドライクリーニング処理時に還元反応により生成された生成物）を昇華させて除去する。半導体ウエハＳＷの主面上での温度は、例えば１５０から４００℃が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。
【００５７】
次に、搬送用ロボット３２ａによって半導体ウエハＳＷを加熱処理用のチャンバ２５（またはチャンバ２６）から冷却・受渡用のチャンバ３０（またはチャンバ３１）へ第１搬送室２１ａを介して真空搬送し、チャンバ３０（またはチャンバ３１）に備わるステージ上に載せる（図１５の工程Ｐ４）。チャンバ３０（またはチャンバ３１）のステージ上に半導体ウエハＳＷを載せることにより、半導体ウエハＳＷは冷却される。
【００５８】
次に、搬送用ロボット３２ｂによって半導体ウエハＳＷを冷却・受渡用のチャンバ３０（またはチャンバ３１）から合金膜１１成膜用のチャンバ２８へ第２搬送室２１ｂを介して真空搬送する（図１５の工程Ｐ５）。チャンバ２８内を排気機構により所定の真空度、例えば１．３３×１０−６Ｐａ程度とした後、半導体ウエハＳＷを所定の温度に加熱し、チャンバ２８内へＡｒガスを所定の流量により導入してスパッタリング法により半導体ウエハＳＷの主面上へ合金膜１１（Ｎｉ−Ｐｔ合金膜）を堆積する。この合金膜１１の堆積工程が、上記ステップＳ１（図１３のステップＳ１）に対応する。合金膜１１の厚さ（堆積膜厚）は、例えば２５ｎｍであり、成膜時におけるスパッタリング条件は、例えば成膜温度２５℃、Ａｒガス流量３５ｓｃｃｍである。
【００５９】
次に、搬送用ロボット３２ｂによって半導体ウエハＳＷを合金膜１１成膜用のチャンバ２８からバリア膜１２成膜用のチャンバ２９へ第２搬送室２１ｂを介して真空搬送する（図１５の工程Ｐ６）。チャンバ２９内を排気機構により所定の真空度とした後、半導体ウエハＳＷを所定の温度に加熱し、チャンバ２９内へＡｒガスおよびＮ２ガスを所定の流量により導入してスパッタリング法により半導体ウエハＳＷの主面上へ窒化チタン膜などからなるバリア膜１２を堆積する。このバリア膜１２の堆積工程が、上記ステップＳ２（図１３のステップＳ２）に対応する。バリア膜１２の厚さ（堆積膜厚）は、例えば１５ｎｍであり、成膜時におけるスパッタリング条件は、例えば成膜温度４０℃、Ａｒガス流量２８ｓｃｃｍ、窒素ガス流量８０ｓｃｃｍである。
【００６０】
次に、搬送用ロボット３２ｂによって半導体ウエハＳＷをバリア膜１２成膜用のチャンバ２９から冷却・受渡用のチャンバ３０（またはチャンバ３１）へ第２搬送室２１ｂを介して真空搬送する（図１５の工程Ｐ７）。
【００６１】
次に、搬送用ロボット３２ａによって半導体ウエハＳＷを冷却・受渡用のチャンバ３０（またはチャンバ３１）からいずれかのロードロック室２３または２４へ真空搬出し、さらに搬送用ロボット３６によって半導体ウエハＳＷをロードロック室２３または２４からウエハ搬入出室３３を介していずれかのフープ３４へ戻す（図１５の工程Ｐ８）。
【００６２】
このようにして、合金膜１１およびバリア膜１２を形成した後、半導体基板１に第１の熱処理（アニール処理）を施す（図１３のステップＳ３）。ステップＳ３の第１の熱処理は、不活性ガス（例えばアルゴン（Ａｒ）ガス、ネオン（Ｎｅ）ガスまたはヘリウム（Ｈｅ）ガス）または窒素（Ｎ２）ガスあるいはそれらの混合ガス雰囲気で満たされた常圧下で行うことができ、例えばＲＴＡ（Rapid Thermal Anneal）法を用いて行なうことができる。
【００６３】
ステップＳ３の第１の熱処理により、図１６に示されるように、ゲート電極ＧＥ１，ＧＥ２を構成する多結晶シリコン膜と合金膜１１、およびｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２を構成する単結晶シリコンと合金膜１１を選択的に反応させて、金属・半導体反応層である金属シリサイド層１３ａを形成する。ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の各上部（上層部）と合金膜１１とが反応することにより金属シリサイド層１３ａが形成されるので、金属シリサイド層１３ａは、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の各表面（上層部）に形成される。合金膜１１はＮｉ−Ｐｔ合金膜であるので、これがＳｉと反応して形成された金属シリサイド層１３ａは、ニッケル白金シリサイド層（ニッケルおよび白金のシリサイド層）である。
【００６４】
このように、ステップＳ３の第１の熱処理で、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２（を構成するＳｉ）と合金膜１１を選択的に反応させて、ニッケルおよび白金のシリサイドからなる金属シリサイド層１３ａを形成するが、第１の熱処理を行った段階では、金属シリサイド層１３ａは、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相（ここで０＜ｙ＜１）の白金添加ニッケルシリサイド層である。従って、ステップＳ３の第１の熱処理は、金属シリサイド層１３ａが（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相となるが、Ｎｉ１−ｙＰｔｙＳｉ相とはならないような熱処理温度で行うことが好ましい。
【００６５】
ステップＳ３の第１の熱処理により、合金膜１１中のＮｉとＰｔとがｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２およびゲート電極ＧＥ１，ＧＥ２中に拡散して金属シリサイド層１３ａが形成される。このステップＳ３では、ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２及びゲート電極ＧＥ１，ＧＥ２中へのＮｉの拡散係数よりも、ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２及びゲート電極ＧＥ１，ＧＥ２中へのＰｔの拡散係数の方が大きくなる熱処理温度で第１の熱処理を行い（第１の条件）、かつ、金属シリサイド層１３ａ上に合金膜１１の未反応部分が残存するように第１の熱処理を行なう（第２の条件）ようにする。これにより、形成された金属シリサイド層１３ａを構成する金属元素（ＮｉおよびＰｔ）に占めるＰｔの割合を、合金膜１１に占めるＰｔの割合よりも大きくすることができる。このことについては、後で、より詳細に説明する。
【００６６】
次に、ウェット洗浄処理を行うことにより、バリア膜１２と、未反応の合金膜１１（すなわちステップＳ３の第１の熱処理工程にてゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１またはｐ＋型半導体領域ＳＤ２と反応しなかった合金膜１１）とを除去する（図１３のステップＳ４）。この際、未反応の合金膜１１（すなわちステップＳ３の第１の熱処理工程にてゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１またはｐ＋型半導体領域ＳＤ２と反応しなかった合金膜１１）が金属シリサイド層１３ａ上から除去されるが、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の表面上に金属シリサイド層１３ａを残存させる。ステップＳ４のウェット洗浄処理は、硫酸を用いたウェット洗浄、または硫酸と過酸化水素水とを用いたウェット洗浄などにより行うことができる。図１６には、ステップＳ４のウェット洗浄処理によって、バリア膜１２および未反応の合金膜１１を除去した段階が示されている。
【００６７】
次に、半導体基板１に第２の熱処理（アニール処理）を施す（図１３のステップＳ５）。ステップＳ５の第２の熱処理は、不活性ガス（例えばアルゴン（Ａｒ）ガス、ネオン（Ｎｅ）ガスまたはヘリウム（Ｈｅ）ガス）または窒素（Ｎ２）ガスあるいはそれらの混合ガス雰囲気で満たされた常圧下で行うことができ、例えばＲＴＡ法を用いて行なうことができる。また、ステップＳ５の第２の熱処理は、上記ステップＳ３の第１の熱処理の熱処理温度よりも高い熱処理温度で行う。
【００６８】
ステップＳ５の第２の熱処理は、金属シリサイド層１３ａの低抵抗化と安定化のために行なわれる。ステップＳ５の第２の熱処理を行うことにより、図１７に示されるように、ステップＳ３の第１の熱処理で形成された、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相を主とした金属シリサイド層１３ａは、Ｎｉ１−ｙＰｔｙＳｉ相を主とした金属シリサイド層１３ｂに変わり、金属元素（ＮｉとＰｔを足したもの）とＳｉとの組成比が１：１の化学量論比により近い、安定な金属シリサイド層１３ｂが形成される。金属シリサイド層１３ａはニッケル白金シリサイド層であるので、これがＳｉと反応して形成された金属シリサイド層１３ｂも、ニッケル白金シリサイド層（ニッケルおよび白金のシリサイド層）である。
【００６９】
すなわち、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の金属シリサイド層１３ａと、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１及びｐ＋型半導体領域ＳＤ２のＳｉとを、ステップＳ５の第２の熱処理で更に反応させて、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相より安定で低抵抗率のＮｉ１−ｙＰｔｙＳｉ相からなる金属シリサイド層１３ｂを、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１及びｐ＋型半導体領域ＳＤ２の表面上に形成する。ステップＳ５の第２の熱処理は、Ｎｉ１−ｙＰｔｙ２Ｓｉ相の金属シリサイド層１３ａをＮｉ１−ｙＰｔｙＳｉ相の金属シリサイド層１３ｂにすることができるような温度で行う必要があるため、ステップＳ５の第２の熱処理の熱処理温度は、少なくともステップＳ３の第１の熱処理の熱処理温度よりも高くする必要がある。また、金属シリサイド層１３ｂがＮｉ１−ｙＰｔｙＳｉ相よりも高抵抗率のＮｉ１−ｙＰｔｙＳｉ２相にはならないようにするため、ステップＳ５の第２の熱処理は、金属シリサイド層１３ｂがＮｉ１−ｙＰｔｙＳｉ相となるが、Ｎｉ１−ｙＰｔｙＳｉ２相とはならないような熱処理温度で行なうことが好ましい。
【００７０】
なお、Ｎｉ１−ｙＰｔｙＳｉ相は、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相およびＮｉ１−ｙＰｔｙＳｉ２相よりも低抵抗率であり、ステップＳ５以降も（半導体装置の製造終了まで）金属シリサイド層１３ｂは低抵抗のＮｉ１−ｙＰｔｙＳｉ相のまま維持され、製造された半導体装置では（例えば半導体基板１を個片化して半導体チップとなった状態でも）、金属シリサイド層１３ｂは低抵抗のＮｉ１−ｙＰｔｙＳｉ相となっている。
【００７１】
このようにして、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥ１およびソース・ドレイン領域（ｎ＋型半導体領域ＳＤ１）の表面（上層部）と、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＧＥ２およびソース・ドレイン領域（ｐ＋型半導体領域ＳＤ２）の表面（上層部）とに、Ｎｉ１−ｙＰｔｙＳｉ相の金属シリサイド層１３ｂが形成される。
【００７２】
なお、本実施の形態は、ステップＳ５の第２の熱処理の熱処理温度を、５６０℃以上、より好ましくは５８０℃以上とし、それによって、金属シリサイド層１３ｂに後述の低頻度断線不良が発生するのを防止するが、これについては、後でより詳細に説明する。
【００７３】
次に、図１８に示されるように、半導体基板１の主面上に絶縁膜１５を形成する。すなわち、ゲート電極ＧＥ１，ＧＥ２およびサイドウォールスペーサＳＰを覆うように、金属シリサイド層１３ｂ上を含む半導体基板１上に絶縁膜１５を形成する。絶縁膜１５は例えば窒化シリコン膜からなり、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法などにより形成することができる。それから、絶縁膜１５上に絶縁膜１５よりも厚い絶縁膜１６を形成する。絶縁膜１６は例えば酸化シリコン膜などからなり、ＴＥＯＳ（テトラエトキシシラン)を用いて成膜温度４００℃程度のプラズマＣＶＤ法などにより形成することができる。これにより、絶縁膜１５，１６からなる層間絶縁膜が形成される。その後、絶縁膜１６の表面をＣＭＰ法により研磨するなどして、絶縁膜１６の上面を平坦化する。下地段差に起因して絶縁膜１６の表面に凹凸形状が形成されていても、絶縁膜１６の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。
【００７４】
次に、図１９に示されるように、絶縁膜１６上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜１６，１５をドライエッチングすることにより、絶縁膜１５，１６にコンタクトホール（貫通孔、孔）ＣＴを形成する。この際、まず絶縁膜１５に比較して絶縁膜１６がエッチングされやすい条件で絶縁膜１６のドライエッチングを行い、絶縁膜１５をエッチングストッパ膜として機能させることで、絶縁膜１６にコンタクトホールＣＴを形成してから、絶縁膜１６に比較して絶縁膜１５がエッチングされやすい条件でコンタクトホールＣＴの底部の絶縁膜１５をドライエッチングして除去する。コンタクトホールＣＴの底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の表面上の金属シリサイド層１３ｂの一部や、ゲート電極ＧＥ１，ＧＥ２の表面上の金属シリサイド層１３ｂの一部などが露出される。
【００７５】
次に、コンタクトホールＣＴ内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）ＰＧを形成する。プラグＰＧを形成するには、例えば、コンタクトホールＣＴの内部（底部および側壁上）を含む絶縁膜１６上に、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法によりバリア導体膜１７ａ（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜１７ｂを、成膜温度（基板温度）４５０℃程度のＣＶＤ法などによってバリア導体膜１７ａ上にコンタクトホールＣＴを埋めるように形成する。その後、絶縁膜１６上の不要な主導体膜１７ｂおよびバリア導体膜１７ａをＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１またはｐ＋型半導体領域ＳＤ２上に形成されたプラグＰＧは、その底部でゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１またはｐ＋型半導体領域ＳＤ２の表面上の金属シリサイド層１３ｂと接して、電気的に接続される。
【００７６】
次に、図２０に示されるように、プラグＰＧが埋め込まれた絶縁膜１６上に、絶縁膜１８を形成する。絶縁膜１８は、複数の絶縁膜の積層膜で形成することもできる。
【００７７】
次に、シングルダマシン法により第１層目の配線である配線Ｍ１を形成する。具体的には、次のようにして配線Ｍ１を形成することができる。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜１８の所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜１８上にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。銅めっき膜形成後には、４００℃程度のアニール処理（熱処理）を行うことが好ましい。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれ銅を主導電材料とする第１層目の配線Ｍ１を形成する。図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
【００７８】
配線Ｍ１は、プラグＰＧを介してｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用のｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２やゲート電極ＧＥ１，ＧＥ２などと電気的に接続されている。その後、デュアルダマシン法により２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。
【００７９】
＜第１の熱処理について＞
上述のように、ステップＳ３の第１の熱処理により、合金膜１１中のＮｉとＰｔとがｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２およびゲート電極ＧＥ１，ＧＥ２中に拡散して金属シリサイド層１３ａが形成される。この際、第１の条件として、ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２及びゲート電極ＧＥ１，ＧＥ２中へのＮｉの拡散係数よりも、ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２及びゲート電極ＧＥ１，ＧＥ２中へのＰｔの拡散係数の方が大きくなる熱処理温度で第１の熱処理を行い、かつ、第２の条件として、金属シリサイド層１３ａ上に合金膜１１の未反応部分が残存するように第１の熱処理を行なう。これにより、金属シリサイド層１３ａを構成する金属元素（ＮｉおよびＰｔ）に占めるＰｔの割合を、合金膜１１に占めるＰｔの割合よりも大きくすることができる。これについて、以下に説明する。
【００８０】
まず、ステップＳ３の第１の熱処理の第１の条件について、図２１を参照して説明する。
【００８１】
図２１は、Ｓｉ領域（シリコン領域）中におけるＮｉとＰｔの拡散係数を示すグラフであり、Ｓｉ領域中におけるＮｉとＰｔの拡散係数のアレニウスプロットが示されている。図２１のグラフの縦軸は、Ｓｉ領域中におけるＮｉまたはＰｔの拡散係数に対応し、図２１のグラフの横軸は、絶対温度Ｔの逆数を１０００倍したものに対応する。なお、図２１のアレニウスプロットの出展は、O. Madelung, M. Schulz, and H. Weiss eds., /Landolt-Bornstein/ /Zahlenwerte und Funktionen aus Naturwissenshaften und Technik/, p. 494, Berlin: Springer-Verlag, 1984.である。
【００８２】
図２１には、Ｓｉ領域（シリコン領域）中におけるＮｉとＰｔの拡散係数の温度依存性のグラフが示されているが、この図２１のグラフに示されるように、シリコン領域中におけるＮｉとＰｔの拡散係数は、どちらも温度が高くなるにつれて増大するが、拡散係数の温度依存性はＮｉとＰｔとで異なる。このため、図２１から分かるように、ある温度Ｔ１よりも高温では、Ｓｉ領域中におけるＮｉの拡散係数が、Ｓｉ領域中におけるＰｔの拡散係数よりも大きくなり、ＰｔよりもＮｉの方がＳｉ領域に拡散しやすくなるが、ある温度Ｔ１で、Ｓｉ領域中におけるＮｉの拡散係数と、Ｓｉ領域中におけるＰｔの拡散係数とが同じになり、Ｓｉ領域への拡散しやすさは、ＮｉとＰｔで同じになる。一方、その温度Ｔ１よりも低温では、Ｓｉ領域中におけるＰｔの拡散係数が、Ｓｉ領域中におけるＮｉの拡散係数よりも大きくなり、ＮｉよりもＰｔの方がＳｉ領域に拡散しやすくなる。この温度Ｔ１は、Ｓｉ領域中へのＮｉ（ニッケル）の拡散係数と、Ｓｉ領域中へのＰｔ（白金）の拡散係数とが一致する温度であり、２７９℃である（すなわちＴ１＝２７９℃）。上記第１の条件を満たすためには、ステップＳ３の第１の熱処理の熱処理温度を上記温度Ｔ１よりも低くすればよい。これにより、ステップＳ３の第１の熱処理では、合金膜１１からシリコン領域（ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２を構成する各シリコン領域）中へ、Ｎｉ（ニッケル）よりもＰｔ（白金）の方が、拡散しやすくなる。
【００８３】
なお、上記第１の条件は、後述のシリコン領域４１中へのＮｉの拡散係数よりも、シリコン領域４１中へのＰｔの拡散係数の方が大きくなるような熱処理温度で、ステップＳ３の第１の熱処理を行なうことに対応しており、これにより、ステップＳ３の第１の熱処理において、合金膜１１からシリコン領域４１中へ、ＮｉよりもＰｔの方が、拡散しやすくなる。
【００８４】
次に、ステップＳ３の第１の熱処理の第２の条件について、図２２〜図２７を参照して説明する。
【００８５】
図２２〜図２７は、ステップＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５の各段階における半導体装置の製造工程中の要部断面図であり、シリコン領域４１の上部近傍領域が示されている。図２２〜図２７のうち、図２２は、ステップＳ１で合金膜１１を形成する直前の段階が示され、図２３は、ステップＳ１を行って合金膜１１を形成した段階（ステップＳ２のバリア膜１２の形成前の段階）が示され、図２４は、ステップＳ２を行ってバリア膜１２を形成した段階（ステップＳ３の第１の熱処理の前の段階）が示されている。また、図２５は、ステップＳ３の第１の熱処理を行った段階（ステップＳ４のバリア膜１２および未反応の合金膜１１の除去工程を行う前の段階）が示され、図２６は、ステップＳ４のバリア膜１２および未反応の合金膜１１の除去工程を行った段階（ステップＳ５の第２の熱処理を行う前の段階）が示され、図２７は、ステップＳ５の第２の熱処理を行った段階（絶縁膜１５を形成する前の段階）が示されている。
【００８６】
ここで、図２２〜図２７に示されているシリコン領域（Ｓｉ領域）４１は、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１（ソース・ドレイン領域）またはｐ＋型半導体領域ＳＤ２（ソース・ドレイン領域）のいずれかに対応する。これは、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２が、いずれもシリコン領域（具体的にはゲート電極ＧＥ１，ＧＥ２は多結晶シリコン膜、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２は単結晶シリコン領域）からなるためである。シリコン領域４１がゲート電極ＧＥ１，ＧＥ２の場合は、そのシリコン領域４１は多結晶シリコンからなり、シリコン領域４１がソース・ドレイン領域（ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２）の場合は、そのシリコン領域４１は単結晶シリコンからなる。
【００８７】
上述したように金属シリサイドを形成するためには、図２２および図２３に示されるように、ステップＳ１において、シリコン領域４１（すなわちゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２）上を含む半導体基板１の主面（全面）上に合金膜１１を形成する。このときのシリコン領域４１上の合金膜１１の形成膜厚（堆積膜厚）は、厚み（膜厚）ｔｎ１である。この厚みｔｎ１は、ステップＳ３の第１の熱処理の前の、シリコン領域４１上の合金膜１１の厚みに対応する。形成された合金膜１１は、ＮｉとＰｔの原子比が１−ｘ：ｘの合金膜であるＮｉ１−ｘＰｔｘ合金膜（ここで０＜ｘ＜１）である。
【００８８】
それから、図２４に示されるように、ステップＳ２において、合金膜１１上にバリア膜１２が形成される。その後、ステップＳ３の第１の熱処理を行なうと、図２５に示されるように、シリコン領域４１と合金膜１１とが反応して、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相（ここで０＜ｙ＜１）の金属シリサイド層１３ａが、シリコン領域４１の表面（上層部）に形成される。本実施の形態では、シリコン領域４１上の合金膜１１の全てをシリコン領域４１と反応させるのではなく、金属シリサイド層１３ａ上に合金膜１１の未反応部分１１ａが残存するように、ステップＳ３の第１の熱処理を行う。ここで、未反応部分１１ａは、ステップＳ３の第１の熱処理前にシリコン領域４１上に位置していた合金膜１１のうち、ステップＳ３の第１の熱処理でシリコン領域４１と反応しなかった部分に対応する。
【００８９】
シリコン領域４１上に位置していた合金膜１１のうち、ステップＳ３の第１の熱処理後（ステップＳ４のバリア膜１２および未反応の合金膜１１の除去工程前）もシリコン領域４１上に残存する未反応部分１１ａの厚みは、厚み（膜厚）ｔｎ２であり、形成された金属シリサイド層１３ａの厚みは、厚みｔｎ４である。
【００９０】
なお、理解を簡単にするために、図２４においては、点線で示される仮想線で合金膜１１を未反応部１１ａと反応部分１１ｂとに分けている。反応部分１１ｂは、ステップＳ３の第１の熱処理前にシリコン領域４１上に位置していた合金膜１１のうち、ステップＳ３の第１の熱処理でシリコン領域４１と反応して金属シリサイド層１３ａを形成した部分に対応する。従って、反応部分１１ｂと未反応部分１１ａとを合わせたものが、ステップＳ３の第１の熱処理前にシリコン領域４１上に位置していた合金膜１１に相当する。合金膜１１は実際には単層であるが、合金膜１１の下層部分が反応部分１１ｂで、合金膜１１の上層部分が未反応部分１１ａであり、反応部分１１ｂと未反応部分１１ａは、合金膜１１を略層状に２つに分けた領域（下側が反応部分１１ｂで上側が未反応部分１１ａ）にほぼ対応する。反応部分１１ｂの厚みを厚みｔｎ３とすると、未反応部分１１ａの厚みｔｎ２と反応部分１１ｂの厚みｔｎ３との和が、合金膜１１の厚みｔｎ１に対応する（すなわちｔｎ１＝ｔｎ２＋ｔｎ３）。
【００９１】
本実施の形態では、金属シリサイド層１３ａ上に合金膜１１の未反応部分１１ａが層状に残存するようにステップＳ３の第１の熱処理を行うので、合金膜１１の反応部分１１ｂの厚みｔｎ３は、第１の熱処理前のシリコン領域４１上の合金膜１１の厚みｔｎ１よりも薄く（ｔｎ３＜ｔｎ１）、かつ第１の熱処理後に金属シリサイド層１３ａ上に残存する合金膜１１の未反応部分１１ａの厚みｔｎ２は、ゼロよりも大きい（ｔｎ２＞０）。
【００９２】
なお、コバルトシリサイド形成の場合は、Ｓｉが拡散種であり、Ｃｏ膜中へＳｉが移動することによりコバルトシリサイドが形成されるのに対して、本実施の形態のようにＮｉ１−ｘＰｔｘ合金膜を用いる場合は、ＮｉおよびＰｔが拡散種であり、シリコン領域４１側にＮｉおよびＰｔが移動することによって金属シリサイド１３ａが形成される。
【００９３】
それから、図２６に示されるように、ステップＳ４で、バリア膜１２と、未反応の合金膜１１（すなわちステップＳ３の第１の熱処理工程にてシリコン領域４１と反応しなかった合金膜１１）とを除去する。この際、金属シリサイド層１３ａ上の未反応部分１１ａも除去される。その後、ステップＳ５の第２の熱処理を行い、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の金属シリサイド層１３ａとシリコン領域４１とを更に反応させることで、図２７に示されるように、Ｎｉ１−ｙＰｔｙＳｉ相の金属シリサイド層１３ｂをシリコン領域４１の表面（上層部分）に形成する。形成された金属シリサイド層１３ｂの厚みは、厚みｔｎ５である。
【００９４】
本実施の形態においては、第２の条件として、金属シリサイド層１３ａ上に合金膜１１の未反応部分１１ａが残存するように（すなわちｔｎ１＞ｔｎ２＞０となるように）、ステップＳ３の第１の熱処理を行なう。
【００９５】
すなわち、ステップＳ３の第１の熱処理においては、シリコン領域４１上に位置する部分の合金膜１１の全部（全厚み）を、そのシリコン領域４１と反応させるのではなく、シリコン領域４１上に位置する部分の合金膜１１の一部（下層部分）のみを、そのシリコン領域４１と反応させる。換言すれば、ステップＳ３の第１の熱処理において、合金膜１１とシリコン領域４１との反応率Ｒａが１００％未満（すなわちＲａ＜１００％）になるようにする。このようにすることで、シリコン領域４１（ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２）上に位置する合金膜１１の上層部分は、ステップＳ３の第１の熱処理を行なっても、未反応のまま未反応部分１１ａとして金属シリサイド層１３ａ上に残存する。これにより、ステップＳ３の第１の熱処理を行なうと、金属シリサイド層１３ａ上に合金膜１１の未反応部分１１ａが残存することになる。
【００９６】
ここで、合金膜１１とシリコン領域４１との反応率Ｒａとは、シリコン領域４１上に位置する合金膜１１のうち、ステップＳ３の第１の熱処理よって、そのシリコン領域４１と反応して金属シリサイド層１３ａを形成した部分（すなわち反応部分１１ｂ）の割合に対応する。従って、合金膜１１とシリコン領域４１との反応率Ｒａは、ステップＳ３の第１の熱処理を行なう前の合金膜１１の厚みｔｎ１に対する、ステップＳ３の第１の熱処理中に金属シリサイド層１３ａを形成するために消費された合金膜１１の厚み（すなわち反応部分１１ｂの厚みｔｎ２）の割合に対応することになる。従って、合金膜１１とシリコン領域４１との反応率Ｒａは、Ｒａ＝ｔｎ３／ｔｎ１、すなわちＲａ＝（ｔｎ１−ｔｎ２）／ｔｎ１と表すことができる。百分率表示する場合は、Ｒａ＝ｔｎ３×１００／ｔｎ１［％］、すなわちＲａ＝（ｔｎ１−ｔｎ２）×１００／ｔｎ１［％］と表すことができる。
【００９７】
上記第１の条件および第２の条件を満たすように第１の熱処理を行えば、この第１の熱処理において、シリコン領域４１（ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２およびゲート電極ＧＥ１，ＧＥ２を構成する各シリコン領域）へＮｉよりもＰｔの方が拡散しやすいため、合金膜１１からシリコン領域４１に拡散するＮｉとＰｔの原子数の比は、合金膜１１を構成するＮｉとＰｔの原子比に比べて、Ｐｔの割合が増加したものとなる。このため、金属シリサイド層１３ａにおけるＮｉとＰｔの比も、合金膜１１を構成するＮｉとＰｔの原子比に比べて、Ｐｔの割合が増加したものとなる。すなわち、合金膜１１がＮｉ１−ｘＰｔｘ合金膜（ここで０＜ｘ＜１）であり、かつ金属シリサイド層１３ａが、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相（ここで０＜ｙ＜１）であるとすると、ｘ＜ｙとなる。
【００９８】
但し、ステップＳ３の第１の熱処理が上記第１の条件を満たしても、上記第２の条件を満たさなかった場合（上記反応率Ｒａが１００％の場合）には、シリコン領域４１（ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２およびゲート電極ＧＥ１，ＧＥ２を構成する各シリコン領域）上の合金膜１１を構成していたＮｉとＰｔは、拡散係数の差にかかわらず、全部がシリコン領域４１に拡散して金属シリサイド層１３ａの形成に寄与する。このため、たとえＮｉよりもＰｔの方がシリコン領域４１に拡散しやすかったとしても、シリコン領域４１上の合金膜１１を構成していたＮｉとＰｔの全量がシリコン領域４１と反応して金属シリサイド層１３ａを形成するので、金属シリサイド層１３ａにおけるＮｉとＰｔの比は、合金膜１１におけるＮｉとＰｔの比を維持したものになってしまう。すなわち、合金膜１１がＮｉ１−ｘＰｔｘ合金膜（ここで０＜ｘ＜１）であり、かつ金属シリサイド層１３ａが、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相（ここで０＜ｙ＜１）であるとすると、ｘ＝ｙとなってしまうのである。
【００９９】
従って、上記第１の条件と上記第２の条件の両方を満たすようにステップＳ３の第１の熱処理を行うことで、金属シリサイド層１３ａにおけるＰｔの比率を高めることが可能になる。すなわち、上記第１の条件と上記第２の条件を両立させることで、金属シリサイド層１３ａを構成する金属元素（ＮｉとＰｔを足したもの）に占めるＰｔの割合を、合金膜１１に占めるＰｔの割合よりも大きくすることができる。換言すれば、上記第１の条件と上記第２の条件を両立させることで、合金膜１１としてＮｉ１−ｘＰｔｘ合金膜を用いて（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の金属シリサイド層１３ａを形成するにあたって、ｘ＜ｙとすることができる。
【０１００】
また、バリア膜１２は、合金膜１１と反応しがたい膜であり、ステップＳ３の第１の熱処理を行っても合金膜１１と反応しない膜であることが望ましく、この観点から、バリア膜１２として、窒化チタン（ＴｉＮ）膜またはチタン（Ｔｉ）膜は好ましい。なお、シリコン領域４１（すなわちゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２）と反応する合金膜１１の反応部分１１ｂの厚みｔｎ３よりも十分に厚く合金膜１１を形成した場合は、酸化防止膜としてのバリア膜１２は省略しても良い。
【０１０１】
その後、ステップＳ５の第２の熱処理で、金属シリサイド層１３ａとシリコン領域４１とを更に反応させることで、金属シリサイド層１３ｂを形成する（すなわち金属シリサイド層１３ａを金属シリサイド層１３ｂに変える）が、ステップＳ５の第２の熱処理時には合金膜１１は除去されているので、金属シリサイド層１３ａと金属シリサイド層１３ｂとで、ＮｉとＰｔとの比は維持されて同じ値になる。すなわち、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の金属シリサイド層１３ａとＮｉ１−ｙＰｔｙＳｉ相の金属シリサイド層１３ｂとで、ＮｉとＰｔの比（すなわち１−ｙ：ｙ）は維持されて同じ値になる。つまり、金属シリサイド層１３ａを構成する（Ｎｉ１−ｙＰｔｙ）２Ｓｉのｙと、金属シリサイド層１３ｂを構成するＮｉ１−ｙＰｔｙＳｉのｙとが、同じ値になる。
【０１０２】
また、本実施の形態では、形成された金属シリサイド層１３ｂの厚み方向（半導体基板１の主面に略垂直な方向）におけるＰｔの濃度分布は、次のようになっている。すなわち、金属シリサイド層１３ｂにおけるＰｔの濃度は、金属シリサイド層１３ｂの厚みの中央よりも、金属シリサイド層１３ｂの底面（金属シリサイド層１３ｂとシリコン領域４１との界面）が高濃度となっている。また、金属シリサイド層１３ｂにおけるＰｔの濃度は、金属シリサイド層１３ｂの厚みの中央よりも、金属シリサイド層１３ｂの上面（絶縁膜１５を形成した状態における金属シリサイド層１３ｂと絶縁膜１５との界面に対応）が高濃度となっている。従って、金属シリサイド層１３ｂにおけるＰｔの濃度は、金属シリサイド層１３ｂの厚みの中央よりも、金属シリサイド層１３ｂの底面および上面が高濃度となっている。
【０１０３】
つまり、上記図２７を参照すると、金属シリサイド層１３ｂのＰｔの濃度分布（厚み方向の濃度分布）は、金属シリサイド層１３ｂの底面におけるＰｔの濃度（例えば図２７の位置Ｐ２におけるＰｔの濃度）が、金属シリサイド層１３ｂの厚みの中央におけるＰｔの濃度（例えば図２７の位置Ｐ１におけるＰｔの濃度）よりも高くなっている。また、金属シリサイド層１３ｂのＰｔの濃度分布（厚み方向の濃度分布）は、金属シリサイド層１３ｂの上面におけるＰｔの濃度（例えば図２７の位置Ｐ３におけるＰｔの濃度）が、金属シリサイド層１３ｂの厚みの中央におけるＰｔの濃度（例えば図２７の位置Ｐ１におけるＰｔの濃度）よりも高くなっている。このような濃度分布は、ＥＤＸ（Energy Dispersive X-ray spectroscopy）分析によって確認された。
【０１０４】
金属シリサイド層１３ｂにおけるＰｔのこのような濃度分布は、上記第１の条件および第２の条件を満たすようにステップＳ３の第１の熱処理を行って、Ｐｔの濃度を高濃度化し、結晶粒の過剰な成長を抑制することで、得ることができる。その理由は、以下のように考えられる。
【０１０５】
金属シリサイド層１３ｂに添加されているＰｔは、結晶粒内よりも結晶粒界（結晶粒表面）に偏析しやすく、結晶粒内よりも粒界（結晶粒表面）で高濃度となりやすいが、結晶粒が過剰に成長すると、粒界でのＰｔの偏析は解消されてしまう。金属シリサイド層１３ｂの厚みは、金属シリサイド層１３ｂにおける粒径（結晶粒径）よりも小さく、金属シリサイド層１３ｂにおいて、厚み方向にはほぼ１個の結晶粒が占有した状態となっている。このため、上記第１の条件および第２の条件を満たすようにステップＳ３の第１の熱処理を行って、Ｐｔの濃度を高濃度化し、結晶粒の過剰な成長を抑制することで、結晶粒の中央付近にほぼ相当する位置Ｐ１におけるＰｔの濃度よりも、結晶粒の表面にほぼ相当する位置Ｐ２，Ｐ３におけるＰｔの濃度を高くすることができる。
【０１０６】
＜ニッケル白金シリサイドの適用について＞
本実施の形態では、金属シリサイド層１３ｂを、単純なニッケルシリサイド層ではなく、Ｐｔ（白金）を含んだ（添加した）ニッケルシリサイド層、すなわちニッケル白金シリサイド層として形成しているが、Ｐｔ（白金）を含ませた理由について説明する。
【０１０７】
サリサイドプロセスで形成する金属シリサイド層がニッケルシリサイドの場合、Ｎｉ２Ｓｉ相およびＮｉＳｉ２相よりもＮｉＳｉ相の方が低抵抗であるため、ゲートを構成する導電膜およびソース・ドレインを構成する半導体領域の表面には、ＮｉＳｉ相からなる金属シリサイド層（ＮｉＳｉ層）を形成する必要がある。ニッケルシリサイドを形成する場合には、Ｎｉ（ニッケル）が拡散種であり、シリコン領域側にＮｉが移動することによってニッケルシリサイドが形成される。
【０１０８】
このため、熱処理の際にＮｉ（ニッケル）が過剰に拡散するなどして不要なＮｉＳｉ２部分が形成され、ＭＩＳＦＥＴ毎に金属シリサイド層の電気抵抗がばらつく可能性がある。また、熱処理の際にＮｉＳｉ層からチャネル部へのＮｉＳｉ２の異常成長が生じる可能性がある。ＮｉＳｉ層からチャネル部にＮｉＳｉ２が異常成長していると、ＭＩＳＦＥＴのソース・ドレイン間のリーク電流の増大を招いたり、ソース・ドレイン領域の拡散抵抗の増大を招いたりする。
【０１０９】
従って、電界効果トランジスタの性能向上のためには、ＮｉＳｉ層中に不要なＮｉＳｉ２部分が形成されるのを防止し、また、ＮｉＳｉ層からチャネル部へのＮｉＳｉ２の異常成長を防止することが望まれる。この対策としては、Ｎｉ２Ｓｉ相のニッケルシリサイド層をＮｉＳｉ相のニッケルシリサイド層に変えるための熱処理（本実施の形態のステップＳ５の第２の熱処理に相当する熱処理）を低温化することと、ニッケルシリサイド層にＰｔを添加することとの２つが考えられる。
【０１１０】
本発明者は、この２つのうち、Ｐｔを添加したニッケルシリサイド層（すなわちニッケル白金シリサイド層）を適用することについて検討した。ニッケルシリサイド層中にＰｔが添加されていると、形成された金属シリサイド層（ニッケル白金シリサイド層）の凝集が少ないこと、形成された金属シリサイド層において、高抵抗なＮｉＳｉ２相の異常成長を抑制できることなどの利点を得られるので、半導体装置の性能や信頼性を向上させることができる。ニッケルシリサイド層中にＰｔを添加した場合に、ＮｉＳｉ２相の異常成長の抑制（防止）効果は、ニッケル白金シリサイド層中のＰｔ（白金）の濃度が高くなるほど高まる。このため、金属シリサイド層１３ｂ中のＰｔの濃度を高めて半導体装置の性能をより向上させることが望まれる。
【０１１１】
しかしながら、半導体基板（半導体ウエハ）上にＮｉ１−ｘＰｔｘ合金膜を成膜する場合、ＮｉとＰｔのスパッタ角が異なるため、Ｎｉ１−ｘＰｔｘ合金膜中のＰｔの濃度を増加させようとすると、半導体基板上にＮｉ１−ｘＰｔｘ合金膜が不均一に成膜されてしまう可能性がある。このため、半導体基板（半導体ウエハ）にＮｉ１−ｘＰｔｘ合金膜を均一な組成で成膜しようとすると、Ｎｉ１−ｘＰｔｘ合金膜中のＰｔの濃度（すなわちＮｉ１−ｘＰｔｘにおけるｘ）を増加させるには、蜂の巣状のコリメータなどを用いてＰｔのスパッタ角を調整してもコリメータに多く成膜されてしまい、限界がある。
【０１１２】
それに対して、本実施の形態では、上記第１の条件および第２の条件を満たすようにステップＳ３の第１の熱処理を行うことで、合金膜１１に占めるＰｔの割合（すなわち合金膜１１をＮｉ１−ｘＰｔｘ合金膜と表したときのｘ）よりも、金属シリサイド層１３ａを構成する金属元素に占めるＰｔの割合（すなわち金属シリサイド層１３ａを（Ｎｉ１−ｙＰｔｙ）２Ｓｉと表したときのｙ）を高める（すなわちｙ＞ｘとする）ことができる。そして、合金膜１１に占めるＰｔの割合（すなわち合金膜１１をＮｉ１−ｘＰｔｘ合金膜と表したときのｘ）よりも、金属シリサイド層１３ｂを構成する金属元素に占めるＰｔの割合（すなわち金属シリサイド層１３ｂをＮｉ１−ｙＰｔｙＳｉと表したときのｙ）を高める（すなわちｙ＞ｘとする）ことができる。これにより、金属シリサイド層１３ａ，１３ｂにおける凝集を抑制でき、金属シリサイド層１３ｂにおいて、高抵抗なＮｉ１−ｙＰｔｙＳｉ２相の異常成長を抑制することができ、半導体装置の信頼性を向上させることができる。
【０１１３】
このように、本実施の形態では、金属シリサイド層１３ａ，１３ｂとして、Ｐｔを含有するニッケルシリサイド層であるニッケル白金シリサイド層を適用し、かつ、上記第１の条件および第２の条件を満たすようにステップＳ３の第１の熱処理を行うことにより、金属シリサイド層１３ａ，１３ｂにおけるＰｔ濃度を高めることができ、高抵抗なＮｉ１−ｙＰｔｙＳｉ２相の異常成長を抑制することができる。金属シリサイド層１３ａ，１３ｂにおけるＮｉおよびＰｔに占めるＰｔの割合（すなわち、金属シリサイド層１３ａ，１３ｂ中のＮｉ原子とＰｔ原子の総数に占めるＰｔ原子の割合）は、好ましくは３原子％以上であり、３〜１５原子％を、より好適な組成範囲として用いることができる。
【０１１４】
また、上述のように、金属シリサイド層１３ｂおけるＰｔ濃度は、金属シリサイド層１３ｂの厚みの中央よりも、金属シリサイド層１３ｂの底面および上面が高濃度となっているが、金属シリサイド層１３ｂにおけるこのようなＰｔの濃度分布も、金属シリサイド層１３ｂから半導体基板１側にＮｉ１−ｙＰｔｙＳｉ２が異常成長するのを抑制するのに寄与する。これは、金属シリサイド層１３ｂの底面（金属シリサイド層１３ｂと半導体基板１との界面）でのＰｔの濃度を高くすることにより、Ｐｔが高濃度に分布または偏析した底面（金属シリサイド層１３ｂの底面）が、Ｎｉ１−ｙＰｔｙＳｉ２の異常成長のバリアとなるためである。金属シリサイド層１３ｂから半導体基板１側にＮｉ１−ｙＰｔｙＳｉ２が異常成長するのを抑制するには、金属シリサイド層１３ｂの底面におけるＰｔの濃度（例えば図２７の位置Ｐ２におけるＰｔの濃度）を高くすることが特に有効である。このため、上述のような濃度分布（位置Ｐ２，Ｐ３でのＰｔの濃度が位置Ｐ１でのＰｔの濃度よりも高いような濃度分布、特に重要なのは位置Ｐ２でのＰｔの濃度が位置Ｐ１でのＰｔの濃度よりも高いような濃度分布）により、金属シリサイド層１３ｂから半導体基板１側へのＮｉ１−ｙＰｔｙＳｉ２の異常成長を更に抑制することができ、半導体装置の信頼性を向上させることができる。
【０１１５】
また、上記反応率Ｒａは、１００％未満であるが、８０％以下であればより好ましく、５０％以下であれば更に好ましい。これにより、Ｎｉ１−ｙＰｔｙＳｉ２が異常成長するのをより的確に抑制できるようになる。
【０１１６】
＜ニッケル白金シリサイド層の低頻度断線不良について＞
上述のように、金属シリサイド層１３ａ，１３ｂとしてニッケル白金シリサイド層を適用し、かつ、上記第１の条件および第２の条件を満たすようにステップＳ３の第１の熱処理を行うことにより、Ｎｉ１−ｙＰｔｙＳｉ２の異常成長を抑制できるが、このことにより、ステップＳ５の第２の熱処理の熱処理温度を高くすることが可能になる。すなわち、Ｎｉ１−ｙＰｔｙＳｉ２の異常成長を抑制できない場合（Ｐｔを添加していないニッケルシリサイド層を形成する場合や、ニッケルシリサイドにＰｔを添加した場合でも上記第１および第２の条件満たさない場合など）には、ステップＳ５の第２の熱処理に相当する熱処理の温度を高温にするほど、ＮｉＳｉ２相の異常成長が促進されてしまう。このため、ステップＳ５の第２の熱処理に相当する熱処理の温度を低く設定することで、この熱処理での反応をある程度抑制することにより、ＮｉＳｉ２相の異常成長を抑制することが、半導体装置の信頼性確保のためには有益である。しかしながら、本実施の形態では、上述のように、金属シリサイド層１３ａ，１３ｂとしてニッケル白金シリサイド層を適用し、かつ、上記第１の条件および第２の条件を満たすようにステップＳ３の第１の熱処理を行うことにより、Ｎｉ１−ｙＰｔｙＳｉ２の異常成長を抑制できるため、ステップＳ５の第２の熱処理の熱処理温度を高く設定してもＮｉ１−ｙＰｔｙＳｉ２相の異常成長は生じにくい。このため、本実施の形態では、Ｎｉ１−ｙＰｔｙＳｉ２相の異常成長を防止する観点では、ステップＳ５の第２の熱処理の熱処理温度を低温化する必要はなく、ステップＳ５の第２の熱処理の熱処理温度の設定可能な温度範囲は広くなる。
【０１１７】
そこで、本発明者は、ステップＳ５の第２の熱処理の熱処理温度の影響について調べた。その結果、ＮｉＳｉ２の異常成長を抑制できない場合には、熱処理温度をある程度低くしないとＮｉＳｉ２相の異常成長が促進されてしまうが、ＮｉＳｉ２の異常成長を抑制できるのであれば、熱処理温度をある程度高温にしないと、金属シリサイド層の断線不良が生じる可能性があることを見いだした。この断線について以下で説明する。
【０１１８】
まず、本発明者が行った実験について説明する。図２８は、半導体ウエハの主面に形成した金属シリサイド層５１の説明図である。図２９および図３０は、金属シリサイド層５１の抵抗の測定原理の説明図である。なお、図２８は、平面図であり、１つの金属シリサイド層５１とその周囲の素子分離領域５２の平面レイアウトが示されているが、図面を見やすくするために、金属シリサイド層５１と素子分離領域５２と半導体基板領域５３にそれぞれハッチングを付してある。
【０１１９】
まず、金属シリサイド層１３ｂに相当する金属シリサイド層５１が形成された半導体ウエハを準備する。この際、１枚の半導体ウエハには、複数のチップ領域（そこから１つの半導体チップが取得される領域であり、後述の図３２のチップ領域ＣＲがこれに対応する）があり、半導体ウエハの主面の各チップ領域に、幅Ｗｓが４０〜８０ｎｍで長さが３μｍの金属シリサイド層のパターン（以下、この金属シリサイド層のパターンを、符号５１を付して金属シリサイド層５１と称する）が、２５６×２５６個のアレイ状に形成した。つまり、１つのチップ領域には、２５６×２５６＝６５５３６個の金属シリサイド層５１がアレイ状に形成され、このチップ領域が、半導体ウエハの主面に複数（ここでは７３個）、アレイ状に配置されている。各金属シリサイド層５１は、図２８に示されるように、素子分離領域５２で規定された活性領域ＡＲに形成されている。平面視において、活性領域ＡＲは、周囲を素子分離領域５２で囲まれている。すなわち、図２８には金属シリサイド層５１が形成された１つの活性領域ＡＲが示されているが、このような活性領域ＡＲが２５６×２５６＝６５５３６個だけ１つのチップ領域内に形成され、そのようなチップ領域が、半導体ウエハの主面に複数（ここでは７３個）アレイ状に配置されている。素子分離領域５２の形成法は、上記素子分離領域４の形成法と基本的には同じであり、金属シリサイド層５１の形成法は、上記金属シリサイド層１３ｂの形成法（すなわち上記ステップＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５の工程）と基本的には同じである。また、１枚の半導体ウエハに形成された金属シリサイド層５１同士は、同じ条件で形成されている。但し、金属シリサイド層５１を形成する際の第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度を、半導体ウエハ毎に変更させることで、後述の図３４のグラフおよび図３５のデータを得ている。また、活性領域ＡＲおよび金属シリサイド層５１の寸法を半導体ウエハ毎に変更させることで、後述の図３８のグラフおよび図３９のデータを得ている。
【０１２０】
なお、図２８に示されるように、金属シリサイド層５１は、活性領域ＡＲを構成する半導体基板領域（Ｓｉ基板領域）５３上に形成されているが、活性領域ＡＲ全体に形成されているのではなく、活性領域ＡＲの幅（Ｘ１方向の寸法）Ｗａよりも小さな幅（Ｘ１方向の寸法）Ｗｓで形成されている。このため、図２８では、活性領域ＡＲを構成する半導体基板領域５３のうち、その上に金属シリサイド層５１が形成されていない半導体基板領域５３も示されている。素子分離領域５２および金属シリサイド層５１が形成された半導体ウエハの主面上には、上記絶縁膜１５，１６，１８やプラグＰＧおよび配線Ｍ１などに相当するものも形成されている。図示はしないけれども、図２８の金属シリサイド層５１のＹ１方向の両端に、上記プラグＰＧに相当するプラグが接続され、それによって、金属シリサイド層５１に対応する抵抗Ｒが測定できるようになっている。
【０１２１】
このようにして準備した半導体ウエハの金属シリサイド層５１の抵抗測定を、以下のようにして行った。
【０１２２】
図２９において、符号Ｒで示された抵抗Ｒは、金属シリサイド層５１に対応しており、金属シリサイド層５１の抵抗が抵抗Ｒである。図２９の回路において、スイッチ用のトランジスタＴＲ１をオンして（このときスイッチ用のトランジスタＴＲ２はオフ状態）、電圧ＥでコンデンサＣを充電する。コンデンサＣが電圧Ｅで十分に充電された後、トランジスタＴＲ１をオフするとともに、トランジスタＴＲ２をオンして、コンデンサＣを抵抗Ｒに接続する。これにより、コンデンサＣに充電されていた電荷が放電されて、抵抗Ｒを電流Ｉとして流れる。このとき、抵抗Ｒを流れる電流Ｉの減衰時間は、抵抗Ｒの抵抗値に依存（比例）する。図３０のグラフにおいて、横軸は、コンデンサＣの放電時間であり、トランジスタＴＲ２をオンして（このときトランジスタＴＲ１はオフ状態）コンデンサＣの電荷の放電を開始した時点からの経過時間に対応している。また、図３０のグラフにおいて、縦軸は、抵抗Ｒを流れる電流Ｉの対数に対応している。図３０には抵抗Ｒの抵抗値がＲ１の場合とＲ２の場合のグラフが示されており、抵抗値Ｒ１は抵抗値Ｒ２よりも低抵抗（すなわちＲ１＜Ｒ２）である。図３０からも分かるように、抵抗Ｒの抵抗値が大きくなるほどグラフの傾きは小さくなるため、コンデンサＣの放電に伴い抵抗Ｒを流れる電流Ｉが所定のしきい値電流Ｉ０まで減少するのに要する時間（以下この時間を減衰時間ｔ０と称する）は、抵抗Ｒの抵抗値が大きくなるほど、長くなる。つまり、減衰時間ｔ０は、抵抗Ｒの抵抗値が大きくなるほど長くなる。従って、トランジスタＴＲ１，ＴＲ２を制御してコンデンサＣの放電に伴い抵抗Ｒに流れる電流Ｉが所定のしきい値電流Ｉ０まで減少するのに要する減衰時間ｔ０を計測し、この計測を半導体ウエハに形成された多数の金属シリサイド層５１に対してそれぞれ行うことにより、半導体ウエハに形成された多数の金属シリサイド層５１の抵抗値の分布を得ることができる。この手法の利点は、上記電圧ＥやコンデンサＣの容量値やしきい値電流Ｉ０の設定値などにもよるが、上記減衰時間ｔ０を１μｓ（マイクロ秒）以下（図３１の場合は５０〜１００ｎｓ程度）にすることができ、１つの金属シリサイド層５１に対して要する測定時間を極めて短時間とすることができるため、半導体ウエハに形成した多数の金属シリサイド層５１に対する抵抗値の分布を得られることである。上述のように、７３個のチップ領域のそれぞれに２５６×２５６＝６５５３６個の金属シリサイド層５１をアレイ状に形成した場合には、合計で２５６×２５６×７３＝４７８４１２８個（約５００万個）もの金属シリサイド層５１が半導体ウエハの主面に形成されている。このような場合でも、図２９および図３０を参照して説明したような手法を用いることにより、半導体ウエハに形成されたこれら約５００万個の金属シリサイド層５１の抵抗値の分布を得ることができる。
【０１２３】
図３１は、図２９および図３０を参照して説明したような手法を用いることにより得られた金属シリサイド層５１の抵抗値の分布を示すグラフである。但し、半導体ウエハに形成された約５００万個の金属シリサイド層５１の抵抗値のすべての分布を示すものではなく、半導体ウエハの主面に複数（ここでは７３個）、アレイ状に配置された各チップ領域に形成した２５６×２５６＝６５５３６個の金属シリサイド層５１の最大の抵抗を示した（プロットした）分布である。なお、実際には、図３１のグラフの横軸は、抵抗値自体ではなく、コンデンサＣの放電に伴い抵抗Ｒに流れる電流Ｉが所定のしきい値電流Ｉ０まで減少するのに要する減衰時間ｔ０に対応し、図３１のグラフの縦軸は、頻度に対応している。この頻度は、プロットする減衰時間の個数の標準正規累積分布関数の逆関数として表される。図３１には、金属シリサイド層５１を形成する際に、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度を、５００℃にした場合（図３１のグラフで×印で示されている）と、６００℃にした場合（図３１のグラフで□印で示されている）との両者が、併記してある（但し、いずれもスパイクアニールである）。
【０１２４】
図３１のグラフから分かるように、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度が６００℃の場合には、１枚の半導体ウエハに形成した全数（約５００万個）の金属シリサイド層５１について、上記減衰時間ｔ０は狭い幅の範囲内に分布しており、抵抗値が極端に大きい金属シリサイド層５１は存在しないと考えられる。一方、図３１のグラフから分かるように、第２の熱処理の熱処理温度が５００℃の場合には、１枚の半導体ウエハに形成した全数（約５００万個）からすると数は少ないけれども、上記減衰時間ｔ０が異常に大きくなり、抵抗値が極端に大きい金属シリサイド層５１（図３１のグラフで「抵抗値大」として示された点線に囲まれた範囲内の金属シリサイド層５１）が存在していると考えられ、その数は１５個であった。ここで、上記減衰時間ｔ０が異常に大きくなり、抵抗値が極端に大きいと考えられる金属シリサイド層５１を、符号５１ａを付して、「高抵抗の金属シリサイド層５１ａ」と称することとする。
【０１２５】
図３２は、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度が５００℃の場合に高抵抗の金属シリサイド層５１ａ（図３１のグラフで「抵抗値大」として示された点線に囲まれた範囲内の金属シリサイド層５１に対応）が、半導体ウエハ（の主面）にどのように分布していたかを示す説明図（平面図）である。図３２は、１枚の半導体ウエハの主面を７３個のチップ領域ＣＲに分け、それぞれのチップ領域には２５６×２５６＝６５５３６個の金属シリサイド層５１がアレイ状に形成されているが、各チップ領域ＣＲにおいて、６５５３６個の金属シリサイド層５１のうち、高抵抗の金属シリサイド層５１ａが見つかった数を、そのチップ領域ＣＲに数字で示したものである。図３２に示されている全てのチップ領域ＣＲに示された数を合計すると１５になり、１枚の半導体ウエハ（金属シリサイド層５１の全数は約５００万）で高抵抗の金属シリサイド層５１ａが１５個見つかったことを意味している。このように、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度が、５００℃のように低温の場合には、全体数（ここでは約５００万個）からみると非常に少数（ここでは１５個）ではあるが、高抵抗の金属シリサイド層５１ａが発生していることが分かる。
【０１２６】
上記減衰時間ｔ０が異常に大きくなった高抵抗の金属シリサイド層５１ａについて解析を行ったところ、これら高抵抗の金属シリサイド層５１ａでは、金属シリサイド層５１ａが断線していることが分かった。図３３は、高抵抗の金属シリサイド層５１ａを断面観察したＴＥＭ（透過型電子顕微鏡）写真を示す説明図である。図３３には、半導体ウエハで見つかった１５個の高抵抗の金属シリサイド層５１ａのうち、代表として２つの高抵抗の金属シリサイド層５１ａの断面写真（断面ＴＥＭ写真）を（ａ）と（ｂ）に示してある。図３３のＴＥＭ写真において、金属シリサイド層５１ａの下に位置する半導体基板領域５３は、半導体ウエハを構成するＳｉ基板領域（本実施の形態の半導体基板１または半導体基板１に形成した半導体領域に相当するもの）であり、金属シリサイド層５１ａの上に位置する絶縁膜５４は、半導体ウエハの主面上に金属シリサイド層５１を覆うように形成した窒化シリコン膜（本実施の形態の絶縁膜１５に相当するもの）に対応している。なお、図３３に示される断面は、半導体ウエハの主面に垂直で、かつ図２８のＹ１方向に平行な断面に対応している。
【０１２７】
図３３からも分かるように、上記減衰時間ｔ０が異常に大きくなった高抵抗の金属シリサイド層５１ａでは、金属シリサイド層５１ａにボイド（Ｖｏｉｄ）が発生して、このボイドで金属シリサイド層５１ａが断線した状態になっている。そして、このボイドには、絶縁膜（ＳｉＮ膜）５４は侵入しておらず、これは、このボイドが絶縁膜（ＳｉＮ膜）５４の成膜後に生成されたことを意味している。つまり、金属シリサイド層５１形成時には、このボイドは生成されておらず、金属シリサイド層５１を形成した後、更に絶縁膜（ＳｉＮ膜）５４を形成した後で、金属シリサイド層５１にボイドが形成されて断線した状態になり、低抵抗の金属シリサイド層５１が高抵抗の金属シリサイド層５１ａになったことを意味している。
【０１２８】
このように、第１の熱処理および第２の熱処理を経て金属シリサイド層を形成した後で、発生頻度は極めて小さいけれども、この金属シリサイド層が上記高抵抗の金属シリサイド層５１ａのように断線して高抵抗となってしまう現象（以下、これを「低発生頻度の断線不良」または「低頻度断線不良」と称する）が生じ、この現象の発生の有無は第２の熱処理の熱処理条件に依存することが、本発明者の検討により見出された。
【０１２９】
このような低発生頻度の断線不良は、第２の熱処理時にＮｉＳｉ２の異常成長が生じる場合には、このＮｉＳｉ２の異常成長による高抵抗化の問題に隠れてしまい、検出することができなかったが、ＮｉＳｉ２の異常成長を抑制できた（これはニッケル白金シリサイド層を適用しかつ上記第１の条件および第２の条件を満たすように第１の熱処理を行うことで可能）ことにより、検出できるようになった不良である。半導体装置の信頼性を高めるためには、このような低発生頻度の断線不良であっても、できるだけ防止することが望まれる。
【０１３０】
＜ニッケル白金シリサイド層の低頻度断線不良の防止について＞
そこで、本発明者は、このような低発生頻度の断線不良をも防止できるような条件について検討したところ、このような低発生頻度の断線不良は、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度に大きく依存することを見出した。そして、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度を５６０℃以上、より好ましくは５８０℃以上とすることにより、このような低発生頻度の断線不良をも防止できることを見出した。
【０１３１】
図３４は、高抵抗の金属シリサイド層５１ａの発生数（検出数）を示すグラフである。図３４のグラフの横軸は、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度に対応している。また、図３４のグラフの縦軸は、高抵抗の金属シリサイド層５１ａの発生数（１枚の半導体ウエハ（金属シリサイド層５１の全数は約５００万個）において高抵抗の金属シリサイド層５１ａが発生した数）に対応している。図３５は、図３４のグラフの元となったデータの表であり、高抵抗の金属シリサイド層５１ａの発生数（１枚の半導体ウエハ（金属シリサイド層５１の全数は約５００万個）において高抵抗の金属シリサイド層５１ａが発生した数）と、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度との相関が表にしてある。
【０１３２】
高抵抗の金属シリサイド層５１ａの発生数をほぼゼロ（１個未満）にできるのは、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度が５６０℃以上のときと推定され、この推定は、図３４のグラフおよび図３５のデータの外挿から得られる。この外挿は、（Ｎｉ１−ｙＰｔｙ）２Ｓｉの残存量（第２の熱処理後の残存量）は第２の熱処理温度に依存し、かつ（Ｎｉ１−ｙＰｔｙ）２Ｓｉの残存量（第２の熱処理後の残存量）に、高抵抗の金属シリサイド層５１ａの発生数が依存するとの考えから導かれる。つまり、高抵抗の金属シリサイド層５１ａの発生数をＡ（Ｔ）とすると、図３４のグラフおよび図３５のデータは、次の指数関数の式１
Ａ（Ｔ）＝Ａ０−Ａ０ｅｘｐ（−Ｅ０／２ｋＴ） ・・・（式１）
で近似されると考えられる。これは、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ→Ｎｉ１−ｙＰｔｙＳｉの反応は反応律速で、反応のためのＮｉ（およびＰｔ）の拡散はｅｘｐ（−Ｅ０／２ｋＴ）に比例すると考えられるためである。ここで、式１中のｋはボルツマン定数、Ｔは第２の熱処理の絶対温度、Ｅ０はＮｉ２Ｓｉ→ＮｉＳｉの反応の活性化エネルギー、Ａ０は有限の発生数に対応している。図３５の実験データ自身が、図３４のグラフに示される黒丸に対応し、これに式１を当てはめたものが、図３４のグラフの実線（黒丸を通る実線）に対応している。式１から（すなわち図３４のグラフの実線から）、高抵抗の金属シリサイド層５１ａの発生数（すなわちＡ（Ｔ））を１個未満にできるのは、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度を５６０℃以上とした場合と推定することができる。
【０１３３】
また、図３５のデータ（実験データ）では、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度を５８０℃以上とした場合には、１枚の半導体ウエハ（金属シリサイド層５１の全数は約５００万個）において、高抵抗の金属シリサイド層５１ａが発生しないことが、実データとして確認された。
【０１３４】
このように、上述の低発生頻度の断線不良（高抵抗の金属シリサイド層５１ａの発生）を防止するためには、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度を５６０℃以上、より好ましくは５８０℃以上とすることが、極めて有効であると言うことができる。
【０１３５】
従って、本実施の形態では、まず、金属シリサイド層１３ａ，１３ｂとしてニッケル白金シリサイド層を適用し、かつ、上記第１の条件および第２の条件を満たすようにステップＳ３の第１の熱処理を行うことにより、Ｎｉ１−ｙＰｔｙＳｉ２の異常成長を抑制できるので、該異常成長に起因した不具合を防止できるとともに、第２の熱処理の熱処理温度を高くしても、Ｎｉ１−ｙＰｔｙＳｉ２の異常成長が生じにくくなる。このため、ステップＳ５の第２の熱処理の熱処理温度について、Ｎｉ１−ｙＰｔｙＳｉ２の異常成長が生じないように設定できる温度範囲が広くなる。その上で、ステップＳ５の第２の熱処理の熱処理温度を５６０℃以上、より好ましくは５８０℃以上に設定することにより、金属シリサイド層１３ｂに上述の低発生頻度の断線不良が生じるのを、的確に防止することができる。このため、形成された金属シリサイド層１３ｂの信頼性を極めて向上させることができる。従って、半導体装置の信頼性を向上させることができる。
【０１３６】
図３６は、第２の熱処理後のニッケル白金シリサイド層の組成と第２の熱処理の熱処理温度との相関を示すグラフである。図３６のグラフの横軸は、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度に対応している。図３６のグラフの縦軸は、第２の熱処理（ステップＳ５の第２の熱処理）後の金属シリサイド層１３ｂ（金属シリサイド層５１）の組成を（Ｎｉ−Ｐｔ）２−ｘＳｉと表したときのｘの値に対応している。ここで、（Ｎｉ−Ｐｔ）２−ｘＳｉにおいて、ｘ＝０のときは、ＮｉとＰｔの合計の原子比が、Ｓｉの原子比の２倍になり、ｘ＝１のときは、ＮｉとＰｔの合計の原子比が、Ｓｉの原子比と同じになる。このため、完全な（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相は、（Ｎｉ−Ｐｔ）２−ｘＳｉにおいてｘ＝０の場合に相当し、完全なＮｉ１−ｙＰｔｙＳｉ相は、（Ｎｉ−Ｐｔ）２−ｘＳｉにおいてｘ＝１の場合に相当する。
【０１３７】
図３６からも分かるように、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度を高くするほど、金属シリサイド層１３ｂ（金属シリサイド層５１）の組成を（Ｎｉ−Ｐｔ）２−ｘＳｉと表したときのｘの値が１に近づき、第２の熱処理の熱処理温度が６００℃のときに、ほぼｘ＝１になる。第２の熱処理は、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の金属シリサイド層１３ａを、主としてＮｉ１−ｙＰｔｙＳｉ相で構成された金属シリサイド層１３ｂ（金属シリサイド層５１）とするために行われるが、第２の熱処理の熱処理温度が低いと、第２の熱処理後の金属シリサイド層１３ｂ（金属シリサイド層５１）中に、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の残存部が残ってしまう。この（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の残存部が存在する分、金属シリサイド層１３ｂ（金属シリサイド層５１）の組成を（Ｎｉ−Ｐｔ）２−ｘＳｉと表したときのｘの値が１よりも大きくなっていると考えられる。第２の熱処理後の金属シリサイド層１３ｂ（金属シリサイド層５１）中に、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の残存部が残ることが、その後に金属シリサイド層１３ｂ（金属シリサイド層５１）に上述の低頻度断線不良を引き起こす原因になると考えられる。本実施の形態では、ステップＳ５の第２の熱処理の熱処理温度を５６０℃以上、より好ましくは５８０℃以上とすることにより、金属シリサイド層１３ｂ中に、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の残存部が残るのを抑制または防止することができるため、後で金属シリサイド層１３ｂに上述の低頻度断線不良が生じるのを防止することができる。
【０１３８】
なお、図３６のグラフからも分かるように、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度を５６０℃以上とすることにより、第２の熱処理を行った後の金属シリサイド層１３ｂにおける金属元素（ＮｉとＰｔの合計）に対するＳｉの原子比を、ほぼ０．９５以上とすることができる。また、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度を５８０℃以上とすることにより、第２の熱処理を行った後の金属シリサイド層１３ｂにおける金属元素（ＮｉとＰｔの合計）に対するＳｉの原子比を、ほぼ０．９８以上とすることができる。ここで、金属シリサイド層１３ｂにおける金属元素（ＮｉとＰｔの合計）に対するＳｉの原子比が０．９５であることは、金属シリサイド層１３ｂの組成を（Ｎｉ−Ｐｔ）２−ｘＳｉと表したときに１／（２−ｘ）の値が０．９５であることに対応している。また、金属シリサイド層１３ｂにおける金属元素（ＮｉとＰｔの合計）に対するＳｉの原子比が０．９８であることは、金属シリサイド層１３ｂの組成を（Ｎｉ−Ｐｔ）２−ｘＳｉと表したときに１／（２−ｘ）の値が０．９８であることに対応している。本実施の形態では、第２の熱処理の熱処理温度を５６０℃以上とすることにより、金属シリサイド層１３ｂにおける金属元素（ＮｉとＰｔの合計）に対するＳｉの原子比を０．９５以上とすることができ、第２の熱処理の熱処理温度を５８０℃以上とすることにより前記原子比を０．９８以上とすることができ、金属シリサイド層１３ｂ中に、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の残存部が残るのを抑制または防止できるため、金属シリサイド層１３ｂに低頻度断線不良が生じるのを防止できる。
【０１３９】
図３７は、ＳＲＡＭの欠陥密度を示すグラフである。図３７には、８メガビットのＳＲＡＭを形成した場合の欠陥密度を、第２の熱処理の熱処理温度が５００℃の場合と６００℃の場合とで比較したものである（この際、第２の熱処理はスパイクアニールとしている）。ＳＲＡＭを構成するＭＩＳＦＥＴのソース・ドレイン領域上には、金属シリサイド層１３ｂに相当する金属シリサイド層（ニッケル白金シリサイド層）が形成されている。
【０１４０】
図３７からも分かるように、第２の熱処理の熱処理温度が５００℃の場合に比べて、第２の熱処理の熱処理温度が６００℃の場合には、ＳＲＡＭの欠陥密度を低減することができる。これは、第２の熱処理の熱処理温度が６００℃の場合には、ＳＲＡＭを構成するＭＩＳＦＥＴのソース・ドレイン領域上に形成した金属シリサイド層（金属シリサイド層１３ｂに相当するもの）に上述の低頻度断線不良が生じるのを防止できることで、ＳＲＡＭの欠陥密度を低減できたものと考えられる。このように、本実施の形態では、金属シリサイド層１３ｂの信頼性を向上できるため、半導体装置の信頼性を向上することができる。
【０１４１】
また、上述のように、ステップＳ５の第２の熱処理の熱処理温度は、５６０℃以上、より好ましくは５８０℃以上とし、これにより、金属シリサイド層１３ｂに上述の低頻度断線不良が発生するのを防止することができるが、これを満たした上で、ステップＳ５の第２の熱処理の熱処理温度を、８００℃以下とすることが、より好ましい。ステップＳ５の第２の熱処理の熱処理温度が高くなりすぎると、Ｎｉ１−ｙＰｔｙＳｉ相の凝集や断線という不具合が生じたり、あるいは、Ｎｉ１−ｙＰｔｙＳｉ２相が生成されてしまう虞がある。しかしながら、ステップＳ５の第２の熱処理の熱処理温度を８００℃以下とすることにより、これらの不具合を的確に防止することができ、拡散層領域を低抵抗にすることができ、かつ、低リーク電流にするという効果を得ることができる。DoiらによるMicroelectronic Engineering 82 (2005) 485−491のFig.3には、ポストアニール温度が８００℃を越えると、Ni(Pt)Siの抵抗が増大することが記載されている。
【０１４２】
従って、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度は、５８０℃以上で８００℃以下とすることが、最も好ましい。
【０１４３】
次に、活性領域ＡＲの幅Ｗａと金属シリサイド層５１の幅Ｗｓを変えたときの、高抵抗の金属シリサイド層５１ａの発生数を調べ、その結果を図３８および図３９に示してある。ここで、図３８は、高抵抗の金属シリサイド層５１ａの発生数（検出数）を示すグラフであり、図３８のグラフの横軸は、活性領域ＡＲの幅Ｗａと金属シリサイド層５１の幅Ｗｓの比（すなわちＷｓ／Ｗａ）に対応し、図３８のグラフの縦軸は、高抵抗の金属シリサイド層５１ａの発生数（１枚の半導体ウエハ（金属シリサイド層５１の全数は約５００万個）において高抵抗の金属シリサイド層５１ａが発生した数）に対応している。図３９は、図３８のグラフの元となったデータの表であり、高抵抗の金属シリサイド層５１ａの発生数（１枚の半導体ウエハ（金属シリサイド層５１の全数は約５００万個）において高抵抗の金属シリサイド層５１ａが発生した数）と、活性領域ＡＲの幅Ｗａと金属シリサイド層５１の幅Ｗｓの比との相関が表にしてある。また、図３９の表には、活性領域ＡＲの幅Ｗａの値と金属シリサイド層５１の幅Ｗｓの値も載せてある。なお、幅Ｗｓ，Ｗａは、金属シリサイド層５１が延在する方向（上記図２８の方向Ｙ１）に直交する方向（上記図２８の方向Ｘ１）での幅（寸法）である。
【０１４４】
上記図２８に示されるように、金属シリサイド層５１は、活性領域ＡＲにおいてＹ１方向に延在するように形成されている。金属シリサイド層５１のＹ１方向の両端は、素子分離領域５２に到達している。一方、金属シリサイド層５１のＸ１方向の幅（寸法）Ｗｓは、活性領域ＡＲのＸ１方向の幅（寸法）Ｗａよりも小さくなっている（すなわちＷｓ＜Ｗａ）。このとき、金属シリサイド層５１は、活性領域ＡＲのＸ１方向のほぼ中央部を、Ｙ１方向に延在している。但し、図３８および図３９でＷｓ／Ｗａ＝１の場合は、金属シリサイド層５１の幅Ｗｓと活性領域ＡＲの幅Ｗａが同じであり、この場合は、活性領域ＡＲの表面全体に金属シリサイド層５１が形成された状態となる。
【０１４５】
ここで、Ｘ１方向とＹ１方向とは、互いに直交する方向である。活性領域ＡＲは、Ｘ１方向に平行な辺とＹ１方向に平行な辺とを有する長方形状（矩形状）の平面形状を有している。
【０１４６】
このような活性領域ＡＲおよび金属シリサイド層５１について、金属シリサイド層５１の幅Ｗｓと活性領域ＡＲの幅Ｗａを変えたときに、高抵抗の金属シリサイド層５１ａの発生数がどのようになるかについて調べたところ、図３８および図３９からも分かるように、Ｗｓ／Ｗａを小さくしたときに、高抵抗の金属シリサイド層５１ａの発生数が増加することが分かった。
【０１４７】
具体的には、活性領域ＡＲの幅Ｗａを８０ｎｍと７６０ｎｍの２種類とし、それぞれについて金属シリサイド層５１の幅Ｗｓを４０ｎｍ、５０ｎｍ、７０ｎｍに変えた６枚の半導体ウエハと、活性領域ＡＲの幅Ｗａと金属シリサイド層５１の幅Ｗｓの両方を８０ｎｍとした１枚の半導体ウエハの合計７枚の半導体ウエハを準備し、これら７枚の半導体ウエハについて、高抵抗の金属シリサイド層５１ａの発生数を調べた。その結果が、図３９の表にまとめてある。また、図３８のグラフは、図３９のデータをグラフ化したものである。なお、活性領域ＡＲのＹ１方向の寸法および金属シリサイド層５１のＹ１方向の寸法（いずれも図２８に示される寸法Ｌｓに対応する）は、いずれも３μｍで固定し、また、第２の熱処理の熱処理温度は、５００℃とした。また、図３９の表の上から２番目のサンプル（高抵抗の金属シリサイド層５１ａの発生数が１５個のサンプル）は、上記図３５の表の１番上のサンプル（高抵抗の金属シリサイド層５１ａの発生数が１５個のサンプル）に対応するものである。
【０１４８】
図３８および図３９を参照すると、Ｗｓ／Ｗａが０．０９２以上のときは、高抵抗の金属シリサイド層５１ａが発生しないことが分かる。一方、それよりもＷｓ／Ｗａが小さくなると、高抵抗の金属シリサイド層５１ａが発生するようになり、Ｗｓ／Ｗａが小さくなるに従って高抵抗の金属シリサイド層５１ａの発生数が大きくなる（具体的にはＷｓ／Ｗａ＝０．６６で１５個発生し、Ｗｓ／Ｗａ＝０．５３で５８８個発生している）ことが分かる。
【０１４９】
つまり、Ｗｓ／Ｗａ≦０．０９のときに、高抵抗の金属シリサイド層５１ａの発生数が増加することが分かった。このように、活性領域ＡＲの幅Ｗａに対する金属シリサイド層５１の幅Ｗｓの比（すなわちＷｓ／Ｗａ）を小さくすると（具体的には０．０９以下にすると）、高抵抗の金属シリサイド層５１ａが発生しやすくなる（すなわち上記低頻度断線不良が発生しやすくなる）。しかしながら、Ｗｓ／Ｗａが小さな場合（具体的にはＷｓ／Ｗ≦０．０９の場合）であっても、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度を、５６０℃以上、より好ましくは５８０℃以上とすることにより、高抵抗の金属シリサイド層５１ａの発生（すなわち上記低頻度断線不良の発生）を防止することができる。
【０１５０】
また、高抵抗の金属シリサイド層５１ａ（すなわち金属シリサイド層５１の低頻度断線不良）は、ｐ型の半導体領域（半導体基板領域５３にｐ型不純物を導入して形成したｐ型半導体領域）上に金属シリサイド層５１を形成した場合に生じやすく、図３８および図３９には、その結果が示されている。それに比べると、ｎ型の半導体領域（半導体基板領域５３にｎ型不純物を導入して形成したｎ型半導体領域）上に金属シリサイド層５１を形成した場合には、高抵抗の金属シリサイド層５１ａ（すなわち金属シリサイド層５１の低頻度断線不良）は生じにくかった。このため、本実施の形態は、ｐ型の半導体領域（例えば上記ｐ＋型半導体領域ＳＤ２）上に上記金属シリサイド層１３ｂに相当する金属シリサイド層を形成する場合に適用すれば、効果が大きい。ｐチャネル型ＭＩＳＦＥＴは、ｐ型の半導体領域で構成されたソース・ドレイン領域（上記ｐ＋型半導体領域ＳＤ２に対応）を有し、その上に上記金属シリサイド層１３ｂを形成する。このため、本実施の形態は、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）を有する半導体装置の製造工程に適用し、そのｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のソースまたはドレイン用の半導体領域（上記ｐ＋型半導体領域ＳＤ２に対応）上に金属シリサイド層１３ｂを形成する場合に適用すれば、効果が極めて大きい。
【０１５１】
図４０〜図４２は、高抵抗の金属シリサイド層５１ａの発生原理の説明図である。図４０および図４１は、上記図２８に対応する平面図であるが、図４０は、Ｗｓ／Ｗａが小さな場合に相当し、図４１は、Ｗｓ／Ｗａが大きな場合に相当している。なお、上記図２８は、平面図であるがハッチングを付していたのに対して、図４０および図４１では、ハッチングを付していない。また、図４０は、金属シリサイド層５１に低頻度断線不良が生じた状態（すなわち高抵抗の金属シリサイド層５１ａが発生した状態）が示されている。図４２は、上記図３３に対応する模式的な断面図であるが、図４０のＡ１−Ａ１線の断面にほぼ対応している。図４２に示される半導体基板領域５３は、半導体ウエハを構成するＳｉ基板領域（本実施の形態の半導体基板１または半導体基板１に形成した半導体領域に相当するもの）であり、図４２に示される絶縁膜５４は、半導体ウエハの主面上に金属シリサイド層５１を覆うように形成した窒化シリコン膜（本実施の形態の絶縁膜１５に相当するもの）に対応している。
【０１５２】
図４０に示されるように、Ｗｓ／Ｗａが小さな場合には、金属シリサイド層５１に低頻度断線不良が生じやすい、すなわち、高抵抗の金属シリサイド層５１ａが発生しやすい。これは、素子分離領域５２によって活性領域ＡＲに引張応力が発生しているが、この引張応力は、金属シリサイド層５１にも作用し、Ｙ１方向に延在する金属シリサイド層５１をＹ１方向に引っ張るためと考えられる。なお、図４０および図４１において、金属シリサイド層５１に作用する引張応力を矢印で模式的に示してあるが、Ｙ１方向に平行な方向の引張応力を、符号６０ａを付してＹ１方向の引張応力６０ａと称し、Ｘ１方向に平行な方向の引張応力を、符号６０ｂを付してＸ１方向の引張応力６０ｂと称することとする。
【０１５３】
図４０に示されるように、Ｗｓ／Ｗａが小さな場合には、金属シリサイド層５１に作用するＹ１方向の引張応力６０ａは大きいが、それに比べると金属シリサイド層５１に作用するＸ１方向の引張応力６０ｂはかなり小さくなる。これは、Ｙ１方向に延在する金属シリサイド層５１は、Ｙ１方向では素子分離領域５２に近接（隣接）しているのに対して、Ｘ１方向で見ると、Ｗｓ／Ｗａが小さいことにより、素子分離領域５２と金属シリサイド層５１とはかなり離間しているためである。金属シリサイド層５１に作用する引張応力は、素子分離領域５２が近接している方向で大きくなるため、Ｗｓ／Ｗａが小さな場合（図４０の場合）は、Ｙ１方向が支配的となる。このため、金属シリサイド層５１は、Ｘ１方向にはほとんど引っ張られないのに対して、Ｙ１方向に限定されて引っ張られることで、Ｙ１方向に延在する金属シリサイド層５１の途中（中間領域）で断線が生じやすくなるものと考えられる。
【０１５４】
一方、図４１に示されるように、Ｗｓ／Ｗａがある程度大きな場合には、金属シリサイド層５１に作用するＹ１方向の引張応力６０ａに比べて、金属シリサイド層５１に作用するＸ１方向の引張応力６０ｂはそれほど小さくならない。これは、Ｙ１方向に延在する金属シリサイド層５１は、Ｙ１方向では素子分離領域５２に近接（隣接）し、一方、Ｘ１方向で見ると、Ｗｓ／Ｗａがある程度大きいことにより、素子分離領域５２と金属シリサイド層５１との間の離間した距離が、それほど大きくなっていないためである。このため、金属シリサイド層５１は、Ｙ１方向だけでなく、Ｘ１方向にもある程度引っ張られるため、引っ張りの方向が一方向に限定されずに、引張応力が複数方向に分散することで、たとえ金属シリサイド層５１に引張応力が作用しても、Ｙ１方向に延在する金属シリサイド層５１には断線が生じにくいものと考えられる。
【０１５５】
このため、Ｗｓ／Ｗａを小さくした場合（具体的にはＷｓ／Ｗａ≦０．０９とした場合）に、金属シリサイド層５１に断線（低頻度断線不良）が生じて高抵抗の金属シリサイド層５１ａが発生しやすいものと考えられる。しかしながら、本実施の形態では、Ｗｓ／Ｗａが小さい場合（具体的にはＷｓ／Ｗａ≦０．０９の場合）であっても、ステップＳ５の第２の熱処理の温度を５６０℃以上、好ましくは５８０℃以上とすることにより、低頻度断線不良の発生を防止することができる。
【０１５６】
このため、本実施の形態は、幅Ｗａ（金属シリサイド層の延在方向に直交する方向の幅に対応）を有する活性領域に、その幅Ｗａの０．０９倍以下の幅Ｗｓ（金属シリサイド層の延在方向に直交する方向の幅に対応）を有する金属シリサイド層（金属シリサイド層１３ｂ，５１に相当する金属シリサイド層）を形成する場合に適用すれば、効果が大きい。すなわち、金属シリサイド層（金属シリサイド層１３ｂ，５１に相当する金属シリサイド層）を、活性領域において第１方向（Ｙ１方向）に延在するように形成し、第１方向（Ｙ１方向）に直交する第２方向（Ｘ１方向）における前記金属シリサイド層の幅（幅Ｗｓ）と、第２方向（Ｘ１方向）における前記活性領域の幅（Ｗａ）との比が、Ｗｓ／Ｗａ≦０．０９の関係にあるような場合に適用すれば、効果が大きい。
【０１５７】
金属シリサイド層５１の断線の発生モデルを、図４２を参照して説明する。
【０１５８】
図４２に示されるように、半導体基板領域５３上に金属シリサイド層５１が形成される。素子分離領域５２によって活性領域ＡＲ（を構成する半導体基板領域５３）に引張応力が発生しているが、金属シリサイド層５１にも、引張応力が作用する。上述のように、金属シリサイド層５１はＹ１方向で素子分離領域５２に近接（隣接）しているため、金属シリサイド層５１に作用する応力は、Ｙ１方向の引張応力６０ａが支配的である。一方、第２の熱処理（ステップＳ５の第２の熱処理）は、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の金属シリサイド層を、主としてＮｉ１−ｙＰｔｙＳｉ相で構成された金属シリサイド層５１とするために行われるが、第２の熱処理の熱処理温度が低いと、第２の熱処理後の金属シリサイド層５１中に、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の残存部が残ってしまう。第２の熱処理後の金属シリサイド層５１中に、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の残存部が残ると、その後に金属シリサイド層５１が断線する現象（すなわち低頻度断線不良の発生）を引き起こす原因になる。これは、第２の熱処理後の金属シリサイド層５１中に、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の残存部が残ると、その後に熱負荷がかかったとき（すなわち高温となる工程が行われたとき）に、引張応力によって金属シリサイド層５１中のＮｉ原子が容易にマイグレーションしてしまうためと考えられる。第２の熱処理後の熱負荷としては、例えば、上記絶縁膜１５，１６，１８やそれよりも上層の絶縁膜の成膜工程、上記プラグＰＧ用の上記バリア導体膜１７ａや主導体膜１７ｂの成膜工程、上記配線Ｍ１やそれよりも上層の配線用の導体膜の成膜工程、あるいは、上記配線Ｍ１やそれよりも上層の配線用の銅めっき膜を形成した後に行うアニール工程など、種々の工程がある。これらは、４００〜４５０℃程度と、第２の熱処理よりも低温の熱負荷ではあるが、このような温度であっても、ＮｉはＳｉと反応してＮｉＳｉを形成して安定相となりたがる。このため、第２の熱処理後の金属シリサイド層５１中に、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の残存部があると、第２の熱処理後の熱負荷で、この（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の残存部が（Ｎｉ１−ｙＰｔｙ）Ｓｉ相になるとともに、この反応で余ったＮｉ原子（図４２で符号５５を付して模式的に示してある）が引張応力６０ａで素子分離領域５２側にマイグレーション（移動）する。これに伴い生成された空孔（図４２で符号５６を付して模式的に示してある）が、Ｎｉ原子のマイグレーションとは反対方向（素子分離領域５２から離れる側）に移動し、Ｙ１方向に延在する金属シリサイド層５１の途中（中間領域）に集まってボイド５７を生成し、このボイド５７が起点となって、金属シリサイド層５１に断線（低頻度断線不良）が生じるものと考えられる。
【０１５９】
このため、金属シリサイド層１３ｂ，５１の低頻度断線不良を防ぐためには、第２の熱処理後の金属シリサイド層１３ｂ，５１中に、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の残存部ができるだけ形成されていないようにすることが有効である。本実施の形態のように、第２の熱処理の温度を高く（５６０℃以上、好ましくは５８０℃以上）して金属シリサイド層１３ｂ，５１中に（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の残存部が残らないようにすることで、金属シリサイド層１３ｂ，５１の低頻度断線不良を防止することができる。これにより、金属シリサイド層１３ｂ，５１の信頼性を向上することができ、ひいては、金属シリサイド層を有する半導体装置の信頼性を向上することができる。
【０１６０】
また、高抵抗の金属シリサイド層５１ａの発生（金属シリサイド層５１の低頻断線不良）は、素子分離領域５２による引張応力が金属シリサイド層５１に作用することで、起こりやすくなっている。このため、本実施の形態は、素子分離領域（４，５２）が、素子分離領域（４，５２）で規定された活性領域（ＡＲ１，ＡＲ２，ＡＲ）に引張応力を発生させる場合に適用すれば、効果が大きい。すなわち、素子分離領域（４，５２）により引張応力が発生している活性領域（ＡＲ１，ＡＲ２，ＡＲ）に半導体領域（例えば上記ｎ＋型半導体領域ＳＤ１やｐ＋型半導体領域ＳＤ２）を設け、その表面に金属シリサイド層（１３ｂ，５１）を形成する場合に適用すれば、効果が大きい。また、上述のように、素子分離領域用の絶縁膜（溝埋め込み用の絶縁膜、上記絶縁膜６に対応）にＯ３−ＴＥＯＳ酸化膜を用いた場合には、素子分離領域（４，５１）は、素子分離領域（４，５２）で規定された活性領域（ＡＲ１，ＡＲ２，ＡＲ）に引張応力を発生させる。このため、本実施の形態は、素子分離領域用の絶縁膜（溝埋め込み用の絶縁膜、上記絶縁膜６に対応）にＯ３−ＴＥＯＳ酸化膜を用いた場合に適用すれば、効果が大きい。
【０１６１】
＜熱処理装置について＞
次に、ステップＳ３の第１の熱処理およびステップＳ５の第２の熱処理で使用する熱処理装置の好適な例について説明する。図４３は、ステップＳ３の第１の熱処理およびステップＳ５の第２の熱処理で好適に用いられ得る熱処理装置（ヒータ加熱装置、炉体加熱装置）６１の説明図であり、（ａ）には熱処理装置６１の全体構成を示す平面図が示されており、（ｂ）には、熱処理装置６１が備えるチャンバ内の要部断面図が示されている。図４４は、熱処理装置（ヒータ加熱装置）６１に備わるサセプタの説明図であり、（ａ）には要部平面図が示され、（ｂ）には要部断面図が示されている。なお、図４４の（ａ）におけるＡ２−Ａ３線の断面が図４４の（ｂ）にほぼ対応している。
【０１６２】
半導体ウエハＳＷは、上記半導体基板１に対応するものである。ステップＳ３の第１の熱処理を行う際と、ステップＳ５の第２の熱処理を行う際に、半導体ウエハＳＷは、図４３に示される熱処理装置６１の処理用のチャンバ６４内のサセプタ６６上に配置（設置）される。チャンバ６４内は不活性ガスにより絶えず満たされている。
【０１６３】
半導体ウエハＳＷの上下（表面と裏面）に抵抗ヒータ６７が設置されており、半導体ウエハＳＷを所定の距離を空けて挟む抵抗ヒータ６７からの熱伝導によって半導体ウエハＳＷは加熱される。抵抗ヒータ６７は、半導体ウエハＳＷを挟む前に予め所定の温度（半導体ウエハＳＷを熱処理する予定の温度）に加熱されており、加熱された熱浴として機能することができる。半導体ウエハＳＷの加熱時における半導体ウエハＳＷ（の表面および裏面）と抵抗ヒータ６７との間の距離（間隔）は、例えば１ｍｍ以下である。抵抗ヒータ６７の温度は熱電対を用いて測定されており、抵抗ヒータ６７が所定の温度になるように制御されている。また、抵抗ヒータ６７にガス導入用の穴が形成されており、熱処理時の雰囲気ガスはこの穴を通過してウエハＳＷの上下（表面と裏面）に供給される。熱処理時の雰囲気ガスの流れおよびチャンバ６４内の圧力はそれぞれ調整されて、半導体ウエハＳＷの表面および裏面にかかる圧力を等しくすることで半導体ウエハＳＷを浮揚させ、さらに半導体ウエハＳＷへ伝わる熱量を一定とすることで半導体ウエハＳＷ面内の温度バラツキを抑制している。
【０１６４】
図４４の（ａ）および（ｂ）に、熱処理装置６１に備わるサセプタ６６の要部平面図および要部断面図がそれぞれ示されているが、図４４中の符号６６ａはキャリアプレート、符号６６ｂはガードリング、符号６６ｃはサポートピンを示している。サセプタ６６は、サセプタ６６に設けられた４本のサポートピン６６ｃを用いて半導体ウエハＳＷと４点のみで接触しており、サセプタ６６とウエハＳＷとの接触点が少ないことから、サセプタ６６による半導体ウエハ面内の温度低下を抑制することができる。
【０１６５】
熱処理装置（ヒータ加熱装置）６１を用いた第１の熱処理および第２の熱処理の手順を、図４３を参照して具体的に説明する。まず、フープ６２をヒータ加熱装置６１にドッキングした後、ウエハ受け渡し用チャンバ６３を経由して半導体ウエハＳＷをフープ６２から処理用のチャンバ６４内のロードロック６５上へ搬送する。処理用のチャンバ６４への外気（主に酸素）の混入を避けるために、ロードロック６５内において不活性ガス（例えば窒素ガス）を大気圧状態で流すことにより外気の排斥を行っている。続いて、半導体ウエハＳＷをロードロック６５から搬送して、サセプタ６６上へ載せる。続いて、半導体ウエハＳＷを抵抗ヒータ（加熱ブロック、熱浴）６７により挟み、加熱する。具体的には、半導体ウエハＳＷをサセプタ６６上へ載せた後、熱処理温度に保持された一対の抵抗ヒータ６７を半導体ウエハＳＷの表面側および裏面側からそれぞれ半導体ウエハＳＷに近づけて、半導体ウエハＳＷの上下（表と裏）を抵抗ヒータ６７で挟み、その状態を保持することにより、抵抗ヒータ６７からの熱伝導による加熱が半導体ウエハＳＷに施される。所定の時間（熱処理時間）が経過した後、半導体ウエハＳＷから抵抗ヒータ６７を離れさせることにより、半導体ウエハＳＷの加熱が停止される。その後、図示はしないけれども、半導体ウエハＳＷを冷却用のチャンバ（クールチャンバ）に移動させ、室温程度の冷却用ブロック（熱浴）で半導体ウエハＳＷの上下（表と裏）を挟むことで、半導体ウエハＳＷの冷却を加速させることもできる。この際、半導体ウエハＳＷの表面および裏面と冷却用ブロックとの間は、接触せずにわずかな間隔で離間している（空けられている）。その後、冷却された半導体ウエハＳＷは、ロードロック６５へ戻され、それからウエハ受け渡し用チャンバ６３を経由してフープ６２へ戻される。
【０１６６】
熱処理装置６１を用いて半導体ウエハＳＷに第１の熱処理および第２の熱処理をそれぞれ施す際には、半導体ウエハＳＷの表面と抵抗ヒータ６７との間と、半導体ウエハＳＷの裏面と抵抗ヒータ６７との間とは、接触せずに、わずかな間隔（例えば１ｍｍ以下）で離間している（空けられている）。このため、半導体ウエハＳＷと抵抗ヒータ６７との間の気体を媒体にした熱伝導により半導体ウエハＳＷの加熱を行っており、抵抗ヒータ６７を介して絶えずプロセスガスが供給され、半導体ウエハＳＷの温度を３０〜２５０℃／秒程度の昇温速度で抵抗ヒータ６７と同じ温度まで上げることが可能であり、半導体ウエハＳＷへの過剰な熱量の印加を抑制することができる。
【０１６７】
また、第１の熱処理および第２の熱処理は、窒素ガス雰囲気中で行うことができるが、熱処理雰囲気の熱伝導率を向上させるために、熱伝導率が窒素よりも大きい不活性ガス、例えばヘリウム（Ｈｅ）ガスまたはネオン（Ｎｅ）ガス、もしくは窒素ガスに窒素ガスよりも熱伝導率が大きい不活性ガス（ＨｅまたはＮｅ）を添加した雰囲気ガスで満たされた常圧下で熱処理を施せば、より好ましい。
【０１６８】
上述のように、本実施の形態では、ステップＳ５の第２の熱処理の熱処理温度（半導体基板１の熱処理温度）を、５６０℃以上、より好ましくは５８０℃以上に設定している。上記熱処理装置６１のように、加熱された熱浴（上記抵抗ヒータ６７に対応）で半導体ウエハＳＷを挟む（但し半導体ウエハＳＷの表面および裏面と熱浴との間は接触せずにわずかに離間している）ことにより、半導体ウエハＳＷを熱処理する場合には、半導体ウエハＳＷ（半導体基板１）の熱処理温度は、実質的には、半導体ウエハＳＷを挟む熱浴（上記抵抗ヒータ６７に対応）の温度に対応している。この熱浴（上記抵抗ヒータ６７に対応）の温度は、熱浴に設けた熱電対などにより、測定（検知）することができる。このため、上記熱処理装置６１を用いてステップＳ５の第２の熱処理を行う場合には、５６０℃以上（より好ましくは５８０℃以上）に加熱された上記抵抗ヒータ６７で半導体ウエハＳＷ（半導体基板１）を挟むことになる。
【０１６９】
図４５は、スパイクアニール（Spike Anneal）処理とソークアニール（Soak Anneal）処理の温度特性の一例を示すグラフである。図４５のグラフの横軸は、時間（経過時間）に対応し、図４５のグラフの縦軸は、半導体ウエハＳＷの温度に対応している。
【０１７０】
ソークアニール処理は、半導体ウエハを熱処理温度まで昇温させた後、半導体ウエハを熱処理温度で一定時間保持した後に降温させる熱処理方法である。スパイクアニール処理は、半導体ウエハを短時間で熱処理温度まで昇温させた後、半導体ウエハを熱処理温度で保持する時間が短く、すぐに降温させる熱処理であり、ソークアニール処理よりもウエハにかかる熱量を削減することが可能である。
【０１７１】
図４５のグラフに示される「スパイクアニール例１」は、熱処理雰囲気をヘリウムガス雰囲気とし、かつ、６００℃に加熱された抵抗ヒータ６７で半導体ウエハＳＷを挟んだ状態の保持時間をほとんど設けなかった場合に対応している。図４５のグラフに示される「スパイクアニール例２」は、熱処理雰囲気を窒素ガス雰囲気とし、かつ、６００℃に加熱された抵抗ヒータ６７で半導体ウエハＳＷを挟んだ状態の保持時間が約８秒の場合に対応している。図４５のグラフに示される「ソークアニール例１」は、熱処理雰囲気を窒素ガス雰囲気とし、かつ、６００℃に加熱された抵抗ヒータ６７で半導体ウエハＳＷを挟んだ状態の保持時間が約３７秒の場合に対応している。図４５のグラフに示される「スパイクアニール例１」が「スパイクアニール例２」および「ソークアニール例１」よりも６００℃に達するまでの昇温速度が大きいのは、窒素ガスよりもヘリウムガスの方が熱伝導率が高いためと考えられる。図４５に示される「スパイクアニール例１」、「スパイクアニール例２」および「ソークアニール例１」は、いずれも熱処理温度は６００℃であるが、ソークアニールよりもスパイクアニールの方が、抵抗ヒータ６７で半導体ウエハＳＷを挟む時間が短いため、熱処理温度（ここでは６００℃）での保持時間が短くなる。
【０１７２】
上記熱処理装置６１のように、加熱された熱浴（上記抵抗ヒータ６７に対応）で半導体ウエハＳＷを挟む（但し半導体ウエハＳＷの表面および裏面と熱浴との間は接触せずにわずかに離間している）ことにより、半導体ウエハＳＷを熱処理する場合には、実効的な熱処理時間は、加熱された熱浴（上記抵抗ヒータ６７に対応）で半導体ウエハＳＷが挟まれた状態が保持されている時間である。この時間（加熱された熱浴で半導体ウエハＳＷが挟まれた状態が保持されている時間）が概ね１５秒以下の場合を、スパイクアニールとみなすことができる。このため、上記熱処理装置６１を用いてステップＳ５の第２の熱処理をスパイクアニール処理として行なう場合には、５６０℃以上（より好ましくは５８０℃以上）に加熱された抵抗ヒータ６７で半導体ウエハＳＷ（半導体基板１）を挟んで半導体ウエハＳＷを熱処理し、この状態の保持時間を１５秒以下とすることになる。
【０１７３】
本実施の形態のステップＳ５の第２の熱処理は、スパイクアニール処理とすることが好ましい。これは、ソークアニールよりもスパイクアニールとした方が、金属シリサイド相Ｎｉ１−ｙＰｔｙＳｉを変態させるために必要な温度の保持時間が短く、相変態させた後に不要な最高到達温度での保持時間、すなわち、余計な熱負荷を最小限にすることができる。これにより、Ｎｉ１−ｙＰｔｙＳｉ相の凝集や断線という不具合が生じたり、あるいは、Ｎｉ１−ｙＰｔｙＳｉ２相が生成されてしまうことを防止することができ、拡散層領域を低抵抗にすることができ、かつ、低リーク電流にするという効果を得られるためである。
【０１７４】
また、ステップＳ３の第１の熱処理およびステップＳ５の第２の熱処理は、加熱された熱浴（上記抵抗ヒータ６７に対応）で半導体ウエハＳＷを挟む（但し半導体ウエハＳＷの表面および裏面と熱浴との間は接触せずにわずかに離間している）ことにより、半導体ウエハＳＷ（半導体基板１）を加熱（熱処理）することにより行うことが好ましい。これは、このような手法を用いることで、半導体ウエハＳＷ（半導体基板１）の急速加熱が可能で、半導体ウエハＳＷ（半導体基板１）全体を均一に加熱することができるためである。また、加熱処理時間も短くすることができる。また、他の形態として、レーザ加熱装置や、あるいはマイクロ波加熱装置を使用することもでき、これは、これらの加熱装置は、スパイクアニールのような急速な昇降温が可能なためである。
【０１７５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１７６】
本発明は、半導体装置の製造技術に適用して有効である。
【符号の説明】
【０１７７】
１ 半導体基板
２ 絶縁膜
３ 絶縁膜
４ 素子分離領域
４ａ 溝
５ 絶縁膜
６ 絶縁膜
７ ゲート絶縁膜
８ シリコン膜
１１ 合金膜
１１ａ 未反応部
１１ｂ 反応部分
１２ バリア膜、
１３ａ 金属シリサイド層
１３ｂ 金属シリサイド層
１５ 絶縁膜
１６ 絶縁膜
１７ａ バリア導体膜
１７ｂ 主導体膜
１８ 絶縁膜
２０ 成膜装置
２１ａ 第１搬送室
２１ｂ 第２搬送室
２２ ゲートバルブ
２３ ロードロック室
２５，２６，２７，２８，２９，３０，３１ チャンバ
３２ａ 搬送用ロボット
３２ｂ 搬送用ロボット
３３ ウエハ搬入出室
３４ フープ
３５ ポート
３６ 搬送用ロボット
４１ シリコン領域
５１ 金属シリサイド層
５１ａ 金属シリサイド層
５２ 素子分離領域
５３ 半導体基板領域
５４ 絶縁膜
５７ ボイド
６０ａ，６０ｂ 引張応力
６１ 熱処理装置
６２ フープ
６３ ウエハ受け渡し用チャンバ
６４ チャンバ
６５ ロードロック
６６ サセプタ
６６ａ キャリアプレート
６６ｂ ガードリング
６６ｃ サポートピン
６７ 抵抗ヒータ、
ＡＲ，ＡＲ１，ＡＲ２ 活性領域
ＣＲ チップ領域
ＣＴ コンタクトホール
ＥＸ１ ｎ−型半導体領域
ＥＸ２ ｐ−型半導体領域
ＧＥ１，ＧＥ２ ゲート電極
Ｍ１ 配線
ＮＷ ｎ型ウエル
ＰＧ プラグ
ＰＷ ｐ型ウエル
Ｑｎ，Ｑｐ ＭＩＳＦＥＴ
ＳＤ１ ｎ＋型半導体領域
ＳＤ２ ｐ＋型半導体領域
ＳＰ サイドウォールスペーサ
ＳＷ 半導体ウエハ
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、金属シリサイド層を有する半導体素子を備えた半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体装置の高集積化が進むにつれて、電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）はスケーリング則に従い微細化されるが、ゲートやソース・ドレインの抵抗が増大して電界効果トランジスタを微細化しても高速動作が得られないという問題が生ずる。そこで、ゲートを構成する導電膜およびソース・ドレインを構成する半導体領域の表面に自己整合により低抵抗の金属シリサイド層、例えばニッケルシリサイド層またはコバルトシリサイド層などを形成することにより、ゲートやソース・ドレインを低抵抗化するサリサイド技術が検討されている。
【０００３】
特開２００９−７６６０５号公報（特許文献１）、特開２００９−１７６９７５号公報（特許文献２）、特開２００９−１６５００号公報（特許文献３）および特開２０１０−９８０４２号公報（特許文献４）には、ニッケル白金シリサイド層の形成に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−７６６０５号公報
【特許文献２】特開２００９−１７６９７５号公報
【特許文献３】特開２００９−１６５００号公報
【特許文献４】特開２０１０−９８０４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明者の検討によれば、次のことが分かった。
【０００６】
ゲートを構成する導電膜およびソース・ドレインを構成する半導体領域の表面にサリサイドプロセスにより形成する金属シリサイド層は、微細化による低抵抗化の要求から、コバルトシリサイドよりも、ニッケルシリサイドからなることが好ましい。金属シリサイド層をコバルトシリサイドではなくニッケルシリサイドとすることで、金属シリサイド層の抵抗をより低くすることができ、ソース・ドレインの拡散抵抗や、コンタクト抵抗などをより低減できる。また、金属シリサイド層をコバルトシリサイドではなくニッケルシリサイドとすることで、金属シリサイド層を薄く形成することができ、ソース・ドレインの接合深さを浅くできるので、電界効果トランジスタの微細化に有利となる。
【０００７】
しかしながら、金属シリサイド層を形成するためには２回の熱処理工程を伴うが、これらの熱処理の条件により、金属シリサイド層形成に伴う種々の不具合が発生し、金属シリサイド層を有する半導体装置の信頼性が低下する虞がある。例えば、高抵抗なＮｉＳｉ２相の異常成長によるリーク電流の増大や、金属シリサイド層の断線などが生じる虞がある。
【０００８】
このため、熱処理条件を含めた金属シリサイド層の形成工程の総合的な設計を行って、金属シリサイド層の信頼性、ひいては金属シリサイド層を有する半導体装置の信頼性を向上させることが望まれる。
【０００９】
本発明の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
代表的な実施の形態による半導体装置の製造方法は、半導体基板の半導体領域上にＮｉ−Ｐｔ合金膜を形成してから、第１の熱処理を行って前記合金膜と前記半導体領域とを反応させて、ＮｉおよびＰｔのシリサイドからなる金属シリサイド層を形成する。この際、Ｎｉの拡散係数よりもＰｔの拡散係数の方が大きくなる熱処理温度で、かつ、前記金属シリサイド層上に前記合金膜の未反応部分が残存するように、前記第１の熱処理を行う。その後、前記合金膜の未反応部分を除去してから、５８０℃以上で８００℃以下の第２の熱処理を行う。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
代表的な実施の形態によれば、半導体装置の製造コストを低減させることができる。
【００１５】
また、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】本発明の一実施の形態である半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図１４】本発明の一実施の形態によるシリサイド材料の成膜装置の概略平面図である。
【図１５】本発明の一実施の形態によるシリサイド材料の成膜工程図である。
【図１６】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】Ｓｉ領域中におけるＮｉとＰｔの拡散係数を示すグラフである。
【図２２】本発明の一実施の形態の半導体装置の製造工程中（合金膜形成前の段階）の要部断面図である。
【図２３】本発明の一実施の形態の半導体装置の製造工程中（合金膜を形成した段階）の要部断面図である。
【図２４】本発明の一実施の形態の半導体装置の製造工程中（バリア膜を形成した段階）の要部断面図である。
【図２５】本発明の一実施の形態の半導体装置の製造工程中（第１の熱処理を行った段階）の要部断面図である。
【図２６】本発明の一実施の形態の半導体装置の製造工程中（バリア膜および未反応合金膜の除去工程を行った段階）の要部断面図である。
【図２７】本発明の一実施の形態の半導体装置の製造工程中（第２の熱処理を行った段階）の要部断面図である。
【図２８】半導体ウエハの主面に形成した、実験用の金属シリサイド層の説明図である。
【図２９】金属シリサイド層の抵抗の測定原理の説明図である。
【図３０】金属シリサイド層の抵抗の測定原理の説明図である。
【図３１】金属シリサイド層の抵抗値の分布を示すグラフである。
【図３２】第２の熱処理の熱処理温度が５００℃の場合に高抵抗の金属シリサイド層が、半導体ウエハにどのように分布していたかを示す説明図である。
【図３３】高抵抗の金属シリサイド層を断面観察したＴＥＭ写真を示す説明図である。
【図３４】高抵抗の金属シリサイド層の発生数を示すグラフである。
【図３５】図３４の元となったデータの表である。
【図３６】ニッケル白金シリサイド層の組成と第２の熱処理の熱処理温度との相関を示すグラフである。
【図３７】ＳＲＡＭの欠陥密度を示すグラフである。
【図３８】高抵抗の金属シリサイド層の発生数を示すグラフである。
【図３９】図３８のグラフの元となったデータの表である。
【図４０】高抵抗の金属シリサイド層の発生原理の説明図である。
【図４１】高抵抗の金属シリサイド層の発生原理の説明図である。
【図４２】高抵抗の金属シリサイド層の発生原理の説明図である。
【図４３】熱処理装の説明図であり、図４３の（ａ）は、熱処理装置の全体構成を示す平面図が示され、図４３の（ｂ）は、熱処理装置が備えるチャンバ内の要部断面図が示されている。
【図４４】熱処理装置に備わるサセプタの説明図であり、図４４の（ａ）には要部平面図が示され、図４４の（ｂ）には要部断面図が示されている。
【図４５】スパイクアニール処理とソークアニール処理の温度特性の一例を示すグラフである。
【発明を実施するための形態】
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１９】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２０】
＜半導体装置の製造工程について＞
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１〜図１０は、本発明の一実施の形態である半導体装置、例えばＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造工程中の要部断面図である。
【００２１】
まず、図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。次に、この半導体基板１を酸化（好ましくは熱酸化）して半導体基板１の表面（主面）に例えば厚さ１０ｎｍ程度の絶縁膜２を形成した後、その上層（すなわち絶縁膜２上）にＣＶＤ（Chemical Vapor Deposition：化学気相成長）法（例えば熱ＣＶＤ法）などにより、例えば厚さ１００ｎｍ程度の絶縁膜３を形成（堆積）する。絶縁膜２は、好ましくは酸化シリコン膜からなり、絶縁膜３は、好ましくは窒化シリコン膜からなる。それから、図２に示されるように、フォトレジストパターン（図示しないが、このフォトレジストパターンは絶縁膜３上にフォトリソグラフィ法を用いて形成される）をエッチングマスクとして絶縁膜３、絶縁膜２および半導体基板１を順次ドライエッチングすることにより、素子分離形成予定領域の半導体基板１に例えば深さ３００ｎｍ程度の溝（素子分離用の溝）４ａを形成する。溝４ａは、素子分離用の溝であり、すなわち後述する素子分離領域４形成用の溝である。溝４ａは、絶縁膜３および絶縁膜２を貫通し、溝４ａの底部が半導体基板１の厚みの途中に位置するように形成されている。溝４ａの形成後、上記フォトレジストパターンは除去され、図２には、フォトレジストパターンを除去した段階（状態）が示されている。
【００２２】
次に、図３に示されるように、溝４ａの内部（すなわち溝４ａの底面および側壁）を酸化（好ましくは熱酸化）して絶縁膜５を形成する。絶縁膜５は、酸化シリコン膜または酸窒化シリコン膜からなり、溝４ａの底面および側壁上に形成されるが、更に絶縁膜３の表面に形成される場合もある。絶縁膜５の厚みは、例えば５〜２０ｎｍ程度とすることができる。
【００２３】
次に、図４に示されるように、半導体基板１の主面（主面全面）上に、溝４ａ内を埋めるように、絶縁膜６を形成（堆積）する。絶縁膜６は、好ましくは酸化シリコン膜からなり、ＣＶＤ法により形成することができる。絶縁膜６は、溝４ａ内を埋めることができるような厚みに形成し、溝４ａの深さにもよるが、絶縁膜６の厚み（形成厚み）は例えば５００ｎｍ程度とすることができる。
【００２４】
本実施の形態では、絶縁膜６は、好ましくはＯ３−ＴＥＯＳ酸化膜である。なお、Ｏ３−ＴＥＯＳ酸化膜とは、Ｏ３（オゾン）およびＴＥＯＳ（Tetraethoxysilane：テトラエトキシシラン、またはTetra Ethyl Ortho Silicateとも言う）を原料ガス（ソースガス）として用いて熱ＣＶＤ法により形成した酸化シリコン膜である。
【００２５】
次に、溝４ａに埋め込んだ絶縁膜６を焼き締めるための熱処理（アニール処理）を行う。この熱処理は、半導体基板１を例えば１０００℃程度で熱処理することにより、行うことができる。
【００２６】
次に、絶縁膜６をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨する。これにより、図５に示されるように、溝４ａの外部の絶縁膜６が除去され、溝４ａ内に絶縁膜６，５が残される。このＣＭＰ処理は、絶縁膜６，５（酸化シリコン膜）の研磨速度に比べて、絶縁膜３（窒化シリコン膜）の研磨速度が小さくなるような条件で行われるため、絶縁膜３はＣＭＰ処理のストッパ膜（または保護膜）として機能することができる。このためＣＭＰ処理後、絶縁膜３の上面が露出された状態となる。
【００２７】
次に、図６に示されるように、溝４ａ内の絶縁膜６の上部（上面）をドライエッチングによってエッチバックすることにより、溝４ａ内の絶縁膜６の上面を後退させる。このドライエッチングは、絶縁膜６（酸化シリコン膜）のエッチング速度に比べて絶縁膜３（窒化シリコン膜）のエッチング速度が小さくなるようなエッチング条件で行われる。このため、上記ＣＭＰ工程の直後の段階では、溝４ａ内の絶縁膜６の上面の高さ位置は絶縁膜３の上面の高さ位置とほぼ同じであったものが、上記ドライエッチングにより、図６に示されるように、溝４ａ内の絶縁膜６の上面の高さ位置は、絶縁膜３の上面の高さ位置よりも低くなる。但し、溝４ａ内の絶縁膜６の上面の高さ位置が、半導体基板１と絶縁膜２との界面の高さ位置よりも低くならないようにすることが好ましい。
【００２８】
次に、図７に示されるように、絶縁膜３をウェットエッチングなどにより除去し、更に、絶縁膜２をウェットエッチングなどにより除去する。溝４ａの内部には絶縁膜５および絶縁膜６が埋め込まれた状態で残存し、溝４ａの内部に残存する絶縁膜５および絶縁膜６により、素子分離領域（素子分離）４が形成される。
【００２９】
このようにして、半導体基板１の溝４ａ内に埋め込まれた絶縁膜５，６からなる素子分離領域４が形成される。絶縁膜６に比べて絶縁膜５は薄いため、素子分離領域４は、主として溝４ａ内に埋め込まれた絶縁膜６により形成される。このように、素子分離領域４は、ＬＯＣＯＳ（Local Oxidization of Silicon）法ではなく、ＳＴＩ（Shallow Trench Isolation）法により形成される。すなわち、本実施の形態の素子分離領域４は、半導体基板１に形成された素子分離用の溝４ａに絶縁膜（ここでは主として絶縁膜６）を埋め込むことで形成される。素子分離領域４を形成したことで、半導体基板１においては、素子分離領域４によって活性領域が規定（画定）され、その活性領域に、以降の工程で種々の半導体素子（例えば後述するＭＩＳＦＥＴＱｎ，Ｑｐなど）が形成される。図７では、素子分離領域４で規定された（平面的に囲まれた）活性領域ＡＲ１と、素子分離領域４で規定された（平面的に囲まれた）活性領域ＡＲ２とが示されており、活性領域ＡＲ１に後述のｎチャネル型ＭＩＳＦＥＴＱｎが形成され、活性領域ＡＲ２に後述のｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【００３０】
Ｏ３−ＴＥＯＳ酸化膜は、溝４ａ内の埋め込み性に優れている。このため、素子分離領域４用の絶縁膜（溝４ａ埋め込み用の絶縁膜、ここでは絶縁膜６に対応）として、Ｏ３−ＴＥＯＳ酸化膜を用いれば、溝４ａの形状によらず溝４ａ内をＯ３−ＴＥＯＳ酸化膜で的確に埋め込むことができ、素子の微細化にも有利となる。また、Ｏ３−ＴＥＯＳ酸化膜は、埋め込み性は良いが、成膜後のアニール（焼き締め用のアニール）時にかなり収縮するため、溝４ａにＯ３−ＴＥＯＳ酸化膜を埋め込んで形成した素子分離領域４は、引張応力を作用させるようになる。すなわち、素子分離領域４によって活性領域ＡＲ１，ＡＲ２に引張応力が発生するようになる。この素子分離領域４による引張応力により、活性領域に形成したｎチャネル型ＭＩＳＦＥＴ（後述のｎチャネル型ＭＩＳＦＥＴＱｎなどに対応）のチャネルの移動度を向上させることができ、ｎチャネル型ＭＩＳＦＥＴの駆動力を向上させることができる。素子分離領域４用の絶縁膜（溝４ａ埋め込み用の絶縁膜、ここでは絶縁膜６に対応）としてＨＤＰ酸化膜（高密度プラズマＣＶＤ法で形成した酸化シリコン膜）を用いた場合には、素子分離領域４は活性領域に圧縮応力を作用させるが、素子分離領域４用の絶縁膜（溝４ａ埋め込み用の絶縁膜、ここでは絶縁膜６に対応）としてＯ３−ＴＥＯＳ酸化膜を用いたことで、素子分離領域４は活性領域に引張応力を作用させるようになる。
【００３１】
次に、図８に示されるように、半導体基板１の主面から所定の深さに渡ってｐ型ウエルＰＷおよびｎ型ウエルＮＷを形成する。ｐ型ウエルＰＷは、ｐチャネル型ＭＩＳＦＥＴ形成予定領域を覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして、ｎチャネル型ＭＩＳＦＥＴ形成予定領域の半導体基板１に例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。また、ｎ型ウエルＮＷは、ｎチャネル型ＭＩＳＦＥＴ形成予定領域を覆う他のフォトレジスト膜（図示せず）をイオン注入阻止マスクとして、ｐチャネル型ＭＩＳＦＥＴ形成予定領域の半導体基板１に例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどによって形成することができる。
【００３２】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面を清浄化（洗浄）した後、半導体基板１の表面（すなわちｐ型ウエルＰＷおよびｎ型ウエルＮＷの表面）上にゲート絶縁膜７を形成する。ゲート絶縁膜７は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００３３】
次に、半導体基板１上（すなわちｐ型ウエルＰＷおよびｎ型ウエルＮＷのゲート絶縁膜７上）に、ゲート電極形成用の導体膜として、多結晶シリコン膜（ポリシリコン膜）のようなシリコン膜８を形成する。シリコン膜８の成膜厚さは、必要に応じて変更できるが、例えば８０ｎｍ程度とすることができる。
【００３４】
シリコン膜８のうちのｎチャネル型ＭＩＳＦＥＴ形成予定領域（後述するゲート電極ＧＥ１となる領域）は、フォトレジスト膜（図示せず）をマスクとして用いてリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、低抵抗のｎ型半導体膜（ドープトポリシリコン膜）とされている。また、シリコン膜８のうちのｐチャネル型ＭＩＳＦＥＴ形成予定領域（後述するゲート電極ＧＥ２となる領域）は、他のフォトレジスト膜（図示せず）をマスクとして用いてホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより、低抵抗のｐ型半導体膜（ドープトポリシリコン膜）とされている。また、シリコン膜８は、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により多結晶シリコン膜に変えることもできる。
【００３５】
次に、図９に示されるように、シリコン膜８をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極ＧＥ１，ＧＥ２を形成する。
【００３６】
ｎチャネル型ＭＩＳＦＥＴのゲート電極となるゲート電極ＧＥ１は、ｎ型の不純物を導入した多結晶シリコン（ｎ型半導体膜、ドープトポリシリコン膜）からなり、ｐ型ウエルＰＷ上にゲート絶縁膜７を介して形成される。すなわち、ゲート電極ＧＥ１は、ｐ型ウエルＰＷのゲート絶縁膜７上に形成される。また、ｐチャネル型ＭＩＳＦＥＴのゲート電極となるゲート電極ＧＥ２は、ｐ型の不純物を導入した多結晶シリコン（ｐ型半導体膜、ドープトポリシリコン膜）からなり、ｎ型ウエルＮＷ上にゲート絶縁膜７を介して形成される。すなわち、ゲート電極ＧＥ２は、ｎ型ウエルＮＷのゲート絶縁膜７上に形成される。ゲート電極ＧＥ１，ＧＥ２のゲート長は、必要に応じて変更できるが、例えば４０ｎｍ程度とすることができる。
【００３７】
次に、図１０に示されるように、ｐ型ウエルＰＷのゲート電極ＧＥ１の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）ｎ−型半導体領域ＥＸ１を形成し、ｎ型ウエルＮＷのゲート電極ＧＥ２の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、（一対の）ｐ−型半導体領域ＥＸ２を形成する。ｎ−型半導体領域ＥＸ１およびｐ−型半導体領域ＥＸ２の深さ（接合深さ）は、例えば３０ｎｍ程度とすることができる。
【００３８】
次に、ゲート電極ＧＥ１，ＧＥ２の側壁上に、側壁絶縁膜（絶縁膜）として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなるサイドウォールスペーサ（側壁スペーサ、側壁絶縁膜）ＳＰを形成する。サイドウォールスペーサＳＰは、例えば、半導体基板１上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって形成することができる。
【００３９】
サイドウォールスペーサＳＰの形成後、（一対の）ｎ＋型半導体領域ＳＤ１（ソース、ドレイン）を、例えば、ｐ型ウエルＰＷのゲート電極ＧＥ１およびサイドウォールスペーサＳＰの両側の領域にヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物をイオン注入することにより形成する。例えば、ヒ素（Ａｓ）を１０〜３０ｋｅＶの加速電圧で５×１０１４／ｃｍ２〜５×１０１５／ｃｍ２程度、例えば１５ｋｅＶで１×１０１５／ｃｍ２注入して、リン（Ｐ）を１〜１０ｋｅＶの加速電圧で５×１０１４／ｃｍ２〜５×１０１５／ｃｍ２程度、例えば４ｋｅＶで２×１０１５／ｃｍ２注入して、ｎ＋型半導体領域ＳＤ１を形成する。また、（一対の）ｐ＋型半導体領域ＳＤ２（ソース、ドレイン）を、例えば、ｎ型ウエルＮＷのゲート電極ＧＥ２およびサイドウォールスペーサＳＰの両側の領域にホウ素（Ｂ）またはフッ化ホウ素（ＢＦ２）などのｐ型の不純物をイオン注入することにより形成する。例えば、ホウ素（Ｂ）を１〜３ｋｅＶの加速電圧で１×１０１５／ｃｍ２〜１×１０１６／ｃｍ２程度、例えば２ｋｅＶで２×１０１５／ｃｍ２注入して、フッ化ホウ素（ＢＦ２）を５〜１５ｋｅＶの加速電圧で５×１０１４／ｃｍ２〜５×１０１５／ｃｍ２程度、例えば８ｋｅＶで１×１０１５／ｃｍ２注入して、ｐ＋型半導体領域ＳＤ２を形成する。ｎ＋型半導体領域ＳＤ１を先に形成しても、あるいはｐ＋型半導体領域ＳＤ２を先に形成してもよい。イオン注入後、導入した不純物の活性化のためのアニール処理を、例えば１３００℃程度のスパイクアニール処理にて行うこともできる。ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の深さ（接合深さ）は、例えば８０ｎｍ程度とすることができる。
【００４０】
また、ヒ素（Ａｓ）またはリン（Ｐ）の不純物をイオン注入する前に窒素（Ｎ）または炭素（Ｃ）などの不純物注入を行っても良い。また、ホウ素（Ｂ）またはフッ化ホウ素（ＢＦ２）などの不純物をイオン注入する前にフッ素（Ｆ）またはゲルマニウム（Ｇｅ）などの不純物注入を行っても良い。これにより、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の深さ（接合深さ）を的確に制御することができる。例えば、窒素（Ｎ）を１０〜２０ｋｅＶの加速電圧で１×１０１４／ｃｍ２〜１×１０１５／ｃｍ２程度、例えば１５ｋｅＶで５×１０１４／ｃｍ２注入して、炭素（Ｃ）を１０〜２０ｋｅＶの加速電圧で１×１０１４／ｃｍ２〜１×１０１５／ｃｍ２程度、例えば１５ｋｅＶで５×１０１４／ｃｍ２注入することができる。また、例えば、フッ素（Ｆ）を１〜１０ｋｅＶの加速電圧で５×１０１４／ｃｍ２〜５×１０１５／ｃｍ２程度、例えば３ｋｅＶで１×１０１５／ｃｍ２注入して、ゲルマニウム（Ｇｅ）を１〜１０ｋｅＶの加速電圧で１×１０１４／ｃｍ２〜１×１０１５／ｃｍ２程度、例えば５ｋｅＶで５×１０１４／ｃｍ２注入することができる。
【００４１】
ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高く、ｐ＋型半導体領域ＳＤ２は、ｐ−型半導体領域ＥＸ２よりも不純物濃度が高い。これにより、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域（不純物拡散層）ＳＤ１およびｎ−型半導体領域ＥＸ１により形成され、ｐチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域（不純物拡散層）ＳＤ２およびｐ−型半導体領域ＥＸ２により形成される。従って、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域は、ＬＤＤ（Lightly doped Drain）構造を有している。ｎ−型半導体領域ＳＤ１は、ゲート電極ＧＥ１に対して自己整合的に形成され、ｎ＋型半導体領域ＥＸ１は、ゲート電極ＧＥ１の側壁上に形成されたサイドウォールスペーサＳＰに対して自己整合的に形成される。ｐ−型半導体領域ＳＤ２は、ゲート電極ＧＥ２に対して自己整合的に形成され、ｐ＋型半導体領域ＥＸ２は、ゲート電極ＧＥ２の側壁上に形成されたサイドウォールスペーサＳＰに対して自己整合的に形成される。
【００４２】
このようにして、ｐ型ウエルＰＷに、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎが形成される。また、ｎ型ウエルＮＷに、電界効果トランジスタとしてｐチャネル型ＭＩＳＦＥＴＱｐが形成される。これにより、図１０の構造が得られる。ｎチャネル型ＭＩＳＦＥＴＱｎは、ｎチャネル型の電界効果トランジスタとみなすことができ、ｐチャネル型ＭＩＳＦＥＴＱｐは、ｐチャネル型の電界効果トランジスタとみなすことができる。また、ｎ＋型半導体領域ＳＤ１は、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレイン用の半導体領域とみなすことができ、ｐ＋型半導体領域ＳＤ２は、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用の半導体領域とみなすことができる。
【００４３】
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥ１及びソース・ドレイン領域（ここではｎ＋型半導体領域ＳＤ１）の表面と、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＧＥ２及びソース・ドレイン領域（ここではｐ＋型半導体領域ＳＤ２）の表面とに、低抵抗の金属シリサイド層（後述の金属シリサイド層１３ｂに対応）を形成する。以下に、この金属シリサイド層の形成工程について説明する。
【００４４】
図１１および図１２は、図１０に続く半導体装置の製造工程中における要部断面図である。図１３は、本実施の形態の半導体装置の製造工程の一部を示す製造プロセスフロー図であり、図１０の構造が得られた後、サリサイドプロセスによりゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の表面に金属シリサイド層（金属・半導体反応層）を形成する工程の製造プロセスフローが示されている。図１４はシリサイド材料（金属シリサイド層形成用の材料膜、ここでは合金膜１１およびバリア膜１２に対応）の成膜装置の概略平面図、図１５はシリサイド材料の成膜工程図（プロセスフロー図）である。図１６〜図２０は、図１２に続く半導体装置の製造工程中における要部断面図である。なお、図１３は、図１１、図１２、図１６および図１７の工程の製造プロセスフローに対応し、図１５は、図１１および図１２の工程の製造プロセスフローに対応する。
【００４５】
上記のようにして図１０の構造が得られた後、図１１に示されるように、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の表面を露出させてから、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２上を含む半導体基板１の主面（全面）上に合金膜１１を、スパッタリング法などを用いて形成（堆積）する（図１３のステップＳ１）。すなわち、ステップＳ１では、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２上を含む半導体基板１上に、ゲート電極ＧＥ１，ＧＥ２を覆うように、合金膜１１がスパッタリング法などにより形成される。合金膜１１は、Ｎｉ（ニッケル）とＰｔ（白金）との合金膜、すなわちＮｉ−Ｐｔ合金膜である。
【００４６】
合金膜１１におけるＮｉ（ニッケル）とＰｔ（白金）の比（原子比）を１−ｘ：ｘとすると、合金膜１１は、Ｎｉ１−ｘＰｔｘ合金膜と表記することができる。Ｎｉ１−ｘＰｔｘ合金膜におけるＮｉ（ニッケル）の割合（比率）は、（１−ｘ）×１００％であり、Ｎｉ１−ｘＰｔｘ合金膜におけるＰｔ（白金）の割合（比率）は、ｘ×１００％である。なお、本願で元素の割合（比率、濃度）を％で示す場合には、原子％である。例えば、合金膜１１としてＮｉ０．９６３Ｐｔ０．０３７合金膜などを用いることができ、合金膜１１がＮｉ０．９６３Ｐｔ０．０３７合金膜の場合には、合金膜１１におけるＮｉ（ニッケル）の割合（比率）は９６．３原子％で、合金膜１１におけるＰｔ（白金）の割合（比率）は３．７原子％となる。合金膜１１におけるＰｔ（白金）の割合（比率）は、３原子％以上が好ましい。
【００４７】
それから、図１２に示されるように、合金膜１１上にバリア膜（応力制御膜、酸化防止膜、キャップ膜）１２を形成（堆積）する（図１３のステップＳ２）。バリア膜１２は、例えば窒化チタン（ＴｉＮ）膜またはチタン（Ｔｉ）膜からなり、その厚さ（堆積膜厚）は、例えば１５ｎｍ程度とすることができる。バリア膜１２は、応力制御膜（半導体基板の活性領域の応力を制御する膜）および酸素の透過を防止する膜として機能し、半導体基板１に働く応力の制御や合金膜１１の酸化防止などのために合金膜１１上に設けられる。なお、バリア膜１２の成膜（ステップＳ２）は、後述する金属シリサイド層１３ａ上に未反応の合金膜１１（後述する合金膜１１の未反応部分１１ａに対応）を残存させる場合には、省略しても良い。
【００４８】
また、ステップＳ１の前に、ＨＦガス、ＮＦ３ガス、ＮＨ３ガス又はＨ２ガスのうち少なくともいずれか一つを用いたドライクリーニング処理（後述の工程Ｐ２に対応）を行って、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１及びｐ＋型半導体領域ＳＤ２の表面の自然酸化膜を除去した後、半導体基板１を大気中（酸素含有雰囲気中）にさらすことなく、ステップＳ１及びステップＳ２を行えば、より好ましい。
【００４９】
以下に、合金膜１１およびバリア膜１２の好ましい形成方法の一例について説明する。
【００５０】
合金膜１１およびバリア膜１２の成膜には、図１４に示されるシリサイド材料の成膜装置２０が用いられる。
【００５１】
図１４に示されるように、成膜装置２０は、第１搬送室２１ａと第２搬送室２１ｂの２つの搬送室が配置され、第１搬送室２１ａの周囲に開閉手段であるゲートバルブ２２を介してロードロック室２３，２４および３つのチャンバ２５，２６，２７が備わり、第２搬送室２１ｂの周囲に開閉手段であるゲートバルブ２２を介して２つのチャンバ２８，２９が備わったマルチチャンバタイプである。さらに、第１搬送室２１ａと第２搬送室２１ｂとの間には２つの搬送用のチャンバ３０，３１が備わっている。第１搬送室２１ａは排気機構等により所定の真空度に保持され、その中央部には半導体ウエハＳＷを搬送するための多関節アーム構造の搬送用ロボット３２ａが設けられている。同様に、第２搬送室２１ｂは排気機構等により所定の真空度に保持され、その中央部には半導体ウエハＳＷを搬送するための多関節アーム構造の搬送用ロボット３２ｂが設けられている。
【００５２】
第１搬送室２１ａに備わるチャンバ２５，２６は相対的に高温の加熱処理を行う加熱処理用チャンバ、チャンバ２７はドライクリーニング処理（処置）用チャンバである。第２搬送室２１ｂに備わるチャンバ２８はスパッタリング法により合金膜１１（Ｎｉ−Ｐｔ合金膜）を成膜する成膜用チャンバ、チャンバ２９はスパッタリング法によりバリア膜１２（例えば窒化チタン膜）を成膜する成膜用チャンバである。また、バリア膜１２をプラズマＣＶＤ法で成膜する場合は、チャンバ２９はプラズマＣＶＤ法によりバリア膜１２（例えばチタン膜）を成膜する成膜用チャンバとなる。
【００５３】
第１搬送室２１ａと第２搬送室２１ｂとの間に備わるチャンバ３０，３１は第１搬送室２１ａと第２搬送室２１ｂとの間での半導体ウエハＳＷの受け渡しを行う受渡用チャンバであり、また半導体ウエハＳＷの冷却にも用いられる冷却用チャンバである。なお、成膜装置２０では、第１搬送室２１ａのみに備わるチャンバを３つとし、第２搬送室２１ｂのみに備わるチャンバを２つとしたが、これに限定されるものではなく、同じ用途のチャンバまたは他の用途のチャンバを追加することも可能である。
【００５４】
まず、１枚の半導体ウエハＳＷをウエハ搬入出室３３内に設置された搬送用ロボット３６によっていずれかのフープ３４から取り出し（図１５の工程Ｐ１）、いずれかのロードロック室２３または２４へ搬入する。半導体ウエハＳＷは、上記半導体基板１に対応するものである。フープ３４は半導体ウエハＳＷのバッチ搬送用の密閉収納容器であり、通常２５枚、１２枚、６枚等のバッチ単位で半導体ウエハＳＷを収納する。フープ３４の容器外壁は微細な通気フィルタ部を除いて機密構造になっており、塵埃はほぼ完全に排除される。従って、クラス１０００の雰囲気で搬送しても、内部はクラス１の清浄度が保てるようになっている。成膜装置２０とのドッキングは、フープ３４の扉をポート３５に取り付けて、ウエハ搬入出室３３の内部に引き込むことによって清浄さを保持した状態で行われる。続いてロードロック室２３内を真空引きした後、搬送用ロボット３２ａによって半導体ウエハＳＷを第１搬送室２１ａを経てドライクリーニング処理用のチャンバ２７へ真空搬送し、チャンバ２７内で半導体ウエハＳＷをドライクリーニング処理する（図１５の工程Ｐ２）。
【００５５】
ドライクリーニング処理時には、リモートプラズマ発生装置（図示せず）において還元ガス、例えばＮＦ３ガスおよびＮＨ３ガスを添加したＡｒガス（プラズマ励起用の希ガス）を励起させてプラズマを生成し、このプラズマをチャンバ２７内へ導入する。チャンバ２７内に導入されたプラズマをシャワーヘッド（図示せず）を介して半導体ウエハＳＷの主面上に供給することにより、プラズマとシリコン（ゲート電極ＧＥ１，ＧＥ２を構成する多結晶シリコンとｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２が形成された半導体基板１を構成する単結晶シリコン）の表面に形成された自然酸化膜との間で起きる還元反応によって自然酸化膜が除去される。
【００５６】
次に、搬送用ロボット３２ａによって半導体ウエハＳＷをドライクリーニング処理用のチャンバ２７から加熱処理用のチャンバ２５（またはチャンバ２６）へ第１搬送室２１ａを介して真空搬送し、チャンバ２５（またはチャンバ２６）に備わるステージ上に載せる（図１５の工程Ｐ３）。チャンバ２５（またはチャンバ２６）のステージ上に半導体ウエハＳＷを載せることにより、半導体ウエハＳＷを所定の温度で加熱し、半導体ウエハＳＷの主面上に残留していた生成物（上記ドライクリーニング処理時に還元反応により生成された生成物）を昇華させて除去する。半導体ウエハＳＷの主面上での温度は、例えば１５０から４００℃が適切な範囲と考えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。
【００５７】
次に、搬送用ロボット３２ａによって半導体ウエハＳＷを加熱処理用のチャンバ２５（またはチャンバ２６）から冷却・受渡用のチャンバ３０（またはチャンバ３１）へ第１搬送室２１ａを介して真空搬送し、チャンバ３０（またはチャンバ３１）に備わるステージ上に載せる（図１５の工程Ｐ４）。チャンバ３０（またはチャンバ３１）のステージ上に半導体ウエハＳＷを載せることにより、半導体ウエハＳＷは冷却される。
【００５８】
次に、搬送用ロボット３２ｂによって半導体ウエハＳＷを冷却・受渡用のチャンバ３０（またはチャンバ３１）から合金膜１１成膜用のチャンバ２８へ第２搬送室２１ｂを介して真空搬送する（図１５の工程Ｐ５）。チャンバ２８内を排気機構により所定の真空度、例えば１．３３×１０−６Ｐａ程度とした後、半導体ウエハＳＷを所定の温度に加熱し、チャンバ２８内へＡｒガスを所定の流量により導入してスパッタリング法により半導体ウエハＳＷの主面上へ合金膜１１（Ｎｉ−Ｐｔ合金膜）を堆積する。この合金膜１１の堆積工程が、上記ステップＳ１（図１３のステップＳ１）に対応する。合金膜１１の厚さ（堆積膜厚）は、例えば２５ｎｍであり、成膜時におけるスパッタリング条件は、例えば成膜温度２５℃、Ａｒガス流量３５ｓｃｃｍである。
【００５９】
次に、搬送用ロボット３２ｂによって半導体ウエハＳＷを合金膜１１成膜用のチャンバ２８からバリア膜１２成膜用のチャンバ２９へ第２搬送室２１ｂを介して真空搬送する（図１５の工程Ｐ６）。チャンバ２９内を排気機構により所定の真空度とした後、半導体ウエハＳＷを所定の温度に加熱し、チャンバ２９内へＡｒガスおよびＮ２ガスを所定の流量により導入してスパッタリング法により半導体ウエハＳＷの主面上へ窒化チタン膜などからなるバリア膜１２を堆積する。このバリア膜１２の堆積工程が、上記ステップＳ２（図１３のステップＳ２）に対応する。バリア膜１２の厚さ（堆積膜厚）は、例えば１５ｎｍであり、成膜時におけるスパッタリング条件は、例えば成膜温度４０℃、Ａｒガス流量２８ｓｃｃｍ、窒素ガス流量８０ｓｃｃｍである。
【００６０】
次に、搬送用ロボット３２ｂによって半導体ウエハＳＷをバリア膜１２成膜用のチャンバ２９から冷却・受渡用のチャンバ３０（またはチャンバ３１）へ第２搬送室２１ｂを介して真空搬送する（図１５の工程Ｐ７）。
【００６１】
次に、搬送用ロボット３２ａによって半導体ウエハＳＷを冷却・受渡用のチャンバ３０（またはチャンバ３１）からいずれかのロードロック室２３または２４へ真空搬出し、さらに搬送用ロボット３６によって半導体ウエハＳＷをロードロック室２３または２４からウエハ搬入出室３３を介していずれかのフープ３４へ戻す（図１５の工程Ｐ８）。
【００６２】
このようにして、合金膜１１およびバリア膜１２を形成した後、半導体基板１に第１の熱処理（アニール処理）を施す（図１３のステップＳ３）。ステップＳ３の第１の熱処理は、不活性ガス（例えばアルゴン（Ａｒ）ガス、ネオン（Ｎｅ）ガスまたはヘリウム（Ｈｅ）ガス）または窒素（Ｎ２）ガスあるいはそれらの混合ガス雰囲気で満たされた常圧下で行うことができ、例えばＲＴＡ（Rapid Thermal Anneal）法を用いて行なうことができる。
【００６３】
ステップＳ３の第１の熱処理により、図１６に示されるように、ゲート電極ＧＥ１，ＧＥ２を構成する多結晶シリコン膜と合金膜１１、およびｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２を構成する単結晶シリコンと合金膜１１を選択的に反応させて、金属・半導体反応層である金属シリサイド層１３ａを形成する。ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の各上部（上層部）と合金膜１１とが反応することにより金属シリサイド層１３ａが形成されるので、金属シリサイド層１３ａは、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の各表面（上層部）に形成される。合金膜１１はＮｉ−Ｐｔ合金膜であるので、これがＳｉと反応して形成された金属シリサイド層１３ａは、ニッケル白金シリサイド層（ニッケルおよび白金のシリサイド層）である。
【００６４】
このように、ステップＳ３の第１の熱処理で、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２（を構成するＳｉ）と合金膜１１を選択的に反応させて、ニッケルおよび白金のシリサイドからなる金属シリサイド層１３ａを形成するが、第１の熱処理を行った段階では、金属シリサイド層１３ａは、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相（ここで０＜ｙ＜１）の白金添加ニッケルシリサイド層である。従って、ステップＳ３の第１の熱処理は、金属シリサイド層１３ａが（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相となるが、Ｎｉ１−ｙＰｔｙＳｉ相とはならないような熱処理温度で行うことが好ましい。
【００６５】
ステップＳ３の第１の熱処理により、合金膜１１中のＮｉとＰｔとがｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２およびゲート電極ＧＥ１，ＧＥ２中に拡散して金属シリサイド層１３ａが形成される。このステップＳ３では、ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２及びゲート電極ＧＥ１，ＧＥ２中へのＮｉの拡散係数よりも、ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２及びゲート電極ＧＥ１，ＧＥ２中へのＰｔの拡散係数の方が大きくなる熱処理温度で第１の熱処理を行い（第１の条件）、かつ、金属シリサイド層１３ａ上に合金膜１１の未反応部分が残存するように第１の熱処理を行なう（第２の条件）ようにする。これにより、形成された金属シリサイド層１３ａを構成する金属元素（ＮｉおよびＰｔ）に占めるＰｔの割合を、合金膜１１に占めるＰｔの割合よりも大きくすることができる。このことについては、後で、より詳細に説明する。
【００６６】
次に、ウェット洗浄処理を行うことにより、バリア膜１２と、未反応の合金膜１１（すなわちステップＳ３の第１の熱処理工程にてゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１またはｐ＋型半導体領域ＳＤ２と反応しなかった合金膜１１）とを除去する（図１３のステップＳ４）。この際、未反応の合金膜１１（すなわちステップＳ３の第１の熱処理工程にてゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１またはｐ＋型半導体領域ＳＤ２と反応しなかった合金膜１１）が金属シリサイド層１３ａ上から除去されるが、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の表面上に金属シリサイド層１３ａを残存させる。ステップＳ４のウェット洗浄処理は、硫酸を用いたウェット洗浄、または硫酸と過酸化水素水とを用いたウェット洗浄などにより行うことができる。図１６には、ステップＳ４のウェット洗浄処理によって、バリア膜１２および未反応の合金膜１１を除去した段階が示されている。
【００６７】
次に、半導体基板１に第２の熱処理（アニール処理）を施す（図１３のステップＳ５）。ステップＳ５の第２の熱処理は、不活性ガス（例えばアルゴン（Ａｒ）ガス、ネオン（Ｎｅ）ガスまたはヘリウム（Ｈｅ）ガス）または窒素（Ｎ２）ガスあるいはそれらの混合ガス雰囲気で満たされた常圧下で行うことができ、例えばＲＴＡ法を用いて行なうことができる。また、ステップＳ５の第２の熱処理は、上記ステップＳ３の第１の熱処理の熱処理温度よりも高い熱処理温度で行う。
【００６８】
ステップＳ５の第２の熱処理は、金属シリサイド層１３ａの低抵抗化と安定化のために行なわれる。ステップＳ５の第２の熱処理を行うことにより、図１７に示されるように、ステップＳ３の第１の熱処理で形成された、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相を主とした金属シリサイド層１３ａは、Ｎｉ１−ｙＰｔｙＳｉ相を主とした金属シリサイド層１３ｂに変わり、金属元素（ＮｉとＰｔを足したもの）とＳｉとの組成比が１：１の化学量論比により近い、安定な金属シリサイド層１３ｂが形成される。金属シリサイド層１３ａはニッケル白金シリサイド層であるので、これがＳｉと反応して形成された金属シリサイド層１３ｂも、ニッケル白金シリサイド層（ニッケルおよび白金のシリサイド層）である。
【００６９】
すなわち、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の金属シリサイド層１３ａと、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１及びｐ＋型半導体領域ＳＤ２のＳｉとを、ステップＳ５の第２の熱処理で更に反応させて、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相より安定で低抵抗率のＮｉ１−ｙＰｔｙＳｉ相からなる金属シリサイド層１３ｂを、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１及びｐ＋型半導体領域ＳＤ２の表面上に形成する。ステップＳ５の第２の熱処理は、Ｎｉ１−ｙＰｔｙ２Ｓｉ相の金属シリサイド層１３ａをＮｉ１−ｙＰｔｙＳｉ相の金属シリサイド層１３ｂにすることができるような温度で行う必要があるため、ステップＳ５の第２の熱処理の熱処理温度は、少なくともステップＳ３の第１の熱処理の熱処理温度よりも高くする必要がある。また、金属シリサイド層１３ｂがＮｉ１−ｙＰｔｙＳｉ相よりも高抵抗率のＮｉ１−ｙＰｔｙＳｉ２相にはならないようにするため、ステップＳ５の第２の熱処理は、金属シリサイド層１３ｂがＮｉ１−ｙＰｔｙＳｉ相となるが、Ｎｉ１−ｙＰｔｙＳｉ２相とはならないような熱処理温度で行なうことが好ましい。
【００７０】
なお、Ｎｉ１−ｙＰｔｙＳｉ相は、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相およびＮｉ１−ｙＰｔｙＳｉ２相よりも低抵抗率であり、ステップＳ５以降も（半導体装置の製造終了まで）金属シリサイド層１３ｂは低抵抗のＮｉ１−ｙＰｔｙＳｉ相のまま維持され、製造された半導体装置では（例えば半導体基板１を個片化して半導体チップとなった状態でも）、金属シリサイド層１３ｂは低抵抗のＮｉ１−ｙＰｔｙＳｉ相となっている。
【００７１】
このようにして、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極ＧＥ１およびソース・ドレイン領域（ｎ＋型半導体領域ＳＤ１）の表面（上層部）と、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極ＧＥ２およびソース・ドレイン領域（ｐ＋型半導体領域ＳＤ２）の表面（上層部）とに、Ｎｉ１−ｙＰｔｙＳｉ相の金属シリサイド層１３ｂが形成される。
【００７２】
なお、本実施の形態は、ステップＳ５の第２の熱処理の熱処理温度を、５６０℃以上、より好ましくは５８０℃以上とし、それによって、金属シリサイド層１３ｂに後述の低頻度断線不良が発生するのを防止するが、これについては、後でより詳細に説明する。
【００７３】
次に、図１８に示されるように、半導体基板１の主面上に絶縁膜１５を形成する。すなわち、ゲート電極ＧＥ１，ＧＥ２およびサイドウォールスペーサＳＰを覆うように、金属シリサイド層１３ｂ上を含む半導体基板１上に絶縁膜１５を形成する。絶縁膜１５は例えば窒化シリコン膜からなり、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法などにより形成することができる。それから、絶縁膜１５上に絶縁膜１５よりも厚い絶縁膜１６を形成する。絶縁膜１６は例えば酸化シリコン膜などからなり、ＴＥＯＳ（テトラエトキシシラン)を用いて成膜温度４００℃程度のプラズマＣＶＤ法などにより形成することができる。これにより、絶縁膜１５，１６からなる層間絶縁膜が形成される。その後、絶縁膜１６の表面をＣＭＰ法により研磨するなどして、絶縁膜１６の上面を平坦化する。下地段差に起因して絶縁膜１６の表面に凹凸形状が形成されていても、絶縁膜１６の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。
【００７４】
次に、図１９に示されるように、絶縁膜１６上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜１６，１５をドライエッチングすることにより、絶縁膜１５，１６にコンタクトホール（貫通孔、孔）ＣＴを形成する。この際、まず絶縁膜１５に比較して絶縁膜１６がエッチングされやすい条件で絶縁膜１６のドライエッチングを行い、絶縁膜１５をエッチングストッパ膜として機能させることで、絶縁膜１６にコンタクトホールＣＴを形成してから、絶縁膜１６に比較して絶縁膜１５がエッチングされやすい条件でコンタクトホールＣＴの底部の絶縁膜１５をドライエッチングして除去する。コンタクトホールＣＴの底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２の表面上の金属シリサイド層１３ｂの一部や、ゲート電極ＧＥ１，ＧＥ２の表面上の金属シリサイド層１３ｂの一部などが露出される。
【００７５】
次に、コンタクトホールＣＴ内に、タングステン（Ｗ）などからなる導電性のプラグ（接続用導体部）ＰＧを形成する。プラグＰＧを形成するには、例えば、コンタクトホールＣＴの内部（底部および側壁上）を含む絶縁膜１６上に、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法によりバリア導体膜１７ａ（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜１７ｂを、成膜温度（基板温度）４５０℃程度のＣＶＤ法などによってバリア導体膜１７ａ上にコンタクトホールＣＴを埋めるように形成する。その後、絶縁膜１６上の不要な主導体膜１７ｂおよびバリア導体膜１７ａをＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１またはｐ＋型半導体領域ＳＤ２上に形成されたプラグＰＧは、その底部でゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１またはｐ＋型半導体領域ＳＤ２の表面上の金属シリサイド層１３ｂと接して、電気的に接続される。
【００７６】
次に、図２０に示されるように、プラグＰＧが埋め込まれた絶縁膜１６上に、絶縁膜１８を形成する。絶縁膜１８は、複数の絶縁膜の積層膜で形成することもできる。
【００７７】
次に、シングルダマシン法により第１層目の配線である配線Ｍ１を形成する。具体的には、次のようにして配線Ｍ１を形成することができる。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜１８の所定の領域に配線溝を形成した後、配線溝の底部および側壁上を含む絶縁膜１８上にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。銅めっき膜形成後には、４００℃程度のアニール処理（熱処理）を行うことが好ましい。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれ銅を主導電材料とする第１層目の配線Ｍ１を形成する。図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
【００７８】
配線Ｍ１は、プラグＰＧを介してｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用のｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２やゲート電極ＧＥ１，ＧＥ２などと電気的に接続されている。その後、デュアルダマシン法により２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。
【００７９】
＜第１の熱処理について＞
上述のように、ステップＳ３の第１の熱処理により、合金膜１１中のＮｉとＰｔとがｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２およびゲート電極ＧＥ１，ＧＥ２中に拡散して金属シリサイド層１３ａが形成される。この際、第１の条件として、ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２及びゲート電極ＧＥ１，ＧＥ２中へのＮｉの拡散係数よりも、ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２及びゲート電極ＧＥ１，ＧＥ２中へのＰｔの拡散係数の方が大きくなる熱処理温度で第１の熱処理を行い、かつ、第２の条件として、金属シリサイド層１３ａ上に合金膜１１の未反応部分が残存するように第１の熱処理を行なう。これにより、金属シリサイド層１３ａを構成する金属元素（ＮｉおよびＰｔ）に占めるＰｔの割合を、合金膜１１に占めるＰｔの割合よりも大きくすることができる。これについて、以下に説明する。
【００８０】
まず、ステップＳ３の第１の熱処理の第１の条件について、図２１を参照して説明する。
【００８１】
図２１は、Ｓｉ領域（シリコン領域）中におけるＮｉとＰｔの拡散係数を示すグラフであり、Ｓｉ領域中におけるＮｉとＰｔの拡散係数のアレニウスプロットが示されている。図２１のグラフの縦軸は、Ｓｉ領域中におけるＮｉまたはＰｔの拡散係数に対応し、図２１のグラフの横軸は、絶対温度Ｔの逆数を１０００倍したものに対応する。なお、図２１のアレニウスプロットの出展は、O. Madelung, M. Schulz, and H. Weiss eds., /Landolt-Bornstein/ /Zahlenwerte und Funktionen aus Naturwissenshaften und Technik/, p. 494, Berlin: Springer-Verlag, 1984.である。
【００８２】
図２１には、Ｓｉ領域（シリコン領域）中におけるＮｉとＰｔの拡散係数の温度依存性のグラフが示されているが、この図２１のグラフに示されるように、シリコン領域中におけるＮｉとＰｔの拡散係数は、どちらも温度が高くなるにつれて増大するが、拡散係数の温度依存性はＮｉとＰｔとで異なる。このため、図２１から分かるように、ある温度Ｔ１よりも高温では、Ｓｉ領域中におけるＮｉの拡散係数が、Ｓｉ領域中におけるＰｔの拡散係数よりも大きくなり、ＰｔよりもＮｉの方がＳｉ領域に拡散しやすくなるが、ある温度Ｔ１で、Ｓｉ領域中におけるＮｉの拡散係数と、Ｓｉ領域中におけるＰｔの拡散係数とが同じになり、Ｓｉ領域への拡散しやすさは、ＮｉとＰｔで同じになる。一方、その温度Ｔ１よりも低温では、Ｓｉ領域中におけるＰｔの拡散係数が、Ｓｉ領域中におけるＮｉの拡散係数よりも大きくなり、ＮｉよりもＰｔの方がＳｉ領域に拡散しやすくなる。この温度Ｔ１は、Ｓｉ領域中へのＮｉ（ニッケル）の拡散係数と、Ｓｉ領域中へのＰｔ（白金）の拡散係数とが一致する温度であり、２７９℃である（すなわちＴ１＝２７９℃）。上記第１の条件を満たすためには、ステップＳ３の第１の熱処理の熱処理温度を上記温度Ｔ１よりも低くすればよい。これにより、ステップＳ３の第１の熱処理では、合金膜１１からシリコン領域（ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２を構成する各シリコン領域）中へ、Ｎｉ（ニッケル）よりもＰｔ（白金）の方が、拡散しやすくなる。
【００８３】
なお、上記第１の条件は、後述のシリコン領域４１中へのＮｉの拡散係数よりも、シリコン領域４１中へのＰｔの拡散係数の方が大きくなるような熱処理温度で、ステップＳ３の第１の熱処理を行なうことに対応しており、これにより、ステップＳ３の第１の熱処理において、合金膜１１からシリコン領域４１中へ、ＮｉよりもＰｔの方が、拡散しやすくなる。
【００８４】
次に、ステップＳ３の第１の熱処理の第２の条件について、図２２〜図２７を参照して説明する。
【００８５】
図２２〜図２７は、ステップＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５の各段階における半導体装置の製造工程中の要部断面図であり、シリコン領域４１の上部近傍領域が示されている。図２２〜図２７のうち、図２２は、ステップＳ１で合金膜１１を形成する直前の段階が示され、図２３は、ステップＳ１を行って合金膜１１を形成した段階（ステップＳ２のバリア膜１２の形成前の段階）が示され、図２４は、ステップＳ２を行ってバリア膜１２を形成した段階（ステップＳ３の第１の熱処理の前の段階）が示されている。また、図２５は、ステップＳ３の第１の熱処理を行った段階（ステップＳ４のバリア膜１２および未反応の合金膜１１の除去工程を行う前の段階）が示され、図２６は、ステップＳ４のバリア膜１２および未反応の合金膜１１の除去工程を行った段階（ステップＳ５の第２の熱処理を行う前の段階）が示され、図２７は、ステップＳ５の第２の熱処理を行った段階（絶縁膜１５を形成する前の段階）が示されている。
【００８６】
ここで、図２２〜図２７に示されているシリコン領域（Ｓｉ領域）４１は、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１（ソース・ドレイン領域）またはｐ＋型半導体領域ＳＤ２（ソース・ドレイン領域）のいずれかに対応する。これは、ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２が、いずれもシリコン領域（具体的にはゲート電極ＧＥ１，ＧＥ２は多結晶シリコン膜、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２は単結晶シリコン領域）からなるためである。シリコン領域４１がゲート電極ＧＥ１，ＧＥ２の場合は、そのシリコン領域４１は多結晶シリコンからなり、シリコン領域４１がソース・ドレイン領域（ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２）の場合は、そのシリコン領域４１は単結晶シリコンからなる。
【００８７】
上述したように金属シリサイドを形成するためには、図２２および図２３に示されるように、ステップＳ１において、シリコン領域４１（すなわちゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２）上を含む半導体基板１の主面（全面）上に合金膜１１を形成する。このときのシリコン領域４１上の合金膜１１の形成膜厚（堆積膜厚）は、厚み（膜厚）ｔｎ１である。この厚みｔｎ１は、ステップＳ３の第１の熱処理の前の、シリコン領域４１上の合金膜１１の厚みに対応する。形成された合金膜１１は、ＮｉとＰｔの原子比が１−ｘ：ｘの合金膜であるＮｉ１−ｘＰｔｘ合金膜（ここで０＜ｘ＜１）である。
【００８８】
それから、図２４に示されるように、ステップＳ２において、合金膜１１上にバリア膜１２が形成される。その後、ステップＳ３の第１の熱処理を行なうと、図２５に示されるように、シリコン領域４１と合金膜１１とが反応して、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相（ここで０＜ｙ＜１）の金属シリサイド層１３ａが、シリコン領域４１の表面（上層部）に形成される。本実施の形態では、シリコン領域４１上の合金膜１１の全てをシリコン領域４１と反応させるのではなく、金属シリサイド層１３ａ上に合金膜１１の未反応部分１１ａが残存するように、ステップＳ３の第１の熱処理を行う。ここで、未反応部分１１ａは、ステップＳ３の第１の熱処理前にシリコン領域４１上に位置していた合金膜１１のうち、ステップＳ３の第１の熱処理でシリコン領域４１と反応しなかった部分に対応する。
【００８９】
シリコン領域４１上に位置していた合金膜１１のうち、ステップＳ３の第１の熱処理後（ステップＳ４のバリア膜１２および未反応の合金膜１１の除去工程前）もシリコン領域４１上に残存する未反応部分１１ａの厚みは、厚み（膜厚）ｔｎ２であり、形成された金属シリサイド層１３ａの厚みは、厚みｔｎ４である。
【００９０】
なお、理解を簡単にするために、図２４においては、点線で示される仮想線で合金膜１１を未反応部１１ａと反応部分１１ｂとに分けている。反応部分１１ｂは、ステップＳ３の第１の熱処理前にシリコン領域４１上に位置していた合金膜１１のうち、ステップＳ３の第１の熱処理でシリコン領域４１と反応して金属シリサイド層１３ａを形成した部分に対応する。従って、反応部分１１ｂと未反応部分１１ａとを合わせたものが、ステップＳ３の第１の熱処理前にシリコン領域４１上に位置していた合金膜１１に相当する。合金膜１１は実際には単層であるが、合金膜１１の下層部分が反応部分１１ｂで、合金膜１１の上層部分が未反応部分１１ａであり、反応部分１１ｂと未反応部分１１ａは、合金膜１１を略層状に２つに分けた領域（下側が反応部分１１ｂで上側が未反応部分１１ａ）にほぼ対応する。反応部分１１ｂの厚みを厚みｔｎ３とすると、未反応部分１１ａの厚みｔｎ２と反応部分１１ｂの厚みｔｎ３との和が、合金膜１１の厚みｔｎ１に対応する（すなわちｔｎ１＝ｔｎ２＋ｔｎ３）。
【００９１】
本実施の形態では、金属シリサイド層１３ａ上に合金膜１１の未反応部分１１ａが層状に残存するようにステップＳ３の第１の熱処理を行うので、合金膜１１の反応部分１１ｂの厚みｔｎ３は、第１の熱処理前のシリコン領域４１上の合金膜１１の厚みｔｎ１よりも薄く（ｔｎ３＜ｔｎ１）、かつ第１の熱処理後に金属シリサイド層１３ａ上に残存する合金膜１１の未反応部分１１ａの厚みｔｎ２は、ゼロよりも大きい（ｔｎ２＞０）。
【００９２】
なお、コバルトシリサイド形成の場合は、Ｓｉが拡散種であり、Ｃｏ膜中へＳｉが移動することによりコバルトシリサイドが形成されるのに対して、本実施の形態のようにＮｉ１−ｘＰｔｘ合金膜を用いる場合は、ＮｉおよびＰｔが拡散種であり、シリコン領域４１側にＮｉおよびＰｔが移動することによって金属シリサイド１３ａが形成される。
【００９３】
それから、図２６に示されるように、ステップＳ４で、バリア膜１２と、未反応の合金膜１１（すなわちステップＳ３の第１の熱処理工程にてシリコン領域４１と反応しなかった合金膜１１）とを除去する。この際、金属シリサイド層１３ａ上の未反応部分１１ａも除去される。その後、ステップＳ５の第２の熱処理を行い、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の金属シリサイド層１３ａとシリコン領域４１とを更に反応させることで、図２７に示されるように、Ｎｉ１−ｙＰｔｙＳｉ相の金属シリサイド層１３ｂをシリコン領域４１の表面（上層部分）に形成する。形成された金属シリサイド層１３ｂの厚みは、厚みｔｎ５である。
【００９４】
本実施の形態においては、第２の条件として、金属シリサイド層１３ａ上に合金膜１１の未反応部分１１ａが残存するように（すなわちｔｎ１＞ｔｎ２＞０となるように）、ステップＳ３の第１の熱処理を行なう。
【００９５】
すなわち、ステップＳ３の第１の熱処理においては、シリコン領域４１上に位置する部分の合金膜１１の全部（全厚み）を、そのシリコン領域４１と反応させるのではなく、シリコン領域４１上に位置する部分の合金膜１１の一部（下層部分）のみを、そのシリコン領域４１と反応させる。換言すれば、ステップＳ３の第１の熱処理において、合金膜１１とシリコン領域４１との反応率Ｒａが１００％未満（すなわちＲａ＜１００％）になるようにする。このようにすることで、シリコン領域４１（ゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２）上に位置する合金膜１１の上層部分は、ステップＳ３の第１の熱処理を行なっても、未反応のまま未反応部分１１ａとして金属シリサイド層１３ａ上に残存する。これにより、ステップＳ３の第１の熱処理を行なうと、金属シリサイド層１３ａ上に合金膜１１の未反応部分１１ａが残存することになる。
【００９６】
ここで、合金膜１１とシリコン領域４１との反応率Ｒａとは、シリコン領域４１上に位置する合金膜１１のうち、ステップＳ３の第１の熱処理よって、そのシリコン領域４１と反応して金属シリサイド層１３ａを形成した部分（すなわち反応部分１１ｂ）の割合に対応する。従って、合金膜１１とシリコン領域４１との反応率Ｒａは、ステップＳ３の第１の熱処理を行なう前の合金膜１１の厚みｔｎ１に対する、ステップＳ３の第１の熱処理中に金属シリサイド層１３ａを形成するために消費された合金膜１１の厚み（すなわち反応部分１１ｂの厚みｔｎ２）の割合に対応することになる。従って、合金膜１１とシリコン領域４１との反応率Ｒａは、Ｒａ＝ｔｎ３／ｔｎ１、すなわちＲａ＝（ｔｎ１−ｔｎ２）／ｔｎ１と表すことができる。百分率表示する場合は、Ｒａ＝ｔｎ３×１００／ｔｎ１［％］、すなわちＲａ＝（ｔｎ１−ｔｎ２）×１００／ｔｎ１［％］と表すことができる。
【００９７】
上記第１の条件および第２の条件を満たすように第１の熱処理を行えば、この第１の熱処理において、シリコン領域４１（ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２およびゲート電極ＧＥ１，ＧＥ２を構成する各シリコン領域）へＮｉよりもＰｔの方が拡散しやすいため、合金膜１１からシリコン領域４１に拡散するＮｉとＰｔの原子数の比は、合金膜１１を構成するＮｉとＰｔの原子比に比べて、Ｐｔの割合が増加したものとなる。このため、金属シリサイド層１３ａにおけるＮｉとＰｔの比も、合金膜１１を構成するＮｉとＰｔの原子比に比べて、Ｐｔの割合が増加したものとなる。すなわち、合金膜１１がＮｉ１−ｘＰｔｘ合金膜（ここで０＜ｘ＜１）であり、かつ金属シリサイド層１３ａが、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相（ここで０＜ｙ＜１）であるとすると、ｘ＜ｙとなる。
【００９８】
但し、ステップＳ３の第１の熱処理が上記第１の条件を満たしても、上記第２の条件を満たさなかった場合（上記反応率Ｒａが１００％の場合）には、シリコン領域４１（ｎ＋型半導体領域ＳＤ１、ｐ＋型半導体領域ＳＤ２およびゲート電極ＧＥ１，ＧＥ２を構成する各シリコン領域）上の合金膜１１を構成していたＮｉとＰｔは、拡散係数の差にかかわらず、全部がシリコン領域４１に拡散して金属シリサイド層１３ａの形成に寄与する。このため、たとえＮｉよりもＰｔの方がシリコン領域４１に拡散しやすかったとしても、シリコン領域４１上の合金膜１１を構成していたＮｉとＰｔの全量がシリコン領域４１と反応して金属シリサイド層１３ａを形成するので、金属シリサイド層１３ａにおけるＮｉとＰｔの比は、合金膜１１におけるＮｉとＰｔの比を維持したものになってしまう。すなわち、合金膜１１がＮｉ１−ｘＰｔｘ合金膜（ここで０＜ｘ＜１）であり、かつ金属シリサイド層１３ａが、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相（ここで０＜ｙ＜１）であるとすると、ｘ＝ｙとなってしまうのである。
【００９９】
従って、上記第１の条件と上記第２の条件の両方を満たすようにステップＳ３の第１の熱処理を行うことで、金属シリサイド層１３ａにおけるＰｔの比率を高めることが可能になる。すなわち、上記第１の条件と上記第２の条件を両立させることで、金属シリサイド層１３ａを構成する金属元素（ＮｉとＰｔを足したもの）に占めるＰｔの割合を、合金膜１１に占めるＰｔの割合よりも大きくすることができる。換言すれば、上記第１の条件と上記第２の条件を両立させることで、合金膜１１としてＮｉ１−ｘＰｔｘ合金膜を用いて（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の金属シリサイド層１３ａを形成するにあたって、ｘ＜ｙとすることができる。
【０１００】
また、バリア膜１２は、合金膜１１と反応しがたい膜であり、ステップＳ３の第１の熱処理を行っても合金膜１１と反応しない膜であることが望ましく、この観点から、バリア膜１２として、窒化チタン（ＴｉＮ）膜またはチタン（Ｔｉ）膜は好ましい。なお、シリコン領域４１（すなわちゲート電極ＧＥ１，ＧＥ２、ｎ＋型半導体領域ＳＤ１およびｐ＋型半導体領域ＳＤ２）と反応する合金膜１１の反応部分１１ｂの厚みｔｎ３よりも十分に厚く合金膜１１を形成した場合は、酸化防止膜としてのバリア膜１２は省略しても良い。
【０１０１】
その後、ステップＳ５の第２の熱処理で、金属シリサイド層１３ａとシリコン領域４１とを更に反応させることで、金属シリサイド層１３ｂを形成する（すなわち金属シリサイド層１３ａを金属シリサイド層１３ｂに変える）が、ステップＳ５の第２の熱処理時には合金膜１１は除去されているので、金属シリサイド層１３ａと金属シリサイド層１３ｂとで、ＮｉとＰｔとの比は維持されて同じ値になる。すなわち、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の金属シリサイド層１３ａとＮｉ１−ｙＰｔｙＳｉ相の金属シリサイド層１３ｂとで、ＮｉとＰｔの比（すなわち１−ｙ：ｙ）は維持されて同じ値になる。つまり、金属シリサイド層１３ａを構成する（Ｎｉ１−ｙＰｔｙ）２Ｓｉのｙと、金属シリサイド層１３ｂを構成するＮｉ１−ｙＰｔｙＳｉのｙとが、同じ値になる。
【０１０２】
また、本実施の形態では、形成された金属シリサイド層１３ｂの厚み方向（半導体基板１の主面に略垂直な方向）におけるＰｔの濃度分布は、次のようになっている。すなわち、金属シリサイド層１３ｂにおけるＰｔの濃度は、金属シリサイド層１３ｂの厚みの中央よりも、金属シリサイド層１３ｂの底面（金属シリサイド層１３ｂとシリコン領域４１との界面）が高濃度となっている。また、金属シリサイド層１３ｂにおけるＰｔの濃度は、金属シリサイド層１３ｂの厚みの中央よりも、金属シリサイド層１３ｂの上面（絶縁膜１５を形成した状態における金属シリサイド層１３ｂと絶縁膜１５との界面に対応）が高濃度となっている。従って、金属シリサイド層１３ｂにおけるＰｔの濃度は、金属シリサイド層１３ｂの厚みの中央よりも、金属シリサイド層１３ｂの底面および上面が高濃度となっている。
【０１０３】
つまり、上記図２７を参照すると、金属シリサイド層１３ｂのＰｔの濃度分布（厚み方向の濃度分布）は、金属シリサイド層１３ｂの底面におけるＰｔの濃度（例えば図２７の位置Ｐ２におけるＰｔの濃度）が、金属シリサイド層１３ｂの厚みの中央におけるＰｔの濃度（例えば図２７の位置Ｐ１におけるＰｔの濃度）よりも高くなっている。また、金属シリサイド層１３ｂのＰｔの濃度分布（厚み方向の濃度分布）は、金属シリサイド層１３ｂの上面におけるＰｔの濃度（例えば図２７の位置Ｐ３におけるＰｔの濃度）が、金属シリサイド層１３ｂの厚みの中央におけるＰｔの濃度（例えば図２７の位置Ｐ１におけるＰｔの濃度）よりも高くなっている。このような濃度分布は、ＥＤＸ（Energy Dispersive X-ray spectroscopy）分析によって確認された。
【０１０４】
金属シリサイド層１３ｂにおけるＰｔのこのような濃度分布は、上記第１の条件および第２の条件を満たすようにステップＳ３の第１の熱処理を行って、Ｐｔの濃度を高濃度化し、結晶粒の過剰な成長を抑制することで、得ることができる。その理由は、以下のように考えられる。
【０１０５】
金属シリサイド層１３ｂに添加されているＰｔは、結晶粒内よりも結晶粒界（結晶粒表面）に偏析しやすく、結晶粒内よりも粒界（結晶粒表面）で高濃度となりやすいが、結晶粒が過剰に成長すると、粒界でのＰｔの偏析は解消されてしまう。金属シリサイド層１３ｂの厚みは、金属シリサイド層１３ｂにおける粒径（結晶粒径）よりも小さく、金属シリサイド層１３ｂにおいて、厚み方向にはほぼ１個の結晶粒が占有した状態となっている。このため、上記第１の条件および第２の条件を満たすようにステップＳ３の第１の熱処理を行って、Ｐｔの濃度を高濃度化し、結晶粒の過剰な成長を抑制することで、結晶粒の中央付近にほぼ相当する位置Ｐ１におけるＰｔの濃度よりも、結晶粒の表面にほぼ相当する位置Ｐ２，Ｐ３におけるＰｔの濃度を高くすることができる。
【０１０６】
＜ニッケル白金シリサイドの適用について＞
本実施の形態では、金属シリサイド層１３ｂを、単純なニッケルシリサイド層ではなく、Ｐｔ（白金）を含んだ（添加した）ニッケルシリサイド層、すなわちニッケル白金シリサイド層として形成しているが、Ｐｔ（白金）を含ませた理由について説明する。
【０１０７】
サリサイドプロセスで形成する金属シリサイド層がニッケルシリサイドの場合、Ｎｉ２Ｓｉ相およびＮｉＳｉ２相よりもＮｉＳｉ相の方が低抵抗であるため、ゲートを構成する導電膜およびソース・ドレインを構成する半導体領域の表面には、ＮｉＳｉ相からなる金属シリサイド層（ＮｉＳｉ層）を形成する必要がある。ニッケルシリサイドを形成する場合には、Ｎｉ（ニッケル）が拡散種であり、シリコン領域側にＮｉが移動することによってニッケルシリサイドが形成される。
【０１０８】
このため、熱処理の際にＮｉ（ニッケル）が過剰に拡散するなどして不要なＮｉＳｉ２部分が形成され、ＭＩＳＦＥＴ毎に金属シリサイド層の電気抵抗がばらつく可能性がある。また、熱処理の際にＮｉＳｉ層からチャネル部へのＮｉＳｉ２の異常成長が生じる可能性がある。ＮｉＳｉ層からチャネル部にＮｉＳｉ２が異常成長していると、ＭＩＳＦＥＴのソース・ドレイン間のリーク電流の増大を招いたり、ソース・ドレイン領域の拡散抵抗の増大を招いたりする。
【０１０９】
従って、電界効果トランジスタの性能向上のためには、ＮｉＳｉ層中に不要なＮｉＳｉ２部分が形成されるのを防止し、また、ＮｉＳｉ層からチャネル部へのＮｉＳｉ２の異常成長を防止することが望まれる。この対策としては、Ｎｉ２Ｓｉ相のニッケルシリサイド層をＮｉＳｉ相のニッケルシリサイド層に変えるための熱処理（本実施の形態のステップＳ５の第２の熱処理に相当する熱処理）を低温化することと、ニッケルシリサイド層にＰｔを添加することとの２つが考えられる。
【０１１０】
本発明者は、この２つのうち、Ｐｔを添加したニッケルシリサイド層（すなわちニッケル白金シリサイド層）を適用することについて検討した。ニッケルシリサイド層中にＰｔが添加されていると、形成された金属シリサイド層（ニッケル白金シリサイド層）の凝集が少ないこと、形成された金属シリサイド層において、高抵抗なＮｉＳｉ２相の異常成長を抑制できることなどの利点を得られるので、半導体装置の性能や信頼性を向上させることができる。ニッケルシリサイド層中にＰｔを添加した場合に、ＮｉＳｉ２相の異常成長の抑制（防止）効果は、ニッケル白金シリサイド層中のＰｔ（白金）の濃度が高くなるほど高まる。このため、金属シリサイド層１３ｂ中のＰｔの濃度を高めて半導体装置の性能をより向上させることが望まれる。
【０１１１】
しかしながら、半導体基板（半導体ウエハ）上にＮｉ１−ｘＰｔｘ合金膜を成膜する場合、ＮｉとＰｔのスパッタ角が異なるため、Ｎｉ１−ｘＰｔｘ合金膜中のＰｔの濃度を増加させようとすると、半導体基板上にＮｉ１−ｘＰｔｘ合金膜が不均一に成膜されてしまう可能性がある。このため、半導体基板（半導体ウエハ）にＮｉ１−ｘＰｔｘ合金膜を均一な組成で成膜しようとすると、Ｎｉ１−ｘＰｔｘ合金膜中のＰｔの濃度（すなわちＮｉ１−ｘＰｔｘにおけるｘ）を増加させるには、蜂の巣状のコリメータなどを用いてＰｔのスパッタ角を調整してもコリメータに多く成膜されてしまい、限界がある。
【０１１２】
それに対して、本実施の形態では、上記第１の条件および第２の条件を満たすようにステップＳ３の第１の熱処理を行うことで、合金膜１１に占めるＰｔの割合（すなわち合金膜１１をＮｉ１−ｘＰｔｘ合金膜と表したときのｘ）よりも、金属シリサイド層１３ａを構成する金属元素に占めるＰｔの割合（すなわち金属シリサイド層１３ａを（Ｎｉ１−ｙＰｔｙ）２Ｓｉと表したときのｙ）を高める（すなわちｙ＞ｘとする）ことができる。そして、合金膜１１に占めるＰｔの割合（すなわち合金膜１１をＮｉ１−ｘＰｔｘ合金膜と表したときのｘ）よりも、金属シリサイド層１３ｂを構成する金属元素に占めるＰｔの割合（すなわち金属シリサイド層１３ｂをＮｉ１−ｙＰｔｙＳｉと表したときのｙ）を高める（すなわちｙ＞ｘとする）ことができる。これにより、金属シリサイド層１３ａ，１３ｂにおける凝集を抑制でき、金属シリサイド層１３ｂにおいて、高抵抗なＮｉ１−ｙＰｔｙＳｉ２相の異常成長を抑制することができ、半導体装置の信頼性を向上させることができる。
【０１１３】
このように、本実施の形態では、金属シリサイド層１３ａ，１３ｂとして、Ｐｔを含有するニッケルシリサイド層であるニッケル白金シリサイド層を適用し、かつ、上記第１の条件および第２の条件を満たすようにステップＳ３の第１の熱処理を行うことにより、金属シリサイド層１３ａ，１３ｂにおけるＰｔ濃度を高めることができ、高抵抗なＮｉ１−ｙＰｔｙＳｉ２相の異常成長を抑制することができる。金属シリサイド層１３ａ，１３ｂにおけるＮｉおよびＰｔに占めるＰｔの割合（すなわち、金属シリサイド層１３ａ，１３ｂ中のＮｉ原子とＰｔ原子の総数に占めるＰｔ原子の割合）は、好ましくは３原子％以上であり、３〜１５原子％を、より好適な組成範囲として用いることができる。
【０１１４】
また、上述のように、金属シリサイド層１３ｂおけるＰｔ濃度は、金属シリサイド層１３ｂの厚みの中央よりも、金属シリサイド層１３ｂの底面および上面が高濃度となっているが、金属シリサイド層１３ｂにおけるこのようなＰｔの濃度分布も、金属シリサイド層１３ｂから半導体基板１側にＮｉ１−ｙＰｔｙＳｉ２が異常成長するのを抑制するのに寄与する。これは、金属シリサイド層１３ｂの底面（金属シリサイド層１３ｂと半導体基板１との界面）でのＰｔの濃度を高くすることにより、Ｐｔが高濃度に分布または偏析した底面（金属シリサイド層１３ｂの底面）が、Ｎｉ１−ｙＰｔｙＳｉ２の異常成長のバリアとなるためである。金属シリサイド層１３ｂから半導体基板１側にＮｉ１−ｙＰｔｙＳｉ２が異常成長するのを抑制するには、金属シリサイド層１３ｂの底面におけるＰｔの濃度（例えば図２７の位置Ｐ２におけるＰｔの濃度）を高くすることが特に有効である。このため、上述のような濃度分布（位置Ｐ２，Ｐ３でのＰｔの濃度が位置Ｐ１でのＰｔの濃度よりも高いような濃度分布、特に重要なのは位置Ｐ２でのＰｔの濃度が位置Ｐ１でのＰｔの濃度よりも高いような濃度分布）により、金属シリサイド層１３ｂから半導体基板１側へのＮｉ１−ｙＰｔｙＳｉ２の異常成長を更に抑制することができ、半導体装置の信頼性を向上させることができる。
【０１１５】
また、上記反応率Ｒａは、１００％未満であるが、８０％以下であればより好ましく、５０％以下であれば更に好ましい。これにより、Ｎｉ１−ｙＰｔｙＳｉ２が異常成長するのをより的確に抑制できるようになる。
【０１１６】
＜ニッケル白金シリサイド層の低頻度断線不良について＞
上述のように、金属シリサイド層１３ａ，１３ｂとしてニッケル白金シリサイド層を適用し、かつ、上記第１の条件および第２の条件を満たすようにステップＳ３の第１の熱処理を行うことにより、Ｎｉ１−ｙＰｔｙＳｉ２の異常成長を抑制できるが、このことにより、ステップＳ５の第２の熱処理の熱処理温度を高くすることが可能になる。すなわち、Ｎｉ１−ｙＰｔｙＳｉ２の異常成長を抑制できない場合（Ｐｔを添加していないニッケルシリサイド層を形成する場合や、ニッケルシリサイドにＰｔを添加した場合でも上記第１および第２の条件満たさない場合など）には、ステップＳ５の第２の熱処理に相当する熱処理の温度を高温にするほど、ＮｉＳｉ２相の異常成長が促進されてしまう。このため、ステップＳ５の第２の熱処理に相当する熱処理の温度を低く設定することで、この熱処理での反応をある程度抑制することにより、ＮｉＳｉ２相の異常成長を抑制することが、半導体装置の信頼性確保のためには有益である。しかしながら、本実施の形態では、上述のように、金属シリサイド層１３ａ，１３ｂとしてニッケル白金シリサイド層を適用し、かつ、上記第１の条件および第２の条件を満たすようにステップＳ３の第１の熱処理を行うことにより、Ｎｉ１−ｙＰｔｙＳｉ２の異常成長を抑制できるため、ステップＳ５の第２の熱処理の熱処理温度を高く設定してもＮｉ１−ｙＰｔｙＳｉ２相の異常成長は生じにくい。このため、本実施の形態では、Ｎｉ１−ｙＰｔｙＳｉ２相の異常成長を防止する観点では、ステップＳ５の第２の熱処理の熱処理温度を低温化する必要はなく、ステップＳ５の第２の熱処理の熱処理温度の設定可能な温度範囲は広くなる。
【０１１７】
そこで、本発明者は、ステップＳ５の第２の熱処理の熱処理温度の影響について調べた。その結果、ＮｉＳｉ２の異常成長を抑制できない場合には、熱処理温度をある程度低くしないとＮｉＳｉ２相の異常成長が促進されてしまうが、ＮｉＳｉ２の異常成長を抑制できるのであれば、熱処理温度をある程度高温にしないと、金属シリサイド層の断線不良が生じる可能性があることを見いだした。この断線について以下で説明する。
【０１１８】
まず、本発明者が行った実験について説明する。図２８は、半導体ウエハの主面に形成した金属シリサイド層５１の説明図である。図２９および図３０は、金属シリサイド層５１の抵抗の測定原理の説明図である。なお、図２８は、平面図であり、１つの金属シリサイド層５１とその周囲の素子分離領域５２の平面レイアウトが示されているが、図面を見やすくするために、金属シリサイド層５１と素子分離領域５２と半導体基板領域５３にそれぞれハッチングを付してある。
【０１１９】
まず、金属シリサイド層１３ｂに相当する金属シリサイド層５１が形成された半導体ウエハを準備する。この際、１枚の半導体ウエハには、複数のチップ領域（そこから１つの半導体チップが取得される領域であり、後述の図３２のチップ領域ＣＲがこれに対応する）があり、半導体ウエハの主面の各チップ領域に、幅Ｗｓが４０〜８０ｎｍで長さが３μｍの金属シリサイド層のパターン（以下、この金属シリサイド層のパターンを、符号５１を付して金属シリサイド層５１と称する）が、２５６×２５６個のアレイ状に形成した。つまり、１つのチップ領域には、２５６×２５６＝６５５３６個の金属シリサイド層５１がアレイ状に形成され、このチップ領域が、半導体ウエハの主面に複数（ここでは７３個）、アレイ状に配置されている。各金属シリサイド層５１は、図２８に示されるように、素子分離領域５２で規定された活性領域ＡＲに形成されている。平面視において、活性領域ＡＲは、周囲を素子分離領域５２で囲まれている。すなわち、図２８には金属シリサイド層５１が形成された１つの活性領域ＡＲが示されているが、このような活性領域ＡＲが２５６×２５６＝６５５３６個だけ１つのチップ領域内に形成され、そのようなチップ領域が、半導体ウエハの主面に複数（ここでは７３個）アレイ状に配置されている。素子分離領域５２の形成法は、上記素子分離領域４の形成法と基本的には同じであり、金属シリサイド層５１の形成法は、上記金属シリサイド層１３ｂの形成法（すなわち上記ステップＳ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５の工程）と基本的には同じである。また、１枚の半導体ウエハに形成された金属シリサイド層５１同士は、同じ条件で形成されている。但し、金属シリサイド層５１を形成する際の第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度を、半導体ウエハ毎に変更させることで、後述の図３４のグラフおよび図３５のデータを得ている。また、活性領域ＡＲおよび金属シリサイド層５１の寸法を半導体ウエハ毎に変更させることで、後述の図３８のグラフおよび図３９のデータを得ている。
【０１２０】
なお、図２８に示されるように、金属シリサイド層５１は、活性領域ＡＲを構成する半導体基板領域（Ｓｉ基板領域）５３上に形成されているが、活性領域ＡＲ全体に形成されているのではなく、活性領域ＡＲの幅（Ｘ１方向の寸法）Ｗａよりも小さな幅（Ｘ１方向の寸法）Ｗｓで形成されている。このため、図２８では、活性領域ＡＲを構成する半導体基板領域５３のうち、その上に金属シリサイド層５１が形成されていない半導体基板領域５３も示されている。素子分離領域５２および金属シリサイド層５１が形成された半導体ウエハの主面上には、上記絶縁膜１５，１６，１８やプラグＰＧおよび配線Ｍ１などに相当するものも形成されている。図示はしないけれども、図２８の金属シリサイド層５１のＹ１方向の両端に、上記プラグＰＧに相当するプラグが接続され、それによって、金属シリサイド層５１に対応する抵抗Ｒが測定できるようになっている。
【０１２１】
このようにして準備した半導体ウエハの金属シリサイド層５１の抵抗測定を、以下のようにして行った。
【０１２２】
図２９において、符号Ｒで示された抵抗Ｒは、金属シリサイド層５１に対応しており、金属シリサイド層５１の抵抗が抵抗Ｒである。図２９の回路において、スイッチ用のトランジスタＴＲ１をオンして（このときスイッチ用のトランジスタＴＲ２はオフ状態）、電圧ＥでコンデンサＣを充電する。コンデンサＣが電圧Ｅで十分に充電された後、トランジスタＴＲ１をオフするとともに、トランジスタＴＲ２をオンして、コンデンサＣを抵抗Ｒに接続する。これにより、コンデンサＣに充電されていた電荷が放電されて、抵抗Ｒを電流Ｉとして流れる。このとき、抵抗Ｒを流れる電流Ｉの減衰時間は、抵抗Ｒの抵抗値に依存（比例）する。図３０のグラフにおいて、横軸は、コンデンサＣの放電時間であり、トランジスタＴＲ２をオンして（このときトランジスタＴＲ１はオフ状態）コンデンサＣの電荷の放電を開始した時点からの経過時間に対応している。また、図３０のグラフにおいて、縦軸は、抵抗Ｒを流れる電流Ｉの対数に対応している。図３０には抵抗Ｒの抵抗値がＲ１の場合とＲ２の場合のグラフが示されており、抵抗値Ｒ１は抵抗値Ｒ２よりも低抵抗（すなわちＲ１＜Ｒ２）である。図３０からも分かるように、抵抗Ｒの抵抗値が大きくなるほどグラフの傾きは小さくなるため、コンデンサＣの放電に伴い抵抗Ｒを流れる電流Ｉが所定のしきい値電流Ｉ０まで減少するのに要する時間（以下この時間を減衰時間ｔ０と称する）は、抵抗Ｒの抵抗値が大きくなるほど、長くなる。つまり、減衰時間ｔ０は、抵抗Ｒの抵抗値が大きくなるほど長くなる。従って、トランジスタＴＲ１，ＴＲ２を制御してコンデンサＣの放電に伴い抵抗Ｒに流れる電流Ｉが所定のしきい値電流Ｉ０まで減少するのに要する減衰時間ｔ０を計測し、この計測を半導体ウエハに形成された多数の金属シリサイド層５１に対してそれぞれ行うことにより、半導体ウエハに形成された多数の金属シリサイド層５１の抵抗値の分布を得ることができる。この手法の利点は、上記電圧ＥやコンデンサＣの容量値やしきい値電流Ｉ０の設定値などにもよるが、上記減衰時間ｔ０を１μｓ（マイクロ秒）以下（図３１の場合は５０〜１００ｎｓ程度）にすることができ、１つの金属シリサイド層５１に対して要する測定時間を極めて短時間とすることができるため、半導体ウエハに形成した多数の金属シリサイド層５１に対する抵抗値の分布を得られることである。上述のように、７３個のチップ領域のそれぞれに２５６×２５６＝６５５３６個の金属シリサイド層５１をアレイ状に形成した場合には、合計で２５６×２５６×７３＝４７８４１２８個（約５００万個）もの金属シリサイド層５１が半導体ウエハの主面に形成されている。このような場合でも、図２９および図３０を参照して説明したような手法を用いることにより、半導体ウエハに形成されたこれら約５００万個の金属シリサイド層５１の抵抗値の分布を得ることができる。
【０１２３】
図３１は、図２９および図３０を参照して説明したような手法を用いることにより得られた金属シリサイド層５１の抵抗値の分布を示すグラフである。但し、半導体ウエハに形成された約５００万個の金属シリサイド層５１の抵抗値のすべての分布を示すものではなく、半導体ウエハの主面に複数（ここでは７３個）、アレイ状に配置された各チップ領域に形成した２５６×２５６＝６５５３６個の金属シリサイド層５１の最大の抵抗を示した（プロットした）分布である。なお、実際には、図３１のグラフの横軸は、抵抗値自体ではなく、コンデンサＣの放電に伴い抵抗Ｒに流れる電流Ｉが所定のしきい値電流Ｉ０まで減少するのに要する減衰時間ｔ０に対応し、図３１のグラフの縦軸は、頻度に対応している。この頻度は、プロットする減衰時間の個数の標準正規累積分布関数の逆関数として表される。図３１には、金属シリサイド層５１を形成する際に、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度を、５００℃にした場合（図３１のグラフで×印で示されている）と、６００℃にした場合（図３１のグラフで□印で示されている）との両者が、併記してある（但し、いずれもスパイクアニールである）。
【０１２４】
図３１のグラフから分かるように、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度が６００℃の場合には、１枚の半導体ウエハに形成した全数（約５００万個）の金属シリサイド層５１について、上記減衰時間ｔ０は狭い幅の範囲内に分布しており、抵抗値が極端に大きい金属シリサイド層５１は存在しないと考えられる。一方、図３１のグラフから分かるように、第２の熱処理の熱処理温度が５００℃の場合には、１枚の半導体ウエハに形成した全数（約５００万個）からすると数は少ないけれども、上記減衰時間ｔ０が異常に大きくなり、抵抗値が極端に大きい金属シリサイド層５１（図３１のグラフで「抵抗値大」として示された点線に囲まれた範囲内の金属シリサイド層５１）が存在していると考えられ、その数は１５個であった。ここで、上記減衰時間ｔ０が異常に大きくなり、抵抗値が極端に大きいと考えられる金属シリサイド層５１を、符号５１ａを付して、「高抵抗の金属シリサイド層５１ａ」と称することとする。
【０１２５】
図３２は、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度が５００℃の場合に高抵抗の金属シリサイド層５１ａ（図３１のグラフで「抵抗値大」として示された点線に囲まれた範囲内の金属シリサイド層５１に対応）が、半導体ウエハ（の主面）にどのように分布していたかを示す説明図（平面図）である。図３２は、１枚の半導体ウエハの主面を７３個のチップ領域ＣＲに分け、それぞれのチップ領域には２５６×２５６＝６５５３６個の金属シリサイド層５１がアレイ状に形成されているが、各チップ領域ＣＲにおいて、６５５３６個の金属シリサイド層５１のうち、高抵抗の金属シリサイド層５１ａが見つかった数を、そのチップ領域ＣＲに数字で示したものである。図３２に示されている全てのチップ領域ＣＲに示された数を合計すると１５になり、１枚の半導体ウエハ（金属シリサイド層５１の全数は約５００万）で高抵抗の金属シリサイド層５１ａが１５個見つかったことを意味している。このように、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度が、５００℃のように低温の場合には、全体数（ここでは約５００万個）からみると非常に少数（ここでは１５個）ではあるが、高抵抗の金属シリサイド層５１ａが発生していることが分かる。
【０１２６】
上記減衰時間ｔ０が異常に大きくなった高抵抗の金属シリサイド層５１ａについて解析を行ったところ、これら高抵抗の金属シリサイド層５１ａでは、金属シリサイド層５１ａが断線していることが分かった。図３３は、高抵抗の金属シリサイド層５１ａを断面観察したＴＥＭ（透過型電子顕微鏡）写真を示す説明図である。図３３には、半導体ウエハで見つかった１５個の高抵抗の金属シリサイド層５１ａのうち、代表として２つの高抵抗の金属シリサイド層５１ａの断面写真（断面ＴＥＭ写真）を（ａ）と（ｂ）に示してある。図３３のＴＥＭ写真において、金属シリサイド層５１ａの下に位置する半導体基板領域５３は、半導体ウエハを構成するＳｉ基板領域（本実施の形態の半導体基板１または半導体基板１に形成した半導体領域に相当するもの）であり、金属シリサイド層５１ａの上に位置する絶縁膜５４は、半導体ウエハの主面上に金属シリサイド層５１を覆うように形成した窒化シリコン膜（本実施の形態の絶縁膜１５に相当するもの）に対応している。なお、図３３に示される断面は、半導体ウエハの主面に垂直で、かつ図２８のＹ１方向に平行な断面に対応している。
【０１２７】
図３３からも分かるように、上記減衰時間ｔ０が異常に大きくなった高抵抗の金属シリサイド層５１ａでは、金属シリサイド層５１ａにボイド（Ｖｏｉｄ）が発生して、このボイドで金属シリサイド層５１ａが断線した状態になっている。そして、このボイドには、絶縁膜（ＳｉＮ膜）５４は侵入しておらず、これは、このボイドが絶縁膜（ＳｉＮ膜）５４の成膜後に生成されたことを意味している。つまり、金属シリサイド層５１形成時には、このボイドは生成されておらず、金属シリサイド層５１を形成した後、更に絶縁膜（ＳｉＮ膜）５４を形成した後で、金属シリサイド層５１にボイドが形成されて断線した状態になり、低抵抗の金属シリサイド層５１が高抵抗の金属シリサイド層５１ａになったことを意味している。
【０１２８】
このように、第１の熱処理および第２の熱処理を経て金属シリサイド層を形成した後で、発生頻度は極めて小さいけれども、この金属シリサイド層が上記高抵抗の金属シリサイド層５１ａのように断線して高抵抗となってしまう現象（以下、これを「低発生頻度の断線不良」または「低頻度断線不良」と称する）が生じ、この現象の発生の有無は第２の熱処理の熱処理条件に依存することが、本発明者の検討により見出された。
【０１２９】
このような低発生頻度の断線不良は、第２の熱処理時にＮｉＳｉ２の異常成長が生じる場合には、このＮｉＳｉ２の異常成長による高抵抗化の問題に隠れてしまい、検出することができなかったが、ＮｉＳｉ２の異常成長を抑制できた（これはニッケル白金シリサイド層を適用しかつ上記第１の条件および第２の条件を満たすように第１の熱処理を行うことで可能）ことにより、検出できるようになった不良である。半導体装置の信頼性を高めるためには、このような低発生頻度の断線不良であっても、できるだけ防止することが望まれる。
【０１３０】
＜ニッケル白金シリサイド層の低頻度断線不良の防止について＞
そこで、本発明者は、このような低発生頻度の断線不良をも防止できるような条件について検討したところ、このような低発生頻度の断線不良は、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度に大きく依存することを見出した。そして、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度を５６０℃以上、より好ましくは５８０℃以上とすることにより、このような低発生頻度の断線不良をも防止できることを見出した。
【０１３１】
図３４は、高抵抗の金属シリサイド層５１ａの発生数（検出数）を示すグラフである。図３４のグラフの横軸は、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度に対応している。また、図３４のグラフの縦軸は、高抵抗の金属シリサイド層５１ａの発生数（１枚の半導体ウエハ（金属シリサイド層５１の全数は約５００万個）において高抵抗の金属シリサイド層５１ａが発生した数）に対応している。図３５は、図３４のグラフの元となったデータの表であり、高抵抗の金属シリサイド層５１ａの発生数（１枚の半導体ウエハ（金属シリサイド層５１の全数は約５００万個）において高抵抗の金属シリサイド層５１ａが発生した数）と、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度との相関が表にしてある。
【０１３２】
高抵抗の金属シリサイド層５１ａの発生数をほぼゼロ（１個未満）にできるのは、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度が５６０℃以上のときと推定され、この推定は、図３４のグラフおよび図３５のデータの外挿から得られる。この外挿は、（Ｎｉ１−ｙＰｔｙ）２Ｓｉの残存量（第２の熱処理後の残存量）は第２の熱処理温度に依存し、かつ（Ｎｉ１−ｙＰｔｙ）２Ｓｉの残存量（第２の熱処理後の残存量）に、高抵抗の金属シリサイド層５１ａの発生数が依存するとの考えから導かれる。つまり、高抵抗の金属シリサイド層５１ａの発生数をＡ（Ｔ）とすると、図３４のグラフおよび図３５のデータは、次の指数関数の式１
Ａ（Ｔ）＝Ａ０−Ａ０ｅｘｐ（−Ｅ０／２ｋＴ） ・・・（式１）
で近似されると考えられる。これは、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ→Ｎｉ１−ｙＰｔｙＳｉの反応は反応律速で、反応のためのＮｉ（およびＰｔ）の拡散はｅｘｐ（−Ｅ０／２ｋＴ）に比例すると考えられるためである。ここで、式１中のｋはボルツマン定数、Ｔは第２の熱処理の絶対温度、Ｅ０はＮｉ２Ｓｉ→ＮｉＳｉの反応の活性化エネルギー、Ａ０は有限の発生数に対応している。図３５の実験データ自身が、図３４のグラフに示される黒丸に対応し、これに式１を当てはめたものが、図３４のグラフの実線（黒丸を通る実線）に対応している。式１から（すなわち図３４のグラフの実線から）、高抵抗の金属シリサイド層５１ａの発生数（すなわちＡ（Ｔ））を１個未満にできるのは、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度を５６０℃以上とした場合と推定することができる。
【０１３３】
また、図３５のデータ（実験データ）では、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度を５８０℃以上とした場合には、１枚の半導体ウエハ（金属シリサイド層５１の全数は約５００万個）において、高抵抗の金属シリサイド層５１ａが発生しないことが、実データとして確認された。
【０１３４】
このように、上述の低発生頻度の断線不良（高抵抗の金属シリサイド層５１ａの発生）を防止するためには、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度を５６０℃以上、より好ましくは５８０℃以上とすることが、極めて有効であると言うことができる。
【０１３５】
従って、本実施の形態では、まず、金属シリサイド層１３ａ，１３ｂとしてニッケル白金シリサイド層を適用し、かつ、上記第１の条件および第２の条件を満たすようにステップＳ３の第１の熱処理を行うことにより、Ｎｉ１−ｙＰｔｙＳｉ２の異常成長を抑制できるので、該異常成長に起因した不具合を防止できるとともに、第２の熱処理の熱処理温度を高くしても、Ｎｉ１−ｙＰｔｙＳｉ２の異常成長が生じにくくなる。このため、ステップＳ５の第２の熱処理の熱処理温度について、Ｎｉ１−ｙＰｔｙＳｉ２の異常成長が生じないように設定できる温度範囲が広くなる。その上で、ステップＳ５の第２の熱処理の熱処理温度を５６０℃以上、より好ましくは５８０℃以上に設定することにより、金属シリサイド層１３ｂに上述の低発生頻度の断線不良が生じるのを、的確に防止することができる。このため、形成された金属シリサイド層１３ｂの信頼性を極めて向上させることができる。従って、半導体装置の信頼性を向上させることができる。
【０１３６】
図３６は、第２の熱処理後のニッケル白金シリサイド層の組成と第２の熱処理の熱処理温度との相関を示すグラフである。図３６のグラフの横軸は、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度に対応している。図３６のグラフの縦軸は、第２の熱処理（ステップＳ５の第２の熱処理）後の金属シリサイド層１３ｂ（金属シリサイド層５１）の組成を（Ｎｉ−Ｐｔ）２−ｘＳｉと表したときのｘの値に対応している。ここで、（Ｎｉ−Ｐｔ）２−ｘＳｉにおいて、ｘ＝０のときは、ＮｉとＰｔの合計の原子比が、Ｓｉの原子比の２倍になり、ｘ＝１のときは、ＮｉとＰｔの合計の原子比が、Ｓｉの原子比と同じになる。このため、完全な（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相は、（Ｎｉ−Ｐｔ）２−ｘＳｉにおいてｘ＝０の場合に相当し、完全なＮｉ１−ｙＰｔｙＳｉ相は、（Ｎｉ−Ｐｔ）２−ｘＳｉにおいてｘ＝１の場合に相当する。
【０１３７】
図３６からも分かるように、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度を高くするほど、金属シリサイド層１３ｂ（金属シリサイド層５１）の組成を（Ｎｉ−Ｐｔ）２−ｘＳｉと表したときのｘの値が１に近づき、第２の熱処理の熱処理温度が６００℃のときに、ほぼｘ＝１になる。第２の熱処理は、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の金属シリサイド層１３ａを、主としてＮｉ１−ｙＰｔｙＳｉ相で構成された金属シリサイド層１３ｂ（金属シリサイド層５１）とするために行われるが、第２の熱処理の熱処理温度が低いと、第２の熱処理後の金属シリサイド層１３ｂ（金属シリサイド層５１）中に、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の残存部が残ってしまう。この（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の残存部が存在する分、金属シリサイド層１３ｂ（金属シリサイド層５１）の組成を（Ｎｉ−Ｐｔ）２−ｘＳｉと表したときのｘの値が１よりも大きくなっていると考えられる。第２の熱処理後の金属シリサイド層１３ｂ（金属シリサイド層５１）中に、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の残存部が残ることが、その後に金属シリサイド層１３ｂ（金属シリサイド層５１）に上述の低頻度断線不良を引き起こす原因になると考えられる。本実施の形態では、ステップＳ５の第２の熱処理の熱処理温度を５６０℃以上、より好ましくは５８０℃以上とすることにより、金属シリサイド層１３ｂ中に、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の残存部が残るのを抑制または防止することができるため、後で金属シリサイド層１３ｂに上述の低頻度断線不良が生じるのを防止することができる。
【０１３８】
なお、図３６のグラフからも分かるように、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度を５６０℃以上とすることにより、第２の熱処理を行った後の金属シリサイド層１３ｂにおける金属元素（ＮｉとＰｔの合計）に対するＳｉの原子比を、ほぼ０．９５以上とすることができる。また、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度を５８０℃以上とすることにより、第２の熱処理を行った後の金属シリサイド層１３ｂにおける金属元素（ＮｉとＰｔの合計）に対するＳｉの原子比を、ほぼ０．９８以上とすることができる。ここで、金属シリサイド層１３ｂにおける金属元素（ＮｉとＰｔの合計）に対するＳｉの原子比が０．９５であることは、金属シリサイド層１３ｂの組成を（Ｎｉ−Ｐｔ）２−ｘＳｉと表したときに１／（２−ｘ）の値が０．９５であることに対応している。また、金属シリサイド層１３ｂにおける金属元素（ＮｉとＰｔの合計）に対するＳｉの原子比が０．９８であることは、金属シリサイド層１３ｂの組成を（Ｎｉ−Ｐｔ）２−ｘＳｉと表したときに１／（２−ｘ）の値が０．９８であることに対応している。本実施の形態では、第２の熱処理の熱処理温度を５６０℃以上とすることにより、金属シリサイド層１３ｂにおける金属元素（ＮｉとＰｔの合計）に対するＳｉの原子比を０．９５以上とすることができ、第２の熱処理の熱処理温度を５８０℃以上とすることにより前記原子比を０．９８以上とすることができ、金属シリサイド層１３ｂ中に、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の残存部が残るのを抑制または防止できるため、金属シリサイド層１３ｂに低頻度断線不良が生じるのを防止できる。
【０１３９】
図３７は、ＳＲＡＭの欠陥密度を示すグラフである。図３７には、８メガビットのＳＲＡＭを形成した場合の欠陥密度を、第２の熱処理の熱処理温度が５００℃の場合と６００℃の場合とで比較したものである（この際、第２の熱処理はスパイクアニールとしている）。ＳＲＡＭを構成するＭＩＳＦＥＴのソース・ドレイン領域上には、金属シリサイド層１３ｂに相当する金属シリサイド層（ニッケル白金シリサイド層）が形成されている。
【０１４０】
図３７からも分かるように、第２の熱処理の熱処理温度が５００℃の場合に比べて、第２の熱処理の熱処理温度が６００℃の場合には、ＳＲＡＭの欠陥密度を低減することができる。これは、第２の熱処理の熱処理温度が６００℃の場合には、ＳＲＡＭを構成するＭＩＳＦＥＴのソース・ドレイン領域上に形成した金属シリサイド層（金属シリサイド層１３ｂに相当するもの）に上述の低頻度断線不良が生じるのを防止できることで、ＳＲＡＭの欠陥密度を低減できたものと考えられる。このように、本実施の形態では、金属シリサイド層１３ｂの信頼性を向上できるため、半導体装置の信頼性を向上することができる。
【０１４１】
また、上述のように、ステップＳ５の第２の熱処理の熱処理温度は、５６０℃以上、より好ましくは５８０℃以上とし、これにより、金属シリサイド層１３ｂに上述の低頻度断線不良が発生するのを防止することができるが、これを満たした上で、ステップＳ５の第２の熱処理の熱処理温度を、８００℃以下とすることが、より好ましい。ステップＳ５の第２の熱処理の熱処理温度が高くなりすぎると、Ｎｉ１−ｙＰｔｙＳｉ相の凝集や断線という不具合が生じたり、あるいは、Ｎｉ１−ｙＰｔｙＳｉ２相が生成されてしまう虞がある。しかしながら、ステップＳ５の第２の熱処理の熱処理温度を８００℃以下とすることにより、これらの不具合を的確に防止することができ、拡散層領域を低抵抗にすることができ、かつ、低リーク電流にするという効果を得ることができる。DoiらによるMicroelectronic Engineering 82 (2005) 485−491のFig.3には、ポストアニール温度が８００℃を越えると、Ni(Pt)Siの抵抗が増大することが記載されている。
【０１４２】
従って、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度は、５８０℃以上で８００℃以下とすることが、最も好ましい。
【０１４３】
次に、活性領域ＡＲの幅Ｗａと金属シリサイド層５１の幅Ｗｓを変えたときの、高抵抗の金属シリサイド層５１ａの発生数を調べ、その結果を図３８および図３９に示してある。ここで、図３８は、高抵抗の金属シリサイド層５１ａの発生数（検出数）を示すグラフであり、図３８のグラフの横軸は、活性領域ＡＲの幅Ｗａと金属シリサイド層５１の幅Ｗｓの比（すなわちＷｓ／Ｗａ）に対応し、図３８のグラフの縦軸は、高抵抗の金属シリサイド層５１ａの発生数（１枚の半導体ウエハ（金属シリサイド層５１の全数は約５００万個）において高抵抗の金属シリサイド層５１ａが発生した数）に対応している。図３９は、図３８のグラフの元となったデータの表であり、高抵抗の金属シリサイド層５１ａの発生数（１枚の半導体ウエハ（金属シリサイド層５１の全数は約５００万個）において高抵抗の金属シリサイド層５１ａが発生した数）と、活性領域ＡＲの幅Ｗａと金属シリサイド層５１の幅Ｗｓの比との相関が表にしてある。また、図３９の表には、活性領域ＡＲの幅Ｗａの値と金属シリサイド層５１の幅Ｗｓの値も載せてある。なお、幅Ｗｓ，Ｗａは、金属シリサイド層５１が延在する方向（上記図２８の方向Ｙ１）に直交する方向（上記図２８の方向Ｘ１）での幅（寸法）である。
【０１４４】
上記図２８に示されるように、金属シリサイド層５１は、活性領域ＡＲにおいてＹ１方向に延在するように形成されている。金属シリサイド層５１のＹ１方向の両端は、素子分離領域５２に到達している。一方、金属シリサイド層５１のＸ１方向の幅（寸法）Ｗｓは、活性領域ＡＲのＸ１方向の幅（寸法）Ｗａよりも小さくなっている（すなわちＷｓ＜Ｗａ）。このとき、金属シリサイド層５１は、活性領域ＡＲのＸ１方向のほぼ中央部を、Ｙ１方向に延在している。但し、図３８および図３９でＷｓ／Ｗａ＝１の場合は、金属シリサイド層５１の幅Ｗｓと活性領域ＡＲの幅Ｗａが同じであり、この場合は、活性領域ＡＲの表面全体に金属シリサイド層５１が形成された状態となる。
【０１４５】
ここで、Ｘ１方向とＹ１方向とは、互いに直交する方向である。活性領域ＡＲは、Ｘ１方向に平行な辺とＹ１方向に平行な辺とを有する長方形状（矩形状）の平面形状を有している。
【０１４６】
このような活性領域ＡＲおよび金属シリサイド層５１について、金属シリサイド層５１の幅Ｗｓと活性領域ＡＲの幅Ｗａを変えたときに、高抵抗の金属シリサイド層５１ａの発生数がどのようになるかについて調べたところ、図３８および図３９からも分かるように、Ｗｓ／Ｗａを小さくしたときに、高抵抗の金属シリサイド層５１ａの発生数が増加することが分かった。
【０１４７】
具体的には、活性領域ＡＲの幅Ｗａを８０ｎｍと７６０ｎｍの２種類とし、それぞれについて金属シリサイド層５１の幅Ｗｓを４０ｎｍ、５０ｎｍ、７０ｎｍに変えた６枚の半導体ウエハと、活性領域ＡＲの幅Ｗａと金属シリサイド層５１の幅Ｗｓの両方を８０ｎｍとした１枚の半導体ウエハの合計７枚の半導体ウエハを準備し、これら７枚の半導体ウエハについて、高抵抗の金属シリサイド層５１ａの発生数を調べた。その結果が、図３９の表にまとめてある。また、図３８のグラフは、図３９のデータをグラフ化したものである。なお、活性領域ＡＲのＹ１方向の寸法および金属シリサイド層５１のＹ１方向の寸法（いずれも図２８に示される寸法Ｌｓに対応する）は、いずれも３μｍで固定し、また、第２の熱処理の熱処理温度は、５００℃とした。また、図３９の表の上から２番目のサンプル（高抵抗の金属シリサイド層５１ａの発生数が１５個のサンプル）は、上記図３５の表の１番上のサンプル（高抵抗の金属シリサイド層５１ａの発生数が１５個のサンプル）に対応するものである。
【０１４８】
図３８および図３９を参照すると、Ｗｓ／Ｗａが０．０９２以上のときは、高抵抗の金属シリサイド層５１ａが発生しないことが分かる。一方、それよりもＷｓ／Ｗａが小さくなると、高抵抗の金属シリサイド層５１ａが発生するようになり、Ｗｓ／Ｗａが小さくなるに従って高抵抗の金属シリサイド層５１ａの発生数が大きくなる（具体的にはＷｓ／Ｗａ＝０．６６で１５個発生し、Ｗｓ／Ｗａ＝０．５３で５８８個発生している）ことが分かる。
【０１４９】
つまり、Ｗｓ／Ｗａ≦０．０９のときに、高抵抗の金属シリサイド層５１ａの発生数が増加することが分かった。このように、活性領域ＡＲの幅Ｗａに対する金属シリサイド層５１の幅Ｗｓの比（すなわちＷｓ／Ｗａ）を小さくすると（具体的には０．０９以下にすると）、高抵抗の金属シリサイド層５１ａが発生しやすくなる（すなわち上記低頻度断線不良が発生しやすくなる）。しかしながら、Ｗｓ／Ｗａが小さな場合（具体的にはＷｓ／Ｗ≦０．０９の場合）であっても、第２の熱処理（ステップＳ５の第２の熱処理）の熱処理温度を、５６０℃以上、より好ましくは５８０℃以上とすることにより、高抵抗の金属シリサイド層５１ａの発生（すなわち上記低頻度断線不良の発生）を防止することができる。
【０１５０】
また、高抵抗の金属シリサイド層５１ａ（すなわち金属シリサイド層５１の低頻度断線不良）は、ｐ型の半導体領域（半導体基板領域５３にｐ型不純物を導入して形成したｐ型半導体領域）上に金属シリサイド層５１を形成した場合に生じやすく、図３８および図３９には、その結果が示されている。それに比べると、ｎ型の半導体領域（半導体基板領域５３にｎ型不純物を導入して形成したｎ型半導体領域）上に金属シリサイド層５１を形成した場合には、高抵抗の金属シリサイド層５１ａ（すなわち金属シリサイド層５１の低頻度断線不良）は生じにくかった。このため、本実施の形態は、ｐ型の半導体領域（例えば上記ｐ＋型半導体領域ＳＤ２）上に上記金属シリサイド層１３ｂに相当する金属シリサイド層を形成する場合に適用すれば、効果が大きい。ｐチャネル型ＭＩＳＦＥＴは、ｐ型の半導体領域で構成されたソース・ドレイン領域（上記ｐ＋型半導体領域ＳＤ２に対応）を有し、その上に上記金属シリサイド層１３ｂを形成する。このため、本実施の形態は、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）を有する半導体装置の製造工程に適用し、そのｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のソースまたはドレイン用の半導体領域（上記ｐ＋型半導体領域ＳＤ２に対応）上に金属シリサイド層１３ｂを形成する場合に適用すれば、効果が極めて大きい。
【０１５１】
図４０〜図４２は、高抵抗の金属シリサイド層５１ａの発生原理の説明図である。図４０および図４１は、上記図２８に対応する平面図であるが、図４０は、Ｗｓ／Ｗａが小さな場合に相当し、図４１は、Ｗｓ／Ｗａが大きな場合に相当している。なお、上記図２８は、平面図であるがハッチングを付していたのに対して、図４０および図４１では、ハッチングを付していない。また、図４０は、金属シリサイド層５１に低頻度断線不良が生じた状態（すなわち高抵抗の金属シリサイド層５１ａが発生した状態）が示されている。図４２は、上記図３３に対応する模式的な断面図であるが、図４０のＡ１−Ａ１線の断面にほぼ対応している。図４２に示される半導体基板領域５３は、半導体ウエハを構成するＳｉ基板領域（本実施の形態の半導体基板１または半導体基板１に形成した半導体領域に相当するもの）であり、図４２に示される絶縁膜５４は、半導体ウエハの主面上に金属シリサイド層５１を覆うように形成した窒化シリコン膜（本実施の形態の絶縁膜１５に相当するもの）に対応している。
【０１５２】
図４０に示されるように、Ｗｓ／Ｗａが小さな場合には、金属シリサイド層５１に低頻度断線不良が生じやすい、すなわち、高抵抗の金属シリサイド層５１ａが発生しやすい。これは、素子分離領域５２によって活性領域ＡＲに引張応力が発生しているが、この引張応力は、金属シリサイド層５１にも作用し、Ｙ１方向に延在する金属シリサイド層５１をＹ１方向に引っ張るためと考えられる。なお、図４０および図４１において、金属シリサイド層５１に作用する引張応力を矢印で模式的に示してあるが、Ｙ１方向に平行な方向の引張応力を、符号６０ａを付してＹ１方向の引張応力６０ａと称し、Ｘ１方向に平行な方向の引張応力を、符号６０ｂを付してＸ１方向の引張応力６０ｂと称することとする。
【０１５３】
図４０に示されるように、Ｗｓ／Ｗａが小さな場合には、金属シリサイド層５１に作用するＹ１方向の引張応力６０ａは大きいが、それに比べると金属シリサイド層５１に作用するＸ１方向の引張応力６０ｂはかなり小さくなる。これは、Ｙ１方向に延在する金属シリサイド層５１は、Ｙ１方向では素子分離領域５２に近接（隣接）しているのに対して、Ｘ１方向で見ると、Ｗｓ／Ｗａが小さいことにより、素子分離領域５２と金属シリサイド層５１とはかなり離間しているためである。金属シリサイド層５１に作用する引張応力は、素子分離領域５２が近接している方向で大きくなるため、Ｗｓ／Ｗａが小さな場合（図４０の場合）は、Ｙ１方向が支配的となる。このため、金属シリサイド層５１は、Ｘ１方向にはほとんど引っ張られないのに対して、Ｙ１方向に限定されて引っ張られることで、Ｙ１方向に延在する金属シリサイド層５１の途中（中間領域）で断線が生じやすくなるものと考えられる。
【０１５４】
一方、図４１に示されるように、Ｗｓ／Ｗａがある程度大きな場合には、金属シリサイド層５１に作用するＹ１方向の引張応力６０ａに比べて、金属シリサイド層５１に作用するＸ１方向の引張応力６０ｂはそれほど小さくならない。これは、Ｙ１方向に延在する金属シリサイド層５１は、Ｙ１方向では素子分離領域５２に近接（隣接）し、一方、Ｘ１方向で見ると、Ｗｓ／Ｗａがある程度大きいことにより、素子分離領域５２と金属シリサイド層５１との間の離間した距離が、それほど大きくなっていないためである。このため、金属シリサイド層５１は、Ｙ１方向だけでなく、Ｘ１方向にもある程度引っ張られるため、引っ張りの方向が一方向に限定されずに、引張応力が複数方向に分散することで、たとえ金属シリサイド層５１に引張応力が作用しても、Ｙ１方向に延在する金属シリサイド層５１には断線が生じにくいものと考えられる。
【０１５５】
このため、Ｗｓ／Ｗａを小さくした場合（具体的にはＷｓ／Ｗａ≦０．０９とした場合）に、金属シリサイド層５１に断線（低頻度断線不良）が生じて高抵抗の金属シリサイド層５１ａが発生しやすいものと考えられる。しかしながら、本実施の形態では、Ｗｓ／Ｗａが小さい場合（具体的にはＷｓ／Ｗａ≦０．０９の場合）であっても、ステップＳ５の第２の熱処理の温度を５６０℃以上、好ましくは５８０℃以上とすることにより、低頻度断線不良の発生を防止することができる。
【０１５６】
このため、本実施の形態は、幅Ｗａ（金属シリサイド層の延在方向に直交する方向の幅に対応）を有する活性領域に、その幅Ｗａの０．０９倍以下の幅Ｗｓ（金属シリサイド層の延在方向に直交する方向の幅に対応）を有する金属シリサイド層（金属シリサイド層１３ｂ，５１に相当する金属シリサイド層）を形成する場合に適用すれば、効果が大きい。すなわち、金属シリサイド層（金属シリサイド層１３ｂ，５１に相当する金属シリサイド層）を、活性領域において第１方向（Ｙ１方向）に延在するように形成し、第１方向（Ｙ１方向）に直交する第２方向（Ｘ１方向）における前記金属シリサイド層の幅（幅Ｗｓ）と、第２方向（Ｘ１方向）における前記活性領域の幅（Ｗａ）との比が、Ｗｓ／Ｗａ≦０．０９の関係にあるような場合に適用すれば、効果が大きい。
【０１５７】
金属シリサイド層５１の断線の発生モデルを、図４２を参照して説明する。
【０１５８】
図４２に示されるように、半導体基板領域５３上に金属シリサイド層５１が形成される。素子分離領域５２によって活性領域ＡＲ（を構成する半導体基板領域５３）に引張応力が発生しているが、金属シリサイド層５１にも、引張応力が作用する。上述のように、金属シリサイド層５１はＹ１方向で素子分離領域５２に近接（隣接）しているため、金属シリサイド層５１に作用する応力は、Ｙ１方向の引張応力６０ａが支配的である。一方、第２の熱処理（ステップＳ５の第２の熱処理）は、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の金属シリサイド層を、主としてＮｉ１−ｙＰｔｙＳｉ相で構成された金属シリサイド層５１とするために行われるが、第２の熱処理の熱処理温度が低いと、第２の熱処理後の金属シリサイド層５１中に、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の残存部が残ってしまう。第２の熱処理後の金属シリサイド層５１中に、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の残存部が残ると、その後に金属シリサイド層５１が断線する現象（すなわち低頻度断線不良の発生）を引き起こす原因になる。これは、第２の熱処理後の金属シリサイド層５１中に、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の残存部が残ると、その後に熱負荷がかかったとき（すなわち高温となる工程が行われたとき）に、引張応力によって金属シリサイド層５１中のＮｉ原子が容易にマイグレーションしてしまうためと考えられる。第２の熱処理後の熱負荷としては、例えば、上記絶縁膜１５，１６，１８やそれよりも上層の絶縁膜の成膜工程、上記プラグＰＧ用の上記バリア導体膜１７ａや主導体膜１７ｂの成膜工程、上記配線Ｍ１やそれよりも上層の配線用の導体膜の成膜工程、あるいは、上記配線Ｍ１やそれよりも上層の配線用の銅めっき膜を形成した後に行うアニール工程など、種々の工程がある。これらは、４００〜４５０℃程度と、第２の熱処理よりも低温の熱負荷ではあるが、このような温度であっても、ＮｉはＳｉと反応してＮｉＳｉを形成して安定相となりたがる。このため、第２の熱処理後の金属シリサイド層５１中に、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の残存部があると、第２の熱処理後の熱負荷で、この（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の残存部が（Ｎｉ１−ｙＰｔｙ）Ｓｉ相になるとともに、この反応で余ったＮｉ原子（図４２で符号５５を付して模式的に示してある）が引張応力６０ａで素子分離領域５２側にマイグレーション（移動）する。これに伴い生成された空孔（図４２で符号５６を付して模式的に示してある）が、Ｎｉ原子のマイグレーションとは反対方向（素子分離領域５２から離れる側）に移動し、Ｙ１方向に延在する金属シリサイド層５１の途中（中間領域）に集まってボイド５７を生成し、このボイド５７が起点となって、金属シリサイド層５１に断線（低頻度断線不良）が生じるものと考えられる。
【０１５９】
このため、金属シリサイド層１３ｂ，５１の低頻度断線不良を防ぐためには、第２の熱処理後の金属シリサイド層１３ｂ，５１中に、（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の残存部ができるだけ形成されていないようにすることが有効である。本実施の形態のように、第２の熱処理の温度を高く（５６０℃以上、好ましくは５８０℃以上）して金属シリサイド層１３ｂ，５１中に（Ｎｉ１−ｙＰｔｙ）２Ｓｉ相の残存部が残らないようにすることで、金属シリサイド層１３ｂ，５１の低頻度断線不良を防止することができる。これにより、金属シリサイド層１３ｂ，５１の信頼性を向上することができ、ひいては、金属シリサイド層を有する半導体装置の信頼性を向上することができる。
【０１６０】
また、高抵抗の金属シリサイド層５１ａの発生（金属シリサイド層５１の低頻断線不良）は、素子分離領域５２による引張応力が金属シリサイド層５１に作用することで、起こりやすくなっている。このため、本実施の形態は、素子分離領域（４，５２）が、素子分離領域（４，５２）で規定された活性領域（ＡＲ１，ＡＲ２，ＡＲ）に引張応力を発生させる場合に適用すれば、効果が大きい。すなわち、素子分離領域（４，５２）により引張応力が発生している活性領域（ＡＲ１，ＡＲ２，ＡＲ）に半導体領域（例えば上記ｎ＋型半導体領域ＳＤ１やｐ＋型半導体領域ＳＤ２）を設け、その表面に金属シリサイド層（１３ｂ，５１）を形成する場合に適用すれば、効果が大きい。また、上述のように、素子分離領域用の絶縁膜（溝埋め込み用の絶縁膜、上記絶縁膜６に対応）にＯ３−ＴＥＯＳ酸化膜を用いた場合には、素子分離領域（４，５１）は、素子分離領域（４，５２）で規定された活性領域（ＡＲ１，ＡＲ２，ＡＲ）に引張応力を発生させる。このため、本実施の形態は、素子分離領域用の絶縁膜（溝埋め込み用の絶縁膜、上記絶縁膜６に対応）にＯ３−ＴＥＯＳ酸化膜を用いた場合に適用すれば、効果が大きい。
【０１６１】
＜熱処理装置について＞
次に、ステップＳ３の第１の熱処理およびステップＳ５の第２の熱処理で使用する熱処理装置の好適な例について説明する。図４３は、ステップＳ３の第１の熱処理およびステップＳ５の第２の熱処理で好適に用いられ得る熱処理装置（ヒータ加熱装置、炉体加熱装置）６１の説明図であり、（ａ）には熱処理装置６１の全体構成を示す平面図が示されており、（ｂ）には、熱処理装置６１が備えるチャンバ内の要部断面図が示されている。図４４は、熱処理装置（ヒータ加熱装置）６１に備わるサセプタの説明図であり、（ａ）には要部平面図が示され、（ｂ）には要部断面図が示されている。なお、図４４の（ａ）におけるＡ２−Ａ３線の断面が図４４の（ｂ）にほぼ対応している。
【０１６２】
半導体ウエハＳＷは、上記半導体基板１に対応するものである。ステップＳ３の第１の熱処理を行う際と、ステップＳ５の第２の熱処理を行う際に、半導体ウエハＳＷは、図４３に示される熱処理装置６１の処理用のチャンバ６４内のサセプタ６６上に配置（設置）される。チャンバ６４内は不活性ガスにより絶えず満たされている。
【０１６３】
半導体ウエハＳＷの上下（表面と裏面）に抵抗ヒータ６７が設置されており、半導体ウエハＳＷを所定の距離を空けて挟む抵抗ヒータ６７からの熱伝導によって半導体ウエハＳＷは加熱される。抵抗ヒータ６７は、半導体ウエハＳＷを挟む前に予め所定の温度（半導体ウエハＳＷを熱処理する予定の温度）に加熱されており、加熱された熱浴として機能することができる。半導体ウエハＳＷの加熱時における半導体ウエハＳＷ（の表面および裏面）と抵抗ヒータ６７との間の距離（間隔）は、例えば１ｍｍ以下である。抵抗ヒータ６７の温度は熱電対を用いて測定されており、抵抗ヒータ６７が所定の温度になるように制御されている。また、抵抗ヒータ６７にガス導入用の穴が形成されており、熱処理時の雰囲気ガスはこの穴を通過してウエハＳＷの上下（表面と裏面）に供給される。熱処理時の雰囲気ガスの流れおよびチャンバ６４内の圧力はそれぞれ調整されて、半導体ウエハＳＷの表面および裏面にかかる圧力を等しくすることで半導体ウエハＳＷを浮揚させ、さらに半導体ウエハＳＷへ伝わる熱量を一定とすることで半導体ウエハＳＷ面内の温度バラツキを抑制している。
【０１６４】
図４４の（ａ）および（ｂ）に、熱処理装置６１に備わるサセプタ６６の要部平面図および要部断面図がそれぞれ示されているが、図４４中の符号６６ａはキャリアプレート、符号６６ｂはガードリング、符号６６ｃはサポートピンを示している。サセプタ６６は、サセプタ６６に設けられた４本のサポートピン６６ｃを用いて半導体ウエハＳＷと４点のみで接触しており、サセプタ６６とウエハＳＷとの接触点が少ないことから、サセプタ６６による半導体ウエハ面内の温度低下を抑制することができる。
【０１６５】
熱処理装置（ヒータ加熱装置）６１を用いた第１の熱処理および第２の熱処理の手順を、図４３を参照して具体的に説明する。まず、フープ６２をヒータ加熱装置６１にドッキングした後、ウエハ受け渡し用チャンバ６３を経由して半導体ウエハＳＷをフープ６２から処理用のチャンバ６４内のロードロック６５上へ搬送する。処理用のチャンバ６４への外気（主に酸素）の混入を避けるために、ロードロック６５内において不活性ガス（例えば窒素ガス）を大気圧状態で流すことにより外気の排斥を行っている。続いて、半導体ウエハＳＷをロードロック６５から搬送して、サセプタ６６上へ載せる。続いて、半導体ウエハＳＷを抵抗ヒータ（加熱ブロック、熱浴）６７により挟み、加熱する。具体的には、半導体ウエハＳＷをサセプタ６６上へ載せた後、熱処理温度に保持された一対の抵抗ヒータ６７を半導体ウエハＳＷの表面側および裏面側からそれぞれ半導体ウエハＳＷに近づけて、半導体ウエハＳＷの上下（表と裏）を抵抗ヒータ６７で挟み、その状態を保持することにより、抵抗ヒータ６７からの熱伝導による加熱が半導体ウエハＳＷに施される。所定の時間（熱処理時間）が経過した後、半導体ウエハＳＷから抵抗ヒータ６７を離れさせることにより、半導体ウエハＳＷの加熱が停止される。その後、図示はしないけれども、半導体ウエハＳＷを冷却用のチャンバ（クールチャンバ）に移動させ、室温程度の冷却用ブロック（熱浴）で半導体ウエハＳＷの上下（表と裏）を挟むことで、半導体ウエハＳＷの冷却を加速させることもできる。この際、半導体ウエハＳＷの表面および裏面と冷却用ブロックとの間は、接触せずにわずかな間隔で離間している（空けられている）。その後、冷却された半導体ウエハＳＷは、ロードロック６５へ戻され、それからウエハ受け渡し用チャンバ６３を経由してフープ６２へ戻される。
【０１６６】
熱処理装置６１を用いて半導体ウエハＳＷに第１の熱処理および第２の熱処理をそれぞれ施す際には、半導体ウエハＳＷの表面と抵抗ヒータ６７との間と、半導体ウエハＳＷの裏面と抵抗ヒータ６７との間とは、接触せずに、わずかな間隔（例えば１ｍｍ以下）で離間している（空けられている）。このため、半導体ウエハＳＷと抵抗ヒータ６７との間の気体を媒体にした熱伝導により半導体ウエハＳＷの加熱を行っており、抵抗ヒータ６７を介して絶えずプロセスガスが供給され、半導体ウエハＳＷの温度を３０〜２５０℃／秒程度の昇温速度で抵抗ヒータ６７と同じ温度まで上げることが可能であり、半導体ウエハＳＷへの過剰な熱量の印加を抑制することができる。
【０１６７】
また、第１の熱処理および第２の熱処理は、窒素ガス雰囲気中で行うことができるが、熱処理雰囲気の熱伝導率を向上させるために、熱伝導率が窒素よりも大きい不活性ガス、例えばヘリウム（Ｈｅ）ガスまたはネオン（Ｎｅ）ガス、もしくは窒素ガスに窒素ガスよりも熱伝導率が大きい不活性ガス（ＨｅまたはＮｅ）を添加した雰囲気ガスで満たされた常圧下で熱処理を施せば、より好ましい。
【０１６８】
上述のように、本実施の形態では、ステップＳ５の第２の熱処理の熱処理温度（半導体基板１の熱処理温度）を、５６０℃以上、より好ましくは５８０℃以上に設定している。上記熱処理装置６１のように、加熱された熱浴（上記抵抗ヒータ６７に対応）で半導体ウエハＳＷを挟む（但し半導体ウエハＳＷの表面および裏面と熱浴との間は接触せずにわずかに離間している）ことにより、半導体ウエハＳＷを熱処理する場合には、半導体ウエハＳＷ（半導体基板１）の熱処理温度は、実質的には、半導体ウエハＳＷを挟む熱浴（上記抵抗ヒータ６７に対応）の温度に対応している。この熱浴（上記抵抗ヒータ６７に対応）の温度は、熱浴に設けた熱電対などにより、測定（検知）することができる。このため、上記熱処理装置６１を用いてステップＳ５の第２の熱処理を行う場合には、５６０℃以上（より好ましくは５８０℃以上）に加熱された上記抵抗ヒータ６７で半導体ウエハＳＷ（半導体基板１）を挟むことになる。
【０１６９】
図４５は、スパイクアニール（Spike Anneal）処理とソークアニール（Soak Anneal）処理の温度特性の一例を示すグラフである。図４５のグラフの横軸は、時間（経過時間）に対応し、図４５のグラフの縦軸は、半導体ウエハＳＷの温度に対応している。
【０１７０】
ソークアニール処理は、半導体ウエハを熱処理温度まで昇温させた後、半導体ウエハを熱処理温度で一定時間保持した後に降温させる熱処理方法である。スパイクアニール処理は、半導体ウエハを短時間で熱処理温度まで昇温させた後、半導体ウエハを熱処理温度で保持する時間が短く、すぐに降温させる熱処理であり、ソークアニール処理よりもウエハにかかる熱量を削減することが可能である。
【０１７１】
図４５のグラフに示される「スパイクアニール例１」は、熱処理雰囲気をヘリウムガス雰囲気とし、かつ、６００℃に加熱された抵抗ヒータ６７で半導体ウエハＳＷを挟んだ状態の保持時間をほとんど設けなかった場合に対応している。図４５のグラフに示される「スパイクアニール例２」は、熱処理雰囲気を窒素ガス雰囲気とし、かつ、６００℃に加熱された抵抗ヒータ６７で半導体ウエハＳＷを挟んだ状態の保持時間が約８秒の場合に対応している。図４５のグラフに示される「ソークアニール例１」は、熱処理雰囲気を窒素ガス雰囲気とし、かつ、６００℃に加熱された抵抗ヒータ６７で半導体ウエハＳＷを挟んだ状態の保持時間が約３７秒の場合に対応している。図４５のグラフに示される「スパイクアニール例１」が「スパイクアニール例２」および「ソークアニール例１」よりも６００℃に達するまでの昇温速度が大きいのは、窒素ガスよりもヘリウムガスの方が熱伝導率が高いためと考えられる。図４５に示される「スパイクアニール例１」、「スパイクアニール例２」および「ソークアニール例１」は、いずれも熱処理温度は６００℃であるが、ソークアニールよりもスパイクアニールの方が、抵抗ヒータ６７で半導体ウエハＳＷを挟む時間が短いため、熱処理温度（ここでは６００℃）での保持時間が短くなる。
【０１７２】
上記熱処理装置６１のように、加熱された熱浴（上記抵抗ヒータ６７に対応）で半導体ウエハＳＷを挟む（但し半導体ウエハＳＷの表面および裏面と熱浴との間は接触せずにわずかに離間している）ことにより、半導体ウエハＳＷを熱処理する場合には、実効的な熱処理時間は、加熱された熱浴（上記抵抗ヒータ６７に対応）で半導体ウエハＳＷが挟まれた状態が保持されている時間である。この時間（加熱された熱浴で半導体ウエハＳＷが挟まれた状態が保持されている時間）が概ね１５秒以下の場合を、スパイクアニールとみなすことができる。このため、上記熱処理装置６１を用いてステップＳ５の第２の熱処理をスパイクアニール処理として行なう場合には、５６０℃以上（より好ましくは５８０℃以上）に加熱された抵抗ヒータ６７で半導体ウエハＳＷ（半導体基板１）を挟んで半導体ウエハＳＷを熱処理し、この状態の保持時間を１５秒以下とすることになる。
【０１７３】
本実施の形態のステップＳ５の第２の熱処理は、スパイクアニール処理とすることが好ましい。これは、ソークアニールよりもスパイクアニールとした方が、金属シリサイド相Ｎｉ１−ｙＰｔｙＳｉを変態させるために必要な温度の保持時間が短く、相変態させた後に不要な最高到達温度での保持時間、すなわち、余計な熱負荷を最小限にすることができる。これにより、Ｎｉ１−ｙＰｔｙＳｉ相の凝集や断線という不具合が生じたり、あるいは、Ｎｉ１−ｙＰｔｙＳｉ２相が生成されてしまうことを防止することができ、拡散層領域を低抵抗にすることができ、かつ、低リーク電流にするという効果を得られるためである。
【０１７４】
また、ステップＳ３の第１の熱処理およびステップＳ５の第２の熱処理は、加熱された熱浴（上記抵抗ヒータ６７に対応）で半導体ウエハＳＷを挟む（但し半導体ウエハＳＷの表面および裏面と熱浴との間は接触せずにわずかに離間している）ことにより、半導体ウエハＳＷ（半導体基板１）を加熱（熱処理）することにより行うことが好ましい。これは、このような手法を用いることで、半導体ウエハＳＷ（半導体基板１）の急速加熱が可能で、半導体ウエハＳＷ（半導体基板１）全体を均一に加熱することができるためである。また、加熱処理時間も短くすることができる。また、他の形態として、レーザ加熱装置や、あるいはマイクロ波加熱装置を使用することもでき、これは、これらの加熱装置は、スパイクアニールのような急速な昇降温が可能なためである。
【０１７５】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１７６】
本発明は、半導体装置の製造技術に適用して有効である。
【符号の説明】
【０１７７】
１ 半導体基板
２ 絶縁膜
３ 絶縁膜
４ 素子分離領域
４ａ 溝
５ 絶縁膜
６ 絶縁膜
７ ゲート絶縁膜
８ シリコン膜
１１ 合金膜
１１ａ 未反応部
１１ｂ 反応部分
１２ バリア膜、
１３ａ 金属シリサイド層
１３ｂ 金属シリサイド層
１５ 絶縁膜
１６ 絶縁膜
１７ａ バリア導体膜
１７ｂ 主導体膜
１８ 絶縁膜
２０ 成膜装置
２１ａ 第１搬送室
２１ｂ 第２搬送室
２２ ゲートバルブ
２３ ロードロック室
２５，２６，２７，２８，２９，３０，３１ チャンバ
３２ａ 搬送用ロボット
３２ｂ 搬送用ロボット
３３ ウエハ搬入出室
３４ フープ
３５ ポート
３６ 搬送用ロボット
４１ シリコン領域
５１ 金属シリサイド層
５１ａ 金属シリサイド層
５２ 素子分離領域
５３ 半導体基板領域
５４ 絶縁膜
５７ ボイド
６０ａ，６０ｂ 引張応力
６１ 熱処理装置
６２ フープ
６３ ウエハ受け渡し用チャンバ
６４ チャンバ
６５ ロードロック
６６ サセプタ
６６ａ キャリアプレート
６６ｂ ガードリング
６６ｃ サポートピン
６７ 抵抗ヒータ、
ＡＲ，ＡＲ１，ＡＲ２ 活性領域
ＣＲ チップ領域
ＣＴ コンタクトホール
ＥＸ１ ｎ−型半導体領域
ＥＸ２ ｐ−型半導体領域
ＧＥ１，ＧＥ２ ゲート電極
Ｍ１ 配線
ＮＷ ｎ型ウエル
ＰＧ プラグ
ＰＷ ｐ型ウエル
Ｑｎ，Ｑｐ ＭＩＳＦＥＴ
ＳＤ１ ｎ＋型半導体領域
ＳＤ２ ｐ＋型半導体領域
ＳＰ サイドウォールスペーサ
ＳＷ 半導体ウエハ
【特許請求の範囲】
【請求項１】
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板に半導体領域を形成する工程、
（ｃ）前記半導体領域上を含む前記半導体基板上に、ＮｉとＰｔとの合金膜を形成する工程、
（ｄ）第１の熱処理を行って前記合金膜と前記半導体領域とを反応させて、ＮｉおよびＰｔのシリサイドからなる金属シリサイド層を形成する工程、
（ｅ）前記（ｄ）工程後に、前記（ｄ）工程にて前記半導体領域と反応しなかった前記合金膜を前記金属シリサイド層上から除去する工程、
（ｆ）前記（ｅ）工程後に、前記第１の熱処理よりも高い熱処理温度で第２の熱処理を行う工程、
（ｇ）前記（ｆ）工程後に、前記金属シリサイド層上を含む前記半導体基板上に第１絶縁膜を形成する工程、
を有し、
前記（ｄ）工程では、前記半導体領域中へのＮｉの拡散係数よりも、前記半導体領域中へのＰｔの拡散係数の方が大きくなる熱処理温度で前記第１の熱処理を行い、かつ、前記金属シリサイド層上に前記合金膜の未反応部分が残存するように、前記第１の熱処理を行い、
前記（ｆ）工程における前記第２の熱処理の熱処理温度は、５８０℃以上で８００℃以下であることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ａ）工程後、
（ａ１）前記半導体基板に素子分離領域を形成する工程、
を更に有し、
前記素子分離領域は、前記半導体基板に形成した溝に第２絶縁膜を埋め込むことにより形成され、
前記半導体領域は、前記素子分離領域で規定された活性領域に形成され、
前記素子分離領域は、前記活性領域に引張応力を発生させることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記第２絶縁膜は、Ｏ３−ＴＥＯＳ酸化膜であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記半導体領域は、ｐ型半導体領域であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記（ｆ）工程で前記第２の熱処理を行った後の前記金属シリサイド層における金属元素に対するＳｉの原子比が、０．９５以上であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記金属シリサイド層を構成する金属元素に占めるＰｔの割合は、前記合金膜に占めるＰｔの割合よりも大きいことを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記（ｄ）工程における前記第１の熱処理の熱処理温度は、２７９℃未満であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記金属シリサイド層におけるＮｉおよびＰｔに占めるＰｔの割合は、３原子％以上であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記半導体領域は、ソースまたはドレイン用の半導体領域であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｆ）工程では、加熱された熱浴で前記半導体基板を挟むことにより、前記第２の熱処理を行うことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｆ）工程では、加熱された前記熱浴で前記半導体基板を挟む時間は、１５秒以下であることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記金属シリサイド層は、前記活性領域において第１方向に延在するように形成され、
前記第１方向に直交する第２方向における前記金属シリサイド層の幅Ｗ１と、前記第２方向における前記活性領域の幅Ｗ２との比が、Ｗ１／Ｗ２≦０．０９の関係にあることを特徴とする半導体装置の製造方法。
【請求項１３】
半導体基板と、
前記半導体基板に形成された素子分離領域と、
前記半導体基板において前記素子分離領域で規定された活性領域に形成された半導体領域と、
前記半導体領域上に形成された金属シリサイド層と、
を有し、
前記金属シリサイド層は、前記活性領域において第１方向に延在するように形成され、
前記第１方向に直交する第２方向における前記金属シリサイド層の幅Ｗ１と、前記第２方向における前記活性領域の幅Ｗ２との比が、Ｗ１／Ｗ２≦０．０９の関係にある半導体装置の製造方法であって、
（ａ）前記半導体基板を用意する工程、
（ｂ）前記半導体基板に溝を形成し、前記溝に絶縁膜を埋め込むことにより、前記素子分離領域を形成する工程、
（ｃ）前記半導体基板における前記素子分離領域で規定された前記活性領域に、前記半導体領域を形成する工程、
（ｄ）前記半導体領域上を含む前記半導体基板上に、ＮｉとＰｔとの合金膜を形成する工程、
（ｅ）第１の熱処理を行って前記合金膜と前記半導体領域とを反応させて、ＮｉおよびＰｔのシリサイドからなる第１金属シリサイド層を形成する工程、
（ｆ）前記（ｅ）工程後に、前記（ｅ）工程にて前記半導体領域と反応しなかった前記合金膜を前記第１金属シリサイド層上から除去する工程、
（ｇ）前記（ｆ）工程後に、前記第１の熱処理よりも高い熱処理温度で第２の熱処理を行って前記第１金属シリサイド層と前記半導体領域とを反応させて、前記金属シリサイド層を形成する工程、
（ｈ）前記（ｇ）工程後に、前記第１金属シリサイド層上を含む前記半導体基板上に第１絶縁膜を形成する工程、
を有し、
前記（ｅ）工程では、前記半導体領域中へのＮｉの拡散係数よりも、前記半導体領域中へのＰｔの拡散係数の方が大きくなる熱処理温度で前記第１の熱処理を行い、かつ、前記金属シリサイド層上に前記合金膜の未反応部分が残存するように、前記第１の熱処理を行い、
前記素子分離領域は、前記活性領域に引張応力を発生させ、
前記（ｇ）工程における前記第２の熱処理の熱処理温度は、５８０℃以上で８００℃以下であることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記絶縁膜は、Ｏ３−ＴＥＯＳ酸化膜であり、
前記素子分離領域は、前記活性領域に引張応力を発生させることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記半導体領域は、ｐ型半導体領域であることを特徴とする半導体装置の製造方法。
【請求項１】
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板に半導体領域を形成する工程、
（ｃ）前記半導体領域上を含む前記半導体基板上に、ＮｉとＰｔとの合金膜を形成する工程、
（ｄ）第１の熱処理を行って前記合金膜と前記半導体領域とを反応させて、ＮｉおよびＰｔのシリサイドからなる金属シリサイド層を形成する工程、
（ｅ）前記（ｄ）工程後に、前記（ｄ）工程にて前記半導体領域と反応しなかった前記合金膜を前記金属シリサイド層上から除去する工程、
（ｆ）前記（ｅ）工程後に、前記第１の熱処理よりも高い熱処理温度で第２の熱処理を行う工程、
（ｇ）前記（ｆ）工程後に、前記金属シリサイド層上を含む前記半導体基板上に第１絶縁膜を形成する工程、
を有し、
前記（ｄ）工程では、前記半導体領域中へのＮｉの拡散係数よりも、前記半導体領域中へのＰｔの拡散係数の方が大きくなる熱処理温度で前記第１の熱処理を行い、かつ、前記金属シリサイド層上に前記合金膜の未反応部分が残存するように、前記第１の熱処理を行い、
前記（ｆ）工程における前記第２の熱処理の熱処理温度は、５８０℃以上で８００℃以下であることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ａ）工程後、
（ａ１）前記半導体基板に素子分離領域を形成する工程、
を更に有し、
前記素子分離領域は、前記半導体基板に形成した溝に第２絶縁膜を埋め込むことにより形成され、
前記半導体領域は、前記素子分離領域で規定された活性領域に形成され、
前記素子分離領域は、前記活性領域に引張応力を発生させることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記第２絶縁膜は、Ｏ３−ＴＥＯＳ酸化膜であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記半導体領域は、ｐ型半導体領域であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記（ｆ）工程で前記第２の熱処理を行った後の前記金属シリサイド層における金属元素に対するＳｉの原子比が、０．９５以上であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記金属シリサイド層を構成する金属元素に占めるＰｔの割合は、前記合金膜に占めるＰｔの割合よりも大きいことを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記（ｄ）工程における前記第１の熱処理の熱処理温度は、２７９℃未満であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記金属シリサイド層におけるＮｉおよびＰｔに占めるＰｔの割合は、３原子％以上であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記半導体領域は、ソースまたはドレイン用の半導体領域であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｆ）工程では、加熱された熱浴で前記半導体基板を挟むことにより、前記第２の熱処理を行うことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記（ｆ）工程では、加熱された前記熱浴で前記半導体基板を挟む時間は、１５秒以下であることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記金属シリサイド層は、前記活性領域において第１方向に延在するように形成され、
前記第１方向に直交する第２方向における前記金属シリサイド層の幅Ｗ１と、前記第２方向における前記活性領域の幅Ｗ２との比が、Ｗ１／Ｗ２≦０．０９の関係にあることを特徴とする半導体装置の製造方法。
【請求項１３】
半導体基板と、
前記半導体基板に形成された素子分離領域と、
前記半導体基板において前記素子分離領域で規定された活性領域に形成された半導体領域と、
前記半導体領域上に形成された金属シリサイド層と、
を有し、
前記金属シリサイド層は、前記活性領域において第１方向に延在するように形成され、
前記第１方向に直交する第２方向における前記金属シリサイド層の幅Ｗ１と、前記第２方向における前記活性領域の幅Ｗ２との比が、Ｗ１／Ｗ２≦０．０９の関係にある半導体装置の製造方法であって、
（ａ）前記半導体基板を用意する工程、
（ｂ）前記半導体基板に溝を形成し、前記溝に絶縁膜を埋め込むことにより、前記素子分離領域を形成する工程、
（ｃ）前記半導体基板における前記素子分離領域で規定された前記活性領域に、前記半導体領域を形成する工程、
（ｄ）前記半導体領域上を含む前記半導体基板上に、ＮｉとＰｔとの合金膜を形成する工程、
（ｅ）第１の熱処理を行って前記合金膜と前記半導体領域とを反応させて、ＮｉおよびＰｔのシリサイドからなる第１金属シリサイド層を形成する工程、
（ｆ）前記（ｅ）工程後に、前記（ｅ）工程にて前記半導体領域と反応しなかった前記合金膜を前記第１金属シリサイド層上から除去する工程、
（ｇ）前記（ｆ）工程後に、前記第１の熱処理よりも高い熱処理温度で第２の熱処理を行って前記第１金属シリサイド層と前記半導体領域とを反応させて、前記金属シリサイド層を形成する工程、
（ｈ）前記（ｇ）工程後に、前記第１金属シリサイド層上を含む前記半導体基板上に第１絶縁膜を形成する工程、
を有し、
前記（ｅ）工程では、前記半導体領域中へのＮｉの拡散係数よりも、前記半導体領域中へのＰｔの拡散係数の方が大きくなる熱処理温度で前記第１の熱処理を行い、かつ、前記金属シリサイド層上に前記合金膜の未反応部分が残存するように、前記第１の熱処理を行い、
前記素子分離領域は、前記活性領域に引張応力を発生させ、
前記（ｇ）工程における前記第２の熱処理の熱処理温度は、５８０℃以上で８００℃以下であることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記絶縁膜は、Ｏ３−ＴＥＯＳ酸化膜であり、
前記素子分離領域は、前記活性領域に引張応力を発生させることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記半導体領域は、ｐ型半導体領域であることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図３３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図３３】
【公開番号】特開２０１２−２３４８６５（Ｐ２０１２−２３４８６５Ａ）
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願番号】特願２０１１−１００５０３（Ｐ２０１１−１００５０３）
【出願日】平成２３年４月２８日（２０１１．４．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願日】平成２３年４月２８日（２０１１．４．２８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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