半導体装置の製造方法
【課題】サリサイドプロセスにより金属シリサイド層を形成した半導体装置の性能を向上させる。
【解決手段】全反応方式のサリサイドプロセスを用いず、部分反応方式のサリサイドプロセスによりゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面に金属シリサイド層４１を形成する。金属シリサイド層４１を形成する際の熱処理では、ランプまたはレーザを用いたアニール装置ではなく、カーボンヒータを用いた熱伝導型アニール装置を用いて半導体ウエハを熱処理することにより、少ないサーマルバジェットで精度良く薄い金属シリサイド層４１を形成し、最初の熱処理によって金属シリサイド層４１内にＮｉＳｉの微結晶を形成する。
【解決手段】全反応方式のサリサイドプロセスを用いず、部分反応方式のサリサイドプロセスによりゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面に金属シリサイド層４１を形成する。金属シリサイド層４１を形成する際の熱処理では、ランプまたはレーザを用いたアニール装置ではなく、カーボンヒータを用いた熱伝導型アニール装置を用いて半導体ウエハを熱処理することにより、少ないサーマルバジェットで精度良く薄い金属シリサイド層４１を形成し、最初の熱処理によって金属シリサイド層４１内にＮｉＳｉの微結晶を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、金属シリサイド層を有する半導体素子の製造に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体装置の高集積化が進むにつれて、電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）はスケーリング則に従い微細化されるが、ゲート電極やソース・ドレイン領域の抵抗が増大して電界効果トランジスタを微細化しても高速動作が得られないという問題が生じる。そこで、ゲート電極を構成する導電膜およびソース・ドレイン領域を構成する半導体領域の表面に自己整合により低抵抗の金属シリサイド層、例えばニッケルシリサイド層またはコバルトシリサイド層などを形成することにより、ゲート電極やソース・ドレイン領域を低抵抗化するサリサイド（Salicide：Self Aligned Silicide）技術が検討されている。
【０００３】
特開２００４−５２１４８６号公報（特許文献１）には、２段階アニール方法により、シリコン電極のエッジに形成されるシリサイドの厚さを実質的に電極の中央の厚さと等しくできる技術が記載されている。具体的には、レーザアニール、ランプ加熱または放射アニールを用いたアニール装置による第１の加熱処理（２５０〜３５０℃）によってＮｉ２ＳｉおよびＮｉ３Ｓｉをシリサイド層内に形成し、第２の加熱処理（３５０〜７００℃）によってシリサイド層内にニッケルモノシリサイドを形成することが記載されており、第１の加熱処理によってシリサイド層内にＮｉＳｉの微結晶を形成する旨の記載はない。また、第１の加熱処理の前に半導体基板上に形成する金属膜としてＮｉ合金膜を形成することを記載しているが、Ｎｉ−Ｐｔ膜などの具体的な合金膜は例示されておらず、シリサイド層を形成する加熱処理の際に熱伝導アニール装置を用いる旨の記載はない。
【０００４】
特開２００７−２９９８９９号公報（特許文献２）には、シリサイド層の表面酸化を抑制し、シリサイド層のシート抵抗を上昇させずにニッケルモノシリサイドを含むシリサイド層を形成する技術が記載されている。具体的には、半導体基板上にＮｉ膜およびＴｉＮ膜を順次形成した後、シンター加熱方式により第１の温度処理（２００〜３５０℃）によってＮｉ２Ｓｉをシリサイド層内に形成し、同じくシンター加熱方式により第２の温度処理（３７０〜５００℃）によってシリサイド層内にニッケルモノシリサイドを形成することが記載されており、第１の温度処理によってシリサイド層内にＮｉＳｉの微結晶を形成する旨の記載はない。また、ここでは第１の温度処理の前に半導体基板上に形成する金属膜をＮｉ膜としており、Ｎｉ−Ｐｔ膜などのＮｉ合金膜を形成する旨の記載はない。
【０００５】
特開２００９−１７６９７５号公報（特許文献３）には、全反応方式のサリサイドプロセスによりニッケルプラチナシリサイド層を形成する技術が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−５２１４８６号公報
【特許文献２】特開２００７−２９９８９９号公報
【特許文献３】特開２００９−１７６９７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体装置の微細化に伴い、電界効果トランジスタのソース・ドレイン領域およびゲート電極の上面に形成されるシリサイド層の薄膜化が求められてきている。しかし、シリサイド層が薄膜化するとシリサイド層の安定性が物理的に不安定になり、半導体基板内においてシリサイド層が異常成長し、ゲート電極の下部の半導体基板内に主にＮｉＳｉ２を含むシリサイド層が形成される。この場合、接合リーク電流に起因するリーク欠陥が増加し、半導体装置の信頼性が損なわれる虞があるため、シリサイド層を薄膜化することは困難であった。
【０００８】
近年ではシリサイド層を形成するサリサイドプロセスでは、半導体基板上に形成した金属膜をソース領域、ドレイン領域およびゲート電極の一部と反応させてシリサイド層を形成するため、二回に分けてアニール処理（熱処理）する方法が一般的となっている。この場合、二回目のアニール処理工程である２ｎｄアニール処理では、最初のアニール処理工程である１ｓｔアニール処理よりも高い温度で半導体基板を加熱する。
【０００９】
特許文献３に示すように、従来のサリサイドプロセスではランプを用いたアニール装置内においてソース・ドレイン領域およびゲート電極の上面に形成された金属膜を全て反応させてシリサイド層を形成する全反応方式のサリサイドプロセスが用いられていた。しかし、この方法は長い加熱時間を必要とするため、長時間の加熱によりシリサイド層を構成する結晶の大きさ（グレインサイズ）が大きくなり、シリサイド層が半導体基板内にまで異常成長する原因の１つとなっている。
【００１０】
本発明の第１の目的は、半導体装置の性能を向上させることができる技術を提供することにある。
【００１１】
また、本発明の第２の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
すなわち、本願発明の半導体装置の製造方法は、半導体基板に半導体領域を形成してから前記半導体基板上に金属膜を形成し、第１の熱処理を行って前記金属膜と前記半導体領域とを反応させて金属シリサイド層を形成した後、未反応の前記金属膜を除去し、前記第１の熱処理よりも熱処理温度が高い第２の熱処理を行うもので、前記第１の熱処理の昇温レートは、２５０〜５００℃／秒であることを特徴とするものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
【００１７】
また、ソース・ドレイン領域の表面に金属シリサイド層が形成された電界効果トランジスタを有する半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】本発明の一実施の形態における熱伝導型アニール装置の一部を破断して示す断面図である。
【図１２】本発明の一実施の形態における熱伝導型アニール装置の一部を示す平面図である。
【図１３】図１２のＡ−Ａ線における断面図である。
【図１４】本発明の一実施の形態における熱伝導型アニール装置の一部を示す断面図である。
【図１５】熱伝導型アニール装置を示す断面図である。
【図１６】比較例として示すバッチ式アニール装置の断面図である。
【図１７】比較例として示すランプ式アニール装置の断面図である。
【図１８】（ａ）は比較例として示すランプ式アニール装置による熱処理における半導体ウエハの温度と時間の関係を示したグラフである。（ｂ）は本実施の形態の第１の熱処理における半導体ウエハの温度と時間の関係を示したグラフである。
【図１９】図１０に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】比較例として示す半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】比較例として示す半導体装置の一部を拡大して示す要部断面図である。
【図２６】加熱時間に対するＮｉ−Ｐｔと半導体基板との反応量の関係を示すグラフである。
【図２７】（ａ）は図２６と同様の条件において熱処理中の半導体装置の一部を拡大して示す要部断面図である。（ｂ）は図２６と同様の条件において熱処理中の半導体装置の一部を拡大して示す要部断面図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２１】
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１〜図８は、本発明の一実施の形態である半導体装置、例えばＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造工程中の要部断面図である。
【００２２】
まず、図１に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。次に、この半導体基板１を熱酸化してその表面に例えば厚さ１１ｎｍ程度の絶縁膜２を形成した後、その上層にＣＶＤ（Chemical Vapor Deposition）法などにより、例えば厚さ９０ｎｍ程度の絶縁膜３を堆積する。絶縁膜２は酸化シリコンなどからなり、絶縁膜３は窒化シリコン膜などからなる。それから、図２に示すように、フォトレジストパターン（図示せず）をエッチングマスクとして絶縁膜３、絶縁膜２および半導体基板１を順次ドライエッチングすることにより、素子分離形成予定領域の半導体基板１に、例えば深さ３００ｎｍ程度の溝（素子分離用の溝）４ａを形成する。溝４ａは、素子分離用の溝であり、すなわち後述する素子分離領域４形成用の溝である。
【００２３】
次に、図３に示すように、溝４ａの内部（側壁および底部）を含む半導体基板１の主面上に、例えば厚み１０ｎｍ程度の絶縁膜４ｂを形成する。それから、半導体基板１の主面上（すなわち絶縁膜４ｂ上）に、溝４ａ内を埋めるように、絶縁膜４ｃをＣＶＤ法などにより形成（堆積）する。
【００２４】
絶縁膜４ｂは、酸化シリコン膜または酸窒化シリコン膜からなる。絶縁膜４ｂが酸窒化シリコン膜の場合には、絶縁膜４ｂ形成工程以降の熱処理によって溝４ａの側壁が酸化することによる体積膨張を防止でき、半導体基板１に働く圧縮応力を低減できる効果がある。
【００２５】
絶縁膜４ｃは、ＨＤＰ−ＣＶＤ（High Density Plasma CVD：高密度プラズマＣＶＤ）法により成膜された酸化シリコン膜、またはＯ３−ＴＥＯＳ酸化膜などである。なお、Ｏ３−ＴＥＯＳ酸化膜とは、Ｏ３（オゾン）およびＴＥＯＳ（Tetraethoxysilane：テトラエトキシシラン、Tetra Ethyl Ortho Silicateとも言う）を原料ガス（ソースガス）として用いて熱ＣＶＤ法により形成した酸化シリコン膜である。
【００２６】
それから、半導体基板１を例えば１１５０℃程度で熱処理することにより、溝４ａに埋め込んだ絶縁膜４ｃを焼き締める。焼き締め前の状態では、Ｏ３−ＴＥＯＳ酸化膜よりもＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜の方が緻密である。このため、絶縁膜４ｃがＯ３−ＴＥＯＳ酸化膜の場合、焼き締めによる絶縁膜４ｃの収縮により、半導体基板１に働く圧縮応力を低減できる効果がある。一方、絶縁膜４ｃがＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜の場合には、絶縁膜４ｃがＯ３−ＴＥＯＳ酸化膜の場合に比べて、焼き締め時の絶縁膜４ｃの収縮が少ないため、素子分離領域４によって半導体基板１に働く圧縮応力が大きくなる。
【００２７】
次に、図４に示すように、絶縁膜４ｃをＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨して絶縁膜３を露出させ、熱リン酸などを用いたウエットエッチングにより絶縁膜３を除去した後、ＨＦなどにより溝４ａの外部の絶縁膜４ｃおよび絶縁膜２を除去し、溝４ａの内部に絶縁膜４ｂ，４ｃを残すことにより、素子分離領域（素子分離）４を形成する。
【００２８】
このようにして、溝４ａ内に埋め込まれた絶縁膜４ｂ，４ｃからなる素子分離領域４が形成される。本実施の形態では、素子分離領域４は、ＬＯＣＯＳ（Local Oxidization of Silicon）法ではなく、好ましくはＳＴＩ（Shallow Trench Isolation）法により形成される。すなわち、本実施の形態の素子分離領域４は、好ましくは、半導体基板１に形成された素子分離用の溝４ａ内に埋め込まれた絶縁体（ここでは絶縁膜４ｂ，４ｃ）からなる。後述するｎチャネル型ＭＩＳＦＥＴＱｎ（すなわちｎチャネル型ＭＩＳＦＥＴＱｎを構成するゲート絶縁膜７、ゲート電極８ａおよびソース・ドレイン用のｎ−型半導体領域９ａおよびｎ＋型半導体領域９ｂ）は、素子分離領域４で規定された（囲まれた）活性領域に形成される。また、後述するｐチャネル型ＭＩＳＦＥＴＱｐ（すなわちｐチャネル型ＭＩＳＦＥＴＱｐを構成するゲート絶縁膜７、ゲート電極８ｂおよびソース・ドレイン用のｐ−型半導体領域１０ａおよびｐ＋型半導体領域１０ｂ）も、素子分離領域４で規定された（囲まれた）活性領域に形成される。
【００２９】
次に、図５に示すように、半導体基板１の主面から所定の深さに渡ってｐ型ウエル５およびｎ型ウエル６を形成する。ｐ型ウエル５は、ｐチャネル型ＭＩＳＦＥＴ形成予定領域を覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして、ｎチャネル型ＭＩＳＦＥＴ形成予定領域の半導体基板１に例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。また、ｎ型ウエル６は、ｎチャネル型ＭＩＳＦＥＴ形成予定領域を覆う他のフォトレジスト膜（図示せず）をイオン注入阻止マスクとして、ｐチャネル型ＭＩＳＦＥＴ形成予定領域の半導体基板１に例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどによって形成することができる。
【００３０】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面を清浄化（洗浄）した後、半導体基板１の表面（すなわちｐ型ウエル５およびｎ型ウエル６の表面）上にゲート絶縁膜７を形成する。ゲート絶縁膜７は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００３１】
次に、半導体基板１上（すなわちｐ型ウエル５およびｎ型ウエル６のゲート絶縁膜７上）に、ゲート電極形成用の導体膜として、多結晶シリコン膜のようなシリコン膜８を形成する。シリコン膜８のうちのｎチャネル型ＭＩＳＦＥＴ形成予定領域（後述するゲート電極８ａとなる領域）は、フォトレジスト膜（図示せず）をマスクとして用いてリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、低抵抗のｎ型半導体膜（ドープトポリシリコン膜）とされている。また、シリコン膜８のうちのｐチャネル型ＭＩＳＦＥＴ形成予定領域（後述するゲート電極８ｂとなる領域）は、他のフォトレジスト膜（図示せず）をマスクとして用いてホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより、低抵抗のｐ型半導体膜（ドープトポリシリコン膜）とされている。また、シリコン膜８は、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により多結晶シリコン膜に変えることもできる。
【００３２】
次に、図６に示すように、シリコン膜８をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極８ａ，８ｂを形成する。
【００３３】
ｎチャネル型ＭＩＳＦＥＴのゲート電極となるゲート電極８ａは、ｎ型の不純物を導入した多結晶シリコン（ｎ型半導体膜、ドープトポリシリコン膜）からなり、ｐ型ウエル５上にゲート絶縁膜７を介して形成される。すなわち、ゲート電極８ａは、ｐ型ウエル５のゲート絶縁膜７上に形成される。また、ｐチャネル型ＭＩＳＦＥＴのゲート電極となるゲート電極８ｂは、ｐ型の不純物を導入した多結晶シリコン（ｐ型半導体膜、ドープトポリシリコン膜）からなり、ｎ型ウエル６上にゲート絶縁膜７を介して形成される。すなわち、ゲート電極８ｂは、ｎ型ウエル６のゲート絶縁膜７上に形成される。ゲート電極８ａ，８ｂのゲート長は、必要に応じて変更できるが、例えば５０ｎｍ程度とすることができる。
【００３４】
次に、図７に示すように、ｐ型ウエル５のゲート電極８ａの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）ｎ−型半導体領域９ａを形成し、ｎ型ウエル６のゲート電極８ｂの両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、（一対の）ｐ−型半導体領域１０ａを形成する。ｎ−型半導体領域９ａおよびｐ−型半導体領域１０ａの深さ（接合深さ）は、例えば３０ｎｍ程度とすることができる。
【００３５】
次に、ゲート電極８ａ，８ｂの側壁上に、絶縁膜として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなる側壁スペーサまたはサイドウォール（側壁絶縁膜）１１を形成する。サイドウォール１１は、例えば、半導体基板１上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって形成することができる。
【００３６】
サイドウォール１１の形成後、（一対の）ｎ＋型半導体領域９ｂ（ソース、ドレイン領域）を、例えば、ｐ型ウエル５のゲート電極８ａおよびサイドウォール１１の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより形成する。例えば、リン（Ｐ）を５×１０１５／ｃｍ２程度、ヒ素（Ａｓ）を４×１０１５／ｃｍ２程度注入して形成する。また、（一対の）ｐ＋型半導体領域１０ｂ（ソース、ドレイン領域）を、例えば、ｎ型ウエル６のゲート電極８ｂおよびサイドウォール１１の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより形成する。例えば、ホウ素（Ｂ）を４×１０１５／ｃｍ２程度注入して形成する。ｎ＋型半導体領域９ｂを先に形成しても、あるいはｐ＋型半導体領域１０ｂを先に形成してもよい。イオン注入後、導入した不純物の活性化のためのアニール処理を、例えば１０５０℃程度のスパイクアニール処理にて行うこともできる。ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの深さ（接合深さ）は、例えば８０ｎｍ程度とすることができる。
【００３７】
ｎ＋型半導体領域９ｂは、ｎ−型半導体領域９ａよりも不純物濃度が高く、ｐ＋型半導体領域１０ｂは、ｐ−型半導体領域１０ａよりも不純物濃度が高い。これにより、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域（不純物拡散層）９ｂおよびｎ−型半導体領域９ａにより形成され、ｐチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域（不純物拡散層）１０ｂおよびｐ−型半導体領域１０ａにより形成される。従って、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域は、ＬＤＤ（Lightly doped Drain）構造を有している。ｎ−型半導体領域９ａは、ゲート電極８ａに対して自己整合的に形成され、ｎ＋型半導体領域９ｂは、ゲート電極８ａの側壁上に形成されたサイドウォール１１に対して自己整合的に形成される。ｐ−型半導体領域１０ａは、ゲート電極８ｂに対して自己整合的に形成され、ｐ＋型半導体領域１０ｂは、ゲート電極８ｂの側壁上に形成されたサイドウォール１１に対して自己整合的に形成される。
【００３８】
このようにして、ｐ型ウエル５に、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎが形成される。また、ｎ型ウエル６に、電界効果トランジスタとしてｐチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｐが形成される。これにより、図７の構造が得られる。ｎチャネル型ＭＩＳＦＥＴＱｎは、ｎチャネル型の電界効果トランジスタとみなすことができ、ｐチャネル型ＭＩＳＦＥＴＱｐは、ｐチャネル型の電界効果トランジスタとみなすことができる。また、ｎ＋型半導体領域９ｂは、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレイン用の半導体領域とみなすことができ、ｐ＋型半導体領域１０ｂは、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用の半導体領域とみなすことができる。
【００３９】
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８ａおよびソース・ドレイン領域（ここではｎ＋型半導体領域９ｂ）の表面と、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８ｂおよびソース・ドレイン領域（ここではｐ＋型半導体領域１０ｂ）の表面とに、低抵抗の金属シリサイド層（後述の金属シリサイド層４１に対応）を形成する。本実施の形態におけるサリサイドプロセスは部分反応方式のサリサイドプロセスを用い、以下に、この金属シリサイド層の形成工程について説明する。
【００４０】
図８は、図７に続く半導体装置の製造工程中における要部断面図である。図９、図１０、図１９〜図２１は、図８に続く半導体装置の製造工程中における要部断面図である。
【００４１】
上記のようにして図７の構造が得られた後、図８に示すように、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面を露出させてから、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ上を含む半導体基板１の主面（全面）上に金属膜１２を、例えばスパッタリング法を用いて形成（堆積）する。すなわち、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ上を含む半導体基板１上に、ゲート電極８ａ，８ｂを覆うように、金属膜１２が形成される。
【００４２】
また、金属膜１２の堆積工程の前に、ＨＦガス、ＮＦ３ガス、ＮＨ３ガス又はＨ２ガスのうち少なくともいずれか１つを用いたドライクリーニング処理を行って、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面の自然酸化膜を除去した後、半導体基板１を大気中（酸素含有雰囲気中）にさらすことなく、金属膜１２の堆積工程を行えば、より好ましい。
【００４３】
金属膜１２は、例えばＮｉ（ニッケル）−Ｐｔ（白金）合金膜（ＮｉとＰｔの合金膜）からなり、その厚さ（堆積膜厚）は、例えば１５〜４０ｎｍ程度とすることができる。ここでは、金属膜１２内のＰｔ（白金）の濃度は例えば３〜１０ａｔ％とする。
【００４４】
このようにして金属膜１２を形成した後、図９に示すように、半導体基板１に第１の熱処理（１ｓｔアニール処理）を施す。ここで、第１の熱処理は、２５０〜３００℃で行うことが好ましい。例えば、後述する枚葉式の熱伝導型アニール装置を用い、不活性ガスまたは窒素ガス雰囲気中でＲＴＡ（Rapid Thermal Anneal）法を用いて、２８０℃程度の温度にて３０秒以程度の熱処理を半導体基板１に施すことにより、第１の熱処理を行うことができる。このとき、熱処理を行う目標の温度（ここでは２８０℃）よりも低い温度で金属膜１２が加熱される時間をできるだけ短くし、半導体基板１の温度を早く目標温度に到達させるために、昇温レート（単位時間当たりに上昇する温度の度合い）を高く(２５０〜３００℃／秒程度)設定すればより好ましい。なお、後述する熱伝導型のアニール装置は１秒間に半導体ウエハの温度を５００℃程度に上昇させることができるので、第１の熱処理の昇温レートは２５０〜５００℃／秒としても良い。
【００４５】
第１の熱処理により、図９に示すように、ゲート電極８ａ，８ｂを構成する多結晶シリコン膜と金属膜１２、およびｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂを構成する単結晶シリコンと金属膜１２を選択的に反応させて、金属・半導体反応層である金属シリサイド層４１を形成する。このとき、金属膜１２内のＮｉ−Ｐｔ合金膜は、半導体基板１（ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの各上部）に接する底面側から反対側の上面方向に向かって５〜８ｎｍの範囲のＮｉ−Ｐｔ合金がゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの各上部と反応する。これにより、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの各上部に、ＰｔおよびＮｉ２Ｓｉ（ダイニッケルシリサイド）を含むメタルリッチ相であって、ＮｉＳｉ（ニッケルモノシリサイド）の微結晶（結晶の核となるもの）が形成された金属シリサイド層４１を形成する。なお、ここで言うメタルリッチ相とは、ＮｉＳｉのようにＳｉの原子と金属原子とが１：１で化合してる化合物とは違い、Ｎｉ２ＳｉまたはＮｉ３Ｓｉのように、Ｓｉに対して多くの金属原子が化合している化合物からなる相のことを指す。
【００４６】
すなわち、図８に示す工程において半導体基板１上に１５〜４０ｎｍの厚さで形成された金属膜１２が、第１の熱処理において、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの各上部において反応して図９に示す金属シリサイド層４１となるのは、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの各上部の金属膜１２の全膜厚の内の一部である。このため、図９に示すように、金属シリサイド層４１が形成された半導体基板１上の金属膜１２は、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの各上部において、他の領域の金属膜１２の膜厚に比べて膜厚が薄くなっている。このように、金属膜１２の膜厚の一部のみを必要量だけ反応させて金属シリサイド層４１を形成するサイリサイドプロセスを、ここでは部分反応方式のサリサイドプロセスと呼ぶ。
【００４７】
なお、本実施の形態では金属膜１２中にＰｔを添加させているが、これは、金属シリサイド層としてニッケルシリサイド層を用いる場合、ニッケルシリサイド層（金属シリサイド層４１）中にＰｔなどを添加することにより、形成された金属シリサイド層の凝集を減らし、形成された金属シリサイド層において、ＮｉＳｉ２結晶の異常成長を抑制することができるためである。また、金属膜１２中にＰｔを添加することで、第１の熱処理によって形成される金属シリサイド層４１内に、より微細な結晶粒径を有するＮｉＳｉの結晶が形成されやすくなる。
【００４８】
このように、本実施の形態の第１の熱処理では、半導体基板１上に形成した金属膜１２を、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの各上部において全て反応させる全反応方式のサリサイドプロセスではなく、金属膜１２の膜厚の一部のみを必要量だけ反応させて金属シリサイド層４１を形成する部分反応方式のサリサイドプロセスを用いる。全反応方式のサリサイドプロセスについては、後に図２２〜図２４を用いて説明する。
【００４９】
後述する全反応方式のサリサイドプロセスでは、第１の熱処理の前に形成する金属膜１２の膜厚により、金属膜１２とゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂとの反応量（金属シリサイド層４１の膜厚）を制御する。これに対し、本実施の形態で用いる部分反応方式のサリサイドプロセスでは、第１の熱処理において半導体基板１を加熱する温度および時間によって金属膜１２とゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂとの反応量（金属シリサイド層４１の膜厚）を制御することが可能である。このため、全反応方式に比べ、部分反応方式のサリサイドプロセスは１５ｎｍ以下の薄い膜厚を有するシリサイド層を形成することが容易であるという特徴がある。また、全反応方式ではなく部分反応方式のサリサイドプロセスを用いることにより、第１の熱処理により形成される金属シリサイド層４１内に含まれるＰｔ（白金）をより高濃度で金属シリサイド層４１内に含ませることができる。
【００５０】
次に、図１０に示すように、ウェット洗浄処理を行うことにより、未反応の金属膜１２（すなわちゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂまたはｐ＋型半導体領域１０ｂと反応しなかった金属膜１２）とを除去する。この際、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面上に金属シリサイド層４１を残存させる。ウェット洗浄処理は、硫酸を用いたウェット洗浄、またはＳＰＭ（Sulfuric acid Hydrogen
Peroxide Mixture：硫酸と過酸化水素水との混合液）を用いたウェット洗浄などにより行うことができる。
【００５１】
その後、半導体基板１に第２の熱処理（２ｎｄアニール処理）を施す。第２の熱処理は、上記第１の熱処理の熱処理温度よりも高い熱処理温度で行う。例えば不活性ガスまたは窒素ガス雰囲気中で半導体基板１にＲＴＡ法を用い、５００℃〜６００℃程度で、５秒程度の短時間の熱処理（スパイクアニール）または３０秒程度の熱処理（ソークアニール）を施すことにより、第２の熱処理を行うことができる。本実施の形態では、第２の熱処理も第１の熱処理と同様に枚葉式の熱伝導型アニール装置を用いて行う。
【００５２】
第２の熱処理を行うことで、Ｎｉ２ＳｉまたはＮｉ３Ｓｉからなるメタルリッチ相を主に含む金属シリサイド層４１の全体をＮｉＳｉ相に相変化することができる。なお、ＮｉＳｉは、Ｎｉ２ＳｉおよびＮｉ３Ｓｉよりも低い抵抗率を有し、第２の熱処理以降も（半導体装置の製造終了まで）金属シリサイド層４１は低抵抗のＮｉＳｉのまま維持され、製造された半導体装置では（例えば半導体基板１を個片化して半導体チップとなった状態でも）、金属シリサイド層４１は低抵抗のＮｉＳｉとなっている。
【００５３】
なお、１５ｎｍ程度の膜厚を有する金属シリサイド層４１を形成する本実施の形態では、第２の熱処理後の金属シリサイド層４１中のＮｉＳｉの平均な結晶粒径はｎチャネル型ＭＩＳＦＥＴＱｎでは１００ｎｍ以下、ｐチャネル型ＭＩＳＦＥＴＱｐでは２００ｎｍ以下となる。すなわち、本実施の形態の金属シリサイド層４１中に形成されるＮｉＳｉの微結晶の平均的な結晶粒径は２０〜３０ｎｍ程度であるため、第１の熱処理によって形成されるＮｉＳｉの結晶粒径は、第２の熱処理後のＮｉＳｉの結晶粒径の３分の１以下となる。なお、ここで言う結晶粒径とは、半導体基板１の主面に沿う方向における結晶の直径のことである。
【００５４】
ここで、本実施の形態の第１および第２の熱処理に用いる枚葉式の熱伝導型アニール装置について、図１１〜図１４を用いて説明をする。図１１〜図１４に示す熱伝導型アニール装置は枚葉式であるため、１つの炉の中で複数枚の半導体ウエハを同時にアニールするバッチ式のアニール装置とは異なり、１つのアニール装置のアニール炉内に１枚ずつ半導体ウエハを配置して熱処理を行うものである。
【００５５】
図１１は熱伝導型アニール装置の一部を破断して主要部を示す平面図であり、熱伝導型アニール装置２０は、半導体ウエハを熱伝導型アニール装置２０内に運搬するロードポート２１、熱伝導型アニール装置２０内において半導体ウエハを移動させるロボットアーム２２、スワッパー２３およびキャリアプレート２４を有し、半導体ウエハを加熱するリアクタ２５を有している。熱伝導型アニール装置２０によって熱処理を行う工程では、まずロードポートによって半導体ウエハが熱伝導型アニール装置２０内に運び込まれた後、ロボットアーム２２によって、半導体ウエハはロードポート上から、対向する２枚の板からなるスワッパー２３上に移される。その後、半導体ウエハはスワッパー２３によってキャリアプレート２４上に配置され、キャリアプレート２４は半導体ウエハを搭載したまま、２枚のカーボンヒータからなるリアクタ２５同士の間に移動する。その後、リアクタ２５によって半導体ウエハを熱処理した後、半導体ウエハはキャリアプレート２４上において冷却され、前述した運搬手順とは逆の手順により、半導体ウエハはキャリアプレート２４、スワッパー２３およびロボットアーム２２によってロードポート２１上に戻され、ロードポート２１によって熱伝導型アニール装置２０の外に運び出される。
【００５６】
ここで、キャリアプレート２４を拡大して示す平面図を図１２に示す。また、図１２のキャリアプレート２４のＡ−Ａ線における断面図を図１３に示す。図１２および図１３に示すように、キャリアプレート２４は２本のバー２６に沿ってスライドして移動することが可能な円形のプレートであり、外側のカーボンリング２７、カーボンリング２７からキャリアプレート２４の中央に向かって延びるサポートピン２８およびサポートピン２８上であってカーボンリング２７よりもキャリアプレートの内側に配置されたガードリング２９を有している。半導体ウエハ３０を運搬、熱処理する際はガードリング２９の内側のサポートピン上に半導体ウエハ３０を配置する。ここで、ガードリング２９は半導体ウエハ３０の位置がズレるのを防止し、また、半導体ウエハが効率よく加熱するために半導体ウエハ３０の側方から熱が逃げるのを防ぐ壁の役割を果たすものである。
【００５７】
図１４に示すように、本実施の形態で用いる熱伝導型アニール装置２０は、上下に可動する２枚の導体であるカーボンヒータ（リアクタ２５）を有する。熱処理の際は、Ｎ２（窒素）の雰囲気中において、ベルヌーイチャックによってキャリアプレート２４（図示せず）に非接触保持（チャック保持）される半導体ウエハ３０を上下（半導体ウエハ３０の主面側および裏面側）から２枚のリアクタ２５により挟み込むことで半導体ウエハ３０の主面および裏面の近傍に配置し、電流によってリアクタ２５を発熱させ、半導体ウエハ３０を加熱して熱処理する。すなわち、２枚のリアクタ２５は熱伝導型アニール装置２０内のキャリアプレート２４上に配置された半導体ウエハ３０の主面に対して垂直な方向である上下方向に移動させることが可能であり、半導体ウエハ３０が２枚のリアクタ２５の間に配置された後に、半導体ウエハ３０の主面および裏面に各リアクタ２５をそれぞれ接近させて熱処理を行う。
【００５８】
熱伝導型アニール装置２０では、リアクタ２５が上下に可動して半導体ウエハ３０の主面および裏面のそれぞれに近接するため、図１４に示す半導体ウエハ３０の主面と、半導体ウエハ３０の主面に対向するリアクタ２５との距離Ｌを１５０μｍ程度にまで近付けることができ、半導体ウエハ３０の裏面も同様に、対向するリアクタ２５との距離を１５０μｍ程度に近付けることができる。リアクタ２５と半導体ウエハ３０とを限りなく近付けることにより、半導体ウエハ３０の加熱を開始する時点から高い昇温レートで加熱することができ、短時間で半導体ウエハ３０の温度を目標温度（ここでは２８０℃）に到達させることができる。
【００５９】
また、２枚のリアクタ２５同士の間に近接して半導体ウエハ３０が配置されているため、リアクタ２５の温度を半導体ウエハ３０の温度としてみなすことができる。このため、熱伝導型アニール装置２０では半導体ウエハ３０自体の温度を計測しておらず、半導体ウエハ３０はリアクタ２５に流す電流値などから算出されたリアクタ２５の温度と同じ温度を有しているものとし、半導体ウエハ３０の温度を制御している。また、この熱伝導型アニール装置２０は枚葉式の小型のアニール装置であるため、アニール装置内のリアクタ２５を発熱したままの状態で保持し、高温のリアクタ２５同士の間において半導体ウエハ３０を出し入れできる。このため、熱処理の際にリアクタ２５が半導体ウエハ３０を加熱するための所望の温度に達するまでの時間を省き、リアクタ２５間に配置された時点から半導体ウエハ３０を急速に加熱することができる。また、均一に加熱されたリアクタ２５を半導体ウエハ３０に近接させて熱処理を行うことにより、半導体ウエハ３０の主面および裏面の全面を均一に加熱することができる。
【００６０】
このように、可動式のカーボンヒータを用いて近距離で半導体ウエハ３０を熱することができ、また、既に高温に達しているアニール装置内に半導体ウエハ３０を入れることができるため、本実施の形態の第１および第２の熱処理に用いる枚葉式の熱伝導型アニール装置２０では、高い昇温レートで急速に半導体ウエハ３０を加熱することが可能である。第１の熱処理においては、半導体ウエハ３０の温度を、室温（常温）からアニール処理の目標温度である２５０℃〜３００℃まで１秒もかからず加熱することが可能であるため、昇温レートとしては、２５０〜３００℃／秒以上となる。また、第２の熱処理においては、半導体ウエハ３０の温度をアニール処理の目標温度である５００℃〜６００℃まで１秒程度で加熱することが可能であるため、昇温レートは、５００℃／秒程度となる。
【００６１】
また、この熱伝導型アニール装置２０では、半導体ウエハ３０を加熱する際に、半導体ウエハ３０の温度にオーバーシュートが発生しないという特徴がある。すなわち、例えば第１の熱処理の目標温度を２８０℃とした場合に、半導体ウエハ３０を加熱し始め、半導体ウエハ３０の温度が目標温度である２８０℃に達した後に、半導体ウエハ３０の温度を２８０℃よりも上昇させず、半導体ウエハ３０の温度が２８０℃に達した後も一定の温度で所望の時間ソークアニールすることができる。これは、半導体ウエハ３０を加熱するリアクタ２５の温度を予め半導体ウエハ３０を熱処理する目標温度と同じ温度で保った状態で半導体ウエハ３０の加熱を開始し、熱処理中にリアクタ２５の温度がそれ以上上がることがないためである。よって、熱伝導型アニール装置２０では半導体ウエハ３０の温度を精密に制御することが可能であり、余計な加熱時間が無いため、図９に示す金属シリサイド層４１内のＮｉＳｉの結晶粒径が大きくなることを防ぎ、結晶粒径が２０〜３０ｎｍ程度の微結晶の状態で金属シリサイド層４１内にＮｉＳｉを形成することができる。
【００６２】
なお、本実施の形態では可動式の２枚のリアクタ２５により半導体ウエハ３０を挟み込み、半導体ウエハ３０の間近から熱処理を施す熱伝導型アニール装置２０を用いたが、同じく枚葉式の熱伝導型アニール装置であって、図１５に示すような、装置内に固定された複数枚の固定ヒータ３１を備えた熱伝導型アニール装置３２を用いても良い。図１５は熱伝導型アニール装置３２の断面図であり、熱伝導型アニール装置３２は、装置内に複数枚の冷却プレート３３、ロボットアーム３４および固定ヒータ３１を有するアニール装置である。なお、熱伝導型アニール装置３２の内部はチャンバ（図示せず）によってＮ２雰囲気に保たれる。
【００６３】
熱処理の際は、まず冷却プレート３３同士の間に半導体ウエハ３０を熱伝導型アニール装置３２の外から入れて配置した後、ロボットアーム３４によって半導体ウエハ３０を固定ヒータ３１同士の間に配置し、固定ヒータ３１によって半導体ウエハ３０を熱処理する。その後はロボットアーム３４によって半導体ウエハ３０を固定ヒータ３１同士の間から冷却プレート３３同士の間に移動させ、冷却プレートによって半導体ウエハ３０を冷却した後、冷却プレート上から熱伝導型アニール装置３２の外部に半導体ウエハ３０を取り出す。
【００６４】
この熱伝導型アニール装置３２では、固定ヒータ３１自体は動かず、半導体ウエハ３０を移動させて複数枚の固定ヒータ３１同士の間に挿入し、熱処理を施した後に半導体ウエハ３０を取り出すため、図１１〜図１４に示して説明した熱伝導型アニール装置２０ほどヒータを半導体ウエハ３０に近付けることはできない。しかし、図１５に示す熱伝導型アニール装置３２は枚葉式の小型のアニール炉を有するため、固定ヒータ３１を熱した状態で半導体ウエハ３０を出し入れでき、高い昇温レートで半導体ウエハ３０を急速に加熱することができるため、第１および第２の熱処理では図１５に示す熱伝導型アニール装置３２を用いても構わない。なお、図１５に示す固定ヒータ３１は、例えば主にアルミニウムからなり、抵抗加熱（ジュール熱）によって発熱するヒータである。
【００６５】
ただし、比較例として図１６に示すバッチ式アニール装置３５および比較例として図１７に示すランプ式アニール装置３６は本実施の形態における第１および第２の熱処理において適用しない。
【００６６】
図１６に示すバッチ式アニール装置３５は、複数枚の半導体ウエハ３０を配置したラック３７を、抵抗加熱により発熱する複数枚の固定ヒータ３８の間に固定ヒータ３８の下方から挿入して複数枚の半導体ウエハ３０を加熱するバッチ式の熱伝導型アニール装置である。しかし、このバッチ式アニール装置３５は大型のアニール炉を有する装置であるため、固定ヒータ３８が高温を保持している状態では、半導体ウエハ３０を配置したラック３７をバッチ式アニール装置３５に出し入れすることができない。このため、半導体ウエハ３０を配置したラック３７を固定ヒータ３８同士の間に挿入した後に固定ヒータ３８を昇温させるので、固定ヒータ３８の昇温には長い時間を要し、所望の温度によって半導体ウエハ３０を加熱し始めるまでに、目標温度よりも低く制御性の悪い温度で半導体ウエハ３０を加熱する時間が長く生ずる。
【００６７】
また、図１７に示すランプ式アニール装置３６では、前述したバッチ式アニール装置３５と同様に、半導体ウエハ３０の温度を熱処理に必要な所望の温度にまで上昇させるのに時間がかかるという問題がある。これは、ランプ式アニール装置３６の場合、半導体ウエハ３０の温度を放射温度計６２で測っていることと、半導体ウエハ３０をランプ式アニール装置内に配置する際にランプ（ヒータ）６０の温度を高温で保つことができないことに起因している。
【００６８】
ランプ式アニール装置３６は、図１７に示すように、装置内の底部にウエハ台６１を有し、装置内であって半導体ウエハ３０の主面側の上方には半導体ウエハ３０を加熱するための複数のランプ（タングステンハロゲンランプ）６０を有し、装置内の底部であってウエハ台６１の下部には半導体ウエハ３０の温度を計測するための複数の放射温度計６２を有しているものである。なお、ランプ式アニール装置３６内において、半導体ウエハ３０の裏面側の下方には半導体ウエハ３０を加熱するものは配置されていない。ランプ式アニール装置３６の種類としては、例えばハロゲンランプまたはフラッシュランプがある。
【００６９】
ここで、本実施の形態の第１の熱処理においてランプ式アニール装置３６を用いて半導体ウエハ３０を加熱した場合の半導体ウエハ３０の温度と時間の関係を表わしたグラフを図１８（ａ）に示す。第１の熱処理において金属シリサイド層４１を形成するためには２５０〜３００℃で３０秒程度熱処理する必要があるため、図１８（ａ）に示すグラフでは、半導体ウエハ３０の温度を約２８０℃に保ち３０秒間ソークアニールしている。
【００７０】
図１７に示すように、ランプ式アニール装置３６では半導体ウエハ３０の温度を計測するために放射温度計６２を用いており、通常、半導体ウエハ３０の表面に反射した赤外線を検知して半導体ウエハ３０の温度を測る。しかし、半導体ウエハ３０の温度が２５０℃以下の場合では赤外線の周波数が、赤外線が半導体ウエハ３０を透過する周波数となるため、放射温度計６２は半導体ウエハ３０の温度が常温の状態から２６０℃程度まで上昇するまで半導体ウエハ３０の温度を検知することができない。このため、図１８（ａ）のグラフに示すように、ランプ式アニール装置３６では半導体ウエハ３０の温度の測定が可能となる２６０℃程度で一旦半導体ウエハ３０の温度を一定に保つために３０〜６０秒かけて２６０℃程度でソークアニールを行う必要がある。その後、第１の熱処理において必要な温度である２８０℃まで半導体ウエハ３０を加熱する。２６０℃程度でソークアニールを行った後のランプ式アニール装置３６の昇温レートは高く、２６０℃の半導体ウエハ３０を２８０℃まで加熱するのに１秒もかからないため、ここでは昇温レートは約２０℃／秒とする。
【００７１】
また、図１８（ａ）のグラフに示すように、ランプ式アニール装置３６で半導体ウエハ３０を熱処理した場合、半導体ウエハ３０の温度が目標温度である２８０℃に達した後に２８０℃よりも高い温度に達する現象（オーバーシュート）が起きている。これは、ランプ式アニール装置３６では、放射温度計６２で半導体ウエハ３０の温度を測り、半導体ウエハ３０の温度が目標温度に達した時にランプ６０による加熱を停止して半導体ウエハ３０の温度を目標温度に近付けるためである。このとき、半導体ウエハ３０の温度が目標温度に達した時にランプ６０による加熱を停止しても、半導体ウエハ３０の温度上昇がすぐには止まらないため、オーバーシュートが発生する。また、ランプ式アニール装置３６では、半導体ウエハ３０の温度がオーバーシュートした後、半導体ウエハ３０の温度が下がるのを待ち、半導体ウエハ３０の温度が目標温度にまで下がった時にまたランプ６０を発熱させて半導体ウエハ３０の加熱を開始することで半導体の温度を目標温度付近で保ち、ソークアニールを行う。このように、最初に半導体ウエハ３０の温度が目標温度に達した後は、しばらく半導体ウエハ３０の温度が目標温度よりも高くなったり低くなったりすることを繰り返し、温度を一定に保つことができないため、ランプ式アニール装置３６では精度良く半導体ウエハ３０を熱処理することができない。
【００７２】
このように、オーバーシュートが起こるアニール装置では半導体ウエハ３０を熱処理する際の加熱温度を精度良く制御することができない。これは、前述したランプ式アニール装置３６に限らず、レーザによって半導体ウエハ３０を熱処理するレーザ式アニール装置も同様であり、半導体ウエハ３０を精度良く熱処理することができない。これは、レーザ式アニール装置も、放射温度計によって半導体ウエハ３０の温度を測定し、その測定値から加熱プロセス中に温度調整を行う点でランプ式アニール装置３６と同様であるためである。本実施の形態において使用する熱伝導型アニール装置２０では２枚のリアクタ２５をあらかじめ熱処理を行う目標温度まで加熱した状態で待機させ、その間に半導体ウエハ３０を挿入する。すなわち、装置内に前記半導体基板を入れる時点で、既に前記半導体装置を加熱するヒータが前記半導体装置を熱処理するための目標の温度に達しているため、半導体ウエハ３０の温度がリアクタ２５の温度以上に昇温されることはなく、オーバーシュートは起こさずに高い昇温レートで半導体ウエハ３０を熱処理することができる。
【００７３】
例えば、比較例であるランプ式アニール装置３６を用いて第１の熱処理を行った場合、前記昇温工程を経て半導体ウエハ３０を２８０℃に加熱した後、半導体ウエハ３０の温度を２８０℃に保ったまま３０秒ほどソークアニールを行うことで、金属シリサイド層４１を形成する。しかし、前述したように、ランプ式アニール装置３６を用いた場合は半導体ウエハ３０の温度が常温から所望の熱処理温度（ここでは２８０℃）に達するまでに長い時間を要する。更に、半導体ウエハ３０の温度が２５０℃以下である時間帯および半導体ウエハ３０の温度を２６０℃で一定に保つソークアニールが終了するまでの時間帯は半導体ウエハ３０の温度を制御することができない時間帯（非制御領域）となる。
【００７４】
また、ランプ式アニール装置３６は半導体ウエハ３０の表面を均一に加熱することが難しいため、熱処理の際は、ほぼ円形の形状を有する半導体ウエハ３０の主面の中心であって半導体ウエハ３０の主面に垂直に交わる方向を軸として半導体ウエハ３０を回転させながら熱処理を行う。これは、半導体ウエハ３０の全面を均一に加熱するためであるが、ランプ式アニール装置３６では半導体ウエハ３０を回転させるため、半導体ウエハ３０をベルヌーイチャック、真空チャックまたは機械的保持などの方法により固定していない。
【００７５】
前述したように、ランプ式アニール装置３６では半導体ウエハ３０の温度が目標温度に到達するまでに比較的長い時間を要するが、その時間を短縮する目的で昇温レート更に上げ、短時間で急速に半導体ウエハ３０を加熱しようとすると、急激な加熱によって回転中の半導体ウエハ３０の表面温度にムラが生じることで振動し、半導体ウエハ３０が跳ねてウエハ台６１から脱落する虞がある。この場合、半導体ウエハ３０の表面が破損し、また、半導体ウエハ３０の全面が均一に熱処理されなくなる。
【００７６】
以上に述べたように、ランプ式アニール装置３６では高い昇温レートで半導体ウエハ３０を加熱すると半導体ウエハ３０が跳ねる問題がある。また、ランプ式アニール装置３６では半導体ウエハ３０の加熱中にオーバーシュートが発生するため、高い昇温レートで半導体ウエハ３０を加熱すると、さらに大きなオーバーシュートが起こり、半導体ウエハ３０の熱処理を精度良く行うことができない。
【００７７】
また、第１の熱処理において金属膜１２と半導体基板１とは２００℃以上の温度で反応し、金属シリサイド層４１を形成する。しかし、ランプ式アニール装置３６を用いて第１の熱処理を行った場合、半導体ウエハ３０の温度が２００℃以上となる非制御領域においても金属シリサイド層４１が形成され、その後に半導体ウエハ３０が目標温度に達するまでに長い時間を必要とする。
【００７８】
以上のことから、ランプ式アニール装置３６は熱伝導型アニール装置２０のように半導体ウエハ３０をオーバーシュートを起こさず、かつ急速に加熱することができず、熱処理の際に長い加熱時間を必要とするため、サーマルバジェット（熱履歴）が大きくなり、第１の熱処理において形成される金属シリサイド層４１内のＮｉＳｉの結晶粒径が大きくなる。具体的には、熱伝導型アニール装置２０を用いて第１の熱処理を行った場合、第１の熱処理により形成される金属シリサイド層４１内には、平均的な結晶粒径が２０〜３０ｎｍ程度のＮｉＳｉの微結晶が形成されるが、ランプ式アニール装置３６により第１の熱処理を行った場合では、形成されるシリサイド層内のＮｉＳｉの結晶粒径は数μｍ程度に大きくなる。また、ランプ式アニール装置３６を用いて熱処理を行った場合、シリサイド層内の結晶が大きく成長しやすいことから、半導体基板１のチャネル内にシリサイド層が異常成長しやすくなる問題がある。
【００７９】
これに対し、図１１〜図１４を用いて説明した本実施の形態の第１および第２の熱処理で使用する熱伝導型アニール装置２０では、半導体ウエハ３０の温度を計測して半導体ウエハ３０の温度が目標温度に達した際にリアクタ２５の温度を昇降させて調節するのではなく、あらかじめリアクタ２５の温度を半導体ウエハ３０の熱処理に必要な目標温度と同じ温度に熱した状態で半導体ウエハ３０の加熱を開始する。このため、上述したように、半導体ウエハ３０の温度がリアクタ２５より高い温度に上がることはなく、オーバーシュートが起こることがない。
【００８０】
また、熱伝導型アニール装置２０では半導体ウエハ３０の温度を計測しておらず、リアクタ２５を構成するカーボンヒータの温度はカーボンヒータに流す電流値などから計算され、熱処理の目標温度を保持するように設定されている。このため、前述したように、半導体ウエハ３０の温度は熱伝導型アニール装置２０のリアクタ２５の温度と同じ温度を有しているとみなすことができるため、熱伝導型アニール装置２０を用いた本実施の形態における第１および第２の熱処理では半導体ウエハ３０の温度を制御できない非制御領域が存在しない。
【００８１】
ここで、本実施の形態の第１の熱処理において使用する熱伝導型アニール装置２０を用いて半導体ウエハ３０を熱処理する際の、半導体ウエハ３０の温度と時間の関係を表わしたグラフを図１８（ｂ）に示す。図１８（ｂ）に示すように、熱伝導型アニール装置２０によって半導体ウエハ３０を熱処理した際の昇温レートは２５０℃〜３００℃／秒程度であり、短時間で半導体ウエハ３０が目標の温度（約２８０℃）に達する。
【００８２】
このように、熱処理において半導体ウエハ３０を短時間で目標の温度まで加熱し、ソークアニール時以外の加熱時間を短くすれば、サーマルバジェット（熱履歴）を小さくし、形成する金属シリサイド層４１内のＮｉＳｉの結晶粒径を小さく抑えることができる。
【００８３】
以上に述べたように、本実施の形態のように、金属シリサイド層４１の異常成長を防ぎ、１５ｎｍ以下の低抵抗率の金属シリサイド層４１を形成する場合、第１および第２の熱処理において熱伝導型アニール装置２０を用い、また、部分反応方式のサリサイドプロセスを用いることは非常に有利である。
【００８４】
このようにして、本実施の形態では熱伝導型アニール装置２０を用いて第１および第２の熱処理を行い、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８ａおよびソース・ドレイン領域（ｎ＋型半導体領域９ｂ）の表面（上層部）と、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８ｂおよびソース・ドレイン領域（ｐ＋型半導体領域１０ｂ）の表面（上層部）とに、ＮｉＳｉおよびＰｔからなる金属シリサイド層４１を形成する。また、半導体基板１と反応する金属膜１２の膜厚によるが、反応する金属膜１２の膜厚が例えば８ｎｍ程度の場合、反応後に形成される金属シリサイド層４１の膜厚は、例えば１５ｎｍ程度である。
【００８５】
次に、図１９に示すように、半導体基板１の主面上に絶縁膜４２を形成する。すなわち、ゲート電極８ａ，８ｂを覆うように、金属シリサイド層４１上を含む半導体基板１上に絶縁膜４２を形成する。絶縁膜４２は例えば窒化シリコン膜からなり、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法などにより形成することができる。それから、絶縁膜４２上に絶縁膜４２よりも厚い絶縁膜４３を形成する。絶縁膜４３は例えば酸化シリコン膜などからなり、ＴＥＯＳを用いて成膜温度４５０℃程度のプラズマＣＶＤ法などにより形成することができる。これにより、絶縁膜４２，４３からなる層間絶縁膜が形成される。その後、絶縁膜４３の表面をＣＭＰ法により研磨するなどして、絶縁膜４３の上面を平坦化する。下地段差に起因して絶縁膜４２の表面に凹凸形状が形成されていても、絶縁膜４３の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。
【００８６】
次に、図２０に示すように、絶縁膜４３上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜４３，４２をドライエッチングすることにより、絶縁膜４２，４３にコンタクトホール（貫通孔、孔）４４を形成する。この際、まず絶縁膜４２に比較して絶縁膜４３がエッチングされやすい条件で絶縁膜４３のドライエッチングを行い、絶縁膜４２をエッチングストッパ膜として機能させることで、絶縁膜４３にコンタクトホール４４を形成してから、絶縁膜４３に比較して絶縁膜４２がエッチングされやすい条件でコンタクトホール４４の底部の絶縁膜４２をドライエッチングして除去する。コンタクトホール４４の底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面上の金属シリサイド層４１の一部や、ゲート電極８ａ，８ｂの表面上の金属シリサイド層４１の一部などが露出される。
【００８７】
次に、コンタクトホール４４内に、タングステン（Ｗ）などからなるプラグ（接続用導体部、埋め込みプラグ、埋め込み導体部）４５を形成する。プラグ４５を形成するには、例えば、コンタクトホール４４の内部（底部および側壁上）を含む絶縁膜４３上に、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法によりバリア導体膜４５ａ（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜４５ｂをＣＶＤ法などによってバリア導体膜４５ａ上にコンタクトホール４４を埋めるように形成し、絶縁膜４３上の不要な主導体膜４５ｂおよびバリア導体膜４５ａをＣＭＰ法またはエッチバック法などによって除去することにより、プラグ４５を形成することができる。ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂまたはｐ＋型半導体領域１０ｂ上に形成されたプラグ４５は、その底部でゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂまたはｐ＋型半導体領域１０ｂの表面上の金属シリサイド層４１と接して、電気的に接続される。
【００８８】
次に、図２１に示すように、プラグ４５が埋め込まれた絶縁膜４３上に、ストッパ絶縁膜５１および配線形成用の絶縁膜５２を順次形成する。ストッパ絶縁膜５１は絶縁膜５２への溝加工の際にエッチングストッパとなる膜であり、絶縁膜５２に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜５１は、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とし、絶縁膜５２は、例えばプラズマＣＶＤ法により形成される酸化シリコン膜とすることができる。なお、ストッパ絶縁膜５１と絶縁膜５２には次に説明する第１層目の配線が形成される。
【００８９】
次に、シングルダマシン法により第１層目の配線を形成する。まず、レジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜５２およびストッパ絶縁膜５１の所定の領域に配線溝５３を形成した後、半導体基板１の主面上（すなわち配線溝の底部および側壁上を含む絶縁膜５２上）にバリア導体膜（バリアメタル膜）５４を形成する。バリア導体膜５４は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜５４上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成する。銅めっき膜により配線溝５３の内部を埋め込む。それから、配線溝５３以外の領域の銅めっき膜、シード層およびバリア導体膜５４をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線５５を形成する。配線５５は、プラグ４５を介してｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用のｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂやゲート電極８ａ，８ｂなどと電気的に接続されている。その後、デュアルダマシン法により第２層目の配線を形成するが、ここでは図示およびその説明は省略する。以上により、本実施の形態の半導体装置を完成する。
【００９０】
次に、本実施の形態の効果について、より詳細に説明する。図２２〜図２４は、比較例として示す半導体装置の製造工程中の要部断面図である。図２５は、比較例の半導体装置の製造工程中の要部断面図であり、図２４に対応する工程段階のｎチャネル型ＭＩＳＦＥＴが形成された領域が示されている。
【００９１】
図２２〜図２５に比較例として示す半導体装置は、本実施の形態の金属シリサイド層４１に相当するＮｉ２Ｓｉ層１４１ａおよびＮｉＳｉ層１４１ｂが、本実施の形態とは異なりランプ式アニール装置３６を用いた全反応方式のサリサイドプロセスにより形成されている以外は、本実施の形態の半導体装置と同様にして製造されている。
【００９２】
比較例の半導体装置を製造するには、本実施の形態の上記図７に相当する構造が得られた後、図２２に示すように、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ上を含む半導体基板１の主面上にＮｉ膜１１２（本実施の形態の金属膜１２に相当するもの）を堆積させる。ここで、比較例において本実施の形態の金属シリサイド層４１と同様の厚さの金属シリサイド層を半導体基板１の表面に形成する場合は、Ｎｉ膜１１２は、その膜厚が図８に示した金属膜１２の膜厚よりも薄くなるように形成する。これは、全反応方式のサリサイドプロセスを用いた場合、熱処理の前に形成するＮｉ膜１１２の膜厚によって熱処理後に形成される金属シリサイド層の厚さが決まるためであり、全反応方式のサリサイドプロセスにおいて、前述した部分反応方式のサリサイドプロセスで形成した金属膜１２のように厚い膜を形成して熱処理を行うと、必要以上に厚い金属シリサイド層が形成されてしまう。
【００９３】
その後、図１７に示したランプ式アニール装置３６内においてＲＴＡ法で３５０℃以下（ここでは２８０℃程度とする）の温度で一度目の熱処理を３０秒程度行うことで、図２３に示すように、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ（を構成するシリコン）とＮｉ膜１１２とを選択的に反応させて、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面にＮｉ２Ｓｉ層１４１ａを形成する。なお、上記した一度目の熱処理は本実施の形態の第１の熱処理に相当する工程である。
【００９４】
ここで、比較例では全反応方式のサリサイドプロセスを用いているため、ゲート電極８ａ，８ｂ上、ｎ＋型半導体領域９ｂ上およびｐ＋型半導体領域１０ｂ上に形成されたＮｉ膜１１２は、前記一度目の熱処理によって全てゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂのそれぞれと反応し、サイドウォール１１の表面および素子分離領域４上に未反応のＮｉ膜１１２が残る。すなわち、Ｎｉ膜１１２はゲート電極８ａ，８ｂ上、ｎ＋型半導体領域９ｂ上およびｐ＋型半導体領域１０ｂ上以外の領域に残り、ゲート電極８ａ，８ｂ上、ｎ＋型半導体領域９ｂ上およびｐ＋型半導体領域１０ｂ上に形成されていたＮｉ膜１１２は、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂと反応してＮｉ２Ｓｉ層１４１ａを形成する。Ｎｉ２Ｓｉ層１４１ａは主にＮｉ２ＳｉおよびＮｉ３Ｓｉを含むメタルリッチ相であるが、結晶粒径が数μｍ程度のＮｉＳｉの結晶も形成されている。
【００９５】
次に、図２４に示すように、ウェット洗浄処理を行うことにより、未反応のＮｉ膜１１２とを除去してから、図１７に示すランプ式アニール装置３６によりＲＴＡ法で３００℃以上６５０℃以下の二度目の熱処理を３０秒程度行う。これにより、Ｎｉ２Ｓｉ層１４１ａと、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂのシリコン（Ｓｉ）とを、この二度目の熱処理で更に反応させて（Ｎｉ２Ｓｉ＋Ｓｉ→２ＮｉＳｉの反応をさせて）、Ｎｉ２Ｓｉより安定で低抵抗率のＮｉＳｉからなるＮｉＳｉ層１４１ｂをゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面上に形成する。なお、上記した二度目の熱処理は本実施の形態の第２の熱処理に相当する工程である。また、上記した熱処理による反応で形成されたＮｉＳｉは、更に加熱された場合、熱反応によりＮｉＳｉ２になる。
【００９６】
このように、比較例では一度目の熱処理で、Ｎｉ２Ｓｉを主に含み結晶粒径の大きいＮｉＳｉを含む層（Ｎｉ２Ｓｉ層１４１ａ）を形成し、このＮｉ２Ｓｉをその後の二度目の熱処理でＮｉＳｉからなる層（ＮｉＳｉ層１４１ｂ）に変化させる。その後、比較例の半導体装置でも、本実施の形態と同様に、絶縁膜４２，４３、コンタクトホール４４、プラグ４５、ストッパ絶縁膜５１、絶縁膜５２および配線５５を形成するが、ここではその図示および説明は省略する。以上により、比較例の半導体装置が製造される。
【００９７】
比較例で示した全反応方式のサリサイドプロセスは半導体基板１上に形成するＮｉ膜１１２の膜厚によりＮｉＳｉ層１４１ｂの膜厚を制御するものであるが、この方法はＮｉ膜１１２の膜厚の精度によりＮｉＳｉ層１４１ｂの膜厚がばらつきやすい。これに対し、本実施の形態では精度良く熱処理の温度および加熱時間を管理することが可能な熱伝導式アニール装置２０を用い、かつ熱処理の時間および温度によって金属シリサイド層４１の膜厚を制御する部分反応方式のサリサイドプロセスを用いているため、膜厚が１５ｎｍ程度の金属シリサイド層４１であってもばらつきなく精度の良い膜厚で金属シリサイド層４１を形成することができる。
【００９８】
また、本発明者らが、上記のようにして製造した比較例の半導体装置を調べたところ、ＮｉＳｉ層１４１ｂからチャネル部に向かってＮｉＳｉ２が異常成長しやすいことが分かった。
【００９９】
図２５では、ＮｉＳｉ２が異常成長しやすい領域を、ＮｉＳｉ２異常成長領域１４１ｃとして模式的に示している。このようなＮｉＳｉ２異常成長領域１４１ｃの発生は、本発明者らの実験（半導体装置の断面観察および断面の組成分析など）により確認された。そして、ＮｉＳｉ層１４１ｂからチャネル部にＮｉＳｉ２が異常成長していると、ＭＩＳＦＥＴのソース・ドレイン領域間のリーク電流が増大し、ソース・ドレイン領域の拡散抵抗が増大しデバイスの収率（歩留まり）が低下することも分かった。
【０１００】
比較例のようにランプ式アニール装置３６を用いて全反応方式のサリサイドプロセスによりＮｉＳｉ層１４１ｂを形成した場合、ＮｉＳｉ層１４１ｂからＮｉＳｉ２異常成長領域１４１ｃがｎチャネル型ＭＩＳＦＥＴのチャネル領域に向かって形成されやすくなり、リーク電流が発生しやすくなる。特に、比較例の方法で形成するＮｉＳｉ層１４１ｂの膜厚が約２２ｎｍ以下の場合、ＮｉＳｉ層１４１ｂの膜厚を薄くする程、このような異常成長が形成されやすくなり、リーク欠陥の発生数が多くなることが本発明者らによって確認されている。これは、約２２ｎｍ以下にＮｉＳｉ層１４１ｂの膜厚を薄くすると、シリサイド層の体積が小さくなるために熱によるＮｉ膜１１２とｎ＋型半導体領域９ｂ、ｐ＋型半導体領域１０ｂおよびゲート電極８ａ、８ｂとの反応を進みやすくなり、更に結晶の成長しやすくなるためである。このとき、一度目の熱処理において形成されるＮｉＳｉの結晶粒径が大きければ、より異常成長の発生が顕著となる。
【０１０１】
そこで、本実施の形態では、上述したように、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ上を含む半導体基板１の主面上に金属膜１２を堆積してから熱伝導型アニール装置２０により第１の熱処理を行い、この第１の熱処理により、ＮｉＳｉの微結晶を含む金属シリサイド層４１が形成されるようにする。すなわち、第１の熱処理で、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ（を構成するシリコン）と金属膜１２を選択的に反応させて金属シリサイド層４１を形成するが、第１の熱処理を行った段階で、金属シリサイド層４１をＮｉ２Ｓｉ（ダイニッケルシリサイド）やＮｉＳｉ２（ニッケルダイシリサイド）相のメタルリッチ相内に、ＮｉＳｉ（ニッケルモノシリサイド）の微結晶が含まれる層とする。
【０１０２】
ここで、金属シリサイド層４１内にＮｉＳｉの微結晶または微結晶よりも結晶粒径の大きい結晶が形成される原理を、図１８（ａ）、（ｂ）、図２６および図２７（ａ）、（ｂ）を用いて説明する。図２６は２００℃以上の温度で半導体基板を熱処理した際の加熱時間に対する金属膜内のＮｉ−Ｐｔと半導体基板との反応量を関係を示すグラフである。また、図２７（ａ）、（ｂ）は図２６と同様の条件において熱処理中のｐチャネル型ＭＯＳＦＥＴのｐ＋型半導体領域１０ｂの上面に形成された金属シリサイド層７０および金属膜７２の近傍を拡大して示す要部断面図である。図２７（ａ）は熱処理中の反応初期の金属シリサイド層７０を示し、図２７（ｂ）は図２７（ａ）よりも長い時間加熱された反応後半の金属シリサイド層７０を示している。
【０１０３】
２００℃以上の熱処理を行った際、図２６に示す領域ＦＲと領域ＡＲがあり、それぞれＮｉの拡散係数がことなる。領域ＦＲでは、金属シリサイド層はＮｉ２Ｓｉメタルリッチ相とその中に形成されるＮｉＳｉの微結晶（ＮｉＳｉの核）とで構成され、領域ＡＲでは、金属シリサイド層は大きく結晶成長したＮｉＳｉとメタルリッチ相とで構成されるために拡散係数が異なる。ＮｉＳｉ微結晶は、臨界核形成の自由エネルギーを超えない限りＮｉＳｉの結晶として大きく成長しないが、図２６に示す領域ＡＲのように一度臨界の自由エネルギーを超えるとＮｉＳｉの結晶として結晶粒径が大きく成長する。
【０１０４】
従って、熱処理工程中において加熱開始からあまり時間の経っていない反応初期（図２６に示す領域ＦＲ）ではＮｉ原子はＮｉ２Ｓｉメタルリッチ相を拡散する拡散係数は大きく、加熱開始から長い時間の経った反応後半（図２６に示す領域ＡＲ）ではＮｉＳｉの結晶が成長し、Ｎｉ２Ｓｉメタルリッチ相を拡散係数は小さくなる。すなわち、図２７（ａ）に示すように、熱処理中の反応初期ではＮｉ２Ｓｉメタルリッチ相７３を含む金属シリサイド層７０内のＮｉＳｉ結晶７１の結晶粒径は数十ｎｍ程度の微結晶であるが、図２７（ｂ）に示すように、熱処理中の反応後半では金属シリサイド層７０内のＮｉＳｉ結晶７１の結晶粒径は、大きいものでは数μｍにまで成長している。
【０１０５】
このことから、長時間熱処理を行う程ＮｉＳｉの結晶粒径は大きくなることがわかる。すなわち、第１の熱処理において一度成長したＮｉＳｉの粒径はその後小さくなることはなく、第２の熱処理にてさらに大きなＮｉＳｉの結晶が形成される。一方、第１の熱処理にてＮｉＳｉの微結晶を形成した状態で第２の熱処理を行えば、第２の熱処理後に結晶粒径の小さいＮｉＳｉが形成することができる。つまり、本実施の形態の第１の熱処理では図２７（ａ）の状態まで反応を進めたところで第１の熱処理を終了するが、比較例の一度目の熱処理では図２７（ｂ）の状態にまで反応が進み、大きな結晶粒径を有するＮｉＳｉを形成した時点で一度目の熱処理を終了することになる。
【０１０６】
このように、第１の熱処理においてＮｉＳｉの微結晶を形成するためには、ＮｉＳｉの臨界核形成の自由エネルギーを超えない低温で、かつ比較的短い時間で熱処理を行う必要がある。図１８（ａ）に示すように、ランプ型アニール装置３６は２６０℃付近の非制御領域が存在するのに対し、熱伝導型アニール装置２０では１８（ｂ）に示すように非制御領域は存在せず、サーマルバジェットが小さくなるため、ＮｉＳｉの臨界核形成の自由エネルギーを超えない低温で、かつ比較的短い時間で熱処理を行うことができる。
【０１０７】
本実施の形態では、第１の熱処理の後に第２の熱処理を行うことで、金属シリサイド層４１をＮｉＳｉ相とするが、第１の熱処理でＮｉＳｉの結晶の成長を抑制しているため、本実施の形態の第１の熱処理後に金属シリサイド層４１内に形成されるＮｉＳｉの微結晶の結晶粒径は、比較例の一度目の熱処理後におけるＮｉ２Ｓｉ層１４１ａ内に形成されるＮｉＳｉの結晶よりも結晶粒径が極めて小さい。これは、比較例における一度目の熱処理で形成されるＮｉＳｉが、ランプ式アニール装置３６により必要以上に長い時間加熱されているためである。本実施の形態では第１の熱処理において熱伝導型アニール装置２０を用いて結晶粒径の小さいＮｉＳｉの微結晶を形成しているため、第２の熱処理後の金属シリサイド層４１内のＮｉＳｉの結晶粒径も、比較例の第２の熱処理後のＮｉＳｉ層１４１ｂ内のＮｉＳｉの結晶粒径より小さいものとなる。
【０１０８】
また、部分反応方式のサリサイドプロセスは熱処理の温度および時間によってシリサイド層の膜厚を制御することができるため、熱伝導型アニール装置２０を用いれば、半導体基板上に形成する金属膜の膜厚によってシリサイド層の膜厚を制御する全反応方式のサリサイドプロセスよりも、シリサイド層の薄膜化において膜厚を精度よく制御できるため有利である。これは、ランプ式アニール装置３６は熱処理における温度管理が難しく、加熱時間が長くなるためであり、このようなランプ式アニール装置３６は加熱時間の精度が求められる部分反応式のサリサイドプロセスには不向きである。
【０１０９】
また、比較例のように長時間の加熱によりＮｉＳｉの結晶が大きく成長するような場合においてＮｉＳｉ２異常成長領域１４１ｃは形成されやすくなるが、これに対し、ニッケルシリサイドはシリサイド層内のＮｉＳｉの結晶粒径を小さくすることで物理的に安定し、異常成長を抑えることができる。本実施の形態では金属シリサイド層４１内のニッケルシリサイドの結晶が大きく成長することを防ぐことで、ＮｉＳｉ２異常成長領域１４１ｃｇが形成されることを防ぎ、また、それによりリーク電流の発生を防ぐことで半導体装置の信頼性を向上することを可能としている。また、これにより約２２ｎｍ以下の膜厚を有する金属シリサイド層４１を物理的に安定した状態で形成することができる。このため、１５ｎｍ程度の膜厚を有する金属シリサイド層４１であっても膜厚を精度良く制御して形成できるため、ＭＩＳＦＥＴの微細化を可能としており、また、微細化により半導体装置の動作速度を向上させることができ、半導体装置の性能を向上させることができる。
【０１１０】
また、金属膜１２が、Ｎｉ膜またはＮｉ合金膜の場合、特に、Ｎｉ（ニッケル）膜、Ｎｉ−Ｐｔ（ニッケル−白金）合金膜、Ｎｉ−Ｐｄ（ニッケル−パラジウム）合金膜、Ｎｉ−Ｙ（ニッケル−イットリウム）合金膜、Ｎｉ−Ｙｂ（ニッケル−イッテルビウム）合金膜、Ｎｉ−Ｅｒ（ニッケル−エルビウム）合金膜またはＮｉ-ランタノイド合金膜である場合に、本実施の形態を適用すれば、効果が大きい。特に、金属膜１２をＮｉ−Ｐｔ合金膜すれば、Ｐｔは金属シリサイド層４１内に形成されるＮｉＳｉの結晶粒径を小さくすることができる。
【０１１１】
また、図２５に示すようなＮｉＳｉ層１４１ｂからチャネル部へのＮｉＳｉ２異常成長領域１４１ｃは、ｐチャネル型のＭＩＳＦＥＴよりもｎチャネル型のＭＩＳＦＥＴで形成されやすい。ｎ型シリコン領域よりもｐ型シリコン領域の方が、より低い温度でＮｉとＳｉの反応が進んでおり、ｎ型シリコン領域よりもｐ型シリコン領域の方が、Ｎｉが拡散しやすいと考えられる。このため、ＮｉＳｉ２異常成長領域１４１ｃはｎ型ウエル６よりもＮｉが拡散しやすいｐ型ウエル５で生じやすく、本実施の形態を適用したときの金属シリサイド層４１からチャネル部へのＮｉＳｉ２の異常成長を防止できる効果は、ｐチャネル型ＭＩＳＦＥＴＱｐよりもｎチャネル型ＭＩＳＦＥＴＱｎにおいて、より大きくなる。
【０１１２】
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１１３】
本発明は、金属シリサイド層を有する半導体素子を備えた半導体装置の製造技術に適用して有効である。
【符号の説明】
【０１１４】
１ 半導体基板
２ 絶縁膜
３ 絶縁膜
４ 素子分離領域
４ａ 溝
４ｂ 絶縁膜
４ｃ 絶縁膜
５ ｐ型ウエル
６ ｎ型ウエル
７ ゲート絶縁膜
８ シリコン膜
８ａ，８ｂ ゲート電極
９ａ ｎ−型半導体領域
９ｂ ｎ＋型半導体領域
１０ａ ｐ−型半導体領域
１０ｂ ｐ＋型半導体領域
１１ サイドウォール
１２、７２ 金属膜
２０、３２ 熱伝導型アニール装置
２１ ロードポート
２２、３４ ロボットアーム
２３ スワッパー
２４ キャリアプレート
２５ リアクタ
２６ バー
２７ カーボンリング
２８ サポートピン
２９ ガードリング
３０ 半導体ウエハ
３１、３８ 固定ヒータ
３３ 冷却プレート
３５ バッチ式アニール装置
３６ ランプ式アニール装置
３７ ラック
４１ 金属シリサイド層
４２、４３、５２ 絶縁膜
４４ コンタクトホール
４５ プラグ
４５ａ バリア導体膜
４５ｂ 主導体膜
５１ ストッパ絶縁膜
５３ 配線溝
５４ バリア導体膜
５５ 配線
６０ ランプ
６１ ウエハ台
６２ 放射温度計
７０ 金属シリサイド層
７１ ＮｉＳｉ結晶
７３ Ｎｉ２Ｓｉメタルリッチ相
１１２ Ｎｉ膜
１４１ａ Ｎｉ２Ｓｉ層
１４１ｂ ＮｉＳｉ層
１４１ｃ ＮｉＳｉ２異常成長領域
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、金属シリサイド層を有する半導体素子の製造に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体装置の高集積化が進むにつれて、電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）はスケーリング則に従い微細化されるが、ゲート電極やソース・ドレイン領域の抵抗が増大して電界効果トランジスタを微細化しても高速動作が得られないという問題が生じる。そこで、ゲート電極を構成する導電膜およびソース・ドレイン領域を構成する半導体領域の表面に自己整合により低抵抗の金属シリサイド層、例えばニッケルシリサイド層またはコバルトシリサイド層などを形成することにより、ゲート電極やソース・ドレイン領域を低抵抗化するサリサイド（Salicide：Self Aligned Silicide）技術が検討されている。
【０００３】
特開２００４−５２１４８６号公報（特許文献１）には、２段階アニール方法により、シリコン電極のエッジに形成されるシリサイドの厚さを実質的に電極の中央の厚さと等しくできる技術が記載されている。具体的には、レーザアニール、ランプ加熱または放射アニールを用いたアニール装置による第１の加熱処理（２５０〜３５０℃）によってＮｉ２ＳｉおよびＮｉ３Ｓｉをシリサイド層内に形成し、第２の加熱処理（３５０〜７００℃）によってシリサイド層内にニッケルモノシリサイドを形成することが記載されており、第１の加熱処理によってシリサイド層内にＮｉＳｉの微結晶を形成する旨の記載はない。また、第１の加熱処理の前に半導体基板上に形成する金属膜としてＮｉ合金膜を形成することを記載しているが、Ｎｉ−Ｐｔ膜などの具体的な合金膜は例示されておらず、シリサイド層を形成する加熱処理の際に熱伝導アニール装置を用いる旨の記載はない。
【０００４】
特開２００７−２９９８９９号公報（特許文献２）には、シリサイド層の表面酸化を抑制し、シリサイド層のシート抵抗を上昇させずにニッケルモノシリサイドを含むシリサイド層を形成する技術が記載されている。具体的には、半導体基板上にＮｉ膜およびＴｉＮ膜を順次形成した後、シンター加熱方式により第１の温度処理（２００〜３５０℃）によってＮｉ２Ｓｉをシリサイド層内に形成し、同じくシンター加熱方式により第２の温度処理（３７０〜５００℃）によってシリサイド層内にニッケルモノシリサイドを形成することが記載されており、第１の温度処理によってシリサイド層内にＮｉＳｉの微結晶を形成する旨の記載はない。また、ここでは第１の温度処理の前に半導体基板上に形成する金属膜をＮｉ膜としており、Ｎｉ−Ｐｔ膜などのＮｉ合金膜を形成する旨の記載はない。
【０００５】
特開２００９−１７６９７５号公報（特許文献３）には、全反応方式のサリサイドプロセスによりニッケルプラチナシリサイド層を形成する技術が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−５２１４８６号公報
【特許文献２】特開２００７−２９９８９９号公報
【特許文献３】特開２００９−１７６９７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体装置の微細化に伴い、電界効果トランジスタのソース・ドレイン領域およびゲート電極の上面に形成されるシリサイド層の薄膜化が求められてきている。しかし、シリサイド層が薄膜化するとシリサイド層の安定性が物理的に不安定になり、半導体基板内においてシリサイド層が異常成長し、ゲート電極の下部の半導体基板内に主にＮｉＳｉ２を含むシリサイド層が形成される。この場合、接合リーク電流に起因するリーク欠陥が増加し、半導体装置の信頼性が損なわれる虞があるため、シリサイド層を薄膜化することは困難であった。
【０００８】
近年ではシリサイド層を形成するサリサイドプロセスでは、半導体基板上に形成した金属膜をソース領域、ドレイン領域およびゲート電極の一部と反応させてシリサイド層を形成するため、二回に分けてアニール処理（熱処理）する方法が一般的となっている。この場合、二回目のアニール処理工程である２ｎｄアニール処理では、最初のアニール処理工程である１ｓｔアニール処理よりも高い温度で半導体基板を加熱する。
【０００９】
特許文献３に示すように、従来のサリサイドプロセスではランプを用いたアニール装置内においてソース・ドレイン領域およびゲート電極の上面に形成された金属膜を全て反応させてシリサイド層を形成する全反応方式のサリサイドプロセスが用いられていた。しかし、この方法は長い加熱時間を必要とするため、長時間の加熱によりシリサイド層を構成する結晶の大きさ（グレインサイズ）が大きくなり、シリサイド層が半導体基板内にまで異常成長する原因の１つとなっている。
【００１０】
本発明の第１の目的は、半導体装置の性能を向上させることができる技術を提供することにある。
【００１１】
また、本発明の第２の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
すなわち、本願発明の半導体装置の製造方法は、半導体基板に半導体領域を形成してから前記半導体基板上に金属膜を形成し、第１の熱処理を行って前記金属膜と前記半導体領域とを反応させて金属シリサイド層を形成した後、未反応の前記金属膜を除去し、前記第１の熱処理よりも熱処理温度が高い第２の熱処理を行うもので、前記第１の熱処理の昇温レートは、２５０〜５００℃／秒であることを特徴とするものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
【００１７】
また、ソース・ドレイン領域の表面に金属シリサイド層が形成された電界効果トランジスタを有する半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】本発明の一実施の形態における熱伝導型アニール装置の一部を破断して示す断面図である。
【図１２】本発明の一実施の形態における熱伝導型アニール装置の一部を示す平面図である。
【図１３】図１２のＡ−Ａ線における断面図である。
【図１４】本発明の一実施の形態における熱伝導型アニール装置の一部を示す断面図である。
【図１５】熱伝導型アニール装置を示す断面図である。
【図１６】比較例として示すバッチ式アニール装置の断面図である。
【図１７】比較例として示すランプ式アニール装置の断面図である。
【図１８】（ａ）は比較例として示すランプ式アニール装置による熱処理における半導体ウエハの温度と時間の関係を示したグラフである。（ｂ）は本実施の形態の第１の熱処理における半導体ウエハの温度と時間の関係を示したグラフである。
【図１９】図１０に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】比較例として示す半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】比較例として示す半導体装置の一部を拡大して示す要部断面図である。
【図２６】加熱時間に対するＮｉ−Ｐｔと半導体基板との反応量の関係を示すグラフである。
【図２７】（ａ）は図２６と同様の条件において熱処理中の半導体装置の一部を拡大して示す要部断面図である。（ｂ）は図２６と同様の条件において熱処理中の半導体装置の一部を拡大して示す要部断面図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２１】
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１〜図８は、本発明の一実施の形態である半導体装置、例えばＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置の製造工程中の要部断面図である。
【００２２】
まず、図１に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。次に、この半導体基板１を熱酸化してその表面に例えば厚さ１１ｎｍ程度の絶縁膜２を形成した後、その上層にＣＶＤ（Chemical Vapor Deposition）法などにより、例えば厚さ９０ｎｍ程度の絶縁膜３を堆積する。絶縁膜２は酸化シリコンなどからなり、絶縁膜３は窒化シリコン膜などからなる。それから、図２に示すように、フォトレジストパターン（図示せず）をエッチングマスクとして絶縁膜３、絶縁膜２および半導体基板１を順次ドライエッチングすることにより、素子分離形成予定領域の半導体基板１に、例えば深さ３００ｎｍ程度の溝（素子分離用の溝）４ａを形成する。溝４ａは、素子分離用の溝であり、すなわち後述する素子分離領域４形成用の溝である。
【００２３】
次に、図３に示すように、溝４ａの内部（側壁および底部）を含む半導体基板１の主面上に、例えば厚み１０ｎｍ程度の絶縁膜４ｂを形成する。それから、半導体基板１の主面上（すなわち絶縁膜４ｂ上）に、溝４ａ内を埋めるように、絶縁膜４ｃをＣＶＤ法などにより形成（堆積）する。
【００２４】
絶縁膜４ｂは、酸化シリコン膜または酸窒化シリコン膜からなる。絶縁膜４ｂが酸窒化シリコン膜の場合には、絶縁膜４ｂ形成工程以降の熱処理によって溝４ａの側壁が酸化することによる体積膨張を防止でき、半導体基板１に働く圧縮応力を低減できる効果がある。
【００２５】
絶縁膜４ｃは、ＨＤＰ−ＣＶＤ（High Density Plasma CVD：高密度プラズマＣＶＤ）法により成膜された酸化シリコン膜、またはＯ３−ＴＥＯＳ酸化膜などである。なお、Ｏ３−ＴＥＯＳ酸化膜とは、Ｏ３（オゾン）およびＴＥＯＳ（Tetraethoxysilane：テトラエトキシシラン、Tetra Ethyl Ortho Silicateとも言う）を原料ガス（ソースガス）として用いて熱ＣＶＤ法により形成した酸化シリコン膜である。
【００２６】
それから、半導体基板１を例えば１１５０℃程度で熱処理することにより、溝４ａに埋め込んだ絶縁膜４ｃを焼き締める。焼き締め前の状態では、Ｏ３−ＴＥＯＳ酸化膜よりもＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜の方が緻密である。このため、絶縁膜４ｃがＯ３−ＴＥＯＳ酸化膜の場合、焼き締めによる絶縁膜４ｃの収縮により、半導体基板１に働く圧縮応力を低減できる効果がある。一方、絶縁膜４ｃがＨＤＰ−ＣＶＤ法により成膜された酸化シリコン膜の場合には、絶縁膜４ｃがＯ３−ＴＥＯＳ酸化膜の場合に比べて、焼き締め時の絶縁膜４ｃの収縮が少ないため、素子分離領域４によって半導体基板１に働く圧縮応力が大きくなる。
【００２７】
次に、図４に示すように、絶縁膜４ｃをＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨して絶縁膜３を露出させ、熱リン酸などを用いたウエットエッチングにより絶縁膜３を除去した後、ＨＦなどにより溝４ａの外部の絶縁膜４ｃおよび絶縁膜２を除去し、溝４ａの内部に絶縁膜４ｂ，４ｃを残すことにより、素子分離領域（素子分離）４を形成する。
【００２８】
このようにして、溝４ａ内に埋め込まれた絶縁膜４ｂ，４ｃからなる素子分離領域４が形成される。本実施の形態では、素子分離領域４は、ＬＯＣＯＳ（Local Oxidization of Silicon）法ではなく、好ましくはＳＴＩ（Shallow Trench Isolation）法により形成される。すなわち、本実施の形態の素子分離領域４は、好ましくは、半導体基板１に形成された素子分離用の溝４ａ内に埋め込まれた絶縁体（ここでは絶縁膜４ｂ，４ｃ）からなる。後述するｎチャネル型ＭＩＳＦＥＴＱｎ（すなわちｎチャネル型ＭＩＳＦＥＴＱｎを構成するゲート絶縁膜７、ゲート電極８ａおよびソース・ドレイン用のｎ−型半導体領域９ａおよびｎ＋型半導体領域９ｂ）は、素子分離領域４で規定された（囲まれた）活性領域に形成される。また、後述するｐチャネル型ＭＩＳＦＥＴＱｐ（すなわちｐチャネル型ＭＩＳＦＥＴＱｐを構成するゲート絶縁膜７、ゲート電極８ｂおよびソース・ドレイン用のｐ−型半導体領域１０ａおよびｐ＋型半導体領域１０ｂ）も、素子分離領域４で規定された（囲まれた）活性領域に形成される。
【００２９】
次に、図５に示すように、半導体基板１の主面から所定の深さに渡ってｐ型ウエル５およびｎ型ウエル６を形成する。ｐ型ウエル５は、ｐチャネル型ＭＩＳＦＥＴ形成予定領域を覆うフォトレジスト膜（図示せず）をイオン注入阻止マスクとして、ｎチャネル型ＭＩＳＦＥＴ形成予定領域の半導体基板１に例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができる。また、ｎ型ウエル６は、ｎチャネル型ＭＩＳＦＥＴ形成予定領域を覆う他のフォトレジスト膜（図示せず）をイオン注入阻止マスクとして、ｐチャネル型ＭＩＳＦＥＴ形成予定領域の半導体基板１に例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどによって形成することができる。
【００３０】
次に、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面を清浄化（洗浄）した後、半導体基板１の表面（すなわちｐ型ウエル５およびｎ型ウエル６の表面）上にゲート絶縁膜７を形成する。ゲート絶縁膜７は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
【００３１】
次に、半導体基板１上（すなわちｐ型ウエル５およびｎ型ウエル６のゲート絶縁膜７上）に、ゲート電極形成用の導体膜として、多結晶シリコン膜のようなシリコン膜８を形成する。シリコン膜８のうちのｎチャネル型ＭＩＳＦＥＴ形成予定領域（後述するゲート電極８ａとなる領域）は、フォトレジスト膜（図示せず）をマスクとして用いてリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより、低抵抗のｎ型半導体膜（ドープトポリシリコン膜）とされている。また、シリコン膜８のうちのｐチャネル型ＭＩＳＦＥＴ形成予定領域（後述するゲート電極８ｂとなる領域）は、他のフォトレジスト膜（図示せず）をマスクとして用いてホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどにより、低抵抗のｐ型半導体膜（ドープトポリシリコン膜）とされている。また、シリコン膜８は、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により多結晶シリコン膜に変えることもできる。
【００３２】
次に、図６に示すように、シリコン膜８をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、ゲート電極８ａ，８ｂを形成する。
【００３３】
ｎチャネル型ＭＩＳＦＥＴのゲート電極となるゲート電極８ａは、ｎ型の不純物を導入した多結晶シリコン（ｎ型半導体膜、ドープトポリシリコン膜）からなり、ｐ型ウエル５上にゲート絶縁膜７を介して形成される。すなわち、ゲート電極８ａは、ｐ型ウエル５のゲート絶縁膜７上に形成される。また、ｐチャネル型ＭＩＳＦＥＴのゲート電極となるゲート電極８ｂは、ｐ型の不純物を導入した多結晶シリコン（ｐ型半導体膜、ドープトポリシリコン膜）からなり、ｎ型ウエル６上にゲート絶縁膜７を介して形成される。すなわち、ゲート電極８ｂは、ｎ型ウエル６のゲート絶縁膜７上に形成される。ゲート電極８ａ，８ｂのゲート長は、必要に応じて変更できるが、例えば５０ｎｍ程度とすることができる。
【００３４】
次に、図７に示すように、ｐ型ウエル５のゲート電極８ａの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）ｎ−型半導体領域９ａを形成し、ｎ型ウエル６のゲート電極８ｂの両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、（一対の）ｐ−型半導体領域１０ａを形成する。ｎ−型半導体領域９ａおよびｐ−型半導体領域１０ａの深さ（接合深さ）は、例えば３０ｎｍ程度とすることができる。
【００３５】
次に、ゲート電極８ａ，８ｂの側壁上に、絶縁膜として、例えば酸化シリコンまたは窒化シリコンあるいはそれら絶縁膜の積層膜などからなる側壁スペーサまたはサイドウォール（側壁絶縁膜）１１を形成する。サイドウォール１１は、例えば、半導体基板１上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって形成することができる。
【００３６】
サイドウォール１１の形成後、（一対の）ｎ＋型半導体領域９ｂ（ソース、ドレイン領域）を、例えば、ｐ型ウエル５のゲート電極８ａおよびサイドウォール１１の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより形成する。例えば、リン（Ｐ）を５×１０１５／ｃｍ２程度、ヒ素（Ａｓ）を４×１０１５／ｃｍ２程度注入して形成する。また、（一対の）ｐ＋型半導体領域１０ｂ（ソース、ドレイン領域）を、例えば、ｎ型ウエル６のゲート電極８ｂおよびサイドウォール１１の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより形成する。例えば、ホウ素（Ｂ）を４×１０１５／ｃｍ２程度注入して形成する。ｎ＋型半導体領域９ｂを先に形成しても、あるいはｐ＋型半導体領域１０ｂを先に形成してもよい。イオン注入後、導入した不純物の活性化のためのアニール処理を、例えば１０５０℃程度のスパイクアニール処理にて行うこともできる。ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの深さ（接合深さ）は、例えば８０ｎｍ程度とすることができる。
【００３７】
ｎ＋型半導体領域９ｂは、ｎ−型半導体領域９ａよりも不純物濃度が高く、ｐ＋型半導体領域１０ｂは、ｐ−型半導体領域１０ａよりも不純物濃度が高い。これにより、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型半導体領域（不純物拡散層）９ｂおよびｎ−型半導体領域９ａにより形成され、ｐチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型半導体領域（不純物拡散層）１０ｂおよびｐ−型半導体領域１０ａにより形成される。従って、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域は、ＬＤＤ（Lightly doped Drain）構造を有している。ｎ−型半導体領域９ａは、ゲート電極８ａに対して自己整合的に形成され、ｎ＋型半導体領域９ｂは、ゲート電極８ａの側壁上に形成されたサイドウォール１１に対して自己整合的に形成される。ｐ−型半導体領域１０ａは、ゲート電極８ｂに対して自己整合的に形成され、ｐ＋型半導体領域１０ｂは、ゲート電極８ｂの側壁上に形成されたサイドウォール１１に対して自己整合的に形成される。
【００３８】
このようにして、ｐ型ウエル５に、電界効果トランジスタとしてｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｎが形成される。また、ｎ型ウエル６に、電界効果トランジスタとしてｐチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）Ｑｐが形成される。これにより、図７の構造が得られる。ｎチャネル型ＭＩＳＦＥＴＱｎは、ｎチャネル型の電界効果トランジスタとみなすことができ、ｐチャネル型ＭＩＳＦＥＴＱｐは、ｐチャネル型の電界効果トランジスタとみなすことができる。また、ｎ＋型半導体領域９ｂは、ｎチャネル型ＭＩＳＦＥＴＱｎのソースまたはドレイン用の半導体領域とみなすことができ、ｐ＋型半導体領域１０ｂは、ｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用の半導体領域とみなすことができる。
【００３９】
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８ａおよびソース・ドレイン領域（ここではｎ＋型半導体領域９ｂ）の表面と、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８ｂおよびソース・ドレイン領域（ここではｐ＋型半導体領域１０ｂ）の表面とに、低抵抗の金属シリサイド層（後述の金属シリサイド層４１に対応）を形成する。本実施の形態におけるサリサイドプロセスは部分反応方式のサリサイドプロセスを用い、以下に、この金属シリサイド層の形成工程について説明する。
【００４０】
図８は、図７に続く半導体装置の製造工程中における要部断面図である。図９、図１０、図１９〜図２１は、図８に続く半導体装置の製造工程中における要部断面図である。
【００４１】
上記のようにして図７の構造が得られた後、図８に示すように、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面を露出させてから、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ上を含む半導体基板１の主面（全面）上に金属膜１２を、例えばスパッタリング法を用いて形成（堆積）する。すなわち、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ上を含む半導体基板１上に、ゲート電極８ａ，８ｂを覆うように、金属膜１２が形成される。
【００４２】
また、金属膜１２の堆積工程の前に、ＨＦガス、ＮＦ３ガス、ＮＨ３ガス又はＨ２ガスのうち少なくともいずれか１つを用いたドライクリーニング処理を行って、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面の自然酸化膜を除去した後、半導体基板１を大気中（酸素含有雰囲気中）にさらすことなく、金属膜１２の堆積工程を行えば、より好ましい。
【００４３】
金属膜１２は、例えばＮｉ（ニッケル）−Ｐｔ（白金）合金膜（ＮｉとＰｔの合金膜）からなり、その厚さ（堆積膜厚）は、例えば１５〜４０ｎｍ程度とすることができる。ここでは、金属膜１２内のＰｔ（白金）の濃度は例えば３〜１０ａｔ％とする。
【００４４】
このようにして金属膜１２を形成した後、図９に示すように、半導体基板１に第１の熱処理（１ｓｔアニール処理）を施す。ここで、第１の熱処理は、２５０〜３００℃で行うことが好ましい。例えば、後述する枚葉式の熱伝導型アニール装置を用い、不活性ガスまたは窒素ガス雰囲気中でＲＴＡ（Rapid Thermal Anneal）法を用いて、２８０℃程度の温度にて３０秒以程度の熱処理を半導体基板１に施すことにより、第１の熱処理を行うことができる。このとき、熱処理を行う目標の温度（ここでは２８０℃）よりも低い温度で金属膜１２が加熱される時間をできるだけ短くし、半導体基板１の温度を早く目標温度に到達させるために、昇温レート（単位時間当たりに上昇する温度の度合い）を高く(２５０〜３００℃／秒程度)設定すればより好ましい。なお、後述する熱伝導型のアニール装置は１秒間に半導体ウエハの温度を５００℃程度に上昇させることができるので、第１の熱処理の昇温レートは２５０〜５００℃／秒としても良い。
【００４５】
第１の熱処理により、図９に示すように、ゲート電極８ａ，８ｂを構成する多結晶シリコン膜と金属膜１２、およびｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂを構成する単結晶シリコンと金属膜１２を選択的に反応させて、金属・半導体反応層である金属シリサイド層４１を形成する。このとき、金属膜１２内のＮｉ−Ｐｔ合金膜は、半導体基板１（ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの各上部）に接する底面側から反対側の上面方向に向かって５〜８ｎｍの範囲のＮｉ−Ｐｔ合金がゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの各上部と反応する。これにより、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの各上部に、ＰｔおよびＮｉ２Ｓｉ（ダイニッケルシリサイド）を含むメタルリッチ相であって、ＮｉＳｉ（ニッケルモノシリサイド）の微結晶（結晶の核となるもの）が形成された金属シリサイド層４１を形成する。なお、ここで言うメタルリッチ相とは、ＮｉＳｉのようにＳｉの原子と金属原子とが１：１で化合してる化合物とは違い、Ｎｉ２ＳｉまたはＮｉ３Ｓｉのように、Ｓｉに対して多くの金属原子が化合している化合物からなる相のことを指す。
【００４６】
すなわち、図８に示す工程において半導体基板１上に１５〜４０ｎｍの厚さで形成された金属膜１２が、第１の熱処理において、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの各上部において反応して図９に示す金属シリサイド層４１となるのは、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの各上部の金属膜１２の全膜厚の内の一部である。このため、図９に示すように、金属シリサイド層４１が形成された半導体基板１上の金属膜１２は、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの各上部において、他の領域の金属膜１２の膜厚に比べて膜厚が薄くなっている。このように、金属膜１２の膜厚の一部のみを必要量だけ反応させて金属シリサイド層４１を形成するサイリサイドプロセスを、ここでは部分反応方式のサリサイドプロセスと呼ぶ。
【００４７】
なお、本実施の形態では金属膜１２中にＰｔを添加させているが、これは、金属シリサイド層としてニッケルシリサイド層を用いる場合、ニッケルシリサイド層（金属シリサイド層４１）中にＰｔなどを添加することにより、形成された金属シリサイド層の凝集を減らし、形成された金属シリサイド層において、ＮｉＳｉ２結晶の異常成長を抑制することができるためである。また、金属膜１２中にＰｔを添加することで、第１の熱処理によって形成される金属シリサイド層４１内に、より微細な結晶粒径を有するＮｉＳｉの結晶が形成されやすくなる。
【００４８】
このように、本実施の形態の第１の熱処理では、半導体基板１上に形成した金属膜１２を、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの各上部において全て反応させる全反応方式のサリサイドプロセスではなく、金属膜１２の膜厚の一部のみを必要量だけ反応させて金属シリサイド層４１を形成する部分反応方式のサリサイドプロセスを用いる。全反応方式のサリサイドプロセスについては、後に図２２〜図２４を用いて説明する。
【００４９】
後述する全反応方式のサリサイドプロセスでは、第１の熱処理の前に形成する金属膜１２の膜厚により、金属膜１２とゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂとの反応量（金属シリサイド層４１の膜厚）を制御する。これに対し、本実施の形態で用いる部分反応方式のサリサイドプロセスでは、第１の熱処理において半導体基板１を加熱する温度および時間によって金属膜１２とゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂとの反応量（金属シリサイド層４１の膜厚）を制御することが可能である。このため、全反応方式に比べ、部分反応方式のサリサイドプロセスは１５ｎｍ以下の薄い膜厚を有するシリサイド層を形成することが容易であるという特徴がある。また、全反応方式ではなく部分反応方式のサリサイドプロセスを用いることにより、第１の熱処理により形成される金属シリサイド層４１内に含まれるＰｔ（白金）をより高濃度で金属シリサイド層４１内に含ませることができる。
【００５０】
次に、図１０に示すように、ウェット洗浄処理を行うことにより、未反応の金属膜１２（すなわちゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂまたはｐ＋型半導体領域１０ｂと反応しなかった金属膜１２）とを除去する。この際、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面上に金属シリサイド層４１を残存させる。ウェット洗浄処理は、硫酸を用いたウェット洗浄、またはＳＰＭ（Sulfuric acid Hydrogen
Peroxide Mixture：硫酸と過酸化水素水との混合液）を用いたウェット洗浄などにより行うことができる。
【００５１】
その後、半導体基板１に第２の熱処理（２ｎｄアニール処理）を施す。第２の熱処理は、上記第１の熱処理の熱処理温度よりも高い熱処理温度で行う。例えば不活性ガスまたは窒素ガス雰囲気中で半導体基板１にＲＴＡ法を用い、５００℃〜６００℃程度で、５秒程度の短時間の熱処理（スパイクアニール）または３０秒程度の熱処理（ソークアニール）を施すことにより、第２の熱処理を行うことができる。本実施の形態では、第２の熱処理も第１の熱処理と同様に枚葉式の熱伝導型アニール装置を用いて行う。
【００５２】
第２の熱処理を行うことで、Ｎｉ２ＳｉまたはＮｉ３Ｓｉからなるメタルリッチ相を主に含む金属シリサイド層４１の全体をＮｉＳｉ相に相変化することができる。なお、ＮｉＳｉは、Ｎｉ２ＳｉおよびＮｉ３Ｓｉよりも低い抵抗率を有し、第２の熱処理以降も（半導体装置の製造終了まで）金属シリサイド層４１は低抵抗のＮｉＳｉのまま維持され、製造された半導体装置では（例えば半導体基板１を個片化して半導体チップとなった状態でも）、金属シリサイド層４１は低抵抗のＮｉＳｉとなっている。
【００５３】
なお、１５ｎｍ程度の膜厚を有する金属シリサイド層４１を形成する本実施の形態では、第２の熱処理後の金属シリサイド層４１中のＮｉＳｉの平均な結晶粒径はｎチャネル型ＭＩＳＦＥＴＱｎでは１００ｎｍ以下、ｐチャネル型ＭＩＳＦＥＴＱｐでは２００ｎｍ以下となる。すなわち、本実施の形態の金属シリサイド層４１中に形成されるＮｉＳｉの微結晶の平均的な結晶粒径は２０〜３０ｎｍ程度であるため、第１の熱処理によって形成されるＮｉＳｉの結晶粒径は、第２の熱処理後のＮｉＳｉの結晶粒径の３分の１以下となる。なお、ここで言う結晶粒径とは、半導体基板１の主面に沿う方向における結晶の直径のことである。
【００５４】
ここで、本実施の形態の第１および第２の熱処理に用いる枚葉式の熱伝導型アニール装置について、図１１〜図１４を用いて説明をする。図１１〜図１４に示す熱伝導型アニール装置は枚葉式であるため、１つの炉の中で複数枚の半導体ウエハを同時にアニールするバッチ式のアニール装置とは異なり、１つのアニール装置のアニール炉内に１枚ずつ半導体ウエハを配置して熱処理を行うものである。
【００５５】
図１１は熱伝導型アニール装置の一部を破断して主要部を示す平面図であり、熱伝導型アニール装置２０は、半導体ウエハを熱伝導型アニール装置２０内に運搬するロードポート２１、熱伝導型アニール装置２０内において半導体ウエハを移動させるロボットアーム２２、スワッパー２３およびキャリアプレート２４を有し、半導体ウエハを加熱するリアクタ２５を有している。熱伝導型アニール装置２０によって熱処理を行う工程では、まずロードポートによって半導体ウエハが熱伝導型アニール装置２０内に運び込まれた後、ロボットアーム２２によって、半導体ウエハはロードポート上から、対向する２枚の板からなるスワッパー２３上に移される。その後、半導体ウエハはスワッパー２３によってキャリアプレート２４上に配置され、キャリアプレート２４は半導体ウエハを搭載したまま、２枚のカーボンヒータからなるリアクタ２５同士の間に移動する。その後、リアクタ２５によって半導体ウエハを熱処理した後、半導体ウエハはキャリアプレート２４上において冷却され、前述した運搬手順とは逆の手順により、半導体ウエハはキャリアプレート２４、スワッパー２３およびロボットアーム２２によってロードポート２１上に戻され、ロードポート２１によって熱伝導型アニール装置２０の外に運び出される。
【００５６】
ここで、キャリアプレート２４を拡大して示す平面図を図１２に示す。また、図１２のキャリアプレート２４のＡ−Ａ線における断面図を図１３に示す。図１２および図１３に示すように、キャリアプレート２４は２本のバー２６に沿ってスライドして移動することが可能な円形のプレートであり、外側のカーボンリング２７、カーボンリング２７からキャリアプレート２４の中央に向かって延びるサポートピン２８およびサポートピン２８上であってカーボンリング２７よりもキャリアプレートの内側に配置されたガードリング２９を有している。半導体ウエハ３０を運搬、熱処理する際はガードリング２９の内側のサポートピン上に半導体ウエハ３０を配置する。ここで、ガードリング２９は半導体ウエハ３０の位置がズレるのを防止し、また、半導体ウエハが効率よく加熱するために半導体ウエハ３０の側方から熱が逃げるのを防ぐ壁の役割を果たすものである。
【００５７】
図１４に示すように、本実施の形態で用いる熱伝導型アニール装置２０は、上下に可動する２枚の導体であるカーボンヒータ（リアクタ２５）を有する。熱処理の際は、Ｎ２（窒素）の雰囲気中において、ベルヌーイチャックによってキャリアプレート２４（図示せず）に非接触保持（チャック保持）される半導体ウエハ３０を上下（半導体ウエハ３０の主面側および裏面側）から２枚のリアクタ２５により挟み込むことで半導体ウエハ３０の主面および裏面の近傍に配置し、電流によってリアクタ２５を発熱させ、半導体ウエハ３０を加熱して熱処理する。すなわち、２枚のリアクタ２５は熱伝導型アニール装置２０内のキャリアプレート２４上に配置された半導体ウエハ３０の主面に対して垂直な方向である上下方向に移動させることが可能であり、半導体ウエハ３０が２枚のリアクタ２５の間に配置された後に、半導体ウエハ３０の主面および裏面に各リアクタ２５をそれぞれ接近させて熱処理を行う。
【００５８】
熱伝導型アニール装置２０では、リアクタ２５が上下に可動して半導体ウエハ３０の主面および裏面のそれぞれに近接するため、図１４に示す半導体ウエハ３０の主面と、半導体ウエハ３０の主面に対向するリアクタ２５との距離Ｌを１５０μｍ程度にまで近付けることができ、半導体ウエハ３０の裏面も同様に、対向するリアクタ２５との距離を１５０μｍ程度に近付けることができる。リアクタ２５と半導体ウエハ３０とを限りなく近付けることにより、半導体ウエハ３０の加熱を開始する時点から高い昇温レートで加熱することができ、短時間で半導体ウエハ３０の温度を目標温度（ここでは２８０℃）に到達させることができる。
【００５９】
また、２枚のリアクタ２５同士の間に近接して半導体ウエハ３０が配置されているため、リアクタ２５の温度を半導体ウエハ３０の温度としてみなすことができる。このため、熱伝導型アニール装置２０では半導体ウエハ３０自体の温度を計測しておらず、半導体ウエハ３０はリアクタ２５に流す電流値などから算出されたリアクタ２５の温度と同じ温度を有しているものとし、半導体ウエハ３０の温度を制御している。また、この熱伝導型アニール装置２０は枚葉式の小型のアニール装置であるため、アニール装置内のリアクタ２５を発熱したままの状態で保持し、高温のリアクタ２５同士の間において半導体ウエハ３０を出し入れできる。このため、熱処理の際にリアクタ２５が半導体ウエハ３０を加熱するための所望の温度に達するまでの時間を省き、リアクタ２５間に配置された時点から半導体ウエハ３０を急速に加熱することができる。また、均一に加熱されたリアクタ２５を半導体ウエハ３０に近接させて熱処理を行うことにより、半導体ウエハ３０の主面および裏面の全面を均一に加熱することができる。
【００６０】
このように、可動式のカーボンヒータを用いて近距離で半導体ウエハ３０を熱することができ、また、既に高温に達しているアニール装置内に半導体ウエハ３０を入れることができるため、本実施の形態の第１および第２の熱処理に用いる枚葉式の熱伝導型アニール装置２０では、高い昇温レートで急速に半導体ウエハ３０を加熱することが可能である。第１の熱処理においては、半導体ウエハ３０の温度を、室温（常温）からアニール処理の目標温度である２５０℃〜３００℃まで１秒もかからず加熱することが可能であるため、昇温レートとしては、２５０〜３００℃／秒以上となる。また、第２の熱処理においては、半導体ウエハ３０の温度をアニール処理の目標温度である５００℃〜６００℃まで１秒程度で加熱することが可能であるため、昇温レートは、５００℃／秒程度となる。
【００６１】
また、この熱伝導型アニール装置２０では、半導体ウエハ３０を加熱する際に、半導体ウエハ３０の温度にオーバーシュートが発生しないという特徴がある。すなわち、例えば第１の熱処理の目標温度を２８０℃とした場合に、半導体ウエハ３０を加熱し始め、半導体ウエハ３０の温度が目標温度である２８０℃に達した後に、半導体ウエハ３０の温度を２８０℃よりも上昇させず、半導体ウエハ３０の温度が２８０℃に達した後も一定の温度で所望の時間ソークアニールすることができる。これは、半導体ウエハ３０を加熱するリアクタ２５の温度を予め半導体ウエハ３０を熱処理する目標温度と同じ温度で保った状態で半導体ウエハ３０の加熱を開始し、熱処理中にリアクタ２５の温度がそれ以上上がることがないためである。よって、熱伝導型アニール装置２０では半導体ウエハ３０の温度を精密に制御することが可能であり、余計な加熱時間が無いため、図９に示す金属シリサイド層４１内のＮｉＳｉの結晶粒径が大きくなることを防ぎ、結晶粒径が２０〜３０ｎｍ程度の微結晶の状態で金属シリサイド層４１内にＮｉＳｉを形成することができる。
【００６２】
なお、本実施の形態では可動式の２枚のリアクタ２５により半導体ウエハ３０を挟み込み、半導体ウエハ３０の間近から熱処理を施す熱伝導型アニール装置２０を用いたが、同じく枚葉式の熱伝導型アニール装置であって、図１５に示すような、装置内に固定された複数枚の固定ヒータ３１を備えた熱伝導型アニール装置３２を用いても良い。図１５は熱伝導型アニール装置３２の断面図であり、熱伝導型アニール装置３２は、装置内に複数枚の冷却プレート３３、ロボットアーム３４および固定ヒータ３１を有するアニール装置である。なお、熱伝導型アニール装置３２の内部はチャンバ（図示せず）によってＮ２雰囲気に保たれる。
【００６３】
熱処理の際は、まず冷却プレート３３同士の間に半導体ウエハ３０を熱伝導型アニール装置３２の外から入れて配置した後、ロボットアーム３４によって半導体ウエハ３０を固定ヒータ３１同士の間に配置し、固定ヒータ３１によって半導体ウエハ３０を熱処理する。その後はロボットアーム３４によって半導体ウエハ３０を固定ヒータ３１同士の間から冷却プレート３３同士の間に移動させ、冷却プレートによって半導体ウエハ３０を冷却した後、冷却プレート上から熱伝導型アニール装置３２の外部に半導体ウエハ３０を取り出す。
【００６４】
この熱伝導型アニール装置３２では、固定ヒータ３１自体は動かず、半導体ウエハ３０を移動させて複数枚の固定ヒータ３１同士の間に挿入し、熱処理を施した後に半導体ウエハ３０を取り出すため、図１１〜図１４に示して説明した熱伝導型アニール装置２０ほどヒータを半導体ウエハ３０に近付けることはできない。しかし、図１５に示す熱伝導型アニール装置３２は枚葉式の小型のアニール炉を有するため、固定ヒータ３１を熱した状態で半導体ウエハ３０を出し入れでき、高い昇温レートで半導体ウエハ３０を急速に加熱することができるため、第１および第２の熱処理では図１５に示す熱伝導型アニール装置３２を用いても構わない。なお、図１５に示す固定ヒータ３１は、例えば主にアルミニウムからなり、抵抗加熱（ジュール熱）によって発熱するヒータである。
【００６５】
ただし、比較例として図１６に示すバッチ式アニール装置３５および比較例として図１７に示すランプ式アニール装置３６は本実施の形態における第１および第２の熱処理において適用しない。
【００６６】
図１６に示すバッチ式アニール装置３５は、複数枚の半導体ウエハ３０を配置したラック３７を、抵抗加熱により発熱する複数枚の固定ヒータ３８の間に固定ヒータ３８の下方から挿入して複数枚の半導体ウエハ３０を加熱するバッチ式の熱伝導型アニール装置である。しかし、このバッチ式アニール装置３５は大型のアニール炉を有する装置であるため、固定ヒータ３８が高温を保持している状態では、半導体ウエハ３０を配置したラック３７をバッチ式アニール装置３５に出し入れすることができない。このため、半導体ウエハ３０を配置したラック３７を固定ヒータ３８同士の間に挿入した後に固定ヒータ３８を昇温させるので、固定ヒータ３８の昇温には長い時間を要し、所望の温度によって半導体ウエハ３０を加熱し始めるまでに、目標温度よりも低く制御性の悪い温度で半導体ウエハ３０を加熱する時間が長く生ずる。
【００６７】
また、図１７に示すランプ式アニール装置３６では、前述したバッチ式アニール装置３５と同様に、半導体ウエハ３０の温度を熱処理に必要な所望の温度にまで上昇させるのに時間がかかるという問題がある。これは、ランプ式アニール装置３６の場合、半導体ウエハ３０の温度を放射温度計６２で測っていることと、半導体ウエハ３０をランプ式アニール装置内に配置する際にランプ（ヒータ）６０の温度を高温で保つことができないことに起因している。
【００６８】
ランプ式アニール装置３６は、図１７に示すように、装置内の底部にウエハ台６１を有し、装置内であって半導体ウエハ３０の主面側の上方には半導体ウエハ３０を加熱するための複数のランプ（タングステンハロゲンランプ）６０を有し、装置内の底部であってウエハ台６１の下部には半導体ウエハ３０の温度を計測するための複数の放射温度計６２を有しているものである。なお、ランプ式アニール装置３６内において、半導体ウエハ３０の裏面側の下方には半導体ウエハ３０を加熱するものは配置されていない。ランプ式アニール装置３６の種類としては、例えばハロゲンランプまたはフラッシュランプがある。
【００６９】
ここで、本実施の形態の第１の熱処理においてランプ式アニール装置３６を用いて半導体ウエハ３０を加熱した場合の半導体ウエハ３０の温度と時間の関係を表わしたグラフを図１８（ａ）に示す。第１の熱処理において金属シリサイド層４１を形成するためには２５０〜３００℃で３０秒程度熱処理する必要があるため、図１８（ａ）に示すグラフでは、半導体ウエハ３０の温度を約２８０℃に保ち３０秒間ソークアニールしている。
【００７０】
図１７に示すように、ランプ式アニール装置３６では半導体ウエハ３０の温度を計測するために放射温度計６２を用いており、通常、半導体ウエハ３０の表面に反射した赤外線を検知して半導体ウエハ３０の温度を測る。しかし、半導体ウエハ３０の温度が２５０℃以下の場合では赤外線の周波数が、赤外線が半導体ウエハ３０を透過する周波数となるため、放射温度計６２は半導体ウエハ３０の温度が常温の状態から２６０℃程度まで上昇するまで半導体ウエハ３０の温度を検知することができない。このため、図１８（ａ）のグラフに示すように、ランプ式アニール装置３６では半導体ウエハ３０の温度の測定が可能となる２６０℃程度で一旦半導体ウエハ３０の温度を一定に保つために３０〜６０秒かけて２６０℃程度でソークアニールを行う必要がある。その後、第１の熱処理において必要な温度である２８０℃まで半導体ウエハ３０を加熱する。２６０℃程度でソークアニールを行った後のランプ式アニール装置３６の昇温レートは高く、２６０℃の半導体ウエハ３０を２８０℃まで加熱するのに１秒もかからないため、ここでは昇温レートは約２０℃／秒とする。
【００７１】
また、図１８（ａ）のグラフに示すように、ランプ式アニール装置３６で半導体ウエハ３０を熱処理した場合、半導体ウエハ３０の温度が目標温度である２８０℃に達した後に２８０℃よりも高い温度に達する現象（オーバーシュート）が起きている。これは、ランプ式アニール装置３６では、放射温度計６２で半導体ウエハ３０の温度を測り、半導体ウエハ３０の温度が目標温度に達した時にランプ６０による加熱を停止して半導体ウエハ３０の温度を目標温度に近付けるためである。このとき、半導体ウエハ３０の温度が目標温度に達した時にランプ６０による加熱を停止しても、半導体ウエハ３０の温度上昇がすぐには止まらないため、オーバーシュートが発生する。また、ランプ式アニール装置３６では、半導体ウエハ３０の温度がオーバーシュートした後、半導体ウエハ３０の温度が下がるのを待ち、半導体ウエハ３０の温度が目標温度にまで下がった時にまたランプ６０を発熱させて半導体ウエハ３０の加熱を開始することで半導体の温度を目標温度付近で保ち、ソークアニールを行う。このように、最初に半導体ウエハ３０の温度が目標温度に達した後は、しばらく半導体ウエハ３０の温度が目標温度よりも高くなったり低くなったりすることを繰り返し、温度を一定に保つことができないため、ランプ式アニール装置３６では精度良く半導体ウエハ３０を熱処理することができない。
【００７２】
このように、オーバーシュートが起こるアニール装置では半導体ウエハ３０を熱処理する際の加熱温度を精度良く制御することができない。これは、前述したランプ式アニール装置３６に限らず、レーザによって半導体ウエハ３０を熱処理するレーザ式アニール装置も同様であり、半導体ウエハ３０を精度良く熱処理することができない。これは、レーザ式アニール装置も、放射温度計によって半導体ウエハ３０の温度を測定し、その測定値から加熱プロセス中に温度調整を行う点でランプ式アニール装置３６と同様であるためである。本実施の形態において使用する熱伝導型アニール装置２０では２枚のリアクタ２５をあらかじめ熱処理を行う目標温度まで加熱した状態で待機させ、その間に半導体ウエハ３０を挿入する。すなわち、装置内に前記半導体基板を入れる時点で、既に前記半導体装置を加熱するヒータが前記半導体装置を熱処理するための目標の温度に達しているため、半導体ウエハ３０の温度がリアクタ２５の温度以上に昇温されることはなく、オーバーシュートは起こさずに高い昇温レートで半導体ウエハ３０を熱処理することができる。
【００７３】
例えば、比較例であるランプ式アニール装置３６を用いて第１の熱処理を行った場合、前記昇温工程を経て半導体ウエハ３０を２８０℃に加熱した後、半導体ウエハ３０の温度を２８０℃に保ったまま３０秒ほどソークアニールを行うことで、金属シリサイド層４１を形成する。しかし、前述したように、ランプ式アニール装置３６を用いた場合は半導体ウエハ３０の温度が常温から所望の熱処理温度（ここでは２８０℃）に達するまでに長い時間を要する。更に、半導体ウエハ３０の温度が２５０℃以下である時間帯および半導体ウエハ３０の温度を２６０℃で一定に保つソークアニールが終了するまでの時間帯は半導体ウエハ３０の温度を制御することができない時間帯（非制御領域）となる。
【００７４】
また、ランプ式アニール装置３６は半導体ウエハ３０の表面を均一に加熱することが難しいため、熱処理の際は、ほぼ円形の形状を有する半導体ウエハ３０の主面の中心であって半導体ウエハ３０の主面に垂直に交わる方向を軸として半導体ウエハ３０を回転させながら熱処理を行う。これは、半導体ウエハ３０の全面を均一に加熱するためであるが、ランプ式アニール装置３６では半導体ウエハ３０を回転させるため、半導体ウエハ３０をベルヌーイチャック、真空チャックまたは機械的保持などの方法により固定していない。
【００７５】
前述したように、ランプ式アニール装置３６では半導体ウエハ３０の温度が目標温度に到達するまでに比較的長い時間を要するが、その時間を短縮する目的で昇温レート更に上げ、短時間で急速に半導体ウエハ３０を加熱しようとすると、急激な加熱によって回転中の半導体ウエハ３０の表面温度にムラが生じることで振動し、半導体ウエハ３０が跳ねてウエハ台６１から脱落する虞がある。この場合、半導体ウエハ３０の表面が破損し、また、半導体ウエハ３０の全面が均一に熱処理されなくなる。
【００７６】
以上に述べたように、ランプ式アニール装置３６では高い昇温レートで半導体ウエハ３０を加熱すると半導体ウエハ３０が跳ねる問題がある。また、ランプ式アニール装置３６では半導体ウエハ３０の加熱中にオーバーシュートが発生するため、高い昇温レートで半導体ウエハ３０を加熱すると、さらに大きなオーバーシュートが起こり、半導体ウエハ３０の熱処理を精度良く行うことができない。
【００７７】
また、第１の熱処理において金属膜１２と半導体基板１とは２００℃以上の温度で反応し、金属シリサイド層４１を形成する。しかし、ランプ式アニール装置３６を用いて第１の熱処理を行った場合、半導体ウエハ３０の温度が２００℃以上となる非制御領域においても金属シリサイド層４１が形成され、その後に半導体ウエハ３０が目標温度に達するまでに長い時間を必要とする。
【００７８】
以上のことから、ランプ式アニール装置３６は熱伝導型アニール装置２０のように半導体ウエハ３０をオーバーシュートを起こさず、かつ急速に加熱することができず、熱処理の際に長い加熱時間を必要とするため、サーマルバジェット（熱履歴）が大きくなり、第１の熱処理において形成される金属シリサイド層４１内のＮｉＳｉの結晶粒径が大きくなる。具体的には、熱伝導型アニール装置２０を用いて第１の熱処理を行った場合、第１の熱処理により形成される金属シリサイド層４１内には、平均的な結晶粒径が２０〜３０ｎｍ程度のＮｉＳｉの微結晶が形成されるが、ランプ式アニール装置３６により第１の熱処理を行った場合では、形成されるシリサイド層内のＮｉＳｉの結晶粒径は数μｍ程度に大きくなる。また、ランプ式アニール装置３６を用いて熱処理を行った場合、シリサイド層内の結晶が大きく成長しやすいことから、半導体基板１のチャネル内にシリサイド層が異常成長しやすくなる問題がある。
【００７９】
これに対し、図１１〜図１４を用いて説明した本実施の形態の第１および第２の熱処理で使用する熱伝導型アニール装置２０では、半導体ウエハ３０の温度を計測して半導体ウエハ３０の温度が目標温度に達した際にリアクタ２５の温度を昇降させて調節するのではなく、あらかじめリアクタ２５の温度を半導体ウエハ３０の熱処理に必要な目標温度と同じ温度に熱した状態で半導体ウエハ３０の加熱を開始する。このため、上述したように、半導体ウエハ３０の温度がリアクタ２５より高い温度に上がることはなく、オーバーシュートが起こることがない。
【００８０】
また、熱伝導型アニール装置２０では半導体ウエハ３０の温度を計測しておらず、リアクタ２５を構成するカーボンヒータの温度はカーボンヒータに流す電流値などから計算され、熱処理の目標温度を保持するように設定されている。このため、前述したように、半導体ウエハ３０の温度は熱伝導型アニール装置２０のリアクタ２５の温度と同じ温度を有しているとみなすことができるため、熱伝導型アニール装置２０を用いた本実施の形態における第１および第２の熱処理では半導体ウエハ３０の温度を制御できない非制御領域が存在しない。
【００８１】
ここで、本実施の形態の第１の熱処理において使用する熱伝導型アニール装置２０を用いて半導体ウエハ３０を熱処理する際の、半導体ウエハ３０の温度と時間の関係を表わしたグラフを図１８（ｂ）に示す。図１８（ｂ）に示すように、熱伝導型アニール装置２０によって半導体ウエハ３０を熱処理した際の昇温レートは２５０℃〜３００℃／秒程度であり、短時間で半導体ウエハ３０が目標の温度（約２８０℃）に達する。
【００８２】
このように、熱処理において半導体ウエハ３０を短時間で目標の温度まで加熱し、ソークアニール時以外の加熱時間を短くすれば、サーマルバジェット（熱履歴）を小さくし、形成する金属シリサイド層４１内のＮｉＳｉの結晶粒径を小さく抑えることができる。
【００８３】
以上に述べたように、本実施の形態のように、金属シリサイド層４１の異常成長を防ぎ、１５ｎｍ以下の低抵抗率の金属シリサイド層４１を形成する場合、第１および第２の熱処理において熱伝導型アニール装置２０を用い、また、部分反応方式のサリサイドプロセスを用いることは非常に有利である。
【００８４】
このようにして、本実施の形態では熱伝導型アニール装置２０を用いて第１および第２の熱処理を行い、ｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極８ａおよびソース・ドレイン領域（ｎ＋型半導体領域９ｂ）の表面（上層部）と、ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極８ｂおよびソース・ドレイン領域（ｐ＋型半導体領域１０ｂ）の表面（上層部）とに、ＮｉＳｉおよびＰｔからなる金属シリサイド層４１を形成する。また、半導体基板１と反応する金属膜１２の膜厚によるが、反応する金属膜１２の膜厚が例えば８ｎｍ程度の場合、反応後に形成される金属シリサイド層４１の膜厚は、例えば１５ｎｍ程度である。
【００８５】
次に、図１９に示すように、半導体基板１の主面上に絶縁膜４２を形成する。すなわち、ゲート電極８ａ，８ｂを覆うように、金属シリサイド層４１上を含む半導体基板１上に絶縁膜４２を形成する。絶縁膜４２は例えば窒化シリコン膜からなり、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法などにより形成することができる。それから、絶縁膜４２上に絶縁膜４２よりも厚い絶縁膜４３を形成する。絶縁膜４３は例えば酸化シリコン膜などからなり、ＴＥＯＳを用いて成膜温度４５０℃程度のプラズマＣＶＤ法などにより形成することができる。これにより、絶縁膜４２，４３からなる層間絶縁膜が形成される。その後、絶縁膜４３の表面をＣＭＰ法により研磨するなどして、絶縁膜４３の上面を平坦化する。下地段差に起因して絶縁膜４２の表面に凹凸形状が形成されていても、絶縁膜４３の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。
【００８６】
次に、図２０に示すように、絶縁膜４３上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜４３，４２をドライエッチングすることにより、絶縁膜４２，４３にコンタクトホール（貫通孔、孔）４４を形成する。この際、まず絶縁膜４２に比較して絶縁膜４３がエッチングされやすい条件で絶縁膜４３のドライエッチングを行い、絶縁膜４２をエッチングストッパ膜として機能させることで、絶縁膜４３にコンタクトホール４４を形成してから、絶縁膜４３に比較して絶縁膜４２がエッチングされやすい条件でコンタクトホール４４の底部の絶縁膜４２をドライエッチングして除去する。コンタクトホール４４の底部では、半導体基板１の主面の一部、例えばｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面上の金属シリサイド層４１の一部や、ゲート電極８ａ，８ｂの表面上の金属シリサイド層４１の一部などが露出される。
【００８７】
次に、コンタクトホール４４内に、タングステン（Ｗ）などからなるプラグ（接続用導体部、埋め込みプラグ、埋め込み導体部）４５を形成する。プラグ４５を形成するには、例えば、コンタクトホール４４の内部（底部および側壁上）を含む絶縁膜４３上に、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法によりバリア導体膜４５ａ（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜４５ｂをＣＶＤ法などによってバリア導体膜４５ａ上にコンタクトホール４４を埋めるように形成し、絶縁膜４３上の不要な主導体膜４５ｂおよびバリア導体膜４５ａをＣＭＰ法またはエッチバック法などによって除去することにより、プラグ４５を形成することができる。ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂまたはｐ＋型半導体領域１０ｂ上に形成されたプラグ４５は、その底部でゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂまたはｐ＋型半導体領域１０ｂの表面上の金属シリサイド層４１と接して、電気的に接続される。
【００８８】
次に、図２１に示すように、プラグ４５が埋め込まれた絶縁膜４３上に、ストッパ絶縁膜５１および配線形成用の絶縁膜５２を順次形成する。ストッパ絶縁膜５１は絶縁膜５２への溝加工の際にエッチングストッパとなる膜であり、絶縁膜５２に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜５１は、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とし、絶縁膜５２は、例えばプラズマＣＶＤ法により形成される酸化シリコン膜とすることができる。なお、ストッパ絶縁膜５１と絶縁膜５２には次に説明する第１層目の配線が形成される。
【００８９】
次に、シングルダマシン法により第１層目の配線を形成する。まず、レジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜５２およびストッパ絶縁膜５１の所定の領域に配線溝５３を形成した後、半導体基板１の主面上（すなわち配線溝の底部および側壁上を含む絶縁膜５２上）にバリア導体膜（バリアメタル膜）５４を形成する。バリア導体膜５４は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜５４上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成する。銅めっき膜により配線溝５３の内部を埋め込む。それから、配線溝５３以外の領域の銅めっき膜、シード層およびバリア導体膜５４をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線５５を形成する。配線５５は、プラグ４５を介してｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのソースまたはドレイン用のｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂやゲート電極８ａ，８ｂなどと電気的に接続されている。その後、デュアルダマシン法により第２層目の配線を形成するが、ここでは図示およびその説明は省略する。以上により、本実施の形態の半導体装置を完成する。
【００９０】
次に、本実施の形態の効果について、より詳細に説明する。図２２〜図２４は、比較例として示す半導体装置の製造工程中の要部断面図である。図２５は、比較例の半導体装置の製造工程中の要部断面図であり、図２４に対応する工程段階のｎチャネル型ＭＩＳＦＥＴが形成された領域が示されている。
【００９１】
図２２〜図２５に比較例として示す半導体装置は、本実施の形態の金属シリサイド層４１に相当するＮｉ２Ｓｉ層１４１ａおよびＮｉＳｉ層１４１ｂが、本実施の形態とは異なりランプ式アニール装置３６を用いた全反応方式のサリサイドプロセスにより形成されている以外は、本実施の形態の半導体装置と同様にして製造されている。
【００９２】
比較例の半導体装置を製造するには、本実施の形態の上記図７に相当する構造が得られた後、図２２に示すように、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ上を含む半導体基板１の主面上にＮｉ膜１１２（本実施の形態の金属膜１２に相当するもの）を堆積させる。ここで、比較例において本実施の形態の金属シリサイド層４１と同様の厚さの金属シリサイド層を半導体基板１の表面に形成する場合は、Ｎｉ膜１１２は、その膜厚が図８に示した金属膜１２の膜厚よりも薄くなるように形成する。これは、全反応方式のサリサイドプロセスを用いた場合、熱処理の前に形成するＮｉ膜１１２の膜厚によって熱処理後に形成される金属シリサイド層の厚さが決まるためであり、全反応方式のサリサイドプロセスにおいて、前述した部分反応方式のサリサイドプロセスで形成した金属膜１２のように厚い膜を形成して熱処理を行うと、必要以上に厚い金属シリサイド層が形成されてしまう。
【００９３】
その後、図１７に示したランプ式アニール装置３６内においてＲＴＡ法で３５０℃以下（ここでは２８０℃程度とする）の温度で一度目の熱処理を３０秒程度行うことで、図２３に示すように、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ（を構成するシリコン）とＮｉ膜１１２とを選択的に反応させて、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面にＮｉ２Ｓｉ層１４１ａを形成する。なお、上記した一度目の熱処理は本実施の形態の第１の熱処理に相当する工程である。
【００９４】
ここで、比較例では全反応方式のサリサイドプロセスを用いているため、ゲート電極８ａ，８ｂ上、ｎ＋型半導体領域９ｂ上およびｐ＋型半導体領域１０ｂ上に形成されたＮｉ膜１１２は、前記一度目の熱処理によって全てゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂのそれぞれと反応し、サイドウォール１１の表面および素子分離領域４上に未反応のＮｉ膜１１２が残る。すなわち、Ｎｉ膜１１２はゲート電極８ａ，８ｂ上、ｎ＋型半導体領域９ｂ上およびｐ＋型半導体領域１０ｂ上以外の領域に残り、ゲート電極８ａ，８ｂ上、ｎ＋型半導体領域９ｂ上およびｐ＋型半導体領域１０ｂ上に形成されていたＮｉ膜１１２は、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂと反応してＮｉ２Ｓｉ層１４１ａを形成する。Ｎｉ２Ｓｉ層１４１ａは主にＮｉ２ＳｉおよびＮｉ３Ｓｉを含むメタルリッチ相であるが、結晶粒径が数μｍ程度のＮｉＳｉの結晶も形成されている。
【００９５】
次に、図２４に示すように、ウェット洗浄処理を行うことにより、未反応のＮｉ膜１１２とを除去してから、図１７に示すランプ式アニール装置３６によりＲＴＡ法で３００℃以上６５０℃以下の二度目の熱処理を３０秒程度行う。これにより、Ｎｉ２Ｓｉ層１４１ａと、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂのシリコン（Ｓｉ）とを、この二度目の熱処理で更に反応させて（Ｎｉ２Ｓｉ＋Ｓｉ→２ＮｉＳｉの反応をさせて）、Ｎｉ２Ｓｉより安定で低抵抗率のＮｉＳｉからなるＮｉＳｉ層１４１ｂをゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂの表面上に形成する。なお、上記した二度目の熱処理は本実施の形態の第２の熱処理に相当する工程である。また、上記した熱処理による反応で形成されたＮｉＳｉは、更に加熱された場合、熱反応によりＮｉＳｉ２になる。
【００９６】
このように、比較例では一度目の熱処理で、Ｎｉ２Ｓｉを主に含み結晶粒径の大きいＮｉＳｉを含む層（Ｎｉ２Ｓｉ層１４１ａ）を形成し、このＮｉ２Ｓｉをその後の二度目の熱処理でＮｉＳｉからなる層（ＮｉＳｉ層１４１ｂ）に変化させる。その後、比較例の半導体装置でも、本実施の形態と同様に、絶縁膜４２，４３、コンタクトホール４４、プラグ４５、ストッパ絶縁膜５１、絶縁膜５２および配線５５を形成するが、ここではその図示および説明は省略する。以上により、比較例の半導体装置が製造される。
【００９７】
比較例で示した全反応方式のサリサイドプロセスは半導体基板１上に形成するＮｉ膜１１２の膜厚によりＮｉＳｉ層１４１ｂの膜厚を制御するものであるが、この方法はＮｉ膜１１２の膜厚の精度によりＮｉＳｉ層１４１ｂの膜厚がばらつきやすい。これに対し、本実施の形態では精度良く熱処理の温度および加熱時間を管理することが可能な熱伝導式アニール装置２０を用い、かつ熱処理の時間および温度によって金属シリサイド層４１の膜厚を制御する部分反応方式のサリサイドプロセスを用いているため、膜厚が１５ｎｍ程度の金属シリサイド層４１であってもばらつきなく精度の良い膜厚で金属シリサイド層４１を形成することができる。
【００９８】
また、本発明者らが、上記のようにして製造した比較例の半導体装置を調べたところ、ＮｉＳｉ層１４１ｂからチャネル部に向かってＮｉＳｉ２が異常成長しやすいことが分かった。
【００９９】
図２５では、ＮｉＳｉ２が異常成長しやすい領域を、ＮｉＳｉ２異常成長領域１４１ｃとして模式的に示している。このようなＮｉＳｉ２異常成長領域１４１ｃの発生は、本発明者らの実験（半導体装置の断面観察および断面の組成分析など）により確認された。そして、ＮｉＳｉ層１４１ｂからチャネル部にＮｉＳｉ２が異常成長していると、ＭＩＳＦＥＴのソース・ドレイン領域間のリーク電流が増大し、ソース・ドレイン領域の拡散抵抗が増大しデバイスの収率（歩留まり）が低下することも分かった。
【０１００】
比較例のようにランプ式アニール装置３６を用いて全反応方式のサリサイドプロセスによりＮｉＳｉ層１４１ｂを形成した場合、ＮｉＳｉ層１４１ｂからＮｉＳｉ２異常成長領域１４１ｃがｎチャネル型ＭＩＳＦＥＴのチャネル領域に向かって形成されやすくなり、リーク電流が発生しやすくなる。特に、比較例の方法で形成するＮｉＳｉ層１４１ｂの膜厚が約２２ｎｍ以下の場合、ＮｉＳｉ層１４１ｂの膜厚を薄くする程、このような異常成長が形成されやすくなり、リーク欠陥の発生数が多くなることが本発明者らによって確認されている。これは、約２２ｎｍ以下にＮｉＳｉ層１４１ｂの膜厚を薄くすると、シリサイド層の体積が小さくなるために熱によるＮｉ膜１１２とｎ＋型半導体領域９ｂ、ｐ＋型半導体領域１０ｂおよびゲート電極８ａ、８ｂとの反応を進みやすくなり、更に結晶の成長しやすくなるためである。このとき、一度目の熱処理において形成されるＮｉＳｉの結晶粒径が大きければ、より異常成長の発生が顕著となる。
【０１０１】
そこで、本実施の形態では、上述したように、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ上を含む半導体基板１の主面上に金属膜１２を堆積してから熱伝導型アニール装置２０により第１の熱処理を行い、この第１の熱処理により、ＮｉＳｉの微結晶を含む金属シリサイド層４１が形成されるようにする。すなわち、第１の熱処理で、ゲート電極８ａ，８ｂ、ｎ＋型半導体領域９ｂおよびｐ＋型半導体領域１０ｂ（を構成するシリコン）と金属膜１２を選択的に反応させて金属シリサイド層４１を形成するが、第１の熱処理を行った段階で、金属シリサイド層４１をＮｉ２Ｓｉ（ダイニッケルシリサイド）やＮｉＳｉ２（ニッケルダイシリサイド）相のメタルリッチ相内に、ＮｉＳｉ（ニッケルモノシリサイド）の微結晶が含まれる層とする。
【０１０２】
ここで、金属シリサイド層４１内にＮｉＳｉの微結晶または微結晶よりも結晶粒径の大きい結晶が形成される原理を、図１８（ａ）、（ｂ）、図２６および図２７（ａ）、（ｂ）を用いて説明する。図２６は２００℃以上の温度で半導体基板を熱処理した際の加熱時間に対する金属膜内のＮｉ−Ｐｔと半導体基板との反応量を関係を示すグラフである。また、図２７（ａ）、（ｂ）は図２６と同様の条件において熱処理中のｐチャネル型ＭＯＳＦＥＴのｐ＋型半導体領域１０ｂの上面に形成された金属シリサイド層７０および金属膜７２の近傍を拡大して示す要部断面図である。図２７（ａ）は熱処理中の反応初期の金属シリサイド層７０を示し、図２７（ｂ）は図２７（ａ）よりも長い時間加熱された反応後半の金属シリサイド層７０を示している。
【０１０３】
２００℃以上の熱処理を行った際、図２６に示す領域ＦＲと領域ＡＲがあり、それぞれＮｉの拡散係数がことなる。領域ＦＲでは、金属シリサイド層はＮｉ２Ｓｉメタルリッチ相とその中に形成されるＮｉＳｉの微結晶（ＮｉＳｉの核）とで構成され、領域ＡＲでは、金属シリサイド層は大きく結晶成長したＮｉＳｉとメタルリッチ相とで構成されるために拡散係数が異なる。ＮｉＳｉ微結晶は、臨界核形成の自由エネルギーを超えない限りＮｉＳｉの結晶として大きく成長しないが、図２６に示す領域ＡＲのように一度臨界の自由エネルギーを超えるとＮｉＳｉの結晶として結晶粒径が大きく成長する。
【０１０４】
従って、熱処理工程中において加熱開始からあまり時間の経っていない反応初期（図２６に示す領域ＦＲ）ではＮｉ原子はＮｉ２Ｓｉメタルリッチ相を拡散する拡散係数は大きく、加熱開始から長い時間の経った反応後半（図２６に示す領域ＡＲ）ではＮｉＳｉの結晶が成長し、Ｎｉ２Ｓｉメタルリッチ相を拡散係数は小さくなる。すなわち、図２７（ａ）に示すように、熱処理中の反応初期ではＮｉ２Ｓｉメタルリッチ相７３を含む金属シリサイド層７０内のＮｉＳｉ結晶７１の結晶粒径は数十ｎｍ程度の微結晶であるが、図２７（ｂ）に示すように、熱処理中の反応後半では金属シリサイド層７０内のＮｉＳｉ結晶７１の結晶粒径は、大きいものでは数μｍにまで成長している。
【０１０５】
このことから、長時間熱処理を行う程ＮｉＳｉの結晶粒径は大きくなることがわかる。すなわち、第１の熱処理において一度成長したＮｉＳｉの粒径はその後小さくなることはなく、第２の熱処理にてさらに大きなＮｉＳｉの結晶が形成される。一方、第１の熱処理にてＮｉＳｉの微結晶を形成した状態で第２の熱処理を行えば、第２の熱処理後に結晶粒径の小さいＮｉＳｉが形成することができる。つまり、本実施の形態の第１の熱処理では図２７（ａ）の状態まで反応を進めたところで第１の熱処理を終了するが、比較例の一度目の熱処理では図２７（ｂ）の状態にまで反応が進み、大きな結晶粒径を有するＮｉＳｉを形成した時点で一度目の熱処理を終了することになる。
【０１０６】
このように、第１の熱処理においてＮｉＳｉの微結晶を形成するためには、ＮｉＳｉの臨界核形成の自由エネルギーを超えない低温で、かつ比較的短い時間で熱処理を行う必要がある。図１８（ａ）に示すように、ランプ型アニール装置３６は２６０℃付近の非制御領域が存在するのに対し、熱伝導型アニール装置２０では１８（ｂ）に示すように非制御領域は存在せず、サーマルバジェットが小さくなるため、ＮｉＳｉの臨界核形成の自由エネルギーを超えない低温で、かつ比較的短い時間で熱処理を行うことができる。
【０１０７】
本実施の形態では、第１の熱処理の後に第２の熱処理を行うことで、金属シリサイド層４１をＮｉＳｉ相とするが、第１の熱処理でＮｉＳｉの結晶の成長を抑制しているため、本実施の形態の第１の熱処理後に金属シリサイド層４１内に形成されるＮｉＳｉの微結晶の結晶粒径は、比較例の一度目の熱処理後におけるＮｉ２Ｓｉ層１４１ａ内に形成されるＮｉＳｉの結晶よりも結晶粒径が極めて小さい。これは、比較例における一度目の熱処理で形成されるＮｉＳｉが、ランプ式アニール装置３６により必要以上に長い時間加熱されているためである。本実施の形態では第１の熱処理において熱伝導型アニール装置２０を用いて結晶粒径の小さいＮｉＳｉの微結晶を形成しているため、第２の熱処理後の金属シリサイド層４１内のＮｉＳｉの結晶粒径も、比較例の第２の熱処理後のＮｉＳｉ層１４１ｂ内のＮｉＳｉの結晶粒径より小さいものとなる。
【０１０８】
また、部分反応方式のサリサイドプロセスは熱処理の温度および時間によってシリサイド層の膜厚を制御することができるため、熱伝導型アニール装置２０を用いれば、半導体基板上に形成する金属膜の膜厚によってシリサイド層の膜厚を制御する全反応方式のサリサイドプロセスよりも、シリサイド層の薄膜化において膜厚を精度よく制御できるため有利である。これは、ランプ式アニール装置３６は熱処理における温度管理が難しく、加熱時間が長くなるためであり、このようなランプ式アニール装置３６は加熱時間の精度が求められる部分反応式のサリサイドプロセスには不向きである。
【０１０９】
また、比較例のように長時間の加熱によりＮｉＳｉの結晶が大きく成長するような場合においてＮｉＳｉ２異常成長領域１４１ｃは形成されやすくなるが、これに対し、ニッケルシリサイドはシリサイド層内のＮｉＳｉの結晶粒径を小さくすることで物理的に安定し、異常成長を抑えることができる。本実施の形態では金属シリサイド層４１内のニッケルシリサイドの結晶が大きく成長することを防ぐことで、ＮｉＳｉ２異常成長領域１４１ｃｇが形成されることを防ぎ、また、それによりリーク電流の発生を防ぐことで半導体装置の信頼性を向上することを可能としている。また、これにより約２２ｎｍ以下の膜厚を有する金属シリサイド層４１を物理的に安定した状態で形成することができる。このため、１５ｎｍ程度の膜厚を有する金属シリサイド層４１であっても膜厚を精度良く制御して形成できるため、ＭＩＳＦＥＴの微細化を可能としており、また、微細化により半導体装置の動作速度を向上させることができ、半導体装置の性能を向上させることができる。
【０１１０】
また、金属膜１２が、Ｎｉ膜またはＮｉ合金膜の場合、特に、Ｎｉ（ニッケル）膜、Ｎｉ−Ｐｔ（ニッケル−白金）合金膜、Ｎｉ−Ｐｄ（ニッケル−パラジウム）合金膜、Ｎｉ−Ｙ（ニッケル−イットリウム）合金膜、Ｎｉ−Ｙｂ（ニッケル−イッテルビウム）合金膜、Ｎｉ−Ｅｒ（ニッケル−エルビウム）合金膜またはＮｉ-ランタノイド合金膜である場合に、本実施の形態を適用すれば、効果が大きい。特に、金属膜１２をＮｉ−Ｐｔ合金膜すれば、Ｐｔは金属シリサイド層４１内に形成されるＮｉＳｉの結晶粒径を小さくすることができる。
【０１１１】
また、図２５に示すようなＮｉＳｉ層１４１ｂからチャネル部へのＮｉＳｉ２異常成長領域１４１ｃは、ｐチャネル型のＭＩＳＦＥＴよりもｎチャネル型のＭＩＳＦＥＴで形成されやすい。ｎ型シリコン領域よりもｐ型シリコン領域の方が、より低い温度でＮｉとＳｉの反応が進んでおり、ｎ型シリコン領域よりもｐ型シリコン領域の方が、Ｎｉが拡散しやすいと考えられる。このため、ＮｉＳｉ２異常成長領域１４１ｃはｎ型ウエル６よりもＮｉが拡散しやすいｐ型ウエル５で生じやすく、本実施の形態を適用したときの金属シリサイド層４１からチャネル部へのＮｉＳｉ２の異常成長を防止できる効果は、ｐチャネル型ＭＩＳＦＥＴＱｐよりもｎチャネル型ＭＩＳＦＥＴＱｎにおいて、より大きくなる。
【０１１２】
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１１３】
本発明は、金属シリサイド層を有する半導体素子を備えた半導体装置の製造技術に適用して有効である。
【符号の説明】
【０１１４】
１ 半導体基板
２ 絶縁膜
３ 絶縁膜
４ 素子分離領域
４ａ 溝
４ｂ 絶縁膜
４ｃ 絶縁膜
５ ｐ型ウエル
６ ｎ型ウエル
７ ゲート絶縁膜
８ シリコン膜
８ａ，８ｂ ゲート電極
９ａ ｎ−型半導体領域
９ｂ ｎ＋型半導体領域
１０ａ ｐ−型半導体領域
１０ｂ ｐ＋型半導体領域
１１ サイドウォール
１２、７２ 金属膜
２０、３２ 熱伝導型アニール装置
２１ ロードポート
２２、３４ ロボットアーム
２３ スワッパー
２４ キャリアプレート
２５ リアクタ
２６ バー
２７ カーボンリング
２８ サポートピン
２９ ガードリング
３０ 半導体ウエハ
３１、３８ 固定ヒータ
３３ 冷却プレート
３５ バッチ式アニール装置
３６ ランプ式アニール装置
３７ ラック
４１ 金属シリサイド層
４２、４３、５２ 絶縁膜
４４ コンタクトホール
４５ プラグ
４５ａ バリア導体膜
４５ｂ 主導体膜
５１ ストッパ絶縁膜
５３ 配線溝
５４ バリア導体膜
５５ 配線
６０ ランプ
６１ ウエハ台
６２ 放射温度計
７０ 金属シリサイド層
７１ ＮｉＳｉ結晶
７３ Ｎｉ２Ｓｉメタルリッチ相
１１２ Ｎｉ膜
１４１ａ Ｎｉ２Ｓｉ層
１４１ｂ ＮｉＳｉ層
１４１ｃ ＮｉＳｉ２異常成長領域
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ
【特許請求の範囲】
【請求項１】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板に半導体領域を形成する工程、
（ｃ）前記半導体領域上を含む前記半導体基板上に金属膜を形成する工程、
（ｄ）第１の熱処理を行って前記金属膜と前記半導体領域とを選択的に反応させて前記半導体領域の上部に金属シリサイド層を形成する工程、
（ｅ）前記（ｄ）工程後に、未反応の前記金属膜を除去し、前記半導体領域上に前記金属シリサイド層を残す工程、
（ｆ）前記（ｅ）工程後に、前記第１の熱処理よりも熱処理温度が高い第２の熱処理を行う工程、
（ｇ）前記（ｆ）工程後に、前記金属シリサイド層上を含む前記半導体基板上に絶縁膜を形成する工程、
を有し、
前記（ｄ）工程の前記第１の熱処理の昇温レートは、２５０〜５００℃／秒であることを特徴とする半導体装置の製造方法。
【請求項２】
前記（ｄ）工程の前記第１の熱処理において熱処理を行うアニール装置は、前記アニール装置内に前記半導体基板を入れる時点で、既に前記半導体装置を加熱するヒータが前記半導体装置を熱処理するための目標の温度に達していることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記（ｄ）工程の前記第１の熱処理において熱処理を行うアニール装置は、前記半導体基板の主面側および裏面側のそれぞれの近傍に導体を配置し、前記導体に電流を流して前記導体を発熱させることにより前記半導体基板を熱処理するものであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記各導体は前記アニール装置内に配置された前記半導体基板の主面に対して垂直な方向に移動することが可能であり、前記半導体基板が前記アニール装置内に配置された後に、前記半導体基板の主面および裏面に前記各導体をそれぞれ接近させて熱処理するものであることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記（ｄ）工程の前記第１の熱処理において熱処理を行うアニール装置は、カーボンヒータまたは抵抗加熱によって熱処理を行うものであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記（ｄ）工程の前記第１の熱処理で形成される前記金属シリサイド層は、ＮｉＳｉを含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記（ｄ）工程の前記第１の熱処理において熱処理を行うアニール装置は、枚葉式のアニール装置であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記（ｄ）工程では、前記半導体領域上の前記金属膜の膜厚の一部を前記半導体領域と反応させて前記金属シリサイド層を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
前記（ｄ）工程の前記第１の熱処理では、前記半導体基板の温度が熱処理を行う温度より高い温度になるオーバーシュートが起こらないことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１０】
前記（ｄ）工程の前記第１の熱処理によって形成される前記金属シリサイド層内のＮｉＳｉの結晶粒径は、前記（ｆ）工程の前記第２の熱処理後の前記金属シリサイド層内のＮｉＳｉの結晶粒径の３分の１以下であることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項１１】
前記（ｂ）工程後であって前記（ｃ）工程の前に、前記半導体基板上にゲート絶縁膜を介してゲート電極を形成し、
前記（ｃ）工程では、前記半導体基板上に前記金属膜を形成すると同時に前記ゲート電極上に前記金属膜を形成し、
前記（ｄ）工程では、前記ゲート電極上の前記金属膜と前記ゲート電極とを反応させて前記ゲート電極の上部に前記金属シリサイド層を形成し、
前記（ｄ）工程では、前記ゲート電極上の未反応の前記金属膜を除去し、前記ゲート電極の上部に前記金属シリサイド層を残すことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１２】
前記金属膜はＮｉとＰｔの合金を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１３】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板に半導体領域を形成する工程、
（ｃ）前記半導体領域上を含む前記半導体基板上に金属膜を形成する工程、
（ｄ）第１の熱処理を行って前記金属膜と前記半導体領域とを選択的に反応させて前記半導体領域の上部に金属シリサイド層を形成する工程、
（ｅ）前記（ｄ）工程後に、未反応の前記金属膜を除去し、前記半導体領域上に前記金属シリサイド層を残す工程、
（ｆ）前記（ｅ）工程後に、前記第１の熱処理よりも熱処理温度が高い第２の熱処理を行う工程、
（ｇ）前記（ｆ）工程後に、前記金属シリサイド層上を含む前記半導体基板上に絶縁膜を形成する工程、
を有し、
前記（ｄ）工程での前記半導体基板の温度が前記第１の熱処理を開始する直前の前記半導体基板の温度から前記第１の前記金属膜と前記半導体領域とを反応させる目標温度に達するまでの時間は１秒未満であることを特徴とする半導体装置の製造方法。
【請求項１４】
前記（ｄ）工程の前記第１の熱処理において熱処理を行うアニール装置は、前記半導体基板の主面側および裏面側のそれぞれの近傍に導体を配置し、前記導体に電流を流して前記導体を発熱させることにより前記半導体基板を熱処理するものであることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記（ｄ）工程の前記第１の熱処理において熱処理を行うアニール装置は、カーボンヒータまたは抵抗加熱によって熱処理を行うものであることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１６】
前記（ｄ）工程の前記第１の熱処理で形成される前記金属シリサイド層は、ＮｉＳｉを含むことを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１７】
前記（ｄ）工程では、前記半導体領域上の前記金属膜の膜厚の一部を前記半導体領域と反応させて前記金属シリサイド層を形成することを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１８】
前記（ｄ）工程の前記第１の熱処理では、前記半導体基板の温度が熱処理を行う温度より高い温度になるオーバーシュートが起こらないことを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１９】
前記（ｄ）工程の前記第１の熱処理によって形成された前記金属シリサイド層内のＮｉＳｉの結晶粒径は、前記（ｆ）工程の前記第２の熱処理後の前記金属シリサイド層内のＮｉＳｉの結晶粒径の３分の１以下であることを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項２０】
前記（ｂ）工程後であって前記（ｃ）工程の前に、前記半導体基板上にゲート絶縁膜を介してゲート電極を形成し、
前記（ｃ）工程では、前記半導体基板上に前記金属膜を形成すると同時に前記ゲート電極上に前記金属膜を形成し、
前記（ｄ）工程では、前記ゲート電極上の前記金属膜と前記ゲート電極とを反応させて前記ゲート電極の上部に前記金属シリサイド層を形成し、
前記（ｄ）工程では、前記ゲート電極上の未反応の前記金属膜を除去し、前記ゲート電極の上部に前記金属シリサイド層を残すことを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板に半導体領域を形成する工程、
（ｃ）前記半導体領域上を含む前記半導体基板上に金属膜を形成する工程、
（ｄ）第１の熱処理を行って前記金属膜と前記半導体領域とを選択的に反応させて前記半導体領域の上部に金属シリサイド層を形成する工程、
（ｅ）前記（ｄ）工程後に、未反応の前記金属膜を除去し、前記半導体領域上に前記金属シリサイド層を残す工程、
（ｆ）前記（ｅ）工程後に、前記第１の熱処理よりも熱処理温度が高い第２の熱処理を行う工程、
（ｇ）前記（ｆ）工程後に、前記金属シリサイド層上を含む前記半導体基板上に絶縁膜を形成する工程、
を有し、
前記（ｄ）工程の前記第１の熱処理の昇温レートは、２５０〜５００℃／秒であることを特徴とする半導体装置の製造方法。
【請求項２】
前記（ｄ）工程の前記第１の熱処理において熱処理を行うアニール装置は、前記アニール装置内に前記半導体基板を入れる時点で、既に前記半導体装置を加熱するヒータが前記半導体装置を熱処理するための目標の温度に達していることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記（ｄ）工程の前記第１の熱処理において熱処理を行うアニール装置は、前記半導体基板の主面側および裏面側のそれぞれの近傍に導体を配置し、前記導体に電流を流して前記導体を発熱させることにより前記半導体基板を熱処理するものであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記各導体は前記アニール装置内に配置された前記半導体基板の主面に対して垂直な方向に移動することが可能であり、前記半導体基板が前記アニール装置内に配置された後に、前記半導体基板の主面および裏面に前記各導体をそれぞれ接近させて熱処理するものであることを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記（ｄ）工程の前記第１の熱処理において熱処理を行うアニール装置は、カーボンヒータまたは抵抗加熱によって熱処理を行うものであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記（ｄ）工程の前記第１の熱処理で形成される前記金属シリサイド層は、ＮｉＳｉを含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記（ｄ）工程の前記第１の熱処理において熱処理を行うアニール装置は、枚葉式のアニール装置であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記（ｄ）工程では、前記半導体領域上の前記金属膜の膜厚の一部を前記半導体領域と反応させて前記金属シリサイド層を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
前記（ｄ）工程の前記第１の熱処理では、前記半導体基板の温度が熱処理を行う温度より高い温度になるオーバーシュートが起こらないことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１０】
前記（ｄ）工程の前記第１の熱処理によって形成される前記金属シリサイド層内のＮｉＳｉの結晶粒径は、前記（ｆ）工程の前記第２の熱処理後の前記金属シリサイド層内のＮｉＳｉの結晶粒径の３分の１以下であることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項１１】
前記（ｂ）工程後であって前記（ｃ）工程の前に、前記半導体基板上にゲート絶縁膜を介してゲート電極を形成し、
前記（ｃ）工程では、前記半導体基板上に前記金属膜を形成すると同時に前記ゲート電極上に前記金属膜を形成し、
前記（ｄ）工程では、前記ゲート電極上の前記金属膜と前記ゲート電極とを反応させて前記ゲート電極の上部に前記金属シリサイド層を形成し、
前記（ｄ）工程では、前記ゲート電極上の未反応の前記金属膜を除去し、前記ゲート電極の上部に前記金属シリサイド層を残すことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１２】
前記金属膜はＮｉとＰｔの合金を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１３】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板に半導体領域を形成する工程、
（ｃ）前記半導体領域上を含む前記半導体基板上に金属膜を形成する工程、
（ｄ）第１の熱処理を行って前記金属膜と前記半導体領域とを選択的に反応させて前記半導体領域の上部に金属シリサイド層を形成する工程、
（ｅ）前記（ｄ）工程後に、未反応の前記金属膜を除去し、前記半導体領域上に前記金属シリサイド層を残す工程、
（ｆ）前記（ｅ）工程後に、前記第１の熱処理よりも熱処理温度が高い第２の熱処理を行う工程、
（ｇ）前記（ｆ）工程後に、前記金属シリサイド層上を含む前記半導体基板上に絶縁膜を形成する工程、
を有し、
前記（ｄ）工程での前記半導体基板の温度が前記第１の熱処理を開始する直前の前記半導体基板の温度から前記第１の前記金属膜と前記半導体領域とを反応させる目標温度に達するまでの時間は１秒未満であることを特徴とする半導体装置の製造方法。
【請求項１４】
前記（ｄ）工程の前記第１の熱処理において熱処理を行うアニール装置は、前記半導体基板の主面側および裏面側のそれぞれの近傍に導体を配置し、前記導体に電流を流して前記導体を発熱させることにより前記半導体基板を熱処理するものであることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記（ｄ）工程の前記第１の熱処理において熱処理を行うアニール装置は、カーボンヒータまたは抵抗加熱によって熱処理を行うものであることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１６】
前記（ｄ）工程の前記第１の熱処理で形成される前記金属シリサイド層は、ＮｉＳｉを含むことを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１７】
前記（ｄ）工程では、前記半導体領域上の前記金属膜の膜厚の一部を前記半導体領域と反応させて前記金属シリサイド層を形成することを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１８】
前記（ｄ）工程の前記第１の熱処理では、前記半導体基板の温度が熱処理を行う温度より高い温度になるオーバーシュートが起こらないことを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１９】
前記（ｄ）工程の前記第１の熱処理によって形成された前記金属シリサイド層内のＮｉＳｉの結晶粒径は、前記（ｆ）工程の前記第２の熱処理後の前記金属シリサイド層内のＮｉＳｉの結晶粒径の３分の１以下であることを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項２０】
前記（ｂ）工程後であって前記（ｃ）工程の前に、前記半導体基板上にゲート絶縁膜を介してゲート電極を形成し、
前記（ｃ）工程では、前記半導体基板上に前記金属膜を形成すると同時に前記ゲート電極上に前記金属膜を形成し、
前記（ｄ）工程では、前記ゲート電極上の前記金属膜と前記ゲート電極とを反応させて前記ゲート電極の上部に前記金属シリサイド層を形成し、
前記（ｄ）工程では、前記ゲート電極上の未反応の前記金属膜を除去し、前記ゲート電極の上部に前記金属シリサイド層を残すことを特徴とする請求項１３記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【公開番号】特開２０１１−２１０７９０（Ｐ２０１１−２１０７９０Ａ）
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願番号】特願２０１０−７４７７５（Ｐ２０１０−７４７７５）
【出願日】平成２２年３月２９日（２０１０．３．２９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願日】平成２２年３月２９日（２０１０．３．２９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]