半導体装置ならびに半導体装置の製造方法
【課題】ゲート絶縁膜上のゲート電極の仕事関数を増大させることができ、低い閾値電圧の半導体装置を提供する。
【解決手段】半導体装置１は、基板(シリコン基板２)と、シリコン基板２上に設けられたゲート絶縁膜４と、ゲート絶縁膜４上に設けられたゲート電極(Ｐｔ含有Ｎｉ３Ｓｉ電極１９)を備え、Ｐｔ含有Ｎｉ３Ｓｉ電極１９が、ゲート絶縁膜４とＰｔ含有Ｎｉ３Ｓｉ電極１９との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含み、第二金属を含む第二金属シリサイドが、第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が１より大きい金属リッチシリサイドであることを特徴とする。
【解決手段】半導体装置１は、基板(シリコン基板２)と、シリコン基板２上に設けられたゲート絶縁膜４と、ゲート絶縁膜４上に設けられたゲート電極(Ｐｔ含有Ｎｉ３Ｓｉ電極１９)を備え、Ｐｔ含有Ｎｉ３Ｓｉ電極１９が、ゲート絶縁膜４とＰｔ含有Ｎｉ３Ｓｉ電極１９との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含み、第二金属を含む第二金属シリサイドが、第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が１より大きい金属リッチシリサイドであることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置ならびに半導体装置の製造方法に関する。
【背景技術】
【０００２】
微細化が進む先端ＣＭＯＳ（相補型ＭＯＳ）デバイスの開発ではポリシリコン（ｐｏｌｙ−Ｓｉ）電極の空乏化による駆動電流の劣化とゲート絶縁膜の薄膜化によるゲートリーク電流の増加が問題となっている。そこで、メタルゲート電極の適用により電極の空乏化を回避すると同時に、ゲート絶縁膜に高誘電率材料を用いて物理膜厚を厚くすることでゲートリーク電流を低減する複合技術が検討されている。
【０００３】
メタルゲート電極に用いる材料として、純金属や金属窒化物あるいはシリサイド材料等が検討されているが、いずれの場合においても、Ｎ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）を適切な値に設定可能でなければならない。
【０００４】
ＣＭＯＳトランジスタで±０．５ｅＶ以下のＶｔｈを実現するためには、Ｎ型ＭＯＳＦＥＴでは仕事関数がＳｉのミッドギャップ（４．６ｅＶ）以下、望ましくは４．４ｅＶ以下の材料を、Ｐ型ＭＯＳＦＥＴでは仕事関数がＳｉのミッドギャップ（４．６ｅＶ）以上、望ましくは４．８ｅＶ以上の材料をゲート電極に用いる必要がある。
【０００５】
これらを実現する手段として、異なる仕事関数を持った異種の金属あるいは合金をＮ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴの電極にそれぞれ使い分けることでトランジスタのＶｔｈを制御する方法（デュアルメタルゲート技術）が提案されている。例えば、従来例１として、非特許文献１には、図１７（Ａ）に示すような、ＳｉＯ２２０上に形成したＴａ電極２３とＲｕ電極２４の仕事関数はそれぞれ４．１５ｅＶと４．９５ｅＶであり、この二つの電極間で０．８ｅＶの仕事関数変調可能であると述べられている。
【０００６】
一方、ｐｏｌｙ−Ｓｉ電極をＮｉ、Ｈｆ、Ｗなどで完全にシリサイド化したシリサイド電極に関する技術が最近注目されている。例えば、従来例２として、非特許文献２および非特許文献３には、図１７（Ｂ）に示すような、ゲート絶縁膜にＳｉＯ２２０を用い、ゲート電極として、ＰやＢなどの不純物を注入したｐｏｌｙ−Ｓｉ電極をＮｉで完全にシリサイド化したＮｉシリサイド電極（ＰドープＮｉＳｉ電極２５、ＢドープＮｉＳｉ電極２６）を用いることにより、電極の仕事関数を最大で０．５ｅＶ変調させる技術が開示されている。この技術の特徴はＣＭＯＳのソース・ドレイン拡散層９の不純物活性化のための高温熱処理を行った後にｐｏｌｙ−Ｓｉ電極をシリサイド化することが可能であり、従来のＣＭＯＳプロセスと整合性が高いという利点がある。また、同じ文献には、ゲート絶縁膜としてＳｉＯＮを用いた場合、ゲート電極として作製されたＮｉＳｉとＮｉＳｉ２の仕事関数がそれぞれ約４．６ｅＶ、４．４５ｅＶであることが開示されている。
【０００７】
一方で、従来例３として、非特許文献４には、従来例２ではゲート絶縁膜がＳｉＯ２２０もしくはＳｉＯＮだったのに対し、ゲート絶縁膜を高誘電率絶縁膜にして、リーク電流を低減する技術をメタルゲート技術と組み合わせる技術も重要となっており、Ｎｉシリサイド電極におけるＮｉ組成をＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴでそれぞれ作り分けて、Ｎ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴに必要な仕事関数を実現する手法が開示されている。例えば、図１８（Ａ）に示すような、ゲート絶縁膜にＨｆＳｉＯＮ２１を用い、ゲート電極にＮｉ組成の異なるＮｉシリサイド電極（Ｎ型ＭＯＳＦＥＴにＮｉＳｉまたはＮｉＳｉ２電極２７またはＮｉＳｉ、Ｐ型ＭＯＳＦＥＴにＮｉ３Ｓｉ電極２８）を用いることにより、電極の仕事関数を最大で０．４ｅＶ変調させる技術が開示されている。
【０００８】
さらに、高誘電率ゲート絶縁膜上のＮｉシリサイドゲート電極をベースに、仕事関数の変調幅をさらに拡大させる技術が開示されている。例えば、従来例４として、非特許文献５には、図１８（Ｂ）に示すような、ゲート絶縁膜にＨｆＯ２２２を用い、Ｎｉシリサイドに異種の金属またはそのシリサイドを含有させたゲート電極（Ｎ型ＭＯＳＦＥＴにＡｌを含有したＮｉＳｉ電極２９、Ｐ型ＭＯＳＦＥＴにＮｉＰｔＳｉ電極３０）を用いることにより、Ｎ型ＭＯＳＦＥＴで４．２〜４．３ｅＶ、Ｐ型ＭＯＳＦＥＴで４．８５ｅＶが得られるとしている。
【非特許文献１】Ｉｎｔｅｒｎａｔｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ）２００２，ｐ．３５９
【非特許文献２】Ｉｎｔｅｒｎａｔｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ）２００２，ｐ．２４７
【非特許文献３】Ｉｎｔｅｒｎａｔｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ）２００３，ｐ．３１５
【非特許文献４】Ｉｎｔｅｒｎａｔｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ）２００４，ｐ．９１
【非特許文献５】Ｉｎｔｅｒｎａｔｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ）２００５，セッション２７ペーパー６
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明者らは、半導体装置のゲート電極開発に従事しており、半導体装置の性能改善に関する検討を色々と行っている。我々の検討した結果、従来例４（非特許文献５）のトランジスタは、低動作電力（Ｌｏｗ Ｏｐｅｒａｔｉｎｇ Ｐｏｗｅｒ，ＬＯＰ）向けおよび低閾値電圧用途のトランジスタとしては性能不十分であることがわかった。
【課題を解決するための手段】
【００１０】
本発明によれば、基板と、
前記基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極を備え、
前記ゲート電極が、前記ゲート絶縁膜と前記ゲート電極との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含み、
前記第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が１より大きい金属リッチシリサイドであることを特徴とする半導体装置が提供される。
【００１１】
また本発明によれば、基板上に、ゲート絶縁膜を介してポリシリコン層を形成する第一の工程と、
前記ポリシリコン層をパターニングする第二の工程と、
前記ポリシリコン層上に第一金属膜および第二金属膜を含む金属層を形成し、
前記金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ポリシリコン層との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含むゲート電極を形成する第三の工程と、を含み、
前記第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が１より大きい金属リッチシリサイドであることを特徴とする半導体装置の製造方法が提供される。
【００１２】
また本発明によれば、基板上に、ゲート絶縁膜を介してポリシリコン層を形成する第一の工程と、
前記ポリシリコン層をパターニングする第二の工程と、
前記ポリシリコン層上に第一金属膜を含む第一の金属層を形成し、
前記第一の金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ポリシリコン層との接する部分に第一金属を含む第一金属シリサイドを含むゲート電極を形成する工程と、
前記第一金属膜を除去する工程と、
ハードマスクをパターンニングして前記ゲート電極上の所望の領域を露出させ、前記ゲート電極上に第二金属膜を含む第二の金属層を形成し、
前記第二の金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ゲート電極との接する部分に、第二金属を含む第二金属シリサイドまたは第二金属を含むゲート電極を形成する工程と、を含み、
前記第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が１より大きい金属リッチシリサイドであることを特徴とする半導体装置の製造方法が提供される。
【００１３】
また本発明によれば、基板上に、ゲート絶縁膜を介してポリシリコン層を形成する第一の工程と、
前記ポリシリコン層をパターニングする第二の工程と、
前記ポリシリコン層上に第一金属膜を含む第一の金属層を形成し、
前記第一の金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ポリシリコン層との接する部分に、第一金属を含む第一金属シリサイドを含むゲート電極を形成する工程と、
前記第一金属膜を除去する工程と、
ハードマスクをパターンニングして前記ゲート電極上の所望の領域を露出させ、前記ゲート電極上に第二金属膜および前記第一金属膜をこの順に含む第二の金属層を形成し、
前記第二の金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ゲート電極との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含むゲート電極を形成する工程と、を含み、
前記第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が１より大きい金属リッチシリサイドであることを特徴とする半導体装置の製造方法が提供される。
【００１４】
この発明によれば、ゲート電極中に２種類の金属を併存させることで、一方の金属がシリコンと反応し、もう一方の金属が金属のまま、または金属リッチなシリサイドとして安定的に存在できるため、仕事関数を所望の値に制御できる。
【発明の効果】
【００１５】
本発明によれば、ゲート絶縁膜上のゲート電極の仕事関数を増大させることができ、低い閾値電圧の半導体装置が提供される。
【発明を実施するための最良の形態】
【００１６】
本発明者らは、上記課題解決に向けて、半導体装置におけるメタルゲート電極の構造およびその作製方法に関して検討を重ねてきた。特にＰ型ＭＯＳＦＥＴにおいて低いトランジスタ閾値を実現するのが困難であると考えて、その検討を重点的に行ってきた。以下、好適な実施形態を、添付した図面を参照しつつ説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１７】
本発明者らが注目したのは、従来例４でも述べたＮｉシリサイドに異種の金属を含有させたゲート電極を用いる手法である。従来例４でのＰ型ＭＯＳＦＥＴはＮｉの組成が高いＮｉＰｔＳｉ（ニッケルプラチナシリサイド）を用いている。しかしながら、従来例４の手法を用いても、特にＰ型ＭＯＳＦＥＴに関しては、Ｓｉのミッドギャップ（４．６ｅＶ）に対して＋０．２５ｅＶ、すなわち仕事関数が４．８５ｅＶ程度までしか高くならないことがわかっている。この仕事関数では、未だＬＯＰおよび低閾値電圧用途のトランジスタとしては性能不十分である。
【００１８】
本発明において明らかにされる本発明者らの着眼点は、従来例４で述べられている構造では、Ｐｔがシリサイド化されているという点である。高誘電率絶縁膜上のＰｔシリサイドの仕事関数の報告例はいくつか存在するが、せいぜい４．９ｅＶ程度である。すなわち、Ｎｉシリサイド中にＰｔシリサイドをいくら混入させても、４．９ｅＶ以上にはならないということになると考えられる。
【００１９】
そこで、本発明者らは、Ｐｔがシリサイド化されない状況を生み出すことが、Ｐｔが本来有する５．６５ｅＶという大きな仕事関数をメタルゲート電極の仕事関数に反映するために重要であると考えた。すなわち、ゲート電極中にシリコンおよびシリサイド化可能な金属が２種類含まれており、シリサイド化可能な上記金属のうち第一金属が、第一金属を含む第一金属シリサイドとして、および第二金属（ここではＰｔ）が、シリコンに対する第二金属の組成比が１より大きい金属リッチシリサイドである第二金属を含む第二金属シリサイドまたは第二金属として含有されている、という特徴を出せれば、大きな仕事関数が実現できることになる。
【００２０】
図１は、実施形態にかかる半導体装置の構成の要点を示す模式図である。半導体装置１００はシリコン基板１０１上に形成された素子分離領域１０２、ゲート絶縁膜１０３およびゲート電極１０４を有しており、少なくともゲート絶縁膜１０３とゲート電極１０４との接する部分に、シリコン原子１０５およびシリサイド化可能な金属を２種類含んでおり、シリサイド化可能な金属のうち第一金属原子１０６がシリサイド化第一金属、第二金属原子１０７が第二金属もしくは金属リッチシリサイドとして含有されている、というものである。なお、ここでの金属リッチシリサイドとは、第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が、３以上であるシリサイドが好ましい。
【００２１】
また、図１の構造を得るための有効的な手法として、第二金属(Ｐｔ)および第一金属(Ｎｉ)を同時にシリコン中に拡散させて、シリサイド化過程を競合させ、そのＮｉがよりＳｉと安定にシリサイドを形成する金属であれば、たとえＰｔがＳｉと結合していてもＮｉが優先的にＳｉと結合するようになるため、Ｐｔは第二金属として第一金属のシリサイド中に安定的に存在できるようになる、と考えた（図２（Ａ））。またＰｔは、金属リッチシリサイドな第二金属を含むシリサイドとして安定的に存在できるようになる、とも考えられる。なお、より安定にシリサイドを形成する金属とは、シリサイドの生成エネルギーがより低い金属、ということになる。このシリサイドの生成エネルギーがより低い金属は、当該シリサイドの生成エネルギーがより高い金属よりも、シリサイド化しやすい。
【００２２】
今回の実施形態の要点は、第一金属としてＮｉを用い、熱力学的に安定な状態では、Ｐｔシリサイドよりも生成エネルギーの大きいＮｉのシリサイドが安定に存在し、Ｐｔはシリサイドというよりは金属Ｐｔとして存在するようになった、という新しい発見に基づく。そのために、本発明者らはＮｉおよびＰｔの堆積方法および熱処理の条件に関する検討を行ってきた。その結果、Ｓｉがより優先的にＮｉと結合する条件、すなわちＳｉに対するＮｉ組成比が高く、かつシリサイド化温度がある程度高い場合、Ｐｔがシリサイド化されず金属として存在でき、４．９ｅＶを超える大きな仕事関数が実現できることがわかった。
【００２３】
図２（Ｂ）に以下の実施形態に従って作製したＰｔ含有Ｎｉシリサイド電極におけるＰｔ起因のＸ線光電子分光スペクトルを示す。ここで見られるピークは通常のシリサイド組成であるＰｔＳｉやＰｔ２Ｓｉとは異なり、より金属Ｐｔに近いところに位置していることがわかる。これより、Ｐｔがシリサイド化されていない状態もしくはＰｔリッチシリサイドの状態でＮｉシリサイド中に含有されていることがわかる。この構造は、通常のＰｔのみの堆積膜によるシリサイド、もしくはＮｉＰｔＳｉの堆積膜では得られていないものである。なお、この構造を得るためには、シリサイド化する温度を高くして、十分熱力学的に安定な状態にする必要がある。図２（Ｂ）に示したように、シリサイド化温度の上昇に伴い、結合エネルギーがより低エネルギー側にシフトしＰｔシリサイドからＰｔの結合エネルギーに近づいていくことがＸ線光電子分光により確かめられている。
【００２４】
なお、文献Ｐｒｏｐｅｒｔｉｅｓ ｏｆ Ｍｅｔａｌ Ｓｉｌｉｃｉｄｅｓ，ＩＥＥ，１９９５年によると、Ｎｉ３ＳｉおよびＮｉ２Ｓｉ、ＮｉＳｉの生成エネルギーがそれぞれ−３５．６および−３１．５、−２０．５ｋｃａｌ／ｍｏｌであるのに対し、Ｐｔ２ＳｉおよびＰｔＳｉの生成エネルギーはそれぞれ−２０．７および−１５．８ｋｃａｌ／ｍｏｌとなっている。すなわち、対ＳｉのＮｉ組成比が高いＮｉシリサイドでは、Ｐｔシリサイドよりも低い生成エネルギーとなるため、より熱力学的に安定にシリサイドを形成可能となる。これにより、ゲート電極中に２種類の金属を併存させることで、一方の金属がシリコンと反応し、もう一方の金属が金属のまま、または金属リッチなシリサイドとして安定的に存在できることが分かった。我々の発見は、上記文献値からも理解できるものである。
【００２５】
以下の実施形態では、上記効果を実現するための詳細を図面を参照して説明する。
（第１の実施形態）
図１において説明した構造は、いわゆるキャパシタ構造である。第１の実施形態を、図３に示すＭＯＳＦＥＴ構造の断面模式図に基づいて説明する。図３に示すＭＯＳＦＥＴ構造では、ゲート電極(Ｐｔ含有Ｎｉ３Ｓｉ電極１９)およびゲート絶縁膜４は図１におけるものと共通構造になっている。
【００２６】
第１の実施形態の半導体装置１は、基板(シリコン基板２)と、シリコン基板２上に設けられたゲート絶縁膜４と、ゲート絶縁膜４上に設けられたゲート電極(Ｐｔ含有Ｎｉ３Ｓｉ電極１９)を備え、Ｐｔ含有Ｎｉ３Ｓｉ電極１９が、ゲート絶縁膜４とＰｔ含有Ｎｉ３Ｓｉ電極１９との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含み、第二金属を含む第二金属シリサイドが、第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が１より大きい金属リッチシリサイドであることを特徴とする。上記半導体装置１は、さらにシリコン基板２上に、Ｐｔ含有Ｎｉ３Ｓｉ電極１９の両側にはシリサイド層１１を上部に配したソース・ドレイン領域(ソース・ドレイン拡散層９)およびエクステンション領域(エクステンション拡散層領域７)備えることを特徴とする。また、Ｐｔ含有Ｎｉ３Ｓｉ電極１９およびゲート絶縁膜４にはゲート側壁８が設けられ、その周囲は層間絶縁膜１２に囲まれている。
金属リッチシリサイドは、シリコンに対する第二金属の組成比が３以上であることが好ましい。
【００２７】
また、第１の実施形態の半導体装置１の製造方法は、シリコン基板２上に、ゲート絶縁膜４を介してポリシリコン層(ポリシリコン膜５)を形成する第一の工程と、ポリシリコン膜５をパターニングする第二の工程と、ポリシリコン膜５上に第一金属膜１３および第二金属膜１４を含む金属層を形成し、金属層を所定の温度で熱処理することにより、ゲート絶縁膜４とポリシリコン膜５との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含むゲート電極(Ｐｔ含有Ｎｉ３Ｓｉ電極１９)を形成する第三の工程と、を含み、第二金属を含む第二金属シリサイドが、第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が１より大きい金属リッチシリサイドであることを特徴とする。
【００２８】
さらに、上記製造方法は、第三の工程において、金属層は、第二金属膜１４、および第一金属膜１３がこの順に積層されてもよい。
さらに、上記製造方法は、第三の工程において、金属層は、第一金属膜１３および第二金属膜１４がこの順に積層されてもよい。
さらに、上記製造方法は、第三の工程において、金属層は、第一金属および第二金属から構成される合金膜１６でもよく、金属層は、合金膜１６および第一金属がこの順に積層されてもよい。
【００２９】
図４（Ａ）〜図５(Ｄ)は第１の実施形態に関わるＭＯＳＦＥＴ構造の作製工程を示した断面図である。本実施形態は、層間絶縁膜形成後にこれを研磨することにより平坦化すると同時に、ゲート電極上部を露出させることが可能なＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術を用いてＭＯＳＦＥＴを作製する。
【００３０】
まず、図４（Ａ）に示すようにシリコン基板２の表面領域にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術を用いて素子分離領域３を形成した。続いて、素子分離されたシリコン基板２表面にゲート絶縁膜４を形成した。ゲート絶縁膜４は、金属酸化物、金属酸化物、金属シリケート、および金属酸化物または金属シリケートに窒素が導入された高誘電率絶縁膜を用いる。好ましくは、ゲート絶縁膜中の金属がＨｆもしくはＺｒである。高誘電率絶縁膜が、ＨｆまたはＺｒを含むことにより、ゲート絶縁膜４は、高温の熱処理に対して安定となると同時に、膜中の固定電荷の少ない膜が得られやすくなる。
【００３１】
さらに、高誘電率絶縁膜のゲート電極と接する側に、ＨｆもしくはＺｒを含む層を有することが好ましい。ゲート電極１９とこれに接する高誘電率絶縁膜の組合せにより、ＭＯＳＦＥＴの閾値電圧が決定されるためである。この時、シリコン基板２とゲート絶縁膜との接する部分準位を減らし、高誘電率絶縁膜中の固定電荷の影響をより小さくするため、高誘電率絶縁膜とシリコン基板との接する部分にシリコン酸化膜もしくはシリコン酸窒化膜を導入しても良い。さらに好ましくは、ＨｆＳｉＯＮ膜もしくはシリコン酸化膜もしくはシリコン酸窒化膜上のＨｆＳｉＯＮ膜である。
【００３２】
本実施形態では、ゲート絶縁膜中のＨｆ濃度が深さ方向で変化していて、ゲート電極１９とゲート絶縁膜４との接する部分付近におけるＨｆの濃度が最も高く、シリコン基板２とゲート絶縁膜４との接する部分付近はシリコン熱酸化膜の組成となっているＨｆＳｉＯＮを用いた。このようなＨｆＳｉＯＮ膜を得るために、まず、１．９ｎｍのシリコン熱酸化膜を形成した後、０．５ｎｍのＨｆをロングスロースパッタ法で堆積し、酸素雰囲気中で５００℃１分→窒素雰囲気中で８００℃３０秒の２段階熱処理をすることによりＨｆを下地のシリコン酸化膜中へ固相拡散させることによりＨｆＳｉＯＮ膜を形成した。その後ＮＨ３雰囲気中で９００℃１０分の窒化アニールを行いＨｆＳｉＯＮ膜を得た。さらに、この高誘電率絶縁膜の上部もしくは下部に、キャップ絶縁膜が形成されていてもよい。キャップ絶縁膜の具体的な材料は、Ａｌ、Ｌａ、およびＭｇから選択される金属を含有する金属酸化物である。
【００３３】
次に、ゲート絶縁膜４上に厚さ６０ｎｍのポリシリコン膜５と厚さ１５０ｎｍのシリコン酸化膜６からなる積層膜を形成した。この積層膜を、図４（Ｂ）に示すように、リソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）技術を用いてゲート電極に加工し、引き続いてイオン注入を行い、エクステンション拡散層領域７をゲート電極をマスクとして自己整合的に形成した。
【００３４】
さらに、図４（Ｃ）に示すように、シリコン窒化膜とシリコン酸化膜を順次堆積し、その後エッチバックすることによってゲート側壁８を形成した。この状態で再度イオン注入を行い、活性化アニールを経てソース・ドレイン拡散層９を形成した。
【００３５】
次に、図４（Ｄ）に示すように、厚さ２０ｎｍの金属膜１０をスパッタにより全面に堆積し、サリサイド技術により、ゲート電極及びゲート側壁膜、ＳＴＩをマスクとして、ソース・ドレイン拡散層９のみに厚さ約４０ｎｍのシリサイド層１１を形成した（図４（Ｅ））。このシリサイド層１１はコンタクト抵抗を最も低くすることができるＮｉモノシリサイド(ＮｉＳｉ)とした。Ｎｉシリサイドの代わりにＣｏシリサイドやＴｉシリサイドを用いてもよい。
【００３６】
さらに、図５（Ａ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によってシリコン酸化膜の層間絶縁膜１２を形成した。この層間絶縁膜１２をＣＭＰ技術によって図５（Ｂ）に示すように平坦化し、さらに、層間絶縁膜１２のエッチバックを行うことでポリシリコン膜５を露出させた。
【００３７】
次に、図５（Ｃ）に示すように、ゲート電極形状のポリシリコン膜５とのシリサイドを形成させるために、第二金属膜１４および第一金属膜１３をこの順番で堆積した。堆積手法の代表的なものとしては、スパッタあるいは化学的気相成長法などが挙げられる。この時の、第一金属膜１３としては、ポリシリコン膜５とシリサイドを形成可能な金属、例えば、Ｎｉ、Ｈｆ、Ｖ、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｃｒ、Ｚｒ、Ｍｏ、Ｎｂ、およびこれらの合金などから選択できるが、ソース・ドレイン拡散層９にすでに形成されているシリサイド層１１の抵抗値がそれ以上高くならない温度でポリシリコン膜５を完全にシリサイド化できる金属が好適である。
【００３８】
一方で、第二金属としては、第一金属より大きな仕事関数を有しているものが好ましい。また第二金属のシリサイドが第一金属のシリサイドより熱力学的に安定でなく、熱処理を行うことにより第一金属膜１３のシリサイド化が進行し、第二金属はより金属として存在しやすくなるような材料が好適である。つまり、第一金属が、第二金属よりシリサイド化しやすいことが好ましい。さらに、第二金属が、Ｐｔであることが好ましいが、これに限定されない。
【００３９】
本実施形態では、第一金属としてＮｉ、第二金属としてＰｔを選択して検討を行った。ＮｉとＰｔの組合せは、ソース・ドレイン拡散層９にすでに形成されているシリサイド層１１にも用いられている材料であり、ポリシリコン膜５とのシリサイドを形成する上で比較的容易に導入できる材料であるが、本発明の趣旨を逸しない範囲で他の材料を用いることも可能である。ソース・ドレイン拡散層９にＮｉモノシリサイド（ＮｉＳｉ）層が形成されている場合は、Ｎｉダイシリサイド（ＮｉＳｉ２）化によりソース・ドレイン拡散層９と配線とのコンタクト抵抗が高くなることを防ぐためにその後のプロセス温度を５００℃以下にする必要があり、本実施形態では５００℃以下でシリサイド化が十分進行するＮｉを用いることにした。
【００４０】
また、第二金属膜１４の膜厚ｔ２は後述のように本実施形態のシリサイドゲート電極の仕事関数を決定する上で重要である。ｔ２としては、１ｎｍ以上、３０ｎｍ以下の範囲が好適である。シリサイドゲート中の第二金属の濃度はｔ２にほぼ比例し、ｔ２が１ｎｍ以上、３０ｎｍ以下の場合０．５％以上、１５％以下である。なお、第二金属の濃度はシリサイドゲート中で均一となっていても良い。より好ましい形態として、第二金属の濃度は、ゲート電極の表面からゲート絶縁膜４とシリサイドゲート電極との接する部分に向かって高くなるまたは最大となるように傾斜的なプロファイルもしくはゲート絶縁膜４との接する部分にパイルアップするようになっていても良い。また金属リッチな第二金属を含む第二金属シリサイドの濃度も同様となることが好ましい。なお、第一金属を含む第一金属シリサイドのシリコン濃度を、第二金属を含む第二金属シリサイドのシリコンの濃度より高くすることもできる。
【００４１】
一方、第一金属膜１３の膜厚ｔ１は従来から知られているように本シリサイドゲート電極のシリサイド相を決定する上で重要である。さらに、本シリサイドゲート電極のシリサイド相は、後述のように本シリサイドゲート電極の仕事関数を決定する上で重要である。すなわち、第一金属膜１３の膜厚ｔ１および第二金属膜１４の膜厚ｔ２の組合せにより本シリサイドゲート電極の仕事関数が決定される。我々の検討では、ｔ１はポリシリコン膜５の膜厚以上、より好ましくはポリシリコン膜５の膜厚の１．２倍以上に設定することが好ましい。なお、本実施形態では９０ｎｍのＮｉ膜を堆積した。
【００４２】
以上の第二金属膜１４および第一金属膜１３を堆積した後に、ゲート絶縁膜４上のポリシリコン膜５中に第二金属および第一金属を拡散させ、シリサイド化反応を起こさせるための熱処理を行った。この熱処理は、金属層（第二金属膜１４および第一金属膜１３）の酸化を防ぐため非酸化雰囲気中であることが求められると同時に、ゲート絶縁膜４上のポリシリコン膜５を全てシリサイドするために十分な拡散速度が得られ、かつソース・ドレイン拡散層９に形成されているシリサイド層１１が高抵抗にならない温度で行う必要がある。
【００４３】
本実施形態では、ソース・ドレイン拡散層９上に形成されているシリサイド層１１と、シリサイドゲート電極上に形成するシリサイドがともにＮｉであることから、窒素ガス雰囲気中４５０℃５分とした。ソース・ドレイン拡散層９に形成されているシリサイドがＣｏシリサイドやＴｉシリサイドであれば、より高温領域、例えば８００℃程度まで許容される。この熱処理過程は重要で、例えば４００℃５分の場合はＰｔ２Ｓｉが形成されていたが、４２０℃ではＰｔとして存在し、より確実には４５０℃で熱処理することが良いということがわかった。この熱処理により、ＮｉおよびＰｔがポリシリコン膜５中に拡散して行きシリサイド化反応が起こり、ゲート絶縁膜４とＰｔ含有Ｎｉ３Ｓｉ電極１９との接する部分までポリシリコン膜５のシリサイド化が起こった。Ｘ線回折（ＸＲＤ）測定によると、本シリサイド中のＮｉ／（Ｎｉ＋Ｓｉ）組成比は約０．７５であった（Ｎｉ３Ｓｉ相）。
【００４４】
また、このシリサイドゲート電極中のＰｔはシリサイド化されていない金属ＰｔもしくはＰｔとシリコンの組成比が、３以上である金属リッチシリサイドの状態（ＰｔｘＳｉと表記したとき、ｘ≧３）でシリサイド化されたＰｔとして、第一金属を含む第一金属シリサイドＮｉ３Ｓｉ中に含有されていることが、図２（Ｂ）のＸ線光電子分光よりわかった。最後に、熱処理においてシリサイド化反応しなかった余剰のＮｉ膜およびＰｔ膜は硫酸過酸化水素水溶液または王水を用いてウェットエッチング除去した。
【００４５】
なお、より詳細な検討により、第二金属膜１４および第一金属膜１３のポリシリコン膜５への導入方法は、図５（Ｃ）の方法に限らず、他の方法でも可能であることがわかった。図６（Ａ）〜（Ｄ）に、第二金属膜１４および第一金属膜１３のポリシリコン膜５への導入の他の方法を示す。図６（Ａ）には図５（Ｃ）での方法を示した。一方で、図６（Ｂ）は図６（Ａ）の第二金属膜１４および第一金属膜１３の順番を変えたものである。この方法によっても、第二金属はゲート絶縁膜４との接する部分まで到達した。
【００４６】
その他の手法としては、第一金属および第二金属が混合された第一金属および第二金属から構成される合金膜１６を用いる方法もある。図６（Ｃ）に示したのは、ポリシリコン膜５上に合金膜１６を堆積する手法、図６（Ｄ）に示したのは、ポリシリコン膜５上に合金膜１６と第一金属膜１３を積層する手法である。いずれの場合も、第二金属はゲート絶縁膜４との接する部分まで到達し、所望の特性を得ることができた。ただし、やはり重要なのは、シリサイド化を行う熱処理温度で、多少の熱処理温度低減効果があり、４００℃程度で行うことも可能となったが、より好ましくは、４２０℃以上で行うことができる。
【００４７】
なお、上記の工程を通して、シリサイド電極の剥離はまったく観察されなかった。以上のような工程を経ることにより、図５（Ｄ）に示すような、Ｐｔ含有Ｎｉ３Ｓｉ電極１９を備えるＭＯＳＦＥＴ構造が形成された。
【００４８】
ここで、本実施形態の半導体装置１は、ゲート電極(Ｐｔ含有Ｎｉ３Ｓｉ電極１９)を備えるトランジスタ(図示せず)であって、Ｐｔ含有Ｎｉ３Ｓｉ電極１９中の第一金属を含む第一金属シリサイドと、第二金属を含む第二金属シリサイドおよび第二金属との組成比が異なる、２つのトランジスタを有する半導体装置とすることができる。
これにより、第二金属膜１４および第一金属膜１３の膜厚を調整して、上記組成比を変えることで、ポリシリコン膜５の膜厚を実質的に変えずに、同一工程で、２つのＰｔ含有Ｎｉ３Ｓｉ電極１９の仕事関数を異なるように制御することできる。上記半導体装置１は、ＰチャネルトランジスタまたはＮチャネルトランジスタであることが好ましい。
【００４９】
以上のような工程で形成されたＰｔ含有Ｎｉ３Ｓｉ電極１９を備えるＭＯＳＦＥＴ構造では、Ｐ型ＭＯＳＦＥＴに適した特性が得られた。図７は本実施形態を用いてＰｔ膜厚を制御し、ゲート絶縁膜４に高誘電率材料であるＨｆＳｉＯＮ膜を採用したＣＭＯＳトランジスタのＣ−Ｖ特性から得られた仕事関数を示したものである。
【００５０】
図７に示すように、Ｐｔ膜厚を増加させると、仕事関数が増加していくことがわかる。Ｐｔ含有Ｎｉ３Ｓｉ電極１９を備えるＰ型ＭＯＳＦＥＴのドレイン電流のゲート電圧依存性は良好で、Ｐｔを含有しないＮｉ３Ｓｉに対して０．１Ｖ以上低い閾値電圧が実現された。また、正孔移動度の測定により、ｐｏｌｙ−Ｓｉ／ＳｉＯ２の組み合わせによるトランジスタと同等の値が得られることもわかっている。以上より本実施形態で示したＰｔ含有Ｎｉ３Ｓｉ電極１９とＨｆＳｉＯＮゲート絶縁膜（ゲート絶縁膜４）を組み合わせることで優れたＰ型ＭＯＳＦＥＴ特性を得ることができる。
【００５１】
なお、相補型ＭＯＳＦＥＴとして必要なもう片方のＮ型ＭＯＳＦＥＴのゲート電極としては、ＮｉＳｉ２（４．４ｅＶの仕事関数）、ＮｉＳｉ（４．５ｅＶの仕事関数）等が、本実施形態によるＰ型ＭＯＳＦＥＴ用のＰｔ含有Ｎｉ３Ｓｉとシリサイドの主金属（Ｎｉ）を同じにするため有効である。なお、ＮｉＳｉ２、ＮｉＳｉとチャネルに対する窒素イオン注入（１Ｅ１５ｃｍ−２程度）を組み合わせることにより、低い閾値電圧要求に対応したＮ型ＭＯＳＦＥＴが形成可能である。以上より、製造コストを比較的低く抑えつつ、高性能で高信頼な相補型ＭＯＳＦＥＴを得ることができた。
【００５２】
（第２の実施形態）
第２の実施形態での最終的な構造は、図３に示した本発明にかかる第１の実施形態であるＭＯＳＦＥＴ構造と同じものになる。ただし、その作製工程が異なり、より素子の作製が容易となっているのが特徴である。
【００５３】
第２の実施形態の半導体装置１の製造方法は、第三の工程において、金属層は、第一金属膜１３、第二金属膜１４、および第一金属膜(２層目の第一金属膜１５)がこの順に積層されてもよい。
【００５４】
図８（Ａ）〜（Ｅ）から図９（Ａ）〜（Ｄ）は第２の実施形態に関わるＭＯＳＦＥＴ構造の作製工程を示した断面図である。本実施形態は、層間絶縁膜形成後にこれを研磨することにより平坦化すると同時に、ゲート電極上部を露出させることが可能なＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術を用いてＭＯＳＦＥＴを作製する。
【００５５】
図８（Ａ）〜（Ｅ）から図９（Ａ）〜（Ｂ）までの工程は、図４（Ａ）〜（Ｅ）から図５（Ａ）〜（Ｂ）とまったく同様で、第１の実施形態で説明した通りの工程で、図９（Ｂ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって形成したシリコン酸化膜の層間絶縁膜１２をＣＭＰ技術によって平坦化し、さらに、層間絶縁膜１２のエッチバックを行うことでポリシリコン膜５を露出させた。
【００５６】
次に、図９（Ｃ）に示すように、ゲート電極形状のポリシリコン膜５とのシリサイドを形成させるために、第一金属膜１３、第二金属膜１４および２層目の第一金属膜１５をこの順番で堆積した。堆積手法の代表的なものとしては、スパッタあるいは化学的気相成長法などが挙げられる。この時の、第一金属膜１３および２層目の第一金属膜１５としては、ポリシリコン膜５とシリサイドを形成可能な金属、例えば、Ｎｉ、Ｈｆ、Ｖ、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｃｒ、Ｚｒ、Ｍｏ、Ｎｂやそれらの合金などから選択できるが、ソース・ドレイン拡散層９にすでに形成されているシリサイド層１１の抵抗値がそれ以上高くならない温度でポリシリコン膜５を完全にシリサイド化できる金属が好適である。
【００５７】
一方で、第二金属としては、金属として大きな仕事関数を有しているものが好ましい。また第二金属としては、第二金属のシリサイドが第一金属および２層目の第一金属のシリサイドより熱力学的に安定でなく、熱処理を行うことにより第一金属膜１３および２層目の第一金属膜１５のシリサイド化が進行し、第二金属がより金属として存在しやすくなるような材料が好適である。
【００５８】
本実施形態では、第一金属および２層目の第一金属としてＮｉ、第二金属としてＰｔを選択して検討を行った。ＮｉとＰｔの組合せは、ソース・ドレイン拡散層９にすでに形成されているシリサイド層１１にも用いられている材料であり、ポリシリコン膜５とのシリサイドを形成する上で比較的容易に導入できる材料であるが、本発明の趣旨を逸しない範囲で他の材料を用いることも可能である。
【００５９】
ソース・ドレイン拡散層９にＮｉモノシリサイド（ＮｉＳｉ）層が形成されている場合は、Ｎｉダイシリサイド（ＮｉＳｉ２）化によりソース・ドレイン拡散層９と配線とのコンタクト抵抗が高くなることを防ぐためにその後のプロセス温度を５００℃以下にする必要があり、本実施形態では５００℃以下でシリサイド化が十分進行するＮｉを用いることにした。
【００６０】
また、第二金属膜１４の膜厚ｔ２は後述のように本シリサイドゲート電極の仕事関数を決定する上で重要である。ｔ２としては、１ｎｍ以上、３０ｎｍ以下の範囲が好適である。シリサイドゲート中の第二金属の濃度はｔ２にほぼ比例し、ｔ２が１ｎｍ以上、３０ｎｍ以下の場合０．５％以上、１５％以下である。なお、第二金属の濃度は、ゲート電極の表面からゲート絶縁膜４とシリサイドゲート電極との接する部分に向かって高くなるまたは最大となるように傾斜的なプロファイルもしくはゲート絶縁膜４との接する部分にパイルアップするようになっていても良い。また金属リッチな第二金属を含む第二金属シリサイドの濃度も同様となることが好ましい。
【００６１】
一方、第一金属膜１３の膜厚ｔ１および２層目の第一金属膜１５の膜厚ｔ３の和ｔ１＋ｔ３は本シリサイドゲート電極のシリサイド相を決定する上で重要である。さらに、本シリサイドゲート電極のシリサイド相は、後述のように本シリサイドゲート電極の仕事関数を決定する上で重要である。すなわち、ｔ１＋ｔ３および第二金属膜１４の膜厚ｔ２の組合せにより本シリサイドゲート電極の仕事関数が決定される。
【００６２】
我々の検討では、ｔ１＋ｔ３はポリシリコン膜５の膜厚以上、より好ましくはポリシリコン膜５の膜厚の１．２倍以上に設定することが好ましい。なお、本実施形態ではｔ１＝５ｎｍ、ｔ３＝９５ｎｍすなわちｔ１＋ｔ３＝１００ｎｍのＮｉ膜を堆積した。なお、ｔ１＋ｔ３＝１００ｎｍ、Ｐｔ膜厚ｔ２＝５ｎｍとして、ｔ１の膜厚を３ｎｍ以上、４０ｎｍ以下の間で変化させた実験では、ｔ１≦３０ｎｍの範囲でＮｉ３Ｓｉ中のＰｔ組成が一定であり、ｔ１＝４０ｎｍになるとＰｔ組成が低下することを確認している。ｔ１を厚くする場合にはＰｔ膜上のＮｉ膜厚ｔ３も厚くしてＰｔが十分押し込まれる状況を作る必要があるが、ｔ１＋ｔ３の過大な増加は余分な堆積膜厚の増加等をもたらすため、好ましくない。よって、ｔ１≦３０ｎｍ程度が良いと考えられる。
【００６３】
以上の第一金属膜１３、第二金属膜１４および２層目の第一金属膜１５を堆積した後に、ゲート絶縁膜４上のポリシリコン膜５中に第一金属、第二金属および２層目の第一金属を拡散させ、シリサイド化反応を起こさせるための熱処理を行った。この熱処理は、金属層（第一金属膜１３、第二金属膜１４および２層目の第一金属膜１５）の酸化を防ぐため非酸化雰囲気中であることが求められると同時に、ゲート絶縁膜４上のポリシリコン膜５を全てシリサイド化するために十分な拡散速度が得られ、かつソース・ドレイン拡散層９に形成されているシリサイド層１１が高抵抗にならない温度で行う必要がある。
【００６４】
本実施形態では、ソース・ドレイン拡散層９に形成されているシリサイド層１１と、ゲート電極上に形成するシリサイドがともにＮｉであることから、窒素ガス雰囲気中４５０℃５分とした。ソース・ドレイン拡散層９に形成されているシリサイドがＣｏシリサイドやＴｉシリサイドであれば、より高温領域、例えば８００℃程度まで許容される。この熱処理過程は重要で、例えば４００℃５分の場合はＰｔ２Ｓｉが形成されていたが、４２０℃ではＰｔとして存在し、より確実には４５０℃で熱処理することが良いということがわかった。この熱処理により、ＮｉおよびＰｔがポリシリコン膜５中に拡散して行きシリサイド化反応が起こり、ゲート絶縁膜４とＰｔ含有Ｎｉ３Ｓｉ電極１９との接する部分までポリシリコン膜５のシリサイド化が起こった。
【００６５】
Ｘ線回折（ＸＲＤ）測定によると、本シリサイド中のＮｉ／（Ｎｉ＋Ｓｉ）組成比は約０．７５であった（Ｎｉ３Ｓｉ相）。また、このシリサイド中のＰｔはシリサイド化されていない金属ＰｔもしくはＰｔとシリコンの組成比が、３以上である金属リッチシリサイドの状態（ＰｔｘＳｉと表記したとき、ｘ≧３）でシリサイド化されたＰｔとして、第一金属を含む第一金属シリサイドＮｉ３Ｓｉ中に含有されていることが、図２（Ｂ）のＸ線光電子分光よりわかった。
【００６６】
最後に、熱処理においてシリサイド化反応しなかった余剰のＮｉ膜およびＰｔ膜は硫酸過酸化水素水溶液または王水を用いてウェットエッチング除去した。この際に、ポリシリコン膜５および層間絶縁膜１２上に直接堆積される第一金属膜１３は第二金属膜１４が層間絶縁膜１２中に打込まれるのを防ぎ、上記ウェットエッチングを行う際に余剰のＰｔ膜を取り除くのを容易にする効果があった。
【００６７】
なお、上記の工程を通して、シリサイド電極の剥離はまったく観察されなかった。以上のような工程を経ることにより、図９（Ｄ）に示すような、Ｐｔ含有Ｎｉ３Ｓｉ電極１９を備えるＭＯＳＦＥＴ構造が形成された。
【００６８】
以上のような工程で形成されたＰｔ含有Ｎｉ３Ｓｉ電極１９を備えるＭＯＳＦＥＴ構造では、Ｐ型ＭＯＳＦＥＴに適した特性が得られた。また、ＮｉをＰｔの下部に堆積することにより、ポリシリコン膜５中に先に拡散させることができ、ゲート絶縁膜４とＰｔ含有Ｎｉ３Ｓｉ電極１９との接する部分のポリシリコンをより優先的にＮｉと結合させることが可能となった。
【００６９】
これにより、Ｐｔがよりシリサイド化されにくい条件を作ることができ、仕事関数を５０ｍｅＶ増加することができた。以上より本実施形態で示したＰｔ含有Ｎｉ３Ｓｉ電極１９とＨｆＳｉＯＮゲート絶縁膜（ゲート絶縁膜４）を組み合わせることで優れたＰ型ＭＯＳＦＥＴ特性を得ることができる。また、ウェットエッチングを行いやすくした結果、プロセスのコストを低減することが可能となった。
【００７０】
なお、相補型ＭＯＳＦＥＴとして必要なもう片方のＮ型ＭＯＳＦＥＴのゲート電極としては、ＮｉＳｉ２（４．４ｅＶの仕事関数）、ＮｉＳｉ（４．５ｅＶの仕事関数）等が、本実施形態によるＰ型ＭＯＳＦＥＴ用のＰｔ含有Ｎｉ３Ｓｉとシリサイドの主金属（Ｎｉ）を同じにするため有効である。なお、ＮｉＳｉ２、ＮｉＳｉとチャネルに対する窒素イオン注入（１Ｅ１５ｃｍ−２程度）を組み合わせることにより、低い閾値電圧要求に対応したＮ型ＭＯＳＦＥＴが形成可能である。以上より、製造コストを比較的低く抑えつつ、高性能で高信頼な相補型ＭＯＳＦＥＴを得ることができた。
【００７１】
（第３の実施形態）
第３の実施形態での最終的な構造は、図１２（Ｃ）である。この構造においては、Ｎ型ＭＯＳＦＥＴ領域にＰｔ含有ＮｉＳｉゲート電極１８、Ｐ型ＭＯＳＦＥＴ領域にＰｔ含有Ｎｉ３Ｓｉゲート電極１９が形成されているのが特徴である。
【００７２】
第３の実施形態の半導体装置は、Ｐチャネルトランジスタと、Ｎチャネルトランジスタと、を備え、Ｎチャネルトランジスタの第一金属を含む第一金属シリサイドのシリコンに対する第一金属の組成比が、Ｐチャネルトランジスタの第一金属を含む第一金属シリサイドのシリコンに対する第一金属の組成比より低いことを特徴とする。
また、Ｎチャネルトランジスタが、ダイナミック・ランダム・アクセス・メモリのセルトランジスタであってもよい。
【００７３】
第３の実施形態の半導体装置の製造方法は、第三の工程の後さらに、第一金属膜１３および第二金属膜１４を除去する工程と、ハードマスク１７をパターンニングしてゲート電極（Ｐｔ含有ＮｉＳｉ電極１８）上の所望の領域を露出させ、Ｐｔ含有ＮｉＳｉ電極１８上に第一金属膜（２層目の第一金属膜１５）を含む金属層を形成し、金属層を所定の温度で熱処理することにより、ゲート絶縁膜４とＰｔ含有ＮｉＳｉ電極１８との接する部分に、第一金属を含む第一金属シリサイドを含むゲート電極(Ｐｔ含有Ｎｉ３Ｓｉ電極１９)を形成する工程と、を含むことを特徴とする。
さらに、第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が１より大きい金属リッチシリサイドであることが好ましい。
【００７４】
図１０（Ａ）〜（Ｅ）、図１１（Ａ）〜（Ｄ）、および図１２（Ａ）〜（Ｃ）は第３の実施形態に関わるＭＯＳＦＥＴ構造の作製工程を示した断面図である。本実施形態は、層間絶縁膜形成後にこれを研磨することにより平坦化すると同時に、ゲート電極上部を露出させることが可能なＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術を用いてＭＯＳＦＥＴを作製する。
【００７５】
まず図１０（Ａ）〜（Ｅ）から図１１（Ａ）〜（Ｄ）までの工程は、Ｎ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴの区別なく行う。そのうちで、図１０（Ａ）〜（Ｅ）、図１１（Ａ）〜（Ｂ）までの工程は、図４（Ａ）〜（Ｅ）から図５（Ａ）〜（Ｂ）とまったく同様で、第１の実施形態で説明した通りの工程であり、図１１（Ｂ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって形成したシリコン酸化膜の層間絶縁膜１２をＣＭＰ技術によって平坦化し、さらに、層間絶縁膜１２のエッチバックを行うことでゲート電極のポリシリコン膜５を露出させた。
【００７６】
次に、図１１（Ｃ）に示すように、ゲート電極形状のポリシリコン膜５とのシリサイドを形成させるために、第二金属膜１４および第一金属膜１３をこの順番で堆積した。堆積手法の代表的なものとしては、スパッタあるいは化学的気相成長法などが挙げられる。この時の、第一金属としては、ポリシリコン膜５とシリサイドを形成可能な金属、例えば、Ｎｉ、Ｈｆ、Ｖ、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｃｒ、Ｚｒ、Ｍｏ、Ｎｂ、およびこれらの合金などから選択できるが、ソース・ドレイン拡散層９にすでに形成されているシリサイド層１１の抵抗値がそれ以上高くならない温度でポリシリコン膜５を完全にシリサイド化できる金属が好適である。
【００７７】
一方で、第二金属膜１４としては、金属として大きな仕事関数を有しているものが好ましく、また第二金属のシリサイドが第一金属のシリサイドより熱力学的に安定でなく、熱処理を行うことにより第一金属膜１３のシリサイド化が進行し、第二金属はより金属として存在しやすくなるような材料が好適である。
【００７８】
本実施形態では、第一金属としてＮｉ、第二金属としてＰｔを選択して検討を行った。ＮｉとＰｔの組合せは、ソース・ドレイン拡散層９にすでに形成されているシリサイド層１１にも用いられている材料であり、ポリシリコン膜５とのシリサイドを形成する上で比較的容易に導入できる材料であるが、本発明の趣旨を逸しない範囲で他の材料を用いることも可能である。ソース・ドレイン拡散層９にＮｉモノシリサイド（ＮｉＳｉ）層が形成されている場合は、Ｎｉダイシリサイド（ＮｉＳｉ２）化によりソース・ドレイン拡散層９と配線とのコンタクト抵抗が高くなることを防ぐためにその後のプロセス温度を５００℃以下にする必要があり、本実施形態では５００℃以下でシリサイド化が十分進行するＮｉを用いることにした。
【００７９】
また、第二金属膜１４の膜厚ｔ２は後述のように本シリサイドゲート電極の仕事関数を決定する上で重要である。ｔ２としては、１ｎｍ以上、３０ｎｍ以下の範囲が好適である。シリサイドゲート中の第二金属の濃度はｔ２にほぼ比例し、ｔ２が１ｎｍ以上、３０ｎｍ以下の場合０．５％以上、１５％以下である。なお、第二金属の濃度はシリサイドゲート中で均一となっていても良い。より好ましい形態として、第二金属の濃度は、ゲート電極の表面からゲート絶縁膜４とシリサイドゲート電極との接する部分に向かって高くなるまたは最大となるように傾斜的なプロファイルもしくはゲート絶縁膜４接する部分にパイルアップするようになっていても良い。また金属リッチな第二金属を含む第二金属シリサイドの濃度も同様となることが好ましい。
【００８０】
一方、第一金属膜１３の膜厚ｔ１は従来から知られているように本シリサイドゲート電極のシリサイド相を決定する上で重要である。さらに、本シリサイドゲート電極のシリサイド相は、後述のように本シリサイドゲート電極の仕事関数を決定する上で重要である。すなわち、第一金属膜１３の膜厚ｔ１および第二金属膜１４の膜厚ｔ２の組合せにより本シリサイドゲート電極の仕事関数が決定される。我々の検討では、ｔ１はポリシリコン膜５の膜厚の３／４以下に設定することが好ましい。なお、本実施形態では４２ｎｍのＮｉ膜を堆積した。
【００８１】
以上の第二金属膜１４および第一金属膜１３を堆積した後に、ゲート絶縁膜４上のポリシリコン膜５中に第二金属および第一金属を拡散させ、シリサイド化反応を起こさせるための熱処理を行った。この熱処理は、金属層（第二金属膜１４および第一金属膜１３）の酸化を防ぐため非酸化雰囲気中であることが求められると同時に、ゲート絶縁膜４上のポリシリコン膜５を全てシリサイド化するために十分な拡散速度が得られ、かつソース・ドレイン拡散層９に形成されているシリサイド層１１が高抵抗にならない温度で行う必要がある。
【００８２】
本実施形態では、ソース・ドレイン拡散層９に形成されているシリサイド層１１と、ゲート電極上に形成するシリサイドがともにＮｉであることから、窒素ガス雰囲気中４５０℃５分とした。ソース・ドレイン拡散層９に形成されているシリサイドがＣｏシリサイドやＴｉシリサイドであれば、より高温領域、例えば８００℃程度まで許容される。この熱処理により、ＮｉおよびＰｔがポリシリコン膜５中に拡散して行きシリサイド化反応が起こり、ゲート絶縁膜４とＰｔ含有ＮｉＳｉ電極１８との接する部分までポリシリコン膜５のシリサイド化が起こった。Ｘ線回折（ＸＲＤ）測定によると、本シリサイド中のＮｉ／（Ｎｉ＋Ｓｉ）組成比は約０．５であった（ＮｉＳｉ相）。最後に、熱処理においてシリサイド化反応しなかった余剰のＮｉ膜およびＰｔ膜は硫酸過酸化水素水溶液または王水を用いてウェットエッチング除去した。
【００８３】
なお、より詳細な検討により、第二金属膜１４および第一金属膜１３のポリシリコン膜５への導入方法は、図１１（Ｃ）の方法に限らず、他の方法もあることがわかった。図６（Ａ）〜（Ｄ）に、第二金属膜１４および第一金属膜１３のポリシリコン膜５への導入の他の方法を示す。図６（Ａ）には図１１（Ｃ）での方法を示した。一方で、図６（Ｂ）は図６（Ａ）の第二金属膜１４および第一金属膜１３の順番を変えたものである。この方法によっても、第二金属はゲート絶縁膜４とＰｔ含有ＮｉＳｉ電極１８との接する部分で到達した。
【００８４】
その他の手法としては、第一金属および第二金属が混合された第一金属および第二金属から構成される合金膜１６を用いる方法ある。図６（Ｃ）に示したのは、ポリシリコン膜５上に合金膜１６を堆積する手法、図６（Ｄ）に示したのは、ポリシリコン膜５上に合金膜１６と第一金属膜１３を積層する手法である。いずれの場合も、第二金属はゲート絶縁膜４との接する部分まで到達し、所望の特性を得ることができた。ただし、重要なのは、積層する第一金属膜１３の膜厚でポリシリコン膜５の膜厚の３／４以下に設定することが好ましい。
【００８５】
なお、上記の工程を通して、シリサイド電極の剥離はまったく観察されなかった。以上のような工程を経ることにより、図１１（Ｄ）に示すような、Ｐｔ含有ＮｉＳｉ電極１８を備えるＭＯＳＦＥＴ構造が形成された。
【００８６】
ここで、図１３に示すように、ゲート電極の第一金属を含む第一金属シリサイドの組成比を、ＮｉＳｉからＮｉ３Ｓｉにすると、仕事関数が増加していくことがわかる。そのため、ゲート電極として、Ｎｉ３Ｓｉゲート電極１９を用いることで、より低い閾値電圧の半導体装置１が実現される。そこで、Ｐ型ＭＯＳＦＥＴ領域のＰｔ含有ＮｉＳｉ電極１８におけるＮｉ組成を増加してＰｔ含有Ｎｉ３Ｓｉ電極１９に変えるための工程を行う。
【００８７】
まず、ハードマスク１７を全体に堆積する。堆積には、ＣＶＤ法などが好適である。ハードマスクの材料としては、シリコン酸化膜やシリコン窒化膜、その他の絶縁膜など、後の工程で完全に除去可能な膜が好ましい。厚さは３０ｎｍ以上、１００ｎｍ以下程度が好ましい。
【００８８】
次に、リソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）技術を用いて、ハードマスク１７のパターニングを行い、Ｐ型ＭＯＳＦＥＴ領域のみを開口する。そして、２層目の第一金属膜１５を堆積する（図１２（Ａ））。堆積手法の代表的なものとしては、スパッタあるいは化学的気相成長法などが挙げられる。この時の、２層目の第一金属膜１５としては、３０ｎｍ以上、６０ｎｍ以下程度のＮｉ膜が適している。
【００８９】
また、Ｎｉ膜の下部には、３ｎｍ以上、１０ｎｍ以下程度のＴｉ膜を設けても良い。このＴｉ膜は、Ｐｔを含有したＮｉＳｉ上に形成されうる薄いシリコン酸化膜から酸素を奪い、２層目の第一金属膜１５へのＮｉの拡散を容易にする役割を果たす。
【００９０】
以上の２層目の第一金属膜１５を堆積した後に、Ｐｔ含有ＮｉＳｉ電極１８中に２層目の第一金属を拡散させ、シリサイド中のＮｉ組成増加を起こさせるための熱処理を行った。この熱処理は、２層目の第一金属膜１５の酸化を防ぐため非酸化雰囲気中であることが求められると同時に、ゲート絶縁膜４上のＰｔ含有ＮｉＳｉ電極１８のＮｉ組成を十分高めるために十分な拡散速度が得られ、かつソース・ドレイン拡散層９に形成されているシリサイド層１１が高抵抗にならない温度で行う必要がある。本実施形態では、ソース・ドレイン拡散層９に形成されているシリサイド層１１と、ゲート電極上に形成するシリサイドがともにＮｉであることから、窒素ガス雰囲気中４５０℃５分とした。
【００９１】
ただし、ソース・ドレイン拡散層９に形成されているシリサイドがＣｏシリサイドやＴｉシリサイドであれば、より高温領域、例えば８００℃程度まで許容される。また、Ｔｉ膜の膜厚が５ｎｍ程度の場合は４５０℃の熱処理でよかったが、Ｔｉ膜の膜厚が１０ｎｍ程度の場合は、５００℃の熱処理が必要となった。この熱処理により、Ｐｔ含有ＮｉＳｉ電極１８のＮｉ組成増加がＰ型ＭＯＳＦＥＴ領域のみに選択的に起こり、Ｐｔ含有Ｎｉ３Ｓｉ電極１９に改質した。
【００９２】
Ｘ線回折（ＸＲＤ）測定によると、本シリサイド中のＮｉ／（Ｎｉ＋Ｓｉ）組成比は約０．７５であった（Ｎｉ３Ｓｉ相）。最後に、熱処理においてシリサイド化反応しなかった余剰のＮｉ膜は硫酸過酸化水素水溶液を用いてウェットエッチング除去した（図１２（Ｂ））。さらに、選択性のエッチング等を用い、ハードマスク１７を除去し、図１２（Ｃ）のように、Ｎ型ＭＯＳＦＥＴのゲート電極にはＰｔ含有ＮｉＳｉ電極１８、Ｐ型ＭＯＳＦＥＴのゲート電極にはＰｔ含有Ｎｉ３Ｓｉ電極１９、とする相補型ＭＯＳＦＥＴ構造が得られた。
【００９３】
なお、本実施形態の半導体装置の製造方法は、シリコン基板２上に、ゲート絶縁膜４を介してポリシリコン層(ポリシリコン膜５)を形成する第一の工程と、ポリシリコン膜５をパターニングする第二の工程と、ポリシリコン膜５上に第一金属膜１３を含む第一の金属層を形成し、第一の金属層を所定の温度で熱処理することにより、ゲート絶縁膜４とポリシリコン膜５との接する部分に、第一金属を含む第一金属シリサイドを含むゲート電極（ＮｉＳｉまたはＮｉＳｉ２電極２７）を形成する工程と、第一金属膜１３を除去する工程と、ハードマスク１７をパターンニングしてＮｉＳｉまたはＮｉＳｉ２電極２７上の所望の領域を露出させ、ＮｉＳｉまたはＮｉＳｉ２電極２７上に第二金属膜１４を含む第二の金属層を形成し、第二の金属層を所定の温度で熱処理することにより、ゲート絶縁膜４とＮｉＳｉまたはＮｉＳｉ２電極２７との接する部分に、第二金属を含む第二金属シリサイドまたは第二金属を含むゲート電極(Ｐｔ含有ＮｉＳｉまたはＮｉＳｉ２電極(図示せず))を形成する工程と、を含むこととしてもよい。
さらに、第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が１より大きい金属リッチシリサイドであることが好ましい。
【００９４】
以上のような工程で形成されたゲート電極にＰｔを含有したＮｉ３Ｓｉ（元のＰｔ膜厚が５ｎｍの場合）を配したＰｔ含有Ｎｉ３Ｓｉ電極１９を備えるＭＯＳＦＥＴ構造では、電極の仕事関数が４．９２ｅＶであり、Ｐ型ＭＯＳＦＥＴに適した特性が得られた。
【００９５】
一方で、ゲート電極にＰｔを含有したＮｉＳｉを配したＰｔ含有ＮｉＳｉ電極１８を備えるＮ型ＭＯＳＦＥＴ構造では、電極の仕事関数が４．６２ｅＶであり、ミッドギャップ前後の特性を必要とするダイナミック・ランダム・アクセス・メモリやスタティック・ランダム・アクセス・メモリ向けトランジスタに適した特性が得られた。また、一方で、Ｐｔ含有ＮｉＳｉ電極１８とゲート絶縁膜４との接する部分にＬａ酸化物からなるキャップ膜や薄いＡｌの層を挿入することにより、仕事関数で４．１２〜４．２８ｅＶ相当となり、Ｎ型ＭＯＳＦＥＴに適した特性が得られた。
【００９６】
なお、上記の工程を通して、シリサイド電極の剥離はまったく観察されなかった。以上より本実施形態で示したように、Ｐｔを含有したＮｉＳｉ電極とＰｔを含有したＮｉ３Ｓｉ電極を作り分け、それらとＨｆＳｉＯＮゲート絶縁膜を組み合わせることで優れた相補型ＭＯＳＦＥＴ特性を得ることができる。以上より、製造コストを比較的低く抑えつつ、高性能で高信頼な相補型ＭＯＳＦＥＴを得ることができた。
【００９７】
（第４の実施形態）
本発明にかかる第４の実施形態での最終的な構造は、図１６（Ｃ）である。この構造においては、Ｎ型ＭＯＳＦＥＴ領域にＮｉＳｉまたはＮｉＳｉ２電極２７、Ｐ型ＭＯＳＦＥＴ領域にＰｔ含有Ｎｉ３Ｓｉ電極１９が形成されているのが特徴である。
【００９８】
第４の実施形態の半導体装置は、Ｐチャネルトランジスタと、Ｎチャネルトランジスタと、を備える半導体装置であって、Ｐチャネルトランジスタが、たとえば第１の実施形態の半導体装置であり、Ｎチャネルトランジスタが、第一金属を含む第一金属シリサイドを含むゲート電極を有することを特徴とすることができる。さらに、Ｎチャネルトランジスタのゲート電極が、第二金属を含む第二金属シリサイドおよび第二金属を含まなくてもよい。
第４の実施形態の半導体装置の製造方法は、シリコン基板２上に、ゲート絶縁膜４を介してポリシリコン層(ポリシリコン膜５)を形成する第一の工程と、ポリシリコン膜５をパターニングする第二の工程と、ポリシリコン膜５上に第一金属膜１３を含む第一の金属層を形成し、第一の金属層を所定の温度で熱処理することにより、ゲート絶縁膜４とポリシリコン膜５との接する部分に、第一金属を含む第一金属シリサイドを含むゲート電極（ＮｉＳｉまたはＮｉＳｉ２電極２７）を形成する工程と、第一金属膜１３を除去する工程と、ハードマスク１７をパターンニングしてＮｉＳｉまたはＮｉＳｉ２電極２７上の所望の領域を露出させ、ＮｉＳｉまたはＮｉＳｉ２電極２７上に第二金属膜１４および第一金属膜（２層目の第一金属膜１５）をこの順に含む第二の金属層を形成し、第二の金属層を所定の温度で熱処理することにより、ゲート絶縁膜４とＮｉＳｉまたはＮｉＳｉ２電極２７との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含むゲート電極(Ｐｔ含有Ｎｉ３Ｓｉ電極１９)を形成する工程と、を含むことを特徴とする。
さらに、第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が１より大きい金属リッチシリサイドであることが好ましい。
【００９９】
図１４（Ａ）〜（Ｅ）、図１５（Ａ）〜（Ｄ）、および図１６（Ａ）〜（Ｃ）は本発明の第４の実施形態に関わるＭＯＳＦＥＴ構造の作製工程を示した断面図である。本実施形態は、層間絶縁膜形成後にこれを研磨することにより平坦化すると同時に、ゲート電極上部を露出させることが可能なＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術を用いてＭＯＳＦＥＴを作製する。
【０１００】
まず図１４（Ａ）〜（Ｅ）から図１５（Ａ）〜（Ｄ）までの工程は、Ｎ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴの区別なく行う。そのうちで、図１４（Ａ）〜（Ｅ）から図１５（Ａ）〜（Ｂ）までの工程は、図４（Ａ）〜（Ｅ）から図５（Ａ）〜（Ｂ）とまったく同様で、本発明にかかる第１の実施形態で説明した通りの工程であり、図１５（Ｂ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって形成したシリコン酸化膜の層間絶縁膜１２をＣＭＰ技術によって平坦化し、さらに、層間絶縁膜１２のエッチバックを行うことでゲート電極のポリシリコン膜５を露出させた。
【０１０１】
次に、図１５（Ｃ）に示すように、ゲート電極形状のポリシリコン膜５とのシリサイドを形成させるために、第一金属膜１３を堆積した。堆積手法の代表的なものとしては、スパッタあるいは化学的気相成長法などが挙げられる。この時の、第一金属としては、ポリシリコン膜５とシリサイドを形成可能な金属、例えば、Ｎｉ、Ｈｆ、Ｖ、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｃｒ、Ｚｒ、Ｍｏ、Ｎｂ、およびこれらの合金などから選択できるが、ソース・ドレイン拡散層９にすでに形成されているシリサイド層１１の抵抗値がそれ以上高くならない温度でポリシリコン膜５を完全にシリサイド化できる金属が好適である。
【０１０２】
本実施形態では、第一金属としてＮｉを選択して検討を行った。Ｎｉは、ソース・ドレイン拡散層９にすでに形成されているシリサイド層１１にも用いられている材料であり、ポリシリコン膜５とのシリサイドを形成する上で比較的容易に導入できる材料であるが、本発明の趣旨を逸しない範囲で他の材料を用いることも可能である。ソース・ドレイン拡散層９にＮｉモノシリサイド（ＮｉＳｉ）層が形成されている場合は、Ｎｉダイシリサイド（ＮｉＳｉ２）化によりソース・ドレイン拡散層９と配線とのコンタクト抵抗が高くなることを防ぐためにその後のプロセス温度を５００℃以下にする必要があり、本実施形態では５００℃以下でシリサイド化が十分進行するＮｉを用いることにした。
【０１０３】
第一金属膜１３の膜厚ｔ１は従来から知られているように本シリサイドゲート電極のシリサイド相を決定する上で重要である。さらに、本シリサイドゲート電極のシリサイド相は、後述のように本シリサイドゲート電極の仕事関数を決定する上で重要である。我々の検討では、ｔ１はポリシリコン膜５の膜厚の３／４以下に設定することが好ましい。なお、本実施形態では４２ｎｍのＮｉ膜を堆積した。
【０１０４】
以上の第一金属膜１３を堆積した後に、ゲート絶縁膜４上のポリシリコン膜５中に第一金属を拡散させ、シリサイド化反応を起こさせるための熱処理を行った。この熱処理は、第一金属膜１３の酸化を防ぐため非酸化雰囲気中であることが求められると同時に、ゲート絶縁膜４上のポリシリコン膜５を全てシリサイド化するために十分な拡散速度が得られ、かつソース・ドレイン拡散層９に形成されているシリサイド層１１が高抵抗にならない温度で行う必要がある。
【０１０５】
本実施形態では、ソース・ドレイン拡散層９に形成されているシリサイド層１１と、ゲート電極上に形成するシリサイドがともにＮｉであることから、窒素ガス雰囲気中３５０℃以上で十分であり、ここでは４００℃５分とした。ソース・ドレイン拡散層９に形成されているシリサイドがＣｏシリサイドやＴｉシリサイドであれば、より高温領域、例えば８００℃程度まで許容される。この熱処理により、Ｎｉがポリシリコン膜５中に拡散して行きシリサイド化反応が起こり、ゲート絶縁膜４とＮｉＳｉまたはＮｉＳｉ２電極２７との接する部分までポリシリコン膜５のシリサイド化が起こった。
【０１０６】
Ｘ線回折（ＸＲＤ）測定によると、本シリサイド中のＮｉ／（Ｎｉ＋Ｓｉ）組成比は約０．５であった（ＮｉＳｉ相）。最後に、熱処理においてシリサイド化反応しなかった余剰のＮｉ膜は硫酸過酸化水素水溶液や王水を用いてウェットエッチング除去した。
【０１０７】
なお、上記の工程を通して、シリサイド電極の剥離はまったく観察されなかった。以上のような工程を経ることにより、図１５（Ｄ）に示すような、ＮｉＳｉまたはＮｉＳｉ２電極２７を備えるＭＯＳＦＥＴ構造が形成された。
【０１０８】
次に、Ｐ型ＭＯＳＦＥＴ領域のゲート電極のＮｉ組成を増加してかつＰｔを導入し、Ｐｔ含有Ｎｉ３Ｓｉ電極１９に変えるための工程を行う。まず、ハードマスク１７を全体に堆積する。堆積には、ＣＶＤ法などが好適である。ハードマスクの材料としては、シリコン酸化膜やシリコン窒化膜、その他の絶縁膜など、後の工程で完全に除去可能な膜が好ましい。厚さは３０ｎｍ以上、１００ｎｍ以下程度とすることができる。
【０１０９】
次に、リソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）技術を用いて、ハードマスク１７のパターニングを行い、Ｐ型ＭＯＳＦＥＴ領域のみを開口する。そして、第二金属膜１４および２層目の第一金属膜１５を堆積する（図１６（Ａ））。堆積手法の代表的なものとしては、スパッタあるいは化学的気相成長法などが挙げられる。この時の、第二金属膜１４としては、１ｎｍ以上、３０ｎｍ以下程度のＰｔ膜が適している。また、２層目の第一金属膜１５としては、３０ｎｍ以上、６０ｎｍ以下程度のＮｉ膜が適している。
【０１１０】
以上の第二金属膜１４および２層目の第一金属膜１５を堆積した後に、ＮｉＳｉ中に第二金属および２層目の第一金属を拡散させ、シリサイド中のＮｉ組成増加とＰｔ導入を起こさせるための熱処理を行った。この熱処理は、第二金属膜１４および２層目の第一金属膜１５の酸化を防ぐため非酸化雰囲気中であることが求められると同時に、ゲート絶縁膜４上のＮｉＳｉまたはＮｉＳｉ２電極２７のＮｉ組成を十分高めるために十分な拡散速度が得られ、かつソース・ドレイン拡散層９に形成されているシリサイド層１１が高抵抗にならない温度で行う必要がある。
【０１１１】
本実施形態では、ソース・ドレイン拡散層９上に形成されているシリサイド層１１と、ゲート電極上に形成するシリサイドがともにＮｉであることから、窒素ガス雰囲気中４５０℃５分とした。ただし、ソース・ドレイン拡散層９に形成されているシリサイドがＣｏシリサイドやＴｉシリサイドであれば、より高温領域、例えば８００℃程度まで許容される。この熱処理により、ＮｉＳｉまたはＮｉＳｉ２電極２７のＮｉ組成増加とＰｔ導入がＰ型ＭＯＳＦＥＴ領域のみに選択的に起こり、Ｐｔ含有Ｎｉ３Ｓｉゲート電極１９に改質した。Ｘ線回折（ＸＲＤ）測定によると、本シリサイド中のＮｉ／（Ｎｉ＋Ｓｉ）組成比は約０．７５であった（Ｎｉ３Ｓｉ相）。
【０１１２】
最後に、熱処理においてシリサイド化反応しなかった余剰のＮｉ膜およびＰｔ膜は硫酸過酸化水素水溶液や王水を用いてウェットエッチング除去した（図１６（Ｂ））。さらに、選択性のエッチング等を用い、ハードマスク１７を除去し、図１６（Ｃ）のように、Ｎ型ＭＯＳＦＥＴのゲート電極にはＮｉＳｉまたはＮｉＳｉ２電極２７、Ｐ型ＭＯＳＦＥＴのゲート電極にはＰｔ含有Ｎｉ３Ｓｉ電極１９、とする相補型ＭＯＳＦＥＴ構造が得られた。
【０１１３】
以上のような工程で形成されたＰｔ含有Ｎｉ３Ｓｉ電極１９を備えるＭＯＳＦＥＴ構造では、電極の仕事関数が４．９２ｅＶであり、Ｐ型ＭＯＳＦＥＴに適した特性が得られた。一方で、ＮｉＳｉまたはＮｉＳｉ２電極２７を備えるＭＯＳＦＥＴ構造では、電極の仕事関数が４．５ｅＶであり、ミッドギャップ前後の特性を必要とするダイナミック・ランダム・アクセス・メモリやスタティック・ランダム・アクセス・メモリ向けトランジスタに適した特性が得られた。
【０１１４】
また、一方で、ＮｉＳｉまたはＮｉＳｉ２電極２７とゲート絶縁膜４との接する部分にＬａ酸化物からなるキャップ膜や薄いＡｌの層を挿入することにより、仕事関数で４．０〜４．２８ｅＶ相当となり、Ｎ型ＭＯＳＦＥＴに適した特性が得られた。なお、上記の工程を通して、シリサイド電極の剥離はまったく観察されなかった。以上より本実施形態で示したように、ＮｉＳｉ電極とＰｔを含有したＮｉ３Ｓｉ電極を作り分け、それらとＨｆＳｉＯＮゲート絶縁膜を組み合わせることで優れた相補型ＭＯＳＦＥＴ特性を得ることができる。以上より、製造コストを比較的低く抑えつつ、高性能で高信頼な相補型ＭＯＳＦＥＴを得ることができた。
【０１１５】
以上の、第１、第２、第３および第４の実施形態の半導体装置を用いることにより、シリサイドをベースとしたゲート電極を用いることでゲート電極の空乏化を回避できるだけでなく、シリサイドの形成条件（温度および組成）を制御することによりこれまで困難とされていた高誘電率ゲート絶縁膜上における電極の仕事関数制御幅を拡大することが可能となり、同一チップ上での各デバイスに適した閾値電圧を提供することが可能になる。また、Ｎｉなどの低温サリサイドプロセスが可能な金属を選択すると、ソース・ドレイン拡散領域のコンタクトシリサイド層の高抵抗化を抑制できる。また、本発明による作製方法によれば、ゲート絶縁膜上にｐｏｌｙ−Ｓｉ電極を形成した後に、再度これを除去する工程がないために、ゲート絶縁膜表面がウェットエチング液や有機溶剤に数度にわたり晒されることがない。このため、信頼性に優れたメタルゲート／高誘電率ゲート絶縁膜ＣＭＯＳトランジスタを作製することが可能である。
【０１１６】
以上、実施形態を説明したが、本発明において明らかにされた半導体装置の概念は、本明細書において明らかにされた上述の実施形態の範囲にとどまらず、本発明の要旨を逸脱しない範囲内において、材料及び構造を選択して実施することが可能である。
【０１１７】
例えば、ゲート電極に用いるシリサイド化可能な２種類の金属元素の組み合わせは、ＮｉとＰｔに限定されるものではなく、所望の効果を得るための組み合わせであれば他の組み合わせも可能である。特に、ＮｉとＰｔの組み合わせは、Ｐ型ＭＯＳＦＥＴの性能向上のために用いることが可能であるが、他の組み合わせも考えうる。また、他方のＮ型ＭＯＳＦＥＴの性能向上のために、他の金属の組み合わせを用いて、ＮｉとＰｔの組み合わせの場合と同様の効果を発現させることも可能である。
【０１１８】
さらに、シリサイド化可能な２種類の金属元素以外の第三金属を含めることにより、Ｎ型ＭＯＳＦＥＴまたはＰ型ＭＯＳＦＥＴあるいはそれら両者のゲート電極にシリサイド化可能な２種類の金属元素以外の仕事関数を発現させることも可能である。例えば、Ｎ型ＭＯＳＦＥＴにのみＰｔ含有Ｎｉシリサイドゲート電極中にＡｌを含めることにより、Ｎ型ＭＯＳＦＥＴのゲート電極にのみ低い仕事関数（〜４．２８ｅＶ）を発現させ、最適な特性を得ることも可能である。
【０１１９】
さらに、ゲート電極をシリサイド化するための金属元素と、ソース・ドレイン拡散層のシリサイド化に用いる金属元素の組合せは、ソース・ドレイン拡散層のシリサイドの変質が起こらない温度範囲でゲートｐｏｌｙ−Ｓｉのシリサイド化を行えるという条件が満たされる必要がある。低温でのシリサイド化が困難な金属でも長時間の熱処理を行うことでシリサイド化が可能であるというように、それぞれのシリサイド金属元素の組合せに応じて熱処理温度や時間等の条件を調整して、所望の効果を得ることが可能となる。また、例えばゲート上のｐｏｌｙ−ＳｉをアモルファスＳｉに置き換える、シリサイド化する金属の成膜温度を調整する等の工夫で、シリサイド化温度を所望の効果を得るために最適化することが可能であり、これらの技術を必要に応じて併用することで、好適な組合せを実現できる。
【図面の簡単な説明】
【０１２０】
【図１】本発明にかかる本実施形態による半導体装置の構造を示す断面図である。
【図２】（Ａ）本発明にかかる本実施形態による半導体装置において大きな仕事関数が実現できる理由を模式的に示した図である。 （Ｂ）本発明にかかる本実施形態による半導体装置において、Ｐｔがより金属的な状態で存在することを示す、Ｘ線光電子分光による測定結果である。
【図３】本発明にかかる第１の実施形態による半導体装置の構造を示す断面図である。
【図４】本発明にかかる第１の実施形態による半導体装置の製造工程についての一部を示した断面図である。
【図５】本発明にかかる第１の実施形態による半導体装置の製造工程についての一部を示した断面図である。
【図６】本発明にかかる第１の実施形態による半導体装置の製造工程についての一部の変形を示した断面図である。
【図７】本発明にかかる第１の実施形態に沿って作製したＰｔ添加Ｎｉシリサイド電極のＰｔ添加組成に対する仕事関数を示したものである。
【図８】本発明にかかる第２の実施形態による半導体装置の製造工程についての一部を示した断面図である。
【図９】本発明にかかる第２の実施形態による半導体装置の製造工程についての一部を示した断面図である。
【図１０】本発明にかかる第３の実施形態による半導体装置の製造工程についての一部を示した断面図である。
【図１１】本発明にかかる第３の実施形態による半導体装置の製造工程についての一部を示した断面図である。
【図１２】本発明にかかる第３の実施形態による半導体装置の製造工程についての一部を示した断面図である。
【図１３】本発明にかかる第３の実施形態に沿って作製したＰｔ添加Ｎｉシリサイド電極のＰｔ添加組成に対する仕事関数をＮｉシリサイド電極のＮｉ組成を変化させて比較したものである。
【図１４】本発明にかかる第４の実施形態による半導体装置の製造工程についての一部を示した断面図である。
【図１５】本発明にかかる第４の実施形態による半導体装置の製造工程についての一部を示した断面図である。
【図１６】本発明にかかる第４の実施形態による半導体装置の製造工程についての一部を示した断面図である。
【図１７】本発明にかかる従来例の半導体装置の構造を示す断面図である。
【図１８】本発明にかかる従来例の半導体装置の構造を示す断面図である。
【符号の説明】
【０１２１】
１ 半導体装置
２ シリコン基板
３ 素子分離領域
４ ゲート絶縁膜
５ ポリシリコン膜
６ シリコン酸化膜
７ エクステンション拡散層領域
８ ゲート側壁
９ ソース・ドレイン拡散層
１０ 金属膜
１１ シリサイド層
１２ 層間絶縁膜
１３ 第一金属膜
１４ 第二金属膜
１５ ２層目の第一金属膜
１６ 合金膜
１７ ハードマスク
１８ Ｐｔ含有ＮｉＳｉ電極
１９ Ｐｔ含有Ｎｉ３Ｓｉ電極
２０ ＳｉＯ２
２１ ＨｆＳｉＯＮ
２２ ＨｆＯ２
２３ Ｔａ電極
２４ Ｒｕ電極
２５ ＰドープＮｉＳｉ電極
２６ ＢドープＮｉＳｉ電極
２７ ＮｉＳｉまたはＮｉＳｉ２電極
２８ Ｎｉ３Ｓｉ電極
２９ Ａｌを含有したＮｉＳｉ電極
３０ ＮｉＰｔＳｉ電極
１００ 半導体装置
１０１ シリコン基板
１０２ 素子分離領域
１０３ ゲート絶縁膜
１０４ ゲート電極
１０５ シリコン原子
１０６ 第一金属原子
１０７ 第二金属原子
【技術分野】
【０００１】
本発明は半導体装置ならびに半導体装置の製造方法に関する。
【背景技術】
【０００２】
微細化が進む先端ＣＭＯＳ（相補型ＭＯＳ）デバイスの開発ではポリシリコン（ｐｏｌｙ−Ｓｉ）電極の空乏化による駆動電流の劣化とゲート絶縁膜の薄膜化によるゲートリーク電流の増加が問題となっている。そこで、メタルゲート電極の適用により電極の空乏化を回避すると同時に、ゲート絶縁膜に高誘電率材料を用いて物理膜厚を厚くすることでゲートリーク電流を低減する複合技術が検討されている。
【０００３】
メタルゲート電極に用いる材料として、純金属や金属窒化物あるいはシリサイド材料等が検討されているが、いずれの場合においても、Ｎ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）を適切な値に設定可能でなければならない。
【０００４】
ＣＭＯＳトランジスタで±０．５ｅＶ以下のＶｔｈを実現するためには、Ｎ型ＭＯＳＦＥＴでは仕事関数がＳｉのミッドギャップ（４．６ｅＶ）以下、望ましくは４．４ｅＶ以下の材料を、Ｐ型ＭＯＳＦＥＴでは仕事関数がＳｉのミッドギャップ（４．６ｅＶ）以上、望ましくは４．８ｅＶ以上の材料をゲート電極に用いる必要がある。
【０００５】
これらを実現する手段として、異なる仕事関数を持った異種の金属あるいは合金をＮ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴの電極にそれぞれ使い分けることでトランジスタのＶｔｈを制御する方法（デュアルメタルゲート技術）が提案されている。例えば、従来例１として、非特許文献１には、図１７（Ａ）に示すような、ＳｉＯ２２０上に形成したＴａ電極２３とＲｕ電極２４の仕事関数はそれぞれ４．１５ｅＶと４．９５ｅＶであり、この二つの電極間で０．８ｅＶの仕事関数変調可能であると述べられている。
【０００６】
一方、ｐｏｌｙ−Ｓｉ電極をＮｉ、Ｈｆ、Ｗなどで完全にシリサイド化したシリサイド電極に関する技術が最近注目されている。例えば、従来例２として、非特許文献２および非特許文献３には、図１７（Ｂ）に示すような、ゲート絶縁膜にＳｉＯ２２０を用い、ゲート電極として、ＰやＢなどの不純物を注入したｐｏｌｙ−Ｓｉ電極をＮｉで完全にシリサイド化したＮｉシリサイド電極（ＰドープＮｉＳｉ電極２５、ＢドープＮｉＳｉ電極２６）を用いることにより、電極の仕事関数を最大で０．５ｅＶ変調させる技術が開示されている。この技術の特徴はＣＭＯＳのソース・ドレイン拡散層９の不純物活性化のための高温熱処理を行った後にｐｏｌｙ−Ｓｉ電極をシリサイド化することが可能であり、従来のＣＭＯＳプロセスと整合性が高いという利点がある。また、同じ文献には、ゲート絶縁膜としてＳｉＯＮを用いた場合、ゲート電極として作製されたＮｉＳｉとＮｉＳｉ２の仕事関数がそれぞれ約４．６ｅＶ、４．４５ｅＶであることが開示されている。
【０００７】
一方で、従来例３として、非特許文献４には、従来例２ではゲート絶縁膜がＳｉＯ２２０もしくはＳｉＯＮだったのに対し、ゲート絶縁膜を高誘電率絶縁膜にして、リーク電流を低減する技術をメタルゲート技術と組み合わせる技術も重要となっており、Ｎｉシリサイド電極におけるＮｉ組成をＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴでそれぞれ作り分けて、Ｎ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴに必要な仕事関数を実現する手法が開示されている。例えば、図１８（Ａ）に示すような、ゲート絶縁膜にＨｆＳｉＯＮ２１を用い、ゲート電極にＮｉ組成の異なるＮｉシリサイド電極（Ｎ型ＭＯＳＦＥＴにＮｉＳｉまたはＮｉＳｉ２電極２７またはＮｉＳｉ、Ｐ型ＭＯＳＦＥＴにＮｉ３Ｓｉ電極２８）を用いることにより、電極の仕事関数を最大で０．４ｅＶ変調させる技術が開示されている。
【０００８】
さらに、高誘電率ゲート絶縁膜上のＮｉシリサイドゲート電極をベースに、仕事関数の変調幅をさらに拡大させる技術が開示されている。例えば、従来例４として、非特許文献５には、図１８（Ｂ）に示すような、ゲート絶縁膜にＨｆＯ２２２を用い、Ｎｉシリサイドに異種の金属またはそのシリサイドを含有させたゲート電極（Ｎ型ＭＯＳＦＥＴにＡｌを含有したＮｉＳｉ電極２９、Ｐ型ＭＯＳＦＥＴにＮｉＰｔＳｉ電極３０）を用いることにより、Ｎ型ＭＯＳＦＥＴで４．２〜４．３ｅＶ、Ｐ型ＭＯＳＦＥＴで４．８５ｅＶが得られるとしている。
【非特許文献１】Ｉｎｔｅｒｎａｔｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ）２００２，ｐ．３５９
【非特許文献２】Ｉｎｔｅｒｎａｔｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ）２００２，ｐ．２４７
【非特許文献３】Ｉｎｔｅｒｎａｔｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ）２００３，ｐ．３１５
【非特許文献４】Ｉｎｔｅｒｎａｔｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ）２００４，ｐ．９１
【非特許文献５】Ｉｎｔｅｒｎａｔｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ）２００５，セッション２７ペーパー６
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明者らは、半導体装置のゲート電極開発に従事しており、半導体装置の性能改善に関する検討を色々と行っている。我々の検討した結果、従来例４（非特許文献５）のトランジスタは、低動作電力（Ｌｏｗ Ｏｐｅｒａｔｉｎｇ Ｐｏｗｅｒ，ＬＯＰ）向けおよび低閾値電圧用途のトランジスタとしては性能不十分であることがわかった。
【課題を解決するための手段】
【００１０】
本発明によれば、基板と、
前記基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極を備え、
前記ゲート電極が、前記ゲート絶縁膜と前記ゲート電極との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含み、
前記第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が１より大きい金属リッチシリサイドであることを特徴とする半導体装置が提供される。
【００１１】
また本発明によれば、基板上に、ゲート絶縁膜を介してポリシリコン層を形成する第一の工程と、
前記ポリシリコン層をパターニングする第二の工程と、
前記ポリシリコン層上に第一金属膜および第二金属膜を含む金属層を形成し、
前記金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ポリシリコン層との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含むゲート電極を形成する第三の工程と、を含み、
前記第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が１より大きい金属リッチシリサイドであることを特徴とする半導体装置の製造方法が提供される。
【００１２】
また本発明によれば、基板上に、ゲート絶縁膜を介してポリシリコン層を形成する第一の工程と、
前記ポリシリコン層をパターニングする第二の工程と、
前記ポリシリコン層上に第一金属膜を含む第一の金属層を形成し、
前記第一の金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ポリシリコン層との接する部分に第一金属を含む第一金属シリサイドを含むゲート電極を形成する工程と、
前記第一金属膜を除去する工程と、
ハードマスクをパターンニングして前記ゲート電極上の所望の領域を露出させ、前記ゲート電極上に第二金属膜を含む第二の金属層を形成し、
前記第二の金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ゲート電極との接する部分に、第二金属を含む第二金属シリサイドまたは第二金属を含むゲート電極を形成する工程と、を含み、
前記第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が１より大きい金属リッチシリサイドであることを特徴とする半導体装置の製造方法が提供される。
【００１３】
また本発明によれば、基板上に、ゲート絶縁膜を介してポリシリコン層を形成する第一の工程と、
前記ポリシリコン層をパターニングする第二の工程と、
前記ポリシリコン層上に第一金属膜を含む第一の金属層を形成し、
前記第一の金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ポリシリコン層との接する部分に、第一金属を含む第一金属シリサイドを含むゲート電極を形成する工程と、
前記第一金属膜を除去する工程と、
ハードマスクをパターンニングして前記ゲート電極上の所望の領域を露出させ、前記ゲート電極上に第二金属膜および前記第一金属膜をこの順に含む第二の金属層を形成し、
前記第二の金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ゲート電極との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含むゲート電極を形成する工程と、を含み、
前記第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が１より大きい金属リッチシリサイドであることを特徴とする半導体装置の製造方法が提供される。
【００１４】
この発明によれば、ゲート電極中に２種類の金属を併存させることで、一方の金属がシリコンと反応し、もう一方の金属が金属のまま、または金属リッチなシリサイドとして安定的に存在できるため、仕事関数を所望の値に制御できる。
【発明の効果】
【００１５】
本発明によれば、ゲート絶縁膜上のゲート電極の仕事関数を増大させることができ、低い閾値電圧の半導体装置が提供される。
【発明を実施するための最良の形態】
【００１６】
本発明者らは、上記課題解決に向けて、半導体装置におけるメタルゲート電極の構造およびその作製方法に関して検討を重ねてきた。特にＰ型ＭＯＳＦＥＴにおいて低いトランジスタ閾値を実現するのが困難であると考えて、その検討を重点的に行ってきた。以下、好適な実施形態を、添付した図面を参照しつつ説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１７】
本発明者らが注目したのは、従来例４でも述べたＮｉシリサイドに異種の金属を含有させたゲート電極を用いる手法である。従来例４でのＰ型ＭＯＳＦＥＴはＮｉの組成が高いＮｉＰｔＳｉ（ニッケルプラチナシリサイド）を用いている。しかしながら、従来例４の手法を用いても、特にＰ型ＭＯＳＦＥＴに関しては、Ｓｉのミッドギャップ（４．６ｅＶ）に対して＋０．２５ｅＶ、すなわち仕事関数が４．８５ｅＶ程度までしか高くならないことがわかっている。この仕事関数では、未だＬＯＰおよび低閾値電圧用途のトランジスタとしては性能不十分である。
【００１８】
本発明において明らかにされる本発明者らの着眼点は、従来例４で述べられている構造では、Ｐｔがシリサイド化されているという点である。高誘電率絶縁膜上のＰｔシリサイドの仕事関数の報告例はいくつか存在するが、せいぜい４．９ｅＶ程度である。すなわち、Ｎｉシリサイド中にＰｔシリサイドをいくら混入させても、４．９ｅＶ以上にはならないということになると考えられる。
【００１９】
そこで、本発明者らは、Ｐｔがシリサイド化されない状況を生み出すことが、Ｐｔが本来有する５．６５ｅＶという大きな仕事関数をメタルゲート電極の仕事関数に反映するために重要であると考えた。すなわち、ゲート電極中にシリコンおよびシリサイド化可能な金属が２種類含まれており、シリサイド化可能な上記金属のうち第一金属が、第一金属を含む第一金属シリサイドとして、および第二金属（ここではＰｔ）が、シリコンに対する第二金属の組成比が１より大きい金属リッチシリサイドである第二金属を含む第二金属シリサイドまたは第二金属として含有されている、という特徴を出せれば、大きな仕事関数が実現できることになる。
【００２０】
図１は、実施形態にかかる半導体装置の構成の要点を示す模式図である。半導体装置１００はシリコン基板１０１上に形成された素子分離領域１０２、ゲート絶縁膜１０３およびゲート電極１０４を有しており、少なくともゲート絶縁膜１０３とゲート電極１０４との接する部分に、シリコン原子１０５およびシリサイド化可能な金属を２種類含んでおり、シリサイド化可能な金属のうち第一金属原子１０６がシリサイド化第一金属、第二金属原子１０７が第二金属もしくは金属リッチシリサイドとして含有されている、というものである。なお、ここでの金属リッチシリサイドとは、第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が、３以上であるシリサイドが好ましい。
【００２１】
また、図１の構造を得るための有効的な手法として、第二金属(Ｐｔ)および第一金属(Ｎｉ)を同時にシリコン中に拡散させて、シリサイド化過程を競合させ、そのＮｉがよりＳｉと安定にシリサイドを形成する金属であれば、たとえＰｔがＳｉと結合していてもＮｉが優先的にＳｉと結合するようになるため、Ｐｔは第二金属として第一金属のシリサイド中に安定的に存在できるようになる、と考えた（図２（Ａ））。またＰｔは、金属リッチシリサイドな第二金属を含むシリサイドとして安定的に存在できるようになる、とも考えられる。なお、より安定にシリサイドを形成する金属とは、シリサイドの生成エネルギーがより低い金属、ということになる。このシリサイドの生成エネルギーがより低い金属は、当該シリサイドの生成エネルギーがより高い金属よりも、シリサイド化しやすい。
【００２２】
今回の実施形態の要点は、第一金属としてＮｉを用い、熱力学的に安定な状態では、Ｐｔシリサイドよりも生成エネルギーの大きいＮｉのシリサイドが安定に存在し、Ｐｔはシリサイドというよりは金属Ｐｔとして存在するようになった、という新しい発見に基づく。そのために、本発明者らはＮｉおよびＰｔの堆積方法および熱処理の条件に関する検討を行ってきた。その結果、Ｓｉがより優先的にＮｉと結合する条件、すなわちＳｉに対するＮｉ組成比が高く、かつシリサイド化温度がある程度高い場合、Ｐｔがシリサイド化されず金属として存在でき、４．９ｅＶを超える大きな仕事関数が実現できることがわかった。
【００２３】
図２（Ｂ）に以下の実施形態に従って作製したＰｔ含有Ｎｉシリサイド電極におけるＰｔ起因のＸ線光電子分光スペクトルを示す。ここで見られるピークは通常のシリサイド組成であるＰｔＳｉやＰｔ２Ｓｉとは異なり、より金属Ｐｔに近いところに位置していることがわかる。これより、Ｐｔがシリサイド化されていない状態もしくはＰｔリッチシリサイドの状態でＮｉシリサイド中に含有されていることがわかる。この構造は、通常のＰｔのみの堆積膜によるシリサイド、もしくはＮｉＰｔＳｉの堆積膜では得られていないものである。なお、この構造を得るためには、シリサイド化する温度を高くして、十分熱力学的に安定な状態にする必要がある。図２（Ｂ）に示したように、シリサイド化温度の上昇に伴い、結合エネルギーがより低エネルギー側にシフトしＰｔシリサイドからＰｔの結合エネルギーに近づいていくことがＸ線光電子分光により確かめられている。
【００２４】
なお、文献Ｐｒｏｐｅｒｔｉｅｓ ｏｆ Ｍｅｔａｌ Ｓｉｌｉｃｉｄｅｓ，ＩＥＥ，１９９５年によると、Ｎｉ３ＳｉおよびＮｉ２Ｓｉ、ＮｉＳｉの生成エネルギーがそれぞれ−３５．６および−３１．５、−２０．５ｋｃａｌ／ｍｏｌであるのに対し、Ｐｔ２ＳｉおよびＰｔＳｉの生成エネルギーはそれぞれ−２０．７および−１５．８ｋｃａｌ／ｍｏｌとなっている。すなわち、対ＳｉのＮｉ組成比が高いＮｉシリサイドでは、Ｐｔシリサイドよりも低い生成エネルギーとなるため、より熱力学的に安定にシリサイドを形成可能となる。これにより、ゲート電極中に２種類の金属を併存させることで、一方の金属がシリコンと反応し、もう一方の金属が金属のまま、または金属リッチなシリサイドとして安定的に存在できることが分かった。我々の発見は、上記文献値からも理解できるものである。
【００２５】
以下の実施形態では、上記効果を実現するための詳細を図面を参照して説明する。
（第１の実施形態）
図１において説明した構造は、いわゆるキャパシタ構造である。第１の実施形態を、図３に示すＭＯＳＦＥＴ構造の断面模式図に基づいて説明する。図３に示すＭＯＳＦＥＴ構造では、ゲート電極(Ｐｔ含有Ｎｉ３Ｓｉ電極１９)およびゲート絶縁膜４は図１におけるものと共通構造になっている。
【００２６】
第１の実施形態の半導体装置１は、基板(シリコン基板２)と、シリコン基板２上に設けられたゲート絶縁膜４と、ゲート絶縁膜４上に設けられたゲート電極(Ｐｔ含有Ｎｉ３Ｓｉ電極１９)を備え、Ｐｔ含有Ｎｉ３Ｓｉ電極１９が、ゲート絶縁膜４とＰｔ含有Ｎｉ３Ｓｉ電極１９との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含み、第二金属を含む第二金属シリサイドが、第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が１より大きい金属リッチシリサイドであることを特徴とする。上記半導体装置１は、さらにシリコン基板２上に、Ｐｔ含有Ｎｉ３Ｓｉ電極１９の両側にはシリサイド層１１を上部に配したソース・ドレイン領域(ソース・ドレイン拡散層９)およびエクステンション領域(エクステンション拡散層領域７)備えることを特徴とする。また、Ｐｔ含有Ｎｉ３Ｓｉ電極１９およびゲート絶縁膜４にはゲート側壁８が設けられ、その周囲は層間絶縁膜１２に囲まれている。
金属リッチシリサイドは、シリコンに対する第二金属の組成比が３以上であることが好ましい。
【００２７】
また、第１の実施形態の半導体装置１の製造方法は、シリコン基板２上に、ゲート絶縁膜４を介してポリシリコン層(ポリシリコン膜５)を形成する第一の工程と、ポリシリコン膜５をパターニングする第二の工程と、ポリシリコン膜５上に第一金属膜１３および第二金属膜１４を含む金属層を形成し、金属層を所定の温度で熱処理することにより、ゲート絶縁膜４とポリシリコン膜５との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含むゲート電極(Ｐｔ含有Ｎｉ３Ｓｉ電極１９)を形成する第三の工程と、を含み、第二金属を含む第二金属シリサイドが、第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が１より大きい金属リッチシリサイドであることを特徴とする。
【００２８】
さらに、上記製造方法は、第三の工程において、金属層は、第二金属膜１４、および第一金属膜１３がこの順に積層されてもよい。
さらに、上記製造方法は、第三の工程において、金属層は、第一金属膜１３および第二金属膜１４がこの順に積層されてもよい。
さらに、上記製造方法は、第三の工程において、金属層は、第一金属および第二金属から構成される合金膜１６でもよく、金属層は、合金膜１６および第一金属がこの順に積層されてもよい。
【００２９】
図４（Ａ）〜図５(Ｄ)は第１の実施形態に関わるＭＯＳＦＥＴ構造の作製工程を示した断面図である。本実施形態は、層間絶縁膜形成後にこれを研磨することにより平坦化すると同時に、ゲート電極上部を露出させることが可能なＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術を用いてＭＯＳＦＥＴを作製する。
【００３０】
まず、図４（Ａ）に示すようにシリコン基板２の表面領域にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術を用いて素子分離領域３を形成した。続いて、素子分離されたシリコン基板２表面にゲート絶縁膜４を形成した。ゲート絶縁膜４は、金属酸化物、金属酸化物、金属シリケート、および金属酸化物または金属シリケートに窒素が導入された高誘電率絶縁膜を用いる。好ましくは、ゲート絶縁膜中の金属がＨｆもしくはＺｒである。高誘電率絶縁膜が、ＨｆまたはＺｒを含むことにより、ゲート絶縁膜４は、高温の熱処理に対して安定となると同時に、膜中の固定電荷の少ない膜が得られやすくなる。
【００３１】
さらに、高誘電率絶縁膜のゲート電極と接する側に、ＨｆもしくはＺｒを含む層を有することが好ましい。ゲート電極１９とこれに接する高誘電率絶縁膜の組合せにより、ＭＯＳＦＥＴの閾値電圧が決定されるためである。この時、シリコン基板２とゲート絶縁膜との接する部分準位を減らし、高誘電率絶縁膜中の固定電荷の影響をより小さくするため、高誘電率絶縁膜とシリコン基板との接する部分にシリコン酸化膜もしくはシリコン酸窒化膜を導入しても良い。さらに好ましくは、ＨｆＳｉＯＮ膜もしくはシリコン酸化膜もしくはシリコン酸窒化膜上のＨｆＳｉＯＮ膜である。
【００３２】
本実施形態では、ゲート絶縁膜中のＨｆ濃度が深さ方向で変化していて、ゲート電極１９とゲート絶縁膜４との接する部分付近におけるＨｆの濃度が最も高く、シリコン基板２とゲート絶縁膜４との接する部分付近はシリコン熱酸化膜の組成となっているＨｆＳｉＯＮを用いた。このようなＨｆＳｉＯＮ膜を得るために、まず、１．９ｎｍのシリコン熱酸化膜を形成した後、０．５ｎｍのＨｆをロングスロースパッタ法で堆積し、酸素雰囲気中で５００℃１分→窒素雰囲気中で８００℃３０秒の２段階熱処理をすることによりＨｆを下地のシリコン酸化膜中へ固相拡散させることによりＨｆＳｉＯＮ膜を形成した。その後ＮＨ３雰囲気中で９００℃１０分の窒化アニールを行いＨｆＳｉＯＮ膜を得た。さらに、この高誘電率絶縁膜の上部もしくは下部に、キャップ絶縁膜が形成されていてもよい。キャップ絶縁膜の具体的な材料は、Ａｌ、Ｌａ、およびＭｇから選択される金属を含有する金属酸化物である。
【００３３】
次に、ゲート絶縁膜４上に厚さ６０ｎｍのポリシリコン膜５と厚さ１５０ｎｍのシリコン酸化膜６からなる積層膜を形成した。この積層膜を、図４（Ｂ）に示すように、リソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）技術を用いてゲート電極に加工し、引き続いてイオン注入を行い、エクステンション拡散層領域７をゲート電極をマスクとして自己整合的に形成した。
【００３４】
さらに、図４（Ｃ）に示すように、シリコン窒化膜とシリコン酸化膜を順次堆積し、その後エッチバックすることによってゲート側壁８を形成した。この状態で再度イオン注入を行い、活性化アニールを経てソース・ドレイン拡散層９を形成した。
【００３５】
次に、図４（Ｄ）に示すように、厚さ２０ｎｍの金属膜１０をスパッタにより全面に堆積し、サリサイド技術により、ゲート電極及びゲート側壁膜、ＳＴＩをマスクとして、ソース・ドレイン拡散層９のみに厚さ約４０ｎｍのシリサイド層１１を形成した（図４（Ｅ））。このシリサイド層１１はコンタクト抵抗を最も低くすることができるＮｉモノシリサイド(ＮｉＳｉ)とした。Ｎｉシリサイドの代わりにＣｏシリサイドやＴｉシリサイドを用いてもよい。
【００３６】
さらに、図５（Ａ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によってシリコン酸化膜の層間絶縁膜１２を形成した。この層間絶縁膜１２をＣＭＰ技術によって図５（Ｂ）に示すように平坦化し、さらに、層間絶縁膜１２のエッチバックを行うことでポリシリコン膜５を露出させた。
【００３７】
次に、図５（Ｃ）に示すように、ゲート電極形状のポリシリコン膜５とのシリサイドを形成させるために、第二金属膜１４および第一金属膜１３をこの順番で堆積した。堆積手法の代表的なものとしては、スパッタあるいは化学的気相成長法などが挙げられる。この時の、第一金属膜１３としては、ポリシリコン膜５とシリサイドを形成可能な金属、例えば、Ｎｉ、Ｈｆ、Ｖ、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｃｒ、Ｚｒ、Ｍｏ、Ｎｂ、およびこれらの合金などから選択できるが、ソース・ドレイン拡散層９にすでに形成されているシリサイド層１１の抵抗値がそれ以上高くならない温度でポリシリコン膜５を完全にシリサイド化できる金属が好適である。
【００３８】
一方で、第二金属としては、第一金属より大きな仕事関数を有しているものが好ましい。また第二金属のシリサイドが第一金属のシリサイドより熱力学的に安定でなく、熱処理を行うことにより第一金属膜１３のシリサイド化が進行し、第二金属はより金属として存在しやすくなるような材料が好適である。つまり、第一金属が、第二金属よりシリサイド化しやすいことが好ましい。さらに、第二金属が、Ｐｔであることが好ましいが、これに限定されない。
【００３９】
本実施形態では、第一金属としてＮｉ、第二金属としてＰｔを選択して検討を行った。ＮｉとＰｔの組合せは、ソース・ドレイン拡散層９にすでに形成されているシリサイド層１１にも用いられている材料であり、ポリシリコン膜５とのシリサイドを形成する上で比較的容易に導入できる材料であるが、本発明の趣旨を逸しない範囲で他の材料を用いることも可能である。ソース・ドレイン拡散層９にＮｉモノシリサイド（ＮｉＳｉ）層が形成されている場合は、Ｎｉダイシリサイド（ＮｉＳｉ２）化によりソース・ドレイン拡散層９と配線とのコンタクト抵抗が高くなることを防ぐためにその後のプロセス温度を５００℃以下にする必要があり、本実施形態では５００℃以下でシリサイド化が十分進行するＮｉを用いることにした。
【００４０】
また、第二金属膜１４の膜厚ｔ２は後述のように本実施形態のシリサイドゲート電極の仕事関数を決定する上で重要である。ｔ２としては、１ｎｍ以上、３０ｎｍ以下の範囲が好適である。シリサイドゲート中の第二金属の濃度はｔ２にほぼ比例し、ｔ２が１ｎｍ以上、３０ｎｍ以下の場合０．５％以上、１５％以下である。なお、第二金属の濃度はシリサイドゲート中で均一となっていても良い。より好ましい形態として、第二金属の濃度は、ゲート電極の表面からゲート絶縁膜４とシリサイドゲート電極との接する部分に向かって高くなるまたは最大となるように傾斜的なプロファイルもしくはゲート絶縁膜４との接する部分にパイルアップするようになっていても良い。また金属リッチな第二金属を含む第二金属シリサイドの濃度も同様となることが好ましい。なお、第一金属を含む第一金属シリサイドのシリコン濃度を、第二金属を含む第二金属シリサイドのシリコンの濃度より高くすることもできる。
【００４１】
一方、第一金属膜１３の膜厚ｔ１は従来から知られているように本シリサイドゲート電極のシリサイド相を決定する上で重要である。さらに、本シリサイドゲート電極のシリサイド相は、後述のように本シリサイドゲート電極の仕事関数を決定する上で重要である。すなわち、第一金属膜１３の膜厚ｔ１および第二金属膜１４の膜厚ｔ２の組合せにより本シリサイドゲート電極の仕事関数が決定される。我々の検討では、ｔ１はポリシリコン膜５の膜厚以上、より好ましくはポリシリコン膜５の膜厚の１．２倍以上に設定することが好ましい。なお、本実施形態では９０ｎｍのＮｉ膜を堆積した。
【００４２】
以上の第二金属膜１４および第一金属膜１３を堆積した後に、ゲート絶縁膜４上のポリシリコン膜５中に第二金属および第一金属を拡散させ、シリサイド化反応を起こさせるための熱処理を行った。この熱処理は、金属層（第二金属膜１４および第一金属膜１３）の酸化を防ぐため非酸化雰囲気中であることが求められると同時に、ゲート絶縁膜４上のポリシリコン膜５を全てシリサイドするために十分な拡散速度が得られ、かつソース・ドレイン拡散層９に形成されているシリサイド層１１が高抵抗にならない温度で行う必要がある。
【００４３】
本実施形態では、ソース・ドレイン拡散層９上に形成されているシリサイド層１１と、シリサイドゲート電極上に形成するシリサイドがともにＮｉであることから、窒素ガス雰囲気中４５０℃５分とした。ソース・ドレイン拡散層９に形成されているシリサイドがＣｏシリサイドやＴｉシリサイドであれば、より高温領域、例えば８００℃程度まで許容される。この熱処理過程は重要で、例えば４００℃５分の場合はＰｔ２Ｓｉが形成されていたが、４２０℃ではＰｔとして存在し、より確実には４５０℃で熱処理することが良いということがわかった。この熱処理により、ＮｉおよびＰｔがポリシリコン膜５中に拡散して行きシリサイド化反応が起こり、ゲート絶縁膜４とＰｔ含有Ｎｉ３Ｓｉ電極１９との接する部分までポリシリコン膜５のシリサイド化が起こった。Ｘ線回折（ＸＲＤ）測定によると、本シリサイド中のＮｉ／（Ｎｉ＋Ｓｉ）組成比は約０．７５であった（Ｎｉ３Ｓｉ相）。
【００４４】
また、このシリサイドゲート電極中のＰｔはシリサイド化されていない金属ＰｔもしくはＰｔとシリコンの組成比が、３以上である金属リッチシリサイドの状態（ＰｔｘＳｉと表記したとき、ｘ≧３）でシリサイド化されたＰｔとして、第一金属を含む第一金属シリサイドＮｉ３Ｓｉ中に含有されていることが、図２（Ｂ）のＸ線光電子分光よりわかった。最後に、熱処理においてシリサイド化反応しなかった余剰のＮｉ膜およびＰｔ膜は硫酸過酸化水素水溶液または王水を用いてウェットエッチング除去した。
【００４５】
なお、より詳細な検討により、第二金属膜１４および第一金属膜１３のポリシリコン膜５への導入方法は、図５（Ｃ）の方法に限らず、他の方法でも可能であることがわかった。図６（Ａ）〜（Ｄ）に、第二金属膜１４および第一金属膜１３のポリシリコン膜５への導入の他の方法を示す。図６（Ａ）には図５（Ｃ）での方法を示した。一方で、図６（Ｂ）は図６（Ａ）の第二金属膜１４および第一金属膜１３の順番を変えたものである。この方法によっても、第二金属はゲート絶縁膜４との接する部分まで到達した。
【００４６】
その他の手法としては、第一金属および第二金属が混合された第一金属および第二金属から構成される合金膜１６を用いる方法もある。図６（Ｃ）に示したのは、ポリシリコン膜５上に合金膜１６を堆積する手法、図６（Ｄ）に示したのは、ポリシリコン膜５上に合金膜１６と第一金属膜１３を積層する手法である。いずれの場合も、第二金属はゲート絶縁膜４との接する部分まで到達し、所望の特性を得ることができた。ただし、やはり重要なのは、シリサイド化を行う熱処理温度で、多少の熱処理温度低減効果があり、４００℃程度で行うことも可能となったが、より好ましくは、４２０℃以上で行うことができる。
【００４７】
なお、上記の工程を通して、シリサイド電極の剥離はまったく観察されなかった。以上のような工程を経ることにより、図５（Ｄ）に示すような、Ｐｔ含有Ｎｉ３Ｓｉ電極１９を備えるＭＯＳＦＥＴ構造が形成された。
【００４８】
ここで、本実施形態の半導体装置１は、ゲート電極(Ｐｔ含有Ｎｉ３Ｓｉ電極１９)を備えるトランジスタ(図示せず)であって、Ｐｔ含有Ｎｉ３Ｓｉ電極１９中の第一金属を含む第一金属シリサイドと、第二金属を含む第二金属シリサイドおよび第二金属との組成比が異なる、２つのトランジスタを有する半導体装置とすることができる。
これにより、第二金属膜１４および第一金属膜１３の膜厚を調整して、上記組成比を変えることで、ポリシリコン膜５の膜厚を実質的に変えずに、同一工程で、２つのＰｔ含有Ｎｉ３Ｓｉ電極１９の仕事関数を異なるように制御することできる。上記半導体装置１は、ＰチャネルトランジスタまたはＮチャネルトランジスタであることが好ましい。
【００４９】
以上のような工程で形成されたＰｔ含有Ｎｉ３Ｓｉ電極１９を備えるＭＯＳＦＥＴ構造では、Ｐ型ＭＯＳＦＥＴに適した特性が得られた。図７は本実施形態を用いてＰｔ膜厚を制御し、ゲート絶縁膜４に高誘電率材料であるＨｆＳｉＯＮ膜を採用したＣＭＯＳトランジスタのＣ−Ｖ特性から得られた仕事関数を示したものである。
【００５０】
図７に示すように、Ｐｔ膜厚を増加させると、仕事関数が増加していくことがわかる。Ｐｔ含有Ｎｉ３Ｓｉ電極１９を備えるＰ型ＭＯＳＦＥＴのドレイン電流のゲート電圧依存性は良好で、Ｐｔを含有しないＮｉ３Ｓｉに対して０．１Ｖ以上低い閾値電圧が実現された。また、正孔移動度の測定により、ｐｏｌｙ−Ｓｉ／ＳｉＯ２の組み合わせによるトランジスタと同等の値が得られることもわかっている。以上より本実施形態で示したＰｔ含有Ｎｉ３Ｓｉ電極１９とＨｆＳｉＯＮゲート絶縁膜（ゲート絶縁膜４）を組み合わせることで優れたＰ型ＭＯＳＦＥＴ特性を得ることができる。
【００５１】
なお、相補型ＭＯＳＦＥＴとして必要なもう片方のＮ型ＭＯＳＦＥＴのゲート電極としては、ＮｉＳｉ２（４．４ｅＶの仕事関数）、ＮｉＳｉ（４．５ｅＶの仕事関数）等が、本実施形態によるＰ型ＭＯＳＦＥＴ用のＰｔ含有Ｎｉ３Ｓｉとシリサイドの主金属（Ｎｉ）を同じにするため有効である。なお、ＮｉＳｉ２、ＮｉＳｉとチャネルに対する窒素イオン注入（１Ｅ１５ｃｍ−２程度）を組み合わせることにより、低い閾値電圧要求に対応したＮ型ＭＯＳＦＥＴが形成可能である。以上より、製造コストを比較的低く抑えつつ、高性能で高信頼な相補型ＭＯＳＦＥＴを得ることができた。
【００５２】
（第２の実施形態）
第２の実施形態での最終的な構造は、図３に示した本発明にかかる第１の実施形態であるＭＯＳＦＥＴ構造と同じものになる。ただし、その作製工程が異なり、より素子の作製が容易となっているのが特徴である。
【００５３】
第２の実施形態の半導体装置１の製造方法は、第三の工程において、金属層は、第一金属膜１３、第二金属膜１４、および第一金属膜(２層目の第一金属膜１５)がこの順に積層されてもよい。
【００５４】
図８（Ａ）〜（Ｅ）から図９（Ａ）〜（Ｄ）は第２の実施形態に関わるＭＯＳＦＥＴ構造の作製工程を示した断面図である。本実施形態は、層間絶縁膜形成後にこれを研磨することにより平坦化すると同時に、ゲート電極上部を露出させることが可能なＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術を用いてＭＯＳＦＥＴを作製する。
【００５５】
図８（Ａ）〜（Ｅ）から図９（Ａ）〜（Ｂ）までの工程は、図４（Ａ）〜（Ｅ）から図５（Ａ）〜（Ｂ）とまったく同様で、第１の実施形態で説明した通りの工程で、図９（Ｂ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって形成したシリコン酸化膜の層間絶縁膜１２をＣＭＰ技術によって平坦化し、さらに、層間絶縁膜１２のエッチバックを行うことでポリシリコン膜５を露出させた。
【００５６】
次に、図９（Ｃ）に示すように、ゲート電極形状のポリシリコン膜５とのシリサイドを形成させるために、第一金属膜１３、第二金属膜１４および２層目の第一金属膜１５をこの順番で堆積した。堆積手法の代表的なものとしては、スパッタあるいは化学的気相成長法などが挙げられる。この時の、第一金属膜１３および２層目の第一金属膜１５としては、ポリシリコン膜５とシリサイドを形成可能な金属、例えば、Ｎｉ、Ｈｆ、Ｖ、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｃｒ、Ｚｒ、Ｍｏ、Ｎｂやそれらの合金などから選択できるが、ソース・ドレイン拡散層９にすでに形成されているシリサイド層１１の抵抗値がそれ以上高くならない温度でポリシリコン膜５を完全にシリサイド化できる金属が好適である。
【００５７】
一方で、第二金属としては、金属として大きな仕事関数を有しているものが好ましい。また第二金属としては、第二金属のシリサイドが第一金属および２層目の第一金属のシリサイドより熱力学的に安定でなく、熱処理を行うことにより第一金属膜１３および２層目の第一金属膜１５のシリサイド化が進行し、第二金属がより金属として存在しやすくなるような材料が好適である。
【００５８】
本実施形態では、第一金属および２層目の第一金属としてＮｉ、第二金属としてＰｔを選択して検討を行った。ＮｉとＰｔの組合せは、ソース・ドレイン拡散層９にすでに形成されているシリサイド層１１にも用いられている材料であり、ポリシリコン膜５とのシリサイドを形成する上で比較的容易に導入できる材料であるが、本発明の趣旨を逸しない範囲で他の材料を用いることも可能である。
【００５９】
ソース・ドレイン拡散層９にＮｉモノシリサイド（ＮｉＳｉ）層が形成されている場合は、Ｎｉダイシリサイド（ＮｉＳｉ２）化によりソース・ドレイン拡散層９と配線とのコンタクト抵抗が高くなることを防ぐためにその後のプロセス温度を５００℃以下にする必要があり、本実施形態では５００℃以下でシリサイド化が十分進行するＮｉを用いることにした。
【００６０】
また、第二金属膜１４の膜厚ｔ２は後述のように本シリサイドゲート電極の仕事関数を決定する上で重要である。ｔ２としては、１ｎｍ以上、３０ｎｍ以下の範囲が好適である。シリサイドゲート中の第二金属の濃度はｔ２にほぼ比例し、ｔ２が１ｎｍ以上、３０ｎｍ以下の場合０．５％以上、１５％以下である。なお、第二金属の濃度は、ゲート電極の表面からゲート絶縁膜４とシリサイドゲート電極との接する部分に向かって高くなるまたは最大となるように傾斜的なプロファイルもしくはゲート絶縁膜４との接する部分にパイルアップするようになっていても良い。また金属リッチな第二金属を含む第二金属シリサイドの濃度も同様となることが好ましい。
【００６１】
一方、第一金属膜１３の膜厚ｔ１および２層目の第一金属膜１５の膜厚ｔ３の和ｔ１＋ｔ３は本シリサイドゲート電極のシリサイド相を決定する上で重要である。さらに、本シリサイドゲート電極のシリサイド相は、後述のように本シリサイドゲート電極の仕事関数を決定する上で重要である。すなわち、ｔ１＋ｔ３および第二金属膜１４の膜厚ｔ２の組合せにより本シリサイドゲート電極の仕事関数が決定される。
【００６２】
我々の検討では、ｔ１＋ｔ３はポリシリコン膜５の膜厚以上、より好ましくはポリシリコン膜５の膜厚の１．２倍以上に設定することが好ましい。なお、本実施形態ではｔ１＝５ｎｍ、ｔ３＝９５ｎｍすなわちｔ１＋ｔ３＝１００ｎｍのＮｉ膜を堆積した。なお、ｔ１＋ｔ３＝１００ｎｍ、Ｐｔ膜厚ｔ２＝５ｎｍとして、ｔ１の膜厚を３ｎｍ以上、４０ｎｍ以下の間で変化させた実験では、ｔ１≦３０ｎｍの範囲でＮｉ３Ｓｉ中のＰｔ組成が一定であり、ｔ１＝４０ｎｍになるとＰｔ組成が低下することを確認している。ｔ１を厚くする場合にはＰｔ膜上のＮｉ膜厚ｔ３も厚くしてＰｔが十分押し込まれる状況を作る必要があるが、ｔ１＋ｔ３の過大な増加は余分な堆積膜厚の増加等をもたらすため、好ましくない。よって、ｔ１≦３０ｎｍ程度が良いと考えられる。
【００６３】
以上の第一金属膜１３、第二金属膜１４および２層目の第一金属膜１５を堆積した後に、ゲート絶縁膜４上のポリシリコン膜５中に第一金属、第二金属および２層目の第一金属を拡散させ、シリサイド化反応を起こさせるための熱処理を行った。この熱処理は、金属層（第一金属膜１３、第二金属膜１４および２層目の第一金属膜１５）の酸化を防ぐため非酸化雰囲気中であることが求められると同時に、ゲート絶縁膜４上のポリシリコン膜５を全てシリサイド化するために十分な拡散速度が得られ、かつソース・ドレイン拡散層９に形成されているシリサイド層１１が高抵抗にならない温度で行う必要がある。
【００６４】
本実施形態では、ソース・ドレイン拡散層９に形成されているシリサイド層１１と、ゲート電極上に形成するシリサイドがともにＮｉであることから、窒素ガス雰囲気中４５０℃５分とした。ソース・ドレイン拡散層９に形成されているシリサイドがＣｏシリサイドやＴｉシリサイドであれば、より高温領域、例えば８００℃程度まで許容される。この熱処理過程は重要で、例えば４００℃５分の場合はＰｔ２Ｓｉが形成されていたが、４２０℃ではＰｔとして存在し、より確実には４５０℃で熱処理することが良いということがわかった。この熱処理により、ＮｉおよびＰｔがポリシリコン膜５中に拡散して行きシリサイド化反応が起こり、ゲート絶縁膜４とＰｔ含有Ｎｉ３Ｓｉ電極１９との接する部分までポリシリコン膜５のシリサイド化が起こった。
【００６５】
Ｘ線回折（ＸＲＤ）測定によると、本シリサイド中のＮｉ／（Ｎｉ＋Ｓｉ）組成比は約０．７５であった（Ｎｉ３Ｓｉ相）。また、このシリサイド中のＰｔはシリサイド化されていない金属ＰｔもしくはＰｔとシリコンの組成比が、３以上である金属リッチシリサイドの状態（ＰｔｘＳｉと表記したとき、ｘ≧３）でシリサイド化されたＰｔとして、第一金属を含む第一金属シリサイドＮｉ３Ｓｉ中に含有されていることが、図２（Ｂ）のＸ線光電子分光よりわかった。
【００６６】
最後に、熱処理においてシリサイド化反応しなかった余剰のＮｉ膜およびＰｔ膜は硫酸過酸化水素水溶液または王水を用いてウェットエッチング除去した。この際に、ポリシリコン膜５および層間絶縁膜１２上に直接堆積される第一金属膜１３は第二金属膜１４が層間絶縁膜１２中に打込まれるのを防ぎ、上記ウェットエッチングを行う際に余剰のＰｔ膜を取り除くのを容易にする効果があった。
【００６７】
なお、上記の工程を通して、シリサイド電極の剥離はまったく観察されなかった。以上のような工程を経ることにより、図９（Ｄ）に示すような、Ｐｔ含有Ｎｉ３Ｓｉ電極１９を備えるＭＯＳＦＥＴ構造が形成された。
【００６８】
以上のような工程で形成されたＰｔ含有Ｎｉ３Ｓｉ電極１９を備えるＭＯＳＦＥＴ構造では、Ｐ型ＭＯＳＦＥＴに適した特性が得られた。また、ＮｉをＰｔの下部に堆積することにより、ポリシリコン膜５中に先に拡散させることができ、ゲート絶縁膜４とＰｔ含有Ｎｉ３Ｓｉ電極１９との接する部分のポリシリコンをより優先的にＮｉと結合させることが可能となった。
【００６９】
これにより、Ｐｔがよりシリサイド化されにくい条件を作ることができ、仕事関数を５０ｍｅＶ増加することができた。以上より本実施形態で示したＰｔ含有Ｎｉ３Ｓｉ電極１９とＨｆＳｉＯＮゲート絶縁膜（ゲート絶縁膜４）を組み合わせることで優れたＰ型ＭＯＳＦＥＴ特性を得ることができる。また、ウェットエッチングを行いやすくした結果、プロセスのコストを低減することが可能となった。
【００７０】
なお、相補型ＭＯＳＦＥＴとして必要なもう片方のＮ型ＭＯＳＦＥＴのゲート電極としては、ＮｉＳｉ２（４．４ｅＶの仕事関数）、ＮｉＳｉ（４．５ｅＶの仕事関数）等が、本実施形態によるＰ型ＭＯＳＦＥＴ用のＰｔ含有Ｎｉ３Ｓｉとシリサイドの主金属（Ｎｉ）を同じにするため有効である。なお、ＮｉＳｉ２、ＮｉＳｉとチャネルに対する窒素イオン注入（１Ｅ１５ｃｍ−２程度）を組み合わせることにより、低い閾値電圧要求に対応したＮ型ＭＯＳＦＥＴが形成可能である。以上より、製造コストを比較的低く抑えつつ、高性能で高信頼な相補型ＭＯＳＦＥＴを得ることができた。
【００７１】
（第３の実施形態）
第３の実施形態での最終的な構造は、図１２（Ｃ）である。この構造においては、Ｎ型ＭＯＳＦＥＴ領域にＰｔ含有ＮｉＳｉゲート電極１８、Ｐ型ＭＯＳＦＥＴ領域にＰｔ含有Ｎｉ３Ｓｉゲート電極１９が形成されているのが特徴である。
【００７２】
第３の実施形態の半導体装置は、Ｐチャネルトランジスタと、Ｎチャネルトランジスタと、を備え、Ｎチャネルトランジスタの第一金属を含む第一金属シリサイドのシリコンに対する第一金属の組成比が、Ｐチャネルトランジスタの第一金属を含む第一金属シリサイドのシリコンに対する第一金属の組成比より低いことを特徴とする。
また、Ｎチャネルトランジスタが、ダイナミック・ランダム・アクセス・メモリのセルトランジスタであってもよい。
【００７３】
第３の実施形態の半導体装置の製造方法は、第三の工程の後さらに、第一金属膜１３および第二金属膜１４を除去する工程と、ハードマスク１７をパターンニングしてゲート電極（Ｐｔ含有ＮｉＳｉ電極１８）上の所望の領域を露出させ、Ｐｔ含有ＮｉＳｉ電極１８上に第一金属膜（２層目の第一金属膜１５）を含む金属層を形成し、金属層を所定の温度で熱処理することにより、ゲート絶縁膜４とＰｔ含有ＮｉＳｉ電極１８との接する部分に、第一金属を含む第一金属シリサイドを含むゲート電極(Ｐｔ含有Ｎｉ３Ｓｉ電極１９)を形成する工程と、を含むことを特徴とする。
さらに、第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が１より大きい金属リッチシリサイドであることが好ましい。
【００７４】
図１０（Ａ）〜（Ｅ）、図１１（Ａ）〜（Ｄ）、および図１２（Ａ）〜（Ｃ）は第３の実施形態に関わるＭＯＳＦＥＴ構造の作製工程を示した断面図である。本実施形態は、層間絶縁膜形成後にこれを研磨することにより平坦化すると同時に、ゲート電極上部を露出させることが可能なＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術を用いてＭＯＳＦＥＴを作製する。
【００７５】
まず図１０（Ａ）〜（Ｅ）から図１１（Ａ）〜（Ｄ）までの工程は、Ｎ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴの区別なく行う。そのうちで、図１０（Ａ）〜（Ｅ）、図１１（Ａ）〜（Ｂ）までの工程は、図４（Ａ）〜（Ｅ）から図５（Ａ）〜（Ｂ）とまったく同様で、第１の実施形態で説明した通りの工程であり、図１１（Ｂ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって形成したシリコン酸化膜の層間絶縁膜１２をＣＭＰ技術によって平坦化し、さらに、層間絶縁膜１２のエッチバックを行うことでゲート電極のポリシリコン膜５を露出させた。
【００７６】
次に、図１１（Ｃ）に示すように、ゲート電極形状のポリシリコン膜５とのシリサイドを形成させるために、第二金属膜１４および第一金属膜１３をこの順番で堆積した。堆積手法の代表的なものとしては、スパッタあるいは化学的気相成長法などが挙げられる。この時の、第一金属としては、ポリシリコン膜５とシリサイドを形成可能な金属、例えば、Ｎｉ、Ｈｆ、Ｖ、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｃｒ、Ｚｒ、Ｍｏ、Ｎｂ、およびこれらの合金などから選択できるが、ソース・ドレイン拡散層９にすでに形成されているシリサイド層１１の抵抗値がそれ以上高くならない温度でポリシリコン膜５を完全にシリサイド化できる金属が好適である。
【００７７】
一方で、第二金属膜１４としては、金属として大きな仕事関数を有しているものが好ましく、また第二金属のシリサイドが第一金属のシリサイドより熱力学的に安定でなく、熱処理を行うことにより第一金属膜１３のシリサイド化が進行し、第二金属はより金属として存在しやすくなるような材料が好適である。
【００７８】
本実施形態では、第一金属としてＮｉ、第二金属としてＰｔを選択して検討を行った。ＮｉとＰｔの組合せは、ソース・ドレイン拡散層９にすでに形成されているシリサイド層１１にも用いられている材料であり、ポリシリコン膜５とのシリサイドを形成する上で比較的容易に導入できる材料であるが、本発明の趣旨を逸しない範囲で他の材料を用いることも可能である。ソース・ドレイン拡散層９にＮｉモノシリサイド（ＮｉＳｉ）層が形成されている場合は、Ｎｉダイシリサイド（ＮｉＳｉ２）化によりソース・ドレイン拡散層９と配線とのコンタクト抵抗が高くなることを防ぐためにその後のプロセス温度を５００℃以下にする必要があり、本実施形態では５００℃以下でシリサイド化が十分進行するＮｉを用いることにした。
【００７９】
また、第二金属膜１４の膜厚ｔ２は後述のように本シリサイドゲート電極の仕事関数を決定する上で重要である。ｔ２としては、１ｎｍ以上、３０ｎｍ以下の範囲が好適である。シリサイドゲート中の第二金属の濃度はｔ２にほぼ比例し、ｔ２が１ｎｍ以上、３０ｎｍ以下の場合０．５％以上、１５％以下である。なお、第二金属の濃度はシリサイドゲート中で均一となっていても良い。より好ましい形態として、第二金属の濃度は、ゲート電極の表面からゲート絶縁膜４とシリサイドゲート電極との接する部分に向かって高くなるまたは最大となるように傾斜的なプロファイルもしくはゲート絶縁膜４接する部分にパイルアップするようになっていても良い。また金属リッチな第二金属を含む第二金属シリサイドの濃度も同様となることが好ましい。
【００８０】
一方、第一金属膜１３の膜厚ｔ１は従来から知られているように本シリサイドゲート電極のシリサイド相を決定する上で重要である。さらに、本シリサイドゲート電極のシリサイド相は、後述のように本シリサイドゲート電極の仕事関数を決定する上で重要である。すなわち、第一金属膜１３の膜厚ｔ１および第二金属膜１４の膜厚ｔ２の組合せにより本シリサイドゲート電極の仕事関数が決定される。我々の検討では、ｔ１はポリシリコン膜５の膜厚の３／４以下に設定することが好ましい。なお、本実施形態では４２ｎｍのＮｉ膜を堆積した。
【００８１】
以上の第二金属膜１４および第一金属膜１３を堆積した後に、ゲート絶縁膜４上のポリシリコン膜５中に第二金属および第一金属を拡散させ、シリサイド化反応を起こさせるための熱処理を行った。この熱処理は、金属層（第二金属膜１４および第一金属膜１３）の酸化を防ぐため非酸化雰囲気中であることが求められると同時に、ゲート絶縁膜４上のポリシリコン膜５を全てシリサイド化するために十分な拡散速度が得られ、かつソース・ドレイン拡散層９に形成されているシリサイド層１１が高抵抗にならない温度で行う必要がある。
【００８２】
本実施形態では、ソース・ドレイン拡散層９に形成されているシリサイド層１１と、ゲート電極上に形成するシリサイドがともにＮｉであることから、窒素ガス雰囲気中４５０℃５分とした。ソース・ドレイン拡散層９に形成されているシリサイドがＣｏシリサイドやＴｉシリサイドであれば、より高温領域、例えば８００℃程度まで許容される。この熱処理により、ＮｉおよびＰｔがポリシリコン膜５中に拡散して行きシリサイド化反応が起こり、ゲート絶縁膜４とＰｔ含有ＮｉＳｉ電極１８との接する部分までポリシリコン膜５のシリサイド化が起こった。Ｘ線回折（ＸＲＤ）測定によると、本シリサイド中のＮｉ／（Ｎｉ＋Ｓｉ）組成比は約０．５であった（ＮｉＳｉ相）。最後に、熱処理においてシリサイド化反応しなかった余剰のＮｉ膜およびＰｔ膜は硫酸過酸化水素水溶液または王水を用いてウェットエッチング除去した。
【００８３】
なお、より詳細な検討により、第二金属膜１４および第一金属膜１３のポリシリコン膜５への導入方法は、図１１（Ｃ）の方法に限らず、他の方法もあることがわかった。図６（Ａ）〜（Ｄ）に、第二金属膜１４および第一金属膜１３のポリシリコン膜５への導入の他の方法を示す。図６（Ａ）には図１１（Ｃ）での方法を示した。一方で、図６（Ｂ）は図６（Ａ）の第二金属膜１４および第一金属膜１３の順番を変えたものである。この方法によっても、第二金属はゲート絶縁膜４とＰｔ含有ＮｉＳｉ電極１８との接する部分で到達した。
【００８４】
その他の手法としては、第一金属および第二金属が混合された第一金属および第二金属から構成される合金膜１６を用いる方法ある。図６（Ｃ）に示したのは、ポリシリコン膜５上に合金膜１６を堆積する手法、図６（Ｄ）に示したのは、ポリシリコン膜５上に合金膜１６と第一金属膜１３を積層する手法である。いずれの場合も、第二金属はゲート絶縁膜４との接する部分まで到達し、所望の特性を得ることができた。ただし、重要なのは、積層する第一金属膜１３の膜厚でポリシリコン膜５の膜厚の３／４以下に設定することが好ましい。
【００８５】
なお、上記の工程を通して、シリサイド電極の剥離はまったく観察されなかった。以上のような工程を経ることにより、図１１（Ｄ）に示すような、Ｐｔ含有ＮｉＳｉ電極１８を備えるＭＯＳＦＥＴ構造が形成された。
【００８６】
ここで、図１３に示すように、ゲート電極の第一金属を含む第一金属シリサイドの組成比を、ＮｉＳｉからＮｉ３Ｓｉにすると、仕事関数が増加していくことがわかる。そのため、ゲート電極として、Ｎｉ３Ｓｉゲート電極１９を用いることで、より低い閾値電圧の半導体装置１が実現される。そこで、Ｐ型ＭＯＳＦＥＴ領域のＰｔ含有ＮｉＳｉ電極１８におけるＮｉ組成を増加してＰｔ含有Ｎｉ３Ｓｉ電極１９に変えるための工程を行う。
【００８７】
まず、ハードマスク１７を全体に堆積する。堆積には、ＣＶＤ法などが好適である。ハードマスクの材料としては、シリコン酸化膜やシリコン窒化膜、その他の絶縁膜など、後の工程で完全に除去可能な膜が好ましい。厚さは３０ｎｍ以上、１００ｎｍ以下程度が好ましい。
【００８８】
次に、リソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）技術を用いて、ハードマスク１７のパターニングを行い、Ｐ型ＭＯＳＦＥＴ領域のみを開口する。そして、２層目の第一金属膜１５を堆積する（図１２（Ａ））。堆積手法の代表的なものとしては、スパッタあるいは化学的気相成長法などが挙げられる。この時の、２層目の第一金属膜１５としては、３０ｎｍ以上、６０ｎｍ以下程度のＮｉ膜が適している。
【００８９】
また、Ｎｉ膜の下部には、３ｎｍ以上、１０ｎｍ以下程度のＴｉ膜を設けても良い。このＴｉ膜は、Ｐｔを含有したＮｉＳｉ上に形成されうる薄いシリコン酸化膜から酸素を奪い、２層目の第一金属膜１５へのＮｉの拡散を容易にする役割を果たす。
【００９０】
以上の２層目の第一金属膜１５を堆積した後に、Ｐｔ含有ＮｉＳｉ電極１８中に２層目の第一金属を拡散させ、シリサイド中のＮｉ組成増加を起こさせるための熱処理を行った。この熱処理は、２層目の第一金属膜１５の酸化を防ぐため非酸化雰囲気中であることが求められると同時に、ゲート絶縁膜４上のＰｔ含有ＮｉＳｉ電極１８のＮｉ組成を十分高めるために十分な拡散速度が得られ、かつソース・ドレイン拡散層９に形成されているシリサイド層１１が高抵抗にならない温度で行う必要がある。本実施形態では、ソース・ドレイン拡散層９に形成されているシリサイド層１１と、ゲート電極上に形成するシリサイドがともにＮｉであることから、窒素ガス雰囲気中４５０℃５分とした。
【００９１】
ただし、ソース・ドレイン拡散層９に形成されているシリサイドがＣｏシリサイドやＴｉシリサイドであれば、より高温領域、例えば８００℃程度まで許容される。また、Ｔｉ膜の膜厚が５ｎｍ程度の場合は４５０℃の熱処理でよかったが、Ｔｉ膜の膜厚が１０ｎｍ程度の場合は、５００℃の熱処理が必要となった。この熱処理により、Ｐｔ含有ＮｉＳｉ電極１８のＮｉ組成増加がＰ型ＭＯＳＦＥＴ領域のみに選択的に起こり、Ｐｔ含有Ｎｉ３Ｓｉ電極１９に改質した。
【００９２】
Ｘ線回折（ＸＲＤ）測定によると、本シリサイド中のＮｉ／（Ｎｉ＋Ｓｉ）組成比は約０．７５であった（Ｎｉ３Ｓｉ相）。最後に、熱処理においてシリサイド化反応しなかった余剰のＮｉ膜は硫酸過酸化水素水溶液を用いてウェットエッチング除去した（図１２（Ｂ））。さらに、選択性のエッチング等を用い、ハードマスク１７を除去し、図１２（Ｃ）のように、Ｎ型ＭＯＳＦＥＴのゲート電極にはＰｔ含有ＮｉＳｉ電極１８、Ｐ型ＭＯＳＦＥＴのゲート電極にはＰｔ含有Ｎｉ３Ｓｉ電極１９、とする相補型ＭＯＳＦＥＴ構造が得られた。
【００９３】
なお、本実施形態の半導体装置の製造方法は、シリコン基板２上に、ゲート絶縁膜４を介してポリシリコン層(ポリシリコン膜５)を形成する第一の工程と、ポリシリコン膜５をパターニングする第二の工程と、ポリシリコン膜５上に第一金属膜１３を含む第一の金属層を形成し、第一の金属層を所定の温度で熱処理することにより、ゲート絶縁膜４とポリシリコン膜５との接する部分に、第一金属を含む第一金属シリサイドを含むゲート電極（ＮｉＳｉまたはＮｉＳｉ２電極２７）を形成する工程と、第一金属膜１３を除去する工程と、ハードマスク１７をパターンニングしてＮｉＳｉまたはＮｉＳｉ２電極２７上の所望の領域を露出させ、ＮｉＳｉまたはＮｉＳｉ２電極２７上に第二金属膜１４を含む第二の金属層を形成し、第二の金属層を所定の温度で熱処理することにより、ゲート絶縁膜４とＮｉＳｉまたはＮｉＳｉ２電極２７との接する部分に、第二金属を含む第二金属シリサイドまたは第二金属を含むゲート電極(Ｐｔ含有ＮｉＳｉまたはＮｉＳｉ２電極(図示せず))を形成する工程と、を含むこととしてもよい。
さらに、第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が１より大きい金属リッチシリサイドであることが好ましい。
【００９４】
以上のような工程で形成されたゲート電極にＰｔを含有したＮｉ３Ｓｉ（元のＰｔ膜厚が５ｎｍの場合）を配したＰｔ含有Ｎｉ３Ｓｉ電極１９を備えるＭＯＳＦＥＴ構造では、電極の仕事関数が４．９２ｅＶであり、Ｐ型ＭＯＳＦＥＴに適した特性が得られた。
【００９５】
一方で、ゲート電極にＰｔを含有したＮｉＳｉを配したＰｔ含有ＮｉＳｉ電極１８を備えるＮ型ＭＯＳＦＥＴ構造では、電極の仕事関数が４．６２ｅＶであり、ミッドギャップ前後の特性を必要とするダイナミック・ランダム・アクセス・メモリやスタティック・ランダム・アクセス・メモリ向けトランジスタに適した特性が得られた。また、一方で、Ｐｔ含有ＮｉＳｉ電極１８とゲート絶縁膜４との接する部分にＬａ酸化物からなるキャップ膜や薄いＡｌの層を挿入することにより、仕事関数で４．１２〜４．２８ｅＶ相当となり、Ｎ型ＭＯＳＦＥＴに適した特性が得られた。
【００９６】
なお、上記の工程を通して、シリサイド電極の剥離はまったく観察されなかった。以上より本実施形態で示したように、Ｐｔを含有したＮｉＳｉ電極とＰｔを含有したＮｉ３Ｓｉ電極を作り分け、それらとＨｆＳｉＯＮゲート絶縁膜を組み合わせることで優れた相補型ＭＯＳＦＥＴ特性を得ることができる。以上より、製造コストを比較的低く抑えつつ、高性能で高信頼な相補型ＭＯＳＦＥＴを得ることができた。
【００９７】
（第４の実施形態）
本発明にかかる第４の実施形態での最終的な構造は、図１６（Ｃ）である。この構造においては、Ｎ型ＭＯＳＦＥＴ領域にＮｉＳｉまたはＮｉＳｉ２電極２７、Ｐ型ＭＯＳＦＥＴ領域にＰｔ含有Ｎｉ３Ｓｉ電極１９が形成されているのが特徴である。
【００９８】
第４の実施形態の半導体装置は、Ｐチャネルトランジスタと、Ｎチャネルトランジスタと、を備える半導体装置であって、Ｐチャネルトランジスタが、たとえば第１の実施形態の半導体装置であり、Ｎチャネルトランジスタが、第一金属を含む第一金属シリサイドを含むゲート電極を有することを特徴とすることができる。さらに、Ｎチャネルトランジスタのゲート電極が、第二金属を含む第二金属シリサイドおよび第二金属を含まなくてもよい。
第４の実施形態の半導体装置の製造方法は、シリコン基板２上に、ゲート絶縁膜４を介してポリシリコン層(ポリシリコン膜５)を形成する第一の工程と、ポリシリコン膜５をパターニングする第二の工程と、ポリシリコン膜５上に第一金属膜１３を含む第一の金属層を形成し、第一の金属層を所定の温度で熱処理することにより、ゲート絶縁膜４とポリシリコン膜５との接する部分に、第一金属を含む第一金属シリサイドを含むゲート電極（ＮｉＳｉまたはＮｉＳｉ２電極２７）を形成する工程と、第一金属膜１３を除去する工程と、ハードマスク１７をパターンニングしてＮｉＳｉまたはＮｉＳｉ２電極２７上の所望の領域を露出させ、ＮｉＳｉまたはＮｉＳｉ２電極２７上に第二金属膜１４および第一金属膜（２層目の第一金属膜１５）をこの順に含む第二の金属層を形成し、第二の金属層を所定の温度で熱処理することにより、ゲート絶縁膜４とＮｉＳｉまたはＮｉＳｉ２電極２７との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含むゲート電極(Ｐｔ含有Ｎｉ３Ｓｉ電極１９)を形成する工程と、を含むことを特徴とする。
さらに、第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が１より大きい金属リッチシリサイドであることが好ましい。
【００９９】
図１４（Ａ）〜（Ｅ）、図１５（Ａ）〜（Ｄ）、および図１６（Ａ）〜（Ｃ）は本発明の第４の実施形態に関わるＭＯＳＦＥＴ構造の作製工程を示した断面図である。本実施形態は、層間絶縁膜形成後にこれを研磨することにより平坦化すると同時に、ゲート電極上部を露出させることが可能なＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術を用いてＭＯＳＦＥＴを作製する。
【０１００】
まず図１４（Ａ）〜（Ｅ）から図１５（Ａ）〜（Ｄ）までの工程は、Ｎ型ＭＯＳＦＥＴおよびＰ型ＭＯＳＦＥＴの区別なく行う。そのうちで、図１４（Ａ）〜（Ｅ）から図１５（Ａ）〜（Ｂ）までの工程は、図４（Ａ）〜（Ｅ）から図５（Ａ）〜（Ｂ）とまったく同様で、本発明にかかる第１の実施形態で説明した通りの工程であり、図１５（Ｂ）に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって形成したシリコン酸化膜の層間絶縁膜１２をＣＭＰ技術によって平坦化し、さらに、層間絶縁膜１２のエッチバックを行うことでゲート電極のポリシリコン膜５を露出させた。
【０１０１】
次に、図１５（Ｃ）に示すように、ゲート電極形状のポリシリコン膜５とのシリサイドを形成させるために、第一金属膜１３を堆積した。堆積手法の代表的なものとしては、スパッタあるいは化学的気相成長法などが挙げられる。この時の、第一金属としては、ポリシリコン膜５とシリサイドを形成可能な金属、例えば、Ｎｉ、Ｈｆ、Ｖ、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｃｒ、Ｚｒ、Ｍｏ、Ｎｂ、およびこれらの合金などから選択できるが、ソース・ドレイン拡散層９にすでに形成されているシリサイド層１１の抵抗値がそれ以上高くならない温度でポリシリコン膜５を完全にシリサイド化できる金属が好適である。
【０１０２】
本実施形態では、第一金属としてＮｉを選択して検討を行った。Ｎｉは、ソース・ドレイン拡散層９にすでに形成されているシリサイド層１１にも用いられている材料であり、ポリシリコン膜５とのシリサイドを形成する上で比較的容易に導入できる材料であるが、本発明の趣旨を逸しない範囲で他の材料を用いることも可能である。ソース・ドレイン拡散層９にＮｉモノシリサイド（ＮｉＳｉ）層が形成されている場合は、Ｎｉダイシリサイド（ＮｉＳｉ２）化によりソース・ドレイン拡散層９と配線とのコンタクト抵抗が高くなることを防ぐためにその後のプロセス温度を５００℃以下にする必要があり、本実施形態では５００℃以下でシリサイド化が十分進行するＮｉを用いることにした。
【０１０３】
第一金属膜１３の膜厚ｔ１は従来から知られているように本シリサイドゲート電極のシリサイド相を決定する上で重要である。さらに、本シリサイドゲート電極のシリサイド相は、後述のように本シリサイドゲート電極の仕事関数を決定する上で重要である。我々の検討では、ｔ１はポリシリコン膜５の膜厚の３／４以下に設定することが好ましい。なお、本実施形態では４２ｎｍのＮｉ膜を堆積した。
【０１０４】
以上の第一金属膜１３を堆積した後に、ゲート絶縁膜４上のポリシリコン膜５中に第一金属を拡散させ、シリサイド化反応を起こさせるための熱処理を行った。この熱処理は、第一金属膜１３の酸化を防ぐため非酸化雰囲気中であることが求められると同時に、ゲート絶縁膜４上のポリシリコン膜５を全てシリサイド化するために十分な拡散速度が得られ、かつソース・ドレイン拡散層９に形成されているシリサイド層１１が高抵抗にならない温度で行う必要がある。
【０１０５】
本実施形態では、ソース・ドレイン拡散層９に形成されているシリサイド層１１と、ゲート電極上に形成するシリサイドがともにＮｉであることから、窒素ガス雰囲気中３５０℃以上で十分であり、ここでは４００℃５分とした。ソース・ドレイン拡散層９に形成されているシリサイドがＣｏシリサイドやＴｉシリサイドであれば、より高温領域、例えば８００℃程度まで許容される。この熱処理により、Ｎｉがポリシリコン膜５中に拡散して行きシリサイド化反応が起こり、ゲート絶縁膜４とＮｉＳｉまたはＮｉＳｉ２電極２７との接する部分までポリシリコン膜５のシリサイド化が起こった。
【０１０６】
Ｘ線回折（ＸＲＤ）測定によると、本シリサイド中のＮｉ／（Ｎｉ＋Ｓｉ）組成比は約０．５であった（ＮｉＳｉ相）。最後に、熱処理においてシリサイド化反応しなかった余剰のＮｉ膜は硫酸過酸化水素水溶液や王水を用いてウェットエッチング除去した。
【０１０７】
なお、上記の工程を通して、シリサイド電極の剥離はまったく観察されなかった。以上のような工程を経ることにより、図１５（Ｄ）に示すような、ＮｉＳｉまたはＮｉＳｉ２電極２７を備えるＭＯＳＦＥＴ構造が形成された。
【０１０８】
次に、Ｐ型ＭＯＳＦＥＴ領域のゲート電極のＮｉ組成を増加してかつＰｔを導入し、Ｐｔ含有Ｎｉ３Ｓｉ電極１９に変えるための工程を行う。まず、ハードマスク１７を全体に堆積する。堆積には、ＣＶＤ法などが好適である。ハードマスクの材料としては、シリコン酸化膜やシリコン窒化膜、その他の絶縁膜など、後の工程で完全に除去可能な膜が好ましい。厚さは３０ｎｍ以上、１００ｎｍ以下程度とすることができる。
【０１０９】
次に、リソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）技術を用いて、ハードマスク１７のパターニングを行い、Ｐ型ＭＯＳＦＥＴ領域のみを開口する。そして、第二金属膜１４および２層目の第一金属膜１５を堆積する（図１６（Ａ））。堆積手法の代表的なものとしては、スパッタあるいは化学的気相成長法などが挙げられる。この時の、第二金属膜１４としては、１ｎｍ以上、３０ｎｍ以下程度のＰｔ膜が適している。また、２層目の第一金属膜１５としては、３０ｎｍ以上、６０ｎｍ以下程度のＮｉ膜が適している。
【０１１０】
以上の第二金属膜１４および２層目の第一金属膜１５を堆積した後に、ＮｉＳｉ中に第二金属および２層目の第一金属を拡散させ、シリサイド中のＮｉ組成増加とＰｔ導入を起こさせるための熱処理を行った。この熱処理は、第二金属膜１４および２層目の第一金属膜１５の酸化を防ぐため非酸化雰囲気中であることが求められると同時に、ゲート絶縁膜４上のＮｉＳｉまたはＮｉＳｉ２電極２７のＮｉ組成を十分高めるために十分な拡散速度が得られ、かつソース・ドレイン拡散層９に形成されているシリサイド層１１が高抵抗にならない温度で行う必要がある。
【０１１１】
本実施形態では、ソース・ドレイン拡散層９上に形成されているシリサイド層１１と、ゲート電極上に形成するシリサイドがともにＮｉであることから、窒素ガス雰囲気中４５０℃５分とした。ただし、ソース・ドレイン拡散層９に形成されているシリサイドがＣｏシリサイドやＴｉシリサイドであれば、より高温領域、例えば８００℃程度まで許容される。この熱処理により、ＮｉＳｉまたはＮｉＳｉ２電極２７のＮｉ組成増加とＰｔ導入がＰ型ＭＯＳＦＥＴ領域のみに選択的に起こり、Ｐｔ含有Ｎｉ３Ｓｉゲート電極１９に改質した。Ｘ線回折（ＸＲＤ）測定によると、本シリサイド中のＮｉ／（Ｎｉ＋Ｓｉ）組成比は約０．７５であった（Ｎｉ３Ｓｉ相）。
【０１１２】
最後に、熱処理においてシリサイド化反応しなかった余剰のＮｉ膜およびＰｔ膜は硫酸過酸化水素水溶液や王水を用いてウェットエッチング除去した（図１６（Ｂ））。さらに、選択性のエッチング等を用い、ハードマスク１７を除去し、図１６（Ｃ）のように、Ｎ型ＭＯＳＦＥＴのゲート電極にはＮｉＳｉまたはＮｉＳｉ２電極２７、Ｐ型ＭＯＳＦＥＴのゲート電極にはＰｔ含有Ｎｉ３Ｓｉ電極１９、とする相補型ＭＯＳＦＥＴ構造が得られた。
【０１１３】
以上のような工程で形成されたＰｔ含有Ｎｉ３Ｓｉ電極１９を備えるＭＯＳＦＥＴ構造では、電極の仕事関数が４．９２ｅＶであり、Ｐ型ＭＯＳＦＥＴに適した特性が得られた。一方で、ＮｉＳｉまたはＮｉＳｉ２電極２７を備えるＭＯＳＦＥＴ構造では、電極の仕事関数が４．５ｅＶであり、ミッドギャップ前後の特性を必要とするダイナミック・ランダム・アクセス・メモリやスタティック・ランダム・アクセス・メモリ向けトランジスタに適した特性が得られた。
【０１１４】
また、一方で、ＮｉＳｉまたはＮｉＳｉ２電極２７とゲート絶縁膜４との接する部分にＬａ酸化物からなるキャップ膜や薄いＡｌの層を挿入することにより、仕事関数で４．０〜４．２８ｅＶ相当となり、Ｎ型ＭＯＳＦＥＴに適した特性が得られた。なお、上記の工程を通して、シリサイド電極の剥離はまったく観察されなかった。以上より本実施形態で示したように、ＮｉＳｉ電極とＰｔを含有したＮｉ３Ｓｉ電極を作り分け、それらとＨｆＳｉＯＮゲート絶縁膜を組み合わせることで優れた相補型ＭＯＳＦＥＴ特性を得ることができる。以上より、製造コストを比較的低く抑えつつ、高性能で高信頼な相補型ＭＯＳＦＥＴを得ることができた。
【０１１５】
以上の、第１、第２、第３および第４の実施形態の半導体装置を用いることにより、シリサイドをベースとしたゲート電極を用いることでゲート電極の空乏化を回避できるだけでなく、シリサイドの形成条件（温度および組成）を制御することによりこれまで困難とされていた高誘電率ゲート絶縁膜上における電極の仕事関数制御幅を拡大することが可能となり、同一チップ上での各デバイスに適した閾値電圧を提供することが可能になる。また、Ｎｉなどの低温サリサイドプロセスが可能な金属を選択すると、ソース・ドレイン拡散領域のコンタクトシリサイド層の高抵抗化を抑制できる。また、本発明による作製方法によれば、ゲート絶縁膜上にｐｏｌｙ−Ｓｉ電極を形成した後に、再度これを除去する工程がないために、ゲート絶縁膜表面がウェットエチング液や有機溶剤に数度にわたり晒されることがない。このため、信頼性に優れたメタルゲート／高誘電率ゲート絶縁膜ＣＭＯＳトランジスタを作製することが可能である。
【０１１６】
以上、実施形態を説明したが、本発明において明らかにされた半導体装置の概念は、本明細書において明らかにされた上述の実施形態の範囲にとどまらず、本発明の要旨を逸脱しない範囲内において、材料及び構造を選択して実施することが可能である。
【０１１７】
例えば、ゲート電極に用いるシリサイド化可能な２種類の金属元素の組み合わせは、ＮｉとＰｔに限定されるものではなく、所望の効果を得るための組み合わせであれば他の組み合わせも可能である。特に、ＮｉとＰｔの組み合わせは、Ｐ型ＭＯＳＦＥＴの性能向上のために用いることが可能であるが、他の組み合わせも考えうる。また、他方のＮ型ＭＯＳＦＥＴの性能向上のために、他の金属の組み合わせを用いて、ＮｉとＰｔの組み合わせの場合と同様の効果を発現させることも可能である。
【０１１８】
さらに、シリサイド化可能な２種類の金属元素以外の第三金属を含めることにより、Ｎ型ＭＯＳＦＥＴまたはＰ型ＭＯＳＦＥＴあるいはそれら両者のゲート電極にシリサイド化可能な２種類の金属元素以外の仕事関数を発現させることも可能である。例えば、Ｎ型ＭＯＳＦＥＴにのみＰｔ含有Ｎｉシリサイドゲート電極中にＡｌを含めることにより、Ｎ型ＭＯＳＦＥＴのゲート電極にのみ低い仕事関数（〜４．２８ｅＶ）を発現させ、最適な特性を得ることも可能である。
【０１１９】
さらに、ゲート電極をシリサイド化するための金属元素と、ソース・ドレイン拡散層のシリサイド化に用いる金属元素の組合せは、ソース・ドレイン拡散層のシリサイドの変質が起こらない温度範囲でゲートｐｏｌｙ−Ｓｉのシリサイド化を行えるという条件が満たされる必要がある。低温でのシリサイド化が困難な金属でも長時間の熱処理を行うことでシリサイド化が可能であるというように、それぞれのシリサイド金属元素の組合せに応じて熱処理温度や時間等の条件を調整して、所望の効果を得ることが可能となる。また、例えばゲート上のｐｏｌｙ−ＳｉをアモルファスＳｉに置き換える、シリサイド化する金属の成膜温度を調整する等の工夫で、シリサイド化温度を所望の効果を得るために最適化することが可能であり、これらの技術を必要に応じて併用することで、好適な組合せを実現できる。
【図面の簡単な説明】
【０１２０】
【図１】本発明にかかる本実施形態による半導体装置の構造を示す断面図である。
【図２】（Ａ）本発明にかかる本実施形態による半導体装置において大きな仕事関数が実現できる理由を模式的に示した図である。 （Ｂ）本発明にかかる本実施形態による半導体装置において、Ｐｔがより金属的な状態で存在することを示す、Ｘ線光電子分光による測定結果である。
【図３】本発明にかかる第１の実施形態による半導体装置の構造を示す断面図である。
【図４】本発明にかかる第１の実施形態による半導体装置の製造工程についての一部を示した断面図である。
【図５】本発明にかかる第１の実施形態による半導体装置の製造工程についての一部を示した断面図である。
【図６】本発明にかかる第１の実施形態による半導体装置の製造工程についての一部の変形を示した断面図である。
【図７】本発明にかかる第１の実施形態に沿って作製したＰｔ添加Ｎｉシリサイド電極のＰｔ添加組成に対する仕事関数を示したものである。
【図８】本発明にかかる第２の実施形態による半導体装置の製造工程についての一部を示した断面図である。
【図９】本発明にかかる第２の実施形態による半導体装置の製造工程についての一部を示した断面図である。
【図１０】本発明にかかる第３の実施形態による半導体装置の製造工程についての一部を示した断面図である。
【図１１】本発明にかかる第３の実施形態による半導体装置の製造工程についての一部を示した断面図である。
【図１２】本発明にかかる第３の実施形態による半導体装置の製造工程についての一部を示した断面図である。
【図１３】本発明にかかる第３の実施形態に沿って作製したＰｔ添加Ｎｉシリサイド電極のＰｔ添加組成に対する仕事関数をＮｉシリサイド電極のＮｉ組成を変化させて比較したものである。
【図１４】本発明にかかる第４の実施形態による半導体装置の製造工程についての一部を示した断面図である。
【図１５】本発明にかかる第４の実施形態による半導体装置の製造工程についての一部を示した断面図である。
【図１６】本発明にかかる第４の実施形態による半導体装置の製造工程についての一部を示した断面図である。
【図１７】本発明にかかる従来例の半導体装置の構造を示す断面図である。
【図１８】本発明にかかる従来例の半導体装置の構造を示す断面図である。
【符号の説明】
【０１２１】
１ 半導体装置
２ シリコン基板
３ 素子分離領域
４ ゲート絶縁膜
５ ポリシリコン膜
６ シリコン酸化膜
７ エクステンション拡散層領域
８ ゲート側壁
９ ソース・ドレイン拡散層
１０ 金属膜
１１ シリサイド層
１２ 層間絶縁膜
１３ 第一金属膜
１４ 第二金属膜
１５ ２層目の第一金属膜
１６ 合金膜
１７ ハードマスク
１８ Ｐｔ含有ＮｉＳｉ電極
１９ Ｐｔ含有Ｎｉ３Ｓｉ電極
２０ ＳｉＯ２
２１ ＨｆＳｉＯＮ
２２ ＨｆＯ２
２３ Ｔａ電極
２４ Ｒｕ電極
２５ ＰドープＮｉＳｉ電極
２６ ＢドープＮｉＳｉ電極
２７ ＮｉＳｉまたはＮｉＳｉ２電極
２８ Ｎｉ３Ｓｉ電極
２９ Ａｌを含有したＮｉＳｉ電極
３０ ＮｉＰｔＳｉ電極
１００ 半導体装置
１０１ シリコン基板
１０２ 素子分離領域
１０３ ゲート絶縁膜
１０４ ゲート電極
１０５ シリコン原子
１０６ 第一金属原子
１０７ 第二金属原子
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極を備え、
前記ゲート電極が、前記ゲート絶縁膜と前記ゲート電極との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含み、
前記第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が１より大きい金属リッチシリサイドであることを特徴とする半導体装置。
【請求項２】
前記金属リッチシリサイドは、前記シリコンに対する第二金属の組成比が３以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
ソース・ドレイン領域およびエクステンション領域をさらに備えることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ゲート絶縁膜が、金属酸化物、金属シリケート、および前記金属酸化物または前記金属シリケートに窒素が導入された高誘電率絶縁膜から選択されることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記高誘電率絶縁膜が、ＨｆまたはＺｒを含むことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記高誘電率絶縁膜が、シリコン酸化膜またはシリコン酸窒化膜、およびＨｆもしくはＺｒを含む層を含むことを特徴とする請求項４または５に記載の半導体装置。
【請求項７】
前記高誘電率絶縁膜が、ＨｆＳｉＯＮを含むことを特徴とする請求項４から６のいずれかに記載の半導体装置。
【請求項８】
前記高誘電率絶縁膜の上部もしくは下部に、キャップ絶縁膜が形成されていることを特徴とする請求項４から７のいずれかに記載の半導体装置。
【請求項９】
前記キャップ絶縁膜が、Ａｌ、Ｌａ、およびＭｇから選択される金属を含有する金属酸化物であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記ゲート電極中の前記第二金属を含む第二金属シリサイドまたは前記第二金属の濃度が、前記ゲート電極の表面から前記ゲート電極と前記ゲート絶縁膜との接する部分に向かって、高くなることを特徴とする、請求項１から９のいずれかに記載の半導体装置。
【請求項１１】
前記ゲート電極を備えるトランジスタであって、
前記ゲート電極中の前記第一金属を含む第一金属シリサイドと、前記第二金属を含む第二金属シリサイドおよび前記第二金属との組成比が異なる、２つの前記トランジスタを有する請求項１から１０のいずれかに記載の半導体装置。
【請求項１２】
前記第一金属を含む第一金属シリサイドのシリコン濃度が、前記第二金属を含む第二金属シリサイドのシリコンの濃度より高いことを特徴とする請求項１から１１のいずれかに記載の半導体装置。
【請求項１３】
前記第一金属が、前記第二金属よりシリサイド化しやすいことを特徴とする請求項１から１２のいずれかに記載の半導体装置。
【請求項１４】
前記第二金属が前記第一金属より大きな仕事関数を有していることを特徴とする請求項１から１３のいずれかに記載の半導体装置。
【請求項１５】
前記第一金属が、Ｎｉ、Ｈｆ、Ｖ、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｃｒ、Ｚｒ、Ｍｏ、Ｎｂ、およびこれらの合金から選択されることを特徴とする請求項１から１４のいずれかに記載の半導体装置。
【請求項１６】
前記第二金属が、Ｐｔであることを特徴とする請求項１から１５のいずれかに記載の半導体装置。
【請求項１７】
前記第二金属を含む第二金属シリサイドが、Ｐｔ３Ｓｉであることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記半導体装置が、ＰチャネルトランジスタまたはＮチャネルトランジスタであることを特徴とする請求項１から１７のいずれかに記載の半導体装置。
【請求項１９】
Ｐチャネルトランジスタと、
Ｎチャネルトランジスタと、を備える半導体装置において、
前記Ｐチャネルトランジスタが、請求項１から１７のいずれかに記載の半導体装置であり、
前記Ｎチャネルトランジスタが、前記第一金属を含む第一金属シリサイドを含むゲート電極を有することを特徴とする半導体装置。
【請求項２０】
前記Ｐチャネルトランジスタと、
前記Ｎチャネルトランジスタと、を備え、
前記Ｎチャネルトランジスタの前記第一金属を含む第一金属シリサイドのシリコンに対する第一金属の組成比が、前記Ｐチャネルトランジスタの前記第一金属を含む第一金属シリサイドの前記シリコンに対する第一金属の組成比より低いことを特徴とする請求項１８に記載の半導体装置。
【請求項２１】
前記Ｎチャネルトランジスタが、ダイナミック・ランダム・アクセス・メモリのセルトランジスタであることを特徴とする請求項１９および２０のいずれかに記載の半導体装置。
【請求項２２】
基板上に、ゲート絶縁膜を介してポリシリコン層を形成する第一の工程と、
前記ポリシリコン層をパターニングする第二の工程と、
前記ポリシリコン層上に第一金属膜および第二金属膜を含む金属層を形成し、
前記金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ポリシリコン層との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含むゲート電極を形成する第三の工程と、を含み、
前記第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が１より大きい金属リッチシリサイドであることを特徴とする半導体装置の製造方法。
【請求項２３】
前記第三の工程において、前記金属層は、前記第二金属膜、および前記第一金属膜がこの順に積層されることを特徴とする請求項２２記載の半導体装置の製造方法。
【請求項２４】
前記第三の工程において、前記金属層は、前記第一金属膜、前記第二金属膜、および前記第一金属膜がこの順に積層されることを特徴とする請求項２２記載の半導体装置の製造方法。
【請求項２５】
前記第三の工程において、前記金属層は、前記第一金属膜および前記第二金属膜がこの順に積層されることを特徴とする請求項２２記載の半導体装置の製造方法。
【請求項２６】
前記第三の工程において、前記金属層は、前記第一金属および前記第二金属から構成される合金膜であることを特徴とする請求項２２記載の半導体装置の製造方法。
【請求項２７】
前記第三の工程において、前記金属層は、前記合金膜および前記第一金属がこの順に積層されることを特徴とする請求項２２記載の半導体装置の製造方法。
【請求項２８】
前記第三の工程の後さらに、前記第一金属膜および前記第二金属膜を除去する工程と、
ハードマスクをパターンニングして前記ゲート電極上の所望の領域を露出させ、前記ゲート電極上に前記第一金属膜を含む前記金属層を形成し、
前記金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ゲート電極との接する部分に、第一金属を含む第一金属シリサイドを含むゲート電極を形成する工程と、を含むことを特徴とする請求項２２から２７のいずれかに記載の半導体装置の製造方法。
【請求項２９】
基板上に、ゲート絶縁膜を介してポリシリコン層を形成する第一の工程と、
前記ポリシリコン層をパターニングする第二の工程と、
前記ポリシリコン層上に第一金属膜を含む第一の金属層を形成し、
前記第一の金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ポリシリコン層との接する部分に第一金属を含む第一金属シリサイドを含むゲート電極を形成する工程と、
前記第一金属膜を除去する工程と、
ハードマスクをパターンニングして前記ゲート電極上の所望の領域を露出させ、前記ゲート電極上に第二金属膜を含む第二の金属層を形成し、
前記第二の金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ゲート電極との接する部分に、第二金属を含む第二金属シリサイドまたは第二金属を含むゲート電極を形成する工程と、を含み、
前記第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が１より大きい金属リッチシリサイドであることを特徴とする半導体装置の製造方法。
【請求項３０】
基板上に、ゲート絶縁膜を介してポリシリコン層を形成する第一の工程と、
前記ポリシリコン層をパターニングする第二の工程と、
前記ポリシリコン層上に第一金属膜を含む第一の金属層を形成し、
前記第一の金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ポリシリコン層との接する部分に、第一金属を含む第一金属シリサイドを含むゲート電極を形成する工程と、
前記第一金属膜を除去する工程と、
ハードマスクをパターンニングして前記ゲート電極上の所望の領域を露出させ、前記ゲート電極上に第二金属膜および前記第一金属膜をこの順に含む第二の金属層を形成し、
前記第二の金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ゲート電極との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含むゲート電極を形成する工程と、を含み、
前記第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が１より大きい金属リッチシリサイドであることを特徴とする半導体装置の製造方法。
【請求項１】
基板と、
前記基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極を備え、
前記ゲート電極が、前記ゲート絶縁膜と前記ゲート電極との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含み、
前記第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が１より大きい金属リッチシリサイドであることを特徴とする半導体装置。
【請求項２】
前記金属リッチシリサイドは、前記シリコンに対する第二金属の組成比が３以上であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
ソース・ドレイン領域およびエクステンション領域をさらに備えることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ゲート絶縁膜が、金属酸化物、金属シリケート、および前記金属酸化物または前記金属シリケートに窒素が導入された高誘電率絶縁膜から選択されることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記高誘電率絶縁膜が、ＨｆまたはＺｒを含むことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記高誘電率絶縁膜が、シリコン酸化膜またはシリコン酸窒化膜、およびＨｆもしくはＺｒを含む層を含むことを特徴とする請求項４または５に記載の半導体装置。
【請求項７】
前記高誘電率絶縁膜が、ＨｆＳｉＯＮを含むことを特徴とする請求項４から６のいずれかに記載の半導体装置。
【請求項８】
前記高誘電率絶縁膜の上部もしくは下部に、キャップ絶縁膜が形成されていることを特徴とする請求項４から７のいずれかに記載の半導体装置。
【請求項９】
前記キャップ絶縁膜が、Ａｌ、Ｌａ、およびＭｇから選択される金属を含有する金属酸化物であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記ゲート電極中の前記第二金属を含む第二金属シリサイドまたは前記第二金属の濃度が、前記ゲート電極の表面から前記ゲート電極と前記ゲート絶縁膜との接する部分に向かって、高くなることを特徴とする、請求項１から９のいずれかに記載の半導体装置。
【請求項１１】
前記ゲート電極を備えるトランジスタであって、
前記ゲート電極中の前記第一金属を含む第一金属シリサイドと、前記第二金属を含む第二金属シリサイドおよび前記第二金属との組成比が異なる、２つの前記トランジスタを有する請求項１から１０のいずれかに記載の半導体装置。
【請求項１２】
前記第一金属を含む第一金属シリサイドのシリコン濃度が、前記第二金属を含む第二金属シリサイドのシリコンの濃度より高いことを特徴とする請求項１から１１のいずれかに記載の半導体装置。
【請求項１３】
前記第一金属が、前記第二金属よりシリサイド化しやすいことを特徴とする請求項１から１２のいずれかに記載の半導体装置。
【請求項１４】
前記第二金属が前記第一金属より大きな仕事関数を有していることを特徴とする請求項１から１３のいずれかに記載の半導体装置。
【請求項１５】
前記第一金属が、Ｎｉ、Ｈｆ、Ｖ、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｃｒ、Ｚｒ、Ｍｏ、Ｎｂ、およびこれらの合金から選択されることを特徴とする請求項１から１４のいずれかに記載の半導体装置。
【請求項１６】
前記第二金属が、Ｐｔであることを特徴とする請求項１から１５のいずれかに記載の半導体装置。
【請求項１７】
前記第二金属を含む第二金属シリサイドが、Ｐｔ３Ｓｉであることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記半導体装置が、ＰチャネルトランジスタまたはＮチャネルトランジスタであることを特徴とする請求項１から１７のいずれかに記載の半導体装置。
【請求項１９】
Ｐチャネルトランジスタと、
Ｎチャネルトランジスタと、を備える半導体装置において、
前記Ｐチャネルトランジスタが、請求項１から１７のいずれかに記載の半導体装置であり、
前記Ｎチャネルトランジスタが、前記第一金属を含む第一金属シリサイドを含むゲート電極を有することを特徴とする半導体装置。
【請求項２０】
前記Ｐチャネルトランジスタと、
前記Ｎチャネルトランジスタと、を備え、
前記Ｎチャネルトランジスタの前記第一金属を含む第一金属シリサイドのシリコンに対する第一金属の組成比が、前記Ｐチャネルトランジスタの前記第一金属を含む第一金属シリサイドの前記シリコンに対する第一金属の組成比より低いことを特徴とする請求項１８に記載の半導体装置。
【請求項２１】
前記Ｎチャネルトランジスタが、ダイナミック・ランダム・アクセス・メモリのセルトランジスタであることを特徴とする請求項１９および２０のいずれかに記載の半導体装置。
【請求項２２】
基板上に、ゲート絶縁膜を介してポリシリコン層を形成する第一の工程と、
前記ポリシリコン層をパターニングする第二の工程と、
前記ポリシリコン層上に第一金属膜および第二金属膜を含む金属層を形成し、
前記金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ポリシリコン層との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含むゲート電極を形成する第三の工程と、を含み、
前記第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が１より大きい金属リッチシリサイドであることを特徴とする半導体装置の製造方法。
【請求項２３】
前記第三の工程において、前記金属層は、前記第二金属膜、および前記第一金属膜がこの順に積層されることを特徴とする請求項２２記載の半導体装置の製造方法。
【請求項２４】
前記第三の工程において、前記金属層は、前記第一金属膜、前記第二金属膜、および前記第一金属膜がこの順に積層されることを特徴とする請求項２２記載の半導体装置の製造方法。
【請求項２５】
前記第三の工程において、前記金属層は、前記第一金属膜および前記第二金属膜がこの順に積層されることを特徴とする請求項２２記載の半導体装置の製造方法。
【請求項２６】
前記第三の工程において、前記金属層は、前記第一金属および前記第二金属から構成される合金膜であることを特徴とする請求項２２記載の半導体装置の製造方法。
【請求項２７】
前記第三の工程において、前記金属層は、前記合金膜および前記第一金属がこの順に積層されることを特徴とする請求項２２記載の半導体装置の製造方法。
【請求項２８】
前記第三の工程の後さらに、前記第一金属膜および前記第二金属膜を除去する工程と、
ハードマスクをパターンニングして前記ゲート電極上の所望の領域を露出させ、前記ゲート電極上に前記第一金属膜を含む前記金属層を形成し、
前記金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ゲート電極との接する部分に、第一金属を含む第一金属シリサイドを含むゲート電極を形成する工程と、を含むことを特徴とする請求項２２から２７のいずれかに記載の半導体装置の製造方法。
【請求項２９】
基板上に、ゲート絶縁膜を介してポリシリコン層を形成する第一の工程と、
前記ポリシリコン層をパターニングする第二の工程と、
前記ポリシリコン層上に第一金属膜を含む第一の金属層を形成し、
前記第一の金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ポリシリコン層との接する部分に第一金属を含む第一金属シリサイドを含むゲート電極を形成する工程と、
前記第一金属膜を除去する工程と、
ハードマスクをパターンニングして前記ゲート電極上の所望の領域を露出させ、前記ゲート電極上に第二金属膜を含む第二の金属層を形成し、
前記第二の金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ゲート電極との接する部分に、第二金属を含む第二金属シリサイドまたは第二金属を含むゲート電極を形成する工程と、を含み、
前記第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が１より大きい金属リッチシリサイドであることを特徴とする半導体装置の製造方法。
【請求項３０】
基板上に、ゲート絶縁膜を介してポリシリコン層を形成する第一の工程と、
前記ポリシリコン層をパターニングする第二の工程と、
前記ポリシリコン層上に第一金属膜を含む第一の金属層を形成し、
前記第一の金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ポリシリコン層との接する部分に、第一金属を含む第一金属シリサイドを含むゲート電極を形成する工程と、
前記第一金属膜を除去する工程と、
ハードマスクをパターンニングして前記ゲート電極上の所望の領域を露出させ、前記ゲート電極上に第二金属膜および前記第一金属膜をこの順に含む第二の金属層を形成し、
前記第二の金属層を所定の温度で熱処理することにより、前記ゲート絶縁膜と前記ゲート電極との接する部分に、第一金属を含む第一金属シリサイド、および第二金属を含む第二金属シリサイドまたは第二金属を含むゲート電極を形成する工程と、を含み、
前記第二金属を含む第二金属シリサイドが、前記第二金属を含む第二金属シリサイド中のシリコンに対する第二金属の組成比が１より大きい金属リッチシリサイドであることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１０−８７３９１（Ｐ２０１０−８７３９１Ａ）
【公開日】平成２２年４月１５日（２０１０．４．１５）
【国際特許分類】
【出願番号】特願２００８−２５７０３８（Ｐ２００８−２５７０３８）
【出願日】平成２０年１０月２日（２００８．１０．２）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２２年４月１５日（２０１０．４．１５）
【国際特許分類】
【出願日】平成２０年１０月２日（２００８．１０．２）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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