半導体装置の製造方法
【課題】トレンチ構造を有するＭＯＳトランジスタにおいて、チャネル領域のしきい値の適切な調整が可能となる半導体装置を提供する。
【解決手段】第１導電型半導体基板に作られたゲート幅方向に深さが変化する凹部領域と凸部領域の前記凹部領域はトレンチ構造で形成されているトレンチ構造を有するＭＯＳトランジスタにおいて、前記第１導電型半導体基板表面に沿って成膜した犠牲酸化膜を介して形成された第１導電型ドープドポリシリコン膜を前記凹部領域のトレンチ構造に埋め込ませて熱処理をおこなうことで、前記トレンチ構造間の凸部領域上面およびトレンチ構造の凹部領域側面と底面に不純物拡散する。これにより、トレンチピッチが縮小されてもチャネルへの均一な不純物添加が可能になる。
【解決手段】第１導電型半導体基板に作られたゲート幅方向に深さが変化する凹部領域と凸部領域の前記凹部領域はトレンチ構造で形成されているトレンチ構造を有するＭＯＳトランジスタにおいて、前記第１導電型半導体基板表面に沿って成膜した犠牲酸化膜を介して形成された第１導電型ドープドポリシリコン膜を前記凹部領域のトレンチ構造に埋め込ませて熱処理をおこなうことで、前記トレンチ構造間の凸部領域上面およびトレンチ構造の凹部領域側面と底面に不純物拡散する。これにより、トレンチピッチが縮小されてもチャネルへの均一な不純物添加が可能になる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、トレンチ構造を有するＭＯＳトランジスタに関するものであり、高駆動能力のためにトレンチピッチを縮小しても、均一な不純物添加が可能とする半導体装置の製造方法に関する。
【背景技術】
【０００２】
現在、電圧検出器（Ｖｏｌｔａｇｅ Ｄｅｔｅｃｔｏｒ）、定電圧レギュレータ（Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ）あるいはスイッチングレギュレータ（Ｓｗｉｔｃｈｉｎｇ Ｒｅｇｕｌａｔｏｒ）などのパワーマネージメント半導体装置を構成するＭＯＳトランジスタにおいては、低電圧動作、低消費電力あるいは高駆動能力化は重要な課題となっている。特に、ＭＯＳトランジスタを高駆動能力化する方法の１つとして、ゲート幅を長くしてオン抵抗を低減させる方法があるが、ゲート幅を長くするとＭＯＳトランジスタの占有面積が大きくなるという問題があった。それに対し、トレンチ構造を有してＭＯＳトランジスタの専有面積の増加を抑えながらゲート幅を長くする技術が提案されている。（例えば、特許文献１参照）
【０００３】
以下、特許文献１を参考に、図４を用いて従来のトレンチ構造を有するＭＯＳトランジスタの構造と動作を説明する。
図４（Ａ）はトレンチ構造を有するＭＯＳトランジスタの平面模式図である。構造を説明するために、図４（Ａ）のＤ−Ｄ’間のゲート長さ方向の断面図を図４（Ｂ）に示す。また、図３（Ａ）のＥ−Ｅ’間からＦ−Ｆ’間のゲート長さ方向の断面図を図４（Ｃ）に示す。さらに、図３（Ａ）のＧ−Ｇ’間のゲート幅方向の断面図を図３（Ｄ）に示す。
【０００４】
はじめに、図４（Ｂ）は、トレンチ構造を有するＭＯＳトランジスタにおいて、トレンチ構造の備えていない箇所の断面図になり、矢印ＡはＭＯＳトランジスタとして基板表面を流れる電流である。その一方で、図４（Ｃ）は、電流の流れは例えば、矢印Ｂおよび矢印Ｃが存在し、矢印Ｂはゲート幅方向奥でトレンチ構造の凸部にて流れる電流を示しており、矢印Ｃはトレンチ構造の底面で流れる電流を示している。このように、トレンチ構造を有するＭＯＳトランジスタはＯＮ状態において、表面およびその他のチャネルを通じて電流が流れるので高駆動能力が得られる。
【０００５】
あわせて、トレンチ構造を有するＭＯＳトランジスタでは、図４（Ｄ）に示すように、トレンチ構造を深くし、かつ、トレンチ構造６のトレンチ構造間の凸部領域１７の上面の幅と隣接するトレンチ構造の凹部領域１８の底面の幅の距離（以下、トレンチピッチとする）を縮小することで平面的な素子面積を大きくすることなく、ゲート幅方向を大きくすることが可能であり、さらに高駆動能力が得られる。
【０００６】
しかしながら、高駆動能力にするため、例えば、トレンチピッチを縮小すると（例えば、０．７ｕｍ）、図４（Ｄ）に示すトレンチ構造間の凸部１７の第１導電型半導体基板内部がすべて空乏化するため、しきい値電圧が低くなり低電圧動作が可能になるが、第２導電型ソース高濃度層と第２導電型ドレイン高濃度拡散層の間でオフ時でのリーク電流が増加してしまう問題があった。これに対して、チャネル部への不純物添加にてしきい値を調整しようとしても、トレンチ構造間の凸部上面およびトレンチ構造の凹部側面と底面への均一な不純物添加が困難という問題があった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−４９８２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来の高駆動能力を目指すトレンチ構造を有するＭＯＳトランジスタにおいて、トレンチピッチの縮小、かつ、トレンチ構造を深くする手段がなされてきたが、とくにトレンチピッチの縮小は、トレンチ構造間の凸部基板内部がすべて空乏化するため、しきい値電圧が低くなりソース−ドレイン間のオフ時のリーク電流を増加させてしまうという問題があった。これに対して、チャネル領域への不純物添加にてしきい値を調整しようとしても、トレンチ構造間の凸部上面およびトレンチ構造の凹部側面と底面への均一な不純物添加は困難であり課題であった。
【０００９】
本発明は、上記問題に鑑み成されたもので、トレンチピッチが縮小されても均一に不純物添加することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明は次の手段を用いた。
（１）第１導電型半導体基板にトレンチ構造を用いて形成されたゲート幅方向に断続的に深さが変化する凹部領域と凸部領域を有し、前記トレンチ構造の表面に沿って成膜されたゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の一方の側に形成された第２導電型ソース高濃度拡散層と、前記ゲート電極の他方の側に形成された第２導電型ドレイン高濃度拡散層を備えた半導体装置の製造方法であり、前記ゲート幅方向に断続的に深さが変化するトレンチ構造の凹部領域の側面と底面、およびトレンチ構造間の凸部領域上面への不純物添加は、前記第１導電型半導体基板表面に沿って成膜した犠牲酸化膜を介して形成された第１導電型ドープドポリシリコン膜を前記凹部領域のトレンチ構造に埋め込み、第１導電型ドープドポリシリコン膜から前記ゲート幅方向に断続的に深さが変化するトレンチ構造の凹部領域の側面と底面、およびトレンチ構造間の凸部領域上面へ熱処理により不純物を拡散させる半導体装置の製造方法とする。
【００１１】
（２）前記半導体装置のゲート幅方向に断続的に深さが変化する凹部領域と凸部領域の不純物添加は、前記第１導電型半導体基板表面に沿って成膜した犠牲酸化膜を介して形成された第１導電型ドープドポリシリコン膜を前記凹部領域のトレンチ構造に埋め込み、導電型がＰ型の場合、不純物拡散は８５０℃から９５０℃で熱処理する半導体装置の製造方法とする。
【００１２】
（３）前記半導体装置のゲート幅方向に断続的に深さが変化する凹部領域と凸部領域のトレンチ構造の凹部領域の底面の幅と隣接するトレンチ構造間の凸部領域の上面の幅を合わせたトレンチピッチは、０．６ｕｍから１．２ｕｍで、前記凹部領域を形成するトレンチ構造の深さは、１ｕｍから２ｕｍであることを特徴とする製造方法とする。
【発明の効果】
【００１３】
上述したように、本発明の半導体装置の製造方法によれば、トレンチ構造間の凸部上面およびトレンチ構造の凹部側面と底面への均一な不純物添加が可能となり、チャネル領域のしきい値の適切な調整が可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の特徴を示す半導体装置の製造方法で得られた半導体装置の模式図
【図２】本発明の実施例を示す模式的ゲート幅方向断面図による工程フロー
【図３】本発明の実施例を示す模式的ゲート長さ方向断面図による工程フロー
【図４】従来の半導体装置の断面図および動作特性を説明する模式図
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて説明する。
図１は本発明の半導体装置の製造方法の実施例によって得られた半導体装置の模式図である。図１（Ａ）は模式的平面図、図１（Ｂ）は図１（Ａ）のゲート幅方向のＡ−Ａ’線に沿った断面模式図である。図１（Ｃ）は図１（Ａ）のＢ−Ｂ’線およびＣ−Ｃ’線に沿って切断し取り出したときの斜視図であり、水平方向がゲート長さ方向、奥行きがゲート幅方向となる。
【００１６】
まず、図１（Ａ）を利用して本発明の半導体装置の平面構造について説明する。ＬＯＣＯＳ酸化膜２で囲まれた第１導電型の半導体基板上の領域には複数のトレンチ構造６が形成され、凸部領域と凹部領域が交互に配置されている。凸部領域と凹部領域の表面にはゲート絶縁膜１１が通常熱酸化膜により形成される。凸部領域と凹部領域を連続して被覆するようにゲート電極１４が配置され、ゲート電極１１の一方の側には第２導電型のソース高濃度拡散層１５、他方の側には第２導電型のドレイン高濃度拡散層１６が形成されている。
【００１７】
図１（Ｂ）はチャネル幅方向の模式的断面図であり、トレンチ構造６の交互に配置された凸部領域と凹部領域を示している。トレンチ構造６の表面近傍には拡散された第１導電型の不純物拡散層１０が設けられ、トランジスタ特性を決定する。
図１（Ｃ）は凹部領域に沿って切断されたときの斜視図であり、凹部領域が構成するトランジスタを示している。
【００１８】
次に、工程フローを示す図２および図３を用いて、図１で示した半導体装置を製造する場合の本発明にかかる製造方法の実施例を説明する。
【００１９】
図２は本発明の半導体装置の製造方法の実施例を示す模式的断面図フローであり、図１（Ｂ）のゲート幅方向の断面模式図と同じ断面方向である。
図２（Ａ）において、まず第１導電型半導体基板、例えばＰ型半導体基板１、例えばホウ素添加した抵抗率２０Ωｃｍから３０Ωｃｍの不純物濃度の半導体基板に、ＬＯＣＯＳ法（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）によって素子分離のためのＬＯＣＯＳ酸化膜２を形成させる。
【００２０】
次に、図２（Ｂ）に示すように、トレンチエッチングのためにハードマスク３および４のパターニングをおこなう。ここでのハードマスクは例えば、膜厚が数十ｎｍの熱酸化膜、および膜厚が数十ｎｍ〜数百ｎｍのＣＶＤ酸化膜の積層構造が好ましい。ただし、後のトレンチエッチングに十分な耐性が得られる膜厚ならば、どちらか一方の酸化膜だけでも可能である。さらに、ここでのハードマスクはレジスト膜あるいはシリコン窒化膜でも問題はない。次に、このハードマスクをレジスト膜５でパターニングして、下地のハードマスク３、４をパターニングする。次に、レジスト膜５を除去した後、図２（Ｃ）に示すように、ドライエッチングをおこなってトレンチ構造６を得る。なお、ここでのトレンチ構造の凹部領域の底面の幅と隣接するトレンチ構造間の凸部領域の上面の幅の距離であるトレンチピッチおよびトレンチ構造の深さは、トレンチピッチが０．６ｕｍから１．２ｕｍでトレンチ構造の深さが１ｕｍから２ｕｍであることが望ましい。
【００２１】
その後、ハードマスク３および４を除去した後、図２（Ｄ）に示すように、犠牲酸化膜７を例えば膜厚は数ｎｍから数十ｎｍの熱酸化にて形成し、その犠牲酸化膜を介してＰ型のドープドポリシリコン膜８を成膜する。ドープドポリシリコン膜８は、成膜時に既に不純物が導入されている多結晶シリコン膜であって、多結晶シリコンの成膜時にジボランなどの不純物ガスを導入することで成膜できる。本工程のドープドポリシリコン膜８は、減圧ＣＶＤ装置などを用いて成膜することができる。
【００２２】
引き続き、図２（Ｅ）に示すように、レジスト膜９で後のチャネルへの不純物添加に必要なドープドポリシリコン膜を残し、不必要なドープドポリシリコン膜を除去するためのパターニングをおこなって、エッチングにてドープドポリシリコン膜を除去する。ここで、ドープドポリシリコン膜を残すのは、例えばＮチャネル形トレンチ構造を有するＭＯＳトランジスタである。
【００２３】
その後、図２（Ｆ）に示すように、レジスト膜９を除去して熱処理をおこなって、第１導電型不純物拡散層１０を形成させる。ここでの例えばボロン系不純物（図では分別するために点柄で示す）をチャネル部へ熱拡散させる。ここで、第１導電型のドープドポリシリコン膜の熱処理は、例えばＰ型の場合、窒素雰囲気にて、８５０℃〜９５０℃で熱処理することで犠牲酸化膜７を介してトレンチ構造間の凸部領域の上面、およびトレンチ構造の凹部領域の側面と底面へと拡散可能である。
【００２４】
なお、上述の図２（Ｄ）から図２（Ｆ）までの実施例は、第１導電型のドープドポリシリコン膜を用いてチャネル部への熱拡散をおこなっているが、第２導電型半導体基板による第２導電型ドープドポリシリコン膜でも可能である。
【００２５】
次に、図２（Ｇ）に示すように、先にドープドポリシリコン膜８をウエットエッチングによってすべて除去したのち、ウエットエッチングで犠牲酸化膜７もすべて除去する。
【００２６】
その後、図２（Ｈ）に示すように、ゲート絶縁膜１１を例えば膜厚が数ｎｍ〜数十ｎｍの熱酸化膜を形成し、それを介してノンドープの多結晶シリコン膜１２を好ましくは膜厚を１００ｎｍ〜５００ｎｍで成膜し、プリデポあるいはイオン注入法により不純物を導入してゲート電極とする。ここでの導電型は例えば第２導電型でもかまわない。
【００２７】
以上の工程にて、トレンチ構造６を有し、例えばボロン系不純物１０がトレンチ構造間の凸部領域の上面、およびトレンチ構造の凹部領域の側面と底面に均一に不純物添加され、ゲート絶縁膜１１を介して不純物添加された多結晶シリコン膜１２が成膜されている構造が整う。
【００２８】
ここから先は、図３のゲート長さ方向の断面模式図にて後続の工程フローを説明する。
図３（Ａ）は、不純物添加された多結晶シリコン膜１２をゲート電極とするためのパターニングをレジスト膜１３でおこなう。
【００２９】
次に図３（Ｂ）に示すように、ゲート電極１４を形成した後、セルフアライン法でソース領域およびドレイン領域を形成するための不純物添加を行う。なお、ここでのセルフアライン法の適用は本発明の本質とは関係ない。ソース領域およびドレイン領域の不純物添加は例えば導電型がＮ型なら例えば砒素あるいは燐を好ましくは１×１０15ａｔｏｍ／ｃｍ2から１×１０16ａｔｏｍ／ｃｍ2のドーズ量でイオン注入する。さらに、ここでのソース領域およびドレイン領域への不純物添加は、トレンチ６を有しない同一チップ内のＭＯＳトランジスタと同一条件で同時におこなうことが可能である。
【００３０】
その後、図３（Ｃ）に示すように、８００℃〜１０００℃で数時間熱処理することで、第２導電型ソース高濃度拡散層１４および第２導電型ドレイン高濃度拡散層１５を形成させる。
【００３１】
以上で、トレンチ構造６間の凸部領域の上面、およびトレンチ構造６の凹部領域の側面と底面に第１導電型不純物拡散層１０例えばボロン系不純物が均一に不純物添加されたトレンチ構造を有するＭＯＳトランジスタが製造される。
【符号の説明】
【００３２】
１ 第１導電型半導体基板
２ ＬＯＣＯＳ酸化膜
３、４ ハードマスク
５、９、１３ レジスト膜
６ トレンチ構造
７ 犠牲酸化膜
８ 第１導電型ドープドポリシリコン膜
１０ 第１導電型不純物拡散層
１１ ゲート絶縁膜
１２ 多結晶シリコン膜
１４ ゲート電極
１５ 第２導電型ソース高濃度拡散層
１６ 第２導電型ドレイン高濃度拡散層
１７ トレンチ構造間の凸部領域
１８ トレンチ構造の凹部領域
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、トレンチ構造を有するＭＯＳトランジスタに関するものであり、高駆動能力のためにトレンチピッチを縮小しても、均一な不純物添加が可能とする半導体装置の製造方法に関する。
【背景技術】
【０００２】
現在、電圧検出器（Ｖｏｌｔａｇｅ Ｄｅｔｅｃｔｏｒ）、定電圧レギュレータ（Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ）あるいはスイッチングレギュレータ（Ｓｗｉｔｃｈｉｎｇ Ｒｅｇｕｌａｔｏｒ）などのパワーマネージメント半導体装置を構成するＭＯＳトランジスタにおいては、低電圧動作、低消費電力あるいは高駆動能力化は重要な課題となっている。特に、ＭＯＳトランジスタを高駆動能力化する方法の１つとして、ゲート幅を長くしてオン抵抗を低減させる方法があるが、ゲート幅を長くするとＭＯＳトランジスタの占有面積が大きくなるという問題があった。それに対し、トレンチ構造を有してＭＯＳトランジスタの専有面積の増加を抑えながらゲート幅を長くする技術が提案されている。（例えば、特許文献１参照）
【０００３】
以下、特許文献１を参考に、図４を用いて従来のトレンチ構造を有するＭＯＳトランジスタの構造と動作を説明する。
図４（Ａ）はトレンチ構造を有するＭＯＳトランジスタの平面模式図である。構造を説明するために、図４（Ａ）のＤ−Ｄ’間のゲート長さ方向の断面図を図４（Ｂ）に示す。また、図３（Ａ）のＥ−Ｅ’間からＦ−Ｆ’間のゲート長さ方向の断面図を図４（Ｃ）に示す。さらに、図３（Ａ）のＧ−Ｇ’間のゲート幅方向の断面図を図３（Ｄ）に示す。
【０００４】
はじめに、図４（Ｂ）は、トレンチ構造を有するＭＯＳトランジスタにおいて、トレンチ構造の備えていない箇所の断面図になり、矢印ＡはＭＯＳトランジスタとして基板表面を流れる電流である。その一方で、図４（Ｃ）は、電流の流れは例えば、矢印Ｂおよび矢印Ｃが存在し、矢印Ｂはゲート幅方向奥でトレンチ構造の凸部にて流れる電流を示しており、矢印Ｃはトレンチ構造の底面で流れる電流を示している。このように、トレンチ構造を有するＭＯＳトランジスタはＯＮ状態において、表面およびその他のチャネルを通じて電流が流れるので高駆動能力が得られる。
【０００５】
あわせて、トレンチ構造を有するＭＯＳトランジスタでは、図４（Ｄ）に示すように、トレンチ構造を深くし、かつ、トレンチ構造６のトレンチ構造間の凸部領域１７の上面の幅と隣接するトレンチ構造の凹部領域１８の底面の幅の距離（以下、トレンチピッチとする）を縮小することで平面的な素子面積を大きくすることなく、ゲート幅方向を大きくすることが可能であり、さらに高駆動能力が得られる。
【０００６】
しかしながら、高駆動能力にするため、例えば、トレンチピッチを縮小すると（例えば、０．７ｕｍ）、図４（Ｄ）に示すトレンチ構造間の凸部１７の第１導電型半導体基板内部がすべて空乏化するため、しきい値電圧が低くなり低電圧動作が可能になるが、第２導電型ソース高濃度層と第２導電型ドレイン高濃度拡散層の間でオフ時でのリーク電流が増加してしまう問題があった。これに対して、チャネル部への不純物添加にてしきい値を調整しようとしても、トレンチ構造間の凸部上面およびトレンチ構造の凹部側面と底面への均一な不純物添加が困難という問題があった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−４９８２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従来の高駆動能力を目指すトレンチ構造を有するＭＯＳトランジスタにおいて、トレンチピッチの縮小、かつ、トレンチ構造を深くする手段がなされてきたが、とくにトレンチピッチの縮小は、トレンチ構造間の凸部基板内部がすべて空乏化するため、しきい値電圧が低くなりソース−ドレイン間のオフ時のリーク電流を増加させてしまうという問題があった。これに対して、チャネル領域への不純物添加にてしきい値を調整しようとしても、トレンチ構造間の凸部上面およびトレンチ構造の凹部側面と底面への均一な不純物添加は困難であり課題であった。
【０００９】
本発明は、上記問題に鑑み成されたもので、トレンチピッチが縮小されても均一に不純物添加することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明は次の手段を用いた。
（１）第１導電型半導体基板にトレンチ構造を用いて形成されたゲート幅方向に断続的に深さが変化する凹部領域と凸部領域を有し、前記トレンチ構造の表面に沿って成膜されたゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の一方の側に形成された第２導電型ソース高濃度拡散層と、前記ゲート電極の他方の側に形成された第２導電型ドレイン高濃度拡散層を備えた半導体装置の製造方法であり、前記ゲート幅方向に断続的に深さが変化するトレンチ構造の凹部領域の側面と底面、およびトレンチ構造間の凸部領域上面への不純物添加は、前記第１導電型半導体基板表面に沿って成膜した犠牲酸化膜を介して形成された第１導電型ドープドポリシリコン膜を前記凹部領域のトレンチ構造に埋め込み、第１導電型ドープドポリシリコン膜から前記ゲート幅方向に断続的に深さが変化するトレンチ構造の凹部領域の側面と底面、およびトレンチ構造間の凸部領域上面へ熱処理により不純物を拡散させる半導体装置の製造方法とする。
【００１１】
（２）前記半導体装置のゲート幅方向に断続的に深さが変化する凹部領域と凸部領域の不純物添加は、前記第１導電型半導体基板表面に沿って成膜した犠牲酸化膜を介して形成された第１導電型ドープドポリシリコン膜を前記凹部領域のトレンチ構造に埋め込み、導電型がＰ型の場合、不純物拡散は８５０℃から９５０℃で熱処理する半導体装置の製造方法とする。
【００１２】
（３）前記半導体装置のゲート幅方向に断続的に深さが変化する凹部領域と凸部領域のトレンチ構造の凹部領域の底面の幅と隣接するトレンチ構造間の凸部領域の上面の幅を合わせたトレンチピッチは、０．６ｕｍから１．２ｕｍで、前記凹部領域を形成するトレンチ構造の深さは、１ｕｍから２ｕｍであることを特徴とする製造方法とする。
【発明の効果】
【００１３】
上述したように、本発明の半導体装置の製造方法によれば、トレンチ構造間の凸部上面およびトレンチ構造の凹部側面と底面への均一な不純物添加が可能となり、チャネル領域のしきい値の適切な調整が可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明の特徴を示す半導体装置の製造方法で得られた半導体装置の模式図
【図２】本発明の実施例を示す模式的ゲート幅方向断面図による工程フロー
【図３】本発明の実施例を示す模式的ゲート長さ方向断面図による工程フロー
【図４】従来の半導体装置の断面図および動作特性を説明する模式図
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて説明する。
図１は本発明の半導体装置の製造方法の実施例によって得られた半導体装置の模式図である。図１（Ａ）は模式的平面図、図１（Ｂ）は図１（Ａ）のゲート幅方向のＡ−Ａ’線に沿った断面模式図である。図１（Ｃ）は図１（Ａ）のＢ−Ｂ’線およびＣ−Ｃ’線に沿って切断し取り出したときの斜視図であり、水平方向がゲート長さ方向、奥行きがゲート幅方向となる。
【００１６】
まず、図１（Ａ）を利用して本発明の半導体装置の平面構造について説明する。ＬＯＣＯＳ酸化膜２で囲まれた第１導電型の半導体基板上の領域には複数のトレンチ構造６が形成され、凸部領域と凹部領域が交互に配置されている。凸部領域と凹部領域の表面にはゲート絶縁膜１１が通常熱酸化膜により形成される。凸部領域と凹部領域を連続して被覆するようにゲート電極１４が配置され、ゲート電極１１の一方の側には第２導電型のソース高濃度拡散層１５、他方の側には第２導電型のドレイン高濃度拡散層１６が形成されている。
【００１７】
図１（Ｂ）はチャネル幅方向の模式的断面図であり、トレンチ構造６の交互に配置された凸部領域と凹部領域を示している。トレンチ構造６の表面近傍には拡散された第１導電型の不純物拡散層１０が設けられ、トランジスタ特性を決定する。
図１（Ｃ）は凹部領域に沿って切断されたときの斜視図であり、凹部領域が構成するトランジスタを示している。
【００１８】
次に、工程フローを示す図２および図３を用いて、図１で示した半導体装置を製造する場合の本発明にかかる製造方法の実施例を説明する。
【００１９】
図２は本発明の半導体装置の製造方法の実施例を示す模式的断面図フローであり、図１（Ｂ）のゲート幅方向の断面模式図と同じ断面方向である。
図２（Ａ）において、まず第１導電型半導体基板、例えばＰ型半導体基板１、例えばホウ素添加した抵抗率２０Ωｃｍから３０Ωｃｍの不純物濃度の半導体基板に、ＬＯＣＯＳ法（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）によって素子分離のためのＬＯＣＯＳ酸化膜２を形成させる。
【００２０】
次に、図２（Ｂ）に示すように、トレンチエッチングのためにハードマスク３および４のパターニングをおこなう。ここでのハードマスクは例えば、膜厚が数十ｎｍの熱酸化膜、および膜厚が数十ｎｍ〜数百ｎｍのＣＶＤ酸化膜の積層構造が好ましい。ただし、後のトレンチエッチングに十分な耐性が得られる膜厚ならば、どちらか一方の酸化膜だけでも可能である。さらに、ここでのハードマスクはレジスト膜あるいはシリコン窒化膜でも問題はない。次に、このハードマスクをレジスト膜５でパターニングして、下地のハードマスク３、４をパターニングする。次に、レジスト膜５を除去した後、図２（Ｃ）に示すように、ドライエッチングをおこなってトレンチ構造６を得る。なお、ここでのトレンチ構造の凹部領域の底面の幅と隣接するトレンチ構造間の凸部領域の上面の幅の距離であるトレンチピッチおよびトレンチ構造の深さは、トレンチピッチが０．６ｕｍから１．２ｕｍでトレンチ構造の深さが１ｕｍから２ｕｍであることが望ましい。
【００２１】
その後、ハードマスク３および４を除去した後、図２（Ｄ）に示すように、犠牲酸化膜７を例えば膜厚は数ｎｍから数十ｎｍの熱酸化にて形成し、その犠牲酸化膜を介してＰ型のドープドポリシリコン膜８を成膜する。ドープドポリシリコン膜８は、成膜時に既に不純物が導入されている多結晶シリコン膜であって、多結晶シリコンの成膜時にジボランなどの不純物ガスを導入することで成膜できる。本工程のドープドポリシリコン膜８は、減圧ＣＶＤ装置などを用いて成膜することができる。
【００２２】
引き続き、図２（Ｅ）に示すように、レジスト膜９で後のチャネルへの不純物添加に必要なドープドポリシリコン膜を残し、不必要なドープドポリシリコン膜を除去するためのパターニングをおこなって、エッチングにてドープドポリシリコン膜を除去する。ここで、ドープドポリシリコン膜を残すのは、例えばＮチャネル形トレンチ構造を有するＭＯＳトランジスタである。
【００２３】
その後、図２（Ｆ）に示すように、レジスト膜９を除去して熱処理をおこなって、第１導電型不純物拡散層１０を形成させる。ここでの例えばボロン系不純物（図では分別するために点柄で示す）をチャネル部へ熱拡散させる。ここで、第１導電型のドープドポリシリコン膜の熱処理は、例えばＰ型の場合、窒素雰囲気にて、８５０℃〜９５０℃で熱処理することで犠牲酸化膜７を介してトレンチ構造間の凸部領域の上面、およびトレンチ構造の凹部領域の側面と底面へと拡散可能である。
【００２４】
なお、上述の図２（Ｄ）から図２（Ｆ）までの実施例は、第１導電型のドープドポリシリコン膜を用いてチャネル部への熱拡散をおこなっているが、第２導電型半導体基板による第２導電型ドープドポリシリコン膜でも可能である。
【００２５】
次に、図２（Ｇ）に示すように、先にドープドポリシリコン膜８をウエットエッチングによってすべて除去したのち、ウエットエッチングで犠牲酸化膜７もすべて除去する。
【００２６】
その後、図２（Ｈ）に示すように、ゲート絶縁膜１１を例えば膜厚が数ｎｍ〜数十ｎｍの熱酸化膜を形成し、それを介してノンドープの多結晶シリコン膜１２を好ましくは膜厚を１００ｎｍ〜５００ｎｍで成膜し、プリデポあるいはイオン注入法により不純物を導入してゲート電極とする。ここでの導電型は例えば第２導電型でもかまわない。
【００２７】
以上の工程にて、トレンチ構造６を有し、例えばボロン系不純物１０がトレンチ構造間の凸部領域の上面、およびトレンチ構造の凹部領域の側面と底面に均一に不純物添加され、ゲート絶縁膜１１を介して不純物添加された多結晶シリコン膜１２が成膜されている構造が整う。
【００２８】
ここから先は、図３のゲート長さ方向の断面模式図にて後続の工程フローを説明する。
図３（Ａ）は、不純物添加された多結晶シリコン膜１２をゲート電極とするためのパターニングをレジスト膜１３でおこなう。
【００２９】
次に図３（Ｂ）に示すように、ゲート電極１４を形成した後、セルフアライン法でソース領域およびドレイン領域を形成するための不純物添加を行う。なお、ここでのセルフアライン法の適用は本発明の本質とは関係ない。ソース領域およびドレイン領域の不純物添加は例えば導電型がＮ型なら例えば砒素あるいは燐を好ましくは１×１０15ａｔｏｍ／ｃｍ2から１×１０16ａｔｏｍ／ｃｍ2のドーズ量でイオン注入する。さらに、ここでのソース領域およびドレイン領域への不純物添加は、トレンチ６を有しない同一チップ内のＭＯＳトランジスタと同一条件で同時におこなうことが可能である。
【００３０】
その後、図３（Ｃ）に示すように、８００℃〜１０００℃で数時間熱処理することで、第２導電型ソース高濃度拡散層１４および第２導電型ドレイン高濃度拡散層１５を形成させる。
【００３１】
以上で、トレンチ構造６間の凸部領域の上面、およびトレンチ構造６の凹部領域の側面と底面に第１導電型不純物拡散層１０例えばボロン系不純物が均一に不純物添加されたトレンチ構造を有するＭＯＳトランジスタが製造される。
【符号の説明】
【００３２】
１ 第１導電型半導体基板
２ ＬＯＣＯＳ酸化膜
３、４ ハードマスク
５、９、１３ レジスト膜
６ トレンチ構造
７ 犠牲酸化膜
８ 第１導電型ドープドポリシリコン膜
１０ 第１導電型不純物拡散層
１１ ゲート絶縁膜
１２ 多結晶シリコン膜
１４ ゲート電極
１５ 第２導電型ソース高濃度拡散層
１６ 第２導電型ドレイン高濃度拡散層
１７ トレンチ構造間の凸部領域
１８ トレンチ構造の凹部領域
【特許請求の範囲】
【請求項１】
第１導電型半導体基板にトレンチ構造を用いて形成されたゲート幅方向に断続的に深さが変化する凹部領域と凸部領域を有し、前記トレンチ構造の表面に成膜されたゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の一方の側に形成された第２導電型ソース高濃度拡散層と、前記ゲート電極の他方の側に形成された第２導電型ドレイン高濃度拡散層を備えた半導体装置の製造方法であり、
前記トレンチ構造の表面に沿って犠牲酸化膜を成膜する工程と、
第１導電型ドープドポリシリコン膜を前記凹部領域に前記犠牲酸化膜を介して埋め込む工程と、
熱処理により、前記第１導電型ドープドポリシリコン膜から前記ゲート幅方向に断続的に深さが変化するトレンチ構造の凹部領域の側面と底面、およびトレンチ構造間の凸部領域上面へ、第１導電型の不純物を拡散する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１導電型の不純物はＰ型の不純物であり、前記第１導電型の不純物を拡散する工程は８５０℃から９５０℃であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体装置のゲート幅方向に断続的に深さが変化する凹部領域と凸部領域のトレンチ構造の凹部領域の底面の幅と隣接するトレンチ構造間の凸部領域の上面の幅を合わせたトレンチピッチは、０．６ｕｍから１．２ｕｍで、前記凹部領域を形成するトレンチ構造の深さに関しては、１ｕｍから２ｕｍであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１】
第１導電型半導体基板にトレンチ構造を用いて形成されたゲート幅方向に断続的に深さが変化する凹部領域と凸部領域を有し、前記トレンチ構造の表面に成膜されたゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の一方の側に形成された第２導電型ソース高濃度拡散層と、前記ゲート電極の他方の側に形成された第２導電型ドレイン高濃度拡散層を備えた半導体装置の製造方法であり、
前記トレンチ構造の表面に沿って犠牲酸化膜を成膜する工程と、
第１導電型ドープドポリシリコン膜を前記凹部領域に前記犠牲酸化膜を介して埋め込む工程と、
熱処理により、前記第１導電型ドープドポリシリコン膜から前記ゲート幅方向に断続的に深さが変化するトレンチ構造の凹部領域の側面と底面、およびトレンチ構造間の凸部領域上面へ、第１導電型の不純物を拡散する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１導電型の不純物はＰ型の不純物であり、前記第１導電型の不純物を拡散する工程は８５０℃から９５０℃であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体装置のゲート幅方向に断続的に深さが変化する凹部領域と凸部領域のトレンチ構造の凹部領域の底面の幅と隣接するトレンチ構造間の凸部領域の上面の幅を合わせたトレンチピッチは、０．６ｕｍから１．２ｕｍで、前記凹部領域を形成するトレンチ構造の深さに関しては、１ｕｍから２ｕｍであることを特徴とする請求項１に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１１−２１０９０５（Ｐ２０１１−２１０９０５Ａ）
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願番号】特願２０１０−７６３７６（Ｐ２０１０−７６３７６）
【出願日】平成２２年３月２９日（２０１０．３．２９）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
【公開日】平成２３年１０月２０日（２０１１．１０．２０）
【国際特許分類】
【出願日】平成２２年３月２９日（２０１０．３．２９）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
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