半導体装置
【課題】しきい値を電気的に調整可能な半導体装置を提供する。
【解決手段】半導体装置１０では、チャネル領域１４は対向する第１、第２の面１４ａ、１４ｂを有している。第１、第２不純物領域１５、１６が、チャネル領域１４の両側に配設されている。第１ゲート電極１８は、第１ゲート絶縁膜１９を介して第１の面１４ａに、第１ゲート電圧Ｖｇ１が印加されると生じる第１反転層２３の一側が第１不純物領域１５に接触し、他側が第２不純物領域１６から離間するように配設されている。第２ゲート電極２０は、第２ゲート絶縁膜２１を介して第２の面１４ｂに、第２ゲート電圧Ｖｇ２が印加されると生じる第２反転層２４の一側が第２不純物領域１６に接触し、他側が第１不純物領域１５から離間するように配設されている。第１、第２ゲート電圧Ｖｇ１、Ｖｇ２に応じて、第１、第２反転層２３、２４が接触し、第１、第２不純物領域１５、１６間が導通する。
【解決手段】半導体装置１０では、チャネル領域１４は対向する第１、第２の面１４ａ、１４ｂを有している。第１、第２不純物領域１５、１６が、チャネル領域１４の両側に配設されている。第１ゲート電極１８は、第１ゲート絶縁膜１９を介して第１の面１４ａに、第１ゲート電圧Ｖｇ１が印加されると生じる第１反転層２３の一側が第１不純物領域１５に接触し、他側が第２不純物領域１６から離間するように配設されている。第２ゲート電極２０は、第２ゲート絶縁膜２１を介して第２の面１４ｂに、第２ゲート電圧Ｖｇ２が印加されると生じる第２反転層２４の一側が第２不純物領域１６に接触し、他側が第１不純物領域１５から離間するように配設されている。第１、第２ゲート電圧Ｖｇ１、Ｖｇ２に応じて、第１、第２反転層２３、２４が接触し、第１、第２不純物領域１５、１６間が導通する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置の高集積化に伴ってチップサイズの増大を防止するために、絶縁ゲート電界効果トランジスタ（ＭＯＳトランジスタ）の微細化が求められている。
【０００３】
然しながら、ゲート長を短縮してソースとドレイン間の距離を近づけるほど、短チャネル効果により、ドレイン電流がゲート電圧で制御しきれなくなり、ドレイン電流のカットオフ特性が悪化していく。
【０００４】
シリコンが比較的導電性の高い半導体であるためゲートを閉じていてもソースとドレイン間にリーク電流が流れ、いわゆるパンチスルーと呼ばれる現象が生じるためである。
【０００５】
その結果、微細化に伴ってしきい値のばらつきの制御が難しくなるという問題がある。また、リーク電流の増大により消費電力が大きくなるという問題がある。
【０００６】
従来、ＭＯＳトランジスタのしきい値は、設計製造段階で決定されるので、製造後にＭＯＳトランジスタのしきい値を調整してばらつきを低減することは困難であった。
【０００７】
そのため、事後的にＭＯＳトランジスタのしきい値を電気的に調整可能なＭＯＳトランジスタが望まれていた。
【０００８】
プレーナ型のＭＯＳトランジスタでは、バックゲート（基板）にバイアス電圧を印加し、バックゲート効果によりしきい値をシフトさせることができるが、リーク電流が増加する問題がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−１８０３６２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、しきい値を電気的に調整可能な半導体装置を提供する。
【課題を解決するための手段】
【００１１】
一つの実施形態によれば、半導体装置では、第１導電型のチャネル領域は第１の面および前記第１の面に対向する第２の面を有している。第２導電型の第１不純物領域および第２導電型の第２不純物領域が、前記チャネル領域の両側に配設されている。第１ゲート電極が、第１ゲート絶縁膜を介して前記チャネル領域の前記第１の面に、第１ゲート電圧が印加されると前記チャネル領域に生じる第１反転層の一側が前記第１不純物領域に接触し、他側が前記第２不純物領域から離間するように配設されている。第２ゲート電極が、第２ゲート絶縁膜を介して前記チャネル領域の前記第２の面に、第２ゲート電圧が印加されると前記チャネル領域に生じる第２反転層の一側が前記第２不純物領域に接触し、他側が前記第１不純物領域から離間するように配設されている。前記第１および第２ゲート電圧に応じて、前記第１および第２反転層が接触し、前記第１および第２不純物領域間が導通する。
【図面の簡単な説明】
【００１２】
【図１】実施例１に係る半導体装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図。
【図２】実施例１に係る半導体装置を示す斜視図。
【図３】実施例１に係る半導体装置の動作を説明するための図。
【図４】実施例１に係る半導体装置の静特性を説明するための図。
【図５】実施例１に係る半導体装置の静特性を比較例と対比して説明するための図。
【図６】実施例１に係る半導体装置の製造工程を順に示す断面図。
【図７】実施例１に係る半導体記置の製造工程を順に示す断面図。
【図８】実施例１に係る半導体記置の製造工程を順に示す断面図。
【図９】実施例１に係る別の半導体装置を示す斜視図。
【図１０】実施例２に係る半導体装置を示す図で、図１０（ａ）はその平面図、図１０（ｂ）は図１０（ａ）のＢ−Ｂ線に沿って切断し矢印方向に眺めた断面図。
【図１１】実施例２に係る半導体装置を示す斜視図。
【図１２】実施例２に係る半導体装置の動作を説明するための図。
【図１３】実施例２に係る半導体装置の製造工程を順に示す断面図。
【図１４】実施例２に係る半導体記置の製造工程を順に示す断面図。
【図１５】実施例２に係る半導体記置の製造工程を順に示す断面図。
【図１６】実施例３に係る半導体装置を示す図で、図１６（ａ）はその平面図、図１６（ｂ）は図１６（ａ）のＣ−Ｃ線に沿って切断し矢印方向に眺めた断面図。
【図１７】実施例３に係る半導体装置を示す斜視図。
【図１８】実施例３に係る半導体装置の動作を説明するための図。
【図１９】実施例３に係る半導体装置の静特性を説明するための図。
【図２０】実施例３に係る半導体記置の製造工程の要部を順に示す断面図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１４】
本実施例に係る半導体装置について図１および図２を用いて説明する。図１は本実施例の半導体装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図、図２は半導体装置を示す斜視図である。
【００１５】
本実施例は、半導体装置がチャネル領域を基板に対して垂直に立て、フィン（ＦＩＮ）状のチャネル領域の両面をゲート電極で挟む構造のダブルゲートを有する電界効果トランジスタ（ＦＩＮＦＥＴ）の場合の例である。
【００１６】
図１および図２に示すように、本実施例の半導体装置１０は、支持体１１上に絶縁層１２を形成してなる基板１３上に形成されている。半導体装置１０のチャネル領域１４、第１不純物領域１５および第２不純物領域１６は、基板１３における絶縁層１２上に積層されたＰ型（第１導電型）の半導体層１７を基板１３に対して垂直な平板状に加工することで形成されている。
【００１７】
チャネル領域１４は、第１の面１４ａと第１の面１４ａに対向する第２の面１４ｂを有する平板状のＰ型半導体層である。
【００１８】
第１不純物領域１５および第２不純物領域１６は、第１および第２の面１４ａ、１４ｂに平行なＹ方向（第１の方向）であって、チャネル領域１４を挟むように絶縁層１２上に配設されている。
【００１９】
第１不純物領域１５および第２不純物領域１６は、ソース領域およびドレイン領域であり、Ｐ型半導体層１７にＮ型（第２導電型）の不純物をイオン注入することによりＮ型に反転されている領域である。
【００２０】
第１ゲート電極１８は、Ｙ方向の一側が第１不純物領域１５に隣接し、他側が第２不純物領域１６から離間して、チャネル領域１４の第１の面１４ａに第１ゲート絶縁膜１９を介して形成されている。
【００２１】
同様に、第２ゲート電極２０は、Ｙ方向の一側が第２不純物領域１６に隣接し、他側が第１不純物領域１５から離間して、チャネル領域１４の第２の面１４ｂに第２ゲート絶縁膜２１を介して形成されている。
【００２２】
第１ゲート電極１８の他側（第２不純物領域１６側）と第２ゲート電極２０の他側（第１不純物領域１５側）は、一部が対向してオーバラップ領域２２を構成している。
【００２３】
チャネル領域１４、第１不純物領域１５および第２不純物領域１６上には絶縁膜（図示せず）が形成されている。また、チャネル領域１４の露出した側面、第１、第２不純物領域１５、１６および第１、第２ゲート電極１８、２０の側面には側壁膜（図示せず）が形成されている。チャネル領域１４、第１不純物領域１５および第２不純物領域１６上面は、この側壁膜で覆われている。
【００２４】
基板１３および基板１３上に積層された半導体層１７は、例えばＰ型シリコン基板の表面より深い位置に酸素イオンを注入して高温で熱処理することにより、シリコン基板にシリコン酸化膜を介してシリコン層が積層されたＳＩＭＯＸ（Separation by implantation of Oxygen）構造を有する。
【００２５】
チャネル領域１４、ソース領域１５およびドレイン領域１６は、その高さＨ（ゲート幅に相当）は互いに略等しく、例えば略半導体層１７の膜厚である１００乃至２００ｎｍ程度に設定されている。
【００２６】
チャネル領域１４の長さＬ１（ゲート長に相当）は、例えば２０乃至３０ｎｍ程度であり、その幅Ｗ（チャネル厚さの２倍に相当）は、例えば５乃至１０ｎｍ程度である。
【００２７】
ソース領域１５の長さＬ２は、例えば１００ｎｍ程度である。ソース領域１５と反対側には外部に電気的接続をとるためのパッド領域（図示せず）が形成されている。ドレイン領域１６についても同様である。
【００２８】
なお、本明細書に記載されている数値は一例であり、これに限定されるものではないことは言うまでも無い。
【００２９】
第１ゲート電極１８と反対側には外部に電気的接続をとるためのパッド領域（図示せず）が形成されている。第１ゲート電極２０についても同様である。
【００３０】
第１ゲート電極１８に第１ゲート電圧Ｖｇ１が印加されると、第１ゲート電極１８の直下のチャネル領域１４に、一側がソース領域１５に接触し、他側がドレイン領域１６から離間した第１反転層２３が形成される。
【００３１】
第２ゲート電極２０に第２ゲート電圧Ｖｇ２が印加されると、第２ゲート電極２０の直下のチャネル領域１４に、一側がドレイン領域１６に接触し、他側がソース領域１５から離間した第２反転層２４が形成される。第１反転層２３と第２反転層２４は、オーバラップ領域２２で対向している。
【００３２】
本実施例の半導体装置１０は、第１反転層２３の一側のみがソース領域１５に接触し、第２反転層２４の一側のみがドレイン領域１６に接触し、第１および第２ゲート電圧Ｖｇ１、Ｖｇ２に応じて厚化した第１および第２反転層２３、２４が接触したときにソース領域１５およびドレイン領域１６間が導通し、ドレイン電流が流れるように構成されている。
【００３３】
次に、半導体装置１０の動作について図３乃至図５を用いて説明する。図３は半導体装置の動作を説明するための図、図４および図５は半導体装置の静特性を説明するための図である。
【００３４】
図３に示すように、第１ゲート電極１８に第１ゲート電圧Ｖｇ１＝Ｖｇ１１を印加すると、第１ゲート電極１８の直下のチャネル領域１４に、一側がソース領域１５に接触し、他側がドレイン領域１６から離間した第１反転層２３が形成される。
【００３５】
第２ゲート電極２０に第２ゲート電圧Ｖｇ２＝Ｖｇ２１を印加すると、第２ゲート電極２０の直下のチャネル領域１４に、一側がドレイン領域１６に接触し、他側がソース領域１５から離間した第２反転層２４が形成される。
【００３６】
この段階では、第１反転層２３と第２反転層２４は、オーバラップ領域２２で対向している。即ち、第１反転層２３と第２反転層２４は、まだ薄いため接触することなく離間している。その結果、ソース領域１５およびドレイン領域１６間は非導通であり、ドレイン電流Ｉｄは流れない（Ｉｄ＝０）。
【００３７】
次に、第１ゲート電圧Ｖｇ１＝Ｖｇ１１のまま、第２ゲート電圧Ｖｇ２をＶｇ２１からＶｇ２２に増加させる（Ｖｇ２２＞Ｖｇ２１）と、第２反転層２４の厚さが増加する。この段階で、第１反転層２３と第２反転層２４ａは、オーバラップ領２２で接触する。
【００３８】
その結果、ソース領域１５およびドレイン領域１６間が導通し、ドレイン電流Ｉｄが流れる（Ｉｄ＝Ｉｄ１）。ドレイン電流Ｉｄ１は、第１反転層２３および第２反転層２４のチャネル抵抗の和に応じて定まる。
【００３９】
これより、半導体装置１０のしきい値Ｖｔｈは、第２ゲート電圧Ｖｇ２がＶｇ２２のときはＶｇ１１であるが、第２ゲート電圧Ｖｇ２がＶｇ２１のときはＶｇ１１より大きくなることが分かる。即ち、半導体装置１０のしきい値Ｖｔｈは、第２ゲート電圧Ｖｇ２が大きくなると小さくなり、第２ゲート電圧Ｖｇ２が小さくなると大きくなる。
【００４０】
第１および第２ゲート電圧Ｖｇ１、Ｖｇ２は、半導体装置１０のしきい値Ｖｔｈに関して相反する関係にあるので、第１および第２ゲート電圧Ｖｇ１、Ｖｇ２の組み合わせにより、半導体装置１０のしきい値Ｖｔｈを電気的に調整することが可能である。
【００４１】
図４は第２ゲート電圧Ｖｇ２をパラメータとして、第１ゲート電圧Ｖｇ１とドレイン電流Ｉｄの関係を説明するための図である。図４に示すように、第２ゲート電圧Ｖｇ２が小さいときは、半導体装置１０は、実線２６に示すＶｇ１−Ｉｄ特性を示す。このときの半導体装置１０のしきい値をＶｔｈ１とする。
【００４２】
第１ゲート電圧Ｖｇ１がしきい値Ｖｔｈ１を超えると、十分な厚さを有して低チャネル抵抗の第１反転層２３と第２反転層２４ａが接触するので、ドレイン電流Ｉｄは急激に立ち上がる。
【００４３】
第１ゲート電圧Ｖｇ１がしきい値Ｖｔｈ１より小さいとき、第１反転層２３と第２反転層２４の他端は、ソース領域１５およびドレイン領域１６から十分に離間しているので、ソース領域１５およびドレイン領域１６間のリーク電流は略無視できるほど小さいことが確かめられた。
【００４４】
詳細には、第１ゲート電圧Ｖｇ１がしきい値Ｖｔｈ１に近づくと、ドレイン電流Ｉｄの立ち上がりが見られる。これは、第１反転層２３と第２反転層２４ａが接触していなくても、ある距離以上に接近すると、ショートチャネル効果によりパンチスルー電流が流れるためと考えられる。
【００４５】
第２ゲート電圧Ｖｇ２が大きいときは、半導体装置１０は、実線２７に示すＶｇ１−Ｉｄ特性を示す。実線２７は実線２６を略平行移動した形であり、半導体装置１０のしきい値ＶｔｈはＶｔｈ１より小さいＶｔｈ２になる。
【００４６】
従って、第２ゲート電圧Ｖｇ２を変更することにより、特性を維持したまま、事後的に半導体装置１０のしきい値Ｖｔｈを電気的に調整することが可能である。
【００４７】
図５は半導体装置１０のＶｇ１−Ｉｄ特性を比較例の半導体装置と対比して示す図である。ここで比較例の半導体装置とは、半導体層にゲート絶縁膜を介して形成されたゲート電極を挟むようにソース領域およびドレイン領域が形成されているプレーナ型ＭＯＳトランジスタのことである。半導体装置１０と比較例の半導体装置は、しきい値Ｖｔｈおよび飽和電流Ｉｄｓが等しいものとする。
【００４８】
図５に示すように、比較例の半導体装置では、実線２８に示すＶｇ−Ｉｄ特性を示す。ゲート電圧Ｖｇがしきい値Ｖｔｈより小さいとき、ソース領域およびドレイン領域間には僅かながらもリーク電流が流れている。ゲート電圧Ｖｇがしきい値Ｖｔｈに近づくにつれて、リーク電流が増加していく。ゲート電圧Ｖｇがしきい値Ｖｔｈに達すると、ドレイン電流Ｉｄは緩やかに立ち上がり始める。
【００４９】
短チャネル効果により、ゲートを閉じていてもソースとドレイン間にリーク電流が流れ、ドレイン電流がゲート電圧で制御しきれなくなり、ドレイン電流Ｉｄのカットオフ特性が悪化するためである。
【００５０】
一方、本実施例の半導体装置１０では、実線２９に示すＶｇ−Ｉｄ特性を示す。上述したように、リーク電流は略無視できるほど小さく、ドレイン電流Ｉｄの立ち上がりが急峻になり、レイン電流Ｉｄのカットオフ特性が向上している。
【００５１】
本実施例の半導体装置１０では、第１および第２ゲート電極１８、２０の直下のチャネル層１４に生じる第１および第２反転層２３、２４は、一側がソース領域１５およびドレイン領域１６に接触し、他側がドレイン領域１６およびソース領域１５から十分に離間しているので、見掛け上、ソースとドレイン間の距離が拡大した構造である。その結果、短チャネル効果が抑制され、リーク電流が低減する。
【００５２】
そして、第１および第２反転層２３、２４が接触したときには、第１および第２反転層２３、２４は十分に厚くなっており、チャネル抵抗が十分に小さくなる構造である。その結果、ゲート電圧Ｖｇがしきい値Ｖｔｈを超えると、ドレイン電流Ｉｄは急激に立ち上がる。
【００５３】
従って、本実施例の半導体装置１０は、リーク電流が少なく、ドレイン電流Ｉｄの立ち上がりが急峻なことから、ロジック用トランジスタとして適している。
【００５４】
次に、半導体装置１０の製造方法について説明する。図６乃至図８は、半導体装置１０の製造工程を順に示す断面図である。更に、図６（ｃ）−２、図７（ｂ）−２、図７（ｃ）−２、図８（ａ）−２及び図８（ｃ）−２には対応する断面図に併記して斜視図を表している。
【００５５】
図６（ａ）に示すように、基板１３の絶縁膜１２上に積層された半導体層１７上に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法によりシリコン窒化膜３１を形成する。シリコン窒化膜３１上に、フォトリソグラフィ法により、ストライプ状のパターンを有するレジスト膜３２を形成する。
【００５６】
次に、図６（ｂ）に示すように、レジスト膜３２をマスクとして、例えばＲＩＥ（Reactive Ion Etching）法によりシリコン窒化膜３１を異方性エッチングし、レジスト膜３２のパターンをシリコン窒化膜３１に転写する。
【００５７】
次にレジスト膜３２を除去した後、図６（ｃ）−１および図６（ｃ）−２に示すように、シリコン窒化膜３１をマスクとして、例えばＲＩＥ法により半導体層１７を異方性エッチングし、半導体層１７を平板状に加工する。
【００５８】
次に、図７（ａ）に示すように、例えば熱酸化法により半導体層１７の側壁にシリコン酸化膜３３を形成する。半導体層１７を埋め込むように、例えばＣＶＤ法によりポリシリコン膜３４を形成する。
【００５９】
シリコン酸化膜３３は、第１および第２ゲート絶縁膜１９、２１となるものである。ポリシリコン膜３４は第１および第２ゲート電極１８、２０となるものである。
【００６０】
次に、ポリシリコン膜３４上にシリコン酸化膜３５、例えばＣＶＤ法によるＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜を形成する。シリコン酸化膜３５上に、ゲート電極に応じたパターンを有するレジスト膜３６を形成する。このゲート電極とは、後述するチャネル領域１４を跨ぐゲート電極である。
【００６１】
次に、レジスト膜３６をマスクとして、例えばＲＩＥ法によりシリコン酸化膜３５を異方性エッチングし、レジスト膜３６のパターンをシリコン酸化膜３５に転写する。
【００６２】
次に、レジスト膜３６を除去した後、図７（ｂ）−１および図７（ｂ）−２に示すように、シリコン酸化膜３５をマスクとして、例えばＲＩＥ法によりポリシリコン膜３４を異方性エッチングする。これにより、残置されたポリシリコン膜３４がチャネル領域１４を跨ぐゲート電極３７となる。
【００６３】
平板状の半導体層１７のうち残置されたポリシリコン膜３４で覆われている部分がチャネル領域１４となり、ポリシリコン膜３４から両側に延在している部分がソース領域１５およびドレイン領域１６となる部分である。
【００６４】
次に、図７（ｃ）−１および図７（ｃ）−２に示すように、半導体層１７のうちのポリシリコン膜３４から両側に延在している部分上のシリコン窒化膜３１を、例えば熱燐酸を用いたウェットエッチングにより除去した後、Ｎ型不純物として、例えば砒素（Ａｓ）をイオン注入し、ソース領域１５およびドレイン領域１６を形成する。
【００６５】
次に、図８（ａ）−１および図８（ａ）−２に示すように、例えばＣＭＰ（Chemical Mechanical Polishing）法によりシリコン窒化膜３１が露出するまでポリシリコン膜３４を除去する。これにより、ゲート電極３７がチャネル領域１４を挟むように２つのゲート電極３７ａ、３７ｂに分離される。
【００６６】
次に、図８（ｂ）に示すように、例えばプラズマＣＶＤ法によりゲート電極３７ａ、３７ｂおよびソース領域１５およびドレイン領域１６を含む絶縁膜１２上にコンフォーマルにシリコン窒化膜３８を形成する。シリコン窒化膜３８上に第１および第２ゲート電極１８、２０に応じたパターンを有するレジスト膜３９を形成する。
【００６７】
レジスト膜３９のパターンは、ゲート電極３７ａ上であってドレイン領域１６側を露出する第１の開口と、ゲート電極３７ｂ上であってソース領域１５側を露出する第２の開口を含んでいる。
【００６８】
次に、図８（ｃ）−１および図８（ｃ）−２に示すように、レジスト膜３９をマスクとしてＲＩＥ法によりシリコン窒化膜３８を異方性エッチングし、シリコン窒化膜３８にレジスト膜３９のパターンを転写する。
【００６９】
次に、レジスト膜３９を除去した後、シリコン窒化膜３８をマスクとして、ＲＩＥ法によりゲート電極３７ａ、３７ｂのそれぞれの片側半分を異方性エッチングする。これにより、第１および第２ゲート電極１８、２０が得られる。
【００７０】
半導体装置１０が完成した後、テスト段階で目的のしきい値Ｖｔｈが得られる第２ゲート電圧Ｖｇ２を与えるバイアス電圧を決定する。半導体装置１０を製品に組み込んだ後、第２ゲート電極２０にバイアス電圧を印加する。これにより、しきい値Ｖｔｈのばらつきが補償される。ここで、バイアス電源回路は予め製品に組み込まれているものとする。
【００７１】
多数の半導体装置１０が組み込まれた半導体集積装置（ＩＣ）では、例えば回路ブロックごとに半導体装置１０のしきい値Ｖｔｈを平均的に調整することが望ましい。多数の半導体装置１０のしきい値Ｖｔｈを個々に調整すると、必要なバイアス電源回路の数が膨大になり、現実的でなくなるためである。
【００７２】
また、同一回路ブロック内の半導体装置１０に、意図的にしきい値Ｖｔｈに差を持たせることも可能である。
【００７３】
以上説明したように、本実施例の半導体装置１０では、チャネル領域１４の両面に形成された第１および第２ゲート電極１８、２０のうち、第１ゲート電極１８は一側がソース領域１５に隣接し、他側がドレイン領域１６から離間している。第２ゲート電極２０は一側がドレイン領域１６に隣接し、他側がソース領域１５から離間している。
【００７４】
第１および第２ゲート電極１８、２０に、第１および第２ゲート電圧Ｖｇ１、Ｖｇ２を印加したとき、チャネル領域１４の両面に生じる第１および第２反転層２３、２４のうち、第１反転層２３は一側がソース領域１５に接触し、他側がドレイン領域１６からに離間している。第２反転層２４は一側がドレイン領域１６に接触し、他側がソース領域１５から離間している。
【００７５】
その結果、第１および第２ゲート電圧Ｖｇ１、Ｖｇ２に応じて第１および第２反転層２３、２４が接触し、ソース領域１５およびドレイン領域１６間が導通し、ドレイン電流Ｉｄが流れる。従って、しきい値を電気的に調整可能な半導体装置が得られる。
【００７６】
ここでは、第２ゲート電圧Ｖｇ２を固定電圧とし、第１ゲート電圧Ｖｇ１を可変電圧として、半導体装置１０のしきい値を変化させる場合について説明したが、第１ゲート電圧Ｖｇ１を固定電圧とし、第２ゲート電圧Ｖｇ２を可変電圧としても同様である。
【００７７】
半導体装置１０のチャネル領域１４が平板状である場合について説明したが、チャネル領域を円筒状とすることも原理的には可能である。その場合、第１および第２ゲート電極は、２つのハーフリング状のゲート電極が軸方向に沿って一部が対向するように配設される。
【００７８】
第１および第２ゲート電圧Ｖｇ１、Ｖｇ２を同一電圧としても構わない。その場合、第１および第２反転層はチャネル領域の中央で接触するので、半導体装置のしきい値は一義的に定まる。２入力ＡＮＤ回路として適している。
【００７９】
また、第１ゲート電極を、一端がソース領域１５に隣接し、他端がドレイン領域１６に隣接し、中央部で２分割されたゲート電極とし、第２ゲート電極を、両端がソース領域１５およびドレイン領域１６から離間したゲート電極とすることもできる。この場合、３入力ＡＮＤ回路が得られる。
【００８０】
第１ゲート電極の分割数を増やすことにより、更に多入力のＡＮＤ回路を形成することも可能である。
【００８１】
基板が支持体１１上に絶縁層１２を形成してなる基板１３である場合について説明したが、半導体基板であっても構わない。図９は半導体基板上に形成された半導体装置を示す図である。
【００８２】
図９に示すように、半導体装置４０は基板４１上に形成されている。基板４１は、例えばＰ型半導体基板である。半導体装置４０のチャネル領域１４、第１不純物領域１５および第２不純物領域１６は、基板４１の上部を基板４１に垂直な平板状に加工することで形成されている。
【００８３】
チャネル領域１４は基板４１と導通しているが、Ｎ型に反転されている第１不純物領域１５および第２不純物領域１６は、基板４１とＰＮ接合分離されている。
【００８４】
第１ゲート電極１８と基板４１の間には絶縁膜１９ａが形成され、第２ゲート電極２０と基板４１の間には絶縁膜２１ａが形成されている。これにより、第１ゲート電極１８および第２ゲート電極２０は基板４１と電気的に絶縁されている。
【００８５】
半導体装置４０の製造工程は、図６乃至図８に示す半導体装置１０の製造工程と同様である。図６に示す工程と同様にして、基板４１の上部を基板４１に垂直な平板状に加工するときは、異方性エッチングにおけるストッパーとなる層がないので、エッチング量（１００乃至２００ｎｍ）は時間管理で行う。
【００８６】
図７（ａ）に示す工程と同様にして、シリコン酸化膜３３を形成すると、基板４１上に形成されたシリコン酸化膜３３が、絶縁膜１９ａおよび絶縁膜２１ａとなる。なお、基板４１とはバルク半導体基板だけでなく、エピタキシャル法により形成された半導体層も含んでいる。
【実施例２】
【００８７】
本発明の実施例２に係る半導体装置について図１０および図１１を用いて説明する。図１０は本実施例の半導体装置を示す図で、図１０（ａ）はその平面図、図１０（ｂ）は図１０（ａ）のＢ−Ｂ線に沿って切断し矢印方向に眺めた断面図、図１１は半導体装置を示す斜視図である。
【００８８】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、ドレイン電流を、チャネル領域の厚さ方向に流れるようにしたことにある。
【００８９】
即ち、図１０および図１１に示すように、本実施例の半導体装置５０では、チャネル領域１４は、Ｐ型の半導体層５１から立設している。Ｎ型のソース領域（第１不純物領域）５２およびドレイン領域（第２不純物領域）５３は、第１および第２の面１４ａ、１４ｂと直行するＸ方向（第２の方向）であって、チャネル領域１４の両側の半導体層５１に設けられている。
【００９０】
ソース領域５２は、チャネル領域１４の第１の側面１４ａから離間して半導体層５１に設けられている。ドレイン領域５３は、チャネル領域１４の第２の側面１４ｂから離間して半導体層５１に設けられている。
【００９１】
第１ゲート電極５４は、第１ゲート絶縁膜５５を介してチャネル領域１４の第１の側面１４ａに形成されている。また、第１ゲート絶縁膜５５は、チャネル領域１４の第１の側面１４ａからソース領域５２までの間にも形成されている。
【００９２】
第１ゲート電極５４は、Ｘ方向およびＹ方向に直交するＺ方向（第３の方向）の一側がソース領域５２に隣接し、他側がドレイン領域５３から離間している。
【００９３】
同様に、第２ゲート電極５６は、第２ゲート絶縁膜５７を介してチャネル領域１４の第２の側面１４ｂに形成されている。また、第２ゲート絶縁膜５７は、チャネル領域１４の第２の側面１４ｂからドレイン５３までの間にも形成されている。
【００９４】
第２ゲート電極５６は、Ｚ方向の一側がドレイン領域５３に隣接し、他側がソース領域５２から離間している。
【００９５】
第１ゲート電極５４に、第１ゲート電圧Ｖｇ１を印加すると第１ゲート電極５４の直下のチャネル領域１４および半導体層５１にＬ字状の第１反転層５８が生じる。第１反転層５８は、Ｚ方向の一側がＸ方向に折れ曲がってソース領域５２に接触し、他側がドレイン領域５３から離間している。
【００９６】
第２ゲート電極５６に、第２ゲート電圧Ｖｇ２を印加すると第２ゲート電極５６の直下のチャネル領域１４および半導体層５１にＬ字状の第２反転層５９が生じる。第２反転層５９は、Ｚ方向の一側がＸ方向に折れ曲がってドレイン領域５３に接触し、他側がソース領域５２から離間している。
【００９７】
第１および第２ゲート電圧Ｖｇ１、Ｖｇ２に応じて、第１および第２反転層５８、５９が接触することにより、ソース領域５２およびドレイン領域５３間が導通する。ドレイン電流は、チャネル領域１４の厚さ（幅Ｗ）方向に流れる。
【００９８】
次に、半導体装置５０の動作について説明する。図１２は半導体装置５０の動作を説明するための図である。
【００９９】
図１２（ａ）に示すように、第１ゲート電極５４に第１ゲート電圧Ｖｇ１＝Ｖｇ１１を印加すると、第１ゲート電極５４の直下のチャネル領域１４および半導体層５１に、一側がソース領域５２に接触し、他側がドレイン領域５３から離間した第１反転層５８が形成される。
【０１００】
同様に、第２ゲート電極５６に第２ゲート電圧Ｖｇ２＝Ｖｇ２１を印加すると、第２ゲート電極５６の直下のチャネル領域１４および半導体層５１に、一側がドレイン領域５３に接触し、他側がソース領域５２から離間した第２反転層５９が形成される。
【０１０１】
この段階では、第１反転層５８と第２反転層５９は対向している。即ち、第１反転層５８と第２反転層５９は、まだ薄いため接触することなく離間している。その結果、ソース領域５２およびドレイン領域５３間は非導通であり、ドレイン電流Ｉｄは流れない（Ｉｄ＝０）。
【０１０２】
次に、図１２（ｂ）に示すように、第１ゲート電圧Ｖｇ１＝Ｖｇ１１のまま、第２ゲート電圧Ｖｇ２をＶｇ２１からＶｇ２２に増加させる（Ｖｇ２２＞Ｖｇ２１）と、第２反転層５９より厚い第２反転層５９ａが生じる。この段階で、第１反転層５８と第２反転層５９ａは、オーバラップ領域２２で接触する。
【０１０３】
その結果、ソース領域５２およびドレイン領域５３間が導通し、ドレイン電流Ｉｄが流れる（Ｉｄ＝Ｉｄ１）。ドレイン電流Ｉｄ１は、第１反転層５８および第２反転層５９のチャネル抵抗の和に応じて定まる。
【０１０４】
これより、半導体装置５０のしきい値Ｖｔｈは、第２ゲート電圧Ｖｇ２がＶｇ２２のときはＶｇ１１であるが、第２ゲート電圧Ｖｇ２がＶｇ２１のときはＶｇ１１より大きくなることが分かる。即ち、半導体装置５０のしきい値Ｖｔｈは、第２ゲート電圧Ｖｇ２が大きくなると小さくなり、第２ゲート電圧Ｖｇ２が小さくなると大きくなる。
【０１０５】
第１および第２ゲート電圧Ｖｇ１、Ｖｇ２は、半導体装置５０のしきい値Ｖｔｈに関して相反する関係にあるので、第１および第２ゲート電圧Ｖｇ１、Ｖｇ２の組み合わせにより、半導体装置５０のしきい値Ｖｔｈを電気的に調整することが可能である。
なお、半導体装置５０の静特性については、図４および図５と同様であり、その説明は省略する。
【０１０６】
次に、半導体装置５０の製造方法について説明する。図１３乃至図１５は、半導体装置５０の製造工程を順に示す断面図である。
【０１０７】
図１３（ａ）に示すように、半導体層５１上に、例えばプラズマＣＶＤ法によりシリコン窒化膜６１を形成する。シリコン窒化膜６１上に、フォトリソグラフィ法によりチャネル領域１４に応じたストライプ状のレジスト膜６２を形成する。
【０１０８】
次に、図１３（ｂ）に示すように、レジスト膜６２をマスクとして、例えばＲＩＥ法によりシリコン窒化膜６１を異方性エッチングし、シリコン窒化膜６１にレジスト膜６２のパターンを転写する。
【０１０９】
次に、レジスト膜６２を除去した後、図１３（ｃ）に示すように、シリコン窒化膜６１をマスクとして、例えばＲＩＥ法により半導体層５１を所定の深さまで異方性エッチングし、半導体層５１から立設したストライプ状のチャネル領域１４を形成する。
【０１１０】
次に、図１４（ａ）に示すように、チャネル領域１４を含む半導体層５１に、例えば熱酸化法によりシリコン酸化膜６３を形成する。シリコン酸化膜６３は、第１および第２ゲート絶縁膜５５、５７となるものである。
【０１１１】
次に、図１４（ｂ）に示すように、チャネル領域１４を埋め込むようにシリコン酸化膜６３上に、例えばＣＶＤ法によりポリシリコン膜６４を形成する。ポリシリコン膜６４は、第１および第２ゲート電極５４、５６となるものである。
【０１１２】
次に、図１４（ｃ）に示すように、例えばＣＭＰ法によりシリコン窒化膜６１が露出するまで、ポリシリコン膜６４を除去する。
【０１１３】
次に、図１５（ａ）に示すように、ポリシリコン膜６４上に、第１および第２ゲート電極５４、５６に応じたパターンを有するシリコン窒化膜６５を形成する。
【０１１４】
次に、図１５（ｂ）に示すように、シリコン窒化膜６５をマスクとして、例えばＲＩＥ法によりポリシリコン膜６４異方性エッチングする。これにより、第１および第２ゲート電極５４、５６が得られる。
【０１１５】
次に、半導体層５１上のシリコン酸化膜６３を除去した後、図１５（ｃ）に示すように、シリコン窒化膜６５および第１および第２ゲート電極５４、５６をマスクとするセルフアライン法により、半導体層５１にＮ型の不純物として、例えば砒素（Ａｓ）をイオン注入し、ソース領域５２およびドレイン領域５３を形成する。
【０１１６】
以上説明したように、本実施例の半導体装置５０では、ソース領域５２およびドレイン領域５３は、Ｘ方向であって、チャネル領域１４の両側の半導体層５１に設けられているので、ドレイン電流Ｉｄは、チャネル領域１４の厚さ（幅Ｗ）方向に流れる。
【０１１７】
その結果、実施例１に示す半導体装置１０に比べて、第１反転層５８と第２反転層５９の接触面積が増大するとともに、電流路が短縮されるので、チャネル抵抗が低減する利点がある。また、第１および第２ゲート電極５４、５６の幅を縮小する必要がないので、製造工程が削減され、製造が容易になる利点がある。
【０１１８】
半導体層５１はバルク半導体基板とすることができるので、高価なＳＩＭＯＸ基板または張り合わせ基板が不要になる利点がある。張り合わせ基板とは、シリコン酸化膜を挟んで２枚のシリコン基板を直接接着し、一方のシリコン基板を薄膜化した基板である。
【０１１９】
更に、第１および第２ゲート電極５４、５６直下の半導体層５１に、Ｎ型の不純物を斜めにイオン注入して、チャネル抵抗を低減することが望ましい。第１および第２反転層５８、５９のうち、第１および第２ゲート電極５４、５６直下の半導体層５１に生じる部分は、動作上不要なためである。
【実施例３】
【０１２０】
本発明の実施例３に係る半導体装置について図１６および図１７を用いて説明する。図１６は本実施例の半導体装置を示す図で、図１６（ａ）はその平面図、図１６（ｂ）は図１６（ａ）のＣ−Ｃ線に沿って切断し矢印方向に眺めた断面図、図１７は半導体装置を示す斜視図である。
【０１２１】
本実施例において、上記実施例２と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例２と異なる点は、チャネル領域を末広がり状に傾斜させたことにある。
【０１２２】
即ち、図１６および図１７に示すように、本実施例の半導体装置７０では、チャネル領域７１の第１の面７１ａおよび第２の面７１ｂが、半導体層５１側に向かって末広がり状に傾斜して対向している。
【０１２３】
第１ゲート電極７２は、第１ゲート絶縁膜７３を介してチャネル領域７１の傾斜した第１の面７１ａに形成されている。同様に、第２ゲート電極７４は、第２ゲート絶縁膜７５を介してチャネル領域７１の傾斜した第２の面７１ｂに形成されている。
【０１２４】
第１ゲート電極７２に第１ゲート電圧Ｖｇ１を印加すると、第１ゲート電極７２の直下のチャネル領域７１および半導体層５１にくの字状の第１反転層７６が生じる。第１反転層７６は、Ｚ方向の一側がＸ方向に折れ曲がってソース領域５２に接触し、他側がドレイン領域５３から離間している。
【０１２５】
同様に、第２ゲート電極７４に第２ゲート電圧Ｖｇ２を印加すると、第２ゲート電極７４の直下のチャネル領域７１および半導体層５１にくの字状の第２反転層７７が生じる。第２反転層７７は、Ｚ方向の一側がＸ方向に折れ曲がってドレイン領域５３に接触し、他側がソース領域５２から離間している。
【０１２６】
次に、半導体装置７０の動作について説明する。図１８は半導体装置７０の動作を説明するための図、図１９は半導体装置７０の静特性を説明するための図である。
【０１２７】
図１８（ａ）に示すように、第１ゲート電極７２に第１ゲート電圧Ｖｇ１１を印加すると、第１ゲート電極７２直下のチャネル層７１および半導体層５１に第１反転層７６が生じる。同様に、第２ゲート電極７４に第２ゲート電圧Ｖｇ２１を印加すると、第２ゲート電極７４直下のチャネル層７１および半導体層５１に第２反転層７７が生じる。
【０１２８】
この段階では、第１反転層７６および第２反転層７７は対向している。即ち、第１反転層７６と第２反転層７７は、まだ薄いため接触することなく離間している。その結果、ソース領域５２とドレイン領域５３間は非導通であり、ドレイン電流Ｉｄは流れない（Ｉｄ＝０）。
【０１２９】
図１８（ｂ）に示すように、第１ゲート電圧Ｖｇ１１を固定して、第２ゲート電極７４に第２ゲート電圧Ｖｇ２１より大きい第２ゲート電圧Ｖｇ２２を印加すると、第２反転層７７より厚い第２反転層７７ａが生じる。
【０１３０】
この段階で、第１反転層７６および第２反転層７７ａは、半導体層５１と反対側の先端部が接触する。その結果、ソース領域５２とドレイン領域５３の間が導通し、ドレイン電流Ｉｄがチャネル領域の内部を厚さ方向に流れるようになる。
【０１３１】
但し、接触面積が少ないのでチャネル抵抗は高く、流れるドレイン電流Ｉｄは僅かである（Ｉｄ＝Ｉｄ１）。
【０１３２】
更に、第２ゲート電圧Ｖｇ２を増加させていくと、第１反転層７６と第２反転層７７ａの接触面積が増大するので、チャネル抵抗が減少していき、それに応じてドレイン電流Ｉｄが増加していく。
【０１３３】
図１８（ｃ）に示すように、第２ゲート電極７４に第２ゲート電圧Ｖｇ２２より大きい第２ゲート電圧Ｖｇ２３を印加すると、第２反転７７ａより厚い第２反転層７７ｂが生じる。
【０１３４】
この段階で、第１反転層７６および第２反転層７７ｂは、末広がり状に傾斜して対抗する部分が全面で接触する。その結果、チャネル抵抗は十分に小さくなり、大きなドレイン電流Ｉｄが流れる（Ｉｄ＝Ｉｄ２）。
【０１３５】
これより、第１および第２ゲート電圧Ｖｇ１、Ｖｇ２の組み合わせにより、半導体装置７０のしきい値Ｖｔｈを電気的に調整することが可能である。
【０１３６】
図１９に示すように、半導体装置７０は実線７８に示すＶｇ１−Ｉｄ特性を示す。半導体装置７０のしきい値をＶｔｈ３とする。静特性７８は、図５に示す実施例１の半導体装置１０の静特性２９に比べて、ドレイン電流Ｉｄがしきい値Ｖｔｈ３より低いゲート電圧Ｖｇ１から流れ出す。そして、ドレイン電流Ｉｄはゲート電圧Ｖｇ１に応じて緩やかに立ち上がり、同じ飽和電流Ｉｄｓ特性を示す。
【０１３７】
静特性７８は、チャネル領域７１の第１および第２の面７１ａ、７１ｂの末広がり状の傾斜角度に依存する。第１および第２の面７１ａ、７１ｂのなす角度が大きいほど、ドレイン電流Ｉｄはより低いゲート電圧Ｖｇ１から流れ出し、より緩やかに立ち上がるようになる。
【０１３８】
次に、半導体装置７０の製造方法について説明する。図２０は半導体装置７０の製造工程の要部を順に示す断面図である。ここで、半導体層５１の面方位は、（１００）面であるとする。
【０１３９】
図２０（ａ）に示すように、半導体層５１上にシリコン窒化膜８１を形成し、シリコン窒化膜８１上にチャネル領域７１に応じたパターンを有するレジスト膜８２を形成する。次に、図２０（ｂ）に示すように、シリコン窒化膜８１にレジスト膜８２のパターンを転写する。
【０１４０】
次に、図２０（ｃ）に示すように、シリコン窒化膜８１をマスクとして、例えば溶融水酸化カリウム（Molten KOH）を用いて半導体層５１をウェットエッチングする。半導体層５１には、（１１１）面が表出したファセット８３が生じてメサ状にエッチングされる。
【０１４１】
メサ状にエッチングされるのは、（１１１）面のエッチング速度が、（１００）面のエッチング速度より小さいためである。ファセット８３と半導体層５１の上面との間の角度は略５４．７°である。
【０１４２】
これにより、半導体層５１側に向かって末広がり状に傾斜して対向している第１の面７１ａおよび第２の面７１ｂを有するチャネル領域７１が形成される。以後、図１４および図１５に示す工程に従い、半導体装置７０を形成する。
【０１４３】
以上説明したように、本実施例の半導体装置７０では、チャネル領域７１の第１および第２の面７１ａ、７１ｂが、半導体層５１側に向かって末広がり状に傾斜して対向している。
【０１４４】
その結果、第１および第２ゲート電圧Ｖｇ１、Ｖｇ２に応じて、第１および第２反転層は端から徐々に接触していく。ドレイン電流Ｉｄはより低いゲート電圧Ｖｇから流れ出し、より緩やかに立ち上がるようになる。半導体装置７０は、例えばドレイン電流の立ち上がりを緩やかにして、スイッチングノイズを低減したい場合などに適した構造である。
【０１４５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１４６】
１０、４０、５０、７０ 半導体装置
１１ 支持体
１２ 絶縁層
１３、４１ 基板
１４、７１ チャネル領域
１４ａ、７１ａ 第１の面
１４ｂ、７１ｂ 第２の面
１５、５２ 第１不純物領域（ソース領域）
１６、５３ 第２不純物領域（ドレイン領域）
１７、５１ 半導体層
１８、５４、７２ 第１ゲート電極
１９、５５、７３ 第１ゲート絶縁膜
１９ａ、２１ａ 絶縁膜
２０、５６、７４ 第２ゲート電極
２１、５７、７５ 第２ゲート絶縁膜
２２ オーバラップ領域
２３、５８、７６ 第１反転層
２４、５９、７７ 第２反転層
３１、３８、６１、６５、８１ シリコン窒化膜
３２、３９、６２、８２ レジスト膜
３３、３５、６３ シリコン酸化膜
３４、６４ ポリシリコン膜
３６ レジスト膜
３７ ゲート電極
８３ ファセット
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置の高集積化に伴ってチップサイズの増大を防止するために、絶縁ゲート電界効果トランジスタ（ＭＯＳトランジスタ）の微細化が求められている。
【０００３】
然しながら、ゲート長を短縮してソースとドレイン間の距離を近づけるほど、短チャネル効果により、ドレイン電流がゲート電圧で制御しきれなくなり、ドレイン電流のカットオフ特性が悪化していく。
【０００４】
シリコンが比較的導電性の高い半導体であるためゲートを閉じていてもソースとドレイン間にリーク電流が流れ、いわゆるパンチスルーと呼ばれる現象が生じるためである。
【０００５】
その結果、微細化に伴ってしきい値のばらつきの制御が難しくなるという問題がある。また、リーク電流の増大により消費電力が大きくなるという問題がある。
【０００６】
従来、ＭＯＳトランジスタのしきい値は、設計製造段階で決定されるので、製造後にＭＯＳトランジスタのしきい値を調整してばらつきを低減することは困難であった。
【０００７】
そのため、事後的にＭＯＳトランジスタのしきい値を電気的に調整可能なＭＯＳトランジスタが望まれていた。
【０００８】
プレーナ型のＭＯＳトランジスタでは、バックゲート（基板）にバイアス電圧を印加し、バックゲート効果によりしきい値をシフトさせることができるが、リーク電流が増加する問題がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−１８０３６２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、しきい値を電気的に調整可能な半導体装置を提供する。
【課題を解決するための手段】
【００１１】
一つの実施形態によれば、半導体装置では、第１導電型のチャネル領域は第１の面および前記第１の面に対向する第２の面を有している。第２導電型の第１不純物領域および第２導電型の第２不純物領域が、前記チャネル領域の両側に配設されている。第１ゲート電極が、第１ゲート絶縁膜を介して前記チャネル領域の前記第１の面に、第１ゲート電圧が印加されると前記チャネル領域に生じる第１反転層の一側が前記第１不純物領域に接触し、他側が前記第２不純物領域から離間するように配設されている。第２ゲート電極が、第２ゲート絶縁膜を介して前記チャネル領域の前記第２の面に、第２ゲート電圧が印加されると前記チャネル領域に生じる第２反転層の一側が前記第２不純物領域に接触し、他側が前記第１不純物領域から離間するように配設されている。前記第１および第２ゲート電圧に応じて、前記第１および第２反転層が接触し、前記第１および第２不純物領域間が導通する。
【図面の簡単な説明】
【００１２】
【図１】実施例１に係る半導体装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図。
【図２】実施例１に係る半導体装置を示す斜視図。
【図３】実施例１に係る半導体装置の動作を説明するための図。
【図４】実施例１に係る半導体装置の静特性を説明するための図。
【図５】実施例１に係る半導体装置の静特性を比較例と対比して説明するための図。
【図６】実施例１に係る半導体装置の製造工程を順に示す断面図。
【図７】実施例１に係る半導体記置の製造工程を順に示す断面図。
【図８】実施例１に係る半導体記置の製造工程を順に示す断面図。
【図９】実施例１に係る別の半導体装置を示す斜視図。
【図１０】実施例２に係る半導体装置を示す図で、図１０（ａ）はその平面図、図１０（ｂ）は図１０（ａ）のＢ−Ｂ線に沿って切断し矢印方向に眺めた断面図。
【図１１】実施例２に係る半導体装置を示す斜視図。
【図１２】実施例２に係る半導体装置の動作を説明するための図。
【図１３】実施例２に係る半導体装置の製造工程を順に示す断面図。
【図１４】実施例２に係る半導体記置の製造工程を順に示す断面図。
【図１５】実施例２に係る半導体記置の製造工程を順に示す断面図。
【図１６】実施例３に係る半導体装置を示す図で、図１６（ａ）はその平面図、図１６（ｂ）は図１６（ａ）のＣ−Ｃ線に沿って切断し矢印方向に眺めた断面図。
【図１７】実施例３に係る半導体装置を示す斜視図。
【図１８】実施例３に係る半導体装置の動作を説明するための図。
【図１９】実施例３に係る半導体装置の静特性を説明するための図。
【図２０】実施例３に係る半導体記置の製造工程の要部を順に示す断面図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１４】
本実施例に係る半導体装置について図１および図２を用いて説明する。図１は本実施例の半導体装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図、図２は半導体装置を示す斜視図である。
【００１５】
本実施例は、半導体装置がチャネル領域を基板に対して垂直に立て、フィン（ＦＩＮ）状のチャネル領域の両面をゲート電極で挟む構造のダブルゲートを有する電界効果トランジスタ（ＦＩＮＦＥＴ）の場合の例である。
【００１６】
図１および図２に示すように、本実施例の半導体装置１０は、支持体１１上に絶縁層１２を形成してなる基板１３上に形成されている。半導体装置１０のチャネル領域１４、第１不純物領域１５および第２不純物領域１６は、基板１３における絶縁層１２上に積層されたＰ型（第１導電型）の半導体層１７を基板１３に対して垂直な平板状に加工することで形成されている。
【００１７】
チャネル領域１４は、第１の面１４ａと第１の面１４ａに対向する第２の面１４ｂを有する平板状のＰ型半導体層である。
【００１８】
第１不純物領域１５および第２不純物領域１６は、第１および第２の面１４ａ、１４ｂに平行なＹ方向（第１の方向）であって、チャネル領域１４を挟むように絶縁層１２上に配設されている。
【００１９】
第１不純物領域１５および第２不純物領域１６は、ソース領域およびドレイン領域であり、Ｐ型半導体層１７にＮ型（第２導電型）の不純物をイオン注入することによりＮ型に反転されている領域である。
【００２０】
第１ゲート電極１８は、Ｙ方向の一側が第１不純物領域１５に隣接し、他側が第２不純物領域１６から離間して、チャネル領域１４の第１の面１４ａに第１ゲート絶縁膜１９を介して形成されている。
【００２１】
同様に、第２ゲート電極２０は、Ｙ方向の一側が第２不純物領域１６に隣接し、他側が第１不純物領域１５から離間して、チャネル領域１４の第２の面１４ｂに第２ゲート絶縁膜２１を介して形成されている。
【００２２】
第１ゲート電極１８の他側（第２不純物領域１６側）と第２ゲート電極２０の他側（第１不純物領域１５側）は、一部が対向してオーバラップ領域２２を構成している。
【００２３】
チャネル領域１４、第１不純物領域１５および第２不純物領域１６上には絶縁膜（図示せず）が形成されている。また、チャネル領域１４の露出した側面、第１、第２不純物領域１５、１６および第１、第２ゲート電極１８、２０の側面には側壁膜（図示せず）が形成されている。チャネル領域１４、第１不純物領域１５および第２不純物領域１６上面は、この側壁膜で覆われている。
【００２４】
基板１３および基板１３上に積層された半導体層１７は、例えばＰ型シリコン基板の表面より深い位置に酸素イオンを注入して高温で熱処理することにより、シリコン基板にシリコン酸化膜を介してシリコン層が積層されたＳＩＭＯＸ（Separation by implantation of Oxygen）構造を有する。
【００２５】
チャネル領域１４、ソース領域１５およびドレイン領域１６は、その高さＨ（ゲート幅に相当）は互いに略等しく、例えば略半導体層１７の膜厚である１００乃至２００ｎｍ程度に設定されている。
【００２６】
チャネル領域１４の長さＬ１（ゲート長に相当）は、例えば２０乃至３０ｎｍ程度であり、その幅Ｗ（チャネル厚さの２倍に相当）は、例えば５乃至１０ｎｍ程度である。
【００２７】
ソース領域１５の長さＬ２は、例えば１００ｎｍ程度である。ソース領域１５と反対側には外部に電気的接続をとるためのパッド領域（図示せず）が形成されている。ドレイン領域１６についても同様である。
【００２８】
なお、本明細書に記載されている数値は一例であり、これに限定されるものではないことは言うまでも無い。
【００２９】
第１ゲート電極１８と反対側には外部に電気的接続をとるためのパッド領域（図示せず）が形成されている。第１ゲート電極２０についても同様である。
【００３０】
第１ゲート電極１８に第１ゲート電圧Ｖｇ１が印加されると、第１ゲート電極１８の直下のチャネル領域１４に、一側がソース領域１５に接触し、他側がドレイン領域１６から離間した第１反転層２３が形成される。
【００３１】
第２ゲート電極２０に第２ゲート電圧Ｖｇ２が印加されると、第２ゲート電極２０の直下のチャネル領域１４に、一側がドレイン領域１６に接触し、他側がソース領域１５から離間した第２反転層２４が形成される。第１反転層２３と第２反転層２４は、オーバラップ領域２２で対向している。
【００３２】
本実施例の半導体装置１０は、第１反転層２３の一側のみがソース領域１５に接触し、第２反転層２４の一側のみがドレイン領域１６に接触し、第１および第２ゲート電圧Ｖｇ１、Ｖｇ２に応じて厚化した第１および第２反転層２３、２４が接触したときにソース領域１５およびドレイン領域１６間が導通し、ドレイン電流が流れるように構成されている。
【００３３】
次に、半導体装置１０の動作について図３乃至図５を用いて説明する。図３は半導体装置の動作を説明するための図、図４および図５は半導体装置の静特性を説明するための図である。
【００３４】
図３に示すように、第１ゲート電極１８に第１ゲート電圧Ｖｇ１＝Ｖｇ１１を印加すると、第１ゲート電極１８の直下のチャネル領域１４に、一側がソース領域１５に接触し、他側がドレイン領域１６から離間した第１反転層２３が形成される。
【００３５】
第２ゲート電極２０に第２ゲート電圧Ｖｇ２＝Ｖｇ２１を印加すると、第２ゲート電極２０の直下のチャネル領域１４に、一側がドレイン領域１６に接触し、他側がソース領域１５から離間した第２反転層２４が形成される。
【００３６】
この段階では、第１反転層２３と第２反転層２４は、オーバラップ領域２２で対向している。即ち、第１反転層２３と第２反転層２４は、まだ薄いため接触することなく離間している。その結果、ソース領域１５およびドレイン領域１６間は非導通であり、ドレイン電流Ｉｄは流れない（Ｉｄ＝０）。
【００３７】
次に、第１ゲート電圧Ｖｇ１＝Ｖｇ１１のまま、第２ゲート電圧Ｖｇ２をＶｇ２１からＶｇ２２に増加させる（Ｖｇ２２＞Ｖｇ２１）と、第２反転層２４の厚さが増加する。この段階で、第１反転層２３と第２反転層２４ａは、オーバラップ領２２で接触する。
【００３８】
その結果、ソース領域１５およびドレイン領域１６間が導通し、ドレイン電流Ｉｄが流れる（Ｉｄ＝Ｉｄ１）。ドレイン電流Ｉｄ１は、第１反転層２３および第２反転層２４のチャネル抵抗の和に応じて定まる。
【００３９】
これより、半導体装置１０のしきい値Ｖｔｈは、第２ゲート電圧Ｖｇ２がＶｇ２２のときはＶｇ１１であるが、第２ゲート電圧Ｖｇ２がＶｇ２１のときはＶｇ１１より大きくなることが分かる。即ち、半導体装置１０のしきい値Ｖｔｈは、第２ゲート電圧Ｖｇ２が大きくなると小さくなり、第２ゲート電圧Ｖｇ２が小さくなると大きくなる。
【００４０】
第１および第２ゲート電圧Ｖｇ１、Ｖｇ２は、半導体装置１０のしきい値Ｖｔｈに関して相反する関係にあるので、第１および第２ゲート電圧Ｖｇ１、Ｖｇ２の組み合わせにより、半導体装置１０のしきい値Ｖｔｈを電気的に調整することが可能である。
【００４１】
図４は第２ゲート電圧Ｖｇ２をパラメータとして、第１ゲート電圧Ｖｇ１とドレイン電流Ｉｄの関係を説明するための図である。図４に示すように、第２ゲート電圧Ｖｇ２が小さいときは、半導体装置１０は、実線２６に示すＶｇ１−Ｉｄ特性を示す。このときの半導体装置１０のしきい値をＶｔｈ１とする。
【００４２】
第１ゲート電圧Ｖｇ１がしきい値Ｖｔｈ１を超えると、十分な厚さを有して低チャネル抵抗の第１反転層２３と第２反転層２４ａが接触するので、ドレイン電流Ｉｄは急激に立ち上がる。
【００４３】
第１ゲート電圧Ｖｇ１がしきい値Ｖｔｈ１より小さいとき、第１反転層２３と第２反転層２４の他端は、ソース領域１５およびドレイン領域１６から十分に離間しているので、ソース領域１５およびドレイン領域１６間のリーク電流は略無視できるほど小さいことが確かめられた。
【００４４】
詳細には、第１ゲート電圧Ｖｇ１がしきい値Ｖｔｈ１に近づくと、ドレイン電流Ｉｄの立ち上がりが見られる。これは、第１反転層２３と第２反転層２４ａが接触していなくても、ある距離以上に接近すると、ショートチャネル効果によりパンチスルー電流が流れるためと考えられる。
【００４５】
第２ゲート電圧Ｖｇ２が大きいときは、半導体装置１０は、実線２７に示すＶｇ１−Ｉｄ特性を示す。実線２７は実線２６を略平行移動した形であり、半導体装置１０のしきい値ＶｔｈはＶｔｈ１より小さいＶｔｈ２になる。
【００４６】
従って、第２ゲート電圧Ｖｇ２を変更することにより、特性を維持したまま、事後的に半導体装置１０のしきい値Ｖｔｈを電気的に調整することが可能である。
【００４７】
図５は半導体装置１０のＶｇ１−Ｉｄ特性を比較例の半導体装置と対比して示す図である。ここで比較例の半導体装置とは、半導体層にゲート絶縁膜を介して形成されたゲート電極を挟むようにソース領域およびドレイン領域が形成されているプレーナ型ＭＯＳトランジスタのことである。半導体装置１０と比較例の半導体装置は、しきい値Ｖｔｈおよび飽和電流Ｉｄｓが等しいものとする。
【００４８】
図５に示すように、比較例の半導体装置では、実線２８に示すＶｇ−Ｉｄ特性を示す。ゲート電圧Ｖｇがしきい値Ｖｔｈより小さいとき、ソース領域およびドレイン領域間には僅かながらもリーク電流が流れている。ゲート電圧Ｖｇがしきい値Ｖｔｈに近づくにつれて、リーク電流が増加していく。ゲート電圧Ｖｇがしきい値Ｖｔｈに達すると、ドレイン電流Ｉｄは緩やかに立ち上がり始める。
【００４９】
短チャネル効果により、ゲートを閉じていてもソースとドレイン間にリーク電流が流れ、ドレイン電流がゲート電圧で制御しきれなくなり、ドレイン電流Ｉｄのカットオフ特性が悪化するためである。
【００５０】
一方、本実施例の半導体装置１０では、実線２９に示すＶｇ−Ｉｄ特性を示す。上述したように、リーク電流は略無視できるほど小さく、ドレイン電流Ｉｄの立ち上がりが急峻になり、レイン電流Ｉｄのカットオフ特性が向上している。
【００５１】
本実施例の半導体装置１０では、第１および第２ゲート電極１８、２０の直下のチャネル層１４に生じる第１および第２反転層２３、２４は、一側がソース領域１５およびドレイン領域１６に接触し、他側がドレイン領域１６およびソース領域１５から十分に離間しているので、見掛け上、ソースとドレイン間の距離が拡大した構造である。その結果、短チャネル効果が抑制され、リーク電流が低減する。
【００５２】
そして、第１および第２反転層２３、２４が接触したときには、第１および第２反転層２３、２４は十分に厚くなっており、チャネル抵抗が十分に小さくなる構造である。その結果、ゲート電圧Ｖｇがしきい値Ｖｔｈを超えると、ドレイン電流Ｉｄは急激に立ち上がる。
【００５３】
従って、本実施例の半導体装置１０は、リーク電流が少なく、ドレイン電流Ｉｄの立ち上がりが急峻なことから、ロジック用トランジスタとして適している。
【００５４】
次に、半導体装置１０の製造方法について説明する。図６乃至図８は、半導体装置１０の製造工程を順に示す断面図である。更に、図６（ｃ）−２、図７（ｂ）−２、図７（ｃ）−２、図８（ａ）−２及び図８（ｃ）−２には対応する断面図に併記して斜視図を表している。
【００５５】
図６（ａ）に示すように、基板１３の絶縁膜１２上に積層された半導体層１７上に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法によりシリコン窒化膜３１を形成する。シリコン窒化膜３１上に、フォトリソグラフィ法により、ストライプ状のパターンを有するレジスト膜３２を形成する。
【００５６】
次に、図６（ｂ）に示すように、レジスト膜３２をマスクとして、例えばＲＩＥ（Reactive Ion Etching）法によりシリコン窒化膜３１を異方性エッチングし、レジスト膜３２のパターンをシリコン窒化膜３１に転写する。
【００５７】
次にレジスト膜３２を除去した後、図６（ｃ）−１および図６（ｃ）−２に示すように、シリコン窒化膜３１をマスクとして、例えばＲＩＥ法により半導体層１７を異方性エッチングし、半導体層１７を平板状に加工する。
【００５８】
次に、図７（ａ）に示すように、例えば熱酸化法により半導体層１７の側壁にシリコン酸化膜３３を形成する。半導体層１７を埋め込むように、例えばＣＶＤ法によりポリシリコン膜３４を形成する。
【００５９】
シリコン酸化膜３３は、第１および第２ゲート絶縁膜１９、２１となるものである。ポリシリコン膜３４は第１および第２ゲート電極１８、２０となるものである。
【００６０】
次に、ポリシリコン膜３４上にシリコン酸化膜３５、例えばＣＶＤ法によるＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜を形成する。シリコン酸化膜３５上に、ゲート電極に応じたパターンを有するレジスト膜３６を形成する。このゲート電極とは、後述するチャネル領域１４を跨ぐゲート電極である。
【００６１】
次に、レジスト膜３６をマスクとして、例えばＲＩＥ法によりシリコン酸化膜３５を異方性エッチングし、レジスト膜３６のパターンをシリコン酸化膜３５に転写する。
【００６２】
次に、レジスト膜３６を除去した後、図７（ｂ）−１および図７（ｂ）−２に示すように、シリコン酸化膜３５をマスクとして、例えばＲＩＥ法によりポリシリコン膜３４を異方性エッチングする。これにより、残置されたポリシリコン膜３４がチャネル領域１４を跨ぐゲート電極３７となる。
【００６３】
平板状の半導体層１７のうち残置されたポリシリコン膜３４で覆われている部分がチャネル領域１４となり、ポリシリコン膜３４から両側に延在している部分がソース領域１５およびドレイン領域１６となる部分である。
【００６４】
次に、図７（ｃ）−１および図７（ｃ）−２に示すように、半導体層１７のうちのポリシリコン膜３４から両側に延在している部分上のシリコン窒化膜３１を、例えば熱燐酸を用いたウェットエッチングにより除去した後、Ｎ型不純物として、例えば砒素（Ａｓ）をイオン注入し、ソース領域１５およびドレイン領域１６を形成する。
【００６５】
次に、図８（ａ）−１および図８（ａ）−２に示すように、例えばＣＭＰ（Chemical Mechanical Polishing）法によりシリコン窒化膜３１が露出するまでポリシリコン膜３４を除去する。これにより、ゲート電極３７がチャネル領域１４を挟むように２つのゲート電極３７ａ、３７ｂに分離される。
【００６６】
次に、図８（ｂ）に示すように、例えばプラズマＣＶＤ法によりゲート電極３７ａ、３７ｂおよびソース領域１５およびドレイン領域１６を含む絶縁膜１２上にコンフォーマルにシリコン窒化膜３８を形成する。シリコン窒化膜３８上に第１および第２ゲート電極１８、２０に応じたパターンを有するレジスト膜３９を形成する。
【００６７】
レジスト膜３９のパターンは、ゲート電極３７ａ上であってドレイン領域１６側を露出する第１の開口と、ゲート電極３７ｂ上であってソース領域１５側を露出する第２の開口を含んでいる。
【００６８】
次に、図８（ｃ）−１および図８（ｃ）−２に示すように、レジスト膜３９をマスクとしてＲＩＥ法によりシリコン窒化膜３８を異方性エッチングし、シリコン窒化膜３８にレジスト膜３９のパターンを転写する。
【００６９】
次に、レジスト膜３９を除去した後、シリコン窒化膜３８をマスクとして、ＲＩＥ法によりゲート電極３７ａ、３７ｂのそれぞれの片側半分を異方性エッチングする。これにより、第１および第２ゲート電極１８、２０が得られる。
【００７０】
半導体装置１０が完成した後、テスト段階で目的のしきい値Ｖｔｈが得られる第２ゲート電圧Ｖｇ２を与えるバイアス電圧を決定する。半導体装置１０を製品に組み込んだ後、第２ゲート電極２０にバイアス電圧を印加する。これにより、しきい値Ｖｔｈのばらつきが補償される。ここで、バイアス電源回路は予め製品に組み込まれているものとする。
【００７１】
多数の半導体装置１０が組み込まれた半導体集積装置（ＩＣ）では、例えば回路ブロックごとに半導体装置１０のしきい値Ｖｔｈを平均的に調整することが望ましい。多数の半導体装置１０のしきい値Ｖｔｈを個々に調整すると、必要なバイアス電源回路の数が膨大になり、現実的でなくなるためである。
【００７２】
また、同一回路ブロック内の半導体装置１０に、意図的にしきい値Ｖｔｈに差を持たせることも可能である。
【００７３】
以上説明したように、本実施例の半導体装置１０では、チャネル領域１４の両面に形成された第１および第２ゲート電極１８、２０のうち、第１ゲート電極１８は一側がソース領域１５に隣接し、他側がドレイン領域１６から離間している。第２ゲート電極２０は一側がドレイン領域１６に隣接し、他側がソース領域１５から離間している。
【００７４】
第１および第２ゲート電極１８、２０に、第１および第２ゲート電圧Ｖｇ１、Ｖｇ２を印加したとき、チャネル領域１４の両面に生じる第１および第２反転層２３、２４のうち、第１反転層２３は一側がソース領域１５に接触し、他側がドレイン領域１６からに離間している。第２反転層２４は一側がドレイン領域１６に接触し、他側がソース領域１５から離間している。
【００７５】
その結果、第１および第２ゲート電圧Ｖｇ１、Ｖｇ２に応じて第１および第２反転層２３、２４が接触し、ソース領域１５およびドレイン領域１６間が導通し、ドレイン電流Ｉｄが流れる。従って、しきい値を電気的に調整可能な半導体装置が得られる。
【００７６】
ここでは、第２ゲート電圧Ｖｇ２を固定電圧とし、第１ゲート電圧Ｖｇ１を可変電圧として、半導体装置１０のしきい値を変化させる場合について説明したが、第１ゲート電圧Ｖｇ１を固定電圧とし、第２ゲート電圧Ｖｇ２を可変電圧としても同様である。
【００７７】
半導体装置１０のチャネル領域１４が平板状である場合について説明したが、チャネル領域を円筒状とすることも原理的には可能である。その場合、第１および第２ゲート電極は、２つのハーフリング状のゲート電極が軸方向に沿って一部が対向するように配設される。
【００７８】
第１および第２ゲート電圧Ｖｇ１、Ｖｇ２を同一電圧としても構わない。その場合、第１および第２反転層はチャネル領域の中央で接触するので、半導体装置のしきい値は一義的に定まる。２入力ＡＮＤ回路として適している。
【００７９】
また、第１ゲート電極を、一端がソース領域１５に隣接し、他端がドレイン領域１６に隣接し、中央部で２分割されたゲート電極とし、第２ゲート電極を、両端がソース領域１５およびドレイン領域１６から離間したゲート電極とすることもできる。この場合、３入力ＡＮＤ回路が得られる。
【００８０】
第１ゲート電極の分割数を増やすことにより、更に多入力のＡＮＤ回路を形成することも可能である。
【００８１】
基板が支持体１１上に絶縁層１２を形成してなる基板１３である場合について説明したが、半導体基板であっても構わない。図９は半導体基板上に形成された半導体装置を示す図である。
【００８２】
図９に示すように、半導体装置４０は基板４１上に形成されている。基板４１は、例えばＰ型半導体基板である。半導体装置４０のチャネル領域１４、第１不純物領域１５および第２不純物領域１６は、基板４１の上部を基板４１に垂直な平板状に加工することで形成されている。
【００８３】
チャネル領域１４は基板４１と導通しているが、Ｎ型に反転されている第１不純物領域１５および第２不純物領域１６は、基板４１とＰＮ接合分離されている。
【００８４】
第１ゲート電極１８と基板４１の間には絶縁膜１９ａが形成され、第２ゲート電極２０と基板４１の間には絶縁膜２１ａが形成されている。これにより、第１ゲート電極１８および第２ゲート電極２０は基板４１と電気的に絶縁されている。
【００８５】
半導体装置４０の製造工程は、図６乃至図８に示す半導体装置１０の製造工程と同様である。図６に示す工程と同様にして、基板４１の上部を基板４１に垂直な平板状に加工するときは、異方性エッチングにおけるストッパーとなる層がないので、エッチング量（１００乃至２００ｎｍ）は時間管理で行う。
【００８６】
図７（ａ）に示す工程と同様にして、シリコン酸化膜３３を形成すると、基板４１上に形成されたシリコン酸化膜３３が、絶縁膜１９ａおよび絶縁膜２１ａとなる。なお、基板４１とはバルク半導体基板だけでなく、エピタキシャル法により形成された半導体層も含んでいる。
【実施例２】
【００８７】
本発明の実施例２に係る半導体装置について図１０および図１１を用いて説明する。図１０は本実施例の半導体装置を示す図で、図１０（ａ）はその平面図、図１０（ｂ）は図１０（ａ）のＢ−Ｂ線に沿って切断し矢印方向に眺めた断面図、図１１は半導体装置を示す斜視図である。
【００８８】
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、ドレイン電流を、チャネル領域の厚さ方向に流れるようにしたことにある。
【００８９】
即ち、図１０および図１１に示すように、本実施例の半導体装置５０では、チャネル領域１４は、Ｐ型の半導体層５１から立設している。Ｎ型のソース領域（第１不純物領域）５２およびドレイン領域（第２不純物領域）５３は、第１および第２の面１４ａ、１４ｂと直行するＸ方向（第２の方向）であって、チャネル領域１４の両側の半導体層５１に設けられている。
【００９０】
ソース領域５２は、チャネル領域１４の第１の側面１４ａから離間して半導体層５１に設けられている。ドレイン領域５３は、チャネル領域１４の第２の側面１４ｂから離間して半導体層５１に設けられている。
【００９１】
第１ゲート電極５４は、第１ゲート絶縁膜５５を介してチャネル領域１４の第１の側面１４ａに形成されている。また、第１ゲート絶縁膜５５は、チャネル領域１４の第１の側面１４ａからソース領域５２までの間にも形成されている。
【００９２】
第１ゲート電極５４は、Ｘ方向およびＹ方向に直交するＺ方向（第３の方向）の一側がソース領域５２に隣接し、他側がドレイン領域５３から離間している。
【００９３】
同様に、第２ゲート電極５６は、第２ゲート絶縁膜５７を介してチャネル領域１４の第２の側面１４ｂに形成されている。また、第２ゲート絶縁膜５７は、チャネル領域１４の第２の側面１４ｂからドレイン５３までの間にも形成されている。
【００９４】
第２ゲート電極５６は、Ｚ方向の一側がドレイン領域５３に隣接し、他側がソース領域５２から離間している。
【００９５】
第１ゲート電極５４に、第１ゲート電圧Ｖｇ１を印加すると第１ゲート電極５４の直下のチャネル領域１４および半導体層５１にＬ字状の第１反転層５８が生じる。第１反転層５８は、Ｚ方向の一側がＸ方向に折れ曲がってソース領域５２に接触し、他側がドレイン領域５３から離間している。
【００９６】
第２ゲート電極５６に、第２ゲート電圧Ｖｇ２を印加すると第２ゲート電極５６の直下のチャネル領域１４および半導体層５１にＬ字状の第２反転層５９が生じる。第２反転層５９は、Ｚ方向の一側がＸ方向に折れ曲がってドレイン領域５３に接触し、他側がソース領域５２から離間している。
【００９７】
第１および第２ゲート電圧Ｖｇ１、Ｖｇ２に応じて、第１および第２反転層５８、５９が接触することにより、ソース領域５２およびドレイン領域５３間が導通する。ドレイン電流は、チャネル領域１４の厚さ（幅Ｗ）方向に流れる。
【００９８】
次に、半導体装置５０の動作について説明する。図１２は半導体装置５０の動作を説明するための図である。
【００９９】
図１２（ａ）に示すように、第１ゲート電極５４に第１ゲート電圧Ｖｇ１＝Ｖｇ１１を印加すると、第１ゲート電極５４の直下のチャネル領域１４および半導体層５１に、一側がソース領域５２に接触し、他側がドレイン領域５３から離間した第１反転層５８が形成される。
【０１００】
同様に、第２ゲート電極５６に第２ゲート電圧Ｖｇ２＝Ｖｇ２１を印加すると、第２ゲート電極５６の直下のチャネル領域１４および半導体層５１に、一側がドレイン領域５３に接触し、他側がソース領域５２から離間した第２反転層５９が形成される。
【０１０１】
この段階では、第１反転層５８と第２反転層５９は対向している。即ち、第１反転層５８と第２反転層５９は、まだ薄いため接触することなく離間している。その結果、ソース領域５２およびドレイン領域５３間は非導通であり、ドレイン電流Ｉｄは流れない（Ｉｄ＝０）。
【０１０２】
次に、図１２（ｂ）に示すように、第１ゲート電圧Ｖｇ１＝Ｖｇ１１のまま、第２ゲート電圧Ｖｇ２をＶｇ２１からＶｇ２２に増加させる（Ｖｇ２２＞Ｖｇ２１）と、第２反転層５９より厚い第２反転層５９ａが生じる。この段階で、第１反転層５８と第２反転層５９ａは、オーバラップ領域２２で接触する。
【０１０３】
その結果、ソース領域５２およびドレイン領域５３間が導通し、ドレイン電流Ｉｄが流れる（Ｉｄ＝Ｉｄ１）。ドレイン電流Ｉｄ１は、第１反転層５８および第２反転層５９のチャネル抵抗の和に応じて定まる。
【０１０４】
これより、半導体装置５０のしきい値Ｖｔｈは、第２ゲート電圧Ｖｇ２がＶｇ２２のときはＶｇ１１であるが、第２ゲート電圧Ｖｇ２がＶｇ２１のときはＶｇ１１より大きくなることが分かる。即ち、半導体装置５０のしきい値Ｖｔｈは、第２ゲート電圧Ｖｇ２が大きくなると小さくなり、第２ゲート電圧Ｖｇ２が小さくなると大きくなる。
【０１０５】
第１および第２ゲート電圧Ｖｇ１、Ｖｇ２は、半導体装置５０のしきい値Ｖｔｈに関して相反する関係にあるので、第１および第２ゲート電圧Ｖｇ１、Ｖｇ２の組み合わせにより、半導体装置５０のしきい値Ｖｔｈを電気的に調整することが可能である。
なお、半導体装置５０の静特性については、図４および図５と同様であり、その説明は省略する。
【０１０６】
次に、半導体装置５０の製造方法について説明する。図１３乃至図１５は、半導体装置５０の製造工程を順に示す断面図である。
【０１０７】
図１３（ａ）に示すように、半導体層５１上に、例えばプラズマＣＶＤ法によりシリコン窒化膜６１を形成する。シリコン窒化膜６１上に、フォトリソグラフィ法によりチャネル領域１４に応じたストライプ状のレジスト膜６２を形成する。
【０１０８】
次に、図１３（ｂ）に示すように、レジスト膜６２をマスクとして、例えばＲＩＥ法によりシリコン窒化膜６１を異方性エッチングし、シリコン窒化膜６１にレジスト膜６２のパターンを転写する。
【０１０９】
次に、レジスト膜６２を除去した後、図１３（ｃ）に示すように、シリコン窒化膜６１をマスクとして、例えばＲＩＥ法により半導体層５１を所定の深さまで異方性エッチングし、半導体層５１から立設したストライプ状のチャネル領域１４を形成する。
【０１１０】
次に、図１４（ａ）に示すように、チャネル領域１４を含む半導体層５１に、例えば熱酸化法によりシリコン酸化膜６３を形成する。シリコン酸化膜６３は、第１および第２ゲート絶縁膜５５、５７となるものである。
【０１１１】
次に、図１４（ｂ）に示すように、チャネル領域１４を埋め込むようにシリコン酸化膜６３上に、例えばＣＶＤ法によりポリシリコン膜６４を形成する。ポリシリコン膜６４は、第１および第２ゲート電極５４、５６となるものである。
【０１１２】
次に、図１４（ｃ）に示すように、例えばＣＭＰ法によりシリコン窒化膜６１が露出するまで、ポリシリコン膜６４を除去する。
【０１１３】
次に、図１５（ａ）に示すように、ポリシリコン膜６４上に、第１および第２ゲート電極５４、５６に応じたパターンを有するシリコン窒化膜６５を形成する。
【０１１４】
次に、図１５（ｂ）に示すように、シリコン窒化膜６５をマスクとして、例えばＲＩＥ法によりポリシリコン膜６４異方性エッチングする。これにより、第１および第２ゲート電極５４、５６が得られる。
【０１１５】
次に、半導体層５１上のシリコン酸化膜６３を除去した後、図１５（ｃ）に示すように、シリコン窒化膜６５および第１および第２ゲート電極５４、５６をマスクとするセルフアライン法により、半導体層５１にＮ型の不純物として、例えば砒素（Ａｓ）をイオン注入し、ソース領域５２およびドレイン領域５３を形成する。
【０１１６】
以上説明したように、本実施例の半導体装置５０では、ソース領域５２およびドレイン領域５３は、Ｘ方向であって、チャネル領域１４の両側の半導体層５１に設けられているので、ドレイン電流Ｉｄは、チャネル領域１４の厚さ（幅Ｗ）方向に流れる。
【０１１７】
その結果、実施例１に示す半導体装置１０に比べて、第１反転層５８と第２反転層５９の接触面積が増大するとともに、電流路が短縮されるので、チャネル抵抗が低減する利点がある。また、第１および第２ゲート電極５４、５６の幅を縮小する必要がないので、製造工程が削減され、製造が容易になる利点がある。
【０１１８】
半導体層５１はバルク半導体基板とすることができるので、高価なＳＩＭＯＸ基板または張り合わせ基板が不要になる利点がある。張り合わせ基板とは、シリコン酸化膜を挟んで２枚のシリコン基板を直接接着し、一方のシリコン基板を薄膜化した基板である。
【０１１９】
更に、第１および第２ゲート電極５４、５６直下の半導体層５１に、Ｎ型の不純物を斜めにイオン注入して、チャネル抵抗を低減することが望ましい。第１および第２反転層５８、５９のうち、第１および第２ゲート電極５４、５６直下の半導体層５１に生じる部分は、動作上不要なためである。
【実施例３】
【０１２０】
本発明の実施例３に係る半導体装置について図１６および図１７を用いて説明する。図１６は本実施例の半導体装置を示す図で、図１６（ａ）はその平面図、図１６（ｂ）は図１６（ａ）のＣ−Ｃ線に沿って切断し矢印方向に眺めた断面図、図１７は半導体装置を示す斜視図である。
【０１２１】
本実施例において、上記実施例２と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例２と異なる点は、チャネル領域を末広がり状に傾斜させたことにある。
【０１２２】
即ち、図１６および図１７に示すように、本実施例の半導体装置７０では、チャネル領域７１の第１の面７１ａおよび第２の面７１ｂが、半導体層５１側に向かって末広がり状に傾斜して対向している。
【０１２３】
第１ゲート電極７２は、第１ゲート絶縁膜７３を介してチャネル領域７１の傾斜した第１の面７１ａに形成されている。同様に、第２ゲート電極７４は、第２ゲート絶縁膜７５を介してチャネル領域７１の傾斜した第２の面７１ｂに形成されている。
【０１２４】
第１ゲート電極７２に第１ゲート電圧Ｖｇ１を印加すると、第１ゲート電極７２の直下のチャネル領域７１および半導体層５１にくの字状の第１反転層７６が生じる。第１反転層７６は、Ｚ方向の一側がＸ方向に折れ曲がってソース領域５２に接触し、他側がドレイン領域５３から離間している。
【０１２５】
同様に、第２ゲート電極７４に第２ゲート電圧Ｖｇ２を印加すると、第２ゲート電極７４の直下のチャネル領域７１および半導体層５１にくの字状の第２反転層７７が生じる。第２反転層７７は、Ｚ方向の一側がＸ方向に折れ曲がってドレイン領域５３に接触し、他側がソース領域５２から離間している。
【０１２６】
次に、半導体装置７０の動作について説明する。図１８は半導体装置７０の動作を説明するための図、図１９は半導体装置７０の静特性を説明するための図である。
【０１２７】
図１８（ａ）に示すように、第１ゲート電極７２に第１ゲート電圧Ｖｇ１１を印加すると、第１ゲート電極７２直下のチャネル層７１および半導体層５１に第１反転層７６が生じる。同様に、第２ゲート電極７４に第２ゲート電圧Ｖｇ２１を印加すると、第２ゲート電極７４直下のチャネル層７１および半導体層５１に第２反転層７７が生じる。
【０１２８】
この段階では、第１反転層７６および第２反転層７７は対向している。即ち、第１反転層７６と第２反転層７７は、まだ薄いため接触することなく離間している。その結果、ソース領域５２とドレイン領域５３間は非導通であり、ドレイン電流Ｉｄは流れない（Ｉｄ＝０）。
【０１２９】
図１８（ｂ）に示すように、第１ゲート電圧Ｖｇ１１を固定して、第２ゲート電極７４に第２ゲート電圧Ｖｇ２１より大きい第２ゲート電圧Ｖｇ２２を印加すると、第２反転層７７より厚い第２反転層７７ａが生じる。
【０１３０】
この段階で、第１反転層７６および第２反転層７７ａは、半導体層５１と反対側の先端部が接触する。その結果、ソース領域５２とドレイン領域５３の間が導通し、ドレイン電流Ｉｄがチャネル領域の内部を厚さ方向に流れるようになる。
【０１３１】
但し、接触面積が少ないのでチャネル抵抗は高く、流れるドレイン電流Ｉｄは僅かである（Ｉｄ＝Ｉｄ１）。
【０１３２】
更に、第２ゲート電圧Ｖｇ２を増加させていくと、第１反転層７６と第２反転層７７ａの接触面積が増大するので、チャネル抵抗が減少していき、それに応じてドレイン電流Ｉｄが増加していく。
【０１３３】
図１８（ｃ）に示すように、第２ゲート電極７４に第２ゲート電圧Ｖｇ２２より大きい第２ゲート電圧Ｖｇ２３を印加すると、第２反転７７ａより厚い第２反転層７７ｂが生じる。
【０１３４】
この段階で、第１反転層７６および第２反転層７７ｂは、末広がり状に傾斜して対抗する部分が全面で接触する。その結果、チャネル抵抗は十分に小さくなり、大きなドレイン電流Ｉｄが流れる（Ｉｄ＝Ｉｄ２）。
【０１３５】
これより、第１および第２ゲート電圧Ｖｇ１、Ｖｇ２の組み合わせにより、半導体装置７０のしきい値Ｖｔｈを電気的に調整することが可能である。
【０１３６】
図１９に示すように、半導体装置７０は実線７８に示すＶｇ１−Ｉｄ特性を示す。半導体装置７０のしきい値をＶｔｈ３とする。静特性７８は、図５に示す実施例１の半導体装置１０の静特性２９に比べて、ドレイン電流Ｉｄがしきい値Ｖｔｈ３より低いゲート電圧Ｖｇ１から流れ出す。そして、ドレイン電流Ｉｄはゲート電圧Ｖｇ１に応じて緩やかに立ち上がり、同じ飽和電流Ｉｄｓ特性を示す。
【０１３７】
静特性７８は、チャネル領域７１の第１および第２の面７１ａ、７１ｂの末広がり状の傾斜角度に依存する。第１および第２の面７１ａ、７１ｂのなす角度が大きいほど、ドレイン電流Ｉｄはより低いゲート電圧Ｖｇ１から流れ出し、より緩やかに立ち上がるようになる。
【０１３８】
次に、半導体装置７０の製造方法について説明する。図２０は半導体装置７０の製造工程の要部を順に示す断面図である。ここで、半導体層５１の面方位は、（１００）面であるとする。
【０１３９】
図２０（ａ）に示すように、半導体層５１上にシリコン窒化膜８１を形成し、シリコン窒化膜８１上にチャネル領域７１に応じたパターンを有するレジスト膜８２を形成する。次に、図２０（ｂ）に示すように、シリコン窒化膜８１にレジスト膜８２のパターンを転写する。
【０１４０】
次に、図２０（ｃ）に示すように、シリコン窒化膜８１をマスクとして、例えば溶融水酸化カリウム（Molten KOH）を用いて半導体層５１をウェットエッチングする。半導体層５１には、（１１１）面が表出したファセット８３が生じてメサ状にエッチングされる。
【０１４１】
メサ状にエッチングされるのは、（１１１）面のエッチング速度が、（１００）面のエッチング速度より小さいためである。ファセット８３と半導体層５１の上面との間の角度は略５４．７°である。
【０１４２】
これにより、半導体層５１側に向かって末広がり状に傾斜して対向している第１の面７１ａおよび第２の面７１ｂを有するチャネル領域７１が形成される。以後、図１４および図１５に示す工程に従い、半導体装置７０を形成する。
【０１４３】
以上説明したように、本実施例の半導体装置７０では、チャネル領域７１の第１および第２の面７１ａ、７１ｂが、半導体層５１側に向かって末広がり状に傾斜して対向している。
【０１４４】
その結果、第１および第２ゲート電圧Ｖｇ１、Ｖｇ２に応じて、第１および第２反転層は端から徐々に接触していく。ドレイン電流Ｉｄはより低いゲート電圧Ｖｇから流れ出し、より緩やかに立ち上がるようになる。半導体装置７０は、例えばドレイン電流の立ち上がりを緩やかにして、スイッチングノイズを低減したい場合などに適した構造である。
【０１４５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１４６】
１０、４０、５０、７０ 半導体装置
１１ 支持体
１２ 絶縁層
１３、４１ 基板
１４、７１ チャネル領域
１４ａ、７１ａ 第１の面
１４ｂ、７１ｂ 第２の面
１５、５２ 第１不純物領域（ソース領域）
１６、５３ 第２不純物領域（ドレイン領域）
１７、５１ 半導体層
１８、５４、７２ 第１ゲート電極
１９、５５、７３ 第１ゲート絶縁膜
１９ａ、２１ａ 絶縁膜
２０、５６、７４ 第２ゲート電極
２１、５７、７５ 第２ゲート絶縁膜
２２ オーバラップ領域
２３、５８、７６ 第１反転層
２４、５９、７７ 第２反転層
３１、３８、６１、６５、８１ シリコン窒化膜
３２、３９、６２、８２ レジスト膜
３３、３５、６３ シリコン酸化膜
３４、６４ ポリシリコン膜
３６ レジスト膜
３７ ゲート電極
８３ ファセット
【特許請求の範囲】
【請求項１】
第１の面および前記第１の面に対向する第２の面を有する第１導電型のチャネル領域と、
前記チャネル領域の両側に配設された第２導電型の第１不純物領域および第２導電型の第２不純物領域と、
第１ゲート絶縁膜を介して前記チャネル領域の前記第１の面に、第１ゲート電圧が印加されると前記チャネル領域に生じる第１反転層の一側が前記第１不純物領域に接触し、他側が前記第２不純物領域から離間するように配設された第１ゲート電極と、
第２ゲート絶縁膜を介して前記チャネル領域の前記第２の面に、第２ゲート電圧が印加されると前記チャネル領域に生じる第２反転層の一側が前記第２不純物領域に接触し、他側が前記第１不純物領域から離間するように配設された第２ゲート電極と、
を具備し、
前記第１および第２ゲート電圧に応じて、前記第１および第２反転層が接触し、前記第１および第２不純物領域間が導通することを特徴とする半導体装置。
【請求項２】
前記チャネル領域は、基板から立設し、
前記第１および第２不純物領域は、前記第１および第２の面に平行な第１の方向であって、前記チャネル領域を挟むように前記基板上に設けられ、
前記第１ゲート電極は、前記第１の方向の一側が前記第１不純物領域に隣接し、他側が前記第２不純物領域から離間し、
前記第２ゲート電極は、前記第１の方向の一側が前記第２不純物領域に隣接し、他側が前記第１不純物領域から離間し、且つ一部が前記第１ゲート電極と対向している
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記チャネル領域は、第１導電型の半導体層から立設し、
前記第１および第２不純物領域は、前記第１および第２の面と直交する第２の方向であって、前記チャネル領域の両側の前記半導体層に設けられ、
前記第１ゲート電極は、前記第１および第２の方向に直交する第３の方向の一側が前記第１不純物領域に隣接し、他側が前記第２不純物領域から離間し、
前記第２ゲート電極は、前記第３の方向の一側が前記第２不純物領域に隣接し、他側が前記第１不純物領域から離間している
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の面および前記第２の面が、前記半導体層側に向かって末広がり状に傾斜して対向していることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１または第２ゲート電圧のうちの一方を第１の固定電圧とし、他方を可変電圧とすることにより第１のしきい値で前記第１および第２不純物領域間が導通し、前記第１の固定電圧を第２の固定電圧に変更することにより、前記第１のしきい値と異なる第２のしきい値で前記第１および第２不純物領域間が導通することを特徴とする請求項１乃至請求項４に記載の半導体装置。
【請求項１】
第１の面および前記第１の面に対向する第２の面を有する第１導電型のチャネル領域と、
前記チャネル領域の両側に配設された第２導電型の第１不純物領域および第２導電型の第２不純物領域と、
第１ゲート絶縁膜を介して前記チャネル領域の前記第１の面に、第１ゲート電圧が印加されると前記チャネル領域に生じる第１反転層の一側が前記第１不純物領域に接触し、他側が前記第２不純物領域から離間するように配設された第１ゲート電極と、
第２ゲート絶縁膜を介して前記チャネル領域の前記第２の面に、第２ゲート電圧が印加されると前記チャネル領域に生じる第２反転層の一側が前記第２不純物領域に接触し、他側が前記第１不純物領域から離間するように配設された第２ゲート電極と、
を具備し、
前記第１および第２ゲート電圧に応じて、前記第１および第２反転層が接触し、前記第１および第２不純物領域間が導通することを特徴とする半導体装置。
【請求項２】
前記チャネル領域は、基板から立設し、
前記第１および第２不純物領域は、前記第１および第２の面に平行な第１の方向であって、前記チャネル領域を挟むように前記基板上に設けられ、
前記第１ゲート電極は、前記第１の方向の一側が前記第１不純物領域に隣接し、他側が前記第２不純物領域から離間し、
前記第２ゲート電極は、前記第１の方向の一側が前記第２不純物領域に隣接し、他側が前記第１不純物領域から離間し、且つ一部が前記第１ゲート電極と対向している
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記チャネル領域は、第１導電型の半導体層から立設し、
前記第１および第２不純物領域は、前記第１および第２の面と直交する第２の方向であって、前記チャネル領域の両側の前記半導体層に設けられ、
前記第１ゲート電極は、前記第１および第２の方向に直交する第３の方向の一側が前記第１不純物領域に隣接し、他側が前記第２不純物領域から離間し、
前記第２ゲート電極は、前記第３の方向の一側が前記第２不純物領域に隣接し、他側が前記第１不純物領域から離間している
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の面および前記第２の面が、前記半導体層側に向かって末広がり状に傾斜して対向していることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１または第２ゲート電圧のうちの一方を第１の固定電圧とし、他方を可変電圧とすることにより第１のしきい値で前記第１および第２不純物領域間が導通し、前記第１の固定電圧を第２の固定電圧に変更することにより、前記第１のしきい値と異なる第２のしきい値で前記第１および第２不純物領域間が導通することを特徴とする請求項１乃至請求項４に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１２−１８６２６２（Ｐ２０１２−１８６２６２Ａ）
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願番号】特願２０１１−４７３８０（Ｐ２０１１−４７３８０）
【出願日】平成２３年３月４日（２０１１．３．４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願日】平成２３年３月４日（２０１１．３．４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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