半導体装置とその製造方法
【課題】基板の反りとドレイン抵抗を低減させながら、半導体装置側面のバリや半導体装置の損傷を抑制することを目的とする。
【解決手段】半導体基板１裏面の表面電極であるソース電極２、ドレイン電極３の裏面に相当する領域に窪み部６を設け、ダイシング領域以外の窪み部６や窪み部６間に金属層５を形成することにより、基板の反りとドレイン抵抗を低減させながら、半導体装置側面のバリや半導体装置の損傷を抑制することができる。
【解決手段】半導体基板１裏面の表面電極であるソース電極２、ドレイン電極３の裏面に相当する領域に窪み部６を設け、ダイシング領域以外の窪み部６や窪み部６間に金属層５を形成することにより、基板の反りとドレイン抵抗を低減させながら、半導体装置側面のバリや半導体装置の損傷を抑制することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電極の裏面に窪み部と金属層が形成される半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ディスクリート半導体の半導体装置は、最近、入力端子と出力端子にそれぞれ接続する電極が一主面に設けられたＷＬＣＳＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が提案されている。
【０００３】
図７は従来の半導体装置の構造を示す断面図であり、従来のＷＬＣＳＰとしてのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の断面図である。
【０００４】
図７に示すように、半導体基板１０１に多数のトランジスタセル（図示せず）を配置し、動作領域Ｂを構成している。動作領域Ｂは半導体基板１０１の第一主面１０１ａにソース電極、ゲート電極、ドレイン電極等の電極１０２が形成され、電極１０２はバンプ等の外部電極が接続されている。
【０００５】
半導体基板の第二主面１０１ｂには、多層金属層１０５を設けてドレイン抵抗を低減している。
また、半導体基板１０１は主にシリコンであり、多層金属層１０５との熱膨張係数が大きく異なることに起因する半導体基板１０１の反りを防止するために、半導体基板１０１の第二主面１０１ｂに凹部１０６を設けて反りを緩和している（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２０５７６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、従来のＷＬＣＳＰでは、凹部１０６の底面および内壁面を含めて半導体基板１０１全面に多層金属層１０５を設けることになるので、均一に金属層を形成しようとした場合、その工程が煩雑になる。また、多層金属層１０５の表面積増加に伴い、材料コストの上昇を招く。さらに、ＷＬＣＳＰはダイシングにより個片化されるが、硬度が異なるシリコンと多層金属層１０５とをほぼ同時に切断することになるので、多層金属層１０５の端部にバリと称される金属層がヒゲ状に突出するという問題がある。また、ＷＬＣＳＰの実装時の外部から受ける衝撃によって、凹部１０６の底面と内壁面との境界に衝撃力が集中し易い構造であり、亀裂や破損などが発生して半導体装置の動作に影響をするという課題があった。
【０００８】
本発明は、上記問題点を解決するために、基板の反りとドレイン抵抗を低減させながら、半導体装置側面のバリや半導体装置の損傷を抑制することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために本発明の半導体装置は、第１主面と第２主面を有する半導体基板と、前記半導体基板の前記第１主面に形成される動作領域と、前記第１主面上に形成されて前記動作領域と接続されるドレイン電極と、前記第１主面上に形成されて前記動作領域と接続されるソース電極と、前記第１主面上に形成されて前記動作領域と接続されるゲート電極と、前記第２主面側の前記ドレイン電極の裏面領域および前記ソース電極の裏面領域のそれぞれに１つまたは複数形成される窪み部と、前記窪み部内に形成される金属層とを有することを特徴とする。
【００１０】
また、前記金属層間が互いに導通されることが好ましい。
また、前記第２主面から前記窪み部の底部までの距離である前記窪み部の深さが前記第２主面から前記動作領域までの距離より小さいことが好ましい。
【００１１】
また、前記窪み部の深さが１８０μｍであっても良い。
さらに、本発明の半導体基板の半導体装置の製造方法は、第１主面にスクライブ領域で区画して複数の動作領域を形成する工程と、前記第１主面上に前記動作領域と接続されるドレイン電極，ソース電極およびゲート電極を形成する工程と、前記半導体基板の第２主面側の前記ドレイン電極の裏面領域および前記ソース電極の裏面領域それぞれに１または複数の窪み部を形成する工程と、前記窪み部内に金属層を形成する工程とを有することを特徴とする。
【００１２】
また、前記金属層を形成する工程にて、前記窪み部内に加えて、前記動作領域内の前記窪み部間にも前記金属層を形成することが好ましい。
以上により、基板の反りとドレイン抵抗を低減させながら、半導体装置側面のバリや半導体装置の損傷を抑制することができる。
【発明の効果】
【００１３】
以上のように、半導体基板裏面の表面電極であるソース電極、ドレイン電極の裏面に相当する領域に窪み部を設け、ダイシング領域以外の窪み部や窪み部間に金属層を形成することにより、基板の反りとドレイン抵抗を低減させながら、半導体装置側面のバリや半導体装置の損傷を抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の半導体装置の構造を示す断面図
【図２】本発明の半導体装置の製造方法における動作領域形成工程を説明する図
【図３】本発明の半導体装置の製造方法におけるウェハ薄厚化工程を説明する図
【図４】本発明の半導体装置の製造方法における窪み部形成工程を説明する工程断面図
【図５】本発明の半導体装置の製造方法における金属層形成工程を説明する断面図
【図６】本発明の半導体装置の製造方法における個辺化工程を説明する断面図
【図７】従来の半導体装置の構造を示す断面図
【発明を実施するための形態】
【００１５】
図１を用いて本発明の実施形態を説明する。
図１は本発明の半導体装置の構造を示す断面図である。
図１に示すように、本発明の半導体装置は、半導体基板１に多数のトランジスタセル（図示せず）を配置し、動作領域Ａを構成している。動作領域Ａには半導体基板１の第一主面１ａにソース電極２、ゲート電極３、ドレイン電極４が表面電極として形成されている。
【００１６】
半導体基板の第二主面１ｂには、少なくともソース電極２、ドレイン電極４の裏面に相当する領域毎に少なくともひとつの窪み部６が形成される。このとき、窪み部６の深さは、動作領域Ａの動作や特性に悪影響を及ぼさないように、不純物拡散層と空乏層からなる動作領域Ａに至ることが無ければよい。さらに、少なくとも窪み部６の底部に金属層５を形成する。また、全ての金属層５が互いに接続されるように金属層５を形成することが好ましい。ただし、バリの発生を防ぐためにダイシング領域である半導体装置周辺上には形成しないことが重要である。電流の経路は、ソース電極２から動作領域Ａ（ソース領域付近）、非動作領域（ソース領域付近）、半導体基板の第二主面１ｂである裏面領域、非動作領域（ドレイン領域付近）、動作領域Ａ（ドレイン領域付近）を経由してドレイン電極４となり、総抵抗値は経路全ての合算となる。総抵抗値を下げるには、電極と動作領域は削ることは出来ないので、抵抗成分となる非動作領域を最低限の厚さまでエッチングし、裏面には金属層５を蒸着することで抵抗成分を低減する。このとき金属層５は、ソース領域付近からドレイン領域付近までの裏面上での電流の経路を覆うことで、裏面の抵抗成分を最低限にすることができる。
【００１７】
かかる構成によれば、少なくとも表面電極であるソース電極２、ドレイン電極４の裏面に相当する領域毎に少なくともひとつの窪み部６を設けることにより、窪み部６以外は比較的厚く確保でき、また、衝撃力が複数形成された窪み部６に分散されるので、外部衝撃による強度を高めることができる。また、ソース電極２、ドレイン電極４の裏面に相当する領域毎に窪み部６を設け、抵抗成分となる非動作領域を最大限小さくする。窪み部６内とより好ましくはさらに窪み部６間に金属層５を形成することにより、ソース領域付近からドレイン領域付近までの裏面上での電流の経路を覆うことで、裏面の抵抗成分を最低限にする。半導体素子のシリコンからなる半導体基板１固有の電気抵抗を低減することができる。
【００１８】
上記のように、窪み部６には金属層５が形成されている。金属層５は蒸着やスパッタにより単層また多層に形成されている。このとき、金属層５は窪み部６内または、さらに各窪み部６に形成された金属層５をつなぐ領域にのみ形成することにより、半導体素子の外囲側面はシリコンだけが露出されている。ダイシング領域である半導体装置の外周部に金属層５が形成されないため、半導体装置を形成するためのダイシング工程を経ていてもバリが発生していない。
【００１９】
また、窪み部６は、熱膨張係数の大きくなる領域を削減させることにより、半導体基板１のシリコンと金属層５との熱膨張係数が大きく異なることに起因する半導体基板１の反りを防止する効果も有している。
【００２０】
なお、本発明は、ＢＧＡ（ボールグリッドアレイ）、ＬＧＡ（ランドグリッドアレイ）に適用可能である。
次に、図２から図６を用いて、本発明の半導体装置の製造方法を説明する。
【００２１】
図２は本発明の半導体装置の製造方法における動作領域形成工程を説明する図であり、図２（ａ）は側面図、図２（ｂ）は平面図である。図３は本発明の半導体装置の製造方法におけるウェハ薄厚化工程を説明する図であり、図３（ａ）は図２（ｂ）におけるＸ−Ｘ’断面図、図３（ｂ）は拡大断面図である。図４は本発明の半導体装置の製造方法における窪み部形成工程を説明する工程断面図、図５は本発明の半導体装置の製造方法における金属層形成工程を説明する断面図、図６は本発明の半導体装置の製造方法における個辺化工程を説明する断面図である。
【００２２】
まず、ウェハ状態の半導体基板１の第１主面１ａの表面側に複数のトランジスタセル（図示せず）からなる動作領域Ａを複数形成し、第１主面１ａの表面に動作領域Ａと接続するソース電極２、ゲート電極３、ドレイン電極４を形成する（図２）。動作領域Ａは周囲をスクライブ領域ＤＬで囲まれて区画化されており、最終的にスクライブ領域ＤＬで個辺化することにより、動作領域Ａからなる半導体装置が形成される。
【００２３】
次に、半導体基板１を所定の厚みｔ１になるように第２主面１ｂ面側から研削する（図３）。例えば、ｔ１を２００μｍとする。
次に、半導体基板１の第二主面１ｂを部分的に研削、エッチングなどすることにより窪み部６を形成する（図４）。例えば、第二主面１ｂへレジストマスクＰＲを設けてフォトリゾグラフィプロセスによりパターニングして、窪み部６の形成領域に開口部ＯＰを形成し（図４（ａ））、その後、エッチングを行い所定の深さの窪み部６を形成する（図４（ｂ））。窪み部６の形成領域の半導体基板１の厚みｔ２は、動作領域Ａが正常な特性で動作可能な厚みを確保することが必須であり、例えば、ｔ２を２０μｍ程度に設定し、窪み部６の深さを１８０μｍとする。厚みｔ２を確保するために、窪み部６の深さを調整する。
【００２４】
このとき、窪み部６は第二主面１ｂの少なくとも表面電極であるソース電極２、ドレイン電極４の裏面に相当する領域毎に少なくともひとつ形成し、ソース電極２、ドレイン電極４の裏面に相当する領域以外には窪み部６を形成しない。このように、窪み部６をソース電極２、ドレイン電極４の裏面に相当する領域のみに形成することにより、半導体基板１の強度低下に影響を及ぼす窪み部６の形成領域を小さくすることが可能となり、また、衝撃が複数の窪み部６で分散され、製造工程での外部衝撃等によって半導体基板１が破損することを抑制することができる。
【００２５】
次に、窪み部６の表面に金属層５を形成する（図５）。金属層５は、レジストマスクＰＲを除去し、例えばＣｒ／ＣｒＮｉ／Ｎｉ／Ａｇをこの順で蒸着し、多層の金属層５を形成する。金属層５の厚みは、約３μｍである。
【００２６】
このとき、金属層５は表面電極としてのソース電極２、ドレイン電極４の裏面に相当する領域を覆い、各窪み部６に形成される金属膜５が繋がるように形成し、少なくともダイシング領域ＤＬ上には形成しない。
【００２７】
このように、第二主面１ｂに窪み部６を形成し、窪み部６に金属層を形成することにより、半導体基板１のシリコンと金属層５との熱膨張係数が大きく異なることに起因する半導体基板１の反りを防止することができる。また、ソース電極２、ドレイン電極４の裏面に相当する領域に金属層５を形成することにより、ソース電極２、ドレイン電極４の裏面に相当する領域に電流経路を形成することができるため、製品特性に影響するドレイン抵抗を低減することができる。
【００２８】
最後に、半導体基板１をダイシング領域ＤＬに沿って個々の半導体装置に個片化する（図６）。
このとき、半導体基板１は、窪み部６と金属層５とによって反りを防止しているので、寸法精度良く個片化することができる。さらに、金属層５は窪み部６内および窪み部６間にだけ形成し、ダイシング領域ＤＬには金属層５が存在しないので、個片化する時にはシリコンのみを切断することになり、金属層５からの突起状のバリやヒゲが発生することがなく、半導体素子の外囲側面はシリコンだけが露出した状態となる。
【産業上の利用可能性】
【００２９】
本発明は、基板の反りとドレイン抵抗を低減させながら、半導体装置側面のバリや半導体装置の損傷を抑制することができ、電極の裏面に窪み部と金属層が形成される半導体装置およびその製造方法等に有用である。
【符号の説明】
【００３０】
１ 半導体基板
１ａ 第一主面
１ｂ 第二主面
２ ソース電極
３ ゲート電極
４ ドレイン電極
５ 金属層
６ 窪み部
１０１ 半導体基板
１０１ａ 第一主面
１０１ｂ 第二主面
１０２ 電極
１０５ 多層金属層
１０６ 凹部
Ａ 動作領域
ＤＬ ダイシング領域
ＯＰ 開口部
ＰＲ レジストマスク
ｔ１ 厚み
ｔ２ 厚み
【技術分野】
【０００１】
本発明は、電極の裏面に窪み部と金属層が形成される半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ディスクリート半導体の半導体装置は、最近、入力端子と出力端子にそれぞれ接続する電極が一主面に設けられたＷＬＣＳＰ（Ｗａｆｅｒ Ｌｅｖｅｌ Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が提案されている。
【０００３】
図７は従来の半導体装置の構造を示す断面図であり、従来のＷＬＣＳＰとしてのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の断面図である。
【０００４】
図７に示すように、半導体基板１０１に多数のトランジスタセル（図示せず）を配置し、動作領域Ｂを構成している。動作領域Ｂは半導体基板１０１の第一主面１０１ａにソース電極、ゲート電極、ドレイン電極等の電極１０２が形成され、電極１０２はバンプ等の外部電極が接続されている。
【０００５】
半導体基板の第二主面１０１ｂには、多層金属層１０５を設けてドレイン抵抗を低減している。
また、半導体基板１０１は主にシリコンであり、多層金属層１０５との熱膨張係数が大きく異なることに起因する半導体基板１０１の反りを防止するために、半導体基板１０１の第二主面１０１ｂに凹部１０６を設けて反りを緩和している（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２０５７６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、従来のＷＬＣＳＰでは、凹部１０６の底面および内壁面を含めて半導体基板１０１全面に多層金属層１０５を設けることになるので、均一に金属層を形成しようとした場合、その工程が煩雑になる。また、多層金属層１０５の表面積増加に伴い、材料コストの上昇を招く。さらに、ＷＬＣＳＰはダイシングにより個片化されるが、硬度が異なるシリコンと多層金属層１０５とをほぼ同時に切断することになるので、多層金属層１０５の端部にバリと称される金属層がヒゲ状に突出するという問題がある。また、ＷＬＣＳＰの実装時の外部から受ける衝撃によって、凹部１０６の底面と内壁面との境界に衝撃力が集中し易い構造であり、亀裂や破損などが発生して半導体装置の動作に影響をするという課題があった。
【０００８】
本発明は、上記問題点を解決するために、基板の反りとドレイン抵抗を低減させながら、半導体装置側面のバリや半導体装置の損傷を抑制することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために本発明の半導体装置は、第１主面と第２主面を有する半導体基板と、前記半導体基板の前記第１主面に形成される動作領域と、前記第１主面上に形成されて前記動作領域と接続されるドレイン電極と、前記第１主面上に形成されて前記動作領域と接続されるソース電極と、前記第１主面上に形成されて前記動作領域と接続されるゲート電極と、前記第２主面側の前記ドレイン電極の裏面領域および前記ソース電極の裏面領域のそれぞれに１つまたは複数形成される窪み部と、前記窪み部内に形成される金属層とを有することを特徴とする。
【００１０】
また、前記金属層間が互いに導通されることが好ましい。
また、前記第２主面から前記窪み部の底部までの距離である前記窪み部の深さが前記第２主面から前記動作領域までの距離より小さいことが好ましい。
【００１１】
また、前記窪み部の深さが１８０μｍであっても良い。
さらに、本発明の半導体基板の半導体装置の製造方法は、第１主面にスクライブ領域で区画して複数の動作領域を形成する工程と、前記第１主面上に前記動作領域と接続されるドレイン電極，ソース電極およびゲート電極を形成する工程と、前記半導体基板の第２主面側の前記ドレイン電極の裏面領域および前記ソース電極の裏面領域それぞれに１または複数の窪み部を形成する工程と、前記窪み部内に金属層を形成する工程とを有することを特徴とする。
【００１２】
また、前記金属層を形成する工程にて、前記窪み部内に加えて、前記動作領域内の前記窪み部間にも前記金属層を形成することが好ましい。
以上により、基板の反りとドレイン抵抗を低減させながら、半導体装置側面のバリや半導体装置の損傷を抑制することができる。
【発明の効果】
【００１３】
以上のように、半導体基板裏面の表面電極であるソース電極、ドレイン電極の裏面に相当する領域に窪み部を設け、ダイシング領域以外の窪み部や窪み部間に金属層を形成することにより、基板の反りとドレイン抵抗を低減させながら、半導体装置側面のバリや半導体装置の損傷を抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の半導体装置の構造を示す断面図
【図２】本発明の半導体装置の製造方法における動作領域形成工程を説明する図
【図３】本発明の半導体装置の製造方法におけるウェハ薄厚化工程を説明する図
【図４】本発明の半導体装置の製造方法における窪み部形成工程を説明する工程断面図
【図５】本発明の半導体装置の製造方法における金属層形成工程を説明する断面図
【図６】本発明の半導体装置の製造方法における個辺化工程を説明する断面図
【図７】従来の半導体装置の構造を示す断面図
【発明を実施するための形態】
【００１５】
図１を用いて本発明の実施形態を説明する。
図１は本発明の半導体装置の構造を示す断面図である。
図１に示すように、本発明の半導体装置は、半導体基板１に多数のトランジスタセル（図示せず）を配置し、動作領域Ａを構成している。動作領域Ａには半導体基板１の第一主面１ａにソース電極２、ゲート電極３、ドレイン電極４が表面電極として形成されている。
【００１６】
半導体基板の第二主面１ｂには、少なくともソース電極２、ドレイン電極４の裏面に相当する領域毎に少なくともひとつの窪み部６が形成される。このとき、窪み部６の深さは、動作領域Ａの動作や特性に悪影響を及ぼさないように、不純物拡散層と空乏層からなる動作領域Ａに至ることが無ければよい。さらに、少なくとも窪み部６の底部に金属層５を形成する。また、全ての金属層５が互いに接続されるように金属層５を形成することが好ましい。ただし、バリの発生を防ぐためにダイシング領域である半導体装置周辺上には形成しないことが重要である。電流の経路は、ソース電極２から動作領域Ａ（ソース領域付近）、非動作領域（ソース領域付近）、半導体基板の第二主面１ｂである裏面領域、非動作領域（ドレイン領域付近）、動作領域Ａ（ドレイン領域付近）を経由してドレイン電極４となり、総抵抗値は経路全ての合算となる。総抵抗値を下げるには、電極と動作領域は削ることは出来ないので、抵抗成分となる非動作領域を最低限の厚さまでエッチングし、裏面には金属層５を蒸着することで抵抗成分を低減する。このとき金属層５は、ソース領域付近からドレイン領域付近までの裏面上での電流の経路を覆うことで、裏面の抵抗成分を最低限にすることができる。
【００１７】
かかる構成によれば、少なくとも表面電極であるソース電極２、ドレイン電極４の裏面に相当する領域毎に少なくともひとつの窪み部６を設けることにより、窪み部６以外は比較的厚く確保でき、また、衝撃力が複数形成された窪み部６に分散されるので、外部衝撃による強度を高めることができる。また、ソース電極２、ドレイン電極４の裏面に相当する領域毎に窪み部６を設け、抵抗成分となる非動作領域を最大限小さくする。窪み部６内とより好ましくはさらに窪み部６間に金属層５を形成することにより、ソース領域付近からドレイン領域付近までの裏面上での電流の経路を覆うことで、裏面の抵抗成分を最低限にする。半導体素子のシリコンからなる半導体基板１固有の電気抵抗を低減することができる。
【００１８】
上記のように、窪み部６には金属層５が形成されている。金属層５は蒸着やスパッタにより単層また多層に形成されている。このとき、金属層５は窪み部６内または、さらに各窪み部６に形成された金属層５をつなぐ領域にのみ形成することにより、半導体素子の外囲側面はシリコンだけが露出されている。ダイシング領域である半導体装置の外周部に金属層５が形成されないため、半導体装置を形成するためのダイシング工程を経ていてもバリが発生していない。
【００１９】
また、窪み部６は、熱膨張係数の大きくなる領域を削減させることにより、半導体基板１のシリコンと金属層５との熱膨張係数が大きく異なることに起因する半導体基板１の反りを防止する効果も有している。
【００２０】
なお、本発明は、ＢＧＡ（ボールグリッドアレイ）、ＬＧＡ（ランドグリッドアレイ）に適用可能である。
次に、図２から図６を用いて、本発明の半導体装置の製造方法を説明する。
【００２１】
図２は本発明の半導体装置の製造方法における動作領域形成工程を説明する図であり、図２（ａ）は側面図、図２（ｂ）は平面図である。図３は本発明の半導体装置の製造方法におけるウェハ薄厚化工程を説明する図であり、図３（ａ）は図２（ｂ）におけるＸ−Ｘ’断面図、図３（ｂ）は拡大断面図である。図４は本発明の半導体装置の製造方法における窪み部形成工程を説明する工程断面図、図５は本発明の半導体装置の製造方法における金属層形成工程を説明する断面図、図６は本発明の半導体装置の製造方法における個辺化工程を説明する断面図である。
【００２２】
まず、ウェハ状態の半導体基板１の第１主面１ａの表面側に複数のトランジスタセル（図示せず）からなる動作領域Ａを複数形成し、第１主面１ａの表面に動作領域Ａと接続するソース電極２、ゲート電極３、ドレイン電極４を形成する（図２）。動作領域Ａは周囲をスクライブ領域ＤＬで囲まれて区画化されており、最終的にスクライブ領域ＤＬで個辺化することにより、動作領域Ａからなる半導体装置が形成される。
【００２３】
次に、半導体基板１を所定の厚みｔ１になるように第２主面１ｂ面側から研削する（図３）。例えば、ｔ１を２００μｍとする。
次に、半導体基板１の第二主面１ｂを部分的に研削、エッチングなどすることにより窪み部６を形成する（図４）。例えば、第二主面１ｂへレジストマスクＰＲを設けてフォトリゾグラフィプロセスによりパターニングして、窪み部６の形成領域に開口部ＯＰを形成し（図４（ａ））、その後、エッチングを行い所定の深さの窪み部６を形成する（図４（ｂ））。窪み部６の形成領域の半導体基板１の厚みｔ２は、動作領域Ａが正常な特性で動作可能な厚みを確保することが必須であり、例えば、ｔ２を２０μｍ程度に設定し、窪み部６の深さを１８０μｍとする。厚みｔ２を確保するために、窪み部６の深さを調整する。
【００２４】
このとき、窪み部６は第二主面１ｂの少なくとも表面電極であるソース電極２、ドレイン電極４の裏面に相当する領域毎に少なくともひとつ形成し、ソース電極２、ドレイン電極４の裏面に相当する領域以外には窪み部６を形成しない。このように、窪み部６をソース電極２、ドレイン電極４の裏面に相当する領域のみに形成することにより、半導体基板１の強度低下に影響を及ぼす窪み部６の形成領域を小さくすることが可能となり、また、衝撃が複数の窪み部６で分散され、製造工程での外部衝撃等によって半導体基板１が破損することを抑制することができる。
【００２５】
次に、窪み部６の表面に金属層５を形成する（図５）。金属層５は、レジストマスクＰＲを除去し、例えばＣｒ／ＣｒＮｉ／Ｎｉ／Ａｇをこの順で蒸着し、多層の金属層５を形成する。金属層５の厚みは、約３μｍである。
【００２６】
このとき、金属層５は表面電極としてのソース電極２、ドレイン電極４の裏面に相当する領域を覆い、各窪み部６に形成される金属膜５が繋がるように形成し、少なくともダイシング領域ＤＬ上には形成しない。
【００２７】
このように、第二主面１ｂに窪み部６を形成し、窪み部６に金属層を形成することにより、半導体基板１のシリコンと金属層５との熱膨張係数が大きく異なることに起因する半導体基板１の反りを防止することができる。また、ソース電極２、ドレイン電極４の裏面に相当する領域に金属層５を形成することにより、ソース電極２、ドレイン電極４の裏面に相当する領域に電流経路を形成することができるため、製品特性に影響するドレイン抵抗を低減することができる。
【００２８】
最後に、半導体基板１をダイシング領域ＤＬに沿って個々の半導体装置に個片化する（図６）。
このとき、半導体基板１は、窪み部６と金属層５とによって反りを防止しているので、寸法精度良く個片化することができる。さらに、金属層５は窪み部６内および窪み部６間にだけ形成し、ダイシング領域ＤＬには金属層５が存在しないので、個片化する時にはシリコンのみを切断することになり、金属層５からの突起状のバリやヒゲが発生することがなく、半導体素子の外囲側面はシリコンだけが露出した状態となる。
【産業上の利用可能性】
【００２９】
本発明は、基板の反りとドレイン抵抗を低減させながら、半導体装置側面のバリや半導体装置の損傷を抑制することができ、電極の裏面に窪み部と金属層が形成される半導体装置およびその製造方法等に有用である。
【符号の説明】
【００３０】
１ 半導体基板
１ａ 第一主面
１ｂ 第二主面
２ ソース電極
３ ゲート電極
４ ドレイン電極
５ 金属層
６ 窪み部
１０１ 半導体基板
１０１ａ 第一主面
１０１ｂ 第二主面
１０２ 電極
１０５ 多層金属層
１０６ 凹部
Ａ 動作領域
ＤＬ ダイシング領域
ＯＰ 開口部
ＰＲ レジストマスク
ｔ１ 厚み
ｔ２ 厚み
【特許請求の範囲】
【請求項１】
第１主面と第２主面を有する半導体基板と、
前記半導体基板の前記第１主面に形成される動作領域と、
前記第１主面上に形成されて前記動作領域と接続されるドレイン電極と、
前記第１主面上に形成されて前記動作領域と接続されるソース電極と、
前記第１主面上に形成されて前記動作領域と接続されるゲート電極と、
前記第２主面側の前記ドレイン電極の裏面領域および前記ソース電極の裏面領域のそれぞれに１つまたは複数形成される窪み部と、
前記窪み部内に形成される金属層と
を有することを特徴とする半導体装置。
【請求項２】
前記金属層間が互いに導通されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２主面から前記窪み部の底部までの距離である前記窪み部の深さが前記第２主面から前記動作領域までの距離より小さいことを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
【請求項４】
前記窪み部の深さが１８０μｍであることを特徴とする請求項３記載の半導体装置。
【請求項５】
半導体基板の第１主面にスクライブ領域で区画して複数の動作領域を形成する工程と、
前記第１主面上に前記動作領域と接続されるドレイン電極，ソース電極およびゲート電極を形成する工程と、
前記半導体基板の第２主面側の前記ドレイン電極の裏面領域および前記ソース電極の裏面領域それぞれに１または複数の窪み部を形成する工程と、
前記窪み部内に金属層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記金属層を形成する工程にて、前記窪み部内に加えて、前記動作領域内の前記窪み部間にも前記金属層を形成することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項１】
第１主面と第２主面を有する半導体基板と、
前記半導体基板の前記第１主面に形成される動作領域と、
前記第１主面上に形成されて前記動作領域と接続されるドレイン電極と、
前記第１主面上に形成されて前記動作領域と接続されるソース電極と、
前記第１主面上に形成されて前記動作領域と接続されるゲート電極と、
前記第２主面側の前記ドレイン電極の裏面領域および前記ソース電極の裏面領域のそれぞれに１つまたは複数形成される窪み部と、
前記窪み部内に形成される金属層と
を有することを特徴とする半導体装置。
【請求項２】
前記金属層間が互いに導通されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２主面から前記窪み部の底部までの距離である前記窪み部の深さが前記第２主面から前記動作領域までの距離より小さいことを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
【請求項４】
前記窪み部の深さが１８０μｍであることを特徴とする請求項３記載の半導体装置。
【請求項５】
半導体基板の第１主面にスクライブ領域で区画して複数の動作領域を形成する工程と、
前記第１主面上に前記動作領域と接続されるドレイン電極，ソース電極およびゲート電極を形成する工程と、
前記半導体基板の第２主面側の前記ドレイン電極の裏面領域および前記ソース電極の裏面領域それぞれに１または複数の窪み部を形成する工程と、
前記窪み部内に金属層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記金属層を形成する工程にて、前記窪み部内に加えて、前記動作領域内の前記窪み部間にも前記金属層を形成することを特徴とする請求項５記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−１５６４０７（Ｐ２０１２−１５６４０７Ａ）
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願番号】特願２０１１−１５８５２（Ｐ２０１１−１５８５２）
【出願日】平成２３年１月２８日（２０１１．１．２８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願日】平成２３年１月２８日（２０１１．１．２８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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