電力増幅器
【課題】 電力増幅器に発生するホットキャリアの影響を抑制する。
【解決手段】 一つの実施形態の電力増幅器には、半導体層に形成され、少なくとも1つ以上から構成され、電力増幅動作する第1のグロースリングゲート構造体と、半導体層に形成され、第1のグロースリングゲート構造体を取り囲むように隣接配置され、第1の構造体が電力増幅動作するときに、逆バイアスが印加されて空乏化領域が形成され、第1の構造体を周囲からアイソレートする複数の第2のグロースリングゲート構造体とが設けられる。
【解決手段】 一つの実施形態の電力増幅器には、半導体層に形成され、少なくとも1つ以上から構成され、電力増幅動作する第1のグロースリングゲート構造体と、半導体層に形成され、第1のグロースリングゲート構造体を取り囲むように隣接配置され、第1の構造体が電力増幅動作するときに、逆バイアスが印加されて空乏化領域が形成され、第1の構造体を周囲からアイソレートする複数の第2のグロースリングゲート構造体とが設けられる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、電力増幅器に関する。
【背景技術】
【0002】
近年、半導体素子の微細化、低電圧化、及び高集積度化の進展に伴い、デジタル部及びアナログ部を含め、CMOS(complementary metal oxide semiconductor)をベースとするシステムLSIやSoC(system on a chip)が多数開発されている。CMOSをベースとするアナログ部では電力増幅器が重要な素子である。従来、MOS型電力増幅器には、マルチフィンガーゲート構造の電力増幅器(例えば、特許文献1参照)、或いは矩形方のゲートを用いるワッフルゲート構造の電力増幅器(例えば、特許文献2参照)などが提案されている。
【0003】
ところが、マルチフィンガーゲート構造の場合、チップ面積が増大して小型化できないという問題点がある。また、マルチフィンガーゲート構造やワッフルゲート構造の場合、発生したホットキャリアの影響を抑制することができないという問題点がある。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2006−94557号公報
【特許文献2】特開平9−134966号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は、ホットキャリアの影響を抑制することができる電力増幅器を提供することにある。
【課題を解決するための手段】
【0006】
一つの実施形態によれば、電力増幅器は、第1導電型の半導体層に形成され、第1導電型の第1のボディコンタクト、第1のドレイン、第1のゲート、第1のソース、及び第2導電型の第1のディープウェルが前記第1のボディコンタクトを内側に、前記第1のディープウェルを外側になるようにn(ただし、nは3以上の整数)角形形状或いは環状に配置され、少なくとも1つ以上から構成される第1の構造体と、前記半導体層に形成され、前記第1の構造体を取り囲むように隣接配置され、第1導電型の第2のボディコンタクト、第2のドレイン、第2のゲート、第2のソース、及び第2導電型の第2のディープウェルが前記第2のボディコンタクトを内側に、前記第2のディープウェルを外側になるようにn角形形状或いは環状に配置される複数の第2の構造体とを具備し、前記第1の構造体が電力増幅動作するときに、前記複数の第2の構造体に逆バイアスを印加して前記複数の第2の構造体を空乏化し、空乏化された前記複数の第2の構造体が前記第1の構造体を周囲からアイソレートすることを特徴とする。
【図面の簡単な説明】
【0007】
【図1】第1の実施形態に係る半導体集積回路を示すブロック図である。
【図2】第1の実施形態に係る電力増幅器を示す平面図である。
【図3】図2(a)のA−A線に沿う断面図である。
【図4】第1の実施形態に係るグロースリングゲート構造体の電界強度を示す図である。
【図5】第1の実施形態に係る電力増幅器の動作を示す図である。
【図6】第1の実施形態に係るグロースリングゲート構造体の特性を示す図である。
【図7】第1の実施形態に係る分離部を空乏化する印加条件を示す図である。
【図8】第1の実施形態に係る分離部を空乏化する印加条件を示す図である。
【図9】第2の実施形態に係る電力増幅器を示す平面図である。
【図10】第2の実施形態に係る分離部を空乏化する印加条件を示す図である。
【図11】グロースリングゲート構造体の変形例を示す図である。
【図12】第3の実施形態に係る電力増幅器を示す平面図である。
【図13】図12(a)のC−C線に沿う断面図である。
【図14】第4の実施形態に係る半導体集積回路を示すブロック図である。
【図15】第4の実施形態に係る電力増幅器を示す図である。
【発明を実施するための形態】
【0008】
以下本発明の実施形態について図面を参照しながら説明する。
【0009】
(第1の実施形態)
まず、本発明の第1の実施形態に係る電力増幅器について、図面を参照して説明する。図1は半導体集積回路を示すブロック図である。図2(a)は電力増幅器を示す平面図、図2(b)はグロースリングゲート構造体を示す平面図である。図3は図2(a)のA−A線に沿う断面図である。本実施形態では、電力増幅器が電力増幅動作をする第1のグロースリングゲート構造体と、第1のグロースリングゲート構造体を取り囲むように周囲に隣接配置され、第1のグロースリングゲート構造体が動作するときに空乏化領域が形成される第2のグロースリングゲート構造体とから構成される。
【0010】
図1に示すように、半導体集積回路90には、アナログ回路部1、デジタル回路部2、及びインターフェース部3が設けられる。半導体集積回路90は、アナログ回路部1、デジタル回路部2、及びインターフェース部3がCMOS(complementary metal oxide semiconductor)技術を用いて形成される1チップSoC(system on a chip)である。CMOS技術とは、CMOSデジタルプロセス及び回路技術であり、比較的低電圧でトランジスタがオン・オフ動作する。アナログ回路部1には、電力増幅器11が設けられる。
【0011】
図2(a)に示すように、電力増幅器11は、COMS技術を用いて形成され、Nch MOSFET構造からなるグロースリングゲート構造体GRGS1乃至15が設けられる。
【0012】
グロースリングゲート構造体GRGS1乃至15の周囲には、P+ウェル21が帯状に離間し、配置形成される。グロースリングゲート構造体GRGS1乃至15は、例えば電力増幅器11の出力段のトランジスタ(出力段Nch MOSFET)として用いられる。
【0013】
ここでは、電力増幅器11を構成する出力段以外のトランジスタ、整合回路、配線、端子、コンタクト、ビア等の図示及び説明を省略する。
【0014】
グロースリングゲート構造体GRGS7乃至9(第1の構造体)は、図中の中央部に水平方向に並列配置される。グロースリングゲート構造体GRGS7乃至9は、活性部12として機能して電力増幅動作する。
【0015】
グロースリングゲート構造体GRGS1乃至6、GRGS10乃至15(第2の構造体)は、グロースリングゲート構造体GRGS7乃至9を取り囲むように周囲に隣接配置される。グロースリングゲート構造体GRGS1乃至6、GRGS10乃至15は、分離部13として機能する。グロースリングゲート構造体GRGS7乃至9が電力増幅動作するときに、グロースリングゲート構造体GRGS1乃至6、GRGS10乃至15が空乏化されて空乏化領域となり、グロースリングゲート構造体GRGS7乃至9を周囲(電力増幅器11を除くアナログ回路部1、デジタル回路部2、及びインターフェース部3)からアイソレートする。アイソレートの詳細は後述する。
【0016】
図2(b)に示すように、グロースリングゲート構造体GRGS1乃至15は、グロースリングゲート構造体GRGSから構成され、同一の正方形形状を有する。
【0017】
グロースリングゲート構造体GRGSは、P+ウェル21a(ボディコンタクト)、ドレイン25、ゲート24、ソース23、及びディープNウェル22から構成され、P+ウェル21a(ボディコンタクト)を内側に、ディープNウェル22を外側になるように配置形成される。
【0018】
より詳しくは、中央部に正方形形状を有するP+ウェル21a(ボディコンタクト)が配置される。P+ウェル21a(ボディコンタクト)の外側には、ドレイン25が帯状に隣接配置される。ドレイン25の外側には、ゲート24が帯状に隣接配置される。ゲート24の外側には、ソース23が帯状に隣接配置される。ソース23の外側には、ディープNウェル22が帯状に隣接配置される。
【0019】
図3に示すように、グロースリングゲート構造体GRGS1乃至15は、P+層30(第1の半導体層)に設けられる。グロースリングゲート構造体GRGS1乃至15の周囲には、P+ウェル21が隣接配置される。P+ウェル21の両端には、シャロートレンチアイソレーション(STI)31が設けられる。
【0020】
グロースリングゲート構造体GRGS(ここでは、グロースリングゲート構造体GRGS2、7、12で代表表示)には、側面及び底面にP+層30と分離するためのディープNウェル22が設けられる。ディープNウェル22上には、P型のボディ20が設けられる。ボディ20の表面部には、シャロートレンチアイソレーション(STI)31、ソースとしてのN+層23a、ドレインとしてのN+層25a、及びP+ウェル21a(ボディコンタクト)が設けられる。
【0021】
グロースリングゲート構造体GRGS2、7、12には、ディープNウェル22とN+層23aの間にシャロートレンチアイソレーション(STI)31が設けられる。N+層23aとN+層25aの間のボディ20上には、N+層23a及びN+層25aとオーバーラップするように、ゲート絶縁膜32及びゲート電極33から構成されるゲート24が設けられる。N+層25aとP+ウェル21a(ボディコンタクト)の間には、シャロートレンチアイソレーション(STI)31が設けられる。
【0022】
次に、グロースリングゲート構造体の電界強度について図4(a)及び図4(b)を参照して説明する。図4(a)はグロースリングゲート構造体の印加条件を示す平面図である。図4(b)は図4(a)のB−B線に沿う電解強度を示す図である。
【0023】
図4(a)に示すように、グロースリングゲート構造体GRGSのドレイン及びゲートに+(プラス)の電圧を印加すると、図4(b)に示すように、ソースとボディの間が高電界領域となり、グロースリングゲート構造体GRGSの中央部(ボディ)に向かって電界の勾配を持たせることができる。つまり、グロースリングゲート構造体GRGSの周囲に向かって、ホットキャリアの広がりを抑制することができる。
【0024】
グロースリングゲート構造体GRGSを採用することにより、電力増幅器11の内部で発生するホットキャリアによる寄生トランジスタ効果を抑制し、電力増幅器11を安定動作することができる。
【0025】
なお、マルチフィンガー構造やワッフルゲートゲート構造を採用したMOS型電力増幅器では、ホットキャリアの影響を抑制することが困難である。
【0026】
次に、電力増幅器の動作を図5乃至8を参照して説明する。図5は電力増幅器の動作を説明する図である。
【0027】
図5に示すように、電力増幅器11を動作させるとき、グロースリングゲート構造体GRGS7乃至9(活性部12)のボディコンタクト(B)、ドレイン(D)、ゲート(G)、ソース(S)、及びディープNウェルをそれぞれ束ねて、出力段のNch MOSFETとして動作させる。
【0028】
電力増幅器11を動作させるとき、グロースリングゲート構造体GRGS1乃至6、GRGS10乃至15(分離部13)を空乏化して空乏化領域を形成する。この空乏化領域により、グロースリングゲート構造体GRGS7乃至9(活性部12)を、電力増幅器11を除くアナログ回路部1、デジタル回路部2、インターフェース部3などからアイソレートする。
【0029】
このため、グロースリングゲート構造体GRGS7乃至9(活性部12)を出力段のNch MOSFETとして動作させ、しかも大電流を流すことが可能となる。
【0030】
空乏化させるグロースリングゲート構造体GRGS1乃至6、GRGS10乃至15の特性について説明する。図6(a)はグロースリングゲート構造体の特性評価を説明する図である。図6(b)はグロースリングゲート構造体の特性を示す図である。
【0031】
図6(a)に示すように、グロースリングゲート構造体GRGSのディープNウェルとボディコンタクト(B)の間に+(プラス)の電圧を印加し、その間に流れる電流を観測する。
【0032】
図6(b)に示すように、ディープNウェルとボディコンタクト(B)の間の印加電圧(ダイオードとしての逆方向印加電圧)が7.5Vまでは、逆方向電流が略10−12Aと非常に少ない。印加電圧を大きくすると逆方向電流が増加し、略9Vでブレークダウンする。例えば、印加電圧を2.5Vにした場合、ディープNウェルとボディからなるダイオードでは空乏層が形成され、そのときの逆方向電流は非常に少ないことがわかる(アイソレーション効果大)。
【0033】
空乏化させるグロースリングゲート構造体GRGS1乃至6、GRGS10乃至15の印加条件について説明する。図7はグロースリングゲート構造体GRGS1乃至6、GRGS10乃至15の印加条件を示す図である。図8はグロースリングゲート構造体GRGS1乃至6、GRGS10乃至15の他の印加条件を示す図である。
【0034】
図7に示すように、グロースリングゲート構造体GRGS1乃至6、GRGS10乃至15のボディコンタクト(B)を低電位側電源(接地電位)Vssに設定し、グロースリングゲート構造体GRGS1乃至6、GRGS10乃至15のディープNウェルに+(プラス)2.5Vを印加する。この設定により、グロースリングゲート構造体GRGS1乃至6、GRGS10乃至15を空乏化領域とすることができる。
【0035】
図8に示すように、グロースリングゲート構造体GRGS1乃至6、GRGS10乃至15のボディコンタクト(B)を低電位側電源(接地電位)Vssに設定し、グロースリングゲート構造体GRGS1乃至6、GRGS10乃至15のドレイン(D)及びソース(S)に+(プラス)2.5Vを印加する。この設定により、グロースリングゲート構造体GRGS1乃至6、GRGS10乃至15を空乏化領域とすることができる。
【0036】
グロースリングゲート構造体GRGS1乃至6、GRGS10乃至15を空乏化領域とすることにより、周囲に金属配線を配置形成する必要がない。また、アイソレーションとして機能するディープNウェル22の幅を広げる必要がないので、電力増幅器11のレイアウト面積を大幅に低減することができる。
【0037】
上述したように、本実施形態の電力増幅器では、Nch MOSFET構造からなり、電力増幅動作するグロースリングゲート構造体GRGS7乃至9と、Nch MOSFET構造からなり、グロースリングゲート構造体GRGS7乃至9を取り囲むように周囲に隣接配置され、電力増幅時に空乏化領域が形成されるグロースリングゲート構造体GRGS1乃至6、GRGS10乃至15とが設けられる。
【0038】
このため、電力増幅器11で発生したACホットキャリアに起因するRF基板電流の変動を、空乏化されたグロースリングゲート構造体GRGS1乃至6、GRGS10乃至15を用いて大幅に抑制することができる。したがって、電力増幅器11を安定に動作させることができる。また、電力増幅器11を除くアナログ回路部1、デジタル回路部2、インターフェース部3などへのRF漏れ基板電流を大幅に抑制することができ、電力増幅器11を除くアナログ回路部1、デジタル回路部2、インターフェース部3を安定に動作させることができる。更に、ACホットキャリアに対応するための金属配線や幅が広いディープNウェル層が不要なので半導体集積回路90のチップサイズを小型化することができる。
【0039】
なお、本実施形態では、グロースリングゲート構造体GRGS1乃至15を正方形にしているが、必ずしもこれに限定されるものではない。正方形の代わりに、長方形やn(ただし、nは3以上の整数)角形などの形状にしてもよい。
【0040】
(第2の実施形態)
次に、本発明の第2の実施形態に係る電力増幅器について、図面を参照して説明する。図9は電力増幅器を示す平面図である。本実施形態では、第2のグロースリングゲート構造体の構造を変更している。
【0041】
以下、第1の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【0042】
図9に示すように、電力増幅器11aには、COMS技術を用いて形成され、Nch MOSFET構造からなるグロースリングゲート構造体GRGS7乃至9、グロースリングゲート構造体GRGSL1が設けられる。電力増幅器11aは、CMOS技術を用いて形成されるアナログ回路部、デジタル回路部、及びインターフェース部が設けられる1チップSoCに搭載される。
【0043】
グロースリングゲート構造体GRGS7乃至9、グロースリングゲート構造体GRGSL1の周囲には、P+ウェル21が帯状に離間し、配置形成される。グロースリングゲート構造体GRGS7乃至9、グロースリングゲート構造体GRGSL1は、例えば電力増幅器11aの出力段のトランジスタ(出力段Nch MOSFET)として用いられる。
【0044】
ここでは、電力増幅器11aを構成する出力段以外のトランジスタ、整合回路、配線、端子、コンタクト、ビア等の図示及び説明を省略する。
【0045】
グロースリングゲート構造体GRGSL1(第2の構造体)は、グロースリングゲート構造体GRGS7乃至9を取り囲むように周囲に隣接配置される。グロースリングゲート構造体GRGSL1は、分離部14として機能する。グロースリングゲート構造体GRGS7乃至9が電力増幅動作するときに、グロースリングゲート構造体GRGSL1が空乏化されて空乏化領域となり、グロースリングゲート構造体GRGS7乃至9を周囲からアイソレートする。
【0046】
グロースリングゲート構造体GRGSL1は、角が直角なドーナツ形状を有する。具体的には、グロースリングゲート構造体GRGS7乃至9に接するように、第1のディープNウェル(Deep Nwell1)が隣接配置される。第1のディープNウェル(Deep Nwell1)の外側には、第1のソース(S1)が隣接配置される。第1のソース(S1)の外側には、第1のゲート(G1)が隣接配置される。第1のゲート(G1)の外側には、第1のドレイン(D1)が隣接配置される。第1のドレイン(D1)の外側にはボディコンタクト(B)が隣接配置される。
【0047】
ボディコンタクト(B)の外側には、第2のドレイン(D2)が隣接配置される。第2のドレイン(D2)の外側には、第2のゲート(G2)が隣接配置される。第2のゲート(G2)の外側には、第2のソース(S2)が隣接配置される。第2のソース(S2)の外側には、第2のディープNウェル(Deep Nwell2)が隣接配置される。
【0048】
次に、電力増幅器の動作について図10を参照して説明する、図10はグロースリングゲート構造体GRGSL1の印加条件を示す図である。
【0049】
図10に示すように、グロースリングゲート構造体GRGSL1のボディコンタクト(B)を低電位側電源(接地電位)Vssに設定し、第1のディープNウェル(Deep Nwell1)及び第2のディープNウェル(Deep Nwell2)に+(プラス)2.5Vを印加する。この設定によりグロースリングゲート構造体GRGSL1が空乏化された空乏化領域が形成される。
【0050】
なお、空乏化させるグロースリングゲート構造体を第1の実施形態の12個に対し、本実施形態では1個にしているので、コンタクト、ビア、配線などの数を大幅に低減することができる。
【0051】
上述したように、本実施形態の電力増幅器では、Nch MOSFET構造からなり、電力増幅動作するグロースリングゲート構造体GRGS7乃至9と、Nch MOSFET構造からなり、グロースリングゲート構造体GRGS7乃至9を取り囲むように周囲に隣接配置され、電力増幅時に空乏化領域が形成されるグロースリングゲート構造体GRGSL1とが設けられる。
【0052】
このため、第1の実施形態と同様な効果の他に、空乏化されるグロースリングゲート構造体の数を大幅に低減しているのでコンタクト、ビア、配線などの数を低減することができる。したがって、電力増幅器11aの構造を簡略化することができ、電力増幅器11aが搭載される半導体集積回路のチップサイズを小型化することができる。
【0053】
なお、本実施形態では、グロースリングゲート構造体GRGS7乃至9を正方形形状、グロースリングゲート構造体GRGSL1をドーナツ形状に配置形成しているが、必ずしもこれに限定されるものではない。図11に示すように、例えば四隅をR形状にした環状形状のグロースリングゲート構造体GRGSRにしてもよい。また、円形や楕円形などの環状形状にしてもよい。
【0054】
(第3の実施形態)
次に、本発明の第3の実施形態に係る電力増幅器について、図面を参照して説明する。図12(a)は電力増幅器を示す平面図、図12(b)はグロースリングゲート構造体を示す平面図である。図13は図12(a)のC−C線に沿う断面図である。本実施形態では、第1及び第2のグロースリングゲート構造体をPch MOSFET構造にしている。
【0055】
図12(a)に示すように、電力増幅器11bには、COMS技術を用いて形成され、Pch MOSFET構造からなるグロースリングゲート構造体GRGSP1乃至15が設けられる。電力増幅器11bは、CMOS技術を用いて形成されるアナログ回路部、デジタル回路部、及びインターフェース部が設けられる1チップSoCに搭載される。
【0056】
グロースリングゲート構造体GRGSP1乃至15の周囲には、N+ウェル41が帯状に離間し、配置形成される。グロースリングゲート構造体GRGSP1乃至15は、例えば電力増幅器11bの出力段のトランジスタ(出力段Pch MOSFET)として用いられる。
【0057】
ここでは、電力増幅器11bを構成する出力段以外のトランジスタ、整合回路、配線、端子、コンタクト、ビア等の図示及び説明を省略する。
【0058】
グロースリングゲート構造体GRGSP7乃至9(第1の構造体)は、図中の中央部に水平方向に並列配置される。グロースリングゲート構造体GRGSP7乃至9は、活性部12bとして機能して電力増幅動作する。
【0059】
グロースリングゲート構造体GRGSP1乃至6、GRGSP10乃至15(第2の構造体)は、グロースリングゲート構造体GRGSP7乃至9を取り囲むように周囲に隣接配置される。グロースリングゲート構造体GRGSP1乃至6、GRGSP10乃至15は、分離部13bとして機能する。グロースリングゲート構造体GRGSP7乃至9が電力増幅動作するときに、グロースリングゲート構造体GRGSP1乃至6、GRGSP10乃至15が空乏化されて空乏化領域となり、グロースリングゲート構造体GRGSP7乃至9を周囲からアイソレートする。
【0060】
図12(b)に示すように、グロースリングゲート構造体GRGSP1乃至15は、グロースリングゲート構造体GRGSPから構成され、同一の正方形形状を有する。
【0061】
グロースリングゲート構造体GRGSPは、N+ウェル41a(ボディコンタクト)、ドレイン46、ゲート44、ソース43、及びディープPウェル42から構成され、N+ウェル41a(ボディコンタクト)を内側に、ディープPウェル42を外側になるように配置形成される。
【0062】
より詳しくは、中央部に正方形形状を有するN+ウェル41a(ボディコンタクト)が配置される。N+ウェル41a(ボディコンタクト)の外側には、ドレイン46が帯状に隣接配置される。ドレイン46の外側には、ゲート44が帯状に隣接配置される。ゲート44の外側には、ソース43が帯状に隣接配置される。ソース43の外側には、ディープPウェル42が帯状に隣接配置される。
【0063】
図13に示すように、グロースリングゲート構造体GRGSP1乃至15は、N+層50(第1の半導体層)に設けられる。グロースリングゲート構造体GRGSP1乃至15の周囲には、N+ウェル41が隣接配置される。N+ウェル41の両端には、シャロートレンチアイソレーション(STI)31が設けられる。
【0064】
グロースリングゲート構造体GRGSP(ここでは、グロースリングゲート構造体GRGSP2、7、12で代表表示)には、側面及び底面にN+層50と分離するためのディープPウェル42が設けられる。ディープPウェル42上には、N型のボディ40が設けられる。ボディ40の表面部には、シャロートレンチアイソレーション(STI)31、ソースとしてのP+層43a、ドレインとしてのP+層45a、及びN+ウェル41a(ボディコンタクト)が設けられる。
【0065】
グロースリングゲート構造体GRGPS2、7、12には、ディープPウェル42とP+層43aの間にシャロートレンチアイソレーション(STI)31が設けられる。P+層43aとP+層45aの間のボディ40上には、P+層43a及びP+層45aとオーバーラップするように、ゲート絶縁膜32及びゲート電極33から構成されるゲート44が設けられる。P+層45aとN+ウェル41a(ボディコンタクト)の間には、シャロートレンチアイソレーション(STI)31が設けられる。
【0066】
本実施形態では、グロースリングゲート構造体GRGSPをNch MOSFETからPch MOSFETに変更しただけなので、グロースリングゲート構造体GRGSP7乃至9の電力増幅動作と、グロースリングゲート構造体GRGSP1乃至6、GRGSP10乃至15を空乏化させて空乏化領域を形成する点については図示及び説明を省略する。
【0067】
上述したように、本実施形態の電力増幅器では、Pch MOSFET構造からなり、電力増幅動作するグロースリングゲート構造体GRGSP7乃至9と、Pch MOSFET構造からなり、グロースリングゲート構造体GRGSP7乃至9を取り囲むように周囲に隣接配置され、電力増幅時に空乏化領域が形成されるグロースリングゲート構造体GRGSP1乃至6、GRGSP10乃至15とが設けられる。
【0068】
このため、電力増幅器11bで発生したACホットキャリアに起因するRF基板電流の変動を、空乏化されたグロースリングゲート構造体GRGSP1乃至6、GRGSP10乃至15を用いて大幅に抑制することができる。したがって、電力増幅器11bを安定に動作させることができる。また、電力増幅器11bと同一半導体集積回路チップに搭載される、電力増幅器11bを除くアナログ回路部、デジタル回路部、インターフェース部などへのRF漏れ基板電流を大幅に抑制することができ、電力増幅器11bを除くアナログ回路部、デジタル回路部、インターフェース部を安定に動作させることができる。
【0069】
(第4の実施形態)
次に、本発明の第4の実施形態に係る電力増幅器について、図面を参照して説明する。図14は半導体集積回路を示すブロック図である。図15(a)は電力増幅器を示す平面図、図15(b)は電力増幅器の動作を示す図である。本実施形態では、電力増幅器はプッシュプル動作をする。
【0070】
以下、第1の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【0071】
図14に示すように、半導体集積回路91には、アナログ回路部1a、デジタル回路部2a、及びインターフェース部3aが設けられる。半導体集積回路91は、アナログ回路部1a、デジタル回路部2a、及びインターフェース部3aがCMOS技術を用いて形成される1チップSoCである。アナログ回路部1aには、電力増幅器60が設けられる。
【0072】
図15(a)に示すように、電力増幅器60は、COMS技術を用いて形成され、Nch MOSFET構造からなるグロースリングゲート構造体GRGS1乃至15とPch MOSFET構造からなるグロースリングゲート構造体GRGSP1乃至15とが設けられる。
【0073】
グロースリングゲート構造体GRGS1乃至15は、P+層30に設けられる。グロースリングゲート構造体GRGSP1乃至15は、N+層50に設けられる。P+層30とN+層50は離間して配置される。
【0074】
図15(b)に示すように、グロースリングゲート構造体GRGSP1乃至15は、ソースに高電位側電源Vddが供給され、ゲートに入力信号SinAが入力され、入力信号SinAがイネーブル状態(ローレベル)のときに、ドレイン側から出力信号Soutを出力する。グロースリングゲート構造体GRGSP1乃至15は、ハイサイド側の出力段Pch MOSFETとして動作する。
【0075】
グロースリングゲート構造体GRGS1乃至15は、ドレインがグロースリングゲート構造体GRGSP1乃至15のドレインに接続され、ゲートに入力信号SinBが入力され、ソースが低電位側電源(接地電位)Vssに接続され、入力信号SinBがイネーブル状態(ハイレベル)のときに、ドレイン側から出力信号Soutを出力する。グロースリングゲート構造体GRGS1乃至15は、ローサイド側の出力段Nch MOSFETとして動作する。
【0076】
グロースリングゲート構造体GRGSP1乃至15とグロースリングゲート構造体GRGS1乃至15は、プッシュプル動作をする。即ち、グロースリングゲート構造体GRGSP1乃至15がオンしているときにグロースリングゲート構造体GRGS1乃至15がオフする。グロースリングゲート構造体GRGS1乃至15がオンしているときにグロースリングゲート構造体GRGSP1乃至15がオフする。出力段をプッシュプル構造にすると電力増幅器の効率を向上させることができる。
【0077】
上述したように、本実施形態の電力増幅器では、ハイサイド側にグロースリングゲート構造体GRGSP1乃至15が設けられ、ローサイド側にグロースリングゲート構造体GRGS1乃至15に設けられる。グロースリングゲート構造体GRGSP1乃至15は、出力段Pch MOSFETとして動作する。グロースリングゲート構造体GRGS1乃至15は、出力段Nch MOSFETとして動作する。
【0078】
このため、電力増幅器60で発生したACホットキャリアに起因するRF基板電流の変動を、空乏化されたグロースリングゲート構造体GRGS1乃至6、GRGS10乃至15と、空乏化されたグロースリングゲート構造体GRGSP1乃至6、GRGSP10乃至15とを用いて大幅に抑制することができる。したがって、電力増幅器60を安定に動作させることができる。また、電力増幅器60を除くアナログ回路部1a、デジタル回路部2a、インターフェース部3aなどへのRF漏れ基板電流を大幅に抑制することができ、電力増幅器60を除くアナログ回路部1a、デジタル回路部2a、インターフェース部3aを安定に動作させることができる。また、ACホットキャリアに対応するための金属配線や幅が広いディープNウェル層が不要なので半導体集積回路91のチップサイズを小型化することができる。更に、電力増幅器60はプッシュプル動作をするので、第1の実施形態よりも効率を向上させることができる。
【0079】
本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【0080】
実施形態では、電力増幅器を構成するグロースリングゲート構造体を、CMOS回路を構成するMOSFETと同様な構造にしているが、CMOS回路を構成するMOSFETよりも耐圧を高くすることが出来るLDMOSなどのパワーMOSFETを代わりに用いてもよい。
【0081】
また、グロースリングゲート構造体を電力増幅器の出力段のトランジスタに使用しているが、必ずしもこれに限定されるものではない。例えば、電力増幅器が複数段のトランジスタで構成されている場合、出力段以外のトランジスタにも適用してもよい。
【0082】
以上、幾つかの実施形態について述べたが、これらの実施形態は単に例として示したもので、本発明の範囲を限定することを意図したものではない。実際、ここにおいて述べた新規な電力増幅器は、種々の他の形態に具体化されても良いし、更に、本発明の主旨或いはスピリットから逸脱することなく、ここにおいて述べた電力増幅器の形態における種々の省略、置き換え及び変更を行ってもよい。付随する請求項及びそれらの均等物は、本発明の範囲及び主旨或いはスピリットに入るようにそのような形態或いは変形を含むことを意図している。
【符号の説明】
【0083】
1、1a アナログ回路部
2、2a デジタル回路部
3、3a インターフェース部
11、11a、11b、60 電力増幅器
12、12b 活性部
13、13b、14 分離部
20、40 ボディ
21、21a P+ウェル
22 ディープNウェル
23 ソース
23a、25a、50 N+層
24 ゲート
26 ドレイン
30、43a、45a P+層
31 シャロートレンチアイソレーション
32 ゲート絶縁膜
33 ゲート電極
41、41a N+ウェル
42 ディープPウェル
43 ソース
44 ゲート
46 ドレイン
90、91 半導体集積回路
GRGS、GRGS1〜15、GRGSL1、GRGSR、GRGSP、GRGSP1〜15 グロースリングゲート構造体
SinA、SinB 入力信号
Sout 出力信号
Vdd 高電位側電源
Vss 低電位側電源(接地電位)
【技術分野】
【0001】
本発明の実施形態は、電力増幅器に関する。
【背景技術】
【0002】
近年、半導体素子の微細化、低電圧化、及び高集積度化の進展に伴い、デジタル部及びアナログ部を含め、CMOS(complementary metal oxide semiconductor)をベースとするシステムLSIやSoC(system on a chip)が多数開発されている。CMOSをベースとするアナログ部では電力増幅器が重要な素子である。従来、MOS型電力増幅器には、マルチフィンガーゲート構造の電力増幅器(例えば、特許文献1参照)、或いは矩形方のゲートを用いるワッフルゲート構造の電力増幅器(例えば、特許文献2参照)などが提案されている。
【0003】
ところが、マルチフィンガーゲート構造の場合、チップ面積が増大して小型化できないという問題点がある。また、マルチフィンガーゲート構造やワッフルゲート構造の場合、発生したホットキャリアの影響を抑制することができないという問題点がある。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2006−94557号公報
【特許文献2】特開平9−134966号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は、ホットキャリアの影響を抑制することができる電力増幅器を提供することにある。
【課題を解決するための手段】
【0006】
一つの実施形態によれば、電力増幅器は、第1導電型の半導体層に形成され、第1導電型の第1のボディコンタクト、第1のドレイン、第1のゲート、第1のソース、及び第2導電型の第1のディープウェルが前記第1のボディコンタクトを内側に、前記第1のディープウェルを外側になるようにn(ただし、nは3以上の整数)角形形状或いは環状に配置され、少なくとも1つ以上から構成される第1の構造体と、前記半導体層に形成され、前記第1の構造体を取り囲むように隣接配置され、第1導電型の第2のボディコンタクト、第2のドレイン、第2のゲート、第2のソース、及び第2導電型の第2のディープウェルが前記第2のボディコンタクトを内側に、前記第2のディープウェルを外側になるようにn角形形状或いは環状に配置される複数の第2の構造体とを具備し、前記第1の構造体が電力増幅動作するときに、前記複数の第2の構造体に逆バイアスを印加して前記複数の第2の構造体を空乏化し、空乏化された前記複数の第2の構造体が前記第1の構造体を周囲からアイソレートすることを特徴とする。
【図面の簡単な説明】
【0007】
【図1】第1の実施形態に係る半導体集積回路を示すブロック図である。
【図2】第1の実施形態に係る電力増幅器を示す平面図である。
【図3】図2(a)のA−A線に沿う断面図である。
【図4】第1の実施形態に係るグロースリングゲート構造体の電界強度を示す図である。
【図5】第1の実施形態に係る電力増幅器の動作を示す図である。
【図6】第1の実施形態に係るグロースリングゲート構造体の特性を示す図である。
【図7】第1の実施形態に係る分離部を空乏化する印加条件を示す図である。
【図8】第1の実施形態に係る分離部を空乏化する印加条件を示す図である。
【図9】第2の実施形態に係る電力増幅器を示す平面図である。
【図10】第2の実施形態に係る分離部を空乏化する印加条件を示す図である。
【図11】グロースリングゲート構造体の変形例を示す図である。
【図12】第3の実施形態に係る電力増幅器を示す平面図である。
【図13】図12(a)のC−C線に沿う断面図である。
【図14】第4の実施形態に係る半導体集積回路を示すブロック図である。
【図15】第4の実施形態に係る電力増幅器を示す図である。
【発明を実施するための形態】
【0008】
以下本発明の実施形態について図面を参照しながら説明する。
【0009】
(第1の実施形態)
まず、本発明の第1の実施形態に係る電力増幅器について、図面を参照して説明する。図1は半導体集積回路を示すブロック図である。図2(a)は電力増幅器を示す平面図、図2(b)はグロースリングゲート構造体を示す平面図である。図3は図2(a)のA−A線に沿う断面図である。本実施形態では、電力増幅器が電力増幅動作をする第1のグロースリングゲート構造体と、第1のグロースリングゲート構造体を取り囲むように周囲に隣接配置され、第1のグロースリングゲート構造体が動作するときに空乏化領域が形成される第2のグロースリングゲート構造体とから構成される。
【0010】
図1に示すように、半導体集積回路90には、アナログ回路部1、デジタル回路部2、及びインターフェース部3が設けられる。半導体集積回路90は、アナログ回路部1、デジタル回路部2、及びインターフェース部3がCMOS(complementary metal oxide semiconductor)技術を用いて形成される1チップSoC(system on a chip)である。CMOS技術とは、CMOSデジタルプロセス及び回路技術であり、比較的低電圧でトランジスタがオン・オフ動作する。アナログ回路部1には、電力増幅器11が設けられる。
【0011】
図2(a)に示すように、電力増幅器11は、COMS技術を用いて形成され、Nch MOSFET構造からなるグロースリングゲート構造体GRGS1乃至15が設けられる。
【0012】
グロースリングゲート構造体GRGS1乃至15の周囲には、P+ウェル21が帯状に離間し、配置形成される。グロースリングゲート構造体GRGS1乃至15は、例えば電力増幅器11の出力段のトランジスタ(出力段Nch MOSFET)として用いられる。
【0013】
ここでは、電力増幅器11を構成する出力段以外のトランジスタ、整合回路、配線、端子、コンタクト、ビア等の図示及び説明を省略する。
【0014】
グロースリングゲート構造体GRGS7乃至9(第1の構造体)は、図中の中央部に水平方向に並列配置される。グロースリングゲート構造体GRGS7乃至9は、活性部12として機能して電力増幅動作する。
【0015】
グロースリングゲート構造体GRGS1乃至6、GRGS10乃至15(第2の構造体)は、グロースリングゲート構造体GRGS7乃至9を取り囲むように周囲に隣接配置される。グロースリングゲート構造体GRGS1乃至6、GRGS10乃至15は、分離部13として機能する。グロースリングゲート構造体GRGS7乃至9が電力増幅動作するときに、グロースリングゲート構造体GRGS1乃至6、GRGS10乃至15が空乏化されて空乏化領域となり、グロースリングゲート構造体GRGS7乃至9を周囲(電力増幅器11を除くアナログ回路部1、デジタル回路部2、及びインターフェース部3)からアイソレートする。アイソレートの詳細は後述する。
【0016】
図2(b)に示すように、グロースリングゲート構造体GRGS1乃至15は、グロースリングゲート構造体GRGSから構成され、同一の正方形形状を有する。
【0017】
グロースリングゲート構造体GRGSは、P+ウェル21a(ボディコンタクト)、ドレイン25、ゲート24、ソース23、及びディープNウェル22から構成され、P+ウェル21a(ボディコンタクト)を内側に、ディープNウェル22を外側になるように配置形成される。
【0018】
より詳しくは、中央部に正方形形状を有するP+ウェル21a(ボディコンタクト)が配置される。P+ウェル21a(ボディコンタクト)の外側には、ドレイン25が帯状に隣接配置される。ドレイン25の外側には、ゲート24が帯状に隣接配置される。ゲート24の外側には、ソース23が帯状に隣接配置される。ソース23の外側には、ディープNウェル22が帯状に隣接配置される。
【0019】
図3に示すように、グロースリングゲート構造体GRGS1乃至15は、P+層30(第1の半導体層)に設けられる。グロースリングゲート構造体GRGS1乃至15の周囲には、P+ウェル21が隣接配置される。P+ウェル21の両端には、シャロートレンチアイソレーション(STI)31が設けられる。
【0020】
グロースリングゲート構造体GRGS(ここでは、グロースリングゲート構造体GRGS2、7、12で代表表示)には、側面及び底面にP+層30と分離するためのディープNウェル22が設けられる。ディープNウェル22上には、P型のボディ20が設けられる。ボディ20の表面部には、シャロートレンチアイソレーション(STI)31、ソースとしてのN+層23a、ドレインとしてのN+層25a、及びP+ウェル21a(ボディコンタクト)が設けられる。
【0021】
グロースリングゲート構造体GRGS2、7、12には、ディープNウェル22とN+層23aの間にシャロートレンチアイソレーション(STI)31が設けられる。N+層23aとN+層25aの間のボディ20上には、N+層23a及びN+層25aとオーバーラップするように、ゲート絶縁膜32及びゲート電極33から構成されるゲート24が設けられる。N+層25aとP+ウェル21a(ボディコンタクト)の間には、シャロートレンチアイソレーション(STI)31が設けられる。
【0022】
次に、グロースリングゲート構造体の電界強度について図4(a)及び図4(b)を参照して説明する。図4(a)はグロースリングゲート構造体の印加条件を示す平面図である。図4(b)は図4(a)のB−B線に沿う電解強度を示す図である。
【0023】
図4(a)に示すように、グロースリングゲート構造体GRGSのドレイン及びゲートに+(プラス)の電圧を印加すると、図4(b)に示すように、ソースとボディの間が高電界領域となり、グロースリングゲート構造体GRGSの中央部(ボディ)に向かって電界の勾配を持たせることができる。つまり、グロースリングゲート構造体GRGSの周囲に向かって、ホットキャリアの広がりを抑制することができる。
【0024】
グロースリングゲート構造体GRGSを採用することにより、電力増幅器11の内部で発生するホットキャリアによる寄生トランジスタ効果を抑制し、電力増幅器11を安定動作することができる。
【0025】
なお、マルチフィンガー構造やワッフルゲートゲート構造を採用したMOS型電力増幅器では、ホットキャリアの影響を抑制することが困難である。
【0026】
次に、電力増幅器の動作を図5乃至8を参照して説明する。図5は電力増幅器の動作を説明する図である。
【0027】
図5に示すように、電力増幅器11を動作させるとき、グロースリングゲート構造体GRGS7乃至9(活性部12)のボディコンタクト(B)、ドレイン(D)、ゲート(G)、ソース(S)、及びディープNウェルをそれぞれ束ねて、出力段のNch MOSFETとして動作させる。
【0028】
電力増幅器11を動作させるとき、グロースリングゲート構造体GRGS1乃至6、GRGS10乃至15(分離部13)を空乏化して空乏化領域を形成する。この空乏化領域により、グロースリングゲート構造体GRGS7乃至9(活性部12)を、電力増幅器11を除くアナログ回路部1、デジタル回路部2、インターフェース部3などからアイソレートする。
【0029】
このため、グロースリングゲート構造体GRGS7乃至9(活性部12)を出力段のNch MOSFETとして動作させ、しかも大電流を流すことが可能となる。
【0030】
空乏化させるグロースリングゲート構造体GRGS1乃至6、GRGS10乃至15の特性について説明する。図6(a)はグロースリングゲート構造体の特性評価を説明する図である。図6(b)はグロースリングゲート構造体の特性を示す図である。
【0031】
図6(a)に示すように、グロースリングゲート構造体GRGSのディープNウェルとボディコンタクト(B)の間に+(プラス)の電圧を印加し、その間に流れる電流を観測する。
【0032】
図6(b)に示すように、ディープNウェルとボディコンタクト(B)の間の印加電圧(ダイオードとしての逆方向印加電圧)が7.5Vまでは、逆方向電流が略10−12Aと非常に少ない。印加電圧を大きくすると逆方向電流が増加し、略9Vでブレークダウンする。例えば、印加電圧を2.5Vにした場合、ディープNウェルとボディからなるダイオードでは空乏層が形成され、そのときの逆方向電流は非常に少ないことがわかる(アイソレーション効果大)。
【0033】
空乏化させるグロースリングゲート構造体GRGS1乃至6、GRGS10乃至15の印加条件について説明する。図7はグロースリングゲート構造体GRGS1乃至6、GRGS10乃至15の印加条件を示す図である。図8はグロースリングゲート構造体GRGS1乃至6、GRGS10乃至15の他の印加条件を示す図である。
【0034】
図7に示すように、グロースリングゲート構造体GRGS1乃至6、GRGS10乃至15のボディコンタクト(B)を低電位側電源(接地電位)Vssに設定し、グロースリングゲート構造体GRGS1乃至6、GRGS10乃至15のディープNウェルに+(プラス)2.5Vを印加する。この設定により、グロースリングゲート構造体GRGS1乃至6、GRGS10乃至15を空乏化領域とすることができる。
【0035】
図8に示すように、グロースリングゲート構造体GRGS1乃至6、GRGS10乃至15のボディコンタクト(B)を低電位側電源(接地電位)Vssに設定し、グロースリングゲート構造体GRGS1乃至6、GRGS10乃至15のドレイン(D)及びソース(S)に+(プラス)2.5Vを印加する。この設定により、グロースリングゲート構造体GRGS1乃至6、GRGS10乃至15を空乏化領域とすることができる。
【0036】
グロースリングゲート構造体GRGS1乃至6、GRGS10乃至15を空乏化領域とすることにより、周囲に金属配線を配置形成する必要がない。また、アイソレーションとして機能するディープNウェル22の幅を広げる必要がないので、電力増幅器11のレイアウト面積を大幅に低減することができる。
【0037】
上述したように、本実施形態の電力増幅器では、Nch MOSFET構造からなり、電力増幅動作するグロースリングゲート構造体GRGS7乃至9と、Nch MOSFET構造からなり、グロースリングゲート構造体GRGS7乃至9を取り囲むように周囲に隣接配置され、電力増幅時に空乏化領域が形成されるグロースリングゲート構造体GRGS1乃至6、GRGS10乃至15とが設けられる。
【0038】
このため、電力増幅器11で発生したACホットキャリアに起因するRF基板電流の変動を、空乏化されたグロースリングゲート構造体GRGS1乃至6、GRGS10乃至15を用いて大幅に抑制することができる。したがって、電力増幅器11を安定に動作させることができる。また、電力増幅器11を除くアナログ回路部1、デジタル回路部2、インターフェース部3などへのRF漏れ基板電流を大幅に抑制することができ、電力増幅器11を除くアナログ回路部1、デジタル回路部2、インターフェース部3を安定に動作させることができる。更に、ACホットキャリアに対応するための金属配線や幅が広いディープNウェル層が不要なので半導体集積回路90のチップサイズを小型化することができる。
【0039】
なお、本実施形態では、グロースリングゲート構造体GRGS1乃至15を正方形にしているが、必ずしもこれに限定されるものではない。正方形の代わりに、長方形やn(ただし、nは3以上の整数)角形などの形状にしてもよい。
【0040】
(第2の実施形態)
次に、本発明の第2の実施形態に係る電力増幅器について、図面を参照して説明する。図9は電力増幅器を示す平面図である。本実施形態では、第2のグロースリングゲート構造体の構造を変更している。
【0041】
以下、第1の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【0042】
図9に示すように、電力増幅器11aには、COMS技術を用いて形成され、Nch MOSFET構造からなるグロースリングゲート構造体GRGS7乃至9、グロースリングゲート構造体GRGSL1が設けられる。電力増幅器11aは、CMOS技術を用いて形成されるアナログ回路部、デジタル回路部、及びインターフェース部が設けられる1チップSoCに搭載される。
【0043】
グロースリングゲート構造体GRGS7乃至9、グロースリングゲート構造体GRGSL1の周囲には、P+ウェル21が帯状に離間し、配置形成される。グロースリングゲート構造体GRGS7乃至9、グロースリングゲート構造体GRGSL1は、例えば電力増幅器11aの出力段のトランジスタ(出力段Nch MOSFET)として用いられる。
【0044】
ここでは、電力増幅器11aを構成する出力段以外のトランジスタ、整合回路、配線、端子、コンタクト、ビア等の図示及び説明を省略する。
【0045】
グロースリングゲート構造体GRGSL1(第2の構造体)は、グロースリングゲート構造体GRGS7乃至9を取り囲むように周囲に隣接配置される。グロースリングゲート構造体GRGSL1は、分離部14として機能する。グロースリングゲート構造体GRGS7乃至9が電力増幅動作するときに、グロースリングゲート構造体GRGSL1が空乏化されて空乏化領域となり、グロースリングゲート構造体GRGS7乃至9を周囲からアイソレートする。
【0046】
グロースリングゲート構造体GRGSL1は、角が直角なドーナツ形状を有する。具体的には、グロースリングゲート構造体GRGS7乃至9に接するように、第1のディープNウェル(Deep Nwell1)が隣接配置される。第1のディープNウェル(Deep Nwell1)の外側には、第1のソース(S1)が隣接配置される。第1のソース(S1)の外側には、第1のゲート(G1)が隣接配置される。第1のゲート(G1)の外側には、第1のドレイン(D1)が隣接配置される。第1のドレイン(D1)の外側にはボディコンタクト(B)が隣接配置される。
【0047】
ボディコンタクト(B)の外側には、第2のドレイン(D2)が隣接配置される。第2のドレイン(D2)の外側には、第2のゲート(G2)が隣接配置される。第2のゲート(G2)の外側には、第2のソース(S2)が隣接配置される。第2のソース(S2)の外側には、第2のディープNウェル(Deep Nwell2)が隣接配置される。
【0048】
次に、電力増幅器の動作について図10を参照して説明する、図10はグロースリングゲート構造体GRGSL1の印加条件を示す図である。
【0049】
図10に示すように、グロースリングゲート構造体GRGSL1のボディコンタクト(B)を低電位側電源(接地電位)Vssに設定し、第1のディープNウェル(Deep Nwell1)及び第2のディープNウェル(Deep Nwell2)に+(プラス)2.5Vを印加する。この設定によりグロースリングゲート構造体GRGSL1が空乏化された空乏化領域が形成される。
【0050】
なお、空乏化させるグロースリングゲート構造体を第1の実施形態の12個に対し、本実施形態では1個にしているので、コンタクト、ビア、配線などの数を大幅に低減することができる。
【0051】
上述したように、本実施形態の電力増幅器では、Nch MOSFET構造からなり、電力増幅動作するグロースリングゲート構造体GRGS7乃至9と、Nch MOSFET構造からなり、グロースリングゲート構造体GRGS7乃至9を取り囲むように周囲に隣接配置され、電力増幅時に空乏化領域が形成されるグロースリングゲート構造体GRGSL1とが設けられる。
【0052】
このため、第1の実施形態と同様な効果の他に、空乏化されるグロースリングゲート構造体の数を大幅に低減しているのでコンタクト、ビア、配線などの数を低減することができる。したがって、電力増幅器11aの構造を簡略化することができ、電力増幅器11aが搭載される半導体集積回路のチップサイズを小型化することができる。
【0053】
なお、本実施形態では、グロースリングゲート構造体GRGS7乃至9を正方形形状、グロースリングゲート構造体GRGSL1をドーナツ形状に配置形成しているが、必ずしもこれに限定されるものではない。図11に示すように、例えば四隅をR形状にした環状形状のグロースリングゲート構造体GRGSRにしてもよい。また、円形や楕円形などの環状形状にしてもよい。
【0054】
(第3の実施形態)
次に、本発明の第3の実施形態に係る電力増幅器について、図面を参照して説明する。図12(a)は電力増幅器を示す平面図、図12(b)はグロースリングゲート構造体を示す平面図である。図13は図12(a)のC−C線に沿う断面図である。本実施形態では、第1及び第2のグロースリングゲート構造体をPch MOSFET構造にしている。
【0055】
図12(a)に示すように、電力増幅器11bには、COMS技術を用いて形成され、Pch MOSFET構造からなるグロースリングゲート構造体GRGSP1乃至15が設けられる。電力増幅器11bは、CMOS技術を用いて形成されるアナログ回路部、デジタル回路部、及びインターフェース部が設けられる1チップSoCに搭載される。
【0056】
グロースリングゲート構造体GRGSP1乃至15の周囲には、N+ウェル41が帯状に離間し、配置形成される。グロースリングゲート構造体GRGSP1乃至15は、例えば電力増幅器11bの出力段のトランジスタ(出力段Pch MOSFET)として用いられる。
【0057】
ここでは、電力増幅器11bを構成する出力段以外のトランジスタ、整合回路、配線、端子、コンタクト、ビア等の図示及び説明を省略する。
【0058】
グロースリングゲート構造体GRGSP7乃至9(第1の構造体)は、図中の中央部に水平方向に並列配置される。グロースリングゲート構造体GRGSP7乃至9は、活性部12bとして機能して電力増幅動作する。
【0059】
グロースリングゲート構造体GRGSP1乃至6、GRGSP10乃至15(第2の構造体)は、グロースリングゲート構造体GRGSP7乃至9を取り囲むように周囲に隣接配置される。グロースリングゲート構造体GRGSP1乃至6、GRGSP10乃至15は、分離部13bとして機能する。グロースリングゲート構造体GRGSP7乃至9が電力増幅動作するときに、グロースリングゲート構造体GRGSP1乃至6、GRGSP10乃至15が空乏化されて空乏化領域となり、グロースリングゲート構造体GRGSP7乃至9を周囲からアイソレートする。
【0060】
図12(b)に示すように、グロースリングゲート構造体GRGSP1乃至15は、グロースリングゲート構造体GRGSPから構成され、同一の正方形形状を有する。
【0061】
グロースリングゲート構造体GRGSPは、N+ウェル41a(ボディコンタクト)、ドレイン46、ゲート44、ソース43、及びディープPウェル42から構成され、N+ウェル41a(ボディコンタクト)を内側に、ディープPウェル42を外側になるように配置形成される。
【0062】
より詳しくは、中央部に正方形形状を有するN+ウェル41a(ボディコンタクト)が配置される。N+ウェル41a(ボディコンタクト)の外側には、ドレイン46が帯状に隣接配置される。ドレイン46の外側には、ゲート44が帯状に隣接配置される。ゲート44の外側には、ソース43が帯状に隣接配置される。ソース43の外側には、ディープPウェル42が帯状に隣接配置される。
【0063】
図13に示すように、グロースリングゲート構造体GRGSP1乃至15は、N+層50(第1の半導体層)に設けられる。グロースリングゲート構造体GRGSP1乃至15の周囲には、N+ウェル41が隣接配置される。N+ウェル41の両端には、シャロートレンチアイソレーション(STI)31が設けられる。
【0064】
グロースリングゲート構造体GRGSP(ここでは、グロースリングゲート構造体GRGSP2、7、12で代表表示)には、側面及び底面にN+層50と分離するためのディープPウェル42が設けられる。ディープPウェル42上には、N型のボディ40が設けられる。ボディ40の表面部には、シャロートレンチアイソレーション(STI)31、ソースとしてのP+層43a、ドレインとしてのP+層45a、及びN+ウェル41a(ボディコンタクト)が設けられる。
【0065】
グロースリングゲート構造体GRGPS2、7、12には、ディープPウェル42とP+層43aの間にシャロートレンチアイソレーション(STI)31が設けられる。P+層43aとP+層45aの間のボディ40上には、P+層43a及びP+層45aとオーバーラップするように、ゲート絶縁膜32及びゲート電極33から構成されるゲート44が設けられる。P+層45aとN+ウェル41a(ボディコンタクト)の間には、シャロートレンチアイソレーション(STI)31が設けられる。
【0066】
本実施形態では、グロースリングゲート構造体GRGSPをNch MOSFETからPch MOSFETに変更しただけなので、グロースリングゲート構造体GRGSP7乃至9の電力増幅動作と、グロースリングゲート構造体GRGSP1乃至6、GRGSP10乃至15を空乏化させて空乏化領域を形成する点については図示及び説明を省略する。
【0067】
上述したように、本実施形態の電力増幅器では、Pch MOSFET構造からなり、電力増幅動作するグロースリングゲート構造体GRGSP7乃至9と、Pch MOSFET構造からなり、グロースリングゲート構造体GRGSP7乃至9を取り囲むように周囲に隣接配置され、電力増幅時に空乏化領域が形成されるグロースリングゲート構造体GRGSP1乃至6、GRGSP10乃至15とが設けられる。
【0068】
このため、電力増幅器11bで発生したACホットキャリアに起因するRF基板電流の変動を、空乏化されたグロースリングゲート構造体GRGSP1乃至6、GRGSP10乃至15を用いて大幅に抑制することができる。したがって、電力増幅器11bを安定に動作させることができる。また、電力増幅器11bと同一半導体集積回路チップに搭載される、電力増幅器11bを除くアナログ回路部、デジタル回路部、インターフェース部などへのRF漏れ基板電流を大幅に抑制することができ、電力増幅器11bを除くアナログ回路部、デジタル回路部、インターフェース部を安定に動作させることができる。
【0069】
(第4の実施形態)
次に、本発明の第4の実施形態に係る電力増幅器について、図面を参照して説明する。図14は半導体集積回路を示すブロック図である。図15(a)は電力増幅器を示す平面図、図15(b)は電力増幅器の動作を示す図である。本実施形態では、電力増幅器はプッシュプル動作をする。
【0070】
以下、第1の実施形態と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【0071】
図14に示すように、半導体集積回路91には、アナログ回路部1a、デジタル回路部2a、及びインターフェース部3aが設けられる。半導体集積回路91は、アナログ回路部1a、デジタル回路部2a、及びインターフェース部3aがCMOS技術を用いて形成される1チップSoCである。アナログ回路部1aには、電力増幅器60が設けられる。
【0072】
図15(a)に示すように、電力増幅器60は、COMS技術を用いて形成され、Nch MOSFET構造からなるグロースリングゲート構造体GRGS1乃至15とPch MOSFET構造からなるグロースリングゲート構造体GRGSP1乃至15とが設けられる。
【0073】
グロースリングゲート構造体GRGS1乃至15は、P+層30に設けられる。グロースリングゲート構造体GRGSP1乃至15は、N+層50に設けられる。P+層30とN+層50は離間して配置される。
【0074】
図15(b)に示すように、グロースリングゲート構造体GRGSP1乃至15は、ソースに高電位側電源Vddが供給され、ゲートに入力信号SinAが入力され、入力信号SinAがイネーブル状態(ローレベル)のときに、ドレイン側から出力信号Soutを出力する。グロースリングゲート構造体GRGSP1乃至15は、ハイサイド側の出力段Pch MOSFETとして動作する。
【0075】
グロースリングゲート構造体GRGS1乃至15は、ドレインがグロースリングゲート構造体GRGSP1乃至15のドレインに接続され、ゲートに入力信号SinBが入力され、ソースが低電位側電源(接地電位)Vssに接続され、入力信号SinBがイネーブル状態(ハイレベル)のときに、ドレイン側から出力信号Soutを出力する。グロースリングゲート構造体GRGS1乃至15は、ローサイド側の出力段Nch MOSFETとして動作する。
【0076】
グロースリングゲート構造体GRGSP1乃至15とグロースリングゲート構造体GRGS1乃至15は、プッシュプル動作をする。即ち、グロースリングゲート構造体GRGSP1乃至15がオンしているときにグロースリングゲート構造体GRGS1乃至15がオフする。グロースリングゲート構造体GRGS1乃至15がオンしているときにグロースリングゲート構造体GRGSP1乃至15がオフする。出力段をプッシュプル構造にすると電力増幅器の効率を向上させることができる。
【0077】
上述したように、本実施形態の電力増幅器では、ハイサイド側にグロースリングゲート構造体GRGSP1乃至15が設けられ、ローサイド側にグロースリングゲート構造体GRGS1乃至15に設けられる。グロースリングゲート構造体GRGSP1乃至15は、出力段Pch MOSFETとして動作する。グロースリングゲート構造体GRGS1乃至15は、出力段Nch MOSFETとして動作する。
【0078】
このため、電力増幅器60で発生したACホットキャリアに起因するRF基板電流の変動を、空乏化されたグロースリングゲート構造体GRGS1乃至6、GRGS10乃至15と、空乏化されたグロースリングゲート構造体GRGSP1乃至6、GRGSP10乃至15とを用いて大幅に抑制することができる。したがって、電力増幅器60を安定に動作させることができる。また、電力増幅器60を除くアナログ回路部1a、デジタル回路部2a、インターフェース部3aなどへのRF漏れ基板電流を大幅に抑制することができ、電力増幅器60を除くアナログ回路部1a、デジタル回路部2a、インターフェース部3aを安定に動作させることができる。また、ACホットキャリアに対応するための金属配線や幅が広いディープNウェル層が不要なので半導体集積回路91のチップサイズを小型化することができる。更に、電力増幅器60はプッシュプル動作をするので、第1の実施形態よりも効率を向上させることができる。
【0079】
本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【0080】
実施形態では、電力増幅器を構成するグロースリングゲート構造体を、CMOS回路を構成するMOSFETと同様な構造にしているが、CMOS回路を構成するMOSFETよりも耐圧を高くすることが出来るLDMOSなどのパワーMOSFETを代わりに用いてもよい。
【0081】
また、グロースリングゲート構造体を電力増幅器の出力段のトランジスタに使用しているが、必ずしもこれに限定されるものではない。例えば、電力増幅器が複数段のトランジスタで構成されている場合、出力段以外のトランジスタにも適用してもよい。
【0082】
以上、幾つかの実施形態について述べたが、これらの実施形態は単に例として示したもので、本発明の範囲を限定することを意図したものではない。実際、ここにおいて述べた新規な電力増幅器は、種々の他の形態に具体化されても良いし、更に、本発明の主旨或いはスピリットから逸脱することなく、ここにおいて述べた電力増幅器の形態における種々の省略、置き換え及び変更を行ってもよい。付随する請求項及びそれらの均等物は、本発明の範囲及び主旨或いはスピリットに入るようにそのような形態或いは変形を含むことを意図している。
【符号の説明】
【0083】
1、1a アナログ回路部
2、2a デジタル回路部
3、3a インターフェース部
11、11a、11b、60 電力増幅器
12、12b 活性部
13、13b、14 分離部
20、40 ボディ
21、21a P+ウェル
22 ディープNウェル
23 ソース
23a、25a、50 N+層
24 ゲート
26 ドレイン
30、43a、45a P+層
31 シャロートレンチアイソレーション
32 ゲート絶縁膜
33 ゲート電極
41、41a N+ウェル
42 ディープPウェル
43 ソース
44 ゲート
46 ドレイン
90、91 半導体集積回路
GRGS、GRGS1〜15、GRGSL1、GRGSR、GRGSP、GRGSP1〜15 グロースリングゲート構造体
SinA、SinB 入力信号
Sout 出力信号
Vdd 高電位側電源
Vss 低電位側電源(接地電位)
【特許請求の範囲】
【請求項1】
第1導電型の半導体層に形成され、第1導電型の第1のボディコンタクト、第1のドレイン、第1のゲート、第1のソース、及び第2導電型の第1のディープウェルが前記第1のボディコンタクトを内側に、前記第1のディープウェルを外側になるようにn(ただし、nは3以上の整数)角形形状或いは環状に配置され、少なくとも1つ以上から構成される第1の構造体と、
前記半導体層に形成され、前記第1の構造体を取り囲むように隣接配置され、第1導電型の第2のボディコンタクト、第2のドレイン、第2のゲート、第2のソース、及び第2導電型の第2のディープウェルが前記第2のボディコンタクトを内側に、前記第2のディープウェルを外側になるようにn角形形状或いは環状に配置される複数の第2の構造体と、
を具備し、前記第1の構造体が電力増幅動作するときに、前記複数の第2の構造体に逆バイアスを印加して前記複数の第2の構造体を空乏化し、空乏化された前記複数の第2の構造体が前記第1の構造体を周囲からアイソレートすることを特徴とする電力増幅器。
【請求項2】
第1導電型の半導体層に形成され、第1導電型の第1のボディコンタクト、第1のドレイン、第1のゲート、第1のソース、及び第2導電型の第1のディープウェルが前記第1のボディコンタクトを内側に、前記第1のディープウェルを外側になるようにn(ただし、nは3以上の整数)角形形状或いは環状に配置され、少なくとも1つ以上から構成される第1の構造体と、
前記半導体層に形成され、前記第1の構造体を取り囲むように隣接配置され、第1導電型の第2のボディコンタクト、第2のドレイン、第2のゲート、第2のソース、及び第2導電型の第2のディープウェルが前記第2のボディコンタクトを内側に、前記第2のディープウェルを外側になるようにドーナツ状に配置される第2の構造体と、
を具備し、前記第1の構造体が電力増幅動作するときに、前記第2の構造体に逆バイアスを印加して前記第2の構造体を空乏化し、空乏化された前記第2の構造体が前記第1の構造体を周囲からアイソレートすることを特徴とする電力増幅器。
【請求項3】
前記第1のディープウェルは前記第1の構造体の第1のボディの側面及び底面に設けられ、前記第1のボディと前記半導体層を分離し、
前記第2のディープウェルは前記第2の構造体の第2のボディの側面及び底面に設けられ、前記第2のボディと前記半導体層を分離することを特徴とする請求項1又は2に記載の電力増幅器。
【請求項4】
前記第1及び第2のディープウェルはディープNウェルであり、前記第2の構造体を空乏化するときに、前記第2のディープウェルにブレークダウン電圧よりも低い電圧を印加し、前記第2のボディコンタクトを接地電位に設定することを特徴とする請求項1乃至3のいずれか1項に記載の電力増幅器。
【請求項5】
前記第1及び第2のディープウェルはディープNウェルであり、前記第2の構造体を空乏化するときに、前記第2のドレイン及び第2のソースにブレークダウン電圧よりも低い電圧を印加し、前記第2のボディコンタクトを接地電位に設定することを特徴とする請求項1乃至3のいずれか1項に記載の電力増幅器。
【請求項6】
前記半導体層は前記第1及び第2のボディよりも不純物濃度が高いことを特徴とする請求項3乃至5のいずれか1項に記載の電力増幅器。
【請求項7】
前記電力増幅器とCMOS回路は同じ半導体集積回路チップに設けられ、前記電力増幅器と前記CMOS回路は前記半導体層で分離されることを特徴とする請求項1乃至6のいずれか1項に記載の電力増幅器。
【請求項8】
第1導電型の第1の半導体層に形成され、第1導電型の第1のボディコンタクト、第1のドレイン、第1のゲート、第1のソース、及び第2導電型の第1のディープウェルが前記第1のボディコンタクトを内側に、前記第1のディープウェルを外側になるようにn(ただし、nは3以上の整数)角形形状或いは環状に配置され、少なくとも1つ以上から構成される第1の構造体と、
前記第1の半導体層に形成され、前記第1の構造体を取り囲むように隣接配置され、第1導電型の第2のボディコンタクト、第2のドレイン、第2のゲート、第2のソース、及び第2導電型の第2のディープウェルが前記第2のボディコンタクトを内側に、前記第2のディープウェルを外側になるようにn角形形状或いは環状に配置される複数の第2の構造体と、
第2導電型の第2の半導体層に形成され、第2導電型の第3のボディコンタクト、第3のドレイン、第3のゲート、第3のソース、及び第1導電型の第3のディープウェルが前記第3のボディコンタクトを内側に、前記第3のディープウェルを外側になるようにn角形形状或いは環状に配置され、前記第3のドレインが前記第1のドレインに接続され、少なくとも1つ以上から構成される第3の構造体と、
前記第2の半導体層に形成され、前記第3の構造体を取り囲むように隣接配置され、第2導電型の第4のボディコンタクト、第4のドレイン、第4のゲート、第4のソース、及び第1導電型の第4のディープウェルが前記第4のボディコンタクトを内側に、前記第4のディープウェルを外側になるようにn角形形状或いは環状に配置される複数の第4の構造体と、
を具備し、前記第1及び第3の構造体がプッシュプル電力増幅動作し、前記第1の構造体が動作するときに、前記複数の第2の構造体に逆バイアスを印加して前記複数の第2の構造体を空乏化し、空乏化された前記複数の第2の構造体が前記第1の構造体を周囲からアイソレートし、前記第3の構造体が動作するときに、前記複数の第4の構造体に逆バイアスを印加して前記複数の第4の構造体を空乏化し、空乏化された前記複数の第4の構造体が前記第3の構造体を周囲からアイソレートすることを特徴とする電力増幅器。
【請求項9】
前記第1のディープウェルは前記第1の構造体の第1のボディの側面及び底面に設けられ、前記第1のボディと前記第1の半導体層を分離し、
前記第2のディープウェルは前記第2の構造体の第2のボディの側面及び底面に設けられ、前記第2のボディと前記第1の半導体層を分離し、
前記第3のディープウェルは前記第3の構造体の第3のボディの側面及び底面に設けられ、前記第3のボディと前記第2の半導体層を分離し、
前記第4のディープウェルは前記第4の構造体の第4のボディの側面及び底面に設けられ、前記第4のボディと前記第2の半導体層を分離することを特徴とする請求項8に記載の電力増幅器。
【請求項1】
第1導電型の半導体層に形成され、第1導電型の第1のボディコンタクト、第1のドレイン、第1のゲート、第1のソース、及び第2導電型の第1のディープウェルが前記第1のボディコンタクトを内側に、前記第1のディープウェルを外側になるようにn(ただし、nは3以上の整数)角形形状或いは環状に配置され、少なくとも1つ以上から構成される第1の構造体と、
前記半導体層に形成され、前記第1の構造体を取り囲むように隣接配置され、第1導電型の第2のボディコンタクト、第2のドレイン、第2のゲート、第2のソース、及び第2導電型の第2のディープウェルが前記第2のボディコンタクトを内側に、前記第2のディープウェルを外側になるようにn角形形状或いは環状に配置される複数の第2の構造体と、
を具備し、前記第1の構造体が電力増幅動作するときに、前記複数の第2の構造体に逆バイアスを印加して前記複数の第2の構造体を空乏化し、空乏化された前記複数の第2の構造体が前記第1の構造体を周囲からアイソレートすることを特徴とする電力増幅器。
【請求項2】
第1導電型の半導体層に形成され、第1導電型の第1のボディコンタクト、第1のドレイン、第1のゲート、第1のソース、及び第2導電型の第1のディープウェルが前記第1のボディコンタクトを内側に、前記第1のディープウェルを外側になるようにn(ただし、nは3以上の整数)角形形状或いは環状に配置され、少なくとも1つ以上から構成される第1の構造体と、
前記半導体層に形成され、前記第1の構造体を取り囲むように隣接配置され、第1導電型の第2のボディコンタクト、第2のドレイン、第2のゲート、第2のソース、及び第2導電型の第2のディープウェルが前記第2のボディコンタクトを内側に、前記第2のディープウェルを外側になるようにドーナツ状に配置される第2の構造体と、
を具備し、前記第1の構造体が電力増幅動作するときに、前記第2の構造体に逆バイアスを印加して前記第2の構造体を空乏化し、空乏化された前記第2の構造体が前記第1の構造体を周囲からアイソレートすることを特徴とする電力増幅器。
【請求項3】
前記第1のディープウェルは前記第1の構造体の第1のボディの側面及び底面に設けられ、前記第1のボディと前記半導体層を分離し、
前記第2のディープウェルは前記第2の構造体の第2のボディの側面及び底面に設けられ、前記第2のボディと前記半導体層を分離することを特徴とする請求項1又は2に記載の電力増幅器。
【請求項4】
前記第1及び第2のディープウェルはディープNウェルであり、前記第2の構造体を空乏化するときに、前記第2のディープウェルにブレークダウン電圧よりも低い電圧を印加し、前記第2のボディコンタクトを接地電位に設定することを特徴とする請求項1乃至3のいずれか1項に記載の電力増幅器。
【請求項5】
前記第1及び第2のディープウェルはディープNウェルであり、前記第2の構造体を空乏化するときに、前記第2のドレイン及び第2のソースにブレークダウン電圧よりも低い電圧を印加し、前記第2のボディコンタクトを接地電位に設定することを特徴とする請求項1乃至3のいずれか1項に記載の電力増幅器。
【請求項6】
前記半導体層は前記第1及び第2のボディよりも不純物濃度が高いことを特徴とする請求項3乃至5のいずれか1項に記載の電力増幅器。
【請求項7】
前記電力増幅器とCMOS回路は同じ半導体集積回路チップに設けられ、前記電力増幅器と前記CMOS回路は前記半導体層で分離されることを特徴とする請求項1乃至6のいずれか1項に記載の電力増幅器。
【請求項8】
第1導電型の第1の半導体層に形成され、第1導電型の第1のボディコンタクト、第1のドレイン、第1のゲート、第1のソース、及び第2導電型の第1のディープウェルが前記第1のボディコンタクトを内側に、前記第1のディープウェルを外側になるようにn(ただし、nは3以上の整数)角形形状或いは環状に配置され、少なくとも1つ以上から構成される第1の構造体と、
前記第1の半導体層に形成され、前記第1の構造体を取り囲むように隣接配置され、第1導電型の第2のボディコンタクト、第2のドレイン、第2のゲート、第2のソース、及び第2導電型の第2のディープウェルが前記第2のボディコンタクトを内側に、前記第2のディープウェルを外側になるようにn角形形状或いは環状に配置される複数の第2の構造体と、
第2導電型の第2の半導体層に形成され、第2導電型の第3のボディコンタクト、第3のドレイン、第3のゲート、第3のソース、及び第1導電型の第3のディープウェルが前記第3のボディコンタクトを内側に、前記第3のディープウェルを外側になるようにn角形形状或いは環状に配置され、前記第3のドレインが前記第1のドレインに接続され、少なくとも1つ以上から構成される第3の構造体と、
前記第2の半導体層に形成され、前記第3の構造体を取り囲むように隣接配置され、第2導電型の第4のボディコンタクト、第4のドレイン、第4のゲート、第4のソース、及び第1導電型の第4のディープウェルが前記第4のボディコンタクトを内側に、前記第4のディープウェルを外側になるようにn角形形状或いは環状に配置される複数の第4の構造体と、
を具備し、前記第1及び第3の構造体がプッシュプル電力増幅動作し、前記第1の構造体が動作するときに、前記複数の第2の構造体に逆バイアスを印加して前記複数の第2の構造体を空乏化し、空乏化された前記複数の第2の構造体が前記第1の構造体を周囲からアイソレートし、前記第3の構造体が動作するときに、前記複数の第4の構造体に逆バイアスを印加して前記複数の第4の構造体を空乏化し、空乏化された前記複数の第4の構造体が前記第3の構造体を周囲からアイソレートすることを特徴とする電力増幅器。
【請求項9】
前記第1のディープウェルは前記第1の構造体の第1のボディの側面及び底面に設けられ、前記第1のボディと前記第1の半導体層を分離し、
前記第2のディープウェルは前記第2の構造体の第2のボディの側面及び底面に設けられ、前記第2のボディと前記第1の半導体層を分離し、
前記第3のディープウェルは前記第3の構造体の第3のボディの側面及び底面に設けられ、前記第3のボディと前記第2の半導体層を分離し、
前記第4のディープウェルは前記第4の構造体の第4のボディの側面及び底面に設けられ、前記第4のボディと前記第2の半導体層を分離することを特徴とする請求項8に記載の電力増幅器。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2012−60085(P2012−60085A)
【公開日】平成24年3月22日(2012.3.22)
【国際特許分類】
【出願番号】特願2010−204797(P2010−204797)
【出願日】平成22年9月13日(2010.9.13)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成24年3月22日(2012.3.22)
【国際特許分類】
【出願日】平成22年9月13日(2010.9.13)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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