代用ソース/ドレインフィンFET加工
【課題】製造コストの低減、およびプロセス時間の短縮を可能とするfinFETの製造方法を提供する。
【解決手段】finFETは、ソース領域、ドレイン領域、およびソース領域とドレイン領域との間のチャネル領域を有するフィンを備えるように形成される。上記フィンは、半導体ウエハ上でエッチングされる。ゲートスタックは、上記チャネル領域に直接接触する絶縁層と、上記絶縁層に直接接触する導電性のゲート材料とを有するように形成される。上記ソース領域および上記ドレイン領域は、上記フィンの第一領域を露出するためにエッチングされる。次に、上記第一領域の一部が、ドーパントでドーピングされる。
【解決手段】finFETは、ソース領域、ドレイン領域、およびソース領域とドレイン領域との間のチャネル領域を有するフィンを備えるように形成される。上記フィンは、半導体ウエハ上でエッチングされる。ゲートスタックは、上記チャネル領域に直接接触する絶縁層と、上記絶縁層に直接接触する導電性のゲート材料とを有するように形成される。上記ソース領域および上記ドレイン領域は、上記フィンの第一領域を露出するためにエッチングされる。次に、上記第一領域の一部が、ドーパントでドーピングされる。
【発明の詳細な説明】
【発明の詳細な説明】
【0001】
[関連出願への相互参照]
本出願は、2011年7月27日に出願された米国特許出願番号13/192,378号の一部継続出願である。上記出願の全体は、本明細書に参照によって組み入れられる。
【技術分野】
【0002】
本発明は、一般的にフィン電界効果トランジスタ(finFET)の加工、より具体的には、代用ソースおよび代用ドレインを有するfinFETの加工に関する。
【背景技術】
【0003】
finFETは、従来の金属酸化物半導体電界効果トランジスタ(MOSFET)と同じ原理で動作する、非平面の多重ゲートトランジスタである。シリコンのアイランドまたはフィンは、最初にウエハ上にパターン化される。フィンの形成後、パターン化されたゲート材料がフィンに対して垂直になるよう、ゲートスタックは堆積され、パターン化される。上記パターン化されたゲート材料が上記フィンに重なり合う場合、finFETのためのゲートが形成される。上記finFETは、上記フィンにおける両方の垂直な側壁に1つのゲートを有する。上記フィンの上部の表面の大きさに応じて、上記finFETは上記フィンの上部においてゲートを有していてもよい。
【0004】
例えば、図1は、シリコンオンインシュレータ(SOI)ウエハに形成されたfinFET100を示す。フィン構造102は、酸化物層108から突き出て、浅溝分離(STI)106より高くなっている。ゲートスタック104は、多重ゲートを形成する3つの側面でフィン構造102と接触する。チャネル領域は、フィン構造102において、ゲートスタック104の下の領域によって規定される。ソース領域およびドレイン領域は、フィン構造102の反対の端部におけるチャネル領域に隣接している。
【0005】
図2は、SOIウエハの酸化物層208において形成される従来のMOSFET200を示す。finFET100(図1)に対して、シリコン領域202は、STI206を有する平面であり、STI206によってゲートスタック204をシリコン領域202の片面のみに接触させ、単一のゲートのみを形成させる。
【0006】
finFETの多重ゲートは、従来のMOSFET以上に多くの改良点を提供することができる。例えば、finFETは、短チャネル効果に対してより安定となり、サブスレッショルドスイングを改良しながらも、より高電流での駆動を提供することができる。
【0007】
しかしながら、finFETの非平面の性質は、加工においていくつかの問題がある。例えば、従来の注入機は、表面にイオンを注入するための照準線を必要とする。finFETのソースまたはドレインの垂直な側壁にドーピングを行うために、ウエハは傾斜角で注入されなければならない。近くのfinFETからの遮蔽効果を克服するために、注入は、多数の角度または方向で行なわれる必要があり、注入機のツールの複雑さ、注入コスト、およびプロセス時間を増加させる。あるいは、遮蔽効果を最小限にするために、非平面の構造を十分遠くに離して置く設計基準が採用されてもよい。しかしながら、構造間隔を増加させるための設計基準を使用することは、結果的により低い密度の回路をもたらす。
【0008】
傾斜角での注入に代わる1つのものとしては、プラズマドーピングがある。しかしながら、プラズマドーピングは、ドーピング制御のような不利な点を内包しており、ドーピング濃度を制限する。
【発明の概要】
【発明が解決しようとする課題】
【0009】
具体的な実施形態において、finFETは、ソース領域、ドレイン領域、およびソース領域とドレイン領域の間のチャネル領域を有するフィンを備えるように形成される。
【課題を解決するための手段】
【0010】
フィンは、半導体ウエハにエッチングされる。ゲートスタックは、チャネル領域に直接接触する絶縁層と、上記絶縁層に直接接触する導電性のゲート材料とを有するように形成される。上記ソース領域および上記ドレイン領域は、上記フィンの第一領域を露出するようエッチングされる。次に、上記第一領域の一部は、ドーパントでドーピングされる。
【0011】
本出願は、添付図面と共に解釈される以下の記載を参照することによって、最もよく理解されるであろう。これらの添付図面において、同じ部品は同じ数字で参照される。
【0012】
図面は、例示のみを目的として、本発明の様々な実施形態を示している。当業者は、ここに例示された構造および方法に代わる実施形態が、ここで記述されている本発明の原理から離れることなく適応可能であることは、容易に認識するであろう。
【図面の簡単な説明】
【0013】
【図1】finFETを示す図である。
【図2】SOI MOSFETを示す図である。
【図3】finFETを形成するための典型的なプロセスを示すフローチャートである。
【図4】図4の(A)は、図3に示される典型的なプロセスに基づく、加工の初期段階におけるfinFETの典型的な実施形態を示す斜視図である。図4の(B)は、図4の(A)における点線で示された切断面402によって切断された、典型的な実施形態の断面図である。図4の(C)は、図4の(A)における点線で示された切断面404によって切断された、典型的な実施形態の別の断面図である。
【図5】図3において示された典型的なプロセスに基づく、加工の様々なステージにおける典型的な実施形態を示す図である。
【図6】図3において示された典型的なプロセスに基づく、加工の様々なステージにおける典型的な実施形態を示す図である。
【図7】図3において示された典型的なプロセスに基づく、加工の様々なステージにおける典型的な実施形態を示す図である。
【図8】図3において示された典型的なプロセスに基づく、加工の様々なステージにおける典型的な実施形態を示す図である。
【図9】図3において示された典型的なプロセスに基づく、加工の様々なステージにおける典型的な実施形態を示す図である。
【図10】図3において示された典型的なプロセスに基づく、加工の様々なステージにおける典型的な実施形態を示す図である。
【図11】SOIウエハ上のfinFETの典型的な実施形態を示す図である。
【図12】非対称のソース領域およびドレイン領域を有するfinFETの典型的な実施形態を示す図である。
【図13】finFETを加工するための別の典型的なプロセスのステージを示す図である。
【図14】finFETを加工するための別の典型的なプロセスのステージを示す図である。
【図15】finFETを加工するための別の典型的なプロセスのステージを示す図である。
【図16】finFETを形成するための典型的なプロセスの変更を示すフローチャートである。
【図17】finFETを形成するための典型的なプロセスの変更において、ドーピングを受けることができるfinFETの領域を示す図である。
【図18】finFETを形成するための典型的なプロセスの変更において、傾斜角での注入を受けるfinFETを示す図である。
【発明を実施するための形態】
【0014】
以下の記載は、当業者が様々な実施形態を行い、使用することを可能にするために提示されている。具体的なデバイス、技術、および用途の記述は、単に例として示されている。ここに記載された例についての様々な修正は、当業者にとって明白であり、ここに定義された原理は、様々な実施形態の精神および範囲から離れることなく、他の例および用途に適応されてもよい。したがって、様々な実施形態は、ここに記載および図示された例に限定されるものではなく、クレームに等しい範囲に一致している。
【0015】
図3は、finFETを加工するための典型的なプロセス300を示す。対応する図4の(A)〜図4の(C)、図5の(A)〜図5の(C)、図6の(A)〜図6の(C)、図7の(A)〜図7の(C)、図8の(A)〜図8の(C)、図9の(A)〜図9の(C)、および図10の(A)〜図10の(C)は、典型的なプロセス300(図3)に基づく加工の様々な段階におけるfinFETを示す。
【0016】
特に、図4の(A)〜図4の(C)は、半導体ウエハの一部である基板400を示す。この典型的な本実施形態において、基板400は、バルクシリコンウエハの一部である。しかしながら、SOIウエハのような他のタイプのウエハまたは基板が使用されてもよい。また、シリコン以外の半導体材料として、Ge、SiGe、SiC、GeP、GeN、InGaAs、GaAs、InSb、InAs、GaSb、およびInPを含むものが使用されてもよいが、これらに限定されるものではない。
【0017】
図3に関して、操作302において、フィン構造は、基板上にエッチングされる。図5の(A)〜図5の(C)は、ウエハのシリコンに直接接続されるフィン構造500の形成後における基板400を示す。この操作は、フィン構造500を形成するための標準的な半導体のマスキング技術およびエッチング技術を使用してもよい。
【0018】
要求されるものではないが、STI領域は、フィン構造500の形成後に、形成されてもよい。図5の(A)〜図5の(C)は、STI502の形成後における基板400を示す図。フィン構造500の形成後、STI絶縁材料は、基板上に堆積されてもよい。STI502の上部504が、フィン構造500の上部506とほぼ平坦となるまで、化学的機械研磨(CMP)またはエッチバックのような平坦化技術が、STI絶縁材料を除去するために使用されてもよい。図5の(A)〜図5の(C)は、STI502がフィン構造500と完全に平坦であることを示すが、実際にはこれらの領域には小さい段差が存在する。小さい段差が存在しているので、それらの領域は、いまだほぼ平坦であると考えられる。他の典型的なプロセスにおいて、STIの形成は、プロセスの後に行われても良い。例えば、図14の(A)〜図14の(C)、および図15の(A)〜図15の(C)に関して以下に記述されるように、STIの形成は、ソース/ドレイン領域がエッチングされ、再充填された後に、行なわれても良い。
【0019】
STI領域が形成されている場合、フィン構造の一部を露出するようにエッチバックが使用されてもよい。図6の(A)〜図6の(C)は、フィン構造500の上部600を露出するためのSTI502のエッチバック後における基板400を示す図である。フィン構造500の底部602は、STI502によって覆われている。ある例において、STI絶縁材料は、二酸化ケイ素で構成される。この例において、ウエハのシリコン上の酸化物に対する選択的なエッチングが、フィン構造500の多くの量をエッチングすることなく、STI502をエッチングするために使用されてもよい。また、フォトレジストマスクまたはハードマスクは、エッチバックの間、フィン構造500を保護するために使用されてもよい。STI領域を形成する他の典型的なプロセスにおいて、例えば図12の(A)〜図12の(C)に関して以下に述べられるように、エッチバックは、ソース/ドレイン領域がエッチングされ、再充填された後のプロセス後に行われてもよい。
【0020】
図3に関して、操作304において、finFETのゲートは、ゲートスタックが堆積され、パターン化されることによって形成される。図7の(A)〜図7の(C)は、ゲートを形成するために、ゲートスタックが堆積され、パターン化された後における基板400を示す。ゲートスタックの堆積は、基板400の上にゲート誘電体700を成長させるか、堆積させることで始まる。図7の(A)〜図7の(C)は、フィン構造500およびSTI502の上に存在するゲート誘電体700を示す。したがって、図7の(A)〜図7の(C)の場合、ゲート誘電体700は、付着材料、または、STI502の絶縁材料と同様にシリコン上で成長可能な物質のいずれかである。ゲート誘電体700は、熱酸化物であるならば、STI502の上のゲート誘電体700の一部は、存在しない。ゲート誘電体は、異なる材料からなる多層の複合材料であってもよいことも、理解されるであろう。
【0021】
次に、導電性のゲート材料702が堆積される。ある例において、導電性のゲート材料702は、ポリシリコンまたはアモルファスシリコンであり、抵抗を小さくするために注入されてもよく、ゲートの仕事関数を定めるために注入されてもよい。金属のような他の導電性のゲート物質が使用されてもよい。上記ゲート材料は、異なる材料からなる多層の複合材料であってもよいことも、理解されるであろう。
【0022】
他の典型的な実施形態において、ゲートスタックは、高誘電率(high−k)金属ゲート(HKMG)スタックであってもよい。例えば、ハフニウム酸化物(HfO2)、ジルコニウム酸化物(ZrO2)、または二酸化チタン(TiO2)のような高誘電率のゲート誘電体を有する、チタン窒化物のような金属ゲートが使用されてもよい。HKMGスタックは、ダイエレクトリックファースト(dielectric−first)、ゲートファースト(gate−first)、ダイエレクトリックラスト(dielectric−last)、またはゲートラスト(gate−last)のプロセスで形成されてもよい。
【0023】
例えば、ダイエレクトリックラストのHKMGプロセスにおいて、ゲートスタックは、最初に従来の二酸化ケイ素、およびラインプロセスの初期段階において犠牲スタックとして使用されるポリシリコンスタックとして形成されてもよい。そして、ラインプロセスの終末処理に移る前に、この犠牲スタックの一部は、除去され、高誘電率の誘電体および金属ゲートを含むゲートスタックと取り替えられてもよい。これは、ゲートラストのHKMGプロセスの例でもある。
【0024】
ゲートラストのHKMGプロセスの別の例において、ゲート誘電体は、高誘電率材料(従来の誘電体を備える、または、備えない)、およびゲート材料用のポリシリコンで形成されてもよい。そして、ラインプロセスの終末処理に移る前に、ポリシリコンゲートは除去され、金属ゲートに取り替えられる。ラインプロセスの初期段階において先立って堆積されたゲート誘電体が残る。これは、ダイエレクトリックファーストのHKMGプロセスの例でもある。
【0025】
ゲートファースト、ダイエレクトリックファーストのHKMGプロセスにおいて、高誘電率のゲート誘電体と金属ゲートの両方は、ラインプロセスの初期段階において形成される。
【0026】
ゲートスタックが堆積された後、ハードマスク層704は、堆積され、パターン化される。パターン化されたハードマスクは、導電性のゲート材料702をエッチングするために使用され、選択的にゲート誘電体700をエッチングするために使用されてよい。残存しているゲートスタック材料は、ゲート706を形成する。チャネル708は、ゲート706によってほぼ覆われているフィン構造500における領域である。ソースおよびドレイン710は、チャネル708に隣接するフィン構造500の一方の端に存在する。記載されている個々のデバイスにおいて、ソースおよびドレインは、それらが交換可能なように、一緒に記載されている。
【0027】
他のプロセスにおいて、ハードマスクは、フォトレジストマスクがゲート706をパターン化するために使用される場合、省略されてもよい。ゲート誘電体は、ウエハ全体の上でエッチングされることなく残っていてもよい。例えば、図8の(A)〜図8の(C)に関して記載されるように、スペーサエッチングステップにおいて除去されてもよい。
【0028】
図3に関して、操作306において、ソース/ドレイン領域のいくつか、または全てが、フィン構造のゲートが残っている状態において、チャネル領域を残したままエッチングされてもよい。この操作のある例において、スペーサに加えて、上記ゲートのハードマスクは、ソース/ドレインのエッチングのためのマスクとして使用されてもよい。図8の(A)〜図8の(C)は、スペーサ800の形成、および、それらの領域においてフィン構造500を除去するためのソースおよびドレイン710(図7の(A))のエッチングの後における基板400を示す。スペーサ800の形成は、基板400上への絶縁スペーサ材料の堆積で始まる。全体的なスペーサエッチングが、行なわれても良い。ゲート706の側壁におけるスペーサ絶縁材料がエッチングから保護される。例えば、エッチングが設定時間または終点において完成した後、スペーサ800は残される。加えて、ゲートをパターン化した後にウエハ上に残されたハードマスク層704は、スペーサ絶縁材料がエッチング除去された後においても残されてよい。さらに、ハードマスク層704およびスペーサ800は、ソースおよびドレイン710(図7の(A))をエッチングするためのマスクとして使用されてもよい。ソースおよびドレインのエッチング後に、フィン構造500のチャネル708を残したまま、ソースおよびドレイン710(図7の(A))から、シリコンの殆どまたは全てが除去される。
【0029】
操作306は、スペーサに関するオペレーションを省略してもよい。操作306のこの形態は、ソースおよびドレイン領域をエッチングするために、ハードマスクのみを使用するようにしてもよい。操作306の他の例において、フォトレジストマスクがハードマスクの代わりに使用されてもよい。
【0030】
図3に関して、操作308において、操作306においてエッチングされたソースおよびドレインの一部は、シリコンで再充填される。図10の(A)〜図10の(C)は、エッチングされたソースおよびドレイン710(図7の(A))が、シリコン1000で再充填された後における基板400を示す。これは、例えば、ポリシリコンを堆積させるか、エピタキシャルシリコンを成長させることによって行なわれる。チャネル708の側壁がソースおよびドレインのエッチング中に損傷した場合、その側壁は、例えば損傷したシリコンを消耗させために側壁を熱で酸化させることによって、選択的に、新たなシリコンを受け入れるよう備えていてもよい。ソースおよびドレイン710(図7)がシリコンであったとしても、他の半導体は、それらの領域を再充填するために使用される。この場合、チャネル領域およびソース/ドレイン領域は、異なる材料で構成されていてもよい。
【0031】
図3に関して、操作308と同時に行なう操作310において、ソースおよびドレインは、シリコンで再充填された状態で、その場でドーピングされる。図10の(A)〜図10の(C)に関して、シリコン1000を堆積させるか、成長させながらドーピングすることによって、傾斜角での注入およびプラズマ注入は、回避可能である。さらに、その場でのドーピングは、シリコン1000に対する一定の高濃度ドーピングを許容するので、ソースおよびドレインの抵抗は、単独での注入に比べて小さくてもよい。ソースおよびドレインの注入物の活性化に関連した熱ステップも、回避可能である。
【0032】
全体的なシリコンの堆積または成長が使用される場合、付加的なエッチングステップが、非ソースおよび非ドレイン領域からシリコンを除去するために必要である。CMPまたはエッチバック(マスキングステップを有する、または、有しない)が、非導電的な領域からシリコンを除去する(例えば、ソースおよびドレインを短くするシリコンを除去する)ために使用されてもよい。例えば、図10の(A)〜図10の(C)に示されるように、前もってエッチングされたソースおよびドレイン710(図7の(A))を再充填するために堆積されたシリコン1000は、ゲート706の上部が露出され、ソースおよびドレインがともに短くならないように、エッチングバックされる。
【0033】
図10の(A)〜10の(C)のシリコン1000が1つの特別な影で示されているが、シリコン1000の結晶構造は、デバイスによって変えても良い。例えば、シリコン1000がエピタキシャルプロセスで生成される場合、ソースおよびドレイン領域におけるシリコン1000の一部は、STI上のシリコン1000の一部が多結晶である一方、結晶であってもよい。シリコン1000に対して、1つの影を使用することは、シリコン1000が均一の結晶構造を有している、または、他の同一の特徴を有していることを示すことを意図するものではない。
【0034】
また、選択的なエピタキシャル成長は、露出しているシリコン(例えば、操作306におけるソースおよびドレインの除去後に露出されるウエハおよびフィンのシリコン部分)においてのみシリコンを成長させるために使用されてもよく、他の物質について使用されなくてもよい(例えば、STI絶縁体)。図9A〜図9Cは、エッチングされたソースおよびドレイン710(図7の(A))を再充填するための選択的なシリコン900の成長後における基板400を示す。選択的なエピタキシーについて、エッチバックステップは、必ずしも必要ではない。図9の(A)〜図9の(C)は、図10の(A)〜図10の(C)と対照的であり、非選択的な成長およびエッチバックステップ後の基板400を示す。図9の(A)〜図9の(C)において、ソースおよびドレイン900の形状は、ソースおよびドレイン領域を再成長させるために選択的にエピタキシーを使用することによって生成される典型的な形状であることを意図しているだけである。ソースおよびドレイン領域の他の形状が、本発明の典型的な実施形態から逸脱することなく生成されてもよい。
【0035】
熱収支を制御するために、最初に、高温度エピタキシープロセスが、高品質シリコンの初期の厚みを成長させるために使用されてもよい。ポリシリコンは、ソースおよびドレインを再充填するために低温度で堆積されてもよい。CMP、エッチバック、または両方が、ウエハを平坦化するために使用されてもよい。さらに、エッチバックは、上述したように、非ソースおよび非ドレイン領域からシリコンを除去するために必要とされる。
【0036】
図9の(A)〜図9の(C)および図10の(A)〜図10の(C)は、エッチングされたソースおよびドレインがシリコンで完全に再充填されることを示しているが、他の場合においては、ソースおよびドレインの一部のみがシリコンで再充填される必要がある。
【0037】
低抵抗のソースおよびドレインを生成することに加えて、ソースおよびドレイン710(図7の(A))の置換は、チャネル708(図10の(A))に歪みを加えてもよい。例えば、SiGeまたはSiC(シリコン基板を使用する場合)が、ソースおよびドレイン領域がエッチング除去されたチャネル708(図10の(A))の側面において選択的なエピタキシーで成長されてもよい。Si(またはチャネルを形成する他の半導体材料)と比較して、SiGeまたはSiCの異なる格子定数は、チャネル708において半導体を歪ませ、チャネル708における電子または正孔の移動度を増加させる。
【0038】
第1の典型的なプロセスが様々な処理ステップに関して記載されているが、当業者であれば、他の既知の処理ステップが機能的なfinFETを製造するために必要とされることを認識する。例えば、閾値調整注入物は、n型またはp型のfinFETの閾値電圧を適切に設定するために必要とされる。別の例として、シリコンの堆積またはエピタキシャル成長によるソースおよびドレインの再充填は、2度行なわれる必要がある。すなわち、p型ソースおよびドレインを必要とするp型finFETに対して1度、n型ソースおよびドレインを必要とするn型finFETに対して1度、再充填が行われる必要がある。
【0039】
図11の(A)〜図11の(C)は、基板1100上のfinFETの別の典型的な実施形態を示す。この典型的な実施形態は、SOIウエハが上述のようにバルクウエハの代わりに基板1100に使用されることを除いては、図10の(A)〜図10の(C)において示される典型的な実施形態に類似している。また、この典型的な実施形態に使用されるプロセスは、STI領域の形成を含まない。図11の(A)〜図11の(C)におけるソースおよびドレイン1102の形状は、ソースおよびドレイン領域を再成長させるために選択的にエピタキシーを使用することによって生成される典型的な形状であることを意図しているだけである。ソースおよびドレイン領域の他の形状は、本発明の実施形態から逸脱することなく生成されてもよい。
【0040】
図12の(A)〜図12の(C)は、異なる材料特性を有する非対称のソース1200およびドレイン1202を有するfinFETの別の典型的な実施形態を示す。例えば、ソース1200およびドレイン1202は、異なる材料で構成されてもよい。別の例として、2つの領域に対するドーピングは、異なっていてもよい。また、さらに別の例において、2つの領域の歪みは、異なっていてもよい。この典型的な実施形態では、ソース1200とドレイン1202を別々に成長させる必要がある。図12の(A)〜図12の(C)におけるソース1200およびドレイン1202の形状は、ソースおよびドレイン領域を再成長させるために選択的にエピタキシーを使用することによって生成される典型的な形状であることを意図しているだけである。ソースおよびドレイン領域の他の形状は、発明の実施形態から逸脱することなく生成されてもよい。
【0041】
図13の(A)〜図13の(C)は、別の典型的なプロセスのステージを示す。この典型的なプロセスは、図5の(A)〜図5の(C)に関して上述したSTIエッチバックステップがプロセスにおいて後に行なわれることを除いて、典型的なプロセス300(図3)に類似している。図13の(A)〜図13の(C)は、フィン構造1306の形成(操作302に記載)、STI1304の堆積(図5の(A)〜図5の(C)に記載)、ソースドレイン1302のエッチングおよび再充填(操作306、308、および310に記載)の後における基板1300を示す。しかしながら、STI1304のエッチバックは、いまだ行われていない。STIエッチバックステップ(図5の(A)〜図5の(C)に記載)は、ゲート形成(操作304)に先立ち、あるポイントで行われる。基板1300は、SOIウエハとして示される。しかしながら、このプロセスは、バルクウエハでも同様に使用され得る。
【0042】
図14の(A)〜図14の(C)は、finFETの加工のための別の典型的なプロセスのステージを示す。この典型的なプロセスは、ソースおよびドレインのエッチングおよび再充填(操作306、308、および310に記載)がフィン構造の形成(操作302に記載)に先立って行なわれることを除いて、典型的なプロセス300(図3)に類似している。このプロセスにおいて、標準的なフォトレジストマスクが、再充填に先立ってソースおよびドレイン1402をエッチング除去するために使用されてもよい。さらに、ソースおよびドレイン1402を形成するシリコンのみがエッチングされ、再充填されてもよい。領域1404は、エッチングされないままであり、基板1400の原型の上部表面である。この典型的なプロセスにおける後のステージにより、操作302によって、上述のフィン構造を形成する。基板1400は、SOIウエハとして示される。しかしながら、このプロセスは、バルクウエハでも同様に使用され得る。
【0043】
図15の(A)〜図15の(C)は、finFETの加工のための別の典型的なプロセスのステージを示す。この典型的なプロセスは、ソースおよびドレイン1502がエッチングされ、再充填されることに加え、ソースおよびドレイン1502の周囲の領域1504もまたエッチングされ、再充填されることを除いて、図14の(A)〜図14の(C)に関する上述の典型的なプロセスに類似している。領域1506のみが、基板1500の原型の上部表面に残る。この典型的なプロセスにおける後のステージにより、操作302によって、上述のフィン構造を形成する。基板1500は、SOIウエハとして示される。しかしながら、このプロセスは、バルクウエハでも同様に使用され得る。
【0044】
図15の(A)〜図15の(C)のソースおよびドレイン1052周囲におけるソースおよびドレイン1502、ならびに領域1504は、1つの特別な影で示されているが、これらの領域の結晶構造は、デバイスによって変えてもよい。例えば、エピタキシーがこれらの領域においてシリコンを再成長させるために使用される場合、領域1506に隣接するシリコンは、領域1506から離れているシリコンが多結晶である一方、結晶であってもよい。1つの陰の使用は、これらの領域が均一の結晶構造を有している、または、他の同一の特徴を有していることを意味することを意図するものではない。
【0045】
プロセス300(図3)の他の変更も可能である。例えば、図16は、プロセス1600のフロートチャートを示す。プロセス1600は、ドーピングのステップが含まれていることを除いては、プロセス300に類似している。特に、上述のプロセス300と同じ方法で全て実行可能である、フィンのエッチング(操作302)、ゲートの形成(操作304)、ソースおよびドレイン領域の一部のエッチング除去(操作306)の後に、操作1602において、フィン構造の領域は、操作1604におけるソースおよびドレイン領域でのシリコンの成長/堆積に先立ってドーピング可能である。操作306を行った後に操作1602を実行することの一つの利点は、ソースおよびドレインの外延部分が露出しており、ソースおよびドレインの外延をドーピングすることがより容易となることである。
【0046】
ある例において、操作1602は注入ステップを用いて実行される。露出しているフィン構造の領域に応じて、ドーピングが行われるフィン構造の部分(または特定のフィン構造)を規定するためのフォトマスク層を用いて、または用いずに、注入ステップは行われる。例えば、ソースおよびドレイン領域の近傍の範囲のみがドーピングされるように、フォトマスクは用いられる。また、例えば、フィン構造の露出したチャネルの側面のみが、注入ステップにおいて露出される。これは、ポケット注入のようなチャネル制御注入に有益である。
【0047】
操作1602を実行するために注入ステップを用いる場合、様々な注入技術が使用可能である。例えば、図18に示される傾斜角での注入は、遮蔽効果を避けることができ、垂直またはほぼ垂直の壁に対するドーピングが可能である。傾斜角での注入において、ドーパント1802のイオンが、ある角度で基板表面に注入される。ある傾斜角で実行可能な運動量移行注入(MTI)、またはプラズマ注入といった、他の注入技術も使用可能である。
【0048】
別の例において、操作1602は、分子単層ドーピング(MLD)を用いて実行される。MLDを用いるある例において、ドーパントのプレカーサ(例えば、リンやホウ素のプレカーサ)が、露出したフィン構造上に堆積される。キャップ層(例えば酸化物層)は、ドーパントが注入されたフィン構造の上に堆積されてよい。アニール(例えば、高速熱アニールやスパイクアニール)は、ドーパントをフィン構造内に拡散させるために用いられ、キャップ層はフィン構造から除去される。
【0049】
ドーパントのプレカーサは、様々な技術でフィン構造上に堆積されてよい。ホウ素とシリコンのフィン構造の場合、CVDステップはフィン構造上にホウ素を堆積させることが可能である。これにより、ケイ化ホウ素の薄層が、露出したシリコンの上に形成される。堆積を延長することにより、アモルファスのホウ素の層が、ケイ化ホウ素の層の上部に形成される。アモルファスのホウ素の層は、アニーリングステップにおけるホウ素の付着を防ぐことが可能である。リンの場合、フィン構造は、リンを含む湿った化学物質に含浸されてよい。
【0050】
ある例において、図8のフィン構造が操作306の後に現れる。図8のフィン構造に対して、操作1602にMLDプロセスが使用された場合、図17の(A)〜図17の(C)に示されるように、領域1702の周囲の露出した酸化物が、ドーピングがフィン構造の露出していない半導体領域に影響を及ぼすのを防ぐためのマスクとして機能する一方、領域1702はドーパントを受け入れる。しかし、操作1702は、特定のフィン構造(または基板の他の領域)がドーパントを受け入れるかどうかを規定するためのマスキングステップを使用することが可能である。例えば、動作1702が注入段階を利用する場合、フォトレジストマスクが使用可能である。あるいは、MLDが利用される場合、ハードマスク(例えば、酸化物や窒化物を用いた)が必要とされることがある。
【0051】
一度、フィン構造の領域が操作1602においてドーピングされると、代用ソースおよびドレイン領域は、操作306でソースおよびドレイン領域がエッチング除去される操作1604において形成されてよい。いくつかの例において、操作1604は上述の操作308と同様の方法で実行されてよい。しかし、他の例において、操作1604は、成長または堆積されたソースおよびドレイン領域において、半導体をその場でドーピングせずに実行されてよい。例えば、ドーピングされていない半導体は、ソースおよびドレイン領域を再充填するために成長されてよい。半導体の成長に続き、注入ステップは再充填されたソースおよびドレイン領域をドーピングするために使用されてよい。
【0052】
プロセス1600の変更において、操作1604は省略可能である。この変更において、操作1602の後に、半導体は、ソースおよびドレイン領域を再充填するために成長/堆積されなくてもよい。代わりに、ソースおよびドレイン領域に対するオーム性接触の形成を促進するために、露出した半導体に、金属が堆積されてよい。例えば、ニッケル、チタン、コバルト等が、ケイ素化合物を形成するために、露出した半導体に堆積されて反応してもよい。
【0053】
プロセス1600の別の変更において、操作1604はやはり省略可能である。しかし、この変更において、金属と半導体のいずれも、成長または堆積されない。代わりに、誘電層が堆積されてよい。続いて、フィン構造の露出した半導体領域への直接の金属接触を形成するために、コンタクトホールが誘電層にエッチングされてよい。この変更は、コンタクトホールの底部において露出したシリコン上へのケイ素化合物の形成を含んでよい。
【0054】
本発明の特定の実施形態における先の記述は、例示および説明の目的で提示されている。それらは、開示された形式と寸分違わぬものに、本発明を包括または限定するものではなく、上述の教示を参照すれば、多くの修正および変更が可能であることが理解されるべきである。
【発明の詳細な説明】
【0001】
[関連出願への相互参照]
本出願は、2011年7月27日に出願された米国特許出願番号13/192,378号の一部継続出願である。上記出願の全体は、本明細書に参照によって組み入れられる。
【技術分野】
【0002】
本発明は、一般的にフィン電界効果トランジスタ(finFET)の加工、より具体的には、代用ソースおよび代用ドレインを有するfinFETの加工に関する。
【背景技術】
【0003】
finFETは、従来の金属酸化物半導体電界効果トランジスタ(MOSFET)と同じ原理で動作する、非平面の多重ゲートトランジスタである。シリコンのアイランドまたはフィンは、最初にウエハ上にパターン化される。フィンの形成後、パターン化されたゲート材料がフィンに対して垂直になるよう、ゲートスタックは堆積され、パターン化される。上記パターン化されたゲート材料が上記フィンに重なり合う場合、finFETのためのゲートが形成される。上記finFETは、上記フィンにおける両方の垂直な側壁に1つのゲートを有する。上記フィンの上部の表面の大きさに応じて、上記finFETは上記フィンの上部においてゲートを有していてもよい。
【0004】
例えば、図1は、シリコンオンインシュレータ(SOI)ウエハに形成されたfinFET100を示す。フィン構造102は、酸化物層108から突き出て、浅溝分離(STI)106より高くなっている。ゲートスタック104は、多重ゲートを形成する3つの側面でフィン構造102と接触する。チャネル領域は、フィン構造102において、ゲートスタック104の下の領域によって規定される。ソース領域およびドレイン領域は、フィン構造102の反対の端部におけるチャネル領域に隣接している。
【0005】
図2は、SOIウエハの酸化物層208において形成される従来のMOSFET200を示す。finFET100(図1)に対して、シリコン領域202は、STI206を有する平面であり、STI206によってゲートスタック204をシリコン領域202の片面のみに接触させ、単一のゲートのみを形成させる。
【0006】
finFETの多重ゲートは、従来のMOSFET以上に多くの改良点を提供することができる。例えば、finFETは、短チャネル効果に対してより安定となり、サブスレッショルドスイングを改良しながらも、より高電流での駆動を提供することができる。
【0007】
しかしながら、finFETの非平面の性質は、加工においていくつかの問題がある。例えば、従来の注入機は、表面にイオンを注入するための照準線を必要とする。finFETのソースまたはドレインの垂直な側壁にドーピングを行うために、ウエハは傾斜角で注入されなければならない。近くのfinFETからの遮蔽効果を克服するために、注入は、多数の角度または方向で行なわれる必要があり、注入機のツールの複雑さ、注入コスト、およびプロセス時間を増加させる。あるいは、遮蔽効果を最小限にするために、非平面の構造を十分遠くに離して置く設計基準が採用されてもよい。しかしながら、構造間隔を増加させるための設計基準を使用することは、結果的により低い密度の回路をもたらす。
【0008】
傾斜角での注入に代わる1つのものとしては、プラズマドーピングがある。しかしながら、プラズマドーピングは、ドーピング制御のような不利な点を内包しており、ドーピング濃度を制限する。
【発明の概要】
【発明が解決しようとする課題】
【0009】
具体的な実施形態において、finFETは、ソース領域、ドレイン領域、およびソース領域とドレイン領域の間のチャネル領域を有するフィンを備えるように形成される。
【課題を解決するための手段】
【0010】
フィンは、半導体ウエハにエッチングされる。ゲートスタックは、チャネル領域に直接接触する絶縁層と、上記絶縁層に直接接触する導電性のゲート材料とを有するように形成される。上記ソース領域および上記ドレイン領域は、上記フィンの第一領域を露出するようエッチングされる。次に、上記第一領域の一部は、ドーパントでドーピングされる。
【0011】
本出願は、添付図面と共に解釈される以下の記載を参照することによって、最もよく理解されるであろう。これらの添付図面において、同じ部品は同じ数字で参照される。
【0012】
図面は、例示のみを目的として、本発明の様々な実施形態を示している。当業者は、ここに例示された構造および方法に代わる実施形態が、ここで記述されている本発明の原理から離れることなく適応可能であることは、容易に認識するであろう。
【図面の簡単な説明】
【0013】
【図1】finFETを示す図である。
【図2】SOI MOSFETを示す図である。
【図3】finFETを形成するための典型的なプロセスを示すフローチャートである。
【図4】図4の(A)は、図3に示される典型的なプロセスに基づく、加工の初期段階におけるfinFETの典型的な実施形態を示す斜視図である。図4の(B)は、図4の(A)における点線で示された切断面402によって切断された、典型的な実施形態の断面図である。図4の(C)は、図4の(A)における点線で示された切断面404によって切断された、典型的な実施形態の別の断面図である。
【図5】図3において示された典型的なプロセスに基づく、加工の様々なステージにおける典型的な実施形態を示す図である。
【図6】図3において示された典型的なプロセスに基づく、加工の様々なステージにおける典型的な実施形態を示す図である。
【図7】図3において示された典型的なプロセスに基づく、加工の様々なステージにおける典型的な実施形態を示す図である。
【図8】図3において示された典型的なプロセスに基づく、加工の様々なステージにおける典型的な実施形態を示す図である。
【図9】図3において示された典型的なプロセスに基づく、加工の様々なステージにおける典型的な実施形態を示す図である。
【図10】図3において示された典型的なプロセスに基づく、加工の様々なステージにおける典型的な実施形態を示す図である。
【図11】SOIウエハ上のfinFETの典型的な実施形態を示す図である。
【図12】非対称のソース領域およびドレイン領域を有するfinFETの典型的な実施形態を示す図である。
【図13】finFETを加工するための別の典型的なプロセスのステージを示す図である。
【図14】finFETを加工するための別の典型的なプロセスのステージを示す図である。
【図15】finFETを加工するための別の典型的なプロセスのステージを示す図である。
【図16】finFETを形成するための典型的なプロセスの変更を示すフローチャートである。
【図17】finFETを形成するための典型的なプロセスの変更において、ドーピングを受けることができるfinFETの領域を示す図である。
【図18】finFETを形成するための典型的なプロセスの変更において、傾斜角での注入を受けるfinFETを示す図である。
【発明を実施するための形態】
【0014】
以下の記載は、当業者が様々な実施形態を行い、使用することを可能にするために提示されている。具体的なデバイス、技術、および用途の記述は、単に例として示されている。ここに記載された例についての様々な修正は、当業者にとって明白であり、ここに定義された原理は、様々な実施形態の精神および範囲から離れることなく、他の例および用途に適応されてもよい。したがって、様々な実施形態は、ここに記載および図示された例に限定されるものではなく、クレームに等しい範囲に一致している。
【0015】
図3は、finFETを加工するための典型的なプロセス300を示す。対応する図4の(A)〜図4の(C)、図5の(A)〜図5の(C)、図6の(A)〜図6の(C)、図7の(A)〜図7の(C)、図8の(A)〜図8の(C)、図9の(A)〜図9の(C)、および図10の(A)〜図10の(C)は、典型的なプロセス300(図3)に基づく加工の様々な段階におけるfinFETを示す。
【0016】
特に、図4の(A)〜図4の(C)は、半導体ウエハの一部である基板400を示す。この典型的な本実施形態において、基板400は、バルクシリコンウエハの一部である。しかしながら、SOIウエハのような他のタイプのウエハまたは基板が使用されてもよい。また、シリコン以外の半導体材料として、Ge、SiGe、SiC、GeP、GeN、InGaAs、GaAs、InSb、InAs、GaSb、およびInPを含むものが使用されてもよいが、これらに限定されるものではない。
【0017】
図3に関して、操作302において、フィン構造は、基板上にエッチングされる。図5の(A)〜図5の(C)は、ウエハのシリコンに直接接続されるフィン構造500の形成後における基板400を示す。この操作は、フィン構造500を形成するための標準的な半導体のマスキング技術およびエッチング技術を使用してもよい。
【0018】
要求されるものではないが、STI領域は、フィン構造500の形成後に、形成されてもよい。図5の(A)〜図5の(C)は、STI502の形成後における基板400を示す図。フィン構造500の形成後、STI絶縁材料は、基板上に堆積されてもよい。STI502の上部504が、フィン構造500の上部506とほぼ平坦となるまで、化学的機械研磨(CMP)またはエッチバックのような平坦化技術が、STI絶縁材料を除去するために使用されてもよい。図5の(A)〜図5の(C)は、STI502がフィン構造500と完全に平坦であることを示すが、実際にはこれらの領域には小さい段差が存在する。小さい段差が存在しているので、それらの領域は、いまだほぼ平坦であると考えられる。他の典型的なプロセスにおいて、STIの形成は、プロセスの後に行われても良い。例えば、図14の(A)〜図14の(C)、および図15の(A)〜図15の(C)に関して以下に記述されるように、STIの形成は、ソース/ドレイン領域がエッチングされ、再充填された後に、行なわれても良い。
【0019】
STI領域が形成されている場合、フィン構造の一部を露出するようにエッチバックが使用されてもよい。図6の(A)〜図6の(C)は、フィン構造500の上部600を露出するためのSTI502のエッチバック後における基板400を示す図である。フィン構造500の底部602は、STI502によって覆われている。ある例において、STI絶縁材料は、二酸化ケイ素で構成される。この例において、ウエハのシリコン上の酸化物に対する選択的なエッチングが、フィン構造500の多くの量をエッチングすることなく、STI502をエッチングするために使用されてもよい。また、フォトレジストマスクまたはハードマスクは、エッチバックの間、フィン構造500を保護するために使用されてもよい。STI領域を形成する他の典型的なプロセスにおいて、例えば図12の(A)〜図12の(C)に関して以下に述べられるように、エッチバックは、ソース/ドレイン領域がエッチングされ、再充填された後のプロセス後に行われてもよい。
【0020】
図3に関して、操作304において、finFETのゲートは、ゲートスタックが堆積され、パターン化されることによって形成される。図7の(A)〜図7の(C)は、ゲートを形成するために、ゲートスタックが堆積され、パターン化された後における基板400を示す。ゲートスタックの堆積は、基板400の上にゲート誘電体700を成長させるか、堆積させることで始まる。図7の(A)〜図7の(C)は、フィン構造500およびSTI502の上に存在するゲート誘電体700を示す。したがって、図7の(A)〜図7の(C)の場合、ゲート誘電体700は、付着材料、または、STI502の絶縁材料と同様にシリコン上で成長可能な物質のいずれかである。ゲート誘電体700は、熱酸化物であるならば、STI502の上のゲート誘電体700の一部は、存在しない。ゲート誘電体は、異なる材料からなる多層の複合材料であってもよいことも、理解されるであろう。
【0021】
次に、導電性のゲート材料702が堆積される。ある例において、導電性のゲート材料702は、ポリシリコンまたはアモルファスシリコンであり、抵抗を小さくするために注入されてもよく、ゲートの仕事関数を定めるために注入されてもよい。金属のような他の導電性のゲート物質が使用されてもよい。上記ゲート材料は、異なる材料からなる多層の複合材料であってもよいことも、理解されるであろう。
【0022】
他の典型的な実施形態において、ゲートスタックは、高誘電率(high−k)金属ゲート(HKMG)スタックであってもよい。例えば、ハフニウム酸化物(HfO2)、ジルコニウム酸化物(ZrO2)、または二酸化チタン(TiO2)のような高誘電率のゲート誘電体を有する、チタン窒化物のような金属ゲートが使用されてもよい。HKMGスタックは、ダイエレクトリックファースト(dielectric−first)、ゲートファースト(gate−first)、ダイエレクトリックラスト(dielectric−last)、またはゲートラスト(gate−last)のプロセスで形成されてもよい。
【0023】
例えば、ダイエレクトリックラストのHKMGプロセスにおいて、ゲートスタックは、最初に従来の二酸化ケイ素、およびラインプロセスの初期段階において犠牲スタックとして使用されるポリシリコンスタックとして形成されてもよい。そして、ラインプロセスの終末処理に移る前に、この犠牲スタックの一部は、除去され、高誘電率の誘電体および金属ゲートを含むゲートスタックと取り替えられてもよい。これは、ゲートラストのHKMGプロセスの例でもある。
【0024】
ゲートラストのHKMGプロセスの別の例において、ゲート誘電体は、高誘電率材料(従来の誘電体を備える、または、備えない)、およびゲート材料用のポリシリコンで形成されてもよい。そして、ラインプロセスの終末処理に移る前に、ポリシリコンゲートは除去され、金属ゲートに取り替えられる。ラインプロセスの初期段階において先立って堆積されたゲート誘電体が残る。これは、ダイエレクトリックファーストのHKMGプロセスの例でもある。
【0025】
ゲートファースト、ダイエレクトリックファーストのHKMGプロセスにおいて、高誘電率のゲート誘電体と金属ゲートの両方は、ラインプロセスの初期段階において形成される。
【0026】
ゲートスタックが堆積された後、ハードマスク層704は、堆積され、パターン化される。パターン化されたハードマスクは、導電性のゲート材料702をエッチングするために使用され、選択的にゲート誘電体700をエッチングするために使用されてよい。残存しているゲートスタック材料は、ゲート706を形成する。チャネル708は、ゲート706によってほぼ覆われているフィン構造500における領域である。ソースおよびドレイン710は、チャネル708に隣接するフィン構造500の一方の端に存在する。記載されている個々のデバイスにおいて、ソースおよびドレインは、それらが交換可能なように、一緒に記載されている。
【0027】
他のプロセスにおいて、ハードマスクは、フォトレジストマスクがゲート706をパターン化するために使用される場合、省略されてもよい。ゲート誘電体は、ウエハ全体の上でエッチングされることなく残っていてもよい。例えば、図8の(A)〜図8の(C)に関して記載されるように、スペーサエッチングステップにおいて除去されてもよい。
【0028】
図3に関して、操作306において、ソース/ドレイン領域のいくつか、または全てが、フィン構造のゲートが残っている状態において、チャネル領域を残したままエッチングされてもよい。この操作のある例において、スペーサに加えて、上記ゲートのハードマスクは、ソース/ドレインのエッチングのためのマスクとして使用されてもよい。図8の(A)〜図8の(C)は、スペーサ800の形成、および、それらの領域においてフィン構造500を除去するためのソースおよびドレイン710(図7の(A))のエッチングの後における基板400を示す。スペーサ800の形成は、基板400上への絶縁スペーサ材料の堆積で始まる。全体的なスペーサエッチングが、行なわれても良い。ゲート706の側壁におけるスペーサ絶縁材料がエッチングから保護される。例えば、エッチングが設定時間または終点において完成した後、スペーサ800は残される。加えて、ゲートをパターン化した後にウエハ上に残されたハードマスク層704は、スペーサ絶縁材料がエッチング除去された後においても残されてよい。さらに、ハードマスク層704およびスペーサ800は、ソースおよびドレイン710(図7の(A))をエッチングするためのマスクとして使用されてもよい。ソースおよびドレインのエッチング後に、フィン構造500のチャネル708を残したまま、ソースおよびドレイン710(図7の(A))から、シリコンの殆どまたは全てが除去される。
【0029】
操作306は、スペーサに関するオペレーションを省略してもよい。操作306のこの形態は、ソースおよびドレイン領域をエッチングするために、ハードマスクのみを使用するようにしてもよい。操作306の他の例において、フォトレジストマスクがハードマスクの代わりに使用されてもよい。
【0030】
図3に関して、操作308において、操作306においてエッチングされたソースおよびドレインの一部は、シリコンで再充填される。図10の(A)〜図10の(C)は、エッチングされたソースおよびドレイン710(図7の(A))が、シリコン1000で再充填された後における基板400を示す。これは、例えば、ポリシリコンを堆積させるか、エピタキシャルシリコンを成長させることによって行なわれる。チャネル708の側壁がソースおよびドレインのエッチング中に損傷した場合、その側壁は、例えば損傷したシリコンを消耗させために側壁を熱で酸化させることによって、選択的に、新たなシリコンを受け入れるよう備えていてもよい。ソースおよびドレイン710(図7)がシリコンであったとしても、他の半導体は、それらの領域を再充填するために使用される。この場合、チャネル領域およびソース/ドレイン領域は、異なる材料で構成されていてもよい。
【0031】
図3に関して、操作308と同時に行なう操作310において、ソースおよびドレインは、シリコンで再充填された状態で、その場でドーピングされる。図10の(A)〜図10の(C)に関して、シリコン1000を堆積させるか、成長させながらドーピングすることによって、傾斜角での注入およびプラズマ注入は、回避可能である。さらに、その場でのドーピングは、シリコン1000に対する一定の高濃度ドーピングを許容するので、ソースおよびドレインの抵抗は、単独での注入に比べて小さくてもよい。ソースおよびドレインの注入物の活性化に関連した熱ステップも、回避可能である。
【0032】
全体的なシリコンの堆積または成長が使用される場合、付加的なエッチングステップが、非ソースおよび非ドレイン領域からシリコンを除去するために必要である。CMPまたはエッチバック(マスキングステップを有する、または、有しない)が、非導電的な領域からシリコンを除去する(例えば、ソースおよびドレインを短くするシリコンを除去する)ために使用されてもよい。例えば、図10の(A)〜図10の(C)に示されるように、前もってエッチングされたソースおよびドレイン710(図7の(A))を再充填するために堆積されたシリコン1000は、ゲート706の上部が露出され、ソースおよびドレインがともに短くならないように、エッチングバックされる。
【0033】
図10の(A)〜10の(C)のシリコン1000が1つの特別な影で示されているが、シリコン1000の結晶構造は、デバイスによって変えても良い。例えば、シリコン1000がエピタキシャルプロセスで生成される場合、ソースおよびドレイン領域におけるシリコン1000の一部は、STI上のシリコン1000の一部が多結晶である一方、結晶であってもよい。シリコン1000に対して、1つの影を使用することは、シリコン1000が均一の結晶構造を有している、または、他の同一の特徴を有していることを示すことを意図するものではない。
【0034】
また、選択的なエピタキシャル成長は、露出しているシリコン(例えば、操作306におけるソースおよびドレインの除去後に露出されるウエハおよびフィンのシリコン部分)においてのみシリコンを成長させるために使用されてもよく、他の物質について使用されなくてもよい(例えば、STI絶縁体)。図9A〜図9Cは、エッチングされたソースおよびドレイン710(図7の(A))を再充填するための選択的なシリコン900の成長後における基板400を示す。選択的なエピタキシーについて、エッチバックステップは、必ずしも必要ではない。図9の(A)〜図9の(C)は、図10の(A)〜図10の(C)と対照的であり、非選択的な成長およびエッチバックステップ後の基板400を示す。図9の(A)〜図9の(C)において、ソースおよびドレイン900の形状は、ソースおよびドレイン領域を再成長させるために選択的にエピタキシーを使用することによって生成される典型的な形状であることを意図しているだけである。ソースおよびドレイン領域の他の形状が、本発明の典型的な実施形態から逸脱することなく生成されてもよい。
【0035】
熱収支を制御するために、最初に、高温度エピタキシープロセスが、高品質シリコンの初期の厚みを成長させるために使用されてもよい。ポリシリコンは、ソースおよびドレインを再充填するために低温度で堆積されてもよい。CMP、エッチバック、または両方が、ウエハを平坦化するために使用されてもよい。さらに、エッチバックは、上述したように、非ソースおよび非ドレイン領域からシリコンを除去するために必要とされる。
【0036】
図9の(A)〜図9の(C)および図10の(A)〜図10の(C)は、エッチングされたソースおよびドレインがシリコンで完全に再充填されることを示しているが、他の場合においては、ソースおよびドレインの一部のみがシリコンで再充填される必要がある。
【0037】
低抵抗のソースおよびドレインを生成することに加えて、ソースおよびドレイン710(図7の(A))の置換は、チャネル708(図10の(A))に歪みを加えてもよい。例えば、SiGeまたはSiC(シリコン基板を使用する場合)が、ソースおよびドレイン領域がエッチング除去されたチャネル708(図10の(A))の側面において選択的なエピタキシーで成長されてもよい。Si(またはチャネルを形成する他の半導体材料)と比較して、SiGeまたはSiCの異なる格子定数は、チャネル708において半導体を歪ませ、チャネル708における電子または正孔の移動度を増加させる。
【0038】
第1の典型的なプロセスが様々な処理ステップに関して記載されているが、当業者であれば、他の既知の処理ステップが機能的なfinFETを製造するために必要とされることを認識する。例えば、閾値調整注入物は、n型またはp型のfinFETの閾値電圧を適切に設定するために必要とされる。別の例として、シリコンの堆積またはエピタキシャル成長によるソースおよびドレインの再充填は、2度行なわれる必要がある。すなわち、p型ソースおよびドレインを必要とするp型finFETに対して1度、n型ソースおよびドレインを必要とするn型finFETに対して1度、再充填が行われる必要がある。
【0039】
図11の(A)〜図11の(C)は、基板1100上のfinFETの別の典型的な実施形態を示す。この典型的な実施形態は、SOIウエハが上述のようにバルクウエハの代わりに基板1100に使用されることを除いては、図10の(A)〜図10の(C)において示される典型的な実施形態に類似している。また、この典型的な実施形態に使用されるプロセスは、STI領域の形成を含まない。図11の(A)〜図11の(C)におけるソースおよびドレイン1102の形状は、ソースおよびドレイン領域を再成長させるために選択的にエピタキシーを使用することによって生成される典型的な形状であることを意図しているだけである。ソースおよびドレイン領域の他の形状は、本発明の実施形態から逸脱することなく生成されてもよい。
【0040】
図12の(A)〜図12の(C)は、異なる材料特性を有する非対称のソース1200およびドレイン1202を有するfinFETの別の典型的な実施形態を示す。例えば、ソース1200およびドレイン1202は、異なる材料で構成されてもよい。別の例として、2つの領域に対するドーピングは、異なっていてもよい。また、さらに別の例において、2つの領域の歪みは、異なっていてもよい。この典型的な実施形態では、ソース1200とドレイン1202を別々に成長させる必要がある。図12の(A)〜図12の(C)におけるソース1200およびドレイン1202の形状は、ソースおよびドレイン領域を再成長させるために選択的にエピタキシーを使用することによって生成される典型的な形状であることを意図しているだけである。ソースおよびドレイン領域の他の形状は、発明の実施形態から逸脱することなく生成されてもよい。
【0041】
図13の(A)〜図13の(C)は、別の典型的なプロセスのステージを示す。この典型的なプロセスは、図5の(A)〜図5の(C)に関して上述したSTIエッチバックステップがプロセスにおいて後に行なわれることを除いて、典型的なプロセス300(図3)に類似している。図13の(A)〜図13の(C)は、フィン構造1306の形成(操作302に記載)、STI1304の堆積(図5の(A)〜図5の(C)に記載)、ソースドレイン1302のエッチングおよび再充填(操作306、308、および310に記載)の後における基板1300を示す。しかしながら、STI1304のエッチバックは、いまだ行われていない。STIエッチバックステップ(図5の(A)〜図5の(C)に記載)は、ゲート形成(操作304)に先立ち、あるポイントで行われる。基板1300は、SOIウエハとして示される。しかしながら、このプロセスは、バルクウエハでも同様に使用され得る。
【0042】
図14の(A)〜図14の(C)は、finFETの加工のための別の典型的なプロセスのステージを示す。この典型的なプロセスは、ソースおよびドレインのエッチングおよび再充填(操作306、308、および310に記載)がフィン構造の形成(操作302に記載)に先立って行なわれることを除いて、典型的なプロセス300(図3)に類似している。このプロセスにおいて、標準的なフォトレジストマスクが、再充填に先立ってソースおよびドレイン1402をエッチング除去するために使用されてもよい。さらに、ソースおよびドレイン1402を形成するシリコンのみがエッチングされ、再充填されてもよい。領域1404は、エッチングされないままであり、基板1400の原型の上部表面である。この典型的なプロセスにおける後のステージにより、操作302によって、上述のフィン構造を形成する。基板1400は、SOIウエハとして示される。しかしながら、このプロセスは、バルクウエハでも同様に使用され得る。
【0043】
図15の(A)〜図15の(C)は、finFETの加工のための別の典型的なプロセスのステージを示す。この典型的なプロセスは、ソースおよびドレイン1502がエッチングされ、再充填されることに加え、ソースおよびドレイン1502の周囲の領域1504もまたエッチングされ、再充填されることを除いて、図14の(A)〜図14の(C)に関する上述の典型的なプロセスに類似している。領域1506のみが、基板1500の原型の上部表面に残る。この典型的なプロセスにおける後のステージにより、操作302によって、上述のフィン構造を形成する。基板1500は、SOIウエハとして示される。しかしながら、このプロセスは、バルクウエハでも同様に使用され得る。
【0044】
図15の(A)〜図15の(C)のソースおよびドレイン1052周囲におけるソースおよびドレイン1502、ならびに領域1504は、1つの特別な影で示されているが、これらの領域の結晶構造は、デバイスによって変えてもよい。例えば、エピタキシーがこれらの領域においてシリコンを再成長させるために使用される場合、領域1506に隣接するシリコンは、領域1506から離れているシリコンが多結晶である一方、結晶であってもよい。1つの陰の使用は、これらの領域が均一の結晶構造を有している、または、他の同一の特徴を有していることを意味することを意図するものではない。
【0045】
プロセス300(図3)の他の変更も可能である。例えば、図16は、プロセス1600のフロートチャートを示す。プロセス1600は、ドーピングのステップが含まれていることを除いては、プロセス300に類似している。特に、上述のプロセス300と同じ方法で全て実行可能である、フィンのエッチング(操作302)、ゲートの形成(操作304)、ソースおよびドレイン領域の一部のエッチング除去(操作306)の後に、操作1602において、フィン構造の領域は、操作1604におけるソースおよびドレイン領域でのシリコンの成長/堆積に先立ってドーピング可能である。操作306を行った後に操作1602を実行することの一つの利点は、ソースおよびドレインの外延部分が露出しており、ソースおよびドレインの外延をドーピングすることがより容易となることである。
【0046】
ある例において、操作1602は注入ステップを用いて実行される。露出しているフィン構造の領域に応じて、ドーピングが行われるフィン構造の部分(または特定のフィン構造)を規定するためのフォトマスク層を用いて、または用いずに、注入ステップは行われる。例えば、ソースおよびドレイン領域の近傍の範囲のみがドーピングされるように、フォトマスクは用いられる。また、例えば、フィン構造の露出したチャネルの側面のみが、注入ステップにおいて露出される。これは、ポケット注入のようなチャネル制御注入に有益である。
【0047】
操作1602を実行するために注入ステップを用いる場合、様々な注入技術が使用可能である。例えば、図18に示される傾斜角での注入は、遮蔽効果を避けることができ、垂直またはほぼ垂直の壁に対するドーピングが可能である。傾斜角での注入において、ドーパント1802のイオンが、ある角度で基板表面に注入される。ある傾斜角で実行可能な運動量移行注入(MTI)、またはプラズマ注入といった、他の注入技術も使用可能である。
【0048】
別の例において、操作1602は、分子単層ドーピング(MLD)を用いて実行される。MLDを用いるある例において、ドーパントのプレカーサ(例えば、リンやホウ素のプレカーサ)が、露出したフィン構造上に堆積される。キャップ層(例えば酸化物層)は、ドーパントが注入されたフィン構造の上に堆積されてよい。アニール(例えば、高速熱アニールやスパイクアニール)は、ドーパントをフィン構造内に拡散させるために用いられ、キャップ層はフィン構造から除去される。
【0049】
ドーパントのプレカーサは、様々な技術でフィン構造上に堆積されてよい。ホウ素とシリコンのフィン構造の場合、CVDステップはフィン構造上にホウ素を堆積させることが可能である。これにより、ケイ化ホウ素の薄層が、露出したシリコンの上に形成される。堆積を延長することにより、アモルファスのホウ素の層が、ケイ化ホウ素の層の上部に形成される。アモルファスのホウ素の層は、アニーリングステップにおけるホウ素の付着を防ぐことが可能である。リンの場合、フィン構造は、リンを含む湿った化学物質に含浸されてよい。
【0050】
ある例において、図8のフィン構造が操作306の後に現れる。図8のフィン構造に対して、操作1602にMLDプロセスが使用された場合、図17の(A)〜図17の(C)に示されるように、領域1702の周囲の露出した酸化物が、ドーピングがフィン構造の露出していない半導体領域に影響を及ぼすのを防ぐためのマスクとして機能する一方、領域1702はドーパントを受け入れる。しかし、操作1702は、特定のフィン構造(または基板の他の領域)がドーパントを受け入れるかどうかを規定するためのマスキングステップを使用することが可能である。例えば、動作1702が注入段階を利用する場合、フォトレジストマスクが使用可能である。あるいは、MLDが利用される場合、ハードマスク(例えば、酸化物や窒化物を用いた)が必要とされることがある。
【0051】
一度、フィン構造の領域が操作1602においてドーピングされると、代用ソースおよびドレイン領域は、操作306でソースおよびドレイン領域がエッチング除去される操作1604において形成されてよい。いくつかの例において、操作1604は上述の操作308と同様の方法で実行されてよい。しかし、他の例において、操作1604は、成長または堆積されたソースおよびドレイン領域において、半導体をその場でドーピングせずに実行されてよい。例えば、ドーピングされていない半導体は、ソースおよびドレイン領域を再充填するために成長されてよい。半導体の成長に続き、注入ステップは再充填されたソースおよびドレイン領域をドーピングするために使用されてよい。
【0052】
プロセス1600の変更において、操作1604は省略可能である。この変更において、操作1602の後に、半導体は、ソースおよびドレイン領域を再充填するために成長/堆積されなくてもよい。代わりに、ソースおよびドレイン領域に対するオーム性接触の形成を促進するために、露出した半導体に、金属が堆積されてよい。例えば、ニッケル、チタン、コバルト等が、ケイ素化合物を形成するために、露出した半導体に堆積されて反応してもよい。
【0053】
プロセス1600の別の変更において、操作1604はやはり省略可能である。しかし、この変更において、金属と半導体のいずれも、成長または堆積されない。代わりに、誘電層が堆積されてよい。続いて、フィン構造の露出した半導体領域への直接の金属接触を形成するために、コンタクトホールが誘電層にエッチングされてよい。この変更は、コンタクトホールの底部において露出したシリコン上へのケイ素化合物の形成を含んでよい。
【0054】
本発明の特定の実施形態における先の記述は、例示および説明の目的で提示されている。それらは、開示された形式と寸分違わぬものに、本発明を包括または限定するものではなく、上述の教示を参照すれば、多くの修正および変更が可能であることが理解されるべきである。
【特許請求の範囲】
【請求項1】
ソース領域、ドレイン領域、および上記ソース領域と上記ドレイン領域との間のチャネル領域を有するフィンを備えたフィン電界効果トランジスタ(finFET)を加工するための方法であって、
半導体基板において上記フィンをエッチングする工程と、
上記チャネル領域にゲートスタックを形成する工程とを含み、
上記ゲートスタックは、上記チャネル領域に直接接触する絶縁層と、上記絶縁層に直接接触するゲート材料とを有しており、
上記フィンの第一領域を露出させるために、上記ソース領域および上記ドレイン領域をエッチングする工程と、
上記第一領域の一部をドーパントでドーピングする工程とをさらに含むことを特徴とする方法。
【請求項2】
ソースエピタキシー領域およびドレインエピタキシー領域をそれぞれ形成するために、上記ソース領域および上記ドレイン領域に隣接する上記第一領域の側面に、半導体を成長させる工程をさらに含むことを特徴とする、請求項1に記載の方法。
【請求項3】
上記エピタキシャル半導体を成長させながら、上記半導体をその場でドーピングする工程をさらに含むことを特徴とする、請求項2に記載の方法。
【請求項4】
上記半導体の成長工程は、エピタキシャルに実施されることを特徴とする、請求項1に記載の方法。
【請求項5】
上記フィンおよびその周囲に、分離層を堆積させる工程と、
上記フィンの表面とほぼ同一平面上の上面を有するように、上記分離層を研磨する工程とをさらに含むことを特徴とする、請求項1に記載の方法。
【請求項6】
分離層を堆積させる工程、および上記分離層を研磨する工程は、上記ゲートスタックを形成する工程に先立って行われることを特徴とする、請求項5に記載の方法。
【請求項7】
上記フィンの上部を露出させるために、上記分離層をエッチバックするが、上記分離層が上記フィンの底部を覆った状態とする工程をさらに含むことを特徴とする、請求項6に記載の方法。
【請求項8】
上記ソースおよびドレインをエッチングする工程、および上記エピタキシャル半導体を成長させる工程は、上記フィンをエッチングする工程に先立って行われることを特徴とする、請求項1に記載の方法。
【請求項9】
上記チャネル領域は固有の歪みを有し、上記ソースエピタキシー領域は第一歪みを有し、上記ソースエピタキシー領域の第一歪みは、上記チャネル領域における電子または正孔の移動度を向上させるために、上記チャネル領域の少なくとも一部の上記固有の歪みを修正することを特徴とする、請求項1に記載の方法。
【請求項10】
上記半導体基板はバルクシリコンウエハであることを特徴とする、請求項1に記載の方法。
【請求項11】
上記ドレインエピタキシー領域は、上記半導体ウエハと異なる材料であることを特徴とする、請求項1に記載の方法。
【請求項12】
上記エピタキシャル半導体は、上記半導体基板の材料に対して選択的に成長されることを特徴とする、請求項1に記載の方法。
【請求項13】
上記ゲートスタックの一部を除去する工程と、
上記チャネル領域の上に金属ゲートを形成する工程とをさらに含むことを特徴とする、請求項1に記載の方法。
【請求項14】
上記チャネル領域の上に上記金属ゲートを形成する前に、上記チャネル領域に誘電層を堆積させる工程をさらに含むことを特徴とする、請求項13に記載の方法。
【請求項15】
上記第一領域の一部へのドーピングは、傾斜角での注入を用いて実施されることを特徴とする、請求項1に記載の方法。
【請求項16】
上記第一領域の一部へドーピングを行う工程は、
上記第一領域の一部へドーピングプレカーサを加える工程と、
上記第一領域の一部の上にキャップ層を堆積させる工程と、
上記フィンをアニールする工程とを含むことを特徴とする、請求項1に記載の方法。
【請求項17】
上記第一領域の一部へドーピングを行う工程は、上記キャップ層を除去する工程をさらに含むことを特徴とする、請求項16に記載の方法。
【請求項18】
上記ドーピングプレカーサを加える工程は、上記第一領域の一部へプレカーサを含む湿った化学物質を塗布する工程を含むことを特徴とする、請求項16に記載の方法。
【請求項19】
上記ドーピングプレカーサを加える工程は、上記第一領域の一部へプレカーサを堆積させる工程を含むことを特徴とする、請求項16に記載の方法。
【請求項20】
半導体基板上のフィン電界効果トランジスタ(finFET)であって、
上記半導体基板にエッチングされたフィンと、
チャネル領域に畳重しているゲートスタックとを備え、
上記フィンは、
上記半導体基板から突き出る第一側面と、上記第一側面と反対側であって、上記半導体基板から突き出る第二側面とを有するチャネル領域と、
ソース領域と、
ドレイン領域とを備え、
上記チャネル領域は、上記ソース領域と上記ドレイン領域との間に位置し、上記フィンの第一領域の一部はドーパントを含み、上記第一領域を露出させるために、上記ソース領域および上記ドレイン領域がエッチングされた後に、上記第一領域の一部はドーパントでドーピングされており、
上記ゲートスタックは、上記チャネル領域の上記第一側面および上記第二側面と直接接触する絶縁層と、上記絶縁層に直接接触する導電性のゲート材料とを含むことを特徴とするfinFET。
【請求項21】
上記チャネル領域においてエピタキシャルに成長する半導体のソースエピタキシー領域と、
上記チャネル領域においてエピタキシャルに成長する半導体の、上記ソースエピタキシー領域から離れたドレインエピタキシー領域とをさらに備え、上記ドレインエピタキシー領域はその場でドーピングされることを特徴とする、請求項20に記載のfinFET。
【請求項22】
上記チャネル領域は固有の歪みを有し、上記ソースエピタキシー領域は第一歪みを有し、上記ソースエピタキシー領域の第一歪みは、上記チャネル領域における電子または正孔の移動度を向上させるために、上記チャネル領域の少なくとも一部の上記固有の歪みを修正することを特徴とする、請求項21に記載のfinFET。
【請求項23】
上記ドレインエピタキシー領域は、上記半導体ウエハと異なる材料であることを特徴とする、請求項21に記載のfinFET。
【請求項24】
上記ソースエピタキシー領域および上記ドレインエピタキシー領域は、異なる材料特性を有することを特徴とする、請求項21に記載のfinFET。
【請求項25】
上記ゲート材料は金属であることを特徴とする、請求項20に記載のfinFET。
【請求項26】
上記絶縁材料はハフニウムを含むことを特徴とする、請求項20に記載のfinFET。
【請求項27】
上記半導体基板はバルクシリコンウエハであることを特徴とする、請求項20に記載のfinFET。
【請求項1】
ソース領域、ドレイン領域、および上記ソース領域と上記ドレイン領域との間のチャネル領域を有するフィンを備えたフィン電界効果トランジスタ(finFET)を加工するための方法であって、
半導体基板において上記フィンをエッチングする工程と、
上記チャネル領域にゲートスタックを形成する工程とを含み、
上記ゲートスタックは、上記チャネル領域に直接接触する絶縁層と、上記絶縁層に直接接触するゲート材料とを有しており、
上記フィンの第一領域を露出させるために、上記ソース領域および上記ドレイン領域をエッチングする工程と、
上記第一領域の一部をドーパントでドーピングする工程とをさらに含むことを特徴とする方法。
【請求項2】
ソースエピタキシー領域およびドレインエピタキシー領域をそれぞれ形成するために、上記ソース領域および上記ドレイン領域に隣接する上記第一領域の側面に、半導体を成長させる工程をさらに含むことを特徴とする、請求項1に記載の方法。
【請求項3】
上記エピタキシャル半導体を成長させながら、上記半導体をその場でドーピングする工程をさらに含むことを特徴とする、請求項2に記載の方法。
【請求項4】
上記半導体の成長工程は、エピタキシャルに実施されることを特徴とする、請求項1に記載の方法。
【請求項5】
上記フィンおよびその周囲に、分離層を堆積させる工程と、
上記フィンの表面とほぼ同一平面上の上面を有するように、上記分離層を研磨する工程とをさらに含むことを特徴とする、請求項1に記載の方法。
【請求項6】
分離層を堆積させる工程、および上記分離層を研磨する工程は、上記ゲートスタックを形成する工程に先立って行われることを特徴とする、請求項5に記載の方法。
【請求項7】
上記フィンの上部を露出させるために、上記分離層をエッチバックするが、上記分離層が上記フィンの底部を覆った状態とする工程をさらに含むことを特徴とする、請求項6に記載の方法。
【請求項8】
上記ソースおよびドレインをエッチングする工程、および上記エピタキシャル半導体を成長させる工程は、上記フィンをエッチングする工程に先立って行われることを特徴とする、請求項1に記載の方法。
【請求項9】
上記チャネル領域は固有の歪みを有し、上記ソースエピタキシー領域は第一歪みを有し、上記ソースエピタキシー領域の第一歪みは、上記チャネル領域における電子または正孔の移動度を向上させるために、上記チャネル領域の少なくとも一部の上記固有の歪みを修正することを特徴とする、請求項1に記載の方法。
【請求項10】
上記半導体基板はバルクシリコンウエハであることを特徴とする、請求項1に記載の方法。
【請求項11】
上記ドレインエピタキシー領域は、上記半導体ウエハと異なる材料であることを特徴とする、請求項1に記載の方法。
【請求項12】
上記エピタキシャル半導体は、上記半導体基板の材料に対して選択的に成長されることを特徴とする、請求項1に記載の方法。
【請求項13】
上記ゲートスタックの一部を除去する工程と、
上記チャネル領域の上に金属ゲートを形成する工程とをさらに含むことを特徴とする、請求項1に記載の方法。
【請求項14】
上記チャネル領域の上に上記金属ゲートを形成する前に、上記チャネル領域に誘電層を堆積させる工程をさらに含むことを特徴とする、請求項13に記載の方法。
【請求項15】
上記第一領域の一部へのドーピングは、傾斜角での注入を用いて実施されることを特徴とする、請求項1に記載の方法。
【請求項16】
上記第一領域の一部へドーピングを行う工程は、
上記第一領域の一部へドーピングプレカーサを加える工程と、
上記第一領域の一部の上にキャップ層を堆積させる工程と、
上記フィンをアニールする工程とを含むことを特徴とする、請求項1に記載の方法。
【請求項17】
上記第一領域の一部へドーピングを行う工程は、上記キャップ層を除去する工程をさらに含むことを特徴とする、請求項16に記載の方法。
【請求項18】
上記ドーピングプレカーサを加える工程は、上記第一領域の一部へプレカーサを含む湿った化学物質を塗布する工程を含むことを特徴とする、請求項16に記載の方法。
【請求項19】
上記ドーピングプレカーサを加える工程は、上記第一領域の一部へプレカーサを堆積させる工程を含むことを特徴とする、請求項16に記載の方法。
【請求項20】
半導体基板上のフィン電界効果トランジスタ(finFET)であって、
上記半導体基板にエッチングされたフィンと、
チャネル領域に畳重しているゲートスタックとを備え、
上記フィンは、
上記半導体基板から突き出る第一側面と、上記第一側面と反対側であって、上記半導体基板から突き出る第二側面とを有するチャネル領域と、
ソース領域と、
ドレイン領域とを備え、
上記チャネル領域は、上記ソース領域と上記ドレイン領域との間に位置し、上記フィンの第一領域の一部はドーパントを含み、上記第一領域を露出させるために、上記ソース領域および上記ドレイン領域がエッチングされた後に、上記第一領域の一部はドーパントでドーピングされており、
上記ゲートスタックは、上記チャネル領域の上記第一側面および上記第二側面と直接接触する絶縁層と、上記絶縁層に直接接触する導電性のゲート材料とを含むことを特徴とするfinFET。
【請求項21】
上記チャネル領域においてエピタキシャルに成長する半導体のソースエピタキシー領域と、
上記チャネル領域においてエピタキシャルに成長する半導体の、上記ソースエピタキシー領域から離れたドレインエピタキシー領域とをさらに備え、上記ドレインエピタキシー領域はその場でドーピングされることを特徴とする、請求項20に記載のfinFET。
【請求項22】
上記チャネル領域は固有の歪みを有し、上記ソースエピタキシー領域は第一歪みを有し、上記ソースエピタキシー領域の第一歪みは、上記チャネル領域における電子または正孔の移動度を向上させるために、上記チャネル領域の少なくとも一部の上記固有の歪みを修正することを特徴とする、請求項21に記載のfinFET。
【請求項23】
上記ドレインエピタキシー領域は、上記半導体ウエハと異なる材料であることを特徴とする、請求項21に記載のfinFET。
【請求項24】
上記ソースエピタキシー領域および上記ドレインエピタキシー領域は、異なる材料特性を有することを特徴とする、請求項21に記載のfinFET。
【請求項25】
上記ゲート材料は金属であることを特徴とする、請求項20に記載のfinFET。
【請求項26】
上記絶縁材料はハフニウムを含むことを特徴とする、請求項20に記載のfinFET。
【請求項27】
上記半導体基板はバルクシリコンウエハであることを特徴とする、請求項20に記載のfinFET。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【公開番号】特開2013−58740(P2013−58740A)
【公開日】平成25年3月28日(2013.3.28)
【国際特許分類】
【外国語出願】
【出願番号】特願2012−167359(P2012−167359)
【出願日】平成24年7月27日(2012.7.27)
【出願人】(512197766)アドバンスド イオン ビーム テクノロジー,インコーポレイテッド (2)
【氏名又は名称原語表記】ADVANCED ION BEAM TECHNOLOGY,INC.
【住所又は居所原語表記】5F,No.18,Creation Road 1,Science Park,Hsin−Chu 300,TAIWAN(R.O.C.)
【Fターム(参考)】
【公開日】平成25年3月28日(2013.3.28)
【国際特許分類】
【出願番号】特願2012−167359(P2012−167359)
【出願日】平成24年7月27日(2012.7.27)
【出願人】(512197766)アドバンスド イオン ビーム テクノロジー,インコーポレイテッド (2)
【氏名又は名称原語表記】ADVANCED ION BEAM TECHNOLOGY,INC.
【住所又は居所原語表記】5F,No.18,Creation Road 1,Science Park,Hsin−Chu 300,TAIWAN(R.O.C.)
【Fターム(参考)】
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