ハイブリッドMOSFETデバイスの製造方法およびそれにより得られるハイブリッドMOSFET
【課題】第1および第2のチャネル材料をそれぞれ有する第1MOSFETと第2MOSFETを含むハイブリッドMOSFETデバイスの製造方法を提供する。
【解決手段】III−Vオン絶縁体スタックは、続いて第1基板に接続される第2基板の上に形成される。III−V層103および絶縁体層は第1領域から選択的に除去されて、これにより第1基板の半導体層が露出する。第1MOSFETの第1ゲートスタック109は第1領域の露出した半導体層上に形成される。第2MOSFETの第2ゲートスタック109’は第2領域のIII−V層の上に形成される。
【解決手段】III−Vオン絶縁体スタックは、続いて第1基板に接続される第2基板の上に形成される。III−V層103および絶縁体層は第1領域から選択的に除去されて、これにより第1基板の半導体層が露出する。第1MOSFETの第1ゲートスタック109は第1領域の露出した半導体層上に形成される。第2MOSFETの第2ゲートスタック109’は第2領域のIII−V層の上に形成される。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書は、IV族半導体材料を含む第1チャネルを有する第1MOSFETと、III−V族半導体材料を含む第2チャネルを有する第2MOSFETとを含むハイブリッドMOSFETデバイスを製造する方法に関する。
【0002】
本明細書は、また、ここで記載された製造方法を用いて得られるハイブリッドMOSFETデバイスに関する。
【背景技術】
【0003】
高移動度デバイス(Geチャネル、III−V化合物チャネル)は、11nmノードおよびそれを超える場合に考えられるデバイス小型化の選択肢の1つである。システムオンチップ(SoC)の応用では、全ての異なる性能の要求(高性能コアCMOS、周辺(アナログ、I/O)、高電圧デバイス、ESD、RF)に同時に答えるために、シリコン基板上で、高移動度デバイスが標準Si相補型金属酸化物半導体(CMOS)と集積化されるであろうことが信じられる。
【0004】
pMOSのための公知の解決は、シリコン上に直接SiGeまたはGeの量子井戸を成長させることにより、量子井戸デバイスを形成することである。しかしながら、nMOSのために最も高いポテンシャルを有するIII−V化合物デバイスは、十分に高い移動度を与えるために、例えばInAsやInGaAsのようなチャネル材料が必要である。それらの後者の材料は、シリコンに対して非常に大きな格子不整合を有し、それゆえにバッファまたは積層の上への成長を必要とする。
【0005】
III−VnMOSデバイスのフットプリント(foot-print)の損失を避けるために、バッファ層は十分に薄くて、約250nmから300nmの、典型的なシャロウトレンチ分離(STI)のトレンチ深さ内にフィットできなければならない。また、全ての格子不整合欠陥が制限されて、臨界表面領域に伝わらないようにしなければならない。しかしながら、それらの2つの要求は、相反し、それらの困難を回避するために代わりの製造方法が要求される。
【発明の概要】
【0006】
本発明の目的は、ハイブリッドMOSFETデバイス中のバッファ層の存在が避けられる、ハイブリッドMOSFETデバイスの代わりの製造方法を提供することである。
【0007】
本発明の目的は、最初の独立請求項の工程を含む方法を用いて、この説明により達成される。
【0008】
本発明の他の目的は、改良された特性を有するハイブリッドMOSFETデバイスを提供することである。
【0009】
この他の目的は、第2の独立請求項のハイブリッドMOSFETデバイスを用いて、この説明により達成される。
【0010】
この説明の最初の形態では、ハイブリッドMOSFETの製造方法が記載され、ハイブリッドMOSFETは、第1チャネル材料を有する第1MOSFETと、第2チャネル材料を有する第2MOSFETとを含み、この方法は以下の工程、即ち、
少なくとも第1領域に、第1チャネル材料として機能するのに適したIV族半導体材料の半導体層を含む第1基板を提供する工程と、
露出した絶縁体層に覆われて、これと接続するIII−V層を含む第2基板であって、III−V層は、第2チャネル材料として機能するのに適したIII−V化合物を含む第2基板を供給する工程と、
第1基板を第2基板にダイレクト基板ボンディングして、III−Vオン絶縁体スタックを第1基板上に形成する工程であって、III−Vオン絶縁体スタックは、第1領域と第2領域の上で第1基板を覆いこれと接続する絶縁体層と、第1領域と第2領域の上で絶縁体層を覆いこれと接続するIII−V層とを含む工程と、
第1領域のIII−V層と絶縁体層とを選択的に除去して、第1領域で半導体層を露出させる工程と、
第1領域で露出した半導体層の上に、第1MOSFETの第1ゲートスタックを形成する工程と、
第2領域で、III−V層の上に第2MOSFETの第2ゲートスタックを形成する工程と、を含む。
【0011】
この第1の形態では、III−Vオン絶縁体スタックは、第1基板の上側に、後で接続される分離した基板の上側に形成される。この方法では、第1基板に存在するバッファ層や層のスタックの上に、III−V化合物材料を成長する従来技術の工程が避けられる。結果として、第1基板中でのそのようなバッファや層のスタックの必要性が避けられる。結果のハイブリッドMOSFETデバイスは、このように、そのようなバッファや層のスタックを含まなくとも良く、従来技術のデバイスに比較して膜厚を低減でき、そして格子不整合欠陥をより少なくできる。更に、それらの製造は、完全にCMOSと互換性を有し、バッファ層アプローチを用いる製造中に形成される応力を避けることができる。
【0012】
第2の形態では、本説明は、またCMOSプロセス技術のためにハイブリッド集積スキームに関連し、これにより、III−V化合物材料を含むチャネルを有するnMOS高移動度デバイスが、pMOS高移動度デバイスおよび/またはCMOS周辺デバイスと同時に、同じ基板上に形成される。nMOS高移動度デバイスは、埋め込み絶縁体(III−Vオン絶縁体)を有する領域の上に形成され、これは第1の形態に関して記載された工程を用いて形成されても良く、一方、他のデバイス、即ちpMOS高移動度デバイスおよび/またはCMOS周辺デバイスはバルクSi上に直接形成されても良い。
【0013】
記載の具体例では、第1および第2のゲートスタック、特にnMOS高移動度デバイスのゲートスタックおよびpMOS高移動度デバイスのゲートスタックが、同時に形成されても良い。これは、ゲートスタックの形成に先立って、第1の形態に関して記載された工程が実質的にプレーナー構造になるという事実により可能になる。
【0014】
明細の具体例では、工程、特に第1領域の露出した半導体層の上に第2のIV族半導体材料を成長する工程で、第2のIV族半導体材料は第1チャネル材料として機能するのに好ましい工程が、ゲートスタックの作製前に、構造を更に平坦化するために導入されても良い。
【0015】
明細の具体例では、以下の工程:III−Vオン絶縁体スタックを除去し、第2MOSFETのソース領域およびドレイン領域に対応する領域中の第1基板中にリセスを形成し、続いて第2MOSFETのソース領域およびドレイン領域のそれぞれにドープされたIV族半導体材料を選択的に再成長させ、続いて第1および第2のMOSFETのソース領域およびドレイン領域のそれぞれに、ソースコンタクトとドレインコンタクトを同時に形成する工程を、ゲートスタックの形成に続いて行っても良い。
【0016】
この明細の具体例では、ハイブリッドMOSFETデバイスは、更に、IV族半導体材料を含む第3チャネルを有する第3MOSFETを含んでも良い。第3MOSFETは、第1MOSFETと同じでも良く、第1MOSFETと同時に作製しても良い。
【図面の簡単な説明】
【0017】
明細は、更に以下の記載と添付された図面の手段により明確にされる。
【0018】
【図1A】本明細の具体例にかかるダイレクトウエハボンディングを模式的に示す。
【図1B】本明細の具体例にかかるダイレクトウエハボンディングを模式的に示す。
【図1C】本明細の具体例にかかるダイレクトウエハボンディングを模式的に示す。
【図1D】本明細の第1の具体例にかかるハイブリッドMOSFETの製造方法を模式的に示す。
【図1E】本明細の第1の具体例にかかるハイブリッドMOSFETの製造方法を模式的に示す。
【図1F】本明細の第1の具体例にかかるハイブリッドMOSFETの製造方法を模式的に示す。
【図2A】本明細の第2の具体例にかかるハイブリッドMOSFETの製造方法を模式的に示す。
【図2B】本明細の第2の具体例にかかるハイブリッドMOSFETの製造方法を模式的に示す。
【図2C】本明細の第2の具体例にかかるハイブリッドMOSFETの製造方法を模式的に示す。
【図2D】本明細の第2の具体例にかかるハイブリッドMOSFETの製造方法を模式的に示す。
【図2E】本明細の第2の具体例にかかるハイブリッドMOSFETの製造方法を模式的に示す。
【図3A】本明細の具体例にかかる第1MOSFETおよび第2MOSFETの上に同時にS/Dコンタクトを形成する方法を模式的に示す。
【図3B】本明細の具体例にかかる第1MOSFETおよび第2MOSFETの上に同時にS/Dコンタクトを形成する方法を模式的に示す。
【図3C】本明細の具体例にかかる第1MOSFETおよび第2MOSFETの上に同時にS/Dコンタクトを形成する方法を模式的に示す。
【図3D】本明細の具体例にかかる第1MOSFETおよび第2MOSFETの上に同時にS/Dコンタクトを形成する方法を模式的に示す。
【発明を実施するための形態】
【0019】
本明細は、特定の具体例について、添付図面を参照しながら説明するが、本明細はこれらにより限定されるものではなく、請求の範囲によってのみ限定されるものである。記載された図面は、単に概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本明細の実施の実際の縮小には対応していない。
【0020】
更に、明細や請求の範囲中の、第1、第2、第3等の用語は、類似の要素の間で区別するために使用され、連続的、または時間的な順序を表す必要はない。用語は、適当な状況下で入替え可能であり、明細の具体例は、ここに記載や図示されたものと異なる順序によっても操作できる。
【0021】
また、明細や請求の範囲中の、上、下、上に、下に等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された明細は、ここに記載や図示されたものと異なる位置でも操作できることを理解すべきである。
【0022】
また、「好ましくは」として言及されるが、多くの具体例は、明細の範囲を限定するよりもむしろ、明細が実行できるような例示的な方法として解釈される。
【0023】
また、請求の範囲で使用される「含む(comprising)」の用語は、それ以降に示される要素や方法に限定して解釈すべきでなく、他の要素や工程を排除しない。このように、言及された特徴、数字、工程、または成分の存在を明記したと解釈される必要があり、1またはそれ以上の他の特徴、数字、工程、または成分、またはこれらの組み合わせの存在または追加を排除してはならない。このように、「手段AおよびBを含むデバイス」の表現の範囲は、構成要素AとBのみを含むデバイスに限定されるべきではなく、むしろ本明細に関して、単に数えられたデバイスの成分がAとBであり、更に、請求項は、それらの成分の均等物を含むと解釈されるべきである。
【0024】
以下の、この記載にかかる好適な具体例は、IV族半導体材料を含む第1チャネルを有する第1MOSFETと、III−V化合物材料を含む第2チャネルを有する第2MOSFETとを含むハイブリッドMOSFETデバイスの製造を表す。デバイスは、更に、IV族半導体材料を含む第3チャネルを有する第3MOSFETを含んでも良い。
【0025】
好適な具体例は、CMOSプロセス技術のハイブリッド集積スキームを提供し、これにより、III−V化合物材料を含むチャネルを有するnMOS高移動度デバイスが、pMOS高移動度デバイスおよび/またはCMOS周辺デバイスと同じ基板上に、同時に形成される。nMOS高移動度デバイスは、埋め込み絶縁体を有する領域(III−Vオン絶縁体)の上に形成され、pMOS高移動度デバイスおよび/またはCMOS周辺デバイスのような他のデバイスはバルクSi上に直接形成される。好適には、pMOS高移動度デバイスは、ゲルマニウム含有チャネルを有する。好適には、CMOS周辺デバイスは、シリコン含有チャネルを有する。
【0026】
図1A〜図1Fを参照して、以下の工程を含むハイブリッドMOSFETの製造方法について説明する。
【0027】
図1Aは、従来技術において知られ、それゆえに更に説明する必要のない方法で、分離基板上にIII−Vオン絶縁体スタック(C)が製造されることが示される。ここでは第2基板またはハンドルウエハと呼ばれるこの分離基板は、基板層のスタック(100’)、段階的な(graded)バッファ層(102)、III−V化合物活性層を形成するIII−V化合物層(103)、および絶縁体層(104)を含む。基板層(100’)はSi基板(ウエハ)でも良く、その上にバッファ層(102)およびIII−V化合物層(103)はエピタキシャル成長される。
【0028】
更に、段階的なバッファ層(102)は、1またはそれ以上のサブレイヤを含み、それぞれのサブレイヤは、2元化合物または3元化合物を含んでも良い。好適な具体例では、段階的なバッファ層(102)のサブレイヤは、エッチストップとして機能し、即ち、基板層(100’)と、基板(100’)とエッチストッパ層との間の段階的なバッファ層の層とは異なる化学剤で除去できる。
【0029】
更に、III−V層(103)は1またはそれ以上のサブレイヤを含み、それぞれのサブレイヤは、2元化合物または3元化合物を含んでも良い。特定の例では、III−V層(103)はInGaAsまたはInAsを含む。
【0030】
絶縁体層(104)は、好適には、誘電体ボンディング層として機能するのに適した酸化物である。特定の具体例では、絶縁体層(104)は、シリコン酸化物またはアルミニウム酸化物を含む。
【0031】
図1Bは、好適にはバルク半導体基板(100)である第1基板、即ちデバイスウエハが提供されることを示す。第1領域(I、I’)と第2領域(II)は、半導体基板(100)にシャロウトレンチ分離パターン(105、105’)を規定して形成される。特定の具体例では、IV族半導体材料(107、108)は、シリコンおよび/またはゲルマニウムを含む。更に特定の具体例では、IV族半導体材料(107、108)はゲルマニウムである。
【0032】
図1Cは、第1基板(A)と第2基板(B)とのダイレクト基板ボンディングであり、III−Vオン絶縁体スタック(C)が第1基板(A)上に形成され、III−Vオン絶縁体スタック(C)は、第1領域(I、I’)と第2領域(II)の上の第1基板(A)の上でこれと接続する絶縁体層(104)と、第1領域(I、I’)と第2領域(II)上の絶縁体層(104)の上でこれと接続するIII−V層(103)とを含む。
【0033】
図1Dは、好適にはエッチングによる、ダイレクト基板ボンディング後の、III−V層を露出させるための半導体基板(100’)および段階的なバッファ層(102)の除去を示す。
【0034】
図1Eは、III−V層(103)と絶縁体層(104)を、第1領域(I、I’)で選択的に除去する工程を示し、これにより、第1領域(I、I’)で半導体基板(107、108)を露出させる。
【0035】
図1Fは、第1領域(I、I’)で露出した半導体材料の上に第1MOSFETおよび第3MOSFETの第1および第2ゲートスタック(109、109’)を形成する工程と、第2領域(II)でIII−V層の上に第2MOSFETの第2ゲートスタック(109”)を形成する工程とを示す。それらの工程は、好適には、しかし本質的には、同時に行われる。
【0036】
図1A〜図1Fのシーケンスでは、シャロウトレンチ分離パターン(105、105’)が、基板(100)上にIII−Vオン絶縁体スタック(C)の前に(を形成するのに先立って)、半導体基板(100)に形成される。代わりに、図2A〜図2Bに示すように、シャロウトレンチ分離パターン(205、205’)が、III−Vオン絶縁体スタック(C、203−204)が基板(200)にボンディグされた後に、形成されても良い。
【0037】
図1A〜図1Fのシーケンスでは、第1および第3のゲートスタック(109、109’)が、第2領域(II)において、III−Vオン絶縁体スタックの除去により露出した基板(100)の半導体材料の上に直接形成される。代わりに、図2C〜図2Eに示すように、第1領域(I、I’)において、III−Vオン絶縁体スタック(C)を除去した後、第2のIV族半導体材料(207、208)が、第1領域(I、I’)の半導体基板の上にその後に成長され、この第2のIV族半導体材料は、第1チャネル材料として機能するのに適している。特定の具体例では、第2のIV族半導体材料(207、208)は、シリコンおよび/またはゲルマニウムを含む。図2A〜図2Eの具体例では、構造は、更にゲートスタック(209、209’、209”)の形成前に平坦化される。
【0038】
この明細の多くの具体例では、第1MOSFETはp−MOSFETで、第2MOSFETはn−MOSFETである。
【0039】
この明細の多くの具体例では、ハイブリッドMOSFETデバイスは、第3領域(I’)の上の第3MOSFETを含みことができる。それらの具体例では、第1MOSFETと第2MOSFETが上述のように第1領域(I)と第2領域(II)の上にそれぞれ形成され、共に高性能CMOS(コア)デバイスを形成する。第3MOSFET(例えばCMOS周辺)は、Siバルク基板(100、200、300)の上に直接形成される。ゲートパターニングと3つのMOSFETを集積する更なるプロセスは同時に行われても良い。
【0040】
追加の集積の挑戦は、NiSiのようなシリサイドコンタクトスキームが一般に用いられるSi系やSiGe系のデバイスのような他のデバイスと好適には互換性のある集積スキームを用いた良好なコンタクト領域の形成である。
【0041】
明細の方法は、以下の工程を有する図3A〜図3Dのシーケンスにより、この挑戦に取り組む。図3Cは、第2MOSFET(II)のソース(S)およびドレイン(D)に対応する領域で、更にIII-V絶縁体スタック(C)を除去し、半導体基板(300)中にリセスを形成する。続いて、第2MOSFETのソース(301)およびドレイン(301’)のリセスのそれぞれでドープされたIV族半導体材料の選択エピタキシャル再成長が行われ、その後に、第1MOSFETと第2MOSFETの上に同時にソースコンタクトとドレインコンタクトを形成する。
【0042】
それらの追加のプロセス工程は、高移動度デバイスとSiCMOS周辺デバイスの双方に対して、例えばNiシリサイドのような同一コンタクトスキームを用いることができる。S/D領域のエピタキシャル再成長のためのプロセス条件は、成長温度がIII−Vチャネル材料と互換性があるように適用されても良い。
【0043】
明細の異なる具体例では、III−Vオン絶縁体スタック(C)は、15nmより薄い膜厚、好適には10nmより薄い膜厚を有しても良い。換言すれば、絶縁体層(104)とIII−V層(103)との膜厚の合計は、15nmより薄く、好適には10nmより薄い。15nmより薄いIII−Vオン絶縁体スタック(C)の全膜厚は、第1MOSFETと第2MOSFETのゲートスタックのパターニングを同時に行い、集積スキームを十分に単純化することを可能にする。
【技術分野】
【0001】
本明細書は、IV族半導体材料を含む第1チャネルを有する第1MOSFETと、III−V族半導体材料を含む第2チャネルを有する第2MOSFETとを含むハイブリッドMOSFETデバイスを製造する方法に関する。
【0002】
本明細書は、また、ここで記載された製造方法を用いて得られるハイブリッドMOSFETデバイスに関する。
【背景技術】
【0003】
高移動度デバイス(Geチャネル、III−V化合物チャネル)は、11nmノードおよびそれを超える場合に考えられるデバイス小型化の選択肢の1つである。システムオンチップ(SoC)の応用では、全ての異なる性能の要求(高性能コアCMOS、周辺(アナログ、I/O)、高電圧デバイス、ESD、RF)に同時に答えるために、シリコン基板上で、高移動度デバイスが標準Si相補型金属酸化物半導体(CMOS)と集積化されるであろうことが信じられる。
【0004】
pMOSのための公知の解決は、シリコン上に直接SiGeまたはGeの量子井戸を成長させることにより、量子井戸デバイスを形成することである。しかしながら、nMOSのために最も高いポテンシャルを有するIII−V化合物デバイスは、十分に高い移動度を与えるために、例えばInAsやInGaAsのようなチャネル材料が必要である。それらの後者の材料は、シリコンに対して非常に大きな格子不整合を有し、それゆえにバッファまたは積層の上への成長を必要とする。
【0005】
III−VnMOSデバイスのフットプリント(foot-print)の損失を避けるために、バッファ層は十分に薄くて、約250nmから300nmの、典型的なシャロウトレンチ分離(STI)のトレンチ深さ内にフィットできなければならない。また、全ての格子不整合欠陥が制限されて、臨界表面領域に伝わらないようにしなければならない。しかしながら、それらの2つの要求は、相反し、それらの困難を回避するために代わりの製造方法が要求される。
【発明の概要】
【0006】
本発明の目的は、ハイブリッドMOSFETデバイス中のバッファ層の存在が避けられる、ハイブリッドMOSFETデバイスの代わりの製造方法を提供することである。
【0007】
本発明の目的は、最初の独立請求項の工程を含む方法を用いて、この説明により達成される。
【0008】
本発明の他の目的は、改良された特性を有するハイブリッドMOSFETデバイスを提供することである。
【0009】
この他の目的は、第2の独立請求項のハイブリッドMOSFETデバイスを用いて、この説明により達成される。
【0010】
この説明の最初の形態では、ハイブリッドMOSFETの製造方法が記載され、ハイブリッドMOSFETは、第1チャネル材料を有する第1MOSFETと、第2チャネル材料を有する第2MOSFETとを含み、この方法は以下の工程、即ち、
少なくとも第1領域に、第1チャネル材料として機能するのに適したIV族半導体材料の半導体層を含む第1基板を提供する工程と、
露出した絶縁体層に覆われて、これと接続するIII−V層を含む第2基板であって、III−V層は、第2チャネル材料として機能するのに適したIII−V化合物を含む第2基板を供給する工程と、
第1基板を第2基板にダイレクト基板ボンディングして、III−Vオン絶縁体スタックを第1基板上に形成する工程であって、III−Vオン絶縁体スタックは、第1領域と第2領域の上で第1基板を覆いこれと接続する絶縁体層と、第1領域と第2領域の上で絶縁体層を覆いこれと接続するIII−V層とを含む工程と、
第1領域のIII−V層と絶縁体層とを選択的に除去して、第1領域で半導体層を露出させる工程と、
第1領域で露出した半導体層の上に、第1MOSFETの第1ゲートスタックを形成する工程と、
第2領域で、III−V層の上に第2MOSFETの第2ゲートスタックを形成する工程と、を含む。
【0011】
この第1の形態では、III−Vオン絶縁体スタックは、第1基板の上側に、後で接続される分離した基板の上側に形成される。この方法では、第1基板に存在するバッファ層や層のスタックの上に、III−V化合物材料を成長する従来技術の工程が避けられる。結果として、第1基板中でのそのようなバッファや層のスタックの必要性が避けられる。結果のハイブリッドMOSFETデバイスは、このように、そのようなバッファや層のスタックを含まなくとも良く、従来技術のデバイスに比較して膜厚を低減でき、そして格子不整合欠陥をより少なくできる。更に、それらの製造は、完全にCMOSと互換性を有し、バッファ層アプローチを用いる製造中に形成される応力を避けることができる。
【0012】
第2の形態では、本説明は、またCMOSプロセス技術のためにハイブリッド集積スキームに関連し、これにより、III−V化合物材料を含むチャネルを有するnMOS高移動度デバイスが、pMOS高移動度デバイスおよび/またはCMOS周辺デバイスと同時に、同じ基板上に形成される。nMOS高移動度デバイスは、埋め込み絶縁体(III−Vオン絶縁体)を有する領域の上に形成され、これは第1の形態に関して記載された工程を用いて形成されても良く、一方、他のデバイス、即ちpMOS高移動度デバイスおよび/またはCMOS周辺デバイスはバルクSi上に直接形成されても良い。
【0013】
記載の具体例では、第1および第2のゲートスタック、特にnMOS高移動度デバイスのゲートスタックおよびpMOS高移動度デバイスのゲートスタックが、同時に形成されても良い。これは、ゲートスタックの形成に先立って、第1の形態に関して記載された工程が実質的にプレーナー構造になるという事実により可能になる。
【0014】
明細の具体例では、工程、特に第1領域の露出した半導体層の上に第2のIV族半導体材料を成長する工程で、第2のIV族半導体材料は第1チャネル材料として機能するのに好ましい工程が、ゲートスタックの作製前に、構造を更に平坦化するために導入されても良い。
【0015】
明細の具体例では、以下の工程:III−Vオン絶縁体スタックを除去し、第2MOSFETのソース領域およびドレイン領域に対応する領域中の第1基板中にリセスを形成し、続いて第2MOSFETのソース領域およびドレイン領域のそれぞれにドープされたIV族半導体材料を選択的に再成長させ、続いて第1および第2のMOSFETのソース領域およびドレイン領域のそれぞれに、ソースコンタクトとドレインコンタクトを同時に形成する工程を、ゲートスタックの形成に続いて行っても良い。
【0016】
この明細の具体例では、ハイブリッドMOSFETデバイスは、更に、IV族半導体材料を含む第3チャネルを有する第3MOSFETを含んでも良い。第3MOSFETは、第1MOSFETと同じでも良く、第1MOSFETと同時に作製しても良い。
【図面の簡単な説明】
【0017】
明細は、更に以下の記載と添付された図面の手段により明確にされる。
【0018】
【図1A】本明細の具体例にかかるダイレクトウエハボンディングを模式的に示す。
【図1B】本明細の具体例にかかるダイレクトウエハボンディングを模式的に示す。
【図1C】本明細の具体例にかかるダイレクトウエハボンディングを模式的に示す。
【図1D】本明細の第1の具体例にかかるハイブリッドMOSFETの製造方法を模式的に示す。
【図1E】本明細の第1の具体例にかかるハイブリッドMOSFETの製造方法を模式的に示す。
【図1F】本明細の第1の具体例にかかるハイブリッドMOSFETの製造方法を模式的に示す。
【図2A】本明細の第2の具体例にかかるハイブリッドMOSFETの製造方法を模式的に示す。
【図2B】本明細の第2の具体例にかかるハイブリッドMOSFETの製造方法を模式的に示す。
【図2C】本明細の第2の具体例にかかるハイブリッドMOSFETの製造方法を模式的に示す。
【図2D】本明細の第2の具体例にかかるハイブリッドMOSFETの製造方法を模式的に示す。
【図2E】本明細の第2の具体例にかかるハイブリッドMOSFETの製造方法を模式的に示す。
【図3A】本明細の具体例にかかる第1MOSFETおよび第2MOSFETの上に同時にS/Dコンタクトを形成する方法を模式的に示す。
【図3B】本明細の具体例にかかる第1MOSFETおよび第2MOSFETの上に同時にS/Dコンタクトを形成する方法を模式的に示す。
【図3C】本明細の具体例にかかる第1MOSFETおよび第2MOSFETの上に同時にS/Dコンタクトを形成する方法を模式的に示す。
【図3D】本明細の具体例にかかる第1MOSFETおよび第2MOSFETの上に同時にS/Dコンタクトを形成する方法を模式的に示す。
【発明を実施するための形態】
【0019】
本明細は、特定の具体例について、添付図面を参照しながら説明するが、本明細はこれらにより限定されるものではなく、請求の範囲によってのみ限定されるものである。記載された図面は、単に概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本明細の実施の実際の縮小には対応していない。
【0020】
更に、明細や請求の範囲中の、第1、第2、第3等の用語は、類似の要素の間で区別するために使用され、連続的、または時間的な順序を表す必要はない。用語は、適当な状況下で入替え可能であり、明細の具体例は、ここに記載や図示されたものと異なる順序によっても操作できる。
【0021】
また、明細や請求の範囲中の、上、下、上に、下に等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された明細は、ここに記載や図示されたものと異なる位置でも操作できることを理解すべきである。
【0022】
また、「好ましくは」として言及されるが、多くの具体例は、明細の範囲を限定するよりもむしろ、明細が実行できるような例示的な方法として解釈される。
【0023】
また、請求の範囲で使用される「含む(comprising)」の用語は、それ以降に示される要素や方法に限定して解釈すべきでなく、他の要素や工程を排除しない。このように、言及された特徴、数字、工程、または成分の存在を明記したと解釈される必要があり、1またはそれ以上の他の特徴、数字、工程、または成分、またはこれらの組み合わせの存在または追加を排除してはならない。このように、「手段AおよびBを含むデバイス」の表現の範囲は、構成要素AとBのみを含むデバイスに限定されるべきではなく、むしろ本明細に関して、単に数えられたデバイスの成分がAとBであり、更に、請求項は、それらの成分の均等物を含むと解釈されるべきである。
【0024】
以下の、この記載にかかる好適な具体例は、IV族半導体材料を含む第1チャネルを有する第1MOSFETと、III−V化合物材料を含む第2チャネルを有する第2MOSFETとを含むハイブリッドMOSFETデバイスの製造を表す。デバイスは、更に、IV族半導体材料を含む第3チャネルを有する第3MOSFETを含んでも良い。
【0025】
好適な具体例は、CMOSプロセス技術のハイブリッド集積スキームを提供し、これにより、III−V化合物材料を含むチャネルを有するnMOS高移動度デバイスが、pMOS高移動度デバイスおよび/またはCMOS周辺デバイスと同じ基板上に、同時に形成される。nMOS高移動度デバイスは、埋め込み絶縁体を有する領域(III−Vオン絶縁体)の上に形成され、pMOS高移動度デバイスおよび/またはCMOS周辺デバイスのような他のデバイスはバルクSi上に直接形成される。好適には、pMOS高移動度デバイスは、ゲルマニウム含有チャネルを有する。好適には、CMOS周辺デバイスは、シリコン含有チャネルを有する。
【0026】
図1A〜図1Fを参照して、以下の工程を含むハイブリッドMOSFETの製造方法について説明する。
【0027】
図1Aは、従来技術において知られ、それゆえに更に説明する必要のない方法で、分離基板上にIII−Vオン絶縁体スタック(C)が製造されることが示される。ここでは第2基板またはハンドルウエハと呼ばれるこの分離基板は、基板層のスタック(100’)、段階的な(graded)バッファ層(102)、III−V化合物活性層を形成するIII−V化合物層(103)、および絶縁体層(104)を含む。基板層(100’)はSi基板(ウエハ)でも良く、その上にバッファ層(102)およびIII−V化合物層(103)はエピタキシャル成長される。
【0028】
更に、段階的なバッファ層(102)は、1またはそれ以上のサブレイヤを含み、それぞれのサブレイヤは、2元化合物または3元化合物を含んでも良い。好適な具体例では、段階的なバッファ層(102)のサブレイヤは、エッチストップとして機能し、即ち、基板層(100’)と、基板(100’)とエッチストッパ層との間の段階的なバッファ層の層とは異なる化学剤で除去できる。
【0029】
更に、III−V層(103)は1またはそれ以上のサブレイヤを含み、それぞれのサブレイヤは、2元化合物または3元化合物を含んでも良い。特定の例では、III−V層(103)はInGaAsまたはInAsを含む。
【0030】
絶縁体層(104)は、好適には、誘電体ボンディング層として機能するのに適した酸化物である。特定の具体例では、絶縁体層(104)は、シリコン酸化物またはアルミニウム酸化物を含む。
【0031】
図1Bは、好適にはバルク半導体基板(100)である第1基板、即ちデバイスウエハが提供されることを示す。第1領域(I、I’)と第2領域(II)は、半導体基板(100)にシャロウトレンチ分離パターン(105、105’)を規定して形成される。特定の具体例では、IV族半導体材料(107、108)は、シリコンおよび/またはゲルマニウムを含む。更に特定の具体例では、IV族半導体材料(107、108)はゲルマニウムである。
【0032】
図1Cは、第1基板(A)と第2基板(B)とのダイレクト基板ボンディングであり、III−Vオン絶縁体スタック(C)が第1基板(A)上に形成され、III−Vオン絶縁体スタック(C)は、第1領域(I、I’)と第2領域(II)の上の第1基板(A)の上でこれと接続する絶縁体層(104)と、第1領域(I、I’)と第2領域(II)上の絶縁体層(104)の上でこれと接続するIII−V層(103)とを含む。
【0033】
図1Dは、好適にはエッチングによる、ダイレクト基板ボンディング後の、III−V層を露出させるための半導体基板(100’)および段階的なバッファ層(102)の除去を示す。
【0034】
図1Eは、III−V層(103)と絶縁体層(104)を、第1領域(I、I’)で選択的に除去する工程を示し、これにより、第1領域(I、I’)で半導体基板(107、108)を露出させる。
【0035】
図1Fは、第1領域(I、I’)で露出した半導体材料の上に第1MOSFETおよび第3MOSFETの第1および第2ゲートスタック(109、109’)を形成する工程と、第2領域(II)でIII−V層の上に第2MOSFETの第2ゲートスタック(109”)を形成する工程とを示す。それらの工程は、好適には、しかし本質的には、同時に行われる。
【0036】
図1A〜図1Fのシーケンスでは、シャロウトレンチ分離パターン(105、105’)が、基板(100)上にIII−Vオン絶縁体スタック(C)の前に(を形成するのに先立って)、半導体基板(100)に形成される。代わりに、図2A〜図2Bに示すように、シャロウトレンチ分離パターン(205、205’)が、III−Vオン絶縁体スタック(C、203−204)が基板(200)にボンディグされた後に、形成されても良い。
【0037】
図1A〜図1Fのシーケンスでは、第1および第3のゲートスタック(109、109’)が、第2領域(II)において、III−Vオン絶縁体スタックの除去により露出した基板(100)の半導体材料の上に直接形成される。代わりに、図2C〜図2Eに示すように、第1領域(I、I’)において、III−Vオン絶縁体スタック(C)を除去した後、第2のIV族半導体材料(207、208)が、第1領域(I、I’)の半導体基板の上にその後に成長され、この第2のIV族半導体材料は、第1チャネル材料として機能するのに適している。特定の具体例では、第2のIV族半導体材料(207、208)は、シリコンおよび/またはゲルマニウムを含む。図2A〜図2Eの具体例では、構造は、更にゲートスタック(209、209’、209”)の形成前に平坦化される。
【0038】
この明細の多くの具体例では、第1MOSFETはp−MOSFETで、第2MOSFETはn−MOSFETである。
【0039】
この明細の多くの具体例では、ハイブリッドMOSFETデバイスは、第3領域(I’)の上の第3MOSFETを含みことができる。それらの具体例では、第1MOSFETと第2MOSFETが上述のように第1領域(I)と第2領域(II)の上にそれぞれ形成され、共に高性能CMOS(コア)デバイスを形成する。第3MOSFET(例えばCMOS周辺)は、Siバルク基板(100、200、300)の上に直接形成される。ゲートパターニングと3つのMOSFETを集積する更なるプロセスは同時に行われても良い。
【0040】
追加の集積の挑戦は、NiSiのようなシリサイドコンタクトスキームが一般に用いられるSi系やSiGe系のデバイスのような他のデバイスと好適には互換性のある集積スキームを用いた良好なコンタクト領域の形成である。
【0041】
明細の方法は、以下の工程を有する図3A〜図3Dのシーケンスにより、この挑戦に取り組む。図3Cは、第2MOSFET(II)のソース(S)およびドレイン(D)に対応する領域で、更にIII-V絶縁体スタック(C)を除去し、半導体基板(300)中にリセスを形成する。続いて、第2MOSFETのソース(301)およびドレイン(301’)のリセスのそれぞれでドープされたIV族半導体材料の選択エピタキシャル再成長が行われ、その後に、第1MOSFETと第2MOSFETの上に同時にソースコンタクトとドレインコンタクトを形成する。
【0042】
それらの追加のプロセス工程は、高移動度デバイスとSiCMOS周辺デバイスの双方に対して、例えばNiシリサイドのような同一コンタクトスキームを用いることができる。S/D領域のエピタキシャル再成長のためのプロセス条件は、成長温度がIII−Vチャネル材料と互換性があるように適用されても良い。
【0043】
明細の異なる具体例では、III−Vオン絶縁体スタック(C)は、15nmより薄い膜厚、好適には10nmより薄い膜厚を有しても良い。換言すれば、絶縁体層(104)とIII−V層(103)との膜厚の合計は、15nmより薄く、好適には10nmより薄い。15nmより薄いIII−Vオン絶縁体スタック(C)の全膜厚は、第1MOSFETと第2MOSFETのゲートスタックのパターニングを同時に行い、集積スキームを十分に単純化することを可能にする。
【特許請求の範囲】
【請求項1】
第1チャネル材料を有する第1MOSFETと、第2チャネル材料を有する第2MOSFETとを含むハイブリッドMOSFETデバイスの製造方法であって、
少なくとも第1領域(I、I’)に、第1チャネル材料として機能するのに適したIV族半導体材料の半導体層(107、108、207、208)を含む第1基板(A)を提供する工程と、
露出した絶縁体層(104)に覆われて、これと接続するIII−V層(103)を含む第2基板(B)であって、III−V層は、第2チャネル材料として機能するのに適したIII−V化合物を含む第2基板を供給する工程と、
第1基板(A)を第2基板(B)にダイレクト基板ボンディングして、III−Vオン絶縁体スタック(C)を第1基板(A)上に形成する工程であって、III−Vオン絶縁体スタック(C)は、第1領域(I、I’)と第2領域(II)の上で第1基板(A)を覆いこれと接続する絶縁体層(104、204、304)と、第1領域(I、I’)と第2領域(II)の上で絶縁体層(104、204、304)を覆いこれと接続するIII−V層(103、203、303)とを含む工程と、
第1領域(I、I’)のIII−V層(103、203、303)と絶縁体層(104、204、304)とを選択的に除去して、第1領域(I、I’)で半導体層(107、108、207、208)を露出させる工程と、
第1領域(I、I’)で露出した半導体層の上に、第1MOSFETの第1ゲートスタック(109、109’)を形成する工程と、
第2領域(II)で、III−V層の上に第2MOSFETの第2ゲートスタック(109”)を形成する工程と、を含む方法。
【請求項2】
第1ゲートスタックと第2ゲートスタックとは同時に形成される請求項1に記載の方法。
【請求項3】
第2基板(B)は、最初に、半導体基板(100’)、半導体基板の上の段階的なバッファ層(102)、段階的なバッファ層の上のIII−V層(103、203、303)、およびIII−V層(103、203.303)の上の絶縁体層(104、204、304)を含み、
半導体基板(100’)および段階的なバッファ層(102)は、ダイレクト基板ボンディングの後に、III−V層を露出させるために除去される請求項1または2に記載の方法。
【請求項4】
シャロウトレンチ分離パターン(105、105’)は、III−Vオン絶縁体スタック(C)がその上に形成される前に第1基板(100)中に形成され、第2領域(II)から第1領域(I、I’)を絶縁する請求項1〜3のいずれかに記載の方法。
【請求項5】
シャロウトレンチ分離パターン(205、205’、305、305’)は、III−Vオン絶縁体スタック(C)がその上に形成された後に、第1基板(200、300)中に形成され、第2領域(II)から第1領域(I、I’)を絶縁する請求項1〜3のいずれかに記載の方法。
【請求項6】
IV族半導体材料(107、108)は、シリコンおよび/またはゲルマニウムを含む請求項1〜5のいずれかに記載の方法。
【請求項7】
第1領域(I、I’)中のIII−Vオン絶縁体スタック(C)を除去した後に、第1領域(I、I’)中の露出した半導体層の上に第2のIV族半導体材料(207、208)が続いて成長され、第2のIV族半導体材料は、第1チャネル材料として機能するのに適した請求項1〜6のいずれかに記載の方法。
【請求項8】
第2のIV族半導体材料(207、208)は、シリコンおよび/またはゲルマニウムを含む請求項1〜7のいずれかに記載の方法。
【請求項9】
第1MOSFETはp−MOSFETで、第2MOSFETはn−MOSFETである請求項1〜8のいずれかに記載の方法。
【請求項10】
更に、第2MOSFET(II)のソース領域およびドレイン領域に対応する領域で、III−V絶縁体スタック(C)を除去し、半導体基板(300)中にリセスを形成する工程と、続いて第2MOSFETのソース(301)およびドレイン(301’)の領域のそれぞれにドープされたIV族半導体材料の選択エピタキシャル再成長を行い、その後に、第1MOSFETと第2MOSFETの上に同時にソースコンタクトとドレインコンタクトを形成する工程とを含む請求項1〜9のいずれかに記載の方法。
【請求項11】
段階的なバッファ層(102)のサブレイヤは、エッチストップ層として機能する請求項1〜10のいずれかに記載の方法。
【請求項12】
絶縁体層(104)は、誘電体ボンディング層として機能するのに適した酸化物を含む請求項1〜11のいずれかに記載の方法。
【請求項13】
絶縁体層(104)は、シリコン酸化物またはアルミニウム酸化物を含む請求項1〜12のいずれかに記載の方法。
【請求項14】
III−Vオン絶縁体スタック(C)は15nmより薄い膜厚、好適には10nmより薄い膜厚を有する請求項1〜13のいずれかに記載の方法。
【請求項15】
第1チャネル材料を有する第1MOSFETと、第2チャネル材料を有する第2MOSFETとを含むハイブリッドMOSFETデバイスであって、
少なくとも第1領域(I、I’)に、第1チャネル材料として機能するのに適した、IV族半導体材料の露出した半導体層(107、108、207、208)を含む第1基板(A)と、
第1基板(A)に接続されたIII−Vオン絶縁体スタック(C)であって、III−Vオン絶縁体スタック(C)は、第2領域(II)の上で第1基板(A)を覆いこれと接続する絶縁体層(104、204、304)と、第2領域(II)の上で絶縁体層(104、204、304)を覆いこれと接続するIII−V層(103、203、303)とを含み、III−V層は第2チャネル材料として機能するのに適したIII−V化合物を含む、III−Vオン絶縁体スタック(C)と、
第1領域(I、I’)で露出した半導体層の上に形成された第1MOSFETの第1ゲートスタック(109、109’)と、
第2領域(II)でIII−V層の上に形成された第2MOSFETの第2ゲートスタック(109”)と、を含むハイブリッドMODFETデバイス。
【請求項16】
III−Vオン絶縁体スタック(C)は、15nmより薄い膜厚、好適には10nmより薄い膜厚を有する請求項15に記載のハイブリッドMOSFETデバイス。
【請求項1】
第1チャネル材料を有する第1MOSFETと、第2チャネル材料を有する第2MOSFETとを含むハイブリッドMOSFETデバイスの製造方法であって、
少なくとも第1領域(I、I’)に、第1チャネル材料として機能するのに適したIV族半導体材料の半導体層(107、108、207、208)を含む第1基板(A)を提供する工程と、
露出した絶縁体層(104)に覆われて、これと接続するIII−V層(103)を含む第2基板(B)であって、III−V層は、第2チャネル材料として機能するのに適したIII−V化合物を含む第2基板を供給する工程と、
第1基板(A)を第2基板(B)にダイレクト基板ボンディングして、III−Vオン絶縁体スタック(C)を第1基板(A)上に形成する工程であって、III−Vオン絶縁体スタック(C)は、第1領域(I、I’)と第2領域(II)の上で第1基板(A)を覆いこれと接続する絶縁体層(104、204、304)と、第1領域(I、I’)と第2領域(II)の上で絶縁体層(104、204、304)を覆いこれと接続するIII−V層(103、203、303)とを含む工程と、
第1領域(I、I’)のIII−V層(103、203、303)と絶縁体層(104、204、304)とを選択的に除去して、第1領域(I、I’)で半導体層(107、108、207、208)を露出させる工程と、
第1領域(I、I’)で露出した半導体層の上に、第1MOSFETの第1ゲートスタック(109、109’)を形成する工程と、
第2領域(II)で、III−V層の上に第2MOSFETの第2ゲートスタック(109”)を形成する工程と、を含む方法。
【請求項2】
第1ゲートスタックと第2ゲートスタックとは同時に形成される請求項1に記載の方法。
【請求項3】
第2基板(B)は、最初に、半導体基板(100’)、半導体基板の上の段階的なバッファ層(102)、段階的なバッファ層の上のIII−V層(103、203、303)、およびIII−V層(103、203.303)の上の絶縁体層(104、204、304)を含み、
半導体基板(100’)および段階的なバッファ層(102)は、ダイレクト基板ボンディングの後に、III−V層を露出させるために除去される請求項1または2に記載の方法。
【請求項4】
シャロウトレンチ分離パターン(105、105’)は、III−Vオン絶縁体スタック(C)がその上に形成される前に第1基板(100)中に形成され、第2領域(II)から第1領域(I、I’)を絶縁する請求項1〜3のいずれかに記載の方法。
【請求項5】
シャロウトレンチ分離パターン(205、205’、305、305’)は、III−Vオン絶縁体スタック(C)がその上に形成された後に、第1基板(200、300)中に形成され、第2領域(II)から第1領域(I、I’)を絶縁する請求項1〜3のいずれかに記載の方法。
【請求項6】
IV族半導体材料(107、108)は、シリコンおよび/またはゲルマニウムを含む請求項1〜5のいずれかに記載の方法。
【請求項7】
第1領域(I、I’)中のIII−Vオン絶縁体スタック(C)を除去した後に、第1領域(I、I’)中の露出した半導体層の上に第2のIV族半導体材料(207、208)が続いて成長され、第2のIV族半導体材料は、第1チャネル材料として機能するのに適した請求項1〜6のいずれかに記載の方法。
【請求項8】
第2のIV族半導体材料(207、208)は、シリコンおよび/またはゲルマニウムを含む請求項1〜7のいずれかに記載の方法。
【請求項9】
第1MOSFETはp−MOSFETで、第2MOSFETはn−MOSFETである請求項1〜8のいずれかに記載の方法。
【請求項10】
更に、第2MOSFET(II)のソース領域およびドレイン領域に対応する領域で、III−V絶縁体スタック(C)を除去し、半導体基板(300)中にリセスを形成する工程と、続いて第2MOSFETのソース(301)およびドレイン(301’)の領域のそれぞれにドープされたIV族半導体材料の選択エピタキシャル再成長を行い、その後に、第1MOSFETと第2MOSFETの上に同時にソースコンタクトとドレインコンタクトを形成する工程とを含む請求項1〜9のいずれかに記載の方法。
【請求項11】
段階的なバッファ層(102)のサブレイヤは、エッチストップ層として機能する請求項1〜10のいずれかに記載の方法。
【請求項12】
絶縁体層(104)は、誘電体ボンディング層として機能するのに適した酸化物を含む請求項1〜11のいずれかに記載の方法。
【請求項13】
絶縁体層(104)は、シリコン酸化物またはアルミニウム酸化物を含む請求項1〜12のいずれかに記載の方法。
【請求項14】
III−Vオン絶縁体スタック(C)は15nmより薄い膜厚、好適には10nmより薄い膜厚を有する請求項1〜13のいずれかに記載の方法。
【請求項15】
第1チャネル材料を有する第1MOSFETと、第2チャネル材料を有する第2MOSFETとを含むハイブリッドMOSFETデバイスであって、
少なくとも第1領域(I、I’)に、第1チャネル材料として機能するのに適した、IV族半導体材料の露出した半導体層(107、108、207、208)を含む第1基板(A)と、
第1基板(A)に接続されたIII−Vオン絶縁体スタック(C)であって、III−Vオン絶縁体スタック(C)は、第2領域(II)の上で第1基板(A)を覆いこれと接続する絶縁体層(104、204、304)と、第2領域(II)の上で絶縁体層(104、204、304)を覆いこれと接続するIII−V層(103、203、303)とを含み、III−V層は第2チャネル材料として機能するのに適したIII−V化合物を含む、III−Vオン絶縁体スタック(C)と、
第1領域(I、I’)で露出した半導体層の上に形成された第1MOSFETの第1ゲートスタック(109、109’)と、
第2領域(II)でIII−V層の上に形成された第2MOSFETの第2ゲートスタック(109”)と、を含むハイブリッドMODFETデバイス。
【請求項16】
III−Vオン絶縁体スタック(C)は、15nmより薄い膜厚、好適には10nmより薄い膜厚を有する請求項15に記載のハイブリッドMOSFETデバイス。
【図1A】
【図1B】
【図1C】
【図1D】
【図1E】
【図1F】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図3A】
【図3B】
【図3C】
【図3D】
【図1B】
【図1C】
【図1D】
【図1E】
【図1F】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図3A】
【図3B】
【図3C】
【図3D】
【公開番号】特開2012−248830(P2012−248830A)
【公開日】平成24年12月13日(2012.12.13)
【国際特許分類】
【外国語出願】
【出願番号】特願2012−105801(P2012−105801)
【出願日】平成24年5月7日(2012.5.7)
【出願人】(591060898)アイメック (302)
【氏名又は名称原語表記】IMEC
【Fターム(参考)】
【公開日】平成24年12月13日(2012.12.13)
【国際特許分類】
【出願番号】特願2012−105801(P2012−105801)
【出願日】平成24年5月7日(2012.5.7)
【出願人】(591060898)アイメック (302)
【氏名又は名称原語表記】IMEC
【Fターム(参考)】
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