半導体デバイスのための非対称スペーサ構造体を形成する方法
【課題】 デバイスのゲートとソースとの間の低い直列抵抗を維持し、同時に、ゲートからドレインへの過剰なオーバーラップによって形成される悪影響を最小限にするＦＥＴデバイスの製造を可能にする。
【解決手段】半導体基板の上に少なくとも１対の隣接して離間配置された、オフセット・スペーサ１１４を備えるゲート構造体１０２の上にスペーサ層１３２を形成するステップであって、ゲート構造体は、スペーサ層がゲート構造体間の領域で第１の厚さで形成され、その他の場所で第２の厚さで形成されるように離間配置され、第２の厚さは第１の厚さより厚い、ステップと、１対の隣接して離間配置されたゲート構造体のオフセット・スペーサに隣接して非対称スペーサ構造体１２４ａ、ｂを形成するようにスペーサ層をエッチングするステップとを含み、非対称スペーサ構造体は、ソース及びドレイン領域の画定において用いられる。
【解決手段】半導体基板の上に少なくとも１対の隣接して離間配置された、オフセット・スペーサ１１４を備えるゲート構造体１０２の上にスペーサ層１３２を形成するステップであって、ゲート構造体は、スペーサ層がゲート構造体間の領域で第１の厚さで形成され、その他の場所で第２の厚さで形成されるように離間配置され、第２の厚さは第１の厚さより厚い、ステップと、１対の隣接して離間配置されたゲート構造体のオフセット・スペーサに隣接して非対称スペーサ構造体１２４ａ、ｂを形成するようにスペーサ層をエッチングするステップとを含み、非対称スペーサ構造体は、ソース及びドレイン領域の画定において用いられる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に、半導体デバイス加工技術に関し、より特定的には、電界効果トランジスタ（ＦＥＴ）において非対称のオーバーラップ容量を形成するための方法に関する。
【背景技術】
【０００２】
半導体デバイスの製造において、マイクロプロセッサ、メモリ・デバイスなどのある種の集積回路デバイスの動作速度を高めようとする欲求が常に存在している。この欲求は、ますます高速で動作するコンピュータ及び他の電子デバイスに対する消費者の需要によって助長されている。速度を高めることに対する需要の結果として、トランジスタのような半導体デバイスのサイズは絶え間なく小型化されてきた。例えば、電界効果トランジスタ（ＦＥＴ）のようなデバイスにおいて、２〜３例を挙げると、チャネル長、接合深さ、及びゲート誘電体厚などのデバイス・パラメータはすべて、スケールダウンされ続けている。
【０００３】
一般的に言えば、ＦＥＴのチャネル長が小さくなるほど、トランジスタの動作は速くなる。さらに、典型的なトランジスタの構成要素のサイズ及び／又は規模を縮減することによって、一定のウェハの面積（real estate）上に作ることができるトランジスタの密度及び数量も増加し、そのため、トランジスタ１個当たりの全体としてのコスト、並びにこうしたトランジスタを組み込んだ集積回路デバイスのコストは低下する。
【０００４】
残念ながら、トランジスタのチャネル長の低減は、「短チャネル」効果、並びに長いチャネルのトランジスタでは相対的に重要ではない「エッジ効果」を高めることにもなる。短チャネル効果の１つの例は、他の態様の中でもとりわけ、トランジスタが「オフ」又は非導電状態にあると想定されるときの、短いチャネル長に関係する空乏領域の拡大に起因する、ドレインからソースへの漏れ電流の上昇を含む。さらに、これもまたトランジスタ性能に悪影響を及ぼし得るエッジ効果の１つは、ミラー容量と知られる効果である。ミラー容量は、ＦＥＴのより多量にドープされたソース／ドレイン領域、及び／又は（もしも存在するならば）それほど多量ではなくドープされたソース／ドレイン・エクステンション（ＳＤＥ）領域の導電性部分に（ほとんど常に）オーバーラップする、ドープ多結晶シリコン・ゲート電極及びゲート誘電体の結果として発生する、寄生オーバーラップ容量（ＣＯＶ）である。
【０００５】
さらに、トランジスタの寸法がスケールダウンを続けるにつれて、ゲートとソース／ドレイン・エクステンションとのオーバーラップは、駆動電流を維持することができるように相対的に一定に保たれる必要がある。例えば、トランジスタの駆動電流（Ｉｄｓａｔ）の低下を防ぐためには、最低限、片側当たり約２０ｎｍ（about 20 nm/side）のオーバーラップが必要である。オーバーラップが小さすぎると、エクステンションとチャネルとの間に高抵抗領域が形成されることになる。デバイスが小さくなるにつれて、ソース・エクステンションからドレイン・エクステンションまでの距離は狭くなり、深刻なパンチスルーの問題をもたらす。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従って、デバイスのゲートとソースとの間の低い直列抵抗を維持しながら、同時に、ゲートからドレインへの過剰なオーバーラップによって形成される短チャネル効果、ホット・キャリア効果、パンチスルーおよび寄生ミラー容量のような有害な結果を最小限にするＦＥＴデバイスの製造を可能にすることが望ましい。
【課題を解決するための手段】
【０００７】
前述された従来技術の欠点及び不備は、半導体デバイスのための非対称スペーサ構造体を形成する方法によって克服又は軽減される。この方法は、半導体基板の上に少なくとも１対の隣接して離間配置された、オフセット・スペーサ（１１４）を備えるゲート構造体（１０２）の上にスペーサ層（１３２）を形成するステップであって、ゲート構造体（１０２）は、スペーサ層（１３２）がゲート構造体（１０２）間の領域で第１の厚さで形成され、その他の場所で第２の厚さで形成されるように離間配置され、第２の厚さは前記第１の厚さより厚い、ステップと、１対の隣接して離間配置されたゲート構造体（１０２）のオフセット・スペーサに隣接して非対称スペーサ構造体（１２４ａ、１２４ｂ）を形成するように前記スペーサ層（１３２）をエッチングするステップとを含み、非対称スペーサ構造体（１２４ａ、１２４ｂ）は、ソース及びドレイン領域の画定において用いられる。
【０００８】
本発明の他の形態において、半導体デバイスのための電界効果トランジスタ（ＦＥＴ）構造体を形成する方法であって、半導体基板の上に少なくとも１対の隣接して離間配置された、オフセット・スペーサ（１１４）を備えるゲート構造体（１０２）を形成するステップと、隣接して離間配置されたゲート構造体（１０２）の上にスペーサ層（１３２）を形成するステップであって、ゲート構造体（１０２）は、スペーサ層（１３２）がゲート構造体（１０２）間の領域で第１の厚さで形成され、その他の場所で第２の厚さで形成されるように離間配置され、第２の厚さは第１の厚さよりも厚い、ステップと、１対の隣接して離間配置されたゲート構造体（１０２）のオフセット・スペーサに隣接して非対称性スペーサ構造体（１２４ａ、１２４ｂ）を形成するようにスペーサ層（１３２）をエッチングするステップと、基板にドープ領域を注入するステップであって、ドープ領域は、非対称スペーサ構造体（１２４ａ、１２４ｂ）による非対称的特性を有するステップ、を含む方法が提供される。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・オーバーラップ領域の形成を示す一連の断面図である。
【図２】本発明の第１の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・オーバーラップ領域の形成を示す一連の断面図である。
【図３】本発明の第１の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・オーバーラップ領域の形成を示す一連の断面図である。
【図４】本発明の第２の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・エクステンション領域の形成を示す一連の断面図である。
【図５】本発明の第２の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・エクステンション領域の形成を示す一連の断面図である。
【図６】本発明の第２の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・エクステンション領域の形成を示す一連の断面図である。
【図７】本発明の第２の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・エクステンション領域の形成を示す一連の断面図である。
【図８】図７に示された加工ステップによって形成されたデバイスの例示的なＳＥＭ像である。
【図９】本発明の第２の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・エクステンション領域の形成を示す一連の断面図である。
【図１０】非対称スペーサを有するＳＲＡＭセルの一部分の例示的なＳＥＭ像である。
【図１１】本発明の第３の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・オーバーラップ領域の形成を示す一連の断面図である。
【図１２】本発明の第３の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・オーバーラップ領域の形成を示す一連の断面図である。
【図１３】本発明の第３の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・オーバーラップ領域の形成を示す一連の断面図である。
【図１４】本発明の第３の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・オーバーラップ領域の形成を示す一連の断面図である。
【図１５】本発明の第４の実施形態による、ＦＥＴデバイスの非対称性ソース及びドレイン・エクステンション領域の形成を示す一連の断面図である。
【図１６】本発明の第４の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・エクステンション領域の形成を示す一連の断面図である。
【図１７】本発明の第４の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・エクステンション領域の形成を示す一連の断面図である。
【図１８】本発明の第４の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・エクステンション領域の形成を示す一連の断面図である。
【図１９】本発明の第４の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・エクステンション領域の形成を示す一連の断面図である。
【図２０】本発明の第４の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・エクステンション領域の形成を示す一連の断面図である。
【発明を実施するための形態】
【００１０】
以下の説明において、例示的な図面を参照するが、いくつかの図面においては、同様の要素は類似の番号を付けられている。電界効果トランジスタ（ＦＥＴ）におけるオーバーラップ容量を低減するための方法及び構造が、本明細書に開示される。従来のＦＥＴ製造プロセスにおいて、ゲート導電体の対向する側部に形成されたスペーサ構造体は、一般に対称性であり、そのためその後に形成されたソース及びドレインのエクステンションは、ゲートに対して同じ量のオーバーラップを有する。しかしながら、トランジスタの駆動電流は、主としてソース側のオーバーラップ（すなわち、ゲートからソースへの抵抗）の量によって制御されるため、ドレイン側のオーバーラップの量は、駆動電流に悪影響を及ぼすことなくもっと低減することができる。その一方で、ゲートからドレインへのオーバーラップの低減は、例えば、短チャネル効果、パンチスルー、ホット・キャリア効果及び寄生キャパシタンスの点で有益である。
【００１１】
さらに、デバイスの寸法が小さくなるにつれて、エクステンション抵抗が優勢になる。（狭いスペーサ幅の結果としての）より短いソース側のエクステンションは、ホット・キャリア効果といった問題を引き起こすこともなく直列抵抗を低減して、デバイス性能を改善することになるが、これは、ドレイン側のエクステンションが（スペーサ幅を低減させない結果として）なお適切な長さに維持されているからである。このことは、ソース及びドレイン側に従来通り形成され、それが次には、対称なソース及びドレインのエクステンション長をもたらす、対称なエクステンションとは対照的である。
【００１２】
従って、本明細書でさらに詳細に説明されるように、開示される発明の実施形態は、長いオーバーラップ及び短いオーバーラップを有するソース及びドレインのエクステンション、並びに長いエクステンション及び短いエクステンションそれ自体を次にもたらす、非対称のスペーサ構造体を作るための、さまざまな製造技術を利用する。
【００１３】
最初に図１から図３を参照すると、本発明の第１の実施形態による、１対のＦＥＴデバイス１００に対する非対称のソース及びドレイン・オーバーラップ領域の形成を示す一連の断面図が示される。特に、図１は、半導体基板１０４（例えば、シリコン）の上に形成された１対の隣り合うゲート導電体１０２を示し、ゲート１０２は、対応するゲート酸化物層１０６上に形成されている。基板１０４上で個々のデバイスを互いに電気的に分離するための浅いトレンチ分離（ＳＴＩ）構造１０８も図示されている。基本的なＦＥＴ構造体は当業者には周知であるため、ＳＴＩ
１０８及びゲート酸化物層１０６のような特定の形状は、本明細書ではさらに詳細には説明されない。
【００１４】
これもまた図１に示されているように、不均一な厚さのスペーサ層１３０が、１対のゲート構造体１０２の上に形成される。図１の実施形態は、ごく近接した（例えば、ゲートの高さの約１〜３倍のゲート間分離）２つの隣り合うゲートを使用する。スペーサ層１３０の形成において、堆積パラメータを選択的に調節することによって、ゲートの外側の領域よりも薄い膜が２つのゲート間の領域の上に形成される。従って、スペーサ層１３０がパターン形成及びエッチングされたときに、図２に示されるように、非対称スペーサ１１４ａ、１１４ｂが、不均一な厚さの層の一定のエッチング速度からもたらされることになる。
【００１５】
非対称スペーサの形成に続いて、図３は、標準的なデバイス加工によるハロ及びエクステンションの注入ステップを示す。注入されたドーパント材料を駆動するためのアニール後、薄い方のスペーサ１１４ｂに対応するエクステンション１１６は、厚い方のスペーサ１１４ａに対応するエクステンション１１８よりも長いオーバーラップを有していることがわかる。言い換えると、「長いオーバーラップ」のエクステンション１１６は、「短いオーバーラップ」のエクステンション１１８よりもさらにゲートの下に延びている。好ましい実施形態において、ＦＥＴ構造体のソース端子は、（駆動電流を維持するために）ゲートの長いオーバーラップ・エクステンション側に配置され、ドレイン端子は、（全体としてのオーバーラップ容量を低減し、短チャネル効果を改善するために）ゲートの短いオーバーラップ・エクステンション側に配置される。
【００１６】
不均一な層形成による非対称スペーサ形成の原理は、深いソース及びドレイン領域の形成にも同様に適用することができる。図４から図７まで、及び図９は、本発明の第２の実施形態によるＦＥＴデバイスの非対称ソース及びドレイン・エクステンション領域の形成を示す、一連の断面図である。図４における開始時に、オフセット・スペーサ１１４が最初にＦＥＴゲート構造体の上に形成されている。
【００１７】
スペーサ１１４は、従来のプロセスの場合のように対称（すなわち、ゲートの両側で実質的に等しい厚さ）であってもよく、あるいは、スペーサ１１４は、図２に示されるように非対称で形成されることもできる。例示の目的で、オフセット・スペーサ１１４は、本シーケンスでは対称として図示される。図５は、標準的なデバイス加工によるハロ及びエクステンションの注入ステップを示し、その後、注入されたドーパント材料を拡散させるためにアニールが行われる。対称なオフセット・スペーサ１１４なので、ゲートの両側に得られるエクステンション１２０は、実質的に等しいオーバーラップを有することになる。他方、スペーサ１１４が、図１と図２に示される加工によって形成された場合は、図３に示されるように、非対称エクステンションが現れることになる。
【００１８】
次いで、図６に示されるように、不均一な第２のスペーサ層１３２（例えば、Ｓｉ３Ｎ４）がデバイスの上に形成される。図１の実施形態と同様に、第２のスペーサ層１３２は（ゲート間の距離が十分に近く、かつ適切に調節されたプロセス条件が与えられるならば）ゲート間の領域でより薄く形成され、ゲートの外側の領域でより厚く形成される。図７において、第２のスペーサ層１３２がパターン形成及びエッチングされると、非対称性スペーサ１２４ａ、１２４ｂが形成される。例証として、図８は、図７に示される加工ステップによって形成されたデバイスの例示的なＳＥＭ像である。
【００１９】
非対称性スペーサ１２４ａ、１２４ｂの形成を通じて、図９に示されるソース／ドレインのイオン注入ステップは、異なる長さのエクステンションをもたらす。さらに具体的には、ゲートの外側のエクステンション１２０ａは、ゲート間のエクステンション１２０ｂに比べて長い。これは、深いソース／ドレイン注入が、第２の組のスペーサがより薄いところでゲートにより接近し、そのため、図５において形成されたエクステンション領域を短縮するという事実に起因する。こうしたより短いエクステンションでは、キャリア（例えば、電子又は正孔）に対する抵抗がより低い。このような実施形態においては、直列抵抗を低減するためにゲート間に配置された共通ソース端子を有することが実用的であり、一方、ドレイン端子はエクステンションがより長いゲートの外側に配置される。
【００２０】
このような用途の１つの適切な例は、供給電圧（ＶＤＤ）に接続されたそのソース端子を有する、ＳＲＡＭセルのＰＦＥＴデバイス対である。図１０は、図９に示される実施形態と同様の非対称スペーサを有するＳＲＡＭセルの一部分の例示的なＳＥＭ像である。留意されるように、薄いスペーサが２つのゲート間に位置している。
【００２１】
図１１から図１４は、本発明の第３の実施形態による、非対称スペーサを形成するための別の技術を示す。上述の実施形態の場合のように、図１１は、半導体基板１０４、ゲート酸化物層１０６及びＳＴＩ構造１０８の上に形成された１対のゲート導電体１０２を示す。さらに、スペーサ層１１０（例えば、酸化物、ＴＥＯＳ、シリコン窒化物）が、ドーパント注入の前にスペーサを形成する目的で、デバイス１００の上に形成される。
【００２２】
従来的には、図１１のスペーサ層１１０は、次に、ゲート導電体１０２の側壁に沿って実質的に対称のスペーサをもたらすようにパターン形成され、均一にエッチングされていた。しかしながら、図１２に示されるように、このウェハは、次に、例えばゲルマニウム（Ｇｅ）又はキセノン（Ｘｅ）といった中性ドーパント種の傾斜イオン注入（矢印１１２）を受けさせられる。これにより、ゲート構造体の一方の側の上のスペーサ層１１０が傾斜イオン注入を受けることになる。例示的な実施形態において、注入角度は、約１０度から約３５度のオーダーとすることができる。このような注入の効果は、スペーサ層１１０の注入部分のエッチング速度を層の残りの部分と比べて高めることである。それゆえ、図１３に示されるように、注入されたスペーサ層１１０が引き続きパターン形成及びエッチングされたときに、エッチングされたゲートは１対のスペーサ１１４ａ、１１４ｂと共に残され、ゲートの注入された側のスペーサ１１４ｂは、ゲートの注入されなかった側のスペーサ１１４ａよりも薄くなる（すなわち、非対称）。
【００２３】
非対称スペーサの形成に続いて、図１４は、図３の構造体と同様に、長いオーバーラップ１１６及び短いオーバーラップ１１８を有するエクステンションを形成するためのハロ及びエクステンションの注入ステップを示す。しかしながら、図３の長いオーバーラップ１１６はゲートの左側に配置されるが、図１４の長いオーバーラップ１１６は、ゲートの右側に配置される。
【００２４】
イオン注入による非対称スペーサ形成の原理は、ソース及びドレインの形成の際にも同様に適用することができる。図１５から図２０は、本発明の第４の実施形態によるＦＥＴデバイスの非対称ソース及びドレイン・エクステンション領域の形成を示す、一連の断面図である。図１５における開始時に、オフセット・スペーサ１１４の形成後のＦＥＴ構造体が示されている。図４のように、オフセット・スペーサ１１４は、図５のハロ／エクステンションのイオン注入ステップに先だって、対称に形成されるか、非対称に形成されるかのいずれかとすることができる。
【００２５】
図１６は、標準的なデバイス加工によるハロ及びエクステンションの注入ステップを示し、その後、注入されたドーパント材料を拡散させるためにアニールが行われる。対称なオフセット・スペーサなので、ゲートの両側に得られるエクステンション１２０は、実質的に等しいオーバーラップを有することになる。他方、スペーサ１１４が図１２と図１３に示される工程によって形成された場合には、エクステンション１２０は、図１４に示されるように現れることになる。どちらの場合でも、第２のスペーサ層１２２（例えば、Ｓｉ３Ｎ４）が、その後、図１７に示されるようにデバイスの上に形成される。
【００２６】
次いで、図１８に示されるように、第２のスペーサ層１２２に、前述の実施形態で説明されたのと同様の方式で、中性ドーパント種の傾斜イオン注入（矢印１１２）を受けさせる。これもまた、層１２２の注入部分のエッチング速度を高める効果を有する。それゆえ、層１２２が図１９に示されるようにパターン化形成及びエッチングされると、第２の組のスペーサ１２４ａ、１２４ｂが、第１の組のオフセット・スペーサ１１４の上に形成される。第１の組のオフセット・スペーサ１１４が対称又は非対称のいずれであるかにかかわらず、第２の組のスペーサは、図１８に示される傾斜注入のせいで、実際に非対称になる。特に、ゲート構造体の注入されていない側は、厚いスペーサ１２４ａを含み、他方、ゲート構造体の注入された側は、薄いスペーサ１２４ｂを含む。
【００２７】
図２０に最終的に示されるように、その後、ウェハに、従来のプロセスのドーピングに従って、（深い）ソース／ドレイン注入を受けさせる。しかしながら、薄い方のスペーサ１２４ｂに対応するゲートの側において、深いソース／ドレイン注入の後に残る、得られたエクステンション１２０ｂは、厚い方のスペーサ１２４ａに対応するゲートの側のエクステンション１２０ａよりも長さが短くなる。そのため、好ましい実施形態において、ＦＥＴのソース側は、薄い方のスペーサ１２４ｂに対応するゲートの側に配置される。対照的に、ドレイン側のエクステンションは、ホット・キャリア効果を防止する目的で、なお一定の長さに維持される。
【００２８】
スペーサ層のエッチング速度を高めるために傾斜中性ドーパント注入ステップを使用することによって、非対称なスペーサ厚を有するＦＥＴデバイスを達成することができる。これが次に、長い／短いオーバーラップを持つエクステンション、並びに長いエクステンション及び短いエクステンションそれ自体を可能にする。しかしながら、上述のような、非対称スペーサをもたらすことになる追加的な方法もまた、意図されている
【００２９】
本発明を、複数の実施形態を参照して説明してきたが、本発明の範囲を逸脱することなく、さまざまな変更を行うことができ、均等物によってその構成要素を置き換えることができることが、当業者には理解されるであろう。さらに、特定の状況又は材料を本発明の教示に適合させるために、その本質的な範囲を逸脱することなく、多くの改変をおこなうことができる。したがって、本発明は、本発明を実施するために考えられる最良の形態として開示された具体的な実施形態に限定されるものではなく、添付の特許請求の範囲内に入るすべての実施形態を含むものであることが意図される。
【産業上の利用可能性】
【００３０】
本発明の構造体及び方法は、集積回路の製造において有用であり、より特定的には、電界効果トランジスタの製造において有用である。
【符号の説明】
【００３１】
１００：ＦＥＴデバイス
１０２：ゲート構造体
１０４：基板
１０６：ゲート酸化物層
１０８：ＳＴＩ構造
１１０、１３０、１３２、１２２：スペーサ層
１１２：傾斜イオン注入
１１４、１２４：スペーサ
１１６、１１８、１２０：エクステンション
【技術分野】
【０００１】
本発明は一般に、半導体デバイス加工技術に関し、より特定的には、電界効果トランジスタ（ＦＥＴ）において非対称のオーバーラップ容量を形成するための方法に関する。
【背景技術】
【０００２】
半導体デバイスの製造において、マイクロプロセッサ、メモリ・デバイスなどのある種の集積回路デバイスの動作速度を高めようとする欲求が常に存在している。この欲求は、ますます高速で動作するコンピュータ及び他の電子デバイスに対する消費者の需要によって助長されている。速度を高めることに対する需要の結果として、トランジスタのような半導体デバイスのサイズは絶え間なく小型化されてきた。例えば、電界効果トランジスタ（ＦＥＴ）のようなデバイスにおいて、２〜３例を挙げると、チャネル長、接合深さ、及びゲート誘電体厚などのデバイス・パラメータはすべて、スケールダウンされ続けている。
【０００３】
一般的に言えば、ＦＥＴのチャネル長が小さくなるほど、トランジスタの動作は速くなる。さらに、典型的なトランジスタの構成要素のサイズ及び／又は規模を縮減することによって、一定のウェハの面積（real estate）上に作ることができるトランジスタの密度及び数量も増加し、そのため、トランジスタ１個当たりの全体としてのコスト、並びにこうしたトランジスタを組み込んだ集積回路デバイスのコストは低下する。
【０００４】
残念ながら、トランジスタのチャネル長の低減は、「短チャネル」効果、並びに長いチャネルのトランジスタでは相対的に重要ではない「エッジ効果」を高めることにもなる。短チャネル効果の１つの例は、他の態様の中でもとりわけ、トランジスタが「オフ」又は非導電状態にあると想定されるときの、短いチャネル長に関係する空乏領域の拡大に起因する、ドレインからソースへの漏れ電流の上昇を含む。さらに、これもまたトランジスタ性能に悪影響を及ぼし得るエッジ効果の１つは、ミラー容量と知られる効果である。ミラー容量は、ＦＥＴのより多量にドープされたソース／ドレイン領域、及び／又は（もしも存在するならば）それほど多量ではなくドープされたソース／ドレイン・エクステンション（ＳＤＥ）領域の導電性部分に（ほとんど常に）オーバーラップする、ドープ多結晶シリコン・ゲート電極及びゲート誘電体の結果として発生する、寄生オーバーラップ容量（ＣＯＶ）である。
【０００５】
さらに、トランジスタの寸法がスケールダウンを続けるにつれて、ゲートとソース／ドレイン・エクステンションとのオーバーラップは、駆動電流を維持することができるように相対的に一定に保たれる必要がある。例えば、トランジスタの駆動電流（Ｉｄｓａｔ）の低下を防ぐためには、最低限、片側当たり約２０ｎｍ（about 20 nm/side）のオーバーラップが必要である。オーバーラップが小さすぎると、エクステンションとチャネルとの間に高抵抗領域が形成されることになる。デバイスが小さくなるにつれて、ソース・エクステンションからドレイン・エクステンションまでの距離は狭くなり、深刻なパンチスルーの問題をもたらす。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従って、デバイスのゲートとソースとの間の低い直列抵抗を維持しながら、同時に、ゲートからドレインへの過剰なオーバーラップによって形成される短チャネル効果、ホット・キャリア効果、パンチスルーおよび寄生ミラー容量のような有害な結果を最小限にするＦＥＴデバイスの製造を可能にすることが望ましい。
【課題を解決するための手段】
【０００７】
前述された従来技術の欠点及び不備は、半導体デバイスのための非対称スペーサ構造体を形成する方法によって克服又は軽減される。この方法は、半導体基板の上に少なくとも１対の隣接して離間配置された、オフセット・スペーサ（１１４）を備えるゲート構造体（１０２）の上にスペーサ層（１３２）を形成するステップであって、ゲート構造体（１０２）は、スペーサ層（１３２）がゲート構造体（１０２）間の領域で第１の厚さで形成され、その他の場所で第２の厚さで形成されるように離間配置され、第２の厚さは前記第１の厚さより厚い、ステップと、１対の隣接して離間配置されたゲート構造体（１０２）のオフセット・スペーサに隣接して非対称スペーサ構造体（１２４ａ、１２４ｂ）を形成するように前記スペーサ層（１３２）をエッチングするステップとを含み、非対称スペーサ構造体（１２４ａ、１２４ｂ）は、ソース及びドレイン領域の画定において用いられる。
【０００８】
本発明の他の形態において、半導体デバイスのための電界効果トランジスタ（ＦＥＴ）構造体を形成する方法であって、半導体基板の上に少なくとも１対の隣接して離間配置された、オフセット・スペーサ（１１４）を備えるゲート構造体（１０２）を形成するステップと、隣接して離間配置されたゲート構造体（１０２）の上にスペーサ層（１３２）を形成するステップであって、ゲート構造体（１０２）は、スペーサ層（１３２）がゲート構造体（１０２）間の領域で第１の厚さで形成され、その他の場所で第２の厚さで形成されるように離間配置され、第２の厚さは第１の厚さよりも厚い、ステップと、１対の隣接して離間配置されたゲート構造体（１０２）のオフセット・スペーサに隣接して非対称性スペーサ構造体（１２４ａ、１２４ｂ）を形成するようにスペーサ層（１３２）をエッチングするステップと、基板にドープ領域を注入するステップであって、ドープ領域は、非対称スペーサ構造体（１２４ａ、１２４ｂ）による非対称的特性を有するステップ、を含む方法が提供される。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・オーバーラップ領域の形成を示す一連の断面図である。
【図２】本発明の第１の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・オーバーラップ領域の形成を示す一連の断面図である。
【図３】本発明の第１の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・オーバーラップ領域の形成を示す一連の断面図である。
【図４】本発明の第２の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・エクステンション領域の形成を示す一連の断面図である。
【図５】本発明の第２の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・エクステンション領域の形成を示す一連の断面図である。
【図６】本発明の第２の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・エクステンション領域の形成を示す一連の断面図である。
【図７】本発明の第２の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・エクステンション領域の形成を示す一連の断面図である。
【図８】図７に示された加工ステップによって形成されたデバイスの例示的なＳＥＭ像である。
【図９】本発明の第２の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・エクステンション領域の形成を示す一連の断面図である。
【図１０】非対称スペーサを有するＳＲＡＭセルの一部分の例示的なＳＥＭ像である。
【図１１】本発明の第３の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・オーバーラップ領域の形成を示す一連の断面図である。
【図１２】本発明の第３の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・オーバーラップ領域の形成を示す一連の断面図である。
【図１３】本発明の第３の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・オーバーラップ領域の形成を示す一連の断面図である。
【図１４】本発明の第３の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・オーバーラップ領域の形成を示す一連の断面図である。
【図１５】本発明の第４の実施形態による、ＦＥＴデバイスの非対称性ソース及びドレイン・エクステンション領域の形成を示す一連の断面図である。
【図１６】本発明の第４の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・エクステンション領域の形成を示す一連の断面図である。
【図１７】本発明の第４の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・エクステンション領域の形成を示す一連の断面図である。
【図１８】本発明の第４の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・エクステンション領域の形成を示す一連の断面図である。
【図１９】本発明の第４の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・エクステンション領域の形成を示す一連の断面図である。
【図２０】本発明の第４の実施形態による、ＦＥＴデバイスにおける非対称ソース及びドレイン・エクステンション領域の形成を示す一連の断面図である。
【発明を実施するための形態】
【００１０】
以下の説明において、例示的な図面を参照するが、いくつかの図面においては、同様の要素は類似の番号を付けられている。電界効果トランジスタ（ＦＥＴ）におけるオーバーラップ容量を低減するための方法及び構造が、本明細書に開示される。従来のＦＥＴ製造プロセスにおいて、ゲート導電体の対向する側部に形成されたスペーサ構造体は、一般に対称性であり、そのためその後に形成されたソース及びドレインのエクステンションは、ゲートに対して同じ量のオーバーラップを有する。しかしながら、トランジスタの駆動電流は、主としてソース側のオーバーラップ（すなわち、ゲートからソースへの抵抗）の量によって制御されるため、ドレイン側のオーバーラップの量は、駆動電流に悪影響を及ぼすことなくもっと低減することができる。その一方で、ゲートからドレインへのオーバーラップの低減は、例えば、短チャネル効果、パンチスルー、ホット・キャリア効果及び寄生キャパシタンスの点で有益である。
【００１１】
さらに、デバイスの寸法が小さくなるにつれて、エクステンション抵抗が優勢になる。（狭いスペーサ幅の結果としての）より短いソース側のエクステンションは、ホット・キャリア効果といった問題を引き起こすこともなく直列抵抗を低減して、デバイス性能を改善することになるが、これは、ドレイン側のエクステンションが（スペーサ幅を低減させない結果として）なお適切な長さに維持されているからである。このことは、ソース及びドレイン側に従来通り形成され、それが次には、対称なソース及びドレインのエクステンション長をもたらす、対称なエクステンションとは対照的である。
【００１２】
従って、本明細書でさらに詳細に説明されるように、開示される発明の実施形態は、長いオーバーラップ及び短いオーバーラップを有するソース及びドレインのエクステンション、並びに長いエクステンション及び短いエクステンションそれ自体を次にもたらす、非対称のスペーサ構造体を作るための、さまざまな製造技術を利用する。
【００１３】
最初に図１から図３を参照すると、本発明の第１の実施形態による、１対のＦＥＴデバイス１００に対する非対称のソース及びドレイン・オーバーラップ領域の形成を示す一連の断面図が示される。特に、図１は、半導体基板１０４（例えば、シリコン）の上に形成された１対の隣り合うゲート導電体１０２を示し、ゲート１０２は、対応するゲート酸化物層１０６上に形成されている。基板１０４上で個々のデバイスを互いに電気的に分離するための浅いトレンチ分離（ＳＴＩ）構造１０８も図示されている。基本的なＦＥＴ構造体は当業者には周知であるため、ＳＴＩ
１０８及びゲート酸化物層１０６のような特定の形状は、本明細書ではさらに詳細には説明されない。
【００１４】
これもまた図１に示されているように、不均一な厚さのスペーサ層１３０が、１対のゲート構造体１０２の上に形成される。図１の実施形態は、ごく近接した（例えば、ゲートの高さの約１〜３倍のゲート間分離）２つの隣り合うゲートを使用する。スペーサ層１３０の形成において、堆積パラメータを選択的に調節することによって、ゲートの外側の領域よりも薄い膜が２つのゲート間の領域の上に形成される。従って、スペーサ層１３０がパターン形成及びエッチングされたときに、図２に示されるように、非対称スペーサ１１４ａ、１１４ｂが、不均一な厚さの層の一定のエッチング速度からもたらされることになる。
【００１５】
非対称スペーサの形成に続いて、図３は、標準的なデバイス加工によるハロ及びエクステンションの注入ステップを示す。注入されたドーパント材料を駆動するためのアニール後、薄い方のスペーサ１１４ｂに対応するエクステンション１１６は、厚い方のスペーサ１１４ａに対応するエクステンション１１８よりも長いオーバーラップを有していることがわかる。言い換えると、「長いオーバーラップ」のエクステンション１１６は、「短いオーバーラップ」のエクステンション１１８よりもさらにゲートの下に延びている。好ましい実施形態において、ＦＥＴ構造体のソース端子は、（駆動電流を維持するために）ゲートの長いオーバーラップ・エクステンション側に配置され、ドレイン端子は、（全体としてのオーバーラップ容量を低減し、短チャネル効果を改善するために）ゲートの短いオーバーラップ・エクステンション側に配置される。
【００１６】
不均一な層形成による非対称スペーサ形成の原理は、深いソース及びドレイン領域の形成にも同様に適用することができる。図４から図７まで、及び図９は、本発明の第２の実施形態によるＦＥＴデバイスの非対称ソース及びドレイン・エクステンション領域の形成を示す、一連の断面図である。図４における開始時に、オフセット・スペーサ１１４が最初にＦＥＴゲート構造体の上に形成されている。
【００１７】
スペーサ１１４は、従来のプロセスの場合のように対称（すなわち、ゲートの両側で実質的に等しい厚さ）であってもよく、あるいは、スペーサ１１４は、図２に示されるように非対称で形成されることもできる。例示の目的で、オフセット・スペーサ１１４は、本シーケンスでは対称として図示される。図５は、標準的なデバイス加工によるハロ及びエクステンションの注入ステップを示し、その後、注入されたドーパント材料を拡散させるためにアニールが行われる。対称なオフセット・スペーサ１１４なので、ゲートの両側に得られるエクステンション１２０は、実質的に等しいオーバーラップを有することになる。他方、スペーサ１１４が、図１と図２に示される加工によって形成された場合は、図３に示されるように、非対称エクステンションが現れることになる。
【００１８】
次いで、図６に示されるように、不均一な第２のスペーサ層１３２（例えば、Ｓｉ３Ｎ４）がデバイスの上に形成される。図１の実施形態と同様に、第２のスペーサ層１３２は（ゲート間の距離が十分に近く、かつ適切に調節されたプロセス条件が与えられるならば）ゲート間の領域でより薄く形成され、ゲートの外側の領域でより厚く形成される。図７において、第２のスペーサ層１３２がパターン形成及びエッチングされると、非対称性スペーサ１２４ａ、１２４ｂが形成される。例証として、図８は、図７に示される加工ステップによって形成されたデバイスの例示的なＳＥＭ像である。
【００１９】
非対称性スペーサ１２４ａ、１２４ｂの形成を通じて、図９に示されるソース／ドレインのイオン注入ステップは、異なる長さのエクステンションをもたらす。さらに具体的には、ゲートの外側のエクステンション１２０ａは、ゲート間のエクステンション１２０ｂに比べて長い。これは、深いソース／ドレイン注入が、第２の組のスペーサがより薄いところでゲートにより接近し、そのため、図５において形成されたエクステンション領域を短縮するという事実に起因する。こうしたより短いエクステンションでは、キャリア（例えば、電子又は正孔）に対する抵抗がより低い。このような実施形態においては、直列抵抗を低減するためにゲート間に配置された共通ソース端子を有することが実用的であり、一方、ドレイン端子はエクステンションがより長いゲートの外側に配置される。
【００２０】
このような用途の１つの適切な例は、供給電圧（ＶＤＤ）に接続されたそのソース端子を有する、ＳＲＡＭセルのＰＦＥＴデバイス対である。図１０は、図９に示される実施形態と同様の非対称スペーサを有するＳＲＡＭセルの一部分の例示的なＳＥＭ像である。留意されるように、薄いスペーサが２つのゲート間に位置している。
【００２１】
図１１から図１４は、本発明の第３の実施形態による、非対称スペーサを形成するための別の技術を示す。上述の実施形態の場合のように、図１１は、半導体基板１０４、ゲート酸化物層１０６及びＳＴＩ構造１０８の上に形成された１対のゲート導電体１０２を示す。さらに、スペーサ層１１０（例えば、酸化物、ＴＥＯＳ、シリコン窒化物）が、ドーパント注入の前にスペーサを形成する目的で、デバイス１００の上に形成される。
【００２２】
従来的には、図１１のスペーサ層１１０は、次に、ゲート導電体１０２の側壁に沿って実質的に対称のスペーサをもたらすようにパターン形成され、均一にエッチングされていた。しかしながら、図１２に示されるように、このウェハは、次に、例えばゲルマニウム（Ｇｅ）又はキセノン（Ｘｅ）といった中性ドーパント種の傾斜イオン注入（矢印１１２）を受けさせられる。これにより、ゲート構造体の一方の側の上のスペーサ層１１０が傾斜イオン注入を受けることになる。例示的な実施形態において、注入角度は、約１０度から約３５度のオーダーとすることができる。このような注入の効果は、スペーサ層１１０の注入部分のエッチング速度を層の残りの部分と比べて高めることである。それゆえ、図１３に示されるように、注入されたスペーサ層１１０が引き続きパターン形成及びエッチングされたときに、エッチングされたゲートは１対のスペーサ１１４ａ、１１４ｂと共に残され、ゲートの注入された側のスペーサ１１４ｂは、ゲートの注入されなかった側のスペーサ１１４ａよりも薄くなる（すなわち、非対称）。
【００２３】
非対称スペーサの形成に続いて、図１４は、図３の構造体と同様に、長いオーバーラップ１１６及び短いオーバーラップ１１８を有するエクステンションを形成するためのハロ及びエクステンションの注入ステップを示す。しかしながら、図３の長いオーバーラップ１１６はゲートの左側に配置されるが、図１４の長いオーバーラップ１１６は、ゲートの右側に配置される。
【００２４】
イオン注入による非対称スペーサ形成の原理は、ソース及びドレインの形成の際にも同様に適用することができる。図１５から図２０は、本発明の第４の実施形態によるＦＥＴデバイスの非対称ソース及びドレイン・エクステンション領域の形成を示す、一連の断面図である。図１５における開始時に、オフセット・スペーサ１１４の形成後のＦＥＴ構造体が示されている。図４のように、オフセット・スペーサ１１４は、図５のハロ／エクステンションのイオン注入ステップに先だって、対称に形成されるか、非対称に形成されるかのいずれかとすることができる。
【００２５】
図１６は、標準的なデバイス加工によるハロ及びエクステンションの注入ステップを示し、その後、注入されたドーパント材料を拡散させるためにアニールが行われる。対称なオフセット・スペーサなので、ゲートの両側に得られるエクステンション１２０は、実質的に等しいオーバーラップを有することになる。他方、スペーサ１１４が図１２と図１３に示される工程によって形成された場合には、エクステンション１２０は、図１４に示されるように現れることになる。どちらの場合でも、第２のスペーサ層１２２（例えば、Ｓｉ３Ｎ４）が、その後、図１７に示されるようにデバイスの上に形成される。
【００２６】
次いで、図１８に示されるように、第２のスペーサ層１２２に、前述の実施形態で説明されたのと同様の方式で、中性ドーパント種の傾斜イオン注入（矢印１１２）を受けさせる。これもまた、層１２２の注入部分のエッチング速度を高める効果を有する。それゆえ、層１２２が図１９に示されるようにパターン化形成及びエッチングされると、第２の組のスペーサ１２４ａ、１２４ｂが、第１の組のオフセット・スペーサ１１４の上に形成される。第１の組のオフセット・スペーサ１１４が対称又は非対称のいずれであるかにかかわらず、第２の組のスペーサは、図１８に示される傾斜注入のせいで、実際に非対称になる。特に、ゲート構造体の注入されていない側は、厚いスペーサ１２４ａを含み、他方、ゲート構造体の注入された側は、薄いスペーサ１２４ｂを含む。
【００２７】
図２０に最終的に示されるように、その後、ウェハに、従来のプロセスのドーピングに従って、（深い）ソース／ドレイン注入を受けさせる。しかしながら、薄い方のスペーサ１２４ｂに対応するゲートの側において、深いソース／ドレイン注入の後に残る、得られたエクステンション１２０ｂは、厚い方のスペーサ１２４ａに対応するゲートの側のエクステンション１２０ａよりも長さが短くなる。そのため、好ましい実施形態において、ＦＥＴのソース側は、薄い方のスペーサ１２４ｂに対応するゲートの側に配置される。対照的に、ドレイン側のエクステンションは、ホット・キャリア効果を防止する目的で、なお一定の長さに維持される。
【００２８】
スペーサ層のエッチング速度を高めるために傾斜中性ドーパント注入ステップを使用することによって、非対称なスペーサ厚を有するＦＥＴデバイスを達成することができる。これが次に、長い／短いオーバーラップを持つエクステンション、並びに長いエクステンション及び短いエクステンションそれ自体を可能にする。しかしながら、上述のような、非対称スペーサをもたらすことになる追加的な方法もまた、意図されている
【００２９】
本発明を、複数の実施形態を参照して説明してきたが、本発明の範囲を逸脱することなく、さまざまな変更を行うことができ、均等物によってその構成要素を置き換えることができることが、当業者には理解されるであろう。さらに、特定の状況又は材料を本発明の教示に適合させるために、その本質的な範囲を逸脱することなく、多くの改変をおこなうことができる。したがって、本発明は、本発明を実施するために考えられる最良の形態として開示された具体的な実施形態に限定されるものではなく、添付の特許請求の範囲内に入るすべての実施形態を含むものであることが意図される。
【産業上の利用可能性】
【００３０】
本発明の構造体及び方法は、集積回路の製造において有用であり、より特定的には、電界効果トランジスタの製造において有用である。
【符号の説明】
【００３１】
１００：ＦＥＴデバイス
１０２：ゲート構造体
１０４：基板
１０６：ゲート酸化物層
１０８：ＳＴＩ構造
１１０、１３０、１３２、１２２：スペーサ層
１１２：傾斜イオン注入
１１４、１２４：スペーサ
１１６、１１８、１２０：エクステンション
【特許請求の範囲】
【請求項１】
半導体デバイスのための非対称スペーサ構造体を形成する方法であって、
半導体基板の上に少なくとも１対の隣接して離間配置された、オフセット・スペーサを備えるゲート構造体の上にスペーサ層を形成するステップであって、前記ゲート構造体は、前記スペーサ層が前記ゲート構造体間の領域で第１の厚さで形成され、その他の場所で第２の厚さで形成されるように離間配置され、前記第２の厚さは前記第１の厚さより厚い、ステップと、
前記１対の隣接して離間配置されたゲート構造体の前記オフセット・スペーサに隣接して非対称スペーサ構造体を形成するように前記スペーサ層をエッチングするステップとを含み、
前記非対称スペーサ構造体は、ソース及びドレイン領域の画定において用いられる、方法。
【請求項２】
前記１対の隣接して離間配置されたゲート構造体間の距離は、前記ゲート構造体の高さの１倍から３倍までである、請求項１に記載の方法。
【請求項３】
半導体デバイスのための電界効果トランジスタ（ＦＥＴ）構造体を形成する方法であって、
半導体基板の上に少なくとも１対の隣接して離間配置された、オフセット・スペーサを備えるゲート構造体を形成するステップと、
前記隣接して離間配置されたゲート構造体の上にスペーサ層を形成するステップであって、前記ゲート構造体は、前記スペーサ層が前記ゲート構造体間の領域で第１の厚さで形成され、その他の場所で第２の厚さで形成されるように離間配置され、前記第２の厚さは前記第１の厚さよりも厚い、ステップと、
前記１対の隣接して離間配置されたゲート構造体の前記オフセット・スペーサに隣接して非対称性スペーサ構造体を形成するように前記スペーサ層をエッチングするステップと、
前記基板にドープ領域を注入するステップであって、前記ドープ領域は、前記非対称スペーサ構造体による非対称的特性を有するステップ、を含む方法。
【請求項４】
前記スペーサ層の前記第１の厚さに対応する前記スペーサ構造体は、前記スペーサ層の前記第２の厚さに対応する前記スペーサ構造体より薄い、請求項３に記載の方法。
【請求項５】
前記ドープ領域は、エクステンション注入領域を含み、前記オフセット・スペーサは厚さが非対称であり、前記薄い方のオフセット・スペーサに対応する前記エクステンション注入領域は、前記厚い方のオフセット・スペーサに対応する前記エクステンション注入領域よりも長いゲート・オーバーラップを有する、請求項４に記載の方法。
【請求項６】
前記ドープ領域は、ソース及びドレイン領域をさらに含み、前記薄い方の第２のスペーサに対応する前記ドープ領域はソース領域をさらに含み、前記厚い方の第２のスペーサに対応する前記ドープ領域は、ドレイン領域をさらに含む、請求項４に記載の方法。
【請求項７】
前記ソース領域は、前記ドレイン領域よりも短いエクステンションを有する、請求項６に記載の方法。
【請求項１】
半導体デバイスのための非対称スペーサ構造体を形成する方法であって、
半導体基板の上に少なくとも１対の隣接して離間配置された、オフセット・スペーサを備えるゲート構造体の上にスペーサ層を形成するステップであって、前記ゲート構造体は、前記スペーサ層が前記ゲート構造体間の領域で第１の厚さで形成され、その他の場所で第２の厚さで形成されるように離間配置され、前記第２の厚さは前記第１の厚さより厚い、ステップと、
前記１対の隣接して離間配置されたゲート構造体の前記オフセット・スペーサに隣接して非対称スペーサ構造体を形成するように前記スペーサ層をエッチングするステップとを含み、
前記非対称スペーサ構造体は、ソース及びドレイン領域の画定において用いられる、方法。
【請求項２】
前記１対の隣接して離間配置されたゲート構造体間の距離は、前記ゲート構造体の高さの１倍から３倍までである、請求項１に記載の方法。
【請求項３】
半導体デバイスのための電界効果トランジスタ（ＦＥＴ）構造体を形成する方法であって、
半導体基板の上に少なくとも１対の隣接して離間配置された、オフセット・スペーサを備えるゲート構造体を形成するステップと、
前記隣接して離間配置されたゲート構造体の上にスペーサ層を形成するステップであって、前記ゲート構造体は、前記スペーサ層が前記ゲート構造体間の領域で第１の厚さで形成され、その他の場所で第２の厚さで形成されるように離間配置され、前記第２の厚さは前記第１の厚さよりも厚い、ステップと、
前記１対の隣接して離間配置されたゲート構造体の前記オフセット・スペーサに隣接して非対称性スペーサ構造体を形成するように前記スペーサ層をエッチングするステップと、
前記基板にドープ領域を注入するステップであって、前記ドープ領域は、前記非対称スペーサ構造体による非対称的特性を有するステップ、を含む方法。
【請求項４】
前記スペーサ層の前記第１の厚さに対応する前記スペーサ構造体は、前記スペーサ層の前記第２の厚さに対応する前記スペーサ構造体より薄い、請求項３に記載の方法。
【請求項５】
前記ドープ領域は、エクステンション注入領域を含み、前記オフセット・スペーサは厚さが非対称であり、前記薄い方のオフセット・スペーサに対応する前記エクステンション注入領域は、前記厚い方のオフセット・スペーサに対応する前記エクステンション注入領域よりも長いゲート・オーバーラップを有する、請求項４に記載の方法。
【請求項６】
前記ドープ領域は、ソース及びドレイン領域をさらに含み、前記薄い方の第２のスペーサに対応する前記ドープ領域はソース領域をさらに含み、前記厚い方の第２のスペーサに対応する前記ドープ領域は、ドレイン領域をさらに含む、請求項４に記載の方法。
【請求項７】
前記ソース領域は、前記ドレイン領域よりも短いエクステンションを有する、請求項６に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１２−２５３３７１（Ｐ２０１２−２５３３７１Ａ）
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願番号】特願２０１２−１６９２３３（Ｐ２０１２−１６９２３３）
【出願日】平成２４年７月３１日（２０１２．７．３１）
【分割の表示】特願２００８−５３４６１９（Ｐ２００８−５３４６１９）の分割
【原出願日】平成１８年１０月２日（２００６．１０．２）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【復代理人】
【識別番号】１００１３４７４０
【弁理士】
【氏名又は名称】小池 文雄
【Ｆターム（参考）】
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願日】平成２４年７月３１日（２０１２．７．３１）
【分割の表示】特願２００８−５３４６１９（Ｐ２００８−５３４６１９）の分割
【原出願日】平成１８年１０月２日（２００６．１０．２）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【復代理人】
【識別番号】１００１３４７４０
【弁理士】
【氏名又は名称】小池 文雄
【Ｆターム（参考）】
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