半導体装置の製造方法及び半導体装置
【課題】ゲート電極の側壁側にサイドウォールを精度よく形成することが可能な半導体装置の製造方法及び半導体装置を提供することを目的とする。
【解決手段】まず、ＳＯＩ基板５の一方面側においてゲート電極３４上及びゲート電極３４の周囲の領域に第１絶縁膜４０を形成する。次に、第１絶縁膜４０上に積層させる構成で第１絶縁膜４０とは材質の異なる第２絶縁膜４２を形成する。そして、第１絶縁膜４０及び第２絶縁膜４２におけるゲート電極３４の側壁３４ａ側の部分を残しつつ、第２絶縁膜４２よりも第１絶縁膜４０のほうが、エッチング速度が遅くなるように第１絶縁膜４０及び第２絶縁膜４２を除去し、ゲート電極３４の側壁３４ａ側にサイドウォール４５を形成する。
【解決手段】まず、ＳＯＩ基板５の一方面側においてゲート電極３４上及びゲート電極３４の周囲の領域に第１絶縁膜４０を形成する。次に、第１絶縁膜４０上に積層させる構成で第１絶縁膜４０とは材質の異なる第２絶縁膜４２を形成する。そして、第１絶縁膜４０及び第２絶縁膜４２におけるゲート電極３４の側壁３４ａ側の部分を残しつつ、第２絶縁膜４２よりも第１絶縁膜４０のほうが、エッチング速度が遅くなるように第１絶縁膜４０及び第２絶縁膜４２を除去し、ゲート電極３４の側壁３４ａ側にサイドウォール４５を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Filed Effect Transistor)等の電界効果型トランジスタの分野では、微細化、高集積化に伴い、ゲート長が短くなる傾向にある。そして、ゲート長が１μｍ程度にまで短くなると、ゲート電圧が閾値電圧以下であっても、ソース領域とドレイン領域との間に電流が流れやすくなるといったいわゆる短チャネル効果が生じることがある。このような短チャンネル効果が生じると、閾値電圧の変動や、漏れ電流の増加などによって、所望のトランジスタ特性が得られない虞がある。このような短チャンネル効果を抑制する半導体装置の製造方法に関する技術としては、例えば、特許文献１〜４に示すものが知られている。
【０００３】
特許文献１に記載の半導体記億装置の製造方法では、まず、半導体基板（１１）上に素子分離領域（１２）を形成すると共に、素子領域にゲート絶縁膜（１３）を形成する。次に、ゲート電極（１４）を形成し、このゲート電極（１４）を利用した自己整合法によりイオン注入を行って不純物拡散層領域（１７）（ソース／ドレイン領域）を形成する。また、この不純物拡散層領域（１７）に、いわゆるＬＤＤ（Lightly Doped Drain）構造として、低濃度の不純物拡散層領域Ｎ-層（１７ａ）（電界緩和層）を形成する。そして、半導体基板（１１）全面に酸化膜を形成した後、これを反応性イオンエッチング法を用いてエッチングバックすることで、ゲート電極（１４）の側壁に酸化膜サイドウォール（１６）を形成し、半導体記憶装置を製造している。そして、この特許文献１では、この構成により、チャネル領域周辺の不純物濃度の分布を緩やかにすることで、ドレイン領域近傍の電界を緩和し、トランジスタ特性の劣化を抑制している。
【０００４】
特許文献２に記載の半導体装置およびその製造方法では、まず、半導体層表面にゲート絶縁膜（２０）及びゲート電極（２１）を形成する。次に、ゲート電極（２１）の側壁に多層構造のサイドウオール（２２）を形成する。全面に厚さ５０ｎｍのポリシリコン層を堆積させた後、このポリシリコン層のエッチバックを行い、第１のサイドウオール（２２Ａ）を形成する。その後、全面にＳｉＯ2層を堆積させた後、このＳｉＯ2層のエッチバックを行い、第２のサイドウオール（２２Ｂ）を形成する。次に、ソース／ドレイン領域（２３）を形成すべきシリコン半導体基板（１０）の領域に不純物を導入した後、導入された不純物の活性化熱処理を行い、シリコン半導体基板１０にソース／ドレイン領域２３を形成する。そして、多層構造のサイドウオールの内、外側に位置するサイドウオールからサイドウオールの除去を行い、ソース／ドレイン領域（２３）、及びエクステンション領域（２５）を形成すべき半導体層の領域に不純物を導入した後、導入された不純物の活性化熱処理を行い、サイドウオールの除去、不純物の導入及び活性化熱処理を、多層構造のサイドウオールを構成するサイドウオールが無くなるまで繰り返し、半導体装置を製造している。この特許文献２においても、ＬＤＤ構造を採用することで、トランジスタ特性の劣化を抑制している。
【０００５】
特許文献３に記載の半導体装置の製造方法では、まず、半導体基板（１）の上に熱酸化によりゲート酸化膜（３）を形成する。ゲート酸化膜（３）の上に、第１の配線膜（５）を形成する。次に、半導体基板（１）の上に、第１の配線膜（５）を覆うようにシリコン酸化膜（７）を形成する。そして、異方性エッチングを用いてシリコン酸化膜（７）をエッチングし、第１の配線膜（５）の側壁にサイドウォールシリコン酸化膜（７ａ）を形成する。さらに、このサイドウォールシリコン酸化膜（７ａ）を覆うようにシリコン窒化膜（１１）を形成する。そして、異方性エッチングを用いてシリコン窒化膜（１１）をエッチングし、サイドウォールシリコン窒化膜（１１ａ）を形成するようにしている。
【０００６】
特許文献４に記載の半導体装置の製造方法では、ＳＯＩ層（３）の平坦な表面（３Ｓ）上及びＳＯＩ層（３）内部にＭＯＳＦＥＴを設け、サイドウォール用ＳｉＯ2膜（５Ａ）を、ＳＯＩ層（３）の平坦表面（３Ｓ）上、ゲート絶縁膜（４）の側面上及びゲート電極用ポリシリコン膜（６）の表面上に形成する。そして、ＳｉＯ2膜（５Ａ）にドライエッチングを行い、ゲート絶縁膜（４）及びゲート電極（６）の両側面を被覆するサイドウォール（５）を形成している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第２５０３６５３号公報
【特許文献２】特開２００１−６８６６９号公報
【特許文献３】特開平６−１７７２６５号公報
【特許文献４】特開平１１−３１７５２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、半導体装置の分野では、ＭＯＳＦＥＴと共に、バイポーラトランジスタを同一の半導体基板上に集積することがある。このようなバイポーラトランジスタは、素子形成工程において、不純物を活性化させる過程で、高温（例えば１０００℃前後）の熱処理を施す必要がある。一方、ＭＯＳＦＥＴ等の素子では、高温で熱処理されると、不純物拡散層の不純物が周辺に拡散してしまい、所望の不純物拡散層の領域が得られないといった問題がある。そのため、ＭＯＳＦＥＴとバイポーラトランジスタとを同一の半導体基板上に形成する場合には、高温の熱処理が必要なバイポーラトランジスタを、ＭＯＳＦＥＴよりも先に形成することが望ましい。他方、バイポーラトランジスタを先に形成した後にＭＯＳＦＥＴを形成する場合には、ＭＯＳＦＥＴの素子形成工程における処理が、先に形成されたバイポーラトランジスタの特性に影響を及ぼさないようにしなければならない。
【０００９】
しかしながら、上記特許文献１〜４の構成では、ゲート電極の側壁にサイドウォールを形成する工程において、サイドウォールが単層、多層に関わらず、ＭＯＳＦＥＴが形成される側の半導体基板の一面側に、酸化膜等のサイドウォール用の膜を一層形成した後、この膜のゲート電極の側壁以外の部分を除去するために、エッチングを行うようにしている。このように、サイドウォール用の膜を単にエッチング（即ち、エッチバック）する場合には、この膜の下層側の領域までもが不用意に削られてしまう虞があった。例えば、バイポーラトランジスタが同一の半導体基板上に形成されている場合には、サイドウォール用の膜をエッチングする際に、バイポーラトランジスタの不純物拡散層まで削られてしまう虞があり、これにより所望の素子特性が得られなくなるという問題があった。特に酸化膜をエッチングする場合には、半導体基板の面内においてエッチングのバラツキが大きくなりやすく、サイドウォールを精度よく形成することが難しかった。
【００１０】
本発明は、上述した課題を解決するためになされたものであり、ゲート電極の側壁側にサイドウォールを精度よく形成することが可能な半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明は、上述した課題を解決するためになされたものであり、第１の発明は、半導体基板の一方面側にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上の所定領域にゲート電極を形成するゲート電極形成工程と、前記ゲート電極の側壁側にサイドウォールを形成するサイドウォール形成工程と、を備え、前記サイドウォール形成工程は、前記半導体基板の前記一方面側において前記ゲート電極上及び前記ゲート電極の周囲の領域に第１絶縁膜を形成する第１絶縁膜形成工程と、前記第１絶縁膜上に積層させる構成で前記第１絶縁膜とは材質の異なる第２絶縁膜を形成する第２絶縁膜形成工程と、前記第２絶縁膜を形成した後、前記第１絶縁膜及び前記第２絶縁膜における前記ゲート電極の前記側壁側の部分を残しつつ、前記第１絶縁膜及び前記第２絶縁膜をエッチングする工程と、を含むことを特徴とする。
【００１２】
また、第２の発明は、半導体基板と、前記半導体基板の一方面側に形成されたゲート絶縁膜と、前記ゲート絶縁膜上の所定領域に形成されたゲート電極と、前記ゲート電極の側壁側に形成されたサイドウォールと、を備え、前記サイドウォールは、前記半導体基板の前記一方面側において前記ゲート電極上及び前記ゲート電極の周囲の領域に形成された第１絶縁膜と、前記第１絶縁膜上に積層される構成で形成された前記第１絶縁膜とは材質の異なる第２絶縁膜とからなり、前記第２絶縁膜を形成した後、前記第１絶縁膜及び前記第２絶縁膜における前記ゲート電極の前記側壁側の部分を残しつつ、前記第２絶縁膜よりも前記第１絶縁膜のほうがエッチング速度が遅くなるように前記第１絶縁膜及び前記第２絶縁膜を除去して形成されたことを特徴とする。
【発明の効果】
【００１３】
請求項１の発明では、まず、半導体基板の一方面側においてゲート電極上及びゲート電極の周囲の領域に第１絶縁膜を形成する。次に、第１絶縁膜上に積層させる構成で第１絶縁膜とは材質の異なる第２絶縁膜を形成する。そして、第１絶縁膜及び第２絶縁膜におけるゲート電極の側壁側の部分を残しつつ、これら第１絶縁膜及び第２絶縁膜をエッチングし、ゲート電極の側壁側にサイドウォールを形成するようにしている。
これにより、第１絶縁膜及び第２絶縁膜のエッチングを、それぞれの絶縁膜に適した速度で行うことにより、エッチングをより制御しやすくなり、第１絶縁膜よりも下層側の領域が不用意に削られてしまうのを抑えることができ、サイドウォールを精度よく形成することができる。
【００１４】
請求項２の発明では、第１絶縁膜は酸化シリコンを主体として構成され、第２絶縁膜は窒化シリコンを主体として構成されている。
このように、第１絶縁膜及び第２絶縁膜を共にシリコン系材料で構成することで、チャンバー内の汚染を抑えることができる。さらに、半導体装置がシリコンを主体として構成される場合には、半導体装置内に余分な不純物が混入するのを抑えることができる。また、サイドウォールを、酸化シリコン単層で構成する場合と比較して、酸化シリコンを主体とした第１絶縁膜（酸化膜）と窒化シリコンを主体とした第２絶縁膜（窒化膜）の２層で構成することで、比較的制御が難しい（半導体基板面内でのエッチングレートのバラツキが大きくなり易い）酸化膜のエッチング量が少なく済むため、よりエッチングのバラツキを抑えて、所望の厚さのサイドウォールを形成することができる。
【００１５】
請求項３の発明では、サイドウォール形成工程において、さらに、第２絶縁膜のエッチングの終点を検出するようにしている。
このように、第２絶縁膜の終点を検出することで、第２絶縁膜の不要な部分（ゲート電極の側壁側を除く部分）を確実に除去することができる。また、第１絶縁膜のエッチング時間（オーバーエッチング時間）を比較的短く抑えることができるため、第２絶縁膜よりも下層側の領域が不用意に削られてしまうのを一層抑えることができる。
【００１６】
請求項４の発明では、サイドウォール形成工程の前に、半導体基板の一方面側にバイポーラトランジスタを形成し、このバイポーラトランジスタ上にも第１絶縁膜及び第２絶縁膜をそれぞれ形成するようにしている。
このような構成では、第１絶縁膜をエッチングする際に、第１絶縁膜よりも下層側に設けられるバイポーラトランジスタの領域が不用意に削られてしまうことが懸念される。しかしながら、本発明では、第１絶縁膜及び第２絶縁膜のエッチングを、それぞれの絶縁膜に適した速度で行うことにより、第１絶縁膜のエッチングを精度高く行うことができ、このバイポーラトランジスタの領域が不用意に削られてしまうのを抑えることができる。
【００１７】
請求項５の半導体装置は、ゲート電極の側壁側に形成されたサイドウォールを備えている。そして、このサイドウォールは、半導体基板の一方面側においてゲート電極上及びゲート電極の周囲の領域に形成された第１絶縁膜と、第１絶縁膜上に積層される構成で形成された第１絶縁膜とは材質の異なる第２絶縁膜とから構成されており、第２絶縁膜を形成した後、第１絶縁膜及び第２絶縁膜におけるゲート電極の側壁側の部分を残しつつ、第２絶縁膜よりも第１絶縁膜のほうが、エッチング速度が遅くなるように第１絶縁膜及び第２絶縁膜を除去して形成されている。
このように構成される半導体装置では、第１絶縁膜よりも下層側の領域が不用意に削られることが抑えられて、サイドウォールが精度よく形成されているので、高い信頼性を確保することができる。
【００１８】
請求項６の半導体装置は、第１絶縁膜が酸化シリコンを主体として構成され、第２絶縁膜が窒化シリコンを主体として構成されている。
このように構成される半導体装置では、サイドウォールが酸化シリコン単層で構成された半導体装置と比較して、サイドウォールが精度よく形成されているので、高い信頼性を確保することができる。さらに、第１絶縁膜及び第２絶縁膜が共にシリコン系材料により構成されているため、半導体装置がシリコンを主体として構成されている場合には、半導体装置内に余分な不純物が混入するのを抑えることができる。
【図面の簡単な説明】
【００１９】
【図１】図１は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。
【図２】図２は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。
【図３】図３は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。
【図４】図４は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。
【図５】図５は、エッチング条件とエッチング選択比の関係を示す図である。
【発明を実施するための形態】
【００２０】
［第１実施形態］
以下、本発明の第１実施形態について、詳細に説明する。
図１〜図４は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。図５は、エッチング条件とエッチング選択比の関係を示す図である。
【００２１】
本実施形態では、ＣＭＯＳ型などのＭＯＳＦＥＴとバイポーラトランジスタが同一半導体基板上に形成された半導体装置（例えば、Ｂｉ−ＣＭＯＳなど）を例に挙げて説明する。本発明の半導体装置の製造方法では、半導体基板の一方面側に、バイポーラトランジスタを形成するバイポーラトランジスタ形成工程と、半導体基板の一方面側にゲート絶縁膜を形成するゲート絶縁膜形成工程と、ゲート絶縁膜上の所定領域にゲート電極を形成するゲート電極形成工程と、ゲート電極の側壁側にサイドウォールを形成するサイドウォール形成工程を少なくとも行うようにしている。以下、図１〜図５を参照してそれぞれの工程を順に説明する。特に、本実施形態では、ゲート電極の側壁側にサイドウォールを形成するサイドウォール形成工程について主に説明する。
【００２２】
本発明では、例えば、シリコンからなる支持基板３上にシリコン酸化膜（ＳｉＯ２）からなる埋込酸化膜４を介してシリコンからなるＳＯＩ（Silicon On Insulator）層２を積層して形成されるＳＯＩ基板５を用いることができる。ＳＯＩ層２は、ＳＯＩ基板５の一方面側（図１〜図４において上側）に配置されており、支持基板３に貼り合わせたシリコン基板を所定の厚さに研磨したり、シリコンを支持基板３上に堆積したりすることによって形成することができる。なお、ＳＯＩ基板５は、「半導体基板」の一例に相当する。
【００２３】
まず、このＳＯＩ基板５の一方面側のＳＯＩ層２にバイポーラトランジスタ２０を形成する。バイポーラトランジスタ２０は、公知の方法によって形成することができ、ＮＰＮトランジスタであってもよく、ＰＮＰトランジスタであってもよい。例えば、ＮＰＮトランジスタの場合、ＳＯＩ層２を低濃度Ｎ型シリコン層で構成するか、ＳＯＩ層２に低濃度Ｎ型シリコン領域をウェル構造によって形成し、この表面にベース１５及びコレクタ１６を形成する。そして、ベース１５内に、エミッタ１７を形成する。なお、ベース１５とコレクタ１６は、ＬＯＣＯＳ酸化膜９によって、絶縁分離される。また、バイポーラトランジスタ２０と、後述のＭＯＳＦＥＴ３０とは、トレンチ分離部６により絶縁分離されている。トレンチ分離部６は、ＳＯＩ層２の表面から埋込酸化膜４に達するトレンチ７とトレンチ７内を充填するように埋め込まれた埋込膜８（例えば、ＳｉＯ２などの酸化膜）とによって構成されている。なお、ＳＯＩ基板５の一方面側に、バイポーラトランジスタ２０を形成する工程は、「バイポーラトランジスタ形成工程」の一例に相当する。
【００２４】
次に、ＳＯＩ層２上に、酸化シリコン膜５０を形成する。この酸化シリコン膜は、ＭＯＳＦＥＴ３０が形成される領域（以下、「ＭＯＳ領域」という）よりも、バイポーラトランジスタ２０が形成されている領域（以下、「Ｂｉｐ領域」という）のほうが厚くなるように形成される。例えば、この酸化シリコン５０の膜厚は、ＭＯＳ領域が８．５ｎｍ程度、Ｂｉｐ領域が２５ｎｍ程度で構成される。また、後述のゲート電極３４の下層側となる位置に形成される酸化シリコン膜５０は、ゲート絶縁膜３３として機能する。なお、ＳＯＩ基板５の一方面側にゲート絶縁膜３３を形成する工程は、「ゲート絶縁膜形成工程」の一例に相当する。
【００２５】
次に、この酸化シリコン膜５０の表面上に、多結晶シリコン膜５１を３０００〜４０００Å形成し、この多結晶シリコン膜５１にリンなどの不純物をドープする。そして、フォトリソグラフィとドライエッチングにより、ゲート電極３４を形成する。さらに、このゲート電極３４を利用した自己整合法によりイオン注入を行って低濃度の浅い不純物拡散層である電界緩和層３５を形成する（図１（Ａ））。なお、ゲート電極３４を形成する工程は、「ゲート電極形成工程」の一例に相当する。
【００２６】
次に、ＳＯＩ基板５の一方面側において、ゲート電極３４上及びゲート電極３４の周囲の領域（バイポーラトランジスタ２０を含む領域）に、酸化シリコン膜を主体として構成される第１絶縁膜４０をＣＶＤ法などによって２５０Å程度形成する（図１（Ｂ））。さらに、この第１絶縁膜４０上（即ち、バイポーラトランジスタ２０を含む領域）に、窒化シリコンを主体として構成される第２絶縁膜４２をＣＶＤ法などによって１３００〜１５００Å程度積層する（図１（Ｃ））。なお、ゲート電極３４上及びゲート電極３４の周囲の領域に第１絶縁膜４０を形成する工程は、「第１絶縁膜形成工程」の一例に相当する。また、第１絶縁膜４０上に第１絶縁膜４０とは材質の異なる第２絶縁膜４２を形成する工程は、「第２絶縁膜形成工程」の一例に相当する。
【００２７】
次に、これら第１絶縁膜４０及び第２絶縁膜４２に対して、それぞれの絶縁膜に適した速度で異方性ドライエッチングを行い、ゲート電極３４の側壁３４ａ側にサイドウォール４５を形成する。具体的には、第１絶縁膜４０及び第２絶縁膜４２におけるゲート電極３４の側壁３４ａ側の部分を残しつつ、第２絶縁膜４２よりも第１絶縁膜４０のほうが、エッチング速度が遅くなるように、第１絶縁膜４０及び第２絶縁膜４２を除去する。本発明者は、第２絶縁膜４２よりも第１絶縁膜４０のほうが、エッチング速度が遅くなる条件について鋭意研究し、図５に示す結果を得た。図５に示すように、実施例１及び実施例２の条件では、窒化シリコンを主体として構成される第２絶縁膜４２よりも酸化シリコン膜を主体として構成される第１絶縁膜４０のほうがエッチング速度が遅くなることを見出した。これら実施例１及び実施例２の条件でエッチングを行うことにより、サイドウォールを精度よく形成することができる。とりわけ、第１絶縁膜４０と第２絶縁膜４２との選択比が大きい実施例１の条件で、エッチングを行うことが好ましい。
【００２８】
そして、実施例１に示す条件で、第２絶縁膜４２、第１絶縁膜４０の順でエッチングを行う（図２（（Ａ））。更に、本実施形態では、この第２絶縁膜４２のエッチングの終点を検出するようにしている。第２絶縁膜４２の終点検出は、公知の方法によって行うことができ、具体的には、例えば、第２絶縁膜４２の残膜の厚さを光学的に測定（反射率や屈折率等を分析）することで行うことができる。また、エッチング時のプラズマの特定スペクトル線を観測し、そのスペクトル線の発光強度の変化に基づいて、第２絶縁膜４２の終点を検出することもできる。そして、第２絶縁膜４２の終点を検出した後、オーバーエッチング時間において、第１絶縁膜４０及び酸化シリコン膜５０のエッチングを連続的に行う。オーバーエッチング時間において、遅いエッチング速度で第１絶縁膜４０をエッチングすることにより、Ｂｉｐ領域の酸化シリコン膜５０が不用意に削られてしまうのを抑えることができる。このようにして、ゲート電極３４の側壁３４ａ側にサイドウォール４５を形成することができる（図２（Ｂ））。なお、第２絶縁膜のエッチングの終点を検出する工程は、「終点検出工程」の一例に相当する。
【００２９】
次に、熱酸化法により全面に酸化膜５２を形成する（図３（Ａ））。そして、ソース領域３６、ドレイン領域３７に必要な不純物をイオン注入し、ＭＯＳＦＥＴ３０を形成する（図３（Ｂ））。なお、図中の矢印は、不純物イオン注入を示している。また、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとからなるＣＭＯＳ型のＭＯＳＦＥＴを製造する場合には、Ｎウェル領域やＰウェル領域がさらに形成される（図示略）。次に、ホウ素リン含有ケイ酸ガラス（ＢＰＳＧ）膜５４を形成する。次いで、ＴＥＯＳ（テトラエトキシシラン）膜５５を形成する（図３（Ｃ））。なお、ＢＰＳＧ膜５４を形成した後、このＢＰＳＧ膜５４をＣＭＰ（Chemical Mechanical Polishing）などの方法によって研磨し、表面を平坦化してもよい。
【００３０】
次に、ＢＰＳＧ膜５４及びＴＥＯＳ膜５５中に、フォトリソグラフィとエッチングによりコンタクトホール５６を形成し、このコンタクトホール５６にアルミ若しくはタングステンを埋め込む（図４（Ａ））。そして、アルミ膜をスパッタなどの方法により形成し、フォトリソグラフィとドライエッチングによりこのアルミ膜にパターンニングを施し、引き出し線電極５８を形成し、半導体装置１を製造することができる。
【００３１】
以上説明したように、本第１実施形態に係る半導体装置１の製造方法によれば、まず、ＳＯＩ基板５の一方面側においてゲート電極３４上及びゲート電極３４の周囲の領域に第１絶縁膜４０を形成する。次に、第１絶縁膜４０上に積層させる構成で第１絶縁膜４０とは材質の異なる第２絶縁膜４２を形成する。そして、第１絶縁膜４０及び第２絶縁膜４２におけるゲート電極３４の側壁３４ａ側の部分を残しつつ、第１絶縁膜４０及び第２絶縁膜４２のエッチングを、それぞれの絶縁膜に適した速度（即ち、第２絶縁膜４２よりも第１絶縁膜４０のほうが、エッチング速度が遅くなる条件）で行い、ゲート電極３４の側壁３４ａ側にサイドウォール４５を形成するようにしている。
このように、第１絶縁膜４０のエッチング速度を第２絶縁膜４２よりも遅くすることで、サイドウォール４５を単層で構成する場合若しくは、第１絶縁膜４０と第２絶縁膜４２のエッチング速度を等しくする場合と比較して、エッチングにかかる時間を抑えて、サイドウォール４５を精度よく形成することができる。より具体的には、外層側に設けられるとともに比較的厚く（１３００〜１５００Å程度）構成される第２絶縁膜４２は、比較的速い速度でエッチングし、一方、ＳＯＩ層２表面近傍に設けられるとともに比較的薄く（２５０Å程度）構成される第１絶縁膜４０は、比較的遅い速度でエッチングするようにしているので、絶縁膜全体でのエッチングレートをある程度確保することができる（エッチングレートの低下を抑えることができる）とともに、第１絶縁膜４０のエッチングの終了タイミングを容易に制御でき、第１絶縁膜４０よりも下層側の領域が不用意に削られてしまうのを抑えることができる。
【００３２】
また、第１絶縁膜４０は酸化シリコンを主体として構成され、第２絶縁膜４２は窒化シリコンを主体として構成されている。
このように、第１絶縁膜４０及び第２絶縁膜４２を共にシリコン系材料で構成することで、チャンバー内の汚染を抑えることができる。さらに、シリコンを主体として構成される半導体装置１内に余分な不純物が混入するのを抑えることができる。また、サイドウォール４５を、酸化シリコン単層で構成する場合と比較して、酸化シリコンを主体とした第１絶縁膜４０（酸化膜）と窒化シリコンを主体とした第２絶縁膜４２（窒化膜）の２層で構成することで、比較的制御が難しい（ＳＯＩ基板５面内でのエッチングレートのバラツキが大きくなり易い）酸化膜のエッチング量が少なく済むため、よりエッチングのバラツキを抑えて、所望の厚さのサイドウォール４５を形成することができる。
【００３３】
さらに、サイドウォール形成工程において、第２絶縁膜４２のエッチングの終点を検出するようにしている。
このように、第２絶縁膜４２の終点を検出することで、第２絶縁膜４２の不要な部分（ゲート電極３４の側壁３４ａ側を除く部分）を確実に除去することができる。また、第１絶縁膜４０のエッチング時間（オーバーエッチング時間）を比較的短く抑えることができるため、第２絶縁膜４２よりも下層側の領域（特にＢｉｐ領域）が不用意に削られてしまうのを一層抑えることができる。
【００３４】
そして、サイドウォール形成工程の前に、ＳＯＩ基板５の一方面側にバイポーラトランジスタ２０を形成し、このバイポーラトランジスタ２０上にも第１絶縁膜４０及び第２絶縁膜４２をそれぞれ形成するようにしている。
このような構成では、第１絶縁膜４０をエッチングする際に、第１絶縁膜４０よりも下層側に設けられるバイポーラトランジスタ２０の領域が不用意に削られてしまうことが懸念される。しかしながら、本発明では、第１絶縁膜４０のエッチング速度を第２絶縁膜４２よりも遅くすることで、第１絶縁膜４０のエッチングを精度高く行うことができ、このバイポーラトランジスタ２０の領域が不用意に削られてしまうのを抑えることができる。
【００３５】
また、本第１実施形態に係る半導体装置１は、ゲート電極３４の側壁３４ａ側に形成されたサイドウォール４５を備えている。そして、このサイドウォール４５は、ＳＯＩ基板５の一方面側においてゲート電極３４上及びゲート電極３４の周囲の領域に形成された第１絶縁膜４０と、第１絶縁膜４０上に積層される構成で形成された第１絶縁膜４０とは材質の異なる第２絶縁膜４２とから構成されており、第２絶縁膜４２を形成した後、第１絶縁膜４０及び第２絶縁膜４２におけるゲート電極３４の側壁３４ａ側の部分を残しつつ、第２絶縁膜４２よりも第１絶縁膜４０のほうが、エッチング速度が遅くなるように第１絶縁膜４０及び第２絶縁膜４２を除去して形成されている。
このように構成される半導体装置１では、第１絶縁膜４０よりも下層側の領域が不用意に削られることが抑えられて、サイドウォール４５が精度よく形成されているので、高い信頼性を確保することができる。
【００３６】
また、半導体装置１は、第１絶縁膜４０が酸化シリコンを主体として構成され、第２絶縁膜４２が窒化シリコンを主体として構成されている。
このように構成される半導体装置１では、サイドウォール４５が酸化シリコン単層で構成された半導体装置１と比較して、サイドウォール４５が精度よく形成されているので、高い信頼性を確保することができる。さらに、第１絶縁膜４０及び第２絶縁膜４２が共にシリコン系材料により構成されているため、半導体装置１がシリコンを主体として構成されている場合には、半導体装置１内に余分な不純物が混入するのを抑えることができる。
【００３７】
［他の実施形態］
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
【００３８】
上記実施形態では、第２絶縁膜４２と第１絶縁膜４０のエッチングを連続して行うようにしたが、断続的に行ってもよい。例えば、第２絶縁膜４２の終点を検出した後、一旦エッチングを停止させてもよい。この場合、例えば、第２絶縁膜４２とは異なる条件で第１絶縁膜４０のエッチングを行うようにしてもよい。
【００３９】
上記各実施形態では、半導体基板にＳＯＩ基板１を用いた構成を例示したが、これに限定されず、例えば、シリコンのみからなる半導体基板を用いる構成としてもよい。
【符号の説明】
【００４０】
１…半導体装置
２…ＳＯＩ層
３…支持基板
４…埋込酸化膜
５…ＳＯＩ基板（半導体基板）
６…トレンチ分離部
７…トレンチ
８…埋込膜
９…ＬＯＣＯＳ酸化膜
２０…バイポーラトランジスタ
３０…ＭＯＳＦＥＴ
３３…ゲート絶縁膜
３４…ゲート電極
３４ａ…側壁
３５…電界緩和層
３６…ソース領域
３７…ドレイン領域
４０…第１絶縁膜
４２…第２絶縁膜
４５…サイドウォール
５０…酸化シリコン膜
５１…多結晶シリコン膜
５２…酸化膜
５４…ＢＰＳＧ膜
５５…ＴＥＯＳ膜
５６…コンタクトホール
５８…引き出し線電極
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Filed Effect Transistor)等の電界効果型トランジスタの分野では、微細化、高集積化に伴い、ゲート長が短くなる傾向にある。そして、ゲート長が１μｍ程度にまで短くなると、ゲート電圧が閾値電圧以下であっても、ソース領域とドレイン領域との間に電流が流れやすくなるといったいわゆる短チャネル効果が生じることがある。このような短チャンネル効果が生じると、閾値電圧の変動や、漏れ電流の増加などによって、所望のトランジスタ特性が得られない虞がある。このような短チャンネル効果を抑制する半導体装置の製造方法に関する技術としては、例えば、特許文献１〜４に示すものが知られている。
【０００３】
特許文献１に記載の半導体記億装置の製造方法では、まず、半導体基板（１１）上に素子分離領域（１２）を形成すると共に、素子領域にゲート絶縁膜（１３）を形成する。次に、ゲート電極（１４）を形成し、このゲート電極（１４）を利用した自己整合法によりイオン注入を行って不純物拡散層領域（１７）（ソース／ドレイン領域）を形成する。また、この不純物拡散層領域（１７）に、いわゆるＬＤＤ（Lightly Doped Drain）構造として、低濃度の不純物拡散層領域Ｎ-層（１７ａ）（電界緩和層）を形成する。そして、半導体基板（１１）全面に酸化膜を形成した後、これを反応性イオンエッチング法を用いてエッチングバックすることで、ゲート電極（１４）の側壁に酸化膜サイドウォール（１６）を形成し、半導体記憶装置を製造している。そして、この特許文献１では、この構成により、チャネル領域周辺の不純物濃度の分布を緩やかにすることで、ドレイン領域近傍の電界を緩和し、トランジスタ特性の劣化を抑制している。
【０００４】
特許文献２に記載の半導体装置およびその製造方法では、まず、半導体層表面にゲート絶縁膜（２０）及びゲート電極（２１）を形成する。次に、ゲート電極（２１）の側壁に多層構造のサイドウオール（２２）を形成する。全面に厚さ５０ｎｍのポリシリコン層を堆積させた後、このポリシリコン層のエッチバックを行い、第１のサイドウオール（２２Ａ）を形成する。その後、全面にＳｉＯ2層を堆積させた後、このＳｉＯ2層のエッチバックを行い、第２のサイドウオール（２２Ｂ）を形成する。次に、ソース／ドレイン領域（２３）を形成すべきシリコン半導体基板（１０）の領域に不純物を導入した後、導入された不純物の活性化熱処理を行い、シリコン半導体基板１０にソース／ドレイン領域２３を形成する。そして、多層構造のサイドウオールの内、外側に位置するサイドウオールからサイドウオールの除去を行い、ソース／ドレイン領域（２３）、及びエクステンション領域（２５）を形成すべき半導体層の領域に不純物を導入した後、導入された不純物の活性化熱処理を行い、サイドウオールの除去、不純物の導入及び活性化熱処理を、多層構造のサイドウオールを構成するサイドウオールが無くなるまで繰り返し、半導体装置を製造している。この特許文献２においても、ＬＤＤ構造を採用することで、トランジスタ特性の劣化を抑制している。
【０００５】
特許文献３に記載の半導体装置の製造方法では、まず、半導体基板（１）の上に熱酸化によりゲート酸化膜（３）を形成する。ゲート酸化膜（３）の上に、第１の配線膜（５）を形成する。次に、半導体基板（１）の上に、第１の配線膜（５）を覆うようにシリコン酸化膜（７）を形成する。そして、異方性エッチングを用いてシリコン酸化膜（７）をエッチングし、第１の配線膜（５）の側壁にサイドウォールシリコン酸化膜（７ａ）を形成する。さらに、このサイドウォールシリコン酸化膜（７ａ）を覆うようにシリコン窒化膜（１１）を形成する。そして、異方性エッチングを用いてシリコン窒化膜（１１）をエッチングし、サイドウォールシリコン窒化膜（１１ａ）を形成するようにしている。
【０００６】
特許文献４に記載の半導体装置の製造方法では、ＳＯＩ層（３）の平坦な表面（３Ｓ）上及びＳＯＩ層（３）内部にＭＯＳＦＥＴを設け、サイドウォール用ＳｉＯ2膜（５Ａ）を、ＳＯＩ層（３）の平坦表面（３Ｓ）上、ゲート絶縁膜（４）の側面上及びゲート電極用ポリシリコン膜（６）の表面上に形成する。そして、ＳｉＯ2膜（５Ａ）にドライエッチングを行い、ゲート絶縁膜（４）及びゲート電極（６）の両側面を被覆するサイドウォール（５）を形成している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特許第２５０３６５３号公報
【特許文献２】特開２００１−６８６６９号公報
【特許文献３】特開平６−１７７２６５号公報
【特許文献４】特開平１１−３１７５２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、半導体装置の分野では、ＭＯＳＦＥＴと共に、バイポーラトランジスタを同一の半導体基板上に集積することがある。このようなバイポーラトランジスタは、素子形成工程において、不純物を活性化させる過程で、高温（例えば１０００℃前後）の熱処理を施す必要がある。一方、ＭＯＳＦＥＴ等の素子では、高温で熱処理されると、不純物拡散層の不純物が周辺に拡散してしまい、所望の不純物拡散層の領域が得られないといった問題がある。そのため、ＭＯＳＦＥＴとバイポーラトランジスタとを同一の半導体基板上に形成する場合には、高温の熱処理が必要なバイポーラトランジスタを、ＭＯＳＦＥＴよりも先に形成することが望ましい。他方、バイポーラトランジスタを先に形成した後にＭＯＳＦＥＴを形成する場合には、ＭＯＳＦＥＴの素子形成工程における処理が、先に形成されたバイポーラトランジスタの特性に影響を及ぼさないようにしなければならない。
【０００９】
しかしながら、上記特許文献１〜４の構成では、ゲート電極の側壁にサイドウォールを形成する工程において、サイドウォールが単層、多層に関わらず、ＭＯＳＦＥＴが形成される側の半導体基板の一面側に、酸化膜等のサイドウォール用の膜を一層形成した後、この膜のゲート電極の側壁以外の部分を除去するために、エッチングを行うようにしている。このように、サイドウォール用の膜を単にエッチング（即ち、エッチバック）する場合には、この膜の下層側の領域までもが不用意に削られてしまう虞があった。例えば、バイポーラトランジスタが同一の半導体基板上に形成されている場合には、サイドウォール用の膜をエッチングする際に、バイポーラトランジスタの不純物拡散層まで削られてしまう虞があり、これにより所望の素子特性が得られなくなるという問題があった。特に酸化膜をエッチングする場合には、半導体基板の面内においてエッチングのバラツキが大きくなりやすく、サイドウォールを精度よく形成することが難しかった。
【００１０】
本発明は、上述した課題を解決するためになされたものであり、ゲート電極の側壁側にサイドウォールを精度よく形成することが可能な半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明は、上述した課題を解決するためになされたものであり、第１の発明は、半導体基板の一方面側にゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上の所定領域にゲート電極を形成するゲート電極形成工程と、前記ゲート電極の側壁側にサイドウォールを形成するサイドウォール形成工程と、を備え、前記サイドウォール形成工程は、前記半導体基板の前記一方面側において前記ゲート電極上及び前記ゲート電極の周囲の領域に第１絶縁膜を形成する第１絶縁膜形成工程と、前記第１絶縁膜上に積層させる構成で前記第１絶縁膜とは材質の異なる第２絶縁膜を形成する第２絶縁膜形成工程と、前記第２絶縁膜を形成した後、前記第１絶縁膜及び前記第２絶縁膜における前記ゲート電極の前記側壁側の部分を残しつつ、前記第１絶縁膜及び前記第２絶縁膜をエッチングする工程と、を含むことを特徴とする。
【００１２】
また、第２の発明は、半導体基板と、前記半導体基板の一方面側に形成されたゲート絶縁膜と、前記ゲート絶縁膜上の所定領域に形成されたゲート電極と、前記ゲート電極の側壁側に形成されたサイドウォールと、を備え、前記サイドウォールは、前記半導体基板の前記一方面側において前記ゲート電極上及び前記ゲート電極の周囲の領域に形成された第１絶縁膜と、前記第１絶縁膜上に積層される構成で形成された前記第１絶縁膜とは材質の異なる第２絶縁膜とからなり、前記第２絶縁膜を形成した後、前記第１絶縁膜及び前記第２絶縁膜における前記ゲート電極の前記側壁側の部分を残しつつ、前記第２絶縁膜よりも前記第１絶縁膜のほうがエッチング速度が遅くなるように前記第１絶縁膜及び前記第２絶縁膜を除去して形成されたことを特徴とする。
【発明の効果】
【００１３】
請求項１の発明では、まず、半導体基板の一方面側においてゲート電極上及びゲート電極の周囲の領域に第１絶縁膜を形成する。次に、第１絶縁膜上に積層させる構成で第１絶縁膜とは材質の異なる第２絶縁膜を形成する。そして、第１絶縁膜及び第２絶縁膜におけるゲート電極の側壁側の部分を残しつつ、これら第１絶縁膜及び第２絶縁膜をエッチングし、ゲート電極の側壁側にサイドウォールを形成するようにしている。
これにより、第１絶縁膜及び第２絶縁膜のエッチングを、それぞれの絶縁膜に適した速度で行うことにより、エッチングをより制御しやすくなり、第１絶縁膜よりも下層側の領域が不用意に削られてしまうのを抑えることができ、サイドウォールを精度よく形成することができる。
【００１４】
請求項２の発明では、第１絶縁膜は酸化シリコンを主体として構成され、第２絶縁膜は窒化シリコンを主体として構成されている。
このように、第１絶縁膜及び第２絶縁膜を共にシリコン系材料で構成することで、チャンバー内の汚染を抑えることができる。さらに、半導体装置がシリコンを主体として構成される場合には、半導体装置内に余分な不純物が混入するのを抑えることができる。また、サイドウォールを、酸化シリコン単層で構成する場合と比較して、酸化シリコンを主体とした第１絶縁膜（酸化膜）と窒化シリコンを主体とした第２絶縁膜（窒化膜）の２層で構成することで、比較的制御が難しい（半導体基板面内でのエッチングレートのバラツキが大きくなり易い）酸化膜のエッチング量が少なく済むため、よりエッチングのバラツキを抑えて、所望の厚さのサイドウォールを形成することができる。
【００１５】
請求項３の発明では、サイドウォール形成工程において、さらに、第２絶縁膜のエッチングの終点を検出するようにしている。
このように、第２絶縁膜の終点を検出することで、第２絶縁膜の不要な部分（ゲート電極の側壁側を除く部分）を確実に除去することができる。また、第１絶縁膜のエッチング時間（オーバーエッチング時間）を比較的短く抑えることができるため、第２絶縁膜よりも下層側の領域が不用意に削られてしまうのを一層抑えることができる。
【００１６】
請求項４の発明では、サイドウォール形成工程の前に、半導体基板の一方面側にバイポーラトランジスタを形成し、このバイポーラトランジスタ上にも第１絶縁膜及び第２絶縁膜をそれぞれ形成するようにしている。
このような構成では、第１絶縁膜をエッチングする際に、第１絶縁膜よりも下層側に設けられるバイポーラトランジスタの領域が不用意に削られてしまうことが懸念される。しかしながら、本発明では、第１絶縁膜及び第２絶縁膜のエッチングを、それぞれの絶縁膜に適した速度で行うことにより、第１絶縁膜のエッチングを精度高く行うことができ、このバイポーラトランジスタの領域が不用意に削られてしまうのを抑えることができる。
【００１７】
請求項５の半導体装置は、ゲート電極の側壁側に形成されたサイドウォールを備えている。そして、このサイドウォールは、半導体基板の一方面側においてゲート電極上及びゲート電極の周囲の領域に形成された第１絶縁膜と、第１絶縁膜上に積層される構成で形成された第１絶縁膜とは材質の異なる第２絶縁膜とから構成されており、第２絶縁膜を形成した後、第１絶縁膜及び第２絶縁膜におけるゲート電極の側壁側の部分を残しつつ、第２絶縁膜よりも第１絶縁膜のほうが、エッチング速度が遅くなるように第１絶縁膜及び第２絶縁膜を除去して形成されている。
このように構成される半導体装置では、第１絶縁膜よりも下層側の領域が不用意に削られることが抑えられて、サイドウォールが精度よく形成されているので、高い信頼性を確保することができる。
【００１８】
請求項６の半導体装置は、第１絶縁膜が酸化シリコンを主体として構成され、第２絶縁膜が窒化シリコンを主体として構成されている。
このように構成される半導体装置では、サイドウォールが酸化シリコン単層で構成された半導体装置と比較して、サイドウォールが精度よく形成されているので、高い信頼性を確保することができる。さらに、第１絶縁膜及び第２絶縁膜が共にシリコン系材料により構成されているため、半導体装置がシリコンを主体として構成されている場合には、半導体装置内に余分な不純物が混入するのを抑えることができる。
【図面の簡単な説明】
【００１９】
【図１】図１は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。
【図２】図２は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。
【図３】図３は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。
【図４】図４は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。
【図５】図５は、エッチング条件とエッチング選択比の関係を示す図である。
【発明を実施するための形態】
【００２０】
［第１実施形態］
以下、本発明の第１実施形態について、詳細に説明する。
図１〜図４は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。図５は、エッチング条件とエッチング選択比の関係を示す図である。
【００２１】
本実施形態では、ＣＭＯＳ型などのＭＯＳＦＥＴとバイポーラトランジスタが同一半導体基板上に形成された半導体装置（例えば、Ｂｉ−ＣＭＯＳなど）を例に挙げて説明する。本発明の半導体装置の製造方法では、半導体基板の一方面側に、バイポーラトランジスタを形成するバイポーラトランジスタ形成工程と、半導体基板の一方面側にゲート絶縁膜を形成するゲート絶縁膜形成工程と、ゲート絶縁膜上の所定領域にゲート電極を形成するゲート電極形成工程と、ゲート電極の側壁側にサイドウォールを形成するサイドウォール形成工程を少なくとも行うようにしている。以下、図１〜図５を参照してそれぞれの工程を順に説明する。特に、本実施形態では、ゲート電極の側壁側にサイドウォールを形成するサイドウォール形成工程について主に説明する。
【００２２】
本発明では、例えば、シリコンからなる支持基板３上にシリコン酸化膜（ＳｉＯ２）からなる埋込酸化膜４を介してシリコンからなるＳＯＩ（Silicon On Insulator）層２を積層して形成されるＳＯＩ基板５を用いることができる。ＳＯＩ層２は、ＳＯＩ基板５の一方面側（図１〜図４において上側）に配置されており、支持基板３に貼り合わせたシリコン基板を所定の厚さに研磨したり、シリコンを支持基板３上に堆積したりすることによって形成することができる。なお、ＳＯＩ基板５は、「半導体基板」の一例に相当する。
【００２３】
まず、このＳＯＩ基板５の一方面側のＳＯＩ層２にバイポーラトランジスタ２０を形成する。バイポーラトランジスタ２０は、公知の方法によって形成することができ、ＮＰＮトランジスタであってもよく、ＰＮＰトランジスタであってもよい。例えば、ＮＰＮトランジスタの場合、ＳＯＩ層２を低濃度Ｎ型シリコン層で構成するか、ＳＯＩ層２に低濃度Ｎ型シリコン領域をウェル構造によって形成し、この表面にベース１５及びコレクタ１６を形成する。そして、ベース１５内に、エミッタ１７を形成する。なお、ベース１５とコレクタ１６は、ＬＯＣＯＳ酸化膜９によって、絶縁分離される。また、バイポーラトランジスタ２０と、後述のＭＯＳＦＥＴ３０とは、トレンチ分離部６により絶縁分離されている。トレンチ分離部６は、ＳＯＩ層２の表面から埋込酸化膜４に達するトレンチ７とトレンチ７内を充填するように埋め込まれた埋込膜８（例えば、ＳｉＯ２などの酸化膜）とによって構成されている。なお、ＳＯＩ基板５の一方面側に、バイポーラトランジスタ２０を形成する工程は、「バイポーラトランジスタ形成工程」の一例に相当する。
【００２４】
次に、ＳＯＩ層２上に、酸化シリコン膜５０を形成する。この酸化シリコン膜は、ＭＯＳＦＥＴ３０が形成される領域（以下、「ＭＯＳ領域」という）よりも、バイポーラトランジスタ２０が形成されている領域（以下、「Ｂｉｐ領域」という）のほうが厚くなるように形成される。例えば、この酸化シリコン５０の膜厚は、ＭＯＳ領域が８．５ｎｍ程度、Ｂｉｐ領域が２５ｎｍ程度で構成される。また、後述のゲート電極３４の下層側となる位置に形成される酸化シリコン膜５０は、ゲート絶縁膜３３として機能する。なお、ＳＯＩ基板５の一方面側にゲート絶縁膜３３を形成する工程は、「ゲート絶縁膜形成工程」の一例に相当する。
【００２５】
次に、この酸化シリコン膜５０の表面上に、多結晶シリコン膜５１を３０００〜４０００Å形成し、この多結晶シリコン膜５１にリンなどの不純物をドープする。そして、フォトリソグラフィとドライエッチングにより、ゲート電極３４を形成する。さらに、このゲート電極３４を利用した自己整合法によりイオン注入を行って低濃度の浅い不純物拡散層である電界緩和層３５を形成する（図１（Ａ））。なお、ゲート電極３４を形成する工程は、「ゲート電極形成工程」の一例に相当する。
【００２６】
次に、ＳＯＩ基板５の一方面側において、ゲート電極３４上及びゲート電極３４の周囲の領域（バイポーラトランジスタ２０を含む領域）に、酸化シリコン膜を主体として構成される第１絶縁膜４０をＣＶＤ法などによって２５０Å程度形成する（図１（Ｂ））。さらに、この第１絶縁膜４０上（即ち、バイポーラトランジスタ２０を含む領域）に、窒化シリコンを主体として構成される第２絶縁膜４２をＣＶＤ法などによって１３００〜１５００Å程度積層する（図１（Ｃ））。なお、ゲート電極３４上及びゲート電極３４の周囲の領域に第１絶縁膜４０を形成する工程は、「第１絶縁膜形成工程」の一例に相当する。また、第１絶縁膜４０上に第１絶縁膜４０とは材質の異なる第２絶縁膜４２を形成する工程は、「第２絶縁膜形成工程」の一例に相当する。
【００２７】
次に、これら第１絶縁膜４０及び第２絶縁膜４２に対して、それぞれの絶縁膜に適した速度で異方性ドライエッチングを行い、ゲート電極３４の側壁３４ａ側にサイドウォール４５を形成する。具体的には、第１絶縁膜４０及び第２絶縁膜４２におけるゲート電極３４の側壁３４ａ側の部分を残しつつ、第２絶縁膜４２よりも第１絶縁膜４０のほうが、エッチング速度が遅くなるように、第１絶縁膜４０及び第２絶縁膜４２を除去する。本発明者は、第２絶縁膜４２よりも第１絶縁膜４０のほうが、エッチング速度が遅くなる条件について鋭意研究し、図５に示す結果を得た。図５に示すように、実施例１及び実施例２の条件では、窒化シリコンを主体として構成される第２絶縁膜４２よりも酸化シリコン膜を主体として構成される第１絶縁膜４０のほうがエッチング速度が遅くなることを見出した。これら実施例１及び実施例２の条件でエッチングを行うことにより、サイドウォールを精度よく形成することができる。とりわけ、第１絶縁膜４０と第２絶縁膜４２との選択比が大きい実施例１の条件で、エッチングを行うことが好ましい。
【００２８】
そして、実施例１に示す条件で、第２絶縁膜４２、第１絶縁膜４０の順でエッチングを行う（図２（（Ａ））。更に、本実施形態では、この第２絶縁膜４２のエッチングの終点を検出するようにしている。第２絶縁膜４２の終点検出は、公知の方法によって行うことができ、具体的には、例えば、第２絶縁膜４２の残膜の厚さを光学的に測定（反射率や屈折率等を分析）することで行うことができる。また、エッチング時のプラズマの特定スペクトル線を観測し、そのスペクトル線の発光強度の変化に基づいて、第２絶縁膜４２の終点を検出することもできる。そして、第２絶縁膜４２の終点を検出した後、オーバーエッチング時間において、第１絶縁膜４０及び酸化シリコン膜５０のエッチングを連続的に行う。オーバーエッチング時間において、遅いエッチング速度で第１絶縁膜４０をエッチングすることにより、Ｂｉｐ領域の酸化シリコン膜５０が不用意に削られてしまうのを抑えることができる。このようにして、ゲート電極３４の側壁３４ａ側にサイドウォール４５を形成することができる（図２（Ｂ））。なお、第２絶縁膜のエッチングの終点を検出する工程は、「終点検出工程」の一例に相当する。
【００２９】
次に、熱酸化法により全面に酸化膜５２を形成する（図３（Ａ））。そして、ソース領域３６、ドレイン領域３７に必要な不純物をイオン注入し、ＭＯＳＦＥＴ３０を形成する（図３（Ｂ））。なお、図中の矢印は、不純物イオン注入を示している。また、ｎチャネル型ＭＯＳＦＥＴとｐチャネル型ＭＯＳＦＥＴとからなるＣＭＯＳ型のＭＯＳＦＥＴを製造する場合には、Ｎウェル領域やＰウェル領域がさらに形成される（図示略）。次に、ホウ素リン含有ケイ酸ガラス（ＢＰＳＧ）膜５４を形成する。次いで、ＴＥＯＳ（テトラエトキシシラン）膜５５を形成する（図３（Ｃ））。なお、ＢＰＳＧ膜５４を形成した後、このＢＰＳＧ膜５４をＣＭＰ（Chemical Mechanical Polishing）などの方法によって研磨し、表面を平坦化してもよい。
【００３０】
次に、ＢＰＳＧ膜５４及びＴＥＯＳ膜５５中に、フォトリソグラフィとエッチングによりコンタクトホール５６を形成し、このコンタクトホール５６にアルミ若しくはタングステンを埋め込む（図４（Ａ））。そして、アルミ膜をスパッタなどの方法により形成し、フォトリソグラフィとドライエッチングによりこのアルミ膜にパターンニングを施し、引き出し線電極５８を形成し、半導体装置１を製造することができる。
【００３１】
以上説明したように、本第１実施形態に係る半導体装置１の製造方法によれば、まず、ＳＯＩ基板５の一方面側においてゲート電極３４上及びゲート電極３４の周囲の領域に第１絶縁膜４０を形成する。次に、第１絶縁膜４０上に積層させる構成で第１絶縁膜４０とは材質の異なる第２絶縁膜４２を形成する。そして、第１絶縁膜４０及び第２絶縁膜４２におけるゲート電極３４の側壁３４ａ側の部分を残しつつ、第１絶縁膜４０及び第２絶縁膜４２のエッチングを、それぞれの絶縁膜に適した速度（即ち、第２絶縁膜４２よりも第１絶縁膜４０のほうが、エッチング速度が遅くなる条件）で行い、ゲート電極３４の側壁３４ａ側にサイドウォール４５を形成するようにしている。
このように、第１絶縁膜４０のエッチング速度を第２絶縁膜４２よりも遅くすることで、サイドウォール４５を単層で構成する場合若しくは、第１絶縁膜４０と第２絶縁膜４２のエッチング速度を等しくする場合と比較して、エッチングにかかる時間を抑えて、サイドウォール４５を精度よく形成することができる。より具体的には、外層側に設けられるとともに比較的厚く（１３００〜１５００Å程度）構成される第２絶縁膜４２は、比較的速い速度でエッチングし、一方、ＳＯＩ層２表面近傍に設けられるとともに比較的薄く（２５０Å程度）構成される第１絶縁膜４０は、比較的遅い速度でエッチングするようにしているので、絶縁膜全体でのエッチングレートをある程度確保することができる（エッチングレートの低下を抑えることができる）とともに、第１絶縁膜４０のエッチングの終了タイミングを容易に制御でき、第１絶縁膜４０よりも下層側の領域が不用意に削られてしまうのを抑えることができる。
【００３２】
また、第１絶縁膜４０は酸化シリコンを主体として構成され、第２絶縁膜４２は窒化シリコンを主体として構成されている。
このように、第１絶縁膜４０及び第２絶縁膜４２を共にシリコン系材料で構成することで、チャンバー内の汚染を抑えることができる。さらに、シリコンを主体として構成される半導体装置１内に余分な不純物が混入するのを抑えることができる。また、サイドウォール４５を、酸化シリコン単層で構成する場合と比較して、酸化シリコンを主体とした第１絶縁膜４０（酸化膜）と窒化シリコンを主体とした第２絶縁膜４２（窒化膜）の２層で構成することで、比較的制御が難しい（ＳＯＩ基板５面内でのエッチングレートのバラツキが大きくなり易い）酸化膜のエッチング量が少なく済むため、よりエッチングのバラツキを抑えて、所望の厚さのサイドウォール４５を形成することができる。
【００３３】
さらに、サイドウォール形成工程において、第２絶縁膜４２のエッチングの終点を検出するようにしている。
このように、第２絶縁膜４２の終点を検出することで、第２絶縁膜４２の不要な部分（ゲート電極３４の側壁３４ａ側を除く部分）を確実に除去することができる。また、第１絶縁膜４０のエッチング時間（オーバーエッチング時間）を比較的短く抑えることができるため、第２絶縁膜４２よりも下層側の領域（特にＢｉｐ領域）が不用意に削られてしまうのを一層抑えることができる。
【００３４】
そして、サイドウォール形成工程の前に、ＳＯＩ基板５の一方面側にバイポーラトランジスタ２０を形成し、このバイポーラトランジスタ２０上にも第１絶縁膜４０及び第２絶縁膜４２をそれぞれ形成するようにしている。
このような構成では、第１絶縁膜４０をエッチングする際に、第１絶縁膜４０よりも下層側に設けられるバイポーラトランジスタ２０の領域が不用意に削られてしまうことが懸念される。しかしながら、本発明では、第１絶縁膜４０のエッチング速度を第２絶縁膜４２よりも遅くすることで、第１絶縁膜４０のエッチングを精度高く行うことができ、このバイポーラトランジスタ２０の領域が不用意に削られてしまうのを抑えることができる。
【００３５】
また、本第１実施形態に係る半導体装置１は、ゲート電極３４の側壁３４ａ側に形成されたサイドウォール４５を備えている。そして、このサイドウォール４５は、ＳＯＩ基板５の一方面側においてゲート電極３４上及びゲート電極３４の周囲の領域に形成された第１絶縁膜４０と、第１絶縁膜４０上に積層される構成で形成された第１絶縁膜４０とは材質の異なる第２絶縁膜４２とから構成されており、第２絶縁膜４２を形成した後、第１絶縁膜４０及び第２絶縁膜４２におけるゲート電極３４の側壁３４ａ側の部分を残しつつ、第２絶縁膜４２よりも第１絶縁膜４０のほうが、エッチング速度が遅くなるように第１絶縁膜４０及び第２絶縁膜４２を除去して形成されている。
このように構成される半導体装置１では、第１絶縁膜４０よりも下層側の領域が不用意に削られることが抑えられて、サイドウォール４５が精度よく形成されているので、高い信頼性を確保することができる。
【００３６】
また、半導体装置１は、第１絶縁膜４０が酸化シリコンを主体として構成され、第２絶縁膜４２が窒化シリコンを主体として構成されている。
このように構成される半導体装置１では、サイドウォール４５が酸化シリコン単層で構成された半導体装置１と比較して、サイドウォール４５が精度よく形成されているので、高い信頼性を確保することができる。さらに、第１絶縁膜４０及び第２絶縁膜４２が共にシリコン系材料により構成されているため、半導体装置１がシリコンを主体として構成されている場合には、半導体装置１内に余分な不純物が混入するのを抑えることができる。
【００３７】
［他の実施形態］
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
【００３８】
上記実施形態では、第２絶縁膜４２と第１絶縁膜４０のエッチングを連続して行うようにしたが、断続的に行ってもよい。例えば、第２絶縁膜４２の終点を検出した後、一旦エッチングを停止させてもよい。この場合、例えば、第２絶縁膜４２とは異なる条件で第１絶縁膜４０のエッチングを行うようにしてもよい。
【００３９】
上記各実施形態では、半導体基板にＳＯＩ基板１を用いた構成を例示したが、これに限定されず、例えば、シリコンのみからなる半導体基板を用いる構成としてもよい。
【符号の説明】
【００４０】
１…半導体装置
２…ＳＯＩ層
３…支持基板
４…埋込酸化膜
５…ＳＯＩ基板（半導体基板）
６…トレンチ分離部
７…トレンチ
８…埋込膜
９…ＬＯＣＯＳ酸化膜
２０…バイポーラトランジスタ
３０…ＭＯＳＦＥＴ
３３…ゲート絶縁膜
３４…ゲート電極
３４ａ…側壁
３５…電界緩和層
３６…ソース領域
３７…ドレイン領域
４０…第１絶縁膜
４２…第２絶縁膜
４５…サイドウォール
５０…酸化シリコン膜
５１…多結晶シリコン膜
５２…酸化膜
５４…ＢＰＳＧ膜
５５…ＴＥＯＳ膜
５６…コンタクトホール
５８…引き出し線電極
【特許請求の範囲】
【請求項１】
半導体基板の一方面側にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上の所定領域にゲート電極を形成するゲート電極形成工程と、
前記ゲート電極の側壁側にサイドウォールを形成するサイドウォール形成工程と、を備え、
前記サイドウォール形成工程は、
前記半導体基板の前記一方面側において前記ゲート電極上及び前記ゲート電極の周囲の領域に第１絶縁膜を形成する第１絶縁膜形成工程と、
前記第１絶縁膜上に積層させる構成で前記第１絶縁膜とは材質の異なる第２絶縁膜を形成する第２絶縁膜形成工程と、
前記第２絶縁膜を形成した後、前記第１絶縁膜及び前記第２絶縁膜における前記ゲート電極の前記側壁側の部分を残しつつ、前記第１絶縁膜及び前記第２絶縁膜をエッチングする工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１絶縁膜は酸化シリコンを主体として構成され、
前記第２絶縁膜は窒化シリコンを主体として構成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記サイドウォール形成工程は、さらに、前記第２絶縁膜のエッチングの終点を検出する終点検出工程を有していることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記サイドウォール形成工程の前に、前記半導体基板の前記一方面側に、バイポーラトランジスタを形成するバイポーラトランジスタ形成工程をさらに含み、
前記第１絶縁膜形成工程及び前記第２絶縁膜形成工程において、前記バイポーラトランジスタ上にも前記第１絶縁膜及び前記第２絶縁膜をそれぞれ形成することを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
半導体基板と、
前記半導体基板の一方面側に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上の所定領域に形成されたゲート電極と、
前記ゲート電極の側壁側に形成されたサイドウォールと、を備え、
前記サイドウォールは、
前記半導体基板の前記一方面側において前記ゲート電極上及び前記ゲート電極の周囲の領域に形成された第１絶縁膜と、前記第１絶縁膜上に積層される構成で形成された前記第１絶縁膜とは材質の異なる第２絶縁膜とからなり、
前記第２絶縁膜を形成した後、前記第１絶縁膜及び前記第２絶縁膜における前記ゲート電極の前記側壁側の部分を残しつつ、前記第２絶縁膜よりも前記第１絶縁膜のほうがエッチング速度が遅くなるように前記第１絶縁膜及び前記第２絶縁膜を除去して形成されたことを特徴とする半導体装置。
【請求項６】
前記第１絶縁膜は酸化シリコンを主体として構成され、
前記第２絶縁膜は窒化シリコンを主体として構成されたことを特徴とする請求項５に記載の半導体装置。
【請求項１】
半導体基板の一方面側にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上の所定領域にゲート電極を形成するゲート電極形成工程と、
前記ゲート電極の側壁側にサイドウォールを形成するサイドウォール形成工程と、を備え、
前記サイドウォール形成工程は、
前記半導体基板の前記一方面側において前記ゲート電極上及び前記ゲート電極の周囲の領域に第１絶縁膜を形成する第１絶縁膜形成工程と、
前記第１絶縁膜上に積層させる構成で前記第１絶縁膜とは材質の異なる第２絶縁膜を形成する第２絶縁膜形成工程と、
前記第２絶縁膜を形成した後、前記第１絶縁膜及び前記第２絶縁膜における前記ゲート電極の前記側壁側の部分を残しつつ、前記第１絶縁膜及び前記第２絶縁膜をエッチングする工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１絶縁膜は酸化シリコンを主体として構成され、
前記第２絶縁膜は窒化シリコンを主体として構成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記サイドウォール形成工程は、さらに、前記第２絶縁膜のエッチングの終点を検出する終点検出工程を有していることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記サイドウォール形成工程の前に、前記半導体基板の前記一方面側に、バイポーラトランジスタを形成するバイポーラトランジスタ形成工程をさらに含み、
前記第１絶縁膜形成工程及び前記第２絶縁膜形成工程において、前記バイポーラトランジスタ上にも前記第１絶縁膜及び前記第２絶縁膜をそれぞれ形成することを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
半導体基板と、
前記半導体基板の一方面側に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上の所定領域に形成されたゲート電極と、
前記ゲート電極の側壁側に形成されたサイドウォールと、を備え、
前記サイドウォールは、
前記半導体基板の前記一方面側において前記ゲート電極上及び前記ゲート電極の周囲の領域に形成された第１絶縁膜と、前記第１絶縁膜上に積層される構成で形成された前記第１絶縁膜とは材質の異なる第２絶縁膜とからなり、
前記第２絶縁膜を形成した後、前記第１絶縁膜及び前記第２絶縁膜における前記ゲート電極の前記側壁側の部分を残しつつ、前記第２絶縁膜よりも前記第１絶縁膜のほうがエッチング速度が遅くなるように前記第１絶縁膜及び前記第２絶縁膜を除去して形成されたことを特徴とする半導体装置。
【請求項６】
前記第１絶縁膜は酸化シリコンを主体として構成され、
前記第２絶縁膜は窒化シリコンを主体として構成されたことを特徴とする請求項５に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−２３４９４１（Ｐ２０１２−２３４９４１Ａ）
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願番号】特願２０１１−１０１８１２（Ｐ２０１１−１０１８１２）
【出願日】平成２３年４月２８日（２０１１．４．２８）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願日】平成２３年４月２８日（２０１１．４．２８）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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