【課題】電源電位が接地電位に対して変動するハイサイド回路又はローサイド回路において、電源電位の変動の影響を回避し、安定した基準電圧を出力することができる基準電圧回路及び半導体基板を提供する。
【解決手段】本発明は、Ｐ型半導体基板２０上のＮウェル層２１内に形成したハイサイド回路中において、Ｎウェル層２１をコレクタとし、Ｎウェル層２１内に形成したＰ領域２３をベースとし、ベースの上層に形成したＮ領域２４をエミッタとし、ハイサイド回路素子２２を構成する基板を、コレクタとしてのＮウェル層２１とで共通化した。 （もっと読む）

【課題】裏面コンタクト構造体及びその構造体を製造する方法を提供する。
【解決手段】表面及び対向する裏面を有する基板１００の表面上に第１誘電体層１０５を形成することと、第１誘電体層を貫通して前記基板の表面にまで延びる導電性の第１スタッド・コンタクト１４０Ｂを第１誘電体層内に形成することと、基板の裏面から基板を薄くして基板の新しい裏面を形成することと、基板の新しい裏面から前記第１誘電体層まで延びるトレンチ１６５を基板内に形成して第１スタッド・コンタクトの底面をトレンチ内に露出させることと、基板の新しい裏面、トレンチの側壁、第１誘電体層の露出面、及び第１スタッド・コンタクトの露出面の上に、トレンチを完全に充填するのに十分には厚くない共形導電層１７０、１７５を形成することと、を含む前記方法。 （もっと読む）

【課題】ゲート電極の側壁側にサイドウォールを精度よく形成することが可能な半導体装置の製造方法及び半導体装置を提供することを目的とする。
【解決手段】まず、ＳＯＩ基板５の一方面側においてゲート電極３４上及びゲート電極３４の周囲の領域に第１絶縁膜４０を形成する。次に、第１絶縁膜４０上に積層させる構成で第１絶縁膜４０とは材質の異なる第２絶縁膜４２を形成する。そして、第１絶縁膜４０及び第２絶縁膜４２におけるゲート電極３４の側壁３４ａ側の部分を残しつつ、第２絶縁膜４２よりも第１絶縁膜４０のほうが、エッチング速度が遅くなるように第１絶縁膜４０及び第２絶縁膜４２を除去し、ゲート電極３４の側壁３４ａ側にサイドウォール４５を形成する。 （もっと読む）

【課題】同一基板上に混載された他の素子の誤動作を抑制できる半導体装置を提供する。
【解決手段】半導体装置は、ｐ形半導体層１２と、ｎ形のソース領域１３と、絶縁体２３と、ｎ形半導体領域２０と、ｎ形のドレイン領域１４と、ｐ形のチャネル領域１２ａと、ゲート絶縁膜１５と、ゲート電極１６と、ソース電極１８と、ドレイン電極１９と、電極２１とを備える。前記絶縁体は、前記ｐ形半導体層の表面から前記ｐ形半導体層の厚み方向に延びて形成されたトレンチｔ１内に設けられている。前記ｎ形半導体領域は、前記ドレイン領域と前記絶縁体との間の前記ｐ形半導体層の表面に設けられる。前記電極は、前記ｎ形半導体領域に接続される。 （もっと読む）

【課題】これまでのＭＯＳＦＥＴと同等の集積性を維持しながら、ＭＯＳＦＥＴに比べて優れたスイッチング特性をもつ、すなわち、室温においてＳ値が６０ｍＶ／桁より小さな値をもつ半導体素子を提供する。
【解決手段】ＭＯＳＦＥＴと、トンネル接合を有するトンネルバイポーラトランジスタを組み合わせることにより、低電圧であっても、ゲート電位変化に対してドレイン電流が急峻な変化（Ｓ値が６０ｍＶ／桁よりも小さい）を示す半導体素子を構成する。 （もっと読む）

【課題】異なる直流電流増幅率（ｈｆｅ）を有する複数のバイポーラトランジスタを混載した半導体装置を、簡易且つ工程数が少なく得られる半導体装置の製造方法を提供すこと。
【解決手段】第２バイポーラトランジスタ２０のエミッタ領域２５又はその周囲上であって、当該エミッタ領域２５におけるコンタクト領域２５Ａの周辺上にダミー層５２を形成することで、その後、層間絶縁層５３の厚みを厚層化することができるため、第２バイポーラトランジスタ２０のエミッタ領域２５では第１バイポーラトランジスタ１０のエミッタ領域１５に比べコンタクト深さを浅くしてコンタクトホール５４が形成される。これにより、第１バイポーラトランジスタ１０と第２バイポーラトランジスタ２０との直流電流増幅率（ｈｆｅ）を変更できる。ダミー層５２の形成は第２バイポーラトランジスタ２０のベース領域２６、コレクタ領域２７であってもよい。 （もっと読む）

【課題】 電源電圧依存性および温度依存性の低い参照電圧発生回路を提供し、もって受信感度の良好な受信回路を実現する。
【解決手段】 受信回路は、ＡＭＩ符号化された一対の信号を増幅する差動増幅回路（１１）と、差動増幅回路の出力と所定の参照電圧とを比較して入力信号の論理レベルを判別する受信データ判定回路（１２）と、前記参照電圧を発生する参照電圧発生回路（１３）とを備え、参照電圧発生回路は電源電圧を基準にした温度依存性の低い参照電圧を発生するように構成した。 （もっと読む）

【課題】MOSトランジスタとバイポーラトランジスタとが混載された半導体装置とその製造方法において、半導体装置の信頼性を高めること。
【解決手段】シリコン基板２０素子分離絶縁膜２４を形成する工程と、シリコン基板２０に低電圧p型MOSトランジスタTR_LVP用のLDD領域４５を形成する工程と、シリコン基板２０に高電圧p型MOSトランジスタTR_HVP用のLDD領域５５をLDD領域４５よりも深く形成するのと同時に、シリコン基板２０にバイポーラトランジスタTR_BIP用の第１のエミッタ領域４６を形成する工程と、各領域４５、４６、５５におけるシリコン基板２０の表層に高融点金属シリサイド層７０を形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】 サブ素子部のコンタクト部において、電流集中が生じ難い半導体装置を提供する。
【解決手段】 メイン素子部２０とサブ素子部４０が形成されている半導体基板１２を有する半導体装置であって、半導体基板１２の上面のうち、メイン素子部２０の上面にはメイン電極６６が形成されており、サブ素子部４０の上面には互いに分離されている複数のコンタクト部６９を介して半導体基板１２と導通しているサブ電極６８が形成されており、前記複数のコンタクト部６９は、第１方向に沿って伸びる直線状に形成されているとともに、前記第１方向と直交する第２方向に沿って配列されており、前記複数のコンタクト部６９が形成されている領域のうちの前記第２方向の少なくとも一方の端部近傍において、各コンタクト部６９の第１方向の長さが、その端部から前記領域の中央に向かうにつれて長くなっている。 （もっと読む）

【課題】ＥＳＤ耐量の高い半導体装置を提供する。
【解決手段】半導体基板表面に設けられた半導体基板よりも不純物濃度が高いＰＷ層２４と、半導体基板表面にＰＷ層２４と接して設けられた半導体基板よりも不純物濃度が高いＮＷ層２３と、ＰＷ層２４内の半導体基板表面に設けられたＰＷ層２４よりも不純物濃度が高いｐ＋ベース層５と、ＮＷ層２３内の半導体基板表面に設けられたＮＷ層よりも不純物濃度が高いｎ＋コレクタ２層と、ｐ＋ベース層５とｎ＋コレクタ層２の間に位置しＰＷ層２４内の半導体基板表面に設けられたＰＷ層２４よりも不純物濃度が高いｎ＋エミッタ層６と、ｎ＋コレクタ層２とＰＷ層２４の間にｎ＋コレクタ層２と接して設けられたｎ＋コレクタ層２より不純物濃度が低くＮＷ層２３より不純物濃度が高いｎ±層１０を有する半導体装置とした。 （もっと読む）

【課題】 ブレークダウン電圧を調整可能であり、かつ、小型なサージ保護素子を提供する。
【解決手段】 半導体基板１２の表面に露出している第１導電型の第１領域２６と、半導体基板１２の表面に露出しており、第１領域２６と隣接している第２導電型の第２領域２４と、半導体基板１２の表面に露出しており、第２領域２４と隣接しており、第２領域２４によって第１領域２６から分離されている第１導電型の第３領域２２と、第１領域２６の表面に形成されている第１電極３２と、第３領域の表面に形成されている第２電極３０と、第１電極３２と第２領域２４の間の第１領域２６の表面に形成されている絶縁膜３４と、絶縁膜３４上に形成されているブレークダウン制御電極３６を有していることを特徴とするサージ保護素子２０。 （もっと読む）

【課題】表示パネル駆動用の半導体集積装置に適した、保持電圧が高い静電保護素子を提供する。
【解決手段】静電保護素子は、Ｐ型半導体基板１の表面側に形成されたＮウェル領域２と、Ｎウェル領域の上に形成された第１のＰ型高濃度不純物領域８と、Ｐ型半導体基板の表面上に形成されたＮ型高濃度不純物領域５と、Ｎウェル領域とＰ型半導体基板１との境界を跨いでＮウェル領域と前記Ｐ型半導体基板との双方に接触して形成された第２のＰ型高濃度不純物領域６とを備えている。すなわち、第２のＰ型高濃度不純物領域６がＰ型半導体基板１と接触するため、Ｐ型半導体基板１におけるＰ型不純物の濃度が高くなり、従って静電気保護素子の保持電圧が高くなる。 （もっと読む）

【課題】同一の半導体基板上に数種類のトランジスタを簡易なプロセスによって形成する半導体装置の製造方法の提供。
【解決手段】ＬＤＭＯＳ領域１００とオフセットドレインＭＯＳ領域２００とに、同時に、第２導電型の第１ウェル３０を形成する工程と、ＬＤＭＯＳ領域１００の第１ウェル３０と、ＣＭＯＳ領域１００とに、同時に、第１導電型の第２ウェル３２を形成する工程と、ＣＭＯＳ領域３００に、第２導電型の第２ウェル３４を形成する工程と、オフセットドレインＭＯＳ領域２００に第１導電型のオフセット層２２を形成する工程とを含み、第１ウェル３０は、第２ウェル３２，３４よりも深いウェルであり、第２ウェル３２，３４は、高エネルギーイオン注入法によって形成されたレトログレードウェルである、半導体装置の製造方法。 （もっと読む）

【課題】トランジスタを短絡させることなく、シリサイド層を形成することができる半導体装置の提供。
【解決手段】バイポーラトランジスタ形成領域１００と、ＣＭＯＳトランジスタ形成領域２００とを分離し、絶縁層５２ａ，５２ｂを形成し、上方に導電層５６ａ，５６ｂを形成し、側壁５４ａ，５４ｂを形成して、バイポーラトランジスタ形成領域１００に、短絡防止部５０ａを形成すると同時に、ＣＭＯＳトランジスタ形成領域２００にゲート５０ｂを形成する。バイポーラトランジスタのエミッタ領域４０ａ、コレクタ領域４０ｂおよびベース領域４２ａおよびＣＭＯＳトランジスタのソース領域４０ｃ，４２ｂおよびドレイン領域４０ｄ，４２ｃを形成し、各領域の上にシリサイド層６０を形成する。短絡防止部５０ａは、エミッタ領域４０ａ、コレクタ領域４０ｂおよびベース領域４２ａのうち、いずれか２つの領域の間に位置する半導体基板１０の上方に形成される。 （もっと読む）

【課題】絶縁ゲートバイポーラトランジスタのスイッチング特性および低オン抵抗を維持しつつ耐圧特性を改善しかつ占有面積を低減する。
【解決手段】絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：２）のターンオフ時のホール流入を抑制するＰチャネルＭＯＳトランジスタ（ＰＱ）のゲート電極ノード（６）に対し、ＩＧＢＴのオフ状態時においてゲート絶縁膜に印加される電圧を緩和する電圧緩和素子（１）を設ける。 （もっと読む）

【課題】ドレイン電極をソース電極に対して負バイアスすることがあっても、半導体集積回路においてラッチアップが発生することを防止できるエネルギー伝達装置、及び該エネルギー伝達装置を実現可能な半導体装置を提供する。
【解決手段】第１の半導体基板に形成された半導体装置２４と、第２の半導体基板の表面に形成された第２導電型の逆電流防止層、及び第２の半導体基板中に形成され逆電流防止層を覆う第１導電型のウェル層を含む逆電流防止ダイオード４１を備えた半導体集積回路４８と、直流電圧源５２と、変圧器６０とを備え、変圧器６０は、半導体装置２４及び直流電圧源５２と直列に接続される一次巻線５３と、負荷と接続される第１二次巻線５４とを含み、変圧器６０の第１二次巻線５４から負荷へ電力が供給されるように構成されている。半導体装置２４の第２ドレイン電極（ＴＡＰ電極）は、半導体集積回路４８の逆電流防止層と電気的に接続している。 （もっと読む）

【課題】 ＣＭＯＳ製造プロセスを使用しても、バイポーラトランジスタの適切な駆動能力や温度特性を得ることが可能な半導体装置を提供する。
【解決手段】 縦型バイポーラトランジスタ９０ａとＭＯＳトランジスタ９０ｂからなる構成であって、縦型バイポーラトランジスタの少なくともベース領域は、エッチングにより表面から掘り下げることでＭＯＳトランジスタ９０ｂのウェル２０ｂ深さよりも浅くなっている。このためバイポーラトランジスタに必要とされる特性を独立さえて作り込むことが可能である。 （もっと読む）

ＭＩＴ素子の自己発熱問題を解決できるＭＩＴ素子の自己発熱防止回路、及びその防止回路用の集積素子の製造方法を提供する。該自己発熱防止回路は、所定の臨界温度以上で急激なＭＩＴが発生し、電流駆動素子に連結されて電流のフローを制御するＭＩＴ素子と、ＭＩＴ素子に連結されて、ＭＩＴ以後にＭＩＴ素子の自己発熱を制御するトランジスタと、ＭＩＴ素子及びトランジスタに連結された抵抗素子と、を備える。
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【課題】１つの半導体基板に少なくとも両面電極素子を含む複数の素子が形成された構成において、素子特性の異なる複数の素子を集積でき、且つ、割れを抑制することができる半導体装置及びその製造方法を提供することを目的とする。
【解決手段】半導体基板と、半導体基板における複数の素子形成領域をそれぞれ取り囲むとともに、半導体基板を貫通して複数の素子形成領域を互いに絶縁分離する絶縁分離トレンチと、複数の素子形成領域のそれぞれに構成される素子と、を備える半導体装置において、互いに厚さの異なる複数の厚さ領域を半導体基板に構成した。そして、複数の厚さ領域のうち、最も厚さの薄い領域を含む少なくとも２つの厚さ領域に素子形成領域をそれぞれ形成し、素子として少なくとも両面電極素子を含み、この両面電極素子が少なくとも最も厚さの薄い領域に形成される構成とした。 （もっと読む）

【課題】低電源で駆動でき、しかも高利得が得られる半導体装置及びその駆動方法を提供する。
【解決手段】第1半導体領域１１及び第２半導体領域１０が接合面３０a,３０bで隣り合い、電位障壁を構成するｐｎ接合体と、前記接合面の近傍で前記第１半導体領域１１に絶縁体１２を介して接続される第１電極２２と、前記第１半導体領域１１に接続される第２電極２１と、前記第２半導体領域に接続される第３電極２０と、を備える。前記第２電極２１と前記第３電極２０との間に順方向バイアスを印加すると、前記接合面に対応して前記電位障壁が低下する。前記第１電極２２と前記第２電極２１との間に電位差を与えることにより、前記電位障壁が変化し、前記第１半導体領域１１は、前記絶縁体１３との境界の表層に、表面近傍領域が、駆動電流を流すチャネル３１として形成される。その結果、半導体装置は、トランジスタとして駆動され得る。 （もっと読む）