半導体装置、及び該半導体装置を用いたエネルギー伝達装置

【課題】ドレイン電極をソース電極に対して負バイアスすることがあっても、半導体集積回路においてラッチアップが発生することを防止できるエネルギー伝達装置、及び該エネルギー伝達装置を実現可能な半導体装置を提供する。
【解決手段】第１の半導体基板に形成された半導体装置２４と、第２の半導体基板の表面に形成された第２導電型の逆電流防止層、及び第２の半導体基板中に形成され逆電流防止層を覆う第１導電型のウェル層を含む逆電流防止ダイオード４１を備えた半導体集積回路４８と、直流電圧源５２と、変圧器６０とを備え、変圧器６０は、半導体装置２４及び直流電圧源５２と直列に接続される一次巻線５３と、負荷と接続される第１二次巻線５４とを含み、変圧器６０の第１二次巻線５４から負荷へ電力が供給されるように構成されている。半導体装置２４の第２ドレイン電極（ＴＡＰ電極）は、半導体集積回路４８の逆電流防止層と電気的に接続している。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及び該半導体装置を用いたエネルギー伝達装置に関し、特に、エネルギー伝達装置を代表するスイッチング電源装置において、主電流を繰り返し開閉する半導体装置に関するものである。
【背景技術】
【０００２】
従来の半導体装置として、高耐圧横型半導体装置を具体例に挙げて、図６を参照しながら説明する（例えば特許文献１参照）。図６は、従来の半導体装置の構成について示す断面図である。
【０００３】
従来の半導体装置１２４は、図６に示すように、スイッチング素子１２１及びＪＦＥＴ（Ｊunction Ｆield-Ｅffect Ｔransistor）素子１２２を含む高耐圧半導体素子１２３を備えている。半導体装置１２４は、ソース電極１１１と、ゲート電極１１２と、第１ドレイン電極（以下、「ドレイン電極」と称す）１１３と、第２ドレイン電極（以下、「ＴＡＰ電極」と称す）１１４とを備え、４種類の電極を備えている。
【０００４】
Ｐ^-型半導体基板１０１の表面には、Ｎ型ドリフト領域１０２が形成されている。半導体基板１０１の表面には、ドリフト領域１０２と隣接してＰ型ベース領域１０３が形成されている。ベース領域１０３の表面には、ドリフト領域１０２と離間してＮ⁺型ソース領域１０４が形成されている。ベース領域１０３の表面には、ソース領域１０４と隣接してＰ⁺型ベースコンタクト領域１０５が形成されている。ソース領域１０４とドリフト領域１０２との間のベース領域１０３上には、ゲート絶縁膜１０６が形成されている。ドリフト領域１０２の表面には、ベース領域１０３と離間してＮ⁺型第１ドレイン領域１０７が形成されている。ドリフト領域１０２の表面には、第１ドレイン領域１０７と離間してＮ⁺型第２ドレイン領域１０８が形成されている。
【０００５】
ベース領域１０３と第１ドレイン領域１０７との間のドリフト領域１０２の表面には、第１ドレイン領域１０７と離間してＰ型第１頂上半導体層１０９ａが形成され、第１頂上半導体層１０９ａは、ベース領域１０３と図示されない箇所で電気的に接続している。第１ドレイン領域１０７と第２ドレイン領域１０８との間のドリフト領域１０２の表面には、第１ドレイン領域１０７及び第２ドレイン領域１０８と離間してＰ型第２頂上半導体層１０９ｂが形成され、第２頂上半導体層１０９ｂは、ベース領域１０３と図示されない箇所で電気的に接続している。
【０００６】
ソース電極１１１は、半導体基板１０１上に形成され、ベース領域１０３及びソース領域１０４と電気的に接続している。ゲート電極１１２は、ゲート絶縁膜１０６上に形成されている。ドレイン電極１１３は、半導体基板１０１上に形成され、第１ドレイン領域１０７と電気的に接続している。ＴＡＰ電極１１４は、半導体基板１０１上に形成され、第２ドレイン領域１０８と電気的に接続している。
【０００７】
第１，第２頂上半導体層１０９ａ，１０９ｂ上には、第１，第２フィールド絶縁膜１１０ａ，１１０ｂが形成されている。半導体基板１０１上には、第１，第２フィールド絶縁膜１１０ａ，１１０ｂを介して、層間膜１１５が形成されている。
【０００８】
従来の半導体装置では、ドレイン電極１１３とソース電極１１１間に電圧が印加されると、電界効果により第２ドレイン領域１０８近傍のドリフト領域１０２が空乏化され、ＴＡＰ電極１１４に出力される電圧が例えば５０Ｖ程度になるとピンチオフされる。
【０００９】
即ち、図７に示すように、ドレイン電極１１３とソース電極１１１間に印加される電圧がピンチオフ電圧よりも低いときには、ＴＡＰ電極１１４に供給される電圧は、ドレイン電極１１３とソース電極１１１間に印加される電圧に比例する。一方、ドレイン電極１１３とソース電極１１１間に印加される電圧がピンチオフ電圧よりも高いときには、ＴＡＰ電極１１４に供給される電圧は、ピンチオフ電圧、即ち一定の電圧であり、ドレイン電極１１３とソース電極１１１間に印加される電圧よりも低い。
【００１０】
このように、従来の半導体装置１２４では、オン状態のＴＡＰ電極１１４に供給される電圧は、図７に示すように、ドレイン電極１１３の電圧に比例するから、ＴＡＰ電極１１４によりオン状態のドレイン電極１１３とソース電極１１１間のオン電圧を検出できる。
【００１１】
また、オフ状態のドレイン電極１１３に高電圧が印加されることがあっても、ＴＡＰ電極１１４に出力される電圧をピンチオフすることができる。
【００１２】
ここで、従来の半導体装置１２４の動作について、以下に説明する。
【００１３】
ソース電極１１１が負電圧になりゲート電極１１２が正電圧になった場合に、ベース領域１０３のうちゲート絶縁膜１０６を挟んでゲート電極１１２と相対する領域の表面が、Ｎ型領域に反転するので、該Ｎ型領域を通ってドレイン電極１１３とソース電極１１１間に電流を流すことができる（オン状態）。即ち、ゲート電極１１２に電圧をかけることで生じた電界によりドレイン電極１１３とソース電極１１１間に流れる電流を制御することができる。
【００１４】
ゲート電極１１２をソース電極１１１と同電位とし（オフ状態）、ドレイン電極１１３に高電圧を印加しても、ＴＡＰ電極１１４に出力される電圧を、第２ドレイン領域１０８近傍のドリフト領域１０２に拡がる空乏層により、ピンチオフすることができる。従って、ＴＡＰ電極１１４を低電圧回路（ここで、「低電圧回路」の具体例としては、例えば、従来の半導体装置を備えたスイッチング電源装置に含まれる制御回路（後述の図８：１４４参照）等が挙げられる）に接続することができる。
【００１５】
以下に、従来の半導体装置を用いたエネルギー伝達装置について、スイッチング電源装置を具体例に挙げて、図８を参照しながら説明する（例えば特許文献２参照）。図８は、従来の半導体装置１２４を備えたスイッチング電源装置の回路図である。
【００１６】
従来のスイッチング電源装置は、図８に示すように、従来の半導体装置１２４と、半導体集積回路１４８と、直流電圧源１５２と、変圧器１６０とを備えている。変圧器１６０は、半導体装置１２４及び直流電圧源１５２と直列に接続される一次巻線１５３と、負荷と接続される第１二次巻線１５４と、制御回路１４４と接続される第２二次巻線１５７とを含む。従来の半導体装置１２４は、変圧器１６０の第１二次巻線１５４から負荷へ電力が供給されると共に、変圧器１６０の第２二次巻線１５７から制御回路１４４へ電力が供給されるように構成されている。
【００１７】
半導体集積回路１４８、直流電圧源１５２、及び変圧器１６０の構成について順に説明する。
【００１８】
半導体集積回路１４８は、制御回路１４４と、例えば耐圧が１００Ｖの中耐圧トランジスタ１４２とを備えている。制御回路１４４は、例えばパルス幅変調等を利用して、主電流をスイッチングする半導体装置１２４の開閉を制御する。
【００１９】
直流電圧源１５２は、ダイオードブリッジ１５０と、フィルタコンデンサ１５１とから構成されている。直流電圧源１５２には、交流電源ｅが供給される。
【００２０】
変圧器１６０は、一次巻線１５３と、第１二次巻線１５４と、第２二次巻線１５７とを含む。変圧器１６０の第１二次巻線１５４は、ダイオード１５５及びフィルタコンデンサ１５６と接続している。また、変圧器１６０の第２二次巻線１５７は、ダイオード１５８及びフィルタコンデンサ１５９と接続している。
【００２１】
なお、半導体集積回路１４８は、ゲート電極及びＴＡＰ電極を介して、半導体装置１２４と接続し、半導体集積回路１４８と半導体装置１２４とは、個別の半導体基板に形成されている。
【００２２】
ここで、制御回路１４４は低電圧回路であり、高電圧を印加できない。そのため、図８に示すように、ＪＦＥＴ素子１２２のＴＡＰ電極と制御回路１４４とを、例えば抵抗１４３及び中耐圧トランジスタ１４２を介して接続する。
【００２３】
上述したようにＴＡＰ電極の電圧はピンチオフされるため、変圧器１６０の一次巻線１５３からドレイン電極に高電圧が印加されることがあっても、ＴＡＰ電極の電圧は一定、即ちピンチオフ電圧（例えば５０Ｖ程度）であるため、ＴＡＰ電極を制御回路１４４と接続して制御回路１４４に起動電力を供給できる。
【００２４】
ここで、起動時（電源投入時）に、ＴＡＰ電極から制御回路１４４に起動電力を供給する動作について説明する。
【００２５】
通常時は、スイッチング素子１２１が開閉動作を繰り返すことにより、変圧器１６０の第２二次巻線１５７に電圧が誘起され、ダイオード１５８を経て、Vbias電源端子１４９から制御回路１４４に電流が供給される。一方、交流電源ｅの投入時は、スイッチング素子１２１が開閉動作をしていないため、第２二次巻線１５７に電圧が誘起されず、制御回路１４４は無電源の状態である。
【００２６】
中耐圧トランジスタ１４２は、制御回路１４４により、Vbias電源端子１４９の電圧が所定電圧以下のとき、オンするように制御される。従って、交流電源ｅが投入されると、直流電圧源１５２で発生し一次巻線１５３を経た直流電流の一部は、ＪＦＥＴ素子１２２のＴＡＰ電極から、オン状態の中耐圧トランジスタ１４２を通って制御回路１４４へ供給され、制御回路１４４が起動する。
【００２７】
すると、スイッチング素子１２１は開閉動作を繰り返すので、変圧器１６０の第２二次巻線１５７に電圧が誘起され、ダイオード１５８を経て、Vbias電源端子１４９から制御回路１４４に電流が供給される。Vbias電源端子１４９の電圧が所定電圧を超えると、中耐圧トランジスタ１４２はオフ状態となって、制御回路１４４は定常の動作状態になる。
【００２８】
このように、電源投入時に必要な起動用の低電圧を、ＴＡＰ電極で生成できるので、電力供給用の高耐圧で高電力の抵抗を不要にできる。従って、配線の簡素化及びそれに伴うコスト削減、並びに電源回路の小型化ができる。
【特許文献１】米国特許第４８１１０７５号明細書
【特許文献２】米国特許第５２８５３６９号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２９】
しかしながら、従来の半導体装置を用いたエネルギー伝達装置では、以下に示す問題がある。
【００３０】
この問題を説明するため、エネルギー伝達装置として、スイッチング電源装置を具体例に挙げて、図９を参照しながら説明する。図９は、従来のスイッチング電源装置に含まれる従来の半導体装置１２４及び半導体集積回路１４８の構成について示す断面図である。なお、図９中に示す半導体装置１２４は、前述の図６中に示す半導体装置１２４と同一の構成であるため、説明を省略する。また、図９中に示す中耐圧トランジスタ１４２は、前述の図８中に示す中耐圧トランジスタ１４２に相当する。また、図９中に示すバイポーラトランジスタ１６８は、制御回路（図８：１４４参照）に含まれている。なお、前述の図８において、簡略的に図示するために、図９中に示すバイポーラトランジスタ１６８の図示を省略している。
【００３１】
中耐圧トランジスタ１４２とバイポーラトランジスタ１６８とは、図９に示すように、共通のＰ^-型第２の半導体基板１２５に形成されている。第２の半導体基板１２５は、半導体装置１２４の第１の半導体基板１０１とは個別に形成されている。
【００３２】
中耐圧トランジスタ１４２、及びバイポーラトランジスタ１６８の構成について、順に説明する。
【００３３】
−中耐圧トランジスタ−
図９に示すように、中耐圧トランジスタ１４２は、第２の半導体基板１２５の表面に形成されたＮ型ドリフト領域１３１と、第２の半導体基板１２５の表面にドリフト領域１３１と隣接して形成されたＰ型ベース領域１３２と、ベース領域１３２の表面に形成されたＮ⁺型ソース領域１３３と、ベース領域１３２上に形成されたゲート絶縁膜１３４と、ドリフト領域１３１の表面にベース領域１３２と離間して形成されたＮ⁺型ドレイン領域１３５と、第２の半導体基板１２５上に形成されソース領域１３３と電気的に接続するソース電極１３６と、ゲート絶縁膜１３４上に形成されたゲート電極１３７と、第２の半導体基板１２５上に形成されドレイン領域１３５と電気的に接続するドレイン電極１３８とを備えている。
【００３４】
ソース電極１３６は、図示されない箇所で制御回路（図８：１４４参照）と接続している。ゲート電極１３７は、図示されない箇所で抵抗（図８：１４３参照）を介してＴＡＰ電極１１４と接続していると共に、図示されない箇所で制御回路と接続している。
【００３５】
図９に示すように、半導体装置１２４のＴＡＰ電極１１４は、中耐圧トランジスタ１４２のドレイン電極１３８と接続している。
【００３６】
−バイポーラトランジスタ−
バイポーラトランジスタ１６８は、第２の半導体基板１２５の表面に形成されたＮ型コレクタ領域１６１と、コレクタ領域１６１の表面に形成されたＮ⁺型コレクタコンタクト領域１６２と、コレクタ領域１６１の表面にコレクタコンタクト領域１６２と離間して形成されたＰ型ベース領域１６３と、ベース領域１６３の表面に形成されたＮ⁺型エミッタ領域１６４と、第２の半導体基板１２５上に形成され、コレクタコンタクト領域１６２と電気的に接続するコレクタ電極１６５と、第２の半導体基板１２５上に形成され、ベース領域１６３と電気的に接続するベース電極１６６と、第２の半導体基板１２５上に形成され、エミッタ領域１６４と電気的に接続するエミッタ電極１６７とを備えている。
【００３７】
バイポーラトランジスタ１６８と中耐圧トランジスタ１４２とが共通して形成された第２の半導体基板１２５上には、フィールド絶縁膜１３９を介して、層間膜１４０が形成されている。
【００３８】
ここで、ドレイン電極１１３をソース電極１１１に対して負バイアスすると、ＴＡＰ電極１１４から負電圧が出力される。すると、Ｐ^-型第２の半導体基板１２５に対してＮ⁺型ドレイン領域１３５が順バイアスされ、第２の半導体基板１２５からドレイン領域１３５へ電流が流れる。このとき、Ｐ型ベース領域１６３、Ｎ型コレクタ領域１６１、Ｐ^-型第２の半導体基板１２５、及びＮ型ドリフト領域１３１からなる寄生サイリスタがオンし、即ち、半導体集積回路１４８においてラッチアップが発生して、誤動作又は破壊を引き起こす。
【００３９】
このように、従来の半導体装置１２４では、ドレイン電極１１３をソース電極１１１に対して負バイアスすると、従来の半導体装置１２４を用いたスイッチング電源装置に含まれる半導体集積回路１４８においてラッチアップを発生させるため、ドレイン電極１１３をソース電極１１１に対して負バイアスできないという問題がある。
【００４０】
また、従来のスイッチング電源装置では、上述のように、ドレイン電極１１３をソース電極１１１に対して負バイアスすると（具体的には例えば、電磁ノイズ又は雷サージにより、ドレイン電極１１３に瞬時的に負バイアスが印加されると）、半導体集積回路１４８においてラッチアップが発生するという問題がある。従って、従来のスイッチング電源装置では、ノイズ耐性及び雷サージ耐性が弱い。加えて、ドレイン電極１１３の電圧が負バイアスにならないようにトランス設計をせねばならず、トランスを含めた周辺部品の設計が煩雑になる。
【００４１】
前記に鑑み、本発明の目的は、ドレイン電極をソース電極に対して負バイアスすることがあっても、半導体集積回路においてラッチアップが発生することを防止できるエネルギー伝達装置、及び該エネルギー伝達装置を実現可能な半導体装置を提供することである。
【課題を解決するための手段】
【００４２】
前記の目的を達成するために、本発明に係る半導体装置は、スイッチング素子とＪＦＥＴ素子とを含む高耐圧半導体素子を備えた半導体装置であって、高耐圧半導体素子は、第１の半導体基板の表面に形成された第１導電型のドリフト領域と、第１の半導体基板の表面にドリフト領域と隣接して形成された第２導電型のベース領域と、ベース領域の表面にドリフト領域と離間して形成された第１導電型のソース領域と、ソース領域とドリフト領域との間のベース領域上に形成されたゲート絶縁膜と、ドリフト領域の表面にベース領域と離間して形成された第１導電型の第１ドレイン領域と、ドリフト領域の表面に第１ドレイン領域と離間して形成された第１導電型の第２ドレイン領域と、第１の半導体基板上に形成され、ベース領域及びソース領域と電気的に接続するソース電極と、ゲート絶縁膜上に形成されたゲート電極と、第１の半導体基板上に形成され、第１ドレイン領域と電気的に接続する第１ドレイン電極と、第１の半導体基板上に形成され、第２ドレイン領域と電気的に接続する第２ドレイン電極とを備え、第２ドレイン電極は、第２の半導体基板の表面に形成された第２導電型の逆電流防止層と電気的に接続し、逆電流防止層は、第２の半導体基板中に形成された第１導電型のウェル層で覆われていることを特徴とする。
【００４３】
本発明に係る半導体装置によると、第１ドレイン電極をソース電極に対して負バイアスすることがあっても、第２ドレイン電極（ＴＡＰ電極）から出力された負電圧は、逆電流防止層及びウェル層を逆バイアスするため、逆電流防止層に電流が流れ込まない。そのため、第１ドレイン電極をソース電極に対して負バイアスできる。
【００４４】
従って、本発明に係る半導体装置を、エネルギー伝達装置に適用した場合、エネルギー伝達装置に含まれる半導体集積回路においてラッチアップが発生することを防止できる。そのため、従来の半導体装置が適用されたエネルギー伝達装置に比べて、ノイズ耐性及び雷サージ耐性の高いエネルギー伝達装置を提供することが可能である。加えて、本発明に係る半導体装置が適用されたエネルギー伝達装置では、第１ドレイン電極の電圧が負バイアスにならないようにトランス設計をする必要がないため、周辺部品の設計を容易にすることが可能である。
【００４５】
また、第１ドレイン電極に高電圧が印加されることがあっても、第２ドレイン領域近傍のドリフト領域に拡がる空乏層により、第２ドレイン電極（ＴＡＰ電極）に出力される電圧をピンチオフすることができる。
【００４６】
本発明に係る半導体装置において、第１の半導体基板と第２の半導体基板とは個別に形成されていることが好ましい。
【００４７】
本発明に係る半導体装置において、第１の半導体基板と第２の半導体基板とは共通に形成されていることが好ましい。
【００４８】
本発明に係る半導体装置において、高耐圧半導体素子は、ベース領域と第１ドレイン領域との間のドリフト領域の表面に第１ドレイン領域と離間して形成され、ベース領域と電気的に接続する第２導電型の第１頂上半導体層をさらに備えていることが好ましい。
【００４９】
このようにすると、第１頂上半導体層を備えた高耐圧半導体素子は、例えば第１頂上半導体層を備えていない高耐圧半導体素子に比べて、ドリフト領域の濃度を濃くできるため、半導体装置のオン抵抗を小さくできる。
【００５０】
本発明に係る半導体装置において、第１の半導体基板の導電型は、第２導電型であり、高耐圧半導体素子は、ベース領域と第１ドレイン領域との間のドリフト領域中に第１ドレイン領域と離間して形成され、ベース領域と電気的に接続する第２導電型の第１内部半導体層をさらに備えていることが好ましい。
【００５１】
このようにすると、第１内部半導体層を備えた高耐圧半導体素子は、例えば第１頂上半導体層を備えた高耐圧半導体素子に比べて、ドリフト領域の濃度を濃くできるため、半導体装置のオン抵抗を小さくできる。
【００５２】
本発明に係る半導体装置において、領域は、第２導電型のコレクタ領域であり、電極は、コレクタ電極であり、コレクタ電極は、コレクタ領域と電気的に接続していることが好ましい。
【００５３】
このようにすると、ＩＧＢＴ型半導体装置を提供できる。また、スイッチング素子として、ＭＯＳユニポーラ素子ではなくＩＧＢＴバイポーラ素子を採用するため、半導体装置のオン抵抗を小さくできる。
【００５４】
本発明に係る半導体装置において、領域は、第２導電型のコレクタ領域と、該コレクタ領域と隣接する第１導電型の第１ドレイン領域とを含み、電極は、コレクタ／ドレイン電極であり、コレクタ／ドレイン電極は、コレクタ領域及び第１ドレイン領域と電気的に接続していることが好ましい。
【００５５】
このようにすると、ターンオフ時に電子を第１ドレイン領域から引き抜くことができるため、例えばＩＧＢＴ型半導体装置に比べて、スイッチングスピードを速くできる。
【００５６】
前記の目的を達成するために、本発明に係るエネルギー伝達装置は、本発明に係る半導体装置と、逆電流防止層及びウェル層を含む逆電流防止ダイオードと、主電流を繰り返し開閉する半導体装置の開閉を制御する制御回路とを備えた半導体集積回路と、直流電圧源と、変圧器とを備え、変圧器は、半導体装置及び直流電圧源と直列に接続される一次巻線と、負荷と接続される第１二次巻線とを含み、変圧器の第１二次巻線から負荷へ電力が供給されるように構成され、半導体装置の第２ドレイン電極は、半導体集積回路の逆電流防止層と電気的に接続していることを特徴とする。
【００５７】
本発明に係るエネルギー伝達装置によると、第１ドレイン電極をソース電極に対して負バイアスすることがあっても、第２ドレイン電極（ＴＡＰ電極）から出力された負電圧は、逆電流防止層及びウェル層を逆バイアスするため、逆電流防止層に電流が流れ込まないので、半導体集積回路においてラッチアップが発生することを防止できる。従って、従来のエネルギー伝達装置に比べて、ノイズ耐性及び雷サージ耐性の高いエネルギー伝達装置を実現できる。加えて、第１ドレイン電極の電圧が負バイアスにならないようにトランス設計をする必要がないため、周辺部品の設計を容易にすることができる。
【００５８】
本発明に係るエネルギー伝達装置において、変圧器は、制御回路に接続される第２二次巻線をさらに含み、変圧器の第２二次巻線から制御回路へ電力が供給されるように構成されていることが好ましい。
【００５９】
本発明に係るエネルギー伝達装置において、逆電流防止ダイオードは、ウェル層の表面に逆電流防止層と離間して形成された第１導電型のカソードコンタクト領域と、第２の半導体基板上に形成され、逆電流防止層と電気的に接続するアノード電極と、第２の半導体基板上に形成され、カソードコンタクト領域と電気的に接続するカソード電極とをさらに含み、アノード電極は、半導体装置の第２ドレイン電極と接続していることが好ましい。
【００６０】
本発明に係るエネルギー伝達装置において、半導体集積回路は、第１導電型の第１トランジスタをさらに備え、第１トランジスタは、第１抵抗及び逆電流防止ダイオードを介して、半導体装置の第２ドレイン電極と接続され、第１トランジスタは、第２抵抗を介してグランド電位と接続され、第１トランジスタのゲート電位は、スイッチング素子のゲート電位と同期されていることが好ましい。
【００６１】
このようにすると、第１抵抗と第２抵抗との抵抗分割により、スイッチング素子のターンオン時に第２ドレイン電極（ＴＡＰ電極）に出力されたオン電圧（＝第１ドレイン電極に出力されたオン電圧）を検出できる。第２ドレイン電極（ＴＡＰ電極）に出力されたオン電圧を検出することで、半導体装置に流れる電流を調整できる。
【００６２】
本発明に係るエネルギー伝達装置において、半導体集積回路は、第１導電型の第２トランジスタをさらに備え、抵抗及び第２トランジスタを介して、半導体装置の第２ドレイン電極と制御回路とが接続され、第２トランジスタは、制御回路により、制御回路に電流を供給するバイアス電源端子の電圧が所定電圧以下のとき、オンするように制御されていることが好ましい。
【００６３】
このようにすると、第２ドレイン電極（ＴＡＰ電極）により、起動時に制御回路に駆動電力を供給できるため、電源投入時に必要な起動用の低電圧を、第２ドレイン電極で生成できるので、電力供給用の高耐圧で高電力の抵抗を不要にできる。従って、配線の簡素化及びそれに伴うコスト削減、並びに電源回路の小型化ができる。
【発明の効果】
【００６４】
本発明に係る半導体装置、及び該半導体装置を用いたエネルギー伝達装置によると、第１ドレイン電極をソース電極に対して負バイアスすることがあっても、第２ドレイン電極（ＴＡＰ電極）から出力された負電圧は、逆電流防止層及びウェル層を逆バイアスするため、逆電流防止層に電流が流れ込まないので、半導体集積回路においてラッチアップが発生することを防止できる。
【発明を実施するための最良の形態】
【００６５】
以下に、本発明の各実施形態について図面を参照しながら説明する。
【００６６】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置の構成について、図１を参照しながら説明する。図１は、本発明の第１の実施形態に係る半導体装置の構成について示す断面図である。なお、図１では、半導体装置２４の他に、該半導体装置２４を用いたスイッチング電源装置に含まれる半導体集積回路４８を図示している。
【００６７】
＜半導体装置＞
本実施形態に係る半導体装置２４は、従来のようにスイッチング素子２１及びＪＦＥＴ素子２２を含む高耐圧半導体素子２３を備えている。
【００６８】
半導体装置２４は、ソース電極１１と、ゲート電極１２と、第１ドレイン電極（以下、「ドレイン電極」と称す）１３と、第２ドレイン電極（以下、「ＴＡＰ電極」と称す）１４とを備え、４種類の電極を備えている。
【００６９】
高耐圧半導体素子２３の構成について説明する。
【００７０】
高耐圧半導体素子２３において、Ｐ^-型第１の半導体基板１の表面には、Ｎ型ドリフト領域２が形成されている。第１の半導体基板１の表面には、ドリフト領域２と隣接してＰ型ベース領域３が形成されている。ベース領域３の表面には、ドリフト領域２と離間してＮ⁺型ソース領域４が形成されている。ベース領域３の表面には、ソース領域４と隣接してＰ⁺型ベースコンタクト領域５が形成されている。ソース領域４とドリフト領域２との間のベース領域３上には、ゲート絶縁膜６が形成されている。ドリフト領域２の表面には、ベース領域３と離間してＮ⁺型第１ドレイン領域７が形成されている。ドリフト領域２の表面には、第１ドレイン領域７と離間してＮ⁺型第２ドレイン領域８が形成されている。
【００７１】
ベース領域３と第１ドレイン領域７との間のドリフト領域２の表面には、第１ドレイン領域７と離間してＰ型第１頂上半導体層９ａが形成され、第１頂上半導体層９ａは、ベース領域３と図示されない箇所で電気的に接続している。第１ドレイン領域７と第２ドレイン領域８との間のドリフト領域２の表面には、第１ドレイン領域７及び第２ドレイン領域８と離間してＰ型第２頂上半導体層９ｂが形成され、第２頂上半導体層９ｂは、ベース領域３と図示されない箇所で電気的に接続している。第１，第２頂上半導体層９ａ，９ｂ上には、第１，第２フィールド絶縁膜１０ａ，１０ｂが形成されている。
【００７２】
ソース電極１１は、第１の半導体基板１上に形成され、ベース領域３及びソース領域４と電気的に接続している。ゲート電極１２は、ゲート絶縁膜６上に形成されている。ドレイン電極１３は、半導体基板１上に形成され、第１ドレイン領域７と電気的に接続している。ＴＡＰ電極１４は、半導体基板１上に形成され、第２ドレイン領域８と電気的に接続している。
【００７３】
第１の半導体基板１上には、第１，第２フィールド絶縁膜１０ａ，１０ｂを介して、層間膜１５が形成されている。
【００７４】
本実施形態に係る半導体装置２４が従来の半導体装置（図９：１２４参照）と相違する点は、ＴＡＰ電極１４が、ドレイン領域（図９：１３５参照）ではなく、Ｐ⁺型逆電流防止層２６と電気的に接続している点である。逆電流防止層２６は、第１の半導体基板１と個別に形成された第２の半導体基板２５の表面に形成され、第２の半導体基板２５中に形成されたＮ型ウェル層２７で覆われている。
【００７５】
本実施形態に係る半導体装置２４は、以下に示す特有の効果を得ることができる。
【００７６】
ドレイン電極１３をソース電極１１に対して負バイアスすることがあっても、ＴＡＰ電極１４から出力された負電圧は逆電流防止層２６及びウェル層２７を逆バイアスするため、逆電流防止層２６に電流が流れ込まない。そのため、ドレイン電極１３をソース電極１１に対して負バイアスできる。
【００７７】
従って、本実施形態に係る半導体装置２４を、例えばスイッチング電源装置に適用した場合、スイッチング電源装置に含まれる半導体集積回路４８においてラッチアップが発生することを防止できる。そのため、従来の半導体装置が適用されたスイッチング電源装置に比べて、ノイズ耐性及び雷サージ耐性の高いスイッチング電源装置を提供することが可能である。加えて、本実施形態に係る半導体装置２４が適用されたスイッチング電源装置では、ドレイン電極１３の電圧が負バイアスにならないようにトランス設計をする必要がないため、周辺部品の設計を容易にすることが可能である。
【００７８】
さらに、本実施形態に係る半導体装置２４と、該半導体装置２４が適用されたスイッチング電源装置に含まれる半導体集積回路４８とは、個別の半導体基板に形成されているため、半導体集積回路４８においてラッチアップが発生することを効果的に防止できる。
【００７９】
また、本実施形態に係る半導体装置２４は、従来の半導体装置と同様の効果、即ち、ＴＡＰ電極１４によりオン状態のドレイン電極１３とソース電極１１間のオン電圧を検出できるという効果等を得ることができる。
【００８０】
以上のように、本実施形態に係る半導体装置２４は、図１に示すように、半導体集積回路４８に含まれる逆電流防止ダイオード４１の逆電流防止層２６と電気的に接続している（なお、半導体集積回路４８は、逆電流防止ダイオード４１の他に、図１に示すように、例えば第２トランジスタ４２等を含む）。
【００８１】
以下に、逆電流防止ダイオード４１について、図１〜図２を参照しながら説明する。図２は、本実施形態に係る半導体装置２４及び半導体集積回路４８の回路図（即ち、図１に示す構成の回路図）である。なお、図１において、簡略的に図示するために、半導体集積回路４８に含まれる制御回路４４の図示を省略している。
【００８２】
図２に示すように、半導体装置２４のＴＡＰ電極１４は、半導体集積回路４８に含まれる逆電流防止ダイオード４１と電気的に接続している。
【００８３】
逆電流防止ダイオード４１の構成について、図１を参照しながら説明する。
【００８４】
図１に示すように、逆電流防止ダイオード４１は、Ｐ^-型第２の半導体基板２５の表面に形成されたＰ⁺型逆電流防止層２６と、第２の半導体基板２５中に形成され、逆電流防止層２６を覆うＮ型ウェル層２７とを備えている。
【００８５】
さらに、逆電流防止ダイオード４１は、ウェル層２７の表面に、逆電流防止層２６と離間して形成されたＮ⁺型カソードコンタクト領域２８と、第２の半導体基板２５上に形成され、逆電流防止層２６と電気的に接続するアノード電極２９と、第２の半導体基板２５上に形成され、カソードコンタクト領域２８と電気的に接続するカソード電極３０とを備えている。
【００８６】
カソード電極３０は、図１に示すように、耐圧が例えば１００ＶのＮ型第２トランジスタ４２のドレイン電極３８と接続している。
【００８７】
なお、第２トランジスタ４２の構成は、次の通りである。図１に示すように、第２の半導体基板２５の表面には、Ｎ型ドリフト領域３１が形成されている。第２の半導体基板２５の表面には、ドリフト領域３１と隣接してＰ型ベース領域３２が形成されている。ベース領域３２の表面には、ドリフト領域３１と離間してＮ⁺型ソース領域３３が形成されている。ベース領域３２上には、ゲート絶縁膜３４が形成されている。ドリフト領域３１の表面には、ベース領域３２と離間してＮ⁺型ドレイン領域３５が形成されている。第２の半導体基板２５の上には、ソース電極３６が形成され、ソース電極３６はソース領域３３と電気的に接続している。ゲート絶縁膜３４上には、ゲート電極３７が形成されている。第２の半導体基板２５の上には、ドレイン電極３８が形成され、ドレイン電極３８はドレイン領域３５と電気的に接続している。
【００８８】
なお、第２トランジスタ４２のソース電極３６は、図示されない箇所で制御回路（図２：４４参照）と接続している。第２トランジスタ４２のゲート電極３７は、図示されない箇所で抵抗（図２：４３参照）を介して、カソード電極３０と接続していると共に、図示されない箇所で制御回路と接続している。
【００８９】
第２の半導体基板２５上には、フィールド絶縁膜３９が形成されている。第２の半導体基板２５上には、フィールド絶縁膜３９を介して、層間膜４０が形成されている。
【００９０】
このように、本実施形態に係る半導体装置２４と、従来の半導体装置（図９：１２４参照）との相違点は、次に示す点である。従来におけるＴＡＰ電極（図９：１１４参照）は、中耐圧トランジスタ（図９：１４２参照）のドレイン電極（図９：１３８参照）と接続している点に対し、本実施形態におけるＴＡＰ電極１４は、逆電流防止ダイオード４１のアノード電極２９と接続している点である。
【００９１】
なお、逆電流防止ダイオード４１は、一般的な半導体プロセスにより、製造コストを増大させずに製造することができる。
【００９２】
以下に、本発明の第１の実施形態に係る半導体装置２４を用いたスイッチング電源装置の構成について、図３を参照しながら説明する。図３は、本発明の第１の実施形態に係るスイッチング電源装置の回路図である。なお、前述の図２において、簡略的に図示するために、半導体集積回路４８に含まれる第１トランジスタ４５の図示を省略している。
【００９３】
＜スイッチング電源装置＞
本実施形態に係るスイッチング電源装置は、図３に示すように、本実施形態に係る半導体装置２４と、逆電流防止層（図１：２６参照）及びウェル層（図１：２７参照）を含む逆電流防止ダイオード４１と、主電流を繰り返し開閉する（主電流をスイッチングする）半導体装置２４の開閉を制御する制御回路４４とを備えた半導体集積回路４８と、直流電圧源５２と、変圧器６０とを備えている。変圧器６０は、半導体装置２４及び直流電圧源５２と直列に接続される一次巻線５３と、負荷と接続される第１二次巻線５４と、制御回路４４に接続される第２二次巻線５７とを含み、変圧器６０の第１二次巻線５４から負荷へ電力が供給されると共に、変圧器６０の第２二次巻線５７から制御回路４４へ電力が供給されるように構成され、半導体装置２４のＴＡＰ電極１４は、半導体集積回路４８に含まれる逆電流防止ダイオード４１の逆電流防止層と電気的に接続している。
【００９４】
本実施形態に係るスイッチング電源装置を構成する各構成要素について順に説明する。
【００９５】
−半導体装置−
本実施形態に係る半導体装置２４は、図３に示すように、スイッチング素子２１と、ＪＦＥＴ素子２２とを備えている。ＪＦＥＴ素子２２のＴＡＰ電極１４は、逆電流防止ダイオード４１の逆電流防止層（図１：２６参照）と電気的に接続している。
【００９６】
−半導体集積回路−
半導体集積回路４８は、逆電流防止層（図１：２６参照）及びウェル層（図１：２７参照）を含む逆電流防止ダイオード４１と、主電流をスイッチングする半導体装置２４の開閉を制御する制御回路４４とを備えている。
【００９７】
加えて、半導体集積回路４８は、耐圧が例えば１００ＶのＮ型第１トランジスタ４５を備えている。第１トランジスタ４５は、第１抵抗４６及び逆電流防止ダイオード４１を介して、ＴＡＰ電極１４と接続している。第１トランジスタ４５は、第２抵抗４７を介して、ＧＮＤ電位（グランド電位）と接続している。第１トランジスタ４５のゲート電位は、スイッチング素子２１のゲート電位と同期されている。
【００９８】
また、半導体集積回路４８は、耐圧が例えば１００ＶのＮ型第２トランジスタ４２を備えている。ＴＡＰ電極１４と制御回路４４とは、抵抗４３及び第２トランジスタ４２を介して接続している。第２トランジスタ４２は、制御回路４４により、Vbias電源端子４９の電圧が所定電圧以下のとき、オンするように制御されている。
【００９９】
−直流電圧源−
直流電圧源５２は、ダイオードブリッジ５０と、フィルタコンデンサ５１とから構成されている。直流電圧源５２には、交流電源ｅが供給される。
【０１００】
−変圧器−
変圧器６０は、一次巻線５３と、第１二次巻線５４と、第２二次巻線５７とを含む。変圧器６０の第１二次巻線５４は、ダイオード５５及びフィルタコンデンサ５６と接続している。また、変圧器６０の第２二次巻線５７は、ダイオード５８及びフィルタコンデンサ５９と接続している。
【０１０１】
本実施形態に係るスイッチング電源装置が、従来のスイッチング電源装置（図８参照）と相違する点は、半導体集積回路４８が逆電流防止ダイオード４１を備え、半導体装置２４のＴＡＰ電極１４が逆電流防止ダイオード４１と電気的に接続している点である。
【０１０２】
本実施形態に係るスイッチング電源装置は、以下に示す特有の効果を得ることができる。
【０１０３】
既述の通り、ドレイン電極１３をソース電極１１に対して負バイアスすることがあっても、半導体集積回路４８においてラッチアップが発生することを防止できる。従って、従来のスイッチング電源装置に比べて、ノイズ耐性及び雷サージ耐性の高いスイッチング電源装置を実現できる。加えて、ドレイン電極１３の電圧が負バイアスにならないようにトランス設計をする必要がないため、周辺部品の設計を容易にすることができる。
【０１０４】
また、本実施形態に係るスイッチング電源装置は、以下に示す効果を得ることができる。
【０１０５】
図３に示すように、第１トランジスタ４５は、そのドレイン電極が、第１抵抗４６を介して、逆電流防止ダイオード４１のカソード電位と接続していると共に、そのソース電極が、第２抵抗４７を介して、ＧＮＤ電位と接続している。第１トランジスタ４５のゲート電位は、スイッチング素子２１のゲート電位と同期されており、スイッチング素子２１がターンオンするタイミングに合わせて、第１トランジスタ４５もターンオンする。
【０１０６】
これにより、第１抵抗４６と第２抵抗４７との抵抗分割により、スイッチング素子２１のターンオン時にＴＡＰ電極１４に出力されたオン電圧（＝ドレイン電極１３に出力されたオン電圧）を、制御回路４４で検出できる。ＴＡＰ電極１４に出力されたオン電圧を検出することで、半導体装置２４に流れる電流を調整できる。
【０１０７】
また、従来と同様に、ＴＡＰ電極１４により、起動時に制御回路４４に駆動電力を供給できることで、電源投入時に必要な起動用の低電圧を、ＴＡＰ電極１４で生成できるので、電力供給用の高耐圧で高電力の抵抗を不要にできる。従って、配線の簡素化及びそれに伴うコスト削減、並びに電源回路の小型化ができる。
【０１０８】
また、スイッチング素子２１のオン抵抗が温度に対して正の相関があり、一定のドレイン電流の下、温度上昇に伴ってドレイン電圧が所定の割合で上昇する場合、オン電圧が所定電圧以上になると半導体装置２４が過熱状態（異常状態）であると判定して、半導体装置２４を保護することが可能である。
【０１０９】
また、特に図示しないが、逆電流防止ダイオード４１のカソード電位を抵抗分割した電圧を用いて、制御回路４４でスイッチング素子２１がターンオンするタイミングを検出することも可能である。
【０１１０】
なお、本実施形態では、エネルギー伝達装置として、スイッチング電源装置を用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば交流インバータ装置等を用いてもよい。
【０１１１】
また、本実施形態では、図１に示すように、第１頂上半導体層９ａ及び第２頂上半導体層９ｂの双方を備えた高耐圧半導体素子２３を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、第１頂上半導体層９ａのみを備えた高耐圧半導体素子でもよい。
【０１１２】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の構成について、図４を参照しながら説明する。図４は、本発明の第２の実施形態に係る半導体装置を構成する高耐圧半導体素子２３Ａ部分の構成について示す断面図である。なお、図４において、前述の第１の実施形態における構成要素と同一の構成要素には、第１の実施形態における図１に示す符号と同一の符号を付すことにより、本実施形態では、第１の実施形態と相違する点を中心に説明し、共通する点については適宜省略して説明する。
【０１１３】
本実施形態と第１の実施形態との相違点は、第１の実施形態におけるＰ型第１，第２の頂上半導体層９ａ，９ｂの代わりに、Ｐ型第１，第２の内部半導体層１６ａ，１６ｂを設ける点である。
【０１１４】
詳細には、第１の実施形態では、図１に示すように、ベース領域３と第１ドレイン領域７との間のドリフト領域２の表面に、第１ドレイン領域７と離間して第１頂上半導体層９ａが形成されている。また、第１ドレイン領域７と第２ドレイン領域８との間のドリフト領域２の表面に、第１，第２ドレイン領域７，８と離間して第２頂上半導体層９ｂが形成されている。
【０１１５】
これに対し、本実施形態では、図４に示すように、ベース領域３と第１ドレイン領域７との間のドリフト領域２中に、第１ドレイン領域７と離間して第１内部半導体層１６ａが形成されている。第１ドレイン領域７と第２ドレイン領域８との間のドリフト領域２中に、第１，第２ドレイン領域７，８と離間して第２内部半導体層１６ｂが形成されている。
【０１１６】
本実施形態によると、第１，第２頂上半導体層９ａ，９ｂの代わりに、第１，第２内部半導体層１６ａ，１６ｂを設けることにより、本実施形態における高耐圧半導体素子２３Ａの耐圧を、第１の実施形態における高耐圧半導体素子２３の耐圧と同程度としたとき、本実施形態におけるドリフト領域２の濃度を、第１の実施形態におけるドリフト領域２の濃度よりも濃くできるため、半導体装置のオン抵抗を小さくできる。
【０１１７】
加えて、第１の実施形態では、第２頂上半導体層９ｂ下のドリフト領域２が主に空乏化されるのに対して、本実施形態では、第２内部半導体層１６ｂ周囲のドリフト領域２が主に空乏化されるので、第１の実施形態に比べて、ドリフト領域２のうち空乏化される領域を拡げて、ＴＡＰ電極１４に出力される電圧を、より容易にピンチオフすることができる。
【０１１８】
なお、本実施形態における高耐圧半導体素子２３Ａは、一般的な半導体プロセスにより、第１の実施形態における高耐圧半導体素子２３に比べて、製造コストを増大させずに製造することができる。
【０１１９】
また、本実施形態では、図４に示すように、第１内部半導体層１６ａ及び第２内部半導体層１６ｂの双方を備えた高耐圧半導体素子２３Ａを具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、第１内部半導体層１６ａのみを備えた高耐圧半導体素子でもよい。
【０１２０】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体装置の構成について、図５を参照しながら説明する。図５は、本発明の第３の実施形態に係る半導体装置を構成するスイッチング素子２１Ｂ部分の斜視図である。なお、図５において、前述の第１の実施形態における構成要素と同一の構成要素には、第１の実施形態における図１に示す符号と同一の符号を付すことにより、本実施形態では、第１の実施形態と相違する点を中心に説明し、共通する点については適宜省略して説明する。
【０１２１】
本実施形態と第１の実施形態との相違点は、第１ドレイン領域に加えてコレクタ領域（図５：１７参照）を設けて、スイッチング素子をＩＧＢＴ化した点である。
【０１２２】
詳細には、第１に、第１の実施形態では、ドリフト領域２の表面に、図１に示すように、第１ドレイン領域７が形成されている。これに対して、本実施形態では、ドリフト領域２の表面に、図５に示すように、Ｐ型コレクタ領域１７及び該コレクタ領域１７と隣接するＮ⁺型第１ドレイン領域１８が形成されている。
【０１２３】
第２に、第１の実施形態では、ベース領域３及びソース領域４と電気的に接続するソース電極１１が設けられている。これに対して、本実施形態では、ベース領域３及びソース領域４と電気的に接続するエミッタ／ソース電極１９が設けられている。
【０１２４】
第３に、第１の実施形態では、第１ドレイン領域７と電気的に接続するドレイン電極１３が設けられている。これに対して、本実施形態では、コレクタ領域１７及び第１ドレイン領域１８と電気的に接続するコレクタ／ドレイン電極２０が設けられている。
【０１２５】
スイッチング素子２１Ｂにおいて、コレクタ／ドレイン電極２０とエミッタ／ソース電極１９間を正バイアスしてゲート電極１２に正電圧を印加すると、第１ドレイン領域１８からソース領域４を経てエミッタ／ソース電極１９へ電流が流れ始める（ＭＯＳＦＥＴ動作）。そして、コレクタ領域１７下のドリフト領域２の電位がコレクタ領域１７の電位に比べて約０．６Ｖだけ下がると、コレクタ領域１７からドリフト領域２へホールが注入されて、ＭＯＳＦＥＴ動作からＩＧＢＴ動作に切り替わる。これにより、半導体装置のオン抵抗をより小さくできる。
【０１２６】
また、ターンオフ時に電子を第１ドレイン領域１８から引き抜くことができるため、スイッチングスピードを速くできる。
【０１２７】
なお、本実施形態におけるスイッチング素子２１Ｂは、一般的な半導体プロセスにより、第１の実施形態におけるスイッチング素子２１に比べて、製造コストを増大させずに製造することができる。
【０１２８】
また、本実施形態では、第１ドレイン領域１８に加えてコレクタ領域１７を設けた構成を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、第１ドレイン領域の代わりにコレクタ領域のみを設けた構成でもよい。
【０１２９】
なお、第１〜第３の実施形態では、半導体装置と、半導体集積回路とが、個別の半導体基板に形成されている場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、両者が共通の半導体基板に形成されていてもよい。
【０１３０】
また、第１〜第３の実施形態では、電流が半導体基板１に対して横方向に流れる横型半導体装置を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、電流が半導体基板に対して縦方向に流れる縦型半導体装置でもよい。
【０１３１】
また、第１，第３の実施形態では、ドリフト領域２の表面に形成された第１，第２頂上半導体層９ａ，９ｂを備えた半導体装置を具体例に挙げて説明する一方、第２の実施形態では、ドリフト領域２中に形成された第１，第２内部半導体層１６ａ，１６ｂを備えた半導体装置を具体例に挙げて説明したが、本発明はこれに限定されるものではない。即ち、頂上半導体層及び内部半導体層を備えていない半導体装置においても、本発明を適用できる。
【産業上の利用可能性】
【０１３２】
本発明は、第１ドレイン電極をソース電極に対して負バイアスすることがあっても、半導体集積回路においてラッチアップが発生することを防止できるため、第１ドレイン電極をソース電極に対して負バイアスできるので、半導体装置及び該半導体装置を用いたエネルギー伝達装置に有用である。
【図面の簡単な説明】
【０１３３】
【図１】本発明の第１の実施形態に係る半導体装置の構成について示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置、及び半導体集積回路の回路図である。
【図３】本発明の第１の実施形態に係る半導体装置を用いたスイッチング電源装置の回路図である。
【図４】本発明の第２の実施形態に係る半導体装置を構成するスイッチング素子及びＪＦＥＴ素子部分の構成について示す断面図である。
【図５】本発明の第３の実施形態に係る半導体装置を構成するスイッチング素子部分の構成について示す斜視図である。
【図６】従来の半導体装置の構成について示す断面図である。
【図７】ＴＡＰ電極のピンチオフ特性を表すグラフである。
【図８】従来の半導体装置を用いたスイッチング電源装置の回路図である。
【図９】従来の半導体装置、及び半導体集積回路の構成について示す断面図である。
【符号の説明】
【０１３４】
１第１の半導体基板
２ドリフト領域
３ベース領域
４ソース領域
５ベースコンタクト領域
６ゲート絶縁膜
７第１ドレイン領域
８第２ドレイン領域
９ａ第１頂上半導体層
９ｂ第２頂上半導体層
１０ａ第１フィールド絶縁膜
１０ｂ第２フィールド絶縁膜
１１ソース電極
１２ゲート電極
１３第１ドレイン電極（ドレイン電極）
１４第２ドレイン電極（ＴＡＰ電極）
１５層間膜
１６ａ第１内部半導体層
１６ｂ第２内部半導体層
１７コレクタ領域
１８第１ドレイン領域
１９エミッタ／ソース電極
２０コレクタ／ドレイン電極
２１，２１Ａ，２１Ｂスイッチング素子
２２，２２ＡＪＦＥＴ素子
２３，２３Ａ高耐圧半導体素子
２４半導体装置
２５第２の半導体基板
２６逆電流防止層
２７ウェル層
２８カソードコンタクト領域
２９アノード電極
３０カソード電極
３１ドリフト領域
３２ベース領域
３３ソース領域
３４ゲート絶縁膜
３５ドレイン領域
３６ソース電極
３７ゲート電極
３８ドレイン電極
３９フィールド絶縁膜
４０層間膜
４１逆電流防止ダイオード
４２第２トランジスタ
４３抵抗
４４制御回路
４５第１トランジスタ
４６第１抵抗
４７第２抵抗
４８半導体集積回路
４９ Vbias電源端子
５０ダイオードブリッジ
５１フィルタコンデンサ
５２直流電圧源
５３一次巻線
５４第１二次巻線
５５ダイオード
５６フィルタコンデンサ
５７第２二次巻線
５８ダイオード
５９フィルタコンデンサ
６０変圧器

【特許請求の範囲】
【請求項１】
スイッチング素子とＪＦＥＴ素子とを含む高耐圧半導体素子を備えた半導体装置であって、
前記高耐圧半導体素子は、
第１の半導体基板の表面に形成された第１導電型のドリフト領域と、
前記第１の半導体基板の表面に前記ドリフト領域と隣接して形成された第２導電型のベース領域と、
前記ベース領域の表面に前記ドリフト領域と離間して形成された第１導電型のソース領域と、
前記ソース領域と前記ドリフト領域との間の前記ベース領域上に形成されたゲート絶縁膜と、
前記ドリフト領域の表面に前記ベース領域と離間して形成された領域と、
前記ドリフト領域の表面に前記領域と離間して形成された第１導電型の第２ドレイン領域と、
前記第１の半導体基板上に形成され、前記ベース領域及び前記ソース領域と電気的に接続するソース電極と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第１の半導体基板上に形成され、前記領域と電気的に接続する電極と、
前記第１の半導体基板上に形成され、前記第２ドレイン領域と電気的に接続する第２ドレイン電極とを備え、
前記第２ドレイン電極は、第２の半導体基板の表面に形成された第２導電型の逆電流防止層と電気的に接続し、
前記逆電流防止層は、前記第２の半導体基板中に形成された第１導電型のウェル層で覆われていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記領域は、第１導電型の第１ドレイン領域であり、
前記電極は、第１ドレイン電極であることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１の半導体基板と前記第２の半導体基板とは個別に形成されていることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１の半導体基板と前記第２の半導体基板とは共通に形成されていることを特徴とする半導体装置。
【請求項５】
請求項２に記載の半導体装置において、
前記第１の半導体基板の導電型は、第２導電型であり、
前記高耐圧半導体素子は、
前記ベース領域と前記第１ドレイン領域との間の前記ドリフト領域の表面に前記第１ドレイン領域と離間して形成され、前記ベース領域と電気的に接続する第２導電型の第１頂上半導体層をさらに備えていることを特徴とする半導体装置。
【請求項６】
請求項２に記載の半導体装置において、
前記第１の半導体基板の導電型は、第２導電型であり、
前記高耐圧半導体素子は、
前記ベース領域と前記第１ドレイン領域との間の前記ドリフト領域中に前記第１ドレイン領域と離間して形成され、前記ベース領域と電気的に接続する第２導電型の第１内部半導体層をさらに備えていることを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記領域は、第２導電型のコレクタ領域であり、
前記電極は、コレクタ電極であり、
前記コレクタ電極は、前記コレクタ領域と電気的に接続していることを特徴とする半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記領域は、第２導電型のコレクタ領域と、該コレクタ領域と隣接する第１導電型の第１ドレイン領域とを含み、
前記電極は、コレクタ／ドレイン電極であり、
前記コレクタ／ドレイン電極は、前記コレクタ領域及び前記第１ドレイン領域と電気的に接続していることを特徴とする半導体装置。
【請求項９】
請求項１〜８のうちいずれか１項に記載の半導体装置と、
前記逆電流防止層及び前記ウェル層を含む逆電流防止ダイオードと、主電流を繰り返し開閉する前記半導体装置の開閉を制御する制御回路とを備えた半導体集積回路と、
直流電圧源と、
変圧器とを備え、
前記変圧器は、
前記半導体装置及び前記直流電圧源と直列に接続される一次巻線と、
負荷と接続される第１二次巻線とを含み、
前記変圧器の前記第１二次巻線から前記負荷へ電力が供給されるように構成され、
前記半導体装置の前記第２ドレイン電極は、前記半導体集積回路の前記逆電流防止層と電気的に接続していることを特徴とするエネルギー伝達装置。
【請求項１０】
請求項９に記載のエネルギー伝達装置において、
前記変圧器は、前記制御回路に接続される第２二次巻線をさらに含み、
前記変圧器の前記第２二次巻線から前記制御回路へ電力が供給されるように構成されていることを特徴とするエネルギー伝達装置。
【請求項１１】
請求項９に記載のエネルギー伝達装置において、
前記逆電流防止ダイオードは、
前記ウェル層の表面に前記逆電流防止層と離間して形成された第１導電型のカソードコンタクト領域と、
前記第２の半導体基板上に形成され、前記逆電流防止層と電気的に接続するアノード電極と、
前記第２の半導体基板上に形成され、前記カソードコンタクト領域と電気的に接続するカソード電極とをさらに含み、
前記アノード電極は、前記半導体装置の前記第２ドレイン電極と接続していることを特徴とするエネルギー伝達装置。
【請求項１２】
請求項９に記載のエネルギー伝達装置において、
前記半導体集積回路は、
第１導電型の第１トランジスタをさらに備え、
前記第１トランジスタは、第１抵抗及び前記逆電流防止ダイオードを介して、前記半導体装置の前記第２ドレイン電極と接続され、
前記第１トランジスタは、第２抵抗を介してグランド電位と接続され、
前記第１トランジスタのゲート電位は、前記スイッチング素子のゲート電位と同期されていることを特徴とするエネルギー伝達装置。
【請求項１３】
請求項９に記載のエネルギー伝達装置において、
前記半導体集積回路は、
第１導電型の第２トランジスタをさらに備え、
抵抗及び前記第２トランジスタを介して、前記半導体装置の前記第２ドレイン電極と前記制御回路とが接続され、
前記第２トランジスタは、前記制御回路により、前記制御回路に電流を供給するバイアス電源端子の電圧が所定電圧以下のとき、オンするように制御されていることを特徴とするエネルギー伝達装置。

【図１】