半導体装置の製造方法
【課題】半導体基板の主面上の洗浄効果を低下させることなく、電界効果トランジスタのゲート電極の側面上に形成されたオフセットスペーサ膜の除去を抑制する。
【解決手段】ゲート電極部Ｇｎ，Ｇｐを覆うように、半導体基板１の主面上に薬液に対するエッチング速度が互いに異なる第１ＯＳＳ膜１０および第２ＯＳＳ膜１２を順次形成した後、異方性エッチングにより、ゲート電極部Ｇｎ，Ｇｐの側面上に位置する第２ＯＳＳ膜１２を残して、他の部分に位置する第２ＯＳＳ膜１２を除去する。そして、ゲート電極部Ｇｎ，Ｇｐと、ゲート電極部Ｇｎ，Ｇｐの側面上に位置する第１ＯＳＳ膜１０および第２ＯＳＳ膜１２と、をマスクにして、半導体基板１に不純物をイオン注入した後、半導体基板１を薬液により洗浄して、露出している第１ＯＳＳ膜１０を除去する。
【解決手段】ゲート電極部Ｇｎ，Ｇｐを覆うように、半導体基板１の主面上に薬液に対するエッチング速度が互いに異なる第１ＯＳＳ膜１０および第２ＯＳＳ膜１２を順次形成した後、異方性エッチングにより、ゲート電極部Ｇｎ，Ｇｐの側面上に位置する第２ＯＳＳ膜１２を残して、他の部分に位置する第２ＯＳＳ膜１２を除去する。そして、ゲート電極部Ｇｎ，Ｇｐと、ゲート電極部Ｇｎ，Ｇｐの側面上に位置する第１ＯＳＳ膜１０および第２ＯＳＳ膜１２と、をマスクにして、半導体基板１に不純物をイオン注入した後、半導体基板１を薬液により洗浄して、露出している第１ＯＳＳ膜１０を除去する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、ゲート電極の側面上にオフセットスペーサ（Offset Spacer）膜を有する電界効果トランジスタの製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電界効果トランジスタの製造方法について簡単に説明する。まず、単結晶シリコンからなる半導体基板の主面上にゲート絶縁膜を介してゲート電極を形成した後、ゲート電極の側面上のみにオフセットスペーサ膜（以下、ＯＳＳ膜という場合もある）を形成する。このオフセットスペーサ膜の厚さは、例えば１０ｎｍ以下である。次に、ゲート電極およびゲート電極の側面上に形成されたオフセットスペーサ膜をマスクとして半導体基板に、エクステンション注入領域（ソース・ドレインの一部を構成する領域）を形成するための不純物をイオン注入法により導入する。この際、不純物をイオン注入法により導入しない領域はレジストパターンにより覆われている。次に、アッシング処理により上記レジストパターンを除去し、さらに、アルカリ系薬液を用いた洗浄（薬液処理）により、半導体基板の主面上から異物または残渣を除去する。その後、半導体基板に熱処理を施すことにより、半導体基板に導入した上記不純物を活性化させる。
【０００３】
ところで、前述したアルカリ系薬液を用いた洗浄（薬液処理）においては、半導体基板の主面上から異物または残渣を除去することはできるが、同時に、露出した半導体基板がエッチングされる。エクステンション注入領域の半導体基板の主面からの深さは、例えば２０ｎｍ程度と浅いため、アルカリ系薬液を用いた洗浄（薬液処理）により半導体基板がエッチングされると、エクステンション注入領域の半導体基板の主面からの深さが設計値よりも浅くなり、所望する電界効果トランジスタの動作特性が得られない等の問題が生じる。このため、アルカリ系薬液を用いた洗浄（薬液処理）においては、半導体基板のエッチングを抑制して、半導体基板のエッチング量を低減する必要がある。
【０００４】
そこで、本発明者らは、図２０に示すように、ゲート電極５５の側面上に、ＡＬＤ（Atomic Layer Deposition）法により形成された下層の窒化シリコン膜５１、アッシング処理により形成された中間層の酸化シリコン膜５２、およびＡＬＤ法により形成された上層の窒化シリコン膜５３の３層からなるＯＳＳ膜５４を設け、ゲート電極５５が形成されていない半導体基板５０の主面上に、ＡＬＤ法により形成された下層の窒化シリコン膜５１を設けた。ゲート電極５５の側面上に形成された下層の窒化シリコン膜５１の厚さは、例えば１．５〜３ｎｍ程度、中間層の酸化シリコン膜５２の厚さは、例えば１〜２ｎｍ程度、上層の窒化シリコン膜５３の厚さは、例えば３．５〜５ｎｍ程度である。
【０００５】
そして、半導体基板５０にエクステンション注入領域５６を形成するための不純物をイオン注入する際には、下層の窒化シリコン膜５１を通して半導体基板５０に不純物を導入する。その後、半導体基板５０の主面上から異物または残渣を除去するために、アルカリ系薬液を用いた洗浄（薬液処理）を半導体基板５０に施す。しかし、この洗浄では、ゲート電極５５が形成されていない半導体基板５０の主面上に下層の窒化シリコン膜５１が形成されていることから、その下層の窒化シリコン膜５１下の半導体基板５０のエッチングを抑制することができる。
【０００６】
例えば、米国特許第６６９６３３４号明細書（特許文献１）および米国特許第７２０２１８７号明細書（特許文献２）には、少なくとも１層を窒化シリコン膜とする２層構造のオフセットスペーサ膜が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第６６９６３３４号明細書
【特許文献２】米国特許第７２０２１８７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、前述の図２０に示した電界効果トランジスタでは、ゲート電極５５の側面上にも、下層の窒化シリコン膜５１、中間層の酸化シリコン膜５２、および上層の窒化シリコン膜５３の３層からなるＯＳＳ膜５４が形成されている。そのため、アルカリ系薬液を用いた洗浄（薬液処理）を行うと、ゲート電極５５が形成されていない半導体基板５０の主面上に形成された下層の窒化シリコン膜５１だけでなく、ゲート電極５５の側面上に形成されたＯＳＳ膜５４もエッチングされてしまう。
【０００９】
ＯＳＳ膜５４がエッチングされて薄くなるか、または完全に除去されると、アルカリ系薬液を用いた洗浄（薬液処理）により、ゲート電極５５を構成する導電体がエッチングされてゲート電極５５の寸法が変動する。その結果、電解効果トランジスタの動作特性にばらつきが生じることがある。
【００１０】
一方で、ゲート電極５５の側面上に形成されたＯＳＳ膜５４のエッチングを抑制しようとすれば、ゲート電極５５が形成されていない半導体基板５０の主面上に形成された下層の窒化シリコン膜５１のエッチングも抑制されて、充分な洗浄効果が得られないという問題が生じてしまう。
【００１１】
本発明の目的は、半導体基板の主面上の洗浄効果を低下させることなく、電界効果トランジスタのゲート電極の側面上に形成されたオフセットスペーサ膜の除去を抑制することのできる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１４】
この実施の形態は、電界効果トランジスタを有する半導体装置の製造方法であって、半導体基板の主面上にゲート電極部を形成する工程と、ゲート電極部を覆うように、半導体基板の主面上に第１ＯＳＳ膜を形成する工程と、第１ＯＳＳ膜を覆うように、半導体基板の主面上に第２ＯＳＳ膜を形成する工程と、異方性エッチングにより、ゲート電極部の側面上に位置する第２ＯＳＳ膜を残して、他の部分に位置する第２ＯＳＳ膜を除去し、ゲート電極部の上面上およびゲート電極部が形成されていない半導体基板の主面上の第１ＯＳＳ膜を露出させる工程と、半導体基板の主面上の所定の領域をレジストパターンで覆い、ゲート電極部と、ゲート電極部の側面上に位置する第１ＯＳＳ膜および第２ＯＳＳ膜とをマスクとして、レジストパターンにより覆われていない領域の半導体基板に不純物をイオン注入する工程と、レジストパターンを除去する工程と、半導体基板を薬液により洗浄して、ゲート電極部の上面上およびゲート電極部が形成されていない半導体基板の主面上の第１ＯＳＳ膜を薄くする、または完全に除去する工程とを含み、第１ＯＳＳ膜の薬液に対するエッチング速度が、第２ＯＳＳ膜の薬液に対するエッチング速度よりも速いものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
半導体基板の主面上の洗浄効果を低下させることなく、電界効果トランジスタのゲート電極の側面上に形成されたオフセットスペーサ膜の除去を抑制することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施の形態によるＣＭＩＳデバイスの製造工程を説明する半導体基板の要部断面図である。
【図２】図１に続くＣＭＩＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図３】図２に続くＣＭＩＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図４】図３に続くＣＭＩＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図５】フッ素系薬液に対するプラズマＣＶＤ法により形成されたＴＥＯＳ膜およびＡＬＤ法により形成された窒化シリコン膜のエッチング特性を説明するグラフ図である。
【図６】図４に続くＣＭＩＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図７】図６に続くＣＭＩＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図８】図７に続くＣＭＩＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図９】図８に続くＣＭＩＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図１０】図９に続くＣＭＩＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図１１】図１０に続くＣＭＩＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図１２】図１１に続くＣＭＩＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図１３】図１２に続くＣＭＩＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図１４】図１３に続くＣＭＩＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図１５】成膜温度をパラメータとした、フッ素系薬液に対するＡＬＤ法により形成された窒化シリコン膜のエッチング特性を説明するグラフ図である。
【図１６】本発明の一実施の形態によるＣＭＩＳデバイスの製造工程の第１変形例を説明する半導体基板の要部断面図である。
【図１７】過酸化水素水を含む溶液（硫酸：過酸化水素水＝５：１）に対するＡＬＤ法により形成されたチタンナイトライド膜およびＡＬＤ法により形成された窒化シリコン膜のエッチング特性を説明するグラフ図である。
【図１８】本発明の一実施の形態によるＣＭＩＳデバイスの製造工程の第２変形例を説明する半導体基板の要部断面図である。
【図１９】本発明の一実施の形態によるＣＭＩＳデバイスの製造工程の第３変形例を説明する半導体基板の要部断面図である。
【図２０】本発明者らが、本発明に先駆けて検討した電界効果トランジスタの製造工程を説明する半導体基板の要部断面図である。
【発明を実施するための形態】
【００１８】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１９】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２０】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２１】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２２】
本実施の形態による電界効果トランジスタの製造方法を図１〜図１４を用いて工程順に説明する。ここでは、電界効果トランジスタとして、ＣＭＩＳ（Complementary Metal Insulator Semiconductor）デバイスを例示する。図１〜図４および図６〜図１４は電界効果トランジスタの要部断面図、図５はプラズマＣＶＤ法により形成されたＴＥＯＳ膜およびＡＬＤ法により形成された窒化シリコン膜の薬液耐性を説明するグラフ図である。
【００２３】
まず、図１に示すように、例えば単結晶シリコンに、例えばｐ型不純物（例えばボロン（Ｂ）等）を導入した半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１を用意する。続いて、半導体基板１の所定の領域に素子分離部２を形成し、この素子分離部２によってｎＭＩＳが形成される活性領域およびｐＭＩＳが形成される活性領域をそれぞれ分離する。続いて、ｎＭＩＳ領域の半導体基板１に、イオン注入法を用いてｐ型不純物（例えばボロン（Ｂ）等）を選択的に導入することにより、ｐ型ウェル３を形成する。同様に、ｐＭＩＳ領域の半導体基板１に、イオン注入法を用いてｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ）等）を選択的に導入することにより、ｎ型ウェル４を形成する。
【００２４】
次に、ｎＭＩＳ領域の半導体基板１の主面上には、界面層（Inter Layer）５ｎ上に、所定の誘電率を有するＨｉｇｈ−ｋ膜（酸化シリコン（ＳｉＯ２）または酸窒化シリコン（ＳｉＯＮ）よりも誘電率が高い誘電体膜）６ｎ、所定の仕事関数を有する金属膜７ｎ、および多結晶シリコン膜８ｎを積層させる構造で、ｎＭＩＳのゲート電極部Ｇｎを形成する。同様に、ｐＭＩＳ領域の半導体基板１の主面上には、界面層５ｐ上に、所定の誘電率を有するＨｉｇｈ−ｋ膜６ｐ、所定の仕事関数を有する金属膜７ｐ、および多結晶シリコン膜８ｐを積層させる構造で、ｐＭＩＳのゲート電極部Ｇｐを形成する。
【００２５】
ここで、界面層５ｎ，５ｐとしては、例えば酸化シリコン（ＳｉＯ２）または酸窒化シリコン（ＳｉＯＮ）等の絶縁膜が適用され、Ｈｉｇｈ−ｋ膜６ｎ，６ｐとしては、例えばハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）、ハフニウムシリケート（ＨｆＳｉＯ）、ハフニウムオキシナイトライド（ＨｆＯＮ）、または酸化ハフニウム（ＨｆＯ2）等のハフニウム系の誘電体膜が適用される。また、ｎＭＩＳ領域のＨｉｇｈ−ｋ膜６ｎ上には、ｎＭＩＳのしきい値電圧を調整するために、酸化ランタン（ＬａＯ）またはランタン（Ｌａ）等のキャップ膜（図示せず）を形成する。同様に、ｐＭＩＳ領域のＨｉｇｈ−ｋ膜６ｐ上には、ｐＭＩＳのしきい値電圧を調整するために、酸化アルミニウム（ＡｌＯ）またはアルミニウム（Ａｌ）等のキャップ膜（図示せず）を形成する。
【００２６】
また、金属膜７ｎ，７ｐとしては、例えばチタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、またはタングステン（Ｗ）等の遷移金属、あるいはチタンナイトライド（ＴｉＮ）等の窒化金属が適用される。ｎＭＩＳのしきい値電圧およびｐＭＩＳのしきい値電圧をそれぞれ調整するために、金属膜７ｎと金属膜７ｐとでは異なる材料が適用される。
【００２７】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、ゲート電極部Ｇｎ，Ｇｐをパターニングする際にマスクとして用いたレジストパターン（図示せず）を除去する。
【００２８】
このとき、図２に示すように、レジストパターンが酸素プラズマ雰囲気中で除去されることによって、ゲート電極部Ｇｎ，Ｇｐの表面に酸化層Ｉｎ，Ｉｐが形成され、ゲート電極部Ｇｎ，Ｇｐが形成されていない半導体基板１の主面上に酸化層Ｉｓが形成される。ゲート電極部Ｇｎ，Ｇｐの表面に形成された酸化層Ｉｎ，Ｉｐには、Ｈｉｇｈ−ｋ膜６ｎ，６ｐが酸化されたハフニウム系酸化層、金属膜７ｎ，７ｐが酸化された金属系酸化層（たとえばチタン系酸化層）、および多結晶シリコン膜８ｎ，８ｐが酸化されたシリコン系酸化層が含まれる。また、ゲート電極部Ｇｎ，Ｇｐが形成されていない半導体基板１の主面上に形成された酸化層Ｉｓには、半導体基板１を構成する単結晶シリコンが酸化されたシリコン系酸化層が含まれる。なお、このハフニウム系酸化層、金属系酸化層、およびシリコン系酸化層は、空気中の酸素にＨｉｇｈ−ｋ膜６ｎ，６ｐ、金属膜７ｎ，７ｐ、多結晶シリコン膜８ｎ，８ｐ、および半導体基板１を構成する単結晶シリコンが晒されることにより形成される場合もあり得る。
【００２９】
次に、図３に示すように、酸化層Ｉｎ，Ｉｐ，Ｉｓを覆うように、半導体基板１の主面上に第１ＯＳＳ膜（下層のＯＳＳ膜、１層目のＯＳＳ膜）１０を形成する。第１ＯＳＳ膜１０は、アンモニアなどのアルカリ系薬液またはフッ化アンモニウムなどのフッ素系薬液に対して、耐エッチング性が相対的に低い絶縁膜（エッチング速度が相対的に速い絶縁膜）であり、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ２Ｈ５）４）とオゾン（Ｏ３）とをソースガスに用いたプラズマＣＶＤ（Chemical Vapor Deposition）法により形成されるＴＥＯＳ膜である。第１ＯＳＳ膜１０の厚さは、例えば２〜５ｎｍ程度である。これにより、ｎＭＩＳ領域では、酸化層Ｉｎと第１ＯＳＳ膜１０とによって、ゲート電極部Ｇｎを保護する第１保護膜１１ｎが形成され、ｐＭＩＳ領域では、酸化層Ｉｐと第１ＯＳＳ膜１０とによって、ゲート電極部Ｇｐを保護する第１保護膜１１ｐが形成される。
【００３０】
次に、図４に示すように、第１ＯＳＳ膜１０を覆うように、半導体基板１の主面上に第２ＯＳＳ膜（上層のＯＳＳ膜、２層目のＯＳＳ膜）１２を形成する。第２ＯＳＳ膜１２は、アンモニアなどのアルカリ系薬液またはフッ化アンモニウムなどのフッ素系薬液に対して、耐エッチング性が相対的に高い絶縁膜（エッチング速度が相対的に遅い絶縁膜）であり、例えばＡＬＤ法により形成される窒化シリコン膜である。第２ＯＳＳ膜１２の厚さは、例えば３〜８ｎｍ程度である。
【００３１】
第２ＯＳＳ膜１２のアルカリ系薬液またはフッ素系薬液に対するエッチング速度は、第１ＯＳＳ膜１０のアルカリ系薬液またはフッ素系薬液に対するエッチング速度よりも遅いことを特徴とする。例えば第１ＯＳＳ膜１０をプラズマＣＶＤ法により形成したＴＥＯＳ膜で構成し、第２ＯＳＳ膜１２をＡＬＤ法により形成した窒化シリコン膜で構成することにより、アルカリ系薬液またはフッ素系薬液に対してエッチング速度が互いに異なる第１ＯＳＳ膜１０と第２ＯＳＳ膜１２とを得ることができる。
【００３２】
図５に、フッ素系薬液（ダイキン工業製Ｚ−ＢＨＦ−５Ｕ（主成分フッ化アンモニウム））に対するプラズマＣＶＤ法により形成されたＴＥＯＳ膜およびＡＬＤ法により形成された窒化シリコン膜のエッチング特性を説明するグラフ図を示す。縦軸はエッチング量であり、横軸はエッチング時間である。成膜温度は５００℃である。図５に示すように、第１ＯＳＳ膜１０を構成するＴＥＯＳ膜のエッチング速度は、第２ＯＳＳ膜１２を構成する窒化シリコン膜のエッチング速度の約７倍である。
【００３３】
次に、図６に示すように、第１ＯＳＳ膜１０をエッチングストッパ膜として、第２ＯＳＳ膜１２を異方性エッチングすることにより、ゲート電極部Ｇｎ，Ｇｐの側面上に位置する第２ＯＳＳ膜１２を残して、他の部分に位置する第２ＯＳＳ膜１２を除去する。
【００３４】
これにより、ｎＭＩＳ領域では、ゲート電極部Ｇｎの側面上は、第１保護膜１１ｎ（酸化層Ｉｎおよび第１ＯＳＳ膜１０）と第２ＯＳＳ膜１２とによって覆われ、ゲート電極部Ｇｎの上面上は、第１保護膜１１ｎ（酸化層Ｉｎおよび第１ＯＳＳ膜１０）によって覆われ、ゲート電極部Ｇｎが形成されていない半導体基板１の主面上は、酸化層Ｉｓと第１ＯＳＳ膜１０とによって覆われる。同様に、ｐＭＩＳ領域では、ゲート電極部Ｇｐの側面上は、第１保護膜１１ｐ（酸化層Ｉｐおよび第１ＯＳＳ膜１０）と第２ＯＳＳ膜１２とによって覆われ、ゲート電極部Ｇｐの上面上は、第１保護膜１１ｐ（酸化層Ｉｐおよび第１ＯＳＳ膜１０）によって覆われ、ゲート電極部Ｇｐが形成されていない半導体基板１の主面上は、酸化層Ｉｓと第１ＯＳＳ膜１０とによって覆われる。
【００３５】
次に、図７に示すように、ｎＭＩＳ領域を露出し、ｐＭＩＳ領域を覆うレジストパターン１３を形成する。ｎＭＩＳ領域では、ゲート電極部Ｇｎの側面上に位置する第１保護膜１１ｎ（酸化層Ｉｎおよび第１ＯＳＳ膜１０）と第２ＯＳＳ膜１２の合計の厚さがオフセット幅１４ｎとなる。
【００３６】
次に、ゲート電極部Ｇｎ、およびゲート電極部Ｇｎの側面上に位置する第１保護膜１１ｎ（酸化層Ｉｎおよび第１ＯＳＳ膜１０）と第２ＯＳＳ膜１２をマスクとして、例えばヒ素（Ａｓ）またはリン（Ｐ）等のｎ型不純物をイオン注入することにより、半導体基板１の主面から所定の深さにわたりｎ型のエクステンション注入領域（ソース・ドレインの一部を構成する領域）１５ｎを形成する。エクステンション注入領域１５ｎの半導体基板１の主面からの深さは、例えば２０ｎｍ程度である。また、インジウム（Ｉｎ）、フッ化ボロン（ＢＦ2）、またはボロン（Ｂ）等のｐ型不純物を斜めイオン注入することにより、ｐ型のハロー注入領域（図示せず）を形成する。
【００３７】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン１３を除去する。
【００３８】
次に、図８に示すように、ｐＭＩＳ領域を露出し、ｎＭＩＳ領域を覆うレジストパターン１６を形成する。ｐＭＩＳ領域では、ゲート電極部Ｇｐの側面上に位置する第１保護膜１１ｐ（酸化層Ｉｐおよび第１ＯＳＳ膜１０）と第２ＯＳＳ膜１２の合計の厚さがオフセット幅１４ｐとなる。
【００３９】
次に、ゲート電極部Ｇｐ、およびゲート電極部Ｇｐの側面上に位置する第１保護膜１１ｐ（酸化層Ｉｐおよび第１ＯＳＳ膜１０）と第２ＯＳＳ膜１２をマスクとして、例えばフッ化ボロン（ＢＦ2）、ボロン（Ｂ）、またはインジウム（Ｉｎ）等のｐ型不純物をイオン注入することにより、半導体基板１の主面から所定の深さにわたりｐ型のエクステンション注入領域（ソース・ドレインの一部を構成する領域）１５ｐを形成する。エクステンション注入領域１５ｐの半導体基板１の主面からの深さは、例えば２０ｎｍ程度である。また、ヒ素（Ａｓ）またはリン（Ｐ）等のｎ型不純物を斜めイオン注入することにより、ｎ型のハロー注入領域（図示せず）が形成される。
【００４０】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン１６を除去する。
【００４１】
次に、図９に示すように、半導体基板１を薬液、例えばアルカリ系薬液またはフッ素系薬液によって洗浄する。このとき、ｎＭＩＳ領域では、ゲート電極部Ｇｎの側面上では第２ＯＳＳ膜１２が薬液に晒され、ゲート電極部Ｇｎの上面上およびゲート電極部Ｇｎが形成されていない半導体基板１の主面上では第１ＯＳＳ膜１０が薬液に晒されることになる。同様に、ｐＭＩＳ領域では、ゲート電極部Ｇｐの側面上では第２ＯＳＳ膜１２が薬液に晒され、ゲート電極部Ｇｐの上面上およびゲート電極部Ｇｐが形成されていない半導体基板１の主面上では第１ＯＳＳ膜１０が薬液に晒されることになる。
【００４２】
前述したように、薬液に対して、第１ＯＳＳ膜１０のエッチング速度は第２ＯＳＳ膜１２のエッチング速度よりも速い。例えば第１ＯＳＳ膜１０をプラズマＣＶＤ法により形成されたＴＥＯＳ膜で構成し、第２ＯＳＳ膜１２をＡＬＤ法により形成された窒化シリコン膜で構成した場合は、第１ＯＳＳ膜１０のエッチング速度は第２ＯＳＳ膜１２のエッチング速度の約７倍である。
【００４３】
従って、薬液による洗浄により、ｎＭＩＳ領域では、ゲート電極部Ｇｎの上面上およびゲート電極部Ｇｎが形成されていない半導体基板１の主面上では、第１ＯＳＳ膜１０は薬液によって洗浄する前と比べて薄くなる、または完全に除去されて、異物または残渣が除去される。この第１ＯＳＳ膜１０が完全に除去された場合は、その下の酸化層Ｉｎ，Ｉｓも除去される。しかし、ゲート電極部Ｇｎの側面上の第２ＯＳＳ膜１２はエッチングされ難いので、ゲート電極部Ｇｎの側面上には第１保護膜１１ｎ（酸化層Ｉｎおよび第１ＯＳＳ膜１０）と第２ＯＳＳ膜１２は残り、ゲート電極部Ｇｎの側面から、ゲート電極部Ｇｎを構成する金属膜７ｎおよび多結晶シリコン膜８ｎが薬液によりエッチングされることはない。
【００４４】
同様に、薬液による洗浄により、ｐＭＩＳ領域では、ゲート電極部Ｇｐの上面上およびゲート電極部Ｇｐが形成されていない半導体基板１の主面上では、第１ＯＳＳ膜１０は薬液によって洗浄する前と比べて薄くなる、または完全に除去されて、異物または残渣が除去される。この第１ＯＳＳ膜１０が完全に除去された場合は、その下の酸化層Ｉｐ，Ｉｓも除去される。しかし、ゲート電極部Ｇｐの側面上の第２ＯＳＳ膜１２はエッチングされ難いので、ゲート電極部Ｇｐの側面上には第１保護膜１１ｐ（酸化層Ｉｐおよび第１ＯＳＳ膜１０）と第２ＯＳＳ膜１２は残り、ゲート電極部Ｇｐの側面から、ゲート電極部Ｇｐを構成する金属膜７ｐおよび多結晶シリコン膜８ｐが薬液によりエッチングされることはない。図９は、薬液に晒された第１ＯＳＳ膜１０が完全に除去された場合を示している。
【００４５】
次に、図１０に示すように、ゲート電極部Ｇｎ，Ｇｐを覆うように、半導体基板１の主面上に酸化シリコン膜１７が形成される。次に、その酸化シリコン膜１７を覆うように、半導体基板１の主面上に窒化シリコン膜１８が形成される。
【００４６】
次に、図１１に示すように、窒化シリコン膜１８および酸化シリコン膜１７を異方性エッチングすることにより、ゲート電極部Ｇｎ，Ｇｐの側面上に窒化シリコン膜１８および酸化シリコン膜１７を残す。これにより、ｎＭ１Ｓ領域では、ゲート電極部Ｇｎの側面上に、第１保護膜１１ｎ（酸化層Ｉｎおよび第１ＯＳＳ膜１０）を介して、酸化シリコン膜１７と窒化シリコン膜１８とからなるサイドウォールスペーサ１９ｎが形成される。同時に、ｐＭＩＳ領域では、ゲート電極部Ｇｐの側面上に、第１保護膜１１ｐ（酸化層Ｉｐおよび第１ＯＳＳ膜１０）を介して、酸化シリコン膜１７と窒化シリコン膜１８とからなるサイドウォールスペーサ１９ｐが形成される。
【００４７】
次に、図１２に示すように、ｎＭＩＳ領域を露出し、ｐＭＩＳ領域を覆うレジストパターン２０を形成する。次に、ゲート電極部Ｇｎおよびサイドウォールスペーサ１９ｎ等をマスクとして、例えばヒ素（Ａｓ）またはリン（Ｐ）等のｎ型不純物をイオン注入することにより、ｎＭＩＳ領域では、半導体基板１の主面から所定の深さにわたりｎ型のソース・ドレイン注入領域（ソース・ドレインの他の一部を構成する領域）２１ｎを形成する。
【００４８】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン２０を除去する。
【００４９】
次に、図１３に示すように、ｐＭＩＳ領域を露出し、ｎＭＩＳ領域を覆うレジストパターン２２を形成する。次に、ゲート電極部Ｇｐおよびサイドウォールスペーサ１９ｐ等をマスクとして、例えばフッ化ボロン（ＢＦ2）、ボロン（Ｂ）、またはインジウム（Ｉｎ）等のｐ型不純物をイオン注入することにより、ｐＭＩＳ領域では、半導体基板１の主面から所定の深さにわたりｐ型のソース・ドレイン注入領域（ソース・ドレインの他の一部を構成する領域）２１ｐを形成する。
【００５０】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン２２を除去する。
【００５１】
次に、半導体基板１を、例えばアルカリ系薬液等によって洗浄する。このとき、ｎＭＩＳ領域では、ゲート電極部Ｇｎを構成する多結晶シリコン膜８ｎの上面および半導体基板１の主面が露出し、ｐＭＩＳ領域では、ゲート電極部Ｇｐを構成する多結晶シリコン膜８ｐの上面および半導体基板１の主面が露出している。そのため、多結晶シリコン膜８ｎ，８ｐおよび半導体基板１の主面が、アルカリ系薬液等によりエッチングされると考えられるが、多結晶シリコン膜８ｎ，８ｐは、例えば６０ｎｍ程度と厚く、また半導体基板１に形成されたソース・ドレイン注入領域２１ｎ，２１ｐの半導体基板１の主面からの深さは、例えば５０〜１００ｎｍ程度と深いため、これらがエッチングされたとしてもｎＭＩＳまたはｐＭＩＳの動作特性へ与える影響は小さい。
【００５２】
次に、図１４に示すように、所定の熱処理を施して、エクステンション注入領域１５ｎ，１５ｐおよびソース・ドレイン注入領域２１ｎ，２１ｐにそれぞれ注入された不純物を活性化させる。
【００５３】
その後、サリサイドプロセスにより、ゲート電極部Ｇｎ，Ｇｐを構成する多結晶シリコン膜８ｎ，８ｐの上面およびソース・ドレイン注入領域２１ｎ，２１ｐの上面に金属シリサイド層２３を形成する。このとき、金属シリサイド層２３の材料として、たとえば、ニッケルシリサイド（ＮｉＳｉ）やニッケル白金シリサイド（ＮｉＰｔＳｉ）が用いられる。
【００５４】
以上の工程により、ＣＭＩＳデバイスを構成するｎＭＩＳおよびｐＭＩＳのそれぞれの主要部が形成される。その後、ＣＭＩＳデバイスを覆う層間絶縁膜および配線層等が形成される。
【００５５】
このように、本実施の形態によれば、エクステンション注入領域１５ｎ，１５ｐを形成した後の薬液による洗浄処理の際、ｎＭＩＳ領域では、ゲート電極部Ｇｎの側面上は第２ＯＳＳ膜（例えばプラズマＣＶＤ法により形成されたＴＥＯＳ膜）１２が薬液に晒され、ゲート電極部Ｇｎの上面上およびゲート電極部Ｇｎが形成されていない半導体基板１の主面上は第１ＯＳＳ膜（例えばＡＬＤ法により形成された窒化シリコン膜）１０が薬液に晒されることになる。同様に、ｐＭＩＳ領域では、ゲート電極部Ｇｐの側面上は第２ＯＳＳ膜１２が薬液に晒され、ゲート電極部Ｇｐの上面上およびゲート電極部Ｇｐが形成されていない半導体基板１の主面上は第１ＯＳＳ膜１０が薬液に晒されることになる。
【００５６】
従って、薬液による洗浄により、ｎＭＩＳ領域では、ゲート電極部Ｇｎの上面上およびゲート電極部Ｇｎが形成されていない半導体基板１の主面上では、第１ＯＳＳ膜１０は薬液によって洗浄する前と比べて薄くなる、または完全に除去されて、異物または残渣は半導体基板１の主面から引き離される。しかし、第２ＯＳＳ膜１２の薬液に対するエッチング速度は第１ＯＳＳ膜１０の薬液に対するエッチング速度よりも遅いことから、ゲート電極部Ｇｎの側面上には第１保護膜１１ｎ（酸化層Ｉｎおよび第１ＯＳＳ膜１０）と第２ＯＳＳ膜１２とが残り、ゲート電極部Ｇｎを構成する金属膜７ｎまたは多結晶シリコン膜８ｎが薬液に晒されてエッチングされることはない。
【００５７】
同様に、薬液による洗浄により、ｐＭＩＳ領域では、ゲート電極部Ｇｐの上面上およびゲート電極部Ｇｐが形成されていない半導体基板１の主面上では、第１ＯＳＳ膜１０は薬液によって洗浄する前と比べて薄くなる、または完全に除去されて、異物または残渣は半導体基板１の主面から引き離される。しかし、第２ＯＳＳ膜１２の薬液に対するエッチング速度は第１ＯＳＳ膜１０の薬液に対するエッチング速度よりも遅いことから、ゲート電極部Ｇｐの側面上には第１保護膜１１ｐ（酸化層Ｉｐおよび第１ＯＳＳ膜１０）と第２ＯＳＳ膜１２とが残り、ゲート電極部Ｇｐを構成する金属膜７ｐまたは多結晶シリコン膜８ｐが薬液に晒されてエッチングされることはない。
【００５８】
これらにより、半導体基板１の主面上の異物または残渣を除去するために、薬液による洗浄を行ったとしても、ｎＭＩＳのゲート電極部Ｇｎのゲート寸法およびｐＭＩＳのゲート電極部Ｇｐのゲート寸法の変動が防止できるので、ＣＭＩＳデバイスの動作特性のばらつきを抑制することができる。
【００５９】
なお、前述した実施の形態では、薬液に対するエッチング速度が互いに異なる２つの絶縁膜として、第１ＯＳＳ膜１０にはプラズマＣＶＤ法により形成されたＴＥＯＳ膜を用い、第２ＯＳＳ膜１２にはＡＬＤ法により形成された窒化シリコン膜を用いたが、これに限定されるものではない。以下に、３つの変形例について説明する。
【００６０】
（第１変形例）
第１ＯＳＳ膜および第２ＯＳＳ膜を同一種類の絶縁材料から構成するが、成膜条件を制御することにより、薬液に対するエッチング速度が互いに異なる第１ＯＳＳ膜と第２ＯＳＳ膜とを形成する。
【００６１】
例えば第１ＯＳＳ膜および第２ＯＳＳ膜を、ＡＬＤ法により形成する窒化シリコン膜により構成する。ＡＬＤ法により形成される窒化シリコン膜は、その成膜温度に依存して薬液に対するエッチング速度が異なることから、互いに異なる成膜温度で形成した窒化シリコン膜により第１ＯＳＳ膜および第２ＯＳＳ膜を形成する。
【００６２】
図１５に、成膜温度をパラメータとした、フッ素系薬液（ダイキン工業製Ｚ−ＢＨＦ−５Ｕ（主成分フッ化アンモニウム））に対するＡＬＤ法により形成された窒化シリコン膜のエッチング特性を説明するグラフ図を示す。縦軸はエッチング量であり、横軸はエッチング時間である。図１５に示すように、成膜温度が高くなるに従い、薬液に対する窒化シリコン膜のエッチング速度は遅く（エッチングされ難く）なる。従って、相対的に高い温度で窒化シリコン膜を成膜することにより、エッチングされ難い第２ＯＳＳ膜を形成し、相対的に低い温度で窒化シリコン膜を成膜することにより、エッチングされ易い第１ＯＳＳ膜を形成することができる。
【００６３】
第１ＯＳＳ膜を構成する窒化シリコン膜の成膜温度としては、第２ＯＳＳ膜を構成する窒化シリコン膜の成膜温度よりも５０℃以上、好ましくは１００℃以上低い温度範囲が適切であると考えられる。例えば第１ＯＳＳ膜を構成する窒化シリコン膜の成膜温度は４００℃程度、第２ＯＳＳ膜を構成する窒化シリコン膜の成膜温度は６００℃程度とすることができる。
【００６４】
図１６（ａ）に、前述の図６を用いて説明した工程と同じ工程におけるＣＭＩＳデバイスの要部断面図を示し、図１６（ｂ）に、前述の図９を用いて説明した工程と同じ工程におけるＣＭＩＳデバイスの要部断面図を示す。
【００６５】
図１６（ａ）に示すように、ｎＭＩＳ領域では、ゲート電極部Ｇｎの側面上に第２ＯＳＳ膜（上層のＯＳＳ膜、２層目のＯＳＳ膜）３２が露出し、ゲート電極部Ｇｎの上面上およびゲート電極部Ｇｎが形成されていない半導体基板１の主面上に第１ＯＳＳ膜（下層のＯＳＳ膜、１層目のＯＳＳ膜）３１が露出している。同様に、ｐＭＩＳ領域では、ゲート電極部Ｇｐの側面上に第２ＯＳＳ膜３２が露出し、ゲート電極部Ｇｐの上面上およびゲート電極部Ｇｐが形成されていない半導体基板１の主面上に第１ＯＳＳ膜３１が露出している。
【００６６】
ここで、第１ＯＳＳ膜３１は薬液に対するエッチング速度が相対的に速い窒化シリコン膜、第２ＯＳＳ膜３２は薬液に対するエッチング速度が相対的に遅い窒化シリコン膜である。従って、図１６（ｂ）に示すように、ｎＭＩＳ領域にｎ型のエクステンション注入領域１５ｎを形成し、ｐＭＩＳ領域にｐ型のエクステンション注入領域１５ｐを形成し、その後に、半導体基板１を、例えばアルカリ系薬液等によって洗浄する際、半導体基板１の主面上等に露出している第１ＯＳＳ膜３１は除去されても、ｎＭＩＳ領域ではゲート電極部Ｇｎの側面上、ｐＭＩＳ領域ではゲート電極部Ｇｐの側面上に露出している第２ＯＳＳ膜３２は除去されずに、所定のオフセット幅を維持することができる。
【００６７】
（第２変形例）
第１ＯＳＳ膜を金属膜で構成し、第２ＯＳＳ膜を絶縁膜で構成することにより、薬液に対するエッチング速度が互いに異なる第１ＯＳＳ膜と第２ＯＳＳ膜とを形成する。
【００６８】
第１ＯＳＳ膜を、例えばＡＬＤ法により形成するチタンナイトライド（ＴｉＮ）膜により構成し、第２ＯＳＳ膜を、例えばＡＬＤ法により形成する窒化シリコン膜またはＡＬＤ法により形成する酸化シリコン膜により構成する。ここでは、洗浄で用いる薬液に、過酸化水素水を含む溶液を用いる。
【００６９】
図１７に、過酸化水素水を含む溶液（硫酸：過酸化水素水＝５：１）に対するＡＬＤ法により形成されたチタンナイトライド（ＴｉＮ）膜およびＡＬＤ法により形成された窒化シリコン膜のエッチング特性を説明するグラフ図を示す。縦軸はエッチング量である。図１７に示すように、１０分の処理時間におけるＡＬＤ法により形成されたチタンナイトライド（ＴｉＮ）膜のエッチング量は１００ｎｍよりも大きい。これに対して１５分の処理時間におけるＡＬＤ法により形成された窒化シリコン膜のエッチング量は０．０５２ｎｍであり、両者のエッチング速度の差は顕著である。従って、ＡＬＤ法により形成された窒化シリコン膜により、エッチングされ難い第２ＯＳＳ膜を構成し、ＡＬＤ法により形成されたチタンナイトライド（ＴｉＮ）膜により、エッチングされ易い第１ＯＳＳ膜を構成する。
【００７０】
図１８（ａ）に、前述の図６を用いて説明した工程と同じ工程におけるＣＭＩＳデバイスの要部断面図を示し、図１８（ｂ）に、前述の図９を用いて説明した工程と同じ工程におけるＣＭＩＳデバイスの要部断面図を示す。
【００７１】
図１８（ａ）に示すように、ｎＭＩＳ領域では、ゲート電極部Ｇｎの側面上に第２ＯＳＳ膜（上層のＯＳＳ膜、２層目のＯＳＳ膜）４２が露出し、ゲート電極部Ｇｎの上面上およびゲート電極部Ｇｎが形成されていない半導体基板１の主面上に第１ＯＳＳ膜（下層のＯＳＳ膜、１層目のＯＳＳ膜）４１が露出している。同様に、ｐＭＩＳ領域では、ゲート電極部Ｇｐの側面上に第２ＯＳＳ膜４２が露出し、ゲート電極部Ｇｐの上面上およびゲート電極部Ｇｐが形成されていない半導体基板１の主面上に第１ＯＳＳ膜４１が露出している。
【００７２】
ここで、第１ＯＳＳ膜４１は薬液に対するエッチング速度が相対的に速い金属膜（例えばＡＬＤ法により形成されたチタンナイトライド（ＴｉＮ）膜）、第２ＯＳＳ膜４２は薬液に対するエッチング速度が相対的に遅い絶縁膜（例えばＡＬＤ法により形成された窒化シリコン膜またはＡＬＤ法により形成された酸化シリコン膜）である。従って、図１８（ｂ）に示すように、ｎＭＩＳ領域にｎ型のエクステンション注入領域１５ｎを形成し、ｐＭＩＳ領域にｐ型のエクステンション注入領域１５ｐを形成し、その後に、半導体基板１を、例えば過酸化水素水を含む溶液によって洗浄する際、半導体基板１の主面上等に露出している第１ＯＳＳ膜４１は除去されても、ｎＭＩＳ領域ではゲート電極部Ｇｎの側面上、ｐＭＩＳ領域ではゲート電極部Ｇｐの側面上に露出している第２ＯＳＳ膜４２は除去されずに、所定のオフセット幅を維持することができる。
【００７３】
（第３変形例）
ＯＳＳ膜を、これまで説明した第１ＯＳＳ膜と第２ＯＳＳ膜との２層構造ではなく、１層構造とする。そして、ゲート電極部Ｇｎ，Ｇｐの上面上およびゲート電極部Ｇｎ，Ｇｐが形成されていない半導体基板１の主面上に形成されたＯＳＳ膜に、半導体基板１の厚さ方向に不純物をイオン注入することによりダメージを与える。これにより、ダメージを与えた部分のＯＳＳ膜の薬液に対するエッチンングレートを、ダメージを与えていないゲート電極部Ｇｎ，Ｇｐの側面上のＯＳＳ膜の薬液に対するエッチング速度よりも速くする。
【００７４】
ＯＳＳ膜にダメージを与える不純物は、例えば窒素（Ｎ）、アルゴン（Ａｒ）、またはゲルマニウム（Ｇｅ）等であり、エクステンション注入領域を形成するために、半導体基板にイオン注入されるｎ型不純物またはｐ型不純物とは異なる。
【００７５】
また、ＯＳＳ膜は、例えばＡＬＤ法により形成された窒化シリコン膜またはＡＬＤ法により形成された酸化シリコン膜であり、洗浄に用いる薬液には、例えばアルカリ系薬液またはフッ素系薬液を用いる。
【００７６】
図１９（ａ）に、前述の図６を用いて説明した工程と同じ工程におけるＣＭＩＳデバイスの要部断面図を示し、図１９（ｂ）に、前述の図９を用いて説明した工程と同じ工程におけるＣＭＩＳデバイスの要部断面図を示す。
【００７７】
ｎＭＩＳ領域では、ゲート電極部Ｇｎの側面上にダメージのないＯＳＳ膜４５ａが露出し、ゲート電極部Ｇｎの上面上およびゲート電極部Ｇｎが形成されていない半導体基板１の主面上にダメージのあるＯＳＳ膜４５ｂが露出している。同様に、ｐＭＩＳ領域では、ゲート電極部Ｇｐの側面上にダメージのないＯＳＳ膜４５ａが露出し、ゲート電極部Ｇｐの上面上およびゲート電極部Ｇｐが形成されていない半導体基板１の主面上にダメージのあるＯＳＳ膜４５ｂが露出している。
【００７８】
ここで、ダメージのあるＯＳＳ膜４５ｂは薬液に対するエッチング速度が相対的に速く、ダメージのないＯＳＳ膜４５ａは薬液に対するエッチング速度が相対的に遅い。従って、図１９（ｂ）に示すように、ｎＭＩＳ領域にｎ型のエクステンション注入領域１５ｎを形成し、ｐＭＩＳ領域にｐ型のエクステンション注入領域１５ｐを形成し、その後に、半導体基板１を、例えばアルカリ系薬液等によって洗浄する際、半導体基板１の主面上のダメージのあるＯＳＳ膜４５ｂは除去されても、ｎＭＩＳ領域ではゲート電極部Ｇｎの側面上、ｐＭＩＳ領域ではゲート電極部Ｇｐの側面上のダメージのないＯＳＳ膜４５ａは除去されずに、所定のオフセット幅を維持することができる。
【００７９】
また、前述した実施の形態では、ｎＭＩＳのゲート電極部Ｇｎを、界面層５ｎ上に、所定の誘電率を有するＨｉｇｈ−ｋ膜６ｎ、所定の仕事関数を有する金属膜７ｎ、および多結晶シリコン膜８ｎを積層させた構造とし、ｐＭＩＳのゲート電極部Ｇｐを、界面層５ｐ上に、所定の誘電率を有するＨｉｇｈ−ｋ膜６ｐ、所定の仕事関数を有する金属膜７ｐ、および多結晶シリコン膜８ｐを積層させた構造とした。しかし、これに限定されるものではない。例えばｎＭＩＳのゲート電極部ＧｎおよびｐＭＩＳのゲート電極部Ｇｐを、酸化シリコン膜または酸窒化シリコン膜からなる誘電体膜（ゲート絶縁膜）上に、多結晶シリコン膜（ゲート電極）を積層させる構造としてもよい。
【００８０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００８１】
本発明は、ゲート電極の側面上にオフセットスペーサ膜を有する電界効果トランジスタの製造に適用することができる。
【符号の説明】
【００８２】
１ 半導体基板
２ 素子分離部
３ ｐ型ウェル
４ ｎ型ウェル
５ｎ，５ｐ 界面層（Inter Layer）
６ｎ，６ｐ Ｈｉｇｈ−ｋ膜（誘電体膜）
７ｎ，７ｐ 金属膜
８ｎ，８ｐ 多結晶シリコン膜
１０ 第１ＯＳＳ膜（下層のＯＳＳ膜、１層目のＯＳＳ膜）
１１ｎ，１１ｐ 第１保護膜
１２ 第２ＯＳＳ膜（上層のＯＳＳ膜、２層目のＯＳＳ膜）
１３ レジストパターン
１４ｎ，１４ｐ オフセット幅
１５ｎ，１５ｐ エクステンション注入領域
１６ レジストパターン
１７ 酸化シリコン膜
１８ 窒化シリコン膜
１９ｎ，１９ｐ サイドウォールスペーサ
２０ レジストパターン
２１ｎ，２１ｐ ソース・ドレイン注入領域
２２ レジストパターン
２３ 金属シリサイド層
３１ 第１ＯＳＳ膜（下層のＯＳＳ膜、１層目のＯＳＳ膜）
３２ 第２ＯＳＳ膜（上層のＯＳＳ膜、２層目のＯＳＳ膜）
４１ 第１ＯＳＳ膜（下層のＯＳＳ膜、１層目のＯＳＳ膜）
４２ 第２ＯＳＳ膜（上層のＯＳＳ膜、２層目のＯＳＳ膜）
４５ａ，４５ｂ ＯＳＳ膜
５０ 半導体基板
５１ 下層の窒化シリコン膜
５２ 中間層の酸化シリコン膜
５３ 上層の窒化シリコン膜
５４ ＯＳＳ膜
５５ ゲート電極
５６ エクステンション注入領域
Ｇｎ，Ｇｐ ゲート電極部
Ｉｎ，Ｉｐ，Ｉｓ 酸化層
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、ゲート電極の側面上にオフセットスペーサ（Offset Spacer）膜を有する電界効果トランジスタの製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電界効果トランジスタの製造方法について簡単に説明する。まず、単結晶シリコンからなる半導体基板の主面上にゲート絶縁膜を介してゲート電極を形成した後、ゲート電極の側面上のみにオフセットスペーサ膜（以下、ＯＳＳ膜という場合もある）を形成する。このオフセットスペーサ膜の厚さは、例えば１０ｎｍ以下である。次に、ゲート電極およびゲート電極の側面上に形成されたオフセットスペーサ膜をマスクとして半導体基板に、エクステンション注入領域（ソース・ドレインの一部を構成する領域）を形成するための不純物をイオン注入法により導入する。この際、不純物をイオン注入法により導入しない領域はレジストパターンにより覆われている。次に、アッシング処理により上記レジストパターンを除去し、さらに、アルカリ系薬液を用いた洗浄（薬液処理）により、半導体基板の主面上から異物または残渣を除去する。その後、半導体基板に熱処理を施すことにより、半導体基板に導入した上記不純物を活性化させる。
【０００３】
ところで、前述したアルカリ系薬液を用いた洗浄（薬液処理）においては、半導体基板の主面上から異物または残渣を除去することはできるが、同時に、露出した半導体基板がエッチングされる。エクステンション注入領域の半導体基板の主面からの深さは、例えば２０ｎｍ程度と浅いため、アルカリ系薬液を用いた洗浄（薬液処理）により半導体基板がエッチングされると、エクステンション注入領域の半導体基板の主面からの深さが設計値よりも浅くなり、所望する電界効果トランジスタの動作特性が得られない等の問題が生じる。このため、アルカリ系薬液を用いた洗浄（薬液処理）においては、半導体基板のエッチングを抑制して、半導体基板のエッチング量を低減する必要がある。
【０００４】
そこで、本発明者らは、図２０に示すように、ゲート電極５５の側面上に、ＡＬＤ（Atomic Layer Deposition）法により形成された下層の窒化シリコン膜５１、アッシング処理により形成された中間層の酸化シリコン膜５２、およびＡＬＤ法により形成された上層の窒化シリコン膜５３の３層からなるＯＳＳ膜５４を設け、ゲート電極５５が形成されていない半導体基板５０の主面上に、ＡＬＤ法により形成された下層の窒化シリコン膜５１を設けた。ゲート電極５５の側面上に形成された下層の窒化シリコン膜５１の厚さは、例えば１．５〜３ｎｍ程度、中間層の酸化シリコン膜５２の厚さは、例えば１〜２ｎｍ程度、上層の窒化シリコン膜５３の厚さは、例えば３．５〜５ｎｍ程度である。
【０００５】
そして、半導体基板５０にエクステンション注入領域５６を形成するための不純物をイオン注入する際には、下層の窒化シリコン膜５１を通して半導体基板５０に不純物を導入する。その後、半導体基板５０の主面上から異物または残渣を除去するために、アルカリ系薬液を用いた洗浄（薬液処理）を半導体基板５０に施す。しかし、この洗浄では、ゲート電極５５が形成されていない半導体基板５０の主面上に下層の窒化シリコン膜５１が形成されていることから、その下層の窒化シリコン膜５１下の半導体基板５０のエッチングを抑制することができる。
【０００６】
例えば、米国特許第６６９６３３４号明細書（特許文献１）および米国特許第７２０２１８７号明細書（特許文献２）には、少なくとも１層を窒化シリコン膜とする２層構造のオフセットスペーサ膜が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第６６９６３３４号明細書
【特許文献２】米国特許第７２０２１８７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、前述の図２０に示した電界効果トランジスタでは、ゲート電極５５の側面上にも、下層の窒化シリコン膜５１、中間層の酸化シリコン膜５２、および上層の窒化シリコン膜５３の３層からなるＯＳＳ膜５４が形成されている。そのため、アルカリ系薬液を用いた洗浄（薬液処理）を行うと、ゲート電極５５が形成されていない半導体基板５０の主面上に形成された下層の窒化シリコン膜５１だけでなく、ゲート電極５５の側面上に形成されたＯＳＳ膜５４もエッチングされてしまう。
【０００９】
ＯＳＳ膜５４がエッチングされて薄くなるか、または完全に除去されると、アルカリ系薬液を用いた洗浄（薬液処理）により、ゲート電極５５を構成する導電体がエッチングされてゲート電極５５の寸法が変動する。その結果、電解効果トランジスタの動作特性にばらつきが生じることがある。
【００１０】
一方で、ゲート電極５５の側面上に形成されたＯＳＳ膜５４のエッチングを抑制しようとすれば、ゲート電極５５が形成されていない半導体基板５０の主面上に形成された下層の窒化シリコン膜５１のエッチングも抑制されて、充分な洗浄効果が得られないという問題が生じてしまう。
【００１１】
本発明の目的は、半導体基板の主面上の洗浄効果を低下させることなく、電界効果トランジスタのゲート電極の側面上に形成されたオフセットスペーサ膜の除去を抑制することのできる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１４】
この実施の形態は、電界効果トランジスタを有する半導体装置の製造方法であって、半導体基板の主面上にゲート電極部を形成する工程と、ゲート電極部を覆うように、半導体基板の主面上に第１ＯＳＳ膜を形成する工程と、第１ＯＳＳ膜を覆うように、半導体基板の主面上に第２ＯＳＳ膜を形成する工程と、異方性エッチングにより、ゲート電極部の側面上に位置する第２ＯＳＳ膜を残して、他の部分に位置する第２ＯＳＳ膜を除去し、ゲート電極部の上面上およびゲート電極部が形成されていない半導体基板の主面上の第１ＯＳＳ膜を露出させる工程と、半導体基板の主面上の所定の領域をレジストパターンで覆い、ゲート電極部と、ゲート電極部の側面上に位置する第１ＯＳＳ膜および第２ＯＳＳ膜とをマスクとして、レジストパターンにより覆われていない領域の半導体基板に不純物をイオン注入する工程と、レジストパターンを除去する工程と、半導体基板を薬液により洗浄して、ゲート電極部の上面上およびゲート電極部が形成されていない半導体基板の主面上の第１ＯＳＳ膜を薄くする、または完全に除去する工程とを含み、第１ＯＳＳ膜の薬液に対するエッチング速度が、第２ＯＳＳ膜の薬液に対するエッチング速度よりも速いものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
半導体基板の主面上の洗浄効果を低下させることなく、電界効果トランジスタのゲート電極の側面上に形成されたオフセットスペーサ膜の除去を抑制することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施の形態によるＣＭＩＳデバイスの製造工程を説明する半導体基板の要部断面図である。
【図２】図１に続くＣＭＩＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図３】図２に続くＣＭＩＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図４】図３に続くＣＭＩＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図５】フッ素系薬液に対するプラズマＣＶＤ法により形成されたＴＥＯＳ膜およびＡＬＤ法により形成された窒化シリコン膜のエッチング特性を説明するグラフ図である。
【図６】図４に続くＣＭＩＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図７】図６に続くＣＭＩＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図８】図７に続くＣＭＩＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図９】図８に続くＣＭＩＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図１０】図９に続くＣＭＩＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図１１】図１０に続くＣＭＩＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図１２】図１１に続くＣＭＩＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図１３】図１２に続くＣＭＩＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図１４】図１３に続くＣＭＩＳデバイスの製造工程中の図１と同じ箇所の要部断面図である。
【図１５】成膜温度をパラメータとした、フッ素系薬液に対するＡＬＤ法により形成された窒化シリコン膜のエッチング特性を説明するグラフ図である。
【図１６】本発明の一実施の形態によるＣＭＩＳデバイスの製造工程の第１変形例を説明する半導体基板の要部断面図である。
【図１７】過酸化水素水を含む溶液（硫酸：過酸化水素水＝５：１）に対するＡＬＤ法により形成されたチタンナイトライド膜およびＡＬＤ法により形成された窒化シリコン膜のエッチング特性を説明するグラフ図である。
【図１８】本発明の一実施の形態によるＣＭＩＳデバイスの製造工程の第２変形例を説明する半導体基板の要部断面図である。
【図１９】本発明の一実施の形態によるＣＭＩＳデバイスの製造工程の第３変形例を説明する半導体基板の要部断面図である。
【図２０】本発明者らが、本発明に先駆けて検討した電界効果トランジスタの製造工程を説明する半導体基板の要部断面図である。
【発明を実施するための形態】
【００１８】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１９】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２０】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００２１】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２２】
本実施の形態による電界効果トランジスタの製造方法を図１〜図１４を用いて工程順に説明する。ここでは、電界効果トランジスタとして、ＣＭＩＳ（Complementary Metal Insulator Semiconductor）デバイスを例示する。図１〜図４および図６〜図１４は電界効果トランジスタの要部断面図、図５はプラズマＣＶＤ法により形成されたＴＥＯＳ膜およびＡＬＤ法により形成された窒化シリコン膜の薬液耐性を説明するグラフ図である。
【００２３】
まず、図１に示すように、例えば単結晶シリコンに、例えばｐ型不純物（例えばボロン（Ｂ）等）を導入した半導体基板（この段階では半導体ウエハと称する平面略円形状の半導体の薄板）１を用意する。続いて、半導体基板１の所定の領域に素子分離部２を形成し、この素子分離部２によってｎＭＩＳが形成される活性領域およびｐＭＩＳが形成される活性領域をそれぞれ分離する。続いて、ｎＭＩＳ領域の半導体基板１に、イオン注入法を用いてｐ型不純物（例えばボロン（Ｂ）等）を選択的に導入することにより、ｐ型ウェル３を形成する。同様に、ｐＭＩＳ領域の半導体基板１に、イオン注入法を用いてｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ）等）を選択的に導入することにより、ｎ型ウェル４を形成する。
【００２４】
次に、ｎＭＩＳ領域の半導体基板１の主面上には、界面層（Inter Layer）５ｎ上に、所定の誘電率を有するＨｉｇｈ−ｋ膜（酸化シリコン（ＳｉＯ２）または酸窒化シリコン（ＳｉＯＮ）よりも誘電率が高い誘電体膜）６ｎ、所定の仕事関数を有する金属膜７ｎ、および多結晶シリコン膜８ｎを積層させる構造で、ｎＭＩＳのゲート電極部Ｇｎを形成する。同様に、ｐＭＩＳ領域の半導体基板１の主面上には、界面層５ｐ上に、所定の誘電率を有するＨｉｇｈ−ｋ膜６ｐ、所定の仕事関数を有する金属膜７ｐ、および多結晶シリコン膜８ｐを積層させる構造で、ｐＭＩＳのゲート電極部Ｇｐを形成する。
【００２５】
ここで、界面層５ｎ，５ｐとしては、例えば酸化シリコン（ＳｉＯ２）または酸窒化シリコン（ＳｉＯＮ）等の絶縁膜が適用され、Ｈｉｇｈ−ｋ膜６ｎ，６ｐとしては、例えばハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）、ハフニウムシリケート（ＨｆＳｉＯ）、ハフニウムオキシナイトライド（ＨｆＯＮ）、または酸化ハフニウム（ＨｆＯ2）等のハフニウム系の誘電体膜が適用される。また、ｎＭＩＳ領域のＨｉｇｈ−ｋ膜６ｎ上には、ｎＭＩＳのしきい値電圧を調整するために、酸化ランタン（ＬａＯ）またはランタン（Ｌａ）等のキャップ膜（図示せず）を形成する。同様に、ｐＭＩＳ領域のＨｉｇｈ−ｋ膜６ｐ上には、ｐＭＩＳのしきい値電圧を調整するために、酸化アルミニウム（ＡｌＯ）またはアルミニウム（Ａｌ）等のキャップ膜（図示せず）を形成する。
【００２６】
また、金属膜７ｎ，７ｐとしては、例えばチタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、またはタングステン（Ｗ）等の遷移金属、あるいはチタンナイトライド（ＴｉＮ）等の窒化金属が適用される。ｎＭＩＳのしきい値電圧およびｐＭＩＳのしきい値電圧をそれぞれ調整するために、金属膜７ｎと金属膜７ｐとでは異なる材料が適用される。
【００２７】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、ゲート電極部Ｇｎ，Ｇｐをパターニングする際にマスクとして用いたレジストパターン（図示せず）を除去する。
【００２８】
このとき、図２に示すように、レジストパターンが酸素プラズマ雰囲気中で除去されることによって、ゲート電極部Ｇｎ，Ｇｐの表面に酸化層Ｉｎ，Ｉｐが形成され、ゲート電極部Ｇｎ，Ｇｐが形成されていない半導体基板１の主面上に酸化層Ｉｓが形成される。ゲート電極部Ｇｎ，Ｇｐの表面に形成された酸化層Ｉｎ，Ｉｐには、Ｈｉｇｈ−ｋ膜６ｎ，６ｐが酸化されたハフニウム系酸化層、金属膜７ｎ，７ｐが酸化された金属系酸化層（たとえばチタン系酸化層）、および多結晶シリコン膜８ｎ，８ｐが酸化されたシリコン系酸化層が含まれる。また、ゲート電極部Ｇｎ，Ｇｐが形成されていない半導体基板１の主面上に形成された酸化層Ｉｓには、半導体基板１を構成する単結晶シリコンが酸化されたシリコン系酸化層が含まれる。なお、このハフニウム系酸化層、金属系酸化層、およびシリコン系酸化層は、空気中の酸素にＨｉｇｈ−ｋ膜６ｎ，６ｐ、金属膜７ｎ，７ｐ、多結晶シリコン膜８ｎ，８ｐ、および半導体基板１を構成する単結晶シリコンが晒されることにより形成される場合もあり得る。
【００２９】
次に、図３に示すように、酸化層Ｉｎ，Ｉｐ，Ｉｓを覆うように、半導体基板１の主面上に第１ＯＳＳ膜（下層のＯＳＳ膜、１層目のＯＳＳ膜）１０を形成する。第１ＯＳＳ膜１０は、アンモニアなどのアルカリ系薬液またはフッ化アンモニウムなどのフッ素系薬液に対して、耐エッチング性が相対的に低い絶縁膜（エッチング速度が相対的に速い絶縁膜）であり、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate；Ｓｉ（ＯＣ２Ｈ５）４）とオゾン（Ｏ３）とをソースガスに用いたプラズマＣＶＤ（Chemical Vapor Deposition）法により形成されるＴＥＯＳ膜である。第１ＯＳＳ膜１０の厚さは、例えば２〜５ｎｍ程度である。これにより、ｎＭＩＳ領域では、酸化層Ｉｎと第１ＯＳＳ膜１０とによって、ゲート電極部Ｇｎを保護する第１保護膜１１ｎが形成され、ｐＭＩＳ領域では、酸化層Ｉｐと第１ＯＳＳ膜１０とによって、ゲート電極部Ｇｐを保護する第１保護膜１１ｐが形成される。
【００３０】
次に、図４に示すように、第１ＯＳＳ膜１０を覆うように、半導体基板１の主面上に第２ＯＳＳ膜（上層のＯＳＳ膜、２層目のＯＳＳ膜）１２を形成する。第２ＯＳＳ膜１２は、アンモニアなどのアルカリ系薬液またはフッ化アンモニウムなどのフッ素系薬液に対して、耐エッチング性が相対的に高い絶縁膜（エッチング速度が相対的に遅い絶縁膜）であり、例えばＡＬＤ法により形成される窒化シリコン膜である。第２ＯＳＳ膜１２の厚さは、例えば３〜８ｎｍ程度である。
【００３１】
第２ＯＳＳ膜１２のアルカリ系薬液またはフッ素系薬液に対するエッチング速度は、第１ＯＳＳ膜１０のアルカリ系薬液またはフッ素系薬液に対するエッチング速度よりも遅いことを特徴とする。例えば第１ＯＳＳ膜１０をプラズマＣＶＤ法により形成したＴＥＯＳ膜で構成し、第２ＯＳＳ膜１２をＡＬＤ法により形成した窒化シリコン膜で構成することにより、アルカリ系薬液またはフッ素系薬液に対してエッチング速度が互いに異なる第１ＯＳＳ膜１０と第２ＯＳＳ膜１２とを得ることができる。
【００３２】
図５に、フッ素系薬液（ダイキン工業製Ｚ−ＢＨＦ−５Ｕ（主成分フッ化アンモニウム））に対するプラズマＣＶＤ法により形成されたＴＥＯＳ膜およびＡＬＤ法により形成された窒化シリコン膜のエッチング特性を説明するグラフ図を示す。縦軸はエッチング量であり、横軸はエッチング時間である。成膜温度は５００℃である。図５に示すように、第１ＯＳＳ膜１０を構成するＴＥＯＳ膜のエッチング速度は、第２ＯＳＳ膜１２を構成する窒化シリコン膜のエッチング速度の約７倍である。
【００３３】
次に、図６に示すように、第１ＯＳＳ膜１０をエッチングストッパ膜として、第２ＯＳＳ膜１２を異方性エッチングすることにより、ゲート電極部Ｇｎ，Ｇｐの側面上に位置する第２ＯＳＳ膜１２を残して、他の部分に位置する第２ＯＳＳ膜１２を除去する。
【００３４】
これにより、ｎＭＩＳ領域では、ゲート電極部Ｇｎの側面上は、第１保護膜１１ｎ（酸化層Ｉｎおよび第１ＯＳＳ膜１０）と第２ＯＳＳ膜１２とによって覆われ、ゲート電極部Ｇｎの上面上は、第１保護膜１１ｎ（酸化層Ｉｎおよび第１ＯＳＳ膜１０）によって覆われ、ゲート電極部Ｇｎが形成されていない半導体基板１の主面上は、酸化層Ｉｓと第１ＯＳＳ膜１０とによって覆われる。同様に、ｐＭＩＳ領域では、ゲート電極部Ｇｐの側面上は、第１保護膜１１ｐ（酸化層Ｉｐおよび第１ＯＳＳ膜１０）と第２ＯＳＳ膜１２とによって覆われ、ゲート電極部Ｇｐの上面上は、第１保護膜１１ｐ（酸化層Ｉｐおよび第１ＯＳＳ膜１０）によって覆われ、ゲート電極部Ｇｐが形成されていない半導体基板１の主面上は、酸化層Ｉｓと第１ＯＳＳ膜１０とによって覆われる。
【００３５】
次に、図７に示すように、ｎＭＩＳ領域を露出し、ｐＭＩＳ領域を覆うレジストパターン１３を形成する。ｎＭＩＳ領域では、ゲート電極部Ｇｎの側面上に位置する第１保護膜１１ｎ（酸化層Ｉｎおよび第１ＯＳＳ膜１０）と第２ＯＳＳ膜１２の合計の厚さがオフセット幅１４ｎとなる。
【００３６】
次に、ゲート電極部Ｇｎ、およびゲート電極部Ｇｎの側面上に位置する第１保護膜１１ｎ（酸化層Ｉｎおよび第１ＯＳＳ膜１０）と第２ＯＳＳ膜１２をマスクとして、例えばヒ素（Ａｓ）またはリン（Ｐ）等のｎ型不純物をイオン注入することにより、半導体基板１の主面から所定の深さにわたりｎ型のエクステンション注入領域（ソース・ドレインの一部を構成する領域）１５ｎを形成する。エクステンション注入領域１５ｎの半導体基板１の主面からの深さは、例えば２０ｎｍ程度である。また、インジウム（Ｉｎ）、フッ化ボロン（ＢＦ2）、またはボロン（Ｂ）等のｐ型不純物を斜めイオン注入することにより、ｐ型のハロー注入領域（図示せず）を形成する。
【００３７】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン１３を除去する。
【００３８】
次に、図８に示すように、ｐＭＩＳ領域を露出し、ｎＭＩＳ領域を覆うレジストパターン１６を形成する。ｐＭＩＳ領域では、ゲート電極部Ｇｐの側面上に位置する第１保護膜１１ｐ（酸化層Ｉｐおよび第１ＯＳＳ膜１０）と第２ＯＳＳ膜１２の合計の厚さがオフセット幅１４ｐとなる。
【００３９】
次に、ゲート電極部Ｇｐ、およびゲート電極部Ｇｐの側面上に位置する第１保護膜１１ｐ（酸化層Ｉｐおよび第１ＯＳＳ膜１０）と第２ＯＳＳ膜１２をマスクとして、例えばフッ化ボロン（ＢＦ2）、ボロン（Ｂ）、またはインジウム（Ｉｎ）等のｐ型不純物をイオン注入することにより、半導体基板１の主面から所定の深さにわたりｐ型のエクステンション注入領域（ソース・ドレインの一部を構成する領域）１５ｐを形成する。エクステンション注入領域１５ｐの半導体基板１の主面からの深さは、例えば２０ｎｍ程度である。また、ヒ素（Ａｓ）またはリン（Ｐ）等のｎ型不純物を斜めイオン注入することにより、ｎ型のハロー注入領域（図示せず）が形成される。
【００４０】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン１６を除去する。
【００４１】
次に、図９に示すように、半導体基板１を薬液、例えばアルカリ系薬液またはフッ素系薬液によって洗浄する。このとき、ｎＭＩＳ領域では、ゲート電極部Ｇｎの側面上では第２ＯＳＳ膜１２が薬液に晒され、ゲート電極部Ｇｎの上面上およびゲート電極部Ｇｎが形成されていない半導体基板１の主面上では第１ＯＳＳ膜１０が薬液に晒されることになる。同様に、ｐＭＩＳ領域では、ゲート電極部Ｇｐの側面上では第２ＯＳＳ膜１２が薬液に晒され、ゲート電極部Ｇｐの上面上およびゲート電極部Ｇｐが形成されていない半導体基板１の主面上では第１ＯＳＳ膜１０が薬液に晒されることになる。
【００４２】
前述したように、薬液に対して、第１ＯＳＳ膜１０のエッチング速度は第２ＯＳＳ膜１２のエッチング速度よりも速い。例えば第１ＯＳＳ膜１０をプラズマＣＶＤ法により形成されたＴＥＯＳ膜で構成し、第２ＯＳＳ膜１２をＡＬＤ法により形成された窒化シリコン膜で構成した場合は、第１ＯＳＳ膜１０のエッチング速度は第２ＯＳＳ膜１２のエッチング速度の約７倍である。
【００４３】
従って、薬液による洗浄により、ｎＭＩＳ領域では、ゲート電極部Ｇｎの上面上およびゲート電極部Ｇｎが形成されていない半導体基板１の主面上では、第１ＯＳＳ膜１０は薬液によって洗浄する前と比べて薄くなる、または完全に除去されて、異物または残渣が除去される。この第１ＯＳＳ膜１０が完全に除去された場合は、その下の酸化層Ｉｎ，Ｉｓも除去される。しかし、ゲート電極部Ｇｎの側面上の第２ＯＳＳ膜１２はエッチングされ難いので、ゲート電極部Ｇｎの側面上には第１保護膜１１ｎ（酸化層Ｉｎおよび第１ＯＳＳ膜１０）と第２ＯＳＳ膜１２は残り、ゲート電極部Ｇｎの側面から、ゲート電極部Ｇｎを構成する金属膜７ｎおよび多結晶シリコン膜８ｎが薬液によりエッチングされることはない。
【００４４】
同様に、薬液による洗浄により、ｐＭＩＳ領域では、ゲート電極部Ｇｐの上面上およびゲート電極部Ｇｐが形成されていない半導体基板１の主面上では、第１ＯＳＳ膜１０は薬液によって洗浄する前と比べて薄くなる、または完全に除去されて、異物または残渣が除去される。この第１ＯＳＳ膜１０が完全に除去された場合は、その下の酸化層Ｉｐ，Ｉｓも除去される。しかし、ゲート電極部Ｇｐの側面上の第２ＯＳＳ膜１２はエッチングされ難いので、ゲート電極部Ｇｐの側面上には第１保護膜１１ｐ（酸化層Ｉｐおよび第１ＯＳＳ膜１０）と第２ＯＳＳ膜１２は残り、ゲート電極部Ｇｐの側面から、ゲート電極部Ｇｐを構成する金属膜７ｐおよび多結晶シリコン膜８ｐが薬液によりエッチングされることはない。図９は、薬液に晒された第１ＯＳＳ膜１０が完全に除去された場合を示している。
【００４５】
次に、図１０に示すように、ゲート電極部Ｇｎ，Ｇｐを覆うように、半導体基板１の主面上に酸化シリコン膜１７が形成される。次に、その酸化シリコン膜１７を覆うように、半導体基板１の主面上に窒化シリコン膜１８が形成される。
【００４６】
次に、図１１に示すように、窒化シリコン膜１８および酸化シリコン膜１７を異方性エッチングすることにより、ゲート電極部Ｇｎ，Ｇｐの側面上に窒化シリコン膜１８および酸化シリコン膜１７を残す。これにより、ｎＭ１Ｓ領域では、ゲート電極部Ｇｎの側面上に、第１保護膜１１ｎ（酸化層Ｉｎおよび第１ＯＳＳ膜１０）を介して、酸化シリコン膜１７と窒化シリコン膜１８とからなるサイドウォールスペーサ１９ｎが形成される。同時に、ｐＭＩＳ領域では、ゲート電極部Ｇｐの側面上に、第１保護膜１１ｐ（酸化層Ｉｐおよび第１ＯＳＳ膜１０）を介して、酸化シリコン膜１７と窒化シリコン膜１８とからなるサイドウォールスペーサ１９ｐが形成される。
【００４７】
次に、図１２に示すように、ｎＭＩＳ領域を露出し、ｐＭＩＳ領域を覆うレジストパターン２０を形成する。次に、ゲート電極部Ｇｎおよびサイドウォールスペーサ１９ｎ等をマスクとして、例えばヒ素（Ａｓ）またはリン（Ｐ）等のｎ型不純物をイオン注入することにより、ｎＭＩＳ領域では、半導体基板１の主面から所定の深さにわたりｎ型のソース・ドレイン注入領域（ソース・ドレインの他の一部を構成する領域）２１ｎを形成する。
【００４８】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン２０を除去する。
【００４９】
次に、図１３に示すように、ｐＭＩＳ領域を露出し、ｎＭＩＳ領域を覆うレジストパターン２２を形成する。次に、ゲート電極部Ｇｐおよびサイドウォールスペーサ１９ｐ等をマスクとして、例えばフッ化ボロン（ＢＦ2）、ボロン（Ｂ）、またはインジウム（Ｉｎ）等のｐ型不純物をイオン注入することにより、ｐＭＩＳ領域では、半導体基板１の主面から所定の深さにわたりｐ型のソース・ドレイン注入領域（ソース・ドレインの他の一部を構成する領域）２１ｐを形成する。
【００５０】
次に、酸素プラズマ雰囲気中においてアッシング処理を施すことにより、レジストパターン２２を除去する。
【００５１】
次に、半導体基板１を、例えばアルカリ系薬液等によって洗浄する。このとき、ｎＭＩＳ領域では、ゲート電極部Ｇｎを構成する多結晶シリコン膜８ｎの上面および半導体基板１の主面が露出し、ｐＭＩＳ領域では、ゲート電極部Ｇｐを構成する多結晶シリコン膜８ｐの上面および半導体基板１の主面が露出している。そのため、多結晶シリコン膜８ｎ，８ｐおよび半導体基板１の主面が、アルカリ系薬液等によりエッチングされると考えられるが、多結晶シリコン膜８ｎ，８ｐは、例えば６０ｎｍ程度と厚く、また半導体基板１に形成されたソース・ドレイン注入領域２１ｎ，２１ｐの半導体基板１の主面からの深さは、例えば５０〜１００ｎｍ程度と深いため、これらがエッチングされたとしてもｎＭＩＳまたはｐＭＩＳの動作特性へ与える影響は小さい。
【００５２】
次に、図１４に示すように、所定の熱処理を施して、エクステンション注入領域１５ｎ，１５ｐおよびソース・ドレイン注入領域２１ｎ，２１ｐにそれぞれ注入された不純物を活性化させる。
【００５３】
その後、サリサイドプロセスにより、ゲート電極部Ｇｎ，Ｇｐを構成する多結晶シリコン膜８ｎ，８ｐの上面およびソース・ドレイン注入領域２１ｎ，２１ｐの上面に金属シリサイド層２３を形成する。このとき、金属シリサイド層２３の材料として、たとえば、ニッケルシリサイド（ＮｉＳｉ）やニッケル白金シリサイド（ＮｉＰｔＳｉ）が用いられる。
【００５４】
以上の工程により、ＣＭＩＳデバイスを構成するｎＭＩＳおよびｐＭＩＳのそれぞれの主要部が形成される。その後、ＣＭＩＳデバイスを覆う層間絶縁膜および配線層等が形成される。
【００５５】
このように、本実施の形態によれば、エクステンション注入領域１５ｎ，１５ｐを形成した後の薬液による洗浄処理の際、ｎＭＩＳ領域では、ゲート電極部Ｇｎの側面上は第２ＯＳＳ膜（例えばプラズマＣＶＤ法により形成されたＴＥＯＳ膜）１２が薬液に晒され、ゲート電極部Ｇｎの上面上およびゲート電極部Ｇｎが形成されていない半導体基板１の主面上は第１ＯＳＳ膜（例えばＡＬＤ法により形成された窒化シリコン膜）１０が薬液に晒されることになる。同様に、ｐＭＩＳ領域では、ゲート電極部Ｇｐの側面上は第２ＯＳＳ膜１２が薬液に晒され、ゲート電極部Ｇｐの上面上およびゲート電極部Ｇｐが形成されていない半導体基板１の主面上は第１ＯＳＳ膜１０が薬液に晒されることになる。
【００５６】
従って、薬液による洗浄により、ｎＭＩＳ領域では、ゲート電極部Ｇｎの上面上およびゲート電極部Ｇｎが形成されていない半導体基板１の主面上では、第１ＯＳＳ膜１０は薬液によって洗浄する前と比べて薄くなる、または完全に除去されて、異物または残渣は半導体基板１の主面から引き離される。しかし、第２ＯＳＳ膜１２の薬液に対するエッチング速度は第１ＯＳＳ膜１０の薬液に対するエッチング速度よりも遅いことから、ゲート電極部Ｇｎの側面上には第１保護膜１１ｎ（酸化層Ｉｎおよび第１ＯＳＳ膜１０）と第２ＯＳＳ膜１２とが残り、ゲート電極部Ｇｎを構成する金属膜７ｎまたは多結晶シリコン膜８ｎが薬液に晒されてエッチングされることはない。
【００５７】
同様に、薬液による洗浄により、ｐＭＩＳ領域では、ゲート電極部Ｇｐの上面上およびゲート電極部Ｇｐが形成されていない半導体基板１の主面上では、第１ＯＳＳ膜１０は薬液によって洗浄する前と比べて薄くなる、または完全に除去されて、異物または残渣は半導体基板１の主面から引き離される。しかし、第２ＯＳＳ膜１２の薬液に対するエッチング速度は第１ＯＳＳ膜１０の薬液に対するエッチング速度よりも遅いことから、ゲート電極部Ｇｐの側面上には第１保護膜１１ｐ（酸化層Ｉｐおよび第１ＯＳＳ膜１０）と第２ＯＳＳ膜１２とが残り、ゲート電極部Ｇｐを構成する金属膜７ｐまたは多結晶シリコン膜８ｐが薬液に晒されてエッチングされることはない。
【００５８】
これらにより、半導体基板１の主面上の異物または残渣を除去するために、薬液による洗浄を行ったとしても、ｎＭＩＳのゲート電極部Ｇｎのゲート寸法およびｐＭＩＳのゲート電極部Ｇｐのゲート寸法の変動が防止できるので、ＣＭＩＳデバイスの動作特性のばらつきを抑制することができる。
【００５９】
なお、前述した実施の形態では、薬液に対するエッチング速度が互いに異なる２つの絶縁膜として、第１ＯＳＳ膜１０にはプラズマＣＶＤ法により形成されたＴＥＯＳ膜を用い、第２ＯＳＳ膜１２にはＡＬＤ法により形成された窒化シリコン膜を用いたが、これに限定されるものではない。以下に、３つの変形例について説明する。
【００６０】
（第１変形例）
第１ＯＳＳ膜および第２ＯＳＳ膜を同一種類の絶縁材料から構成するが、成膜条件を制御することにより、薬液に対するエッチング速度が互いに異なる第１ＯＳＳ膜と第２ＯＳＳ膜とを形成する。
【００６１】
例えば第１ＯＳＳ膜および第２ＯＳＳ膜を、ＡＬＤ法により形成する窒化シリコン膜により構成する。ＡＬＤ法により形成される窒化シリコン膜は、その成膜温度に依存して薬液に対するエッチング速度が異なることから、互いに異なる成膜温度で形成した窒化シリコン膜により第１ＯＳＳ膜および第２ＯＳＳ膜を形成する。
【００６２】
図１５に、成膜温度をパラメータとした、フッ素系薬液（ダイキン工業製Ｚ−ＢＨＦ−５Ｕ（主成分フッ化アンモニウム））に対するＡＬＤ法により形成された窒化シリコン膜のエッチング特性を説明するグラフ図を示す。縦軸はエッチング量であり、横軸はエッチング時間である。図１５に示すように、成膜温度が高くなるに従い、薬液に対する窒化シリコン膜のエッチング速度は遅く（エッチングされ難く）なる。従って、相対的に高い温度で窒化シリコン膜を成膜することにより、エッチングされ難い第２ＯＳＳ膜を形成し、相対的に低い温度で窒化シリコン膜を成膜することにより、エッチングされ易い第１ＯＳＳ膜を形成することができる。
【００６３】
第１ＯＳＳ膜を構成する窒化シリコン膜の成膜温度としては、第２ＯＳＳ膜を構成する窒化シリコン膜の成膜温度よりも５０℃以上、好ましくは１００℃以上低い温度範囲が適切であると考えられる。例えば第１ＯＳＳ膜を構成する窒化シリコン膜の成膜温度は４００℃程度、第２ＯＳＳ膜を構成する窒化シリコン膜の成膜温度は６００℃程度とすることができる。
【００６４】
図１６（ａ）に、前述の図６を用いて説明した工程と同じ工程におけるＣＭＩＳデバイスの要部断面図を示し、図１６（ｂ）に、前述の図９を用いて説明した工程と同じ工程におけるＣＭＩＳデバイスの要部断面図を示す。
【００６５】
図１６（ａ）に示すように、ｎＭＩＳ領域では、ゲート電極部Ｇｎの側面上に第２ＯＳＳ膜（上層のＯＳＳ膜、２層目のＯＳＳ膜）３２が露出し、ゲート電極部Ｇｎの上面上およびゲート電極部Ｇｎが形成されていない半導体基板１の主面上に第１ＯＳＳ膜（下層のＯＳＳ膜、１層目のＯＳＳ膜）３１が露出している。同様に、ｐＭＩＳ領域では、ゲート電極部Ｇｐの側面上に第２ＯＳＳ膜３２が露出し、ゲート電極部Ｇｐの上面上およびゲート電極部Ｇｐが形成されていない半導体基板１の主面上に第１ＯＳＳ膜３１が露出している。
【００６６】
ここで、第１ＯＳＳ膜３１は薬液に対するエッチング速度が相対的に速い窒化シリコン膜、第２ＯＳＳ膜３２は薬液に対するエッチング速度が相対的に遅い窒化シリコン膜である。従って、図１６（ｂ）に示すように、ｎＭＩＳ領域にｎ型のエクステンション注入領域１５ｎを形成し、ｐＭＩＳ領域にｐ型のエクステンション注入領域１５ｐを形成し、その後に、半導体基板１を、例えばアルカリ系薬液等によって洗浄する際、半導体基板１の主面上等に露出している第１ＯＳＳ膜３１は除去されても、ｎＭＩＳ領域ではゲート電極部Ｇｎの側面上、ｐＭＩＳ領域ではゲート電極部Ｇｐの側面上に露出している第２ＯＳＳ膜３２は除去されずに、所定のオフセット幅を維持することができる。
【００６７】
（第２変形例）
第１ＯＳＳ膜を金属膜で構成し、第２ＯＳＳ膜を絶縁膜で構成することにより、薬液に対するエッチング速度が互いに異なる第１ＯＳＳ膜と第２ＯＳＳ膜とを形成する。
【００６８】
第１ＯＳＳ膜を、例えばＡＬＤ法により形成するチタンナイトライド（ＴｉＮ）膜により構成し、第２ＯＳＳ膜を、例えばＡＬＤ法により形成する窒化シリコン膜またはＡＬＤ法により形成する酸化シリコン膜により構成する。ここでは、洗浄で用いる薬液に、過酸化水素水を含む溶液を用いる。
【００６９】
図１７に、過酸化水素水を含む溶液（硫酸：過酸化水素水＝５：１）に対するＡＬＤ法により形成されたチタンナイトライド（ＴｉＮ）膜およびＡＬＤ法により形成された窒化シリコン膜のエッチング特性を説明するグラフ図を示す。縦軸はエッチング量である。図１７に示すように、１０分の処理時間におけるＡＬＤ法により形成されたチタンナイトライド（ＴｉＮ）膜のエッチング量は１００ｎｍよりも大きい。これに対して１５分の処理時間におけるＡＬＤ法により形成された窒化シリコン膜のエッチング量は０．０５２ｎｍであり、両者のエッチング速度の差は顕著である。従って、ＡＬＤ法により形成された窒化シリコン膜により、エッチングされ難い第２ＯＳＳ膜を構成し、ＡＬＤ法により形成されたチタンナイトライド（ＴｉＮ）膜により、エッチングされ易い第１ＯＳＳ膜を構成する。
【００７０】
図１８（ａ）に、前述の図６を用いて説明した工程と同じ工程におけるＣＭＩＳデバイスの要部断面図を示し、図１８（ｂ）に、前述の図９を用いて説明した工程と同じ工程におけるＣＭＩＳデバイスの要部断面図を示す。
【００７１】
図１８（ａ）に示すように、ｎＭＩＳ領域では、ゲート電極部Ｇｎの側面上に第２ＯＳＳ膜（上層のＯＳＳ膜、２層目のＯＳＳ膜）４２が露出し、ゲート電極部Ｇｎの上面上およびゲート電極部Ｇｎが形成されていない半導体基板１の主面上に第１ＯＳＳ膜（下層のＯＳＳ膜、１層目のＯＳＳ膜）４１が露出している。同様に、ｐＭＩＳ領域では、ゲート電極部Ｇｐの側面上に第２ＯＳＳ膜４２が露出し、ゲート電極部Ｇｐの上面上およびゲート電極部Ｇｐが形成されていない半導体基板１の主面上に第１ＯＳＳ膜４１が露出している。
【００７２】
ここで、第１ＯＳＳ膜４１は薬液に対するエッチング速度が相対的に速い金属膜（例えばＡＬＤ法により形成されたチタンナイトライド（ＴｉＮ）膜）、第２ＯＳＳ膜４２は薬液に対するエッチング速度が相対的に遅い絶縁膜（例えばＡＬＤ法により形成された窒化シリコン膜またはＡＬＤ法により形成された酸化シリコン膜）である。従って、図１８（ｂ）に示すように、ｎＭＩＳ領域にｎ型のエクステンション注入領域１５ｎを形成し、ｐＭＩＳ領域にｐ型のエクステンション注入領域１５ｐを形成し、その後に、半導体基板１を、例えば過酸化水素水を含む溶液によって洗浄する際、半導体基板１の主面上等に露出している第１ＯＳＳ膜４１は除去されても、ｎＭＩＳ領域ではゲート電極部Ｇｎの側面上、ｐＭＩＳ領域ではゲート電極部Ｇｐの側面上に露出している第２ＯＳＳ膜４２は除去されずに、所定のオフセット幅を維持することができる。
【００７３】
（第３変形例）
ＯＳＳ膜を、これまで説明した第１ＯＳＳ膜と第２ＯＳＳ膜との２層構造ではなく、１層構造とする。そして、ゲート電極部Ｇｎ，Ｇｐの上面上およびゲート電極部Ｇｎ，Ｇｐが形成されていない半導体基板１の主面上に形成されたＯＳＳ膜に、半導体基板１の厚さ方向に不純物をイオン注入することによりダメージを与える。これにより、ダメージを与えた部分のＯＳＳ膜の薬液に対するエッチンングレートを、ダメージを与えていないゲート電極部Ｇｎ，Ｇｐの側面上のＯＳＳ膜の薬液に対するエッチング速度よりも速くする。
【００７４】
ＯＳＳ膜にダメージを与える不純物は、例えば窒素（Ｎ）、アルゴン（Ａｒ）、またはゲルマニウム（Ｇｅ）等であり、エクステンション注入領域を形成するために、半導体基板にイオン注入されるｎ型不純物またはｐ型不純物とは異なる。
【００７５】
また、ＯＳＳ膜は、例えばＡＬＤ法により形成された窒化シリコン膜またはＡＬＤ法により形成された酸化シリコン膜であり、洗浄に用いる薬液には、例えばアルカリ系薬液またはフッ素系薬液を用いる。
【００７６】
図１９（ａ）に、前述の図６を用いて説明した工程と同じ工程におけるＣＭＩＳデバイスの要部断面図を示し、図１９（ｂ）に、前述の図９を用いて説明した工程と同じ工程におけるＣＭＩＳデバイスの要部断面図を示す。
【００７７】
ｎＭＩＳ領域では、ゲート電極部Ｇｎの側面上にダメージのないＯＳＳ膜４５ａが露出し、ゲート電極部Ｇｎの上面上およびゲート電極部Ｇｎが形成されていない半導体基板１の主面上にダメージのあるＯＳＳ膜４５ｂが露出している。同様に、ｐＭＩＳ領域では、ゲート電極部Ｇｐの側面上にダメージのないＯＳＳ膜４５ａが露出し、ゲート電極部Ｇｐの上面上およびゲート電極部Ｇｐが形成されていない半導体基板１の主面上にダメージのあるＯＳＳ膜４５ｂが露出している。
【００７８】
ここで、ダメージのあるＯＳＳ膜４５ｂは薬液に対するエッチング速度が相対的に速く、ダメージのないＯＳＳ膜４５ａは薬液に対するエッチング速度が相対的に遅い。従って、図１９（ｂ）に示すように、ｎＭＩＳ領域にｎ型のエクステンション注入領域１５ｎを形成し、ｐＭＩＳ領域にｐ型のエクステンション注入領域１５ｐを形成し、その後に、半導体基板１を、例えばアルカリ系薬液等によって洗浄する際、半導体基板１の主面上のダメージのあるＯＳＳ膜４５ｂは除去されても、ｎＭＩＳ領域ではゲート電極部Ｇｎの側面上、ｐＭＩＳ領域ではゲート電極部Ｇｐの側面上のダメージのないＯＳＳ膜４５ａは除去されずに、所定のオフセット幅を維持することができる。
【００７９】
また、前述した実施の形態では、ｎＭＩＳのゲート電極部Ｇｎを、界面層５ｎ上に、所定の誘電率を有するＨｉｇｈ−ｋ膜６ｎ、所定の仕事関数を有する金属膜７ｎ、および多結晶シリコン膜８ｎを積層させた構造とし、ｐＭＩＳのゲート電極部Ｇｐを、界面層５ｐ上に、所定の誘電率を有するＨｉｇｈ−ｋ膜６ｐ、所定の仕事関数を有する金属膜７ｐ、および多結晶シリコン膜８ｐを積層させた構造とした。しかし、これに限定されるものではない。例えばｎＭＩＳのゲート電極部ＧｎおよびｐＭＩＳのゲート電極部Ｇｐを、酸化シリコン膜または酸窒化シリコン膜からなる誘電体膜（ゲート絶縁膜）上に、多結晶シリコン膜（ゲート電極）を積層させる構造としてもよい。
【００８０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００８１】
本発明は、ゲート電極の側面上にオフセットスペーサ膜を有する電界効果トランジスタの製造に適用することができる。
【符号の説明】
【００８２】
１ 半導体基板
２ 素子分離部
３ ｐ型ウェル
４ ｎ型ウェル
５ｎ，５ｐ 界面層（Inter Layer）
６ｎ，６ｐ Ｈｉｇｈ−ｋ膜（誘電体膜）
７ｎ，７ｐ 金属膜
８ｎ，８ｐ 多結晶シリコン膜
１０ 第１ＯＳＳ膜（下層のＯＳＳ膜、１層目のＯＳＳ膜）
１１ｎ，１１ｐ 第１保護膜
１２ 第２ＯＳＳ膜（上層のＯＳＳ膜、２層目のＯＳＳ膜）
１３ レジストパターン
１４ｎ，１４ｐ オフセット幅
１５ｎ，１５ｐ エクステンション注入領域
１６ レジストパターン
１７ 酸化シリコン膜
１８ 窒化シリコン膜
１９ｎ，１９ｐ サイドウォールスペーサ
２０ レジストパターン
２１ｎ，２１ｐ ソース・ドレイン注入領域
２２ レジストパターン
２３ 金属シリサイド層
３１ 第１ＯＳＳ膜（下層のＯＳＳ膜、１層目のＯＳＳ膜）
３２ 第２ＯＳＳ膜（上層のＯＳＳ膜、２層目のＯＳＳ膜）
４１ 第１ＯＳＳ膜（下層のＯＳＳ膜、１層目のＯＳＳ膜）
４２ 第２ＯＳＳ膜（上層のＯＳＳ膜、２層目のＯＳＳ膜）
４５ａ，４５ｂ ＯＳＳ膜
５０ 半導体基板
５１ 下層の窒化シリコン膜
５２ 中間層の酸化シリコン膜
５３ 上層の窒化シリコン膜
５４ ＯＳＳ膜
５５ ゲート電極
５６ エクステンション注入領域
Ｇｎ，Ｇｐ ゲート電極部
Ｉｎ，Ｉｐ，Ｉｓ 酸化層
【特許請求の範囲】
【請求項１】
電界効果トランジスタを形成する半導体装置の製造方法であって、
（ａ）半導体基板の主面上にゲート電極部を形成する工程と、
（ｂ）前記ゲート電極部を覆うように、前記半導体基板の主面上に第１オフセットスペーサ膜を形成する工程と、
（ｃ）前記第１オフセットスペーサ膜を覆うように、前記半導体基板の主面上に第２オフセットスペーサ膜を形成する工程と、
（ｄ）異方性エッチングにより、前記ゲート電極部の側面上に位置する前記第２オフセットスペーサ膜を残して、他の部分に位置する前記第２オフセットスペーサ膜を除去し、前記ゲート電極部の上面上および前記ゲート電極部が形成されていない前記半導体基板の主面上の前記第１オフセットスペーサ膜を露出させる工程と、
（ｅ）前記半導体基板の主面上の所定の領域をレジストパターンで覆い、前記ゲート電極部と、前記ゲート電極部の側面上に位置する前記第１オフセットスペーサ膜および前記第２オフセットスペーサ膜とをマスクとして、前記レジストパターンにより覆われていない領域の前記半導体基板に不純物をイオン注入する工程と、
（ｆ）前記レジストパターンを除去する工程と、
（ｇ）前記半導体基板を薬液により洗浄して、前記ゲート電極部の上面上および前記ゲート電極部が形成されていない前記半導体基板の主面上の前記第１オフセットスペーサ膜を薄くする、または完全に除去する工程と、
を含み、
前記第１オフセットスペーサ膜の前記薬液に対するエッチング速度が、前記第２オフセットスペーサ膜の前記薬液に対するエッチング速度よりも速いことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１オフセットスペーサ膜はプラズマＣＶＤ法により形成されたＴＥＯＳ膜であり、前記第２オフセットスペーサ膜はＡＬＤ法により形成された窒化シリコン膜であり、
前記薬液はアルカリ系薬液またはフッ素系薬液であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記第１オフセットスペーサ膜および前記第２オフセットスペーサ膜はＡＬＤ法により形成された窒化シリコン膜であり、前記第１オフセットスペーサ膜は第１成膜温度で形成され、前記第２オフセットスペーサ膜は第２成膜温度で形成され、前記第１成膜温度は、前記第２成膜温度よりも５０℃以上低く、
前記薬液はアルカリ系薬液またはフッ素系薬液であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記第１オフセットスペーサ膜の前記第１成膜温度は４００℃程度であり、前記第２オフセットスペーサ膜の前記第２成膜温度は６００℃程度であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記第１オフセットスペーサ膜はＡＬＤ法により形成されたチタンナイトライド膜であり、前記第２オフセットスペーサ膜はＡＬＤ法により形成された窒化シリコン膜またはＡＬＤ法により形成された酸化シリコン膜であり、
前記薬液は過酸化水素水を含む溶液であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記第１オフセットスペーサ膜の厚さは、２〜５ｎｍ程度であり、前記第２オフセットスペーサ膜の厚さは、３〜８ｎｍ程度であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記ゲート電極部は、前記半導体基板の主面上に、所定の誘電率を有する誘電体膜、所定の仕事関数を有する金属膜、および多結晶シリコン膜を積層した構造であり、前記誘電体膜はＨｉｇｈ−ｋ膜であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記半導体基板の主面と前記誘電体膜との間には、界面層が形成されていることを特徴とする半導体装置の製造方法。
【請求項９】
請求項７記載の半導体装置の製造方法において、
前記誘電体膜と前記金属膜との間には、しきい値電圧を調整するためのキャップ膜が形成されていることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７記載の半導体装置の製造方法において、
前記誘電体膜は、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯＮ、またはＨｆＯ２であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項７記載の半導体装置の製造方法において、
前記ゲート電極部と前記第１オフセットスペーサ膜との間に、酸化層が形成されていることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１記載の半導体装置の製造方法において、
前記ゲート電極部は、所定の誘電率を有する誘電体膜および多結晶シリコン膜を積層した構造であることを特徴とする半導体装置の製造方法。
【請求項１３】
電界効果トランジスタを形成する半導体装置の製造方法であって、
（ａ）半導体基板の主面上にゲート電極部を形成する工程と、
（ｂ）前記ゲート電極部を覆うように、前記半導体基板の主面上にオフセットスペーサ膜を形成する工程と、
（ｃ）前記半導体基板の厚さ方向に第１不純物をイオン注入して、前記ゲート電極部の上面上および前記ゲート電極部が形成されていない前記半導体基板の主面上の前記オフセットスペーサ膜にダメージを与える工程と、
（ｄ）前記半導体基板の主面上の所定の領域をレジストパターンで覆い、前記ゲート電極部と、前記ゲート電極部の側面上に位置する前記オフセットスペーサ膜とをマスクとして、前記レジストパターンにより覆われていない領域の前記半導体基板に第２不純物をイオン注入する工程と、
（ｅ）前記レジストパターンを除去する工程と、
（ｆ）前記半導体基板を薬液により洗浄して、前記ゲート電極部の上面上および前記ゲート電極部が形成されていない前記半導体基板の主面上の前記オフセットスペーサ膜を薄くする、または完全に除去する工程と、
を含み、
前記第１不純物をイオン注入して前記ダメージを与えた前記オフセットスペーサ膜の前記薬液に対するエッチング速度が、前記第１不純物をイオン注入して前記ダメージを与えていない前記オフセットスペーサ膜の前記薬液に対するエッチング速度よりも速いことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記第１不純物は窒素、アルゴン、またはゲルマニウムであり、前記第２不純物とは異なることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、
前記オフセットスペーサ膜は、ＡＬＤ法により形成された窒化シリコン膜またはＡＬＤ法により形成された酸化シリコン膜であり、
前記薬液はアルカリ系薬液またはフッ素系薬液であることを特徴とする半導体装置の製造方法。
【請求項１】
電界効果トランジスタを形成する半導体装置の製造方法であって、
（ａ）半導体基板の主面上にゲート電極部を形成する工程と、
（ｂ）前記ゲート電極部を覆うように、前記半導体基板の主面上に第１オフセットスペーサ膜を形成する工程と、
（ｃ）前記第１オフセットスペーサ膜を覆うように、前記半導体基板の主面上に第２オフセットスペーサ膜を形成する工程と、
（ｄ）異方性エッチングにより、前記ゲート電極部の側面上に位置する前記第２オフセットスペーサ膜を残して、他の部分に位置する前記第２オフセットスペーサ膜を除去し、前記ゲート電極部の上面上および前記ゲート電極部が形成されていない前記半導体基板の主面上の前記第１オフセットスペーサ膜を露出させる工程と、
（ｅ）前記半導体基板の主面上の所定の領域をレジストパターンで覆い、前記ゲート電極部と、前記ゲート電極部の側面上に位置する前記第１オフセットスペーサ膜および前記第２オフセットスペーサ膜とをマスクとして、前記レジストパターンにより覆われていない領域の前記半導体基板に不純物をイオン注入する工程と、
（ｆ）前記レジストパターンを除去する工程と、
（ｇ）前記半導体基板を薬液により洗浄して、前記ゲート電極部の上面上および前記ゲート電極部が形成されていない前記半導体基板の主面上の前記第１オフセットスペーサ膜を薄くする、または完全に除去する工程と、
を含み、
前記第１オフセットスペーサ膜の前記薬液に対するエッチング速度が、前記第２オフセットスペーサ膜の前記薬液に対するエッチング速度よりも速いことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１オフセットスペーサ膜はプラズマＣＶＤ法により形成されたＴＥＯＳ膜であり、前記第２オフセットスペーサ膜はＡＬＤ法により形成された窒化シリコン膜であり、
前記薬液はアルカリ系薬液またはフッ素系薬液であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記第１オフセットスペーサ膜および前記第２オフセットスペーサ膜はＡＬＤ法により形成された窒化シリコン膜であり、前記第１オフセットスペーサ膜は第１成膜温度で形成され、前記第２オフセットスペーサ膜は第２成膜温度で形成され、前記第１成膜温度は、前記第２成膜温度よりも５０℃以上低く、
前記薬液はアルカリ系薬液またはフッ素系薬液であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記第１オフセットスペーサ膜の前記第１成膜温度は４００℃程度であり、前記第２オフセットスペーサ膜の前記第２成膜温度は６００℃程度であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記第１オフセットスペーサ膜はＡＬＤ法により形成されたチタンナイトライド膜であり、前記第２オフセットスペーサ膜はＡＬＤ法により形成された窒化シリコン膜またはＡＬＤ法により形成された酸化シリコン膜であり、
前記薬液は過酸化水素水を含む溶液であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記第１オフセットスペーサ膜の厚さは、２〜５ｎｍ程度であり、前記第２オフセットスペーサ膜の厚さは、３〜８ｎｍ程度であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記ゲート電極部は、前記半導体基板の主面上に、所定の誘電率を有する誘電体膜、所定の仕事関数を有する金属膜、および多結晶シリコン膜を積層した構造であり、前記誘電体膜はＨｉｇｈ−ｋ膜であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記半導体基板の主面と前記誘電体膜との間には、界面層が形成されていることを特徴とする半導体装置の製造方法。
【請求項９】
請求項７記載の半導体装置の製造方法において、
前記誘電体膜と前記金属膜との間には、しきい値電圧を調整するためのキャップ膜が形成されていることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７記載の半導体装置の製造方法において、
前記誘電体膜は、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯＮ、またはＨｆＯ２であることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項７記載の半導体装置の製造方法において、
前記ゲート電極部と前記第１オフセットスペーサ膜との間に、酸化層が形成されていることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１記載の半導体装置の製造方法において、
前記ゲート電極部は、所定の誘電率を有する誘電体膜および多結晶シリコン膜を積層した構造であることを特徴とする半導体装置の製造方法。
【請求項１３】
電界効果トランジスタを形成する半導体装置の製造方法であって、
（ａ）半導体基板の主面上にゲート電極部を形成する工程と、
（ｂ）前記ゲート電極部を覆うように、前記半導体基板の主面上にオフセットスペーサ膜を形成する工程と、
（ｃ）前記半導体基板の厚さ方向に第１不純物をイオン注入して、前記ゲート電極部の上面上および前記ゲート電極部が形成されていない前記半導体基板の主面上の前記オフセットスペーサ膜にダメージを与える工程と、
（ｄ）前記半導体基板の主面上の所定の領域をレジストパターンで覆い、前記ゲート電極部と、前記ゲート電極部の側面上に位置する前記オフセットスペーサ膜とをマスクとして、前記レジストパターンにより覆われていない領域の前記半導体基板に第２不純物をイオン注入する工程と、
（ｅ）前記レジストパターンを除去する工程と、
（ｆ）前記半導体基板を薬液により洗浄して、前記ゲート電極部の上面上および前記ゲート電極部が形成されていない前記半導体基板の主面上の前記オフセットスペーサ膜を薄くする、または完全に除去する工程と、
を含み、
前記第１不純物をイオン注入して前記ダメージを与えた前記オフセットスペーサ膜の前記薬液に対するエッチング速度が、前記第１不純物をイオン注入して前記ダメージを与えていない前記オフセットスペーサ膜の前記薬液に対するエッチング速度よりも速いことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法において、
前記第１不純物は窒素、アルゴン、またはゲルマニウムであり、前記第２不純物とは異なることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１３記載の半導体装置の製造方法において、
前記オフセットスペーサ膜は、ＡＬＤ法により形成された窒化シリコン膜またはＡＬＤ法により形成された酸化シリコン膜であり、
前記薬液はアルカリ系薬液またはフッ素系薬液であることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１２−９４６２０（Ｐ２０１２−９４６２０Ａ）
【公開日】平成２４年５月１７日（２０１２．５．１７）
【国際特許分類】
【出願番号】特願２０１０−２３９４３１（Ｐ２０１０−２３９４３１）
【出願日】平成２２年１０月２６日（２０１０．１０．２６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年５月１７日（２０１２．５．１７）
【国際特許分類】
【出願日】平成２２年１０月２６日（２０１０．１０．２６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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