半導体装置の製造方法
【課題】フラッシュメモリセルと低電圧動作トランジスタや高電圧動作トランジスタを集積化し、異種トランジスタを混載する半導体装置の製造法を提供する。
【解決手段】半導体装置の製造方法は、（ａ）トンネル絶縁膜、Ｆゲート電極膜、電極間絶縁膜を堆積したＦゲート電極構造を形成し（ｂ）ゲート絶縁膜を形成し（ｃ）導電膜、エッチストッパ膜を堆積し（ｄ）エッチストッパ膜、導電膜をエッチングした積層ゲート電極構造を形成し（ｅ）積層ゲート電極構造の側壁上に第１絶縁膜を形成し（ｆ）積層ゲート電極側壁上に第１サイドウォールスペーサ層を形成し（ｇ）エッチストッパ層を除去し（ｈ）他の領域の導電層から、ゲート電極構造を形成し（ｉ）積層ゲート電極構造、ゲート電極構造側壁上に第２サイドウォールスペーサを形成し（ｊ）希弗酸水溶液で半導体基板表面を露出し（ｋ）半導体基板表面にシリサイド層を形成する。
【解決手段】半導体装置の製造方法は、（ａ）トンネル絶縁膜、Ｆゲート電極膜、電極間絶縁膜を堆積したＦゲート電極構造を形成し（ｂ）ゲート絶縁膜を形成し（ｃ）導電膜、エッチストッパ膜を堆積し（ｄ）エッチストッパ膜、導電膜をエッチングした積層ゲート電極構造を形成し（ｅ）積層ゲート電極構造の側壁上に第１絶縁膜を形成し（ｆ）積層ゲート電極側壁上に第１サイドウォールスペーサ層を形成し（ｇ）エッチストッパ層を除去し（ｈ）他の領域の導電層から、ゲート電極構造を形成し（ｉ）積層ゲート電極構造、ゲート電極構造側壁上に第２サイドウォールスペーサを形成し（ｊ）希弗酸水溶液で半導体基板表面を露出し（ｋ）半導体基板表面にシリサイド層を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にバリア性を有するサイドウォールスペーサを有する高集積度半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、微細化の要求からセルフアラインドコンタクト（ＳＡＣ）を用いるため、窒化シリコン膜を用いたサイドウォールスペーサが用いられている。窒化シリコン膜は、酸化シリコン膜で形成された層間絶縁膜との間でエッチングに対し、選択性が取れるエッチングストッパとして機能できるバリア性の絶縁膜である。
【０００３】
ＭＯＳＦＥＴの高集積化、微細化と共に、デバイスサイズが縮小されている。ソース／ドレイン領域のｐｎ接合深さも浅くなり、抵抗値が大きくなる傾向にある。ソース／ドレイン領域の低抵抗化を図るためには、ソース／ドレイン領域の上にシリサイド層を形成することが有効である。
【０００４】
図７Ａ〜７Ｅは、従来の半導体装置の製造方法の主要工程を示す断面図である。
【０００５】
図７Ａに示すように、シリコン基板１１表面に素子分離溝をエッチングで形成し、絶縁物を埋め込んでシャロートレンチアイソレーション（ＳＴＩ）１２を形成する。なお、ＳＴＩに代え局所酸化（ＬＯＣＯＳ）を用いてもよい。素子分離領域で画定された活性領域表面を熱酸化し、ゲート酸化膜13を形成する。ゲート酸化膜１３上に、化学気相堆積（ＣＶＤ）により、多結晶シリコン膜を堆積し、レジストパターンを用いたエッチングによりゲート電極14を形成する。
【０００６】
ゲート電極１４のエッチングにおいて、ＨＢｒ及びＣｌ２からなる混合ガスをエッチングガスとして使用し、シリコンとシリコン酸化膜とのエッチング速度が大きく異なる高選択比のリアクティブイオンエッチングを行なう。このエッチングは、シリコン酸化膜のエッチング速度が、シリコンに対するエッチング速度と比較して極めて遅いため、ポリシリコンをエッチングする際ゲート酸化膜１３はわずかにエッチングされるのみでエッチングを停止することができる。活性領域表面上にゲート酸化膜13を残した状態で多結晶シリコン膜のエッチングを終了させる。このため、活性領域表面にはエッチングによるダメージが入り難い。
【０００７】
パターニングされたゲート電極14をマスクとして、例えばｎ型不純物をイオン注入することにより、ソース／ドレインのエクステンション領域15を形成する。エクステンション領域１５は、パンチスルーを防止するため浅い接合深さを有するように形成する。
【０００８】
図７Ｂに示すように、ゲート電極14を覆うように窒化シリコン膜をＣＶＤにより堆積し、エッチバックを行って平坦表面上の窒化シリコン膜を除去する。ゲート電極14側壁上にのみ、窒化シリコン膜のサイドウォールスペーサ１６が残る。ＣＨＦ３ガスを主エッチングガスとすることにより、ゲート酸化膜１３を残した状態でエッチングを終了させることができる。このため、活性領域表面にエッチングによりダメージが生じることを防止することができる。
【０００９】
図７Ｃに示すように、希弗酸水溶液を用い、サイドウォールスペーサ両側に露出しているゲート酸化膜１３を除去する。窒化シリコンのサイドウォールスペーサ１６はエッチングされない。この時、露出しているゲート酸化膜１３がエッチングされるのみでなく、サイドウォールスペーサ１６下部のゲート酸化膜１３も側方よりのエッチングを受け、ゲート電極方向に後退する。このため、サイドウォールスペーサ１６がオーバーハング形状となる。
【００１０】
図７Ｄに示すように、ゲート電極１４、サイドウォールスペーサ１６をマスクとして例えばｎ型不純物のイオン注入を行ない、深い接合を有するソース／ドレイン領域１７を形成する。このようにして、ＭＯＳＦＥＴの基本構造が形成される。
【００１１】
図７Ｅに示すように、ソース／ドレイン領域１７を形成した後、基板表面にシリサイド化可能な金属例えばＴｉ、Ｃｏ等をスパッタリングで堆積する。１次シリサイド化反応を行い、未反応金属を除去した後、2次シリサイド化反応を行ってソース／ドレイン領域及
びゲート電極表面にシリサイド層１８を形成する。
【００１２】
ゲート電極を覆って基板表面上に酸化シリコン等の層間絶縁膜２１をＣＶＤにより堆積する。層間絶縁膜２１を貫通するコンタクトホールを形成し、Ｔｉ層、ＴｉＮ層等をスパッタリングで形成し、Ｗ層をＣＶＤで堆積することにより、コンタクトホール内に金属層を埋め込み、不要部分を除去して導電性プラグ２２を形成する。
【００１３】
ここで、図７Ｃに示すように、希フッ酸水溶液処理の際、窒化シリコンサイドウォールスペーサ１６下部にアンダーカットが生じる。後の工程において、金属がアンダーカット部に入り込み、除去されずに残るとショ−トの原因となる。又、アンダーカット部分にシリサイド層が形成されると、体積膨張によりサイドウォールスペーサ１６にストレスを与えることもある。
【００１４】
特開平９−１６２３９６号公報は、ソース／ドレイン領域の形成方法を教示するが、ゲート電極のサイドウォールスペーサとして、ゲート電極及びゲート絶縁膜の側壁を覆う窒化膜サイドウォールとその上に形成された酸化膜サイドウォールの積層サイドウォール構成を開示する。窒化膜サイドウォールの全表面上に酸化膜サイドウォールが形成されているため、上記のようなアンダーカットが生じないと思料される。但し、窒化膜サイドウォールが基板表面に接しているため、窒化膜サイドウオールが基板にストレスを与えることが避け難い。又、ゲート電極パターニングのドライエッチングにおいてゲート絶縁膜も除去すると、基板表面がエッチングにさらされ、ダメージを生じることがある。
【００１５】
フラッシュメモリ装置はフローティングゲート電極中に情報を電荷の形で蓄積する不揮発性半導体記憶装置であり、簡単な素子構成を有しているため、大規模集積回路装置を構成するのに適している。
【００１６】
フラッシュメモリ装置では、情報の書込み及び消去が、フローティングゲート電極へのホットキャリアの注入及びＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ型トンネル効果による引き抜きによりなされる。このようなフラッシュメモリ装置の書込み、消去動作のためには高電圧が必要であり、周辺回路に電源電圧を昇圧する昇圧回路が設けられている。昇圧回路のトランジスタは高電圧で動作する必要がある。
【００１７】
最近では、フラッシュメモリ装置を高速論理回路と共に同一基板上に集積化し、複合機能を有する半導体集積回路を形成することが行なわれている。高速論理回路を構成するトランジスタは低電圧で高速動作をする必要がある。高速動作のためには、リーク電流が生じても、ゲート絶縁膜を薄くすることが望ましい。又、低消費電力で動作する回路が要求されることもある。低消費電力化のため、リーク電流を減少するにはゲート絶縁膜をある程度厚くすることが望ましい。このような要求を満たすためには、同一半導体基板上に複数の電源電圧で動作し、ゲート絶縁膜の厚さの異なる複数種類のトランジスタを形成することが望まれる。
【００１８】
フラッシュメモリセルのリテンション特性は、フローティングゲート電極の電荷保持性能に依存する。リテンション特性を向上するためには、フローティングゲート電極を良質の絶縁膜で囲むことが望ましい。通常、シリコン膜で形成されたフローティングゲート電極の下面は、トンネル絶縁層、上面はＯＮＯ膜で覆われており、その側壁上にも熱酸化膜が形成される。さらにその上に良質の窒化シリコン膜を形成することが望ましい。熱酸化膜は蓄積した電荷がリークすることを防ぐバリア性の絶縁膜であり、窒化シリコン膜は外部からＳｉＨ基や水分が侵入することを防ぐバリア性の絶縁膜である。
【００１９】
特開２００３−２３１１４号公報は、フラッシュメモリセル、低電圧動作トランジスタ、高電圧動作トランジスタを同一半導体基板上に形成する方法を開示する。フラッシュメモリセルの積層ゲート電極の側壁上、及びその他のトランジスタのゲート電極側壁上には、同時にサイドウォールスペーサが形成される。
【００２０】
図８Ａ〜８Ｄは、フラッシュメモリセル、低電圧動作トランジスタ、高電圧動作トランジスタを同時に作成する半導体装置の製造方法の１例を概略的に示す。
【００２１】
図８Ａに示すように、素子分離領域を形成したシリコン基板１１の表面を熱酸化し、トンネル酸化膜２５を形成する。トンネル酸化膜２５の上に、フローティングゲート電極を形成するためのアモルファスシリコン膜２６を堆積する。アモルファスシリコン膜２６の上に、酸化膜２７ａ、窒化膜２７ｂ、酸化膜２７ｃで構成されたいわゆるＯＮＯ膜２７を形成する。なお、アモルファスシリコン膜は、その後の熱処理により多結晶シリコン膜になる。
【００２２】
レジストパターンを用いてＯＮＯ膜２７、シリコン膜２６をパターニングし、フラッシュメモリのフローティングゲート及びその上のＯＮＯ膜を形成する。この時、低電圧動作トランジスタ領域及び高電圧動作トランジスタ領域のＯＮＯ膜、シリコン膜は全て除去する。
【００２３】
フラッシュメモリセル領域をレジストマスクで覆い、トランジスタ領域表面に形成されたトンネル酸化膜を希フッ酸水溶液で除去する。レジストパターンを除去し、基板表面を熱酸化して高電圧トランジスタ用の厚いゲート酸化膜１３ａを形成する。
【００２４】
フラッシュメモリセル領域及び高電圧動作トランジスタ領域をレジストマスクで覆い、低電圧トランジスタ領域表面に形成されたゲート酸化膜を除去する。レジストパターンを除去した後、熱酸化により低電圧動作トランジスタ用の薄いゲート酸化膜１３ｂを成長する。このようにして、トランジスタ領域に厚いゲート酸化膜、薄いゲート酸化膜が形成される。３種類以上の厚さのゲート酸化膜を形成する場合は、同様の工程を繰り返し、厚いゲート酸化膜から順次薄いゲート酸化膜を形成する。
【００２５】
その後、基板全面に多結晶シリコン膜２８を堆積し、レジストマスクを用いてパターニングすることにより、コントロールゲート電極２８ｃを形成すると共に、トランジスタ領域においてゲート電極２８ａ、２８ｂを形成する。シリコン膜２６、２８の表面を熱酸化することにより、熱酸化膜２９を形成する。
【００２６】
このように形成されたゲート電極を少なくとも一部マスクとして用い、ソース／ドレイン領域のイオン注入を行なう。フラッシュメモリセル領域においては例えばｎ型領域３１、３２、３３が形成され、トランジスタ領域においてはエクステンション領域１５が形成される。
【００２７】
図８Ｂに示すように、基板全面上に窒化シリコン膜を減圧（ＬＰ）ＣＶＤにより堆積し、エッチバックすることによりゲート電極及び積層ゲート電極の側壁上にのみサイドウォールスペーサ１６を残す。
【００２８】
図８Ｃに示すように、フラッシュメモリセル領域をホトレジストパターンＰＲで覆い、トランジスタ領域にイオン注入を行うことにより、深い接合を有するソース／ドレイン領域１７を形成する。なお、高電圧トランジスタと低電圧トランジスタとをレジストマスクで分離し、それぞれの領域に別個のイオン注入を行ってもよい。
【００２９】
図８Ｄに示すように、ゲート電極及び積層ゲート電極を形成した基板上に酸化シリコン等の層間絶縁膜２１を堆積し、コンタクトホールを開口する。コンタクトホール内に導電層を埋め込み、不要部を除去することによって導電性プラグ２２を形成する。
【００３０】
このようにして、フラッシュメモリセル及びゲート絶縁膜の厚さが異なる、動作電圧の異なる複数種類のトランジスタを形成することができる。
【００３１】
フラッシュメモリセルにおいては、積層ゲート電極側壁上に良質の熱酸化膜が形成され、その上にＬＰＣＶＤによる良質の窒化シリコン膜１６で覆うことが望まれる。緻密で良質の窒化シリコン膜を形成するためには、例えば７００℃以上の成膜温度でＬＰＣＶＤを行なうことが望まれる。
【００３２】
トランジスタ領域においては、ＬＰＣＶＤによる窒化シリコン膜等のバリア性を有する絶縁膜形成前に浅い接合深さを有するエクステンション領域１５が形成されている。このエクステンション領域に対し７００℃以上の熱処理を行なうと、不純物の熱拡散が生じ、所望の形状を維持できなくなる可能性がある。
【００３３】
論理回路において、ソース／ドレイン領域の低抵抗化を図るためには、図７Ｅに示すようにシリコン表面にシリサイド層を形成することが望まれる。シリサイド層形成前には、基板表面を希ＨＦ水溶液により清浄化することが必要である。すると、図７Ａ〜７Ｅの製造工程に対して説明したように、サイドウォールスペーサ下部にサイドエッチされた空隙が発生し、サイドウォールスペーサがオーバーハング形状になる。オーバーハングが生じると、ショート等の原因となる可能性がある。
【００３４】
このように、複数種類の半導体素子を同一半導体基板上に形成し、各半導体素子の特性を最適化しようとすると、他の半導体素子に予期せぬ不利益を与えてしまうことがある。
【先行技術文献】
【特許文献】
【００３５】
【特許文献１】特開平９−１６２３９６号公報
【特許文献２】特開２００３−２３１１４号公報
【発明の概要】
【発明が解決しようとする課題】
【００３６】
本発明の目的は、フラッシュメモリセルと低電圧動作トランジスタや高電圧動作トランジスタを集積化し、かつ異種トランジスタを混載することによる不具合を生じさせない半導体装置を製造するのに適した半導体装置の製造法を提供することである。
【課題を解決するための手段】
【００３７】
本発明の１観点によれば、
（ａ）半導体基板上にトンネル絶縁膜を形成し、前記トンネル絶縁膜の上にフローティングゲート電極膜、電極間絶縁膜を堆積し、パターニングして、フローティングゲート電極構造を形成する工程と；
（ｂ）前記半導体基板の他の領域にゲート絶縁膜を形成する工程と；
（ｃ）前記フローティングゲート電極構造、前記ゲート絶縁膜を覆って、導電膜、エッチストッパ膜を堆積する工程と；
（ｄ）前記エッチストッパ膜、導電膜をエッチングして不揮発性メモリの積層ゲート電極構造を形成する工程と；
（ｅ）前記積層ゲート電極構造の側壁上に、リーク防止用第１絶縁膜を形成する工程と；
（ｆ）前記リーク防止用第１絶縁膜を覆って、ＬＰ−ＣＶＤにより窒化シリコン膜を堆積し、異方性エッチングして、前記積層ゲート電極側壁上に第１サイドウォールスペーサ層を残す工程と；
（ｇ）前記エッチストッパ層を除去する工程と；
（ｈ）前記他の領域の前記導電層をパターニングし、ゲート電極構造を形成する工程と；
（ｉ）前記半導体基板全面に第２絶縁膜を堆積し、異方性エッチングして、前記積層ゲート電極構造、ゲート電極構造側壁上に第２サイドウォールスペーサを残す工程と；
（ｊ）希弗酸水溶液で前記半導体基板表面を露出する工程と；
（ｋ）露出した前記半導体基板表面にシリサイド層を形成する工程と；
を含む半導体装置の製造方法
が提供される。
【図面の簡単な説明】
【００３８】
【図１】図１Ａ−１Ｅは、本発明の第１の実施例による半導体装置の製造工程を概略的に示す半導体基板の断面図である。
【図２】図２Ａ−２Ｅは、本発明の第２の実施例による半導体装置の製造工程を概略的に示す半導体基板の断面図である。
【図３】図３Ａ−３Ｅは、本発明の第３の実施例による半導体装置の製造工程を概略的に示す半導体基板の断面図である。
【図４】図４Ａ−４Ｅは、本発明の第４の実施例による半導体装置の製造工程を概略的に示す半導体基板の断面図である。
【図５】図５Ａ−５Ｄは、フラッシュメモリセルの構成を概略的に説明する平面図及び等価回路図である。
【図６−１】／
【図６−２】／
【図６−３】／
【図６−４】／
【図６−５】／
【図６−６】／
【図６−７】／
【図６−８】図６Ａ−６Ｕは、本発明の第５の実施例によるフラッシュメモリセルと他のトランジスタとを混載した半導体装置の製造工程を概略的に示す半導体基板の断面図である。
【図７】図７Ａ−７Ｅは、従来技術による半導体装置の製造工程を概略的に示す半導体基板の断面図である。
【図８−１】／
【図８−２】図８Ａ−８Ｄは、従来技術のフラッシュメモリセルと他のトランジスタとを混載した半導体装置の製造工程を概略的に示す半導体基板の断面図である。
【発明を実施するための最良の形態】
【００３９】
以下、図面を参照して本発明の実施例を説明する。図１Ａ−１Ｅは、本発明の第１の実施例による半導体装置の製造方法を概略的に示す断面図である
図１Ａに示すように、例えばｐ型の半導体基板１１の表面に素子分離用溝を形成し、絶縁膜を埋め込み、不要部を化学機械研磨（ＣＭＰ）により除去してＳＴＩ型素子分離領域１２を形成する。素子分離領域１２で画定された活性領域表面を、８００℃〜１１００℃で熱酸化し、ゲート酸化膜１３を形成する。ゲート酸化膜１３を覆うように、半導体基板表面上に多結晶シリコン膜を堆積する。ホトレジストパターンをマスクとして多結晶シリコン膜をエッチングすることにより、ゲート電極１４をパターニングする。
【００４０】
この時、エッチングガスにはＨＢｒ及びＣｌ２からなる混合ガスを使用し、シリコンとシリコン酸化膜とのエッチング速度が大きく異なる高選択比のリアクティブイオンエッチング（ＲＩＥ）を行なう。このエッチングは、Ｓｉに対するシリコン酸化膜のエッチング速度が極めて遅いため、ポリシリコンをエッチングする際、ゲート酸化膜１３はわずかにエッチングされるのみでエッチングを停止することができる。その後レジストパターンは除去する。形成されたゲート電極をマスクとし、例えばｎ型不純物を浅くイオン注入し、ソース／ドレインのエクステンション領域１５を形成する。
【００４１】
図１Ｂに示すように、ゲート電極を覆うように窒化シリコン膜を堆積し、その後エッチバックを行ってゲート電極１４側壁上にのみ窒化シリコン膜のサイドウォールスペーサ１６を残す。このエッチングは、ＣＨＦ３を主なエッチングガスとしたリアクティブイオンエッチング（ＲＩＥ）により行い、ゲート酸化膜１３を残すようにする。なお、基板へのダメージが問題にならない場合は、ゲート酸化膜１３をエッチング除去してもよい。
【００４２】
図１Ｃに示すように、残ったゲート酸化膜１３又はゲート酸化膜を既に除去した場合は基板表面に形成された自然酸化膜を除去するため、酸化シリコンの等方性エッチングを行う。等方性エッチングは、ダメージの少ないエッチング方法であり、例えば希フッ酸水溶液、ダウンストリーム法ドライエッチングにより行なうことができる。等方性エッチングは、側方にもエッチングが進行するため、サイドウォールスペーサ１６下方のゲート酸化膜１３が後退する。このようにして、サイドウォールスペーサ１６の下にアンダーカットが発生する。
【００４３】
図１Ｄに示すように、テトラエチルオルソシリケート（ＴＥＯＳ）を用い、シリコン酸化膜２３を基板全面に堆積する。酸化シリコン膜２３は、アンダーカットも埋め込み、全面に堆積する。例えばＣＦ４を主なエッチングガスとしたＲＩＥを用いて異方性エッチングを行なう。平坦部上の酸化シリコン膜を除去し、窒化シリコン膜のサイドウォールスペーサ１６側面を覆い、かつアンダーカット部分を埋め込む酸化シリコン膜のサイドウォールスペーサ２３が形成される。
【００４４】
シリサイド反応に先立ち、希フッ酸水溶液を用いて半導体基板１１表面上及びゲート電極１４表面上の酸化シリコン膜を除去し、清浄な表面を露出する。サイドウォールスペーサはその全側面がＴＥＯＳシリコン酸化膜で形成されているため、エッチング速度が均一であり、アンダーカットは生じない。このため、不測のショートや歪みを防止することができる。
【００４５】
図１Ｅに示すように、半導体基板表面上にシリサイド化可能な金属、例えばＣｏまたはＴｉの層を、例えば厚さ３０ｎｍ程度スパッタリングで成膜する。1次シリサイド化反応
を例えば５５０℃、３０秒間のラピッドサーマルアニール（ＲＴＡ）で行い、Ｓｉと金属との１次シリサイド化反応を生じさせる。未反応の金属層を除去した後、２次シリサイド化反応を例えば８００℃、３０秒間のＲＴＡで行い、シリサイド層１８を形成する。
【００４６】
アンダーカットを生じることなく、シリサイド層を形成でき、窒化シリコン膜を含むサイドウォールスペーサが形成されているので、図７Ｅに示すようなＳＡＣ工程を行うこともできる。
【００４７】
図２Ａ−２Ｅは、本発明の第２の実施例による半導体装置の製造方法を概略的に示す断面図である。
【００４８】
図２Ａ、２Ｂは、図１Ａ、１Ｂと同一の構成であり、同一の工程により製造することができる。
【００４９】
図２Ｃに示すように、窒化シリコンのサイドウォールスペーサ１６を覆うように、ＴＥＯＳ酸化シリコンのサイドウォールスペーサ２３を形成する。ＴＥＯＳ酸化シリコン膜は熱酸化膜よりエッチングレートが速い。サイドウォールスペーサ２３の形成において、コントロールエッチングを行ってゲート酸化膜１３を残すようにする。サイドウォールスペーサ２３，１６を介して半導体基板１１にイオン注入を行ない、ソース／ドレイン領域１７を形成する。
【００５０】
図２Ｄに示すように、シリサイド化反応のために希フッ酸水溶液を用い、基板１１表面とゲート電極１４表面を露出する。このエッチングにおいて、ＴＥＯＳ酸化シリコン膜２３は、熱酸化したゲート酸化膜１３よりもエッチング速度が速いので、ゲート酸化膜１３とＴＥＯＳ酸化シリコン膜２３が同時にエッチングされる時、ゲート酸化膜１３のエッチングが遅れ、張り出しが形成されても、アンダーカットは形成されない。
【００５１】
図２Ｅに示すように、第１の実施例同様露出したシリコン表面上にシリサイド層１８を形成する。
【００５２】
本実施例によれば、サイドウォールスペーサ下方にはゲート酸化膜が露出するが、サイドウォールスペーサの最外層はゲート酸化膜よりもエッチングレートの速い酸化シリコン膜で形成されるため、アンダーカットは生じない。サイドウォールスペーサは窒化シリコン膜を含み、ＳＡＣ工程を行うことができる。窒化シリコン膜は、基板表面には接せず、過度の歪みを与えることも防止される。
【００５３】
図３Ａ−３Ｅは、本発明の第３の実施例による半導体装置の製造方法を概略的に示す断面図である。
【００５４】
図３Ａは、図１Ａと同一の構成であり、同一の工程により作成することができる。
【００５５】
図３Ｂに示すように、ゲート電極１４を覆うように、ＴＥＯＳから形成した酸化シリコン膜、窒化シリコン膜を連続的に堆積し、エッチバックを行ってゲート電極１４側壁上を覆う酸化シリコン膜２４、窒化シリコン膜１６の積層サイドウォールスペーサを形成する。なお、ＴＥＯＳ酸化シリコン膜に代え、熱酸化による酸化シリコン膜を用いても良い。サイドウォールスペーサ形成の際、窒化シリコン膜のエッチングにはＣＨＦ３ガスを主としたエッチングガスを用い、酸化シリコン膜のエッチングにはＣＦ４ガスを主としたエッチングガスを用いる。ゲート酸化膜２を残す場合には、時間を制限したコンロールエッチングを行う。
【００５６】
図３Ｃに示すように、活性領域表面を露出するように希フッ酸水溶液でゲート酸化膜又はシリコン表面上の自然酸化膜を除去する。基板表面上の酸化シリコン膜が除去されると共に、ゲート酸化膜１３、サイドウォールスペーサの酸化シリコン膜２４もエッチングされるため、窒化シリコン膜サイドウォールスペーサ１６の下方にはアンダーカットが生じる。
【００５７】
図３Ｄに示すように、ＴＥＯＳを用いた酸化シリコン膜を堆積し、エッチバックすることによりサイドウォールスペーサ２３を形成する。サイドウォールスペーサ２３は、窒化シリコン膜のサイドウォールスペーサ下のアンダーカット部分を埋め、アンダーカットない外表面を形成する。
【００５８】
図３Ｅに示すように、前述の実施例同様露出しているシリコン表面上にシリサイド層１８を形成する。
【００５９】
本実施例によれば、サイドウォーススペーサが酸化シリコン膜、窒化シリコン膜、酸化シリコン膜の３層で形成され、最外側のサイドウォールスペーサ２３は基板表面に達するため、シリサイド層形成に先立つ希フッ酸水溶液の洗浄工程においてアンダーカットが生じることを防止できる。サイドウォールスペーサは窒化シリコン膜を含み、ＳＡＣ工程を行うことができる。窒化シリコン膜は、基板表面には接せず、過度の歪みを与えることも防止される。
【００６０】
図４Ａ−４Ｅは、本発明の第４の実施例による半導体装置の製造方法を概略的に示す断面図である。
【００６１】
図４Ａは、図１Ａと同一構成であり、同一工程により作成することができる。
【００６２】
図４Ｂに示すように、第３の実施例同様ゲート電極１４を覆うように、酸化シリコン膜２４、窒化シリコン膜１６の積層を堆積し、窒化シリコン膜１６をエッチバックする。ＣＨＦ３を主エッチングガスとするＲＩＥを選択性良く行うことにより、窒化シリコン膜１６のサイドウォールスペーサを形成し、その下の酸化シリコン膜２４は残す。
【００６３】
図４Ｃに示すように、基板全面上に酸化シリコン膜２３を堆積し、エッチバックを行って平坦部上の酸化シリコン膜２３、２４を除去する。ゲート電極１４側壁上に酸化シリコン膜２４、窒化シリコン膜１６、酸化シリコン膜２３の３層の積層構造からなるサイドウォールスペーサが形成される。ゲート酸化膜１３の上面、ゲート電極１４の側面上に、第１の酸化シリコン膜２４が折れ曲がった形状で形成され、その上に窒化シリコン膜１６、酸化シリコン膜２３の積層からなるサイドウォールスペーサが形成された形状となる。この段階でソース／ドレイン領域１７形成用のイオン注入を行なう。
【００６４】
図４Ｄに示すように、希フッ酸水溶液を用い、シリコン基板表面に存在し得るゲート酸化膜、自然酸化膜を除去し、清浄なシリコン表面を露出する。ゲート酸化膜側面が露出しているが、酸化シリコン膜２３よりもエッチング速度が遅いので、アンダーカットは生じない。
【００６５】
図４Ｅに示すように、図１Ｅ同様のシリサイド化反応を行ない、シリコン表面にシリサイド層１８を形成する。アンダーカットの無いシリコン表面上に低抵抗のシリサイド層が形成され、電極領域の抵抗を低減する。
【００６６】
本実施例においては、サイドウォール側面においてゲート酸化膜とその上の酸化シリコン膜が露出するが、ゲート酸化膜のエッチング速度はその上に酸化シリコン膜のエッチング速度よりも遅く、サイドエッチングが抑制されるため、アンダーカットが生じることは防止される。サイドウォールスペーサは層間絶縁膜のエッチングに対し、バリア性を有する絶縁膜である窒化シリコン膜を含み、ＳＡＣ工程を行うことができる。窒化シリコン膜は、基板表面には接せず、過度の歪みを与えることも防止される。
【００６７】
以下、フラッシュメモリと論理回路用メモリ、フラッシュメモリ駆動用高電圧トランジスタ等を混載する半導体装置の実施例を説明する。
【００６８】
図５Ａ、５Ｂは、ＮＯＲ型フラッシュメモリの構成を示す平面図及び等価回路図である。図５Ａに示すように、半導体基板に素子分離領域ＩＳＯを形成し、活性領域ＡＲを画定する。活性領域ＡＲ上にトンネル酸化膜を形成し、全面上にフローティングゲートとなるアモルファスシリコン膜及びＯＮＯ膜を堆積し、活性領域ＡＲの形状に沿う形にパターニングする。その後、ＯＮＯ膜を堆積し、コントロールゲートとなる多結晶シリコン膜を堆積し、フローティングゲートと直交する方向にパターニングし、露出した下方のＯＮＯ膜、フローティングゲートもパターニングする。ソース・ドレイン領域のイオン注入を行ない、フラッシュメモリの基本構造を作成する。層間絶縁膜を介して、活性領域ＡＲと交差するする方向にソースラインＳＬを形成し、ソース領域に接続する。さらに層間絶縁膜を介して、活性領域と沿う方向にビットラインＢＬを形成し、ドレイン領域に接続する。
【００６９】
図５Ｂに示すように、フローティングゲートＦＧ、コントロールゲートＣＧを含む各フラッシュメモリセルＭＣは、共通のビットラインＢＬに接続されると共に、それぞれ別個のソースラインに接続され、個別に読み出すことが可能である。
【００７０】
図５Ｃ、５Ｄは、ＮＡＮＤ型フラッシュメモリの構成を示す平面図及び等価回路図である。図５Ｃに示すように、図５Ａと同様の活性領域ＡＲを図中縦方向に画定するように素子分離領域ＩＳＯを形成する。各活性領域ＡＲに沿う方向にフローティングゲートＦＧを形成し、交差する方向にコントロールゲートＣＧを形成し、下方のフローティングゲートＦＧもパターニングする。
【００７１】
図５Ｄに示すように、複数のフラッシュメモリセルＭＣが直列に接続され、選択ゲートＳＧを介して読み出し回路に接続されている。選択ゲートＳＧにオン電圧を印加し、読み出し対象セルに対し蓄積電荷に応じてオン／オフ状態となる読み出し電圧を印加し、他のフラッシュメモリセルＭＣには強制的にオン状態とするオン電圧を印加する。複数のトランジスタ構造を介して読み出し対象のメモリセルＭＣの記憶状態が読み出される。
【００７２】
以下、フラッシュメモリセルは図５Ａに示すＸ−Ｘ’線に沿う断面図を例として説明するが、ＮＡＮＤ型フラッシュメモリセルも同様の工程で作成できることは自明であろう。
【００７３】
図６Ａに示すように、半導体基板１１の活性領域表面上に、８００℃〜１０００℃の熱酸化により、厚さ８ｎｍ−１０ｎｍのトンネル酸化膜２５を形成する。なお、図中には左側にフラッシュメモリセルを形成するメモリ領域、中央に低電圧動作トランジスタを形成する論理回路領域、右側に高電圧トランジスタを形成する周辺回路領域を示す。倫理回路領域にゲート酸化膜厚の異なる複数種のトランジスタを形成してもよい。各領域はそれぞれＳＴＩ等の素子分離領域により画定されている。トランジスタ領域にはトンネル酸化膜を形成する必要はないが、基板表面の熱酸化により同時に形成されてしまう。
【００７４】
図６Ｂに示すように、トンネル酸化膜２５の上に厚さ８０ｎｍ−１２０ｎｍ、Ｐ濃度５Ｅ１９（５×１０１９）ｃｍ−３程度のドープトアモルファスシリコン膜を約５００℃のＣＶＤで堆積し、その上にＯＮＯ膜２７を形成する。なお、ドープトアモルファスシリコン膜はその後の熱処理により多結晶シリコン膜に変換される。
【００７５】
図６Ｃに示すように、ＯＮＯ膜は、酸化シリコン膜２７ａ、窒化シリコン膜２７ｂ、酸化シリコン膜２７ｃの積層で形成されている。先ず、アモルファスシリコン膜２６上に、厚さ５ｎｍ−１０ｎｍの酸化シリコン膜２７ａを、基板温度７５０℃以上、例えば８００℃の高温ＣＶＤにより堆積する。酸化シリコン膜２７ａの上に、厚さ５ｎｍ−１０ｎｍの窒化シリコン膜２７ｂを例えば７００℃以上の減圧ＣＶＤにより成膜する。窒化シリコン膜２７ｂの表面を９５０℃で熱酸化し、厚さ３ｎｍ−１０ｎｍの熱酸化シリコン膜２７ｃを形成する。
【００７６】
このように形成したＯＮＯ膜２７は、優れたリーク電流防止機能を有する。７００℃以上の成膜温度を採用するが、トランジスタ領域には未だ拡散領域は形成されておらず、問題は生じない。
【００７７】
図６Ｄに示すように、レジストパターンを用いてＯＮＯ膜２７、シリコン膜２６をパターニングし、フラッシュメモリのフローティングゲートおよびその上のＯＮＯ膜を形成し、フラッシュメモリセル領域をレジストパターンＰＲ１で覆い、低電圧動作トランジスタ領域、高電圧動作トランジスタ領域のＯＮＯ膜２７、シリコン膜２６、トンネル酸化膜２５を除去する。素子分離領域上のこれらの膜も除去される。基板表面にダメージを与えないように、トンネル酸化膜２５の除去は希ＨＦ水溶液によるウェットエッチングにより行う。
【００７８】
図６Ｅに示すように、基板１１表面に高電圧トランジスタのゲート酸化膜に適した厚さ１０ｎｍ−５０ｎｍの熱酸化膜１３ａを８００℃ー１１００℃の熱酸化で形成する。低電圧動作トランジスタ領域にも同様の酸化シリコン膜が形成される。フラッシュメモリセル領域はＯＮＯ膜２７で覆われているため、酸化が進行しない。
【００７９】
図６Ｆに示すように、フラッシュメモリセル領域及び高電圧動作トランジスタ領域を覆うレジストマスクＰＲ２を形成し、低電圧トランジスタ領域の酸化シリコン膜１３ａを希フッ酸水溶液により除去する。
【００８０】
図６Ｇに示すように、８００℃−１１００℃の熱酸化により、低電圧動作トランジスタ領域表面に厚さ１ｎｍー１０ｎｍのゲート酸化膜１３ｂを形成する。このようにして、低電圧動作トランジスタ領域においては薄いゲート酸化膜、高電圧動作トランジスタ領域においては厚いゲート酸化膜が形成される。なお、トランジスタのゲート酸化膜を酸化シリコンに代え、酸化窒化シリコンで形成することもできる。
【００８１】
図６Ｈに示すように、例えば基板温度６２０℃で基板表面上に多結晶シリコン膜２８をＣＶＤにより厚さ８０ｎｍー２５０ｎｍ堆積する。この多結晶シリコン膜２８は、その後パターニングされて、フラッシュメモリセルにおいてはコントロールゲート電極を形成し、トランジスタ領域においてはゲート電極を形成する。
【００８２】
多結晶シリコン膜２８の上に、例えば基板温度４００℃でプラズマＣＶＤにより、窒化シリコン膜３４を厚さ１０ｎｍ−２５ｎｍ形成する。なお、熱窒化シリコン膜やプラズマＣＶＤによる酸化窒化シリコン膜を形成することも可能である。この窒化シリコン膜は、エッチストッパや熱酸化時、イオン注入時のマスクとして機能すれば良く、さほどの緻密性、高品質は必要としない。
【００８３】
図６Ｉに示すように、窒化シリコン膜３４の上にフラッシュメモリセルの積層ゲート構造のパターンを有し、低電圧動作トランジスタ領域、高電圧動作トランジスタ領域を覆うレジストパターンＰＲ３を形成する。このレジストパターンＰＲ３をマスクとし、プラズマ窒化シリコン膜３４、多結晶シリコン膜２８、ＯＮＯ膜２７、シリコン膜２６をエッチングする。フラッシュメモリセル領域においては、シリコン膜のフローティングゲート電極２６、その上のＯＮＯ膜２７、コントロールゲート電極２８ｃ、プラズマ窒化シリコン膜３４がパターニングされる。その後レジストパターンＰＲ３は除去する。
【００８４】
図６Ｊに示すように、フラッシュメモリセルのシリコン膜側面上に８００℃−９００℃の熱酸化により、保護酸化膜３５を厚さ１ｎｍ−５ｎｍ形成する。熱酸化膜はキャリアのリークに対し高いバリア性を有する絶縁膜である。低電圧動作トランジスタ領域、高電圧動作トランジスタ領域においては、多結晶シリコン膜２８上を窒化シリコン膜３４が覆っているため、熱酸化は行われない。
【００８５】
図６Ｋに示すように、フラッシュメモリセルのゲート電極の一方の側及び低電圧動作トランジスタ領域、高電圧動作トランジスタ領域を覆うレジストパターンＰＲ４を形成する。レジストパターンＰＲ４の開口内に露出した領域に対し、例えばＰ＋イオンを加速エネルギ５０ｋｅＶ−８０ｋｅＶ、ドーズ量１×１０１４ｃｍ−２−５×１０１４ｃｍ−２でイオン注入し、ドレイン用ｎ型領域３１を形成する。さらにＡｓ＋イオンを加速エネルギ３０ｋｅＶ−５０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２−６×１０１５ｃｍ−２でイオン注入し、拡散領域３２を形成する。その後レジストマスクＰＲ４は除去する。
【００８６】
図６Ｌに示すように、低電圧動作トランジスタ領域、高電圧動作トランジスタ領域を覆うレジストパターンＰＲ５を作成する。フラッシュメモリセル領域に対して、Ａｓ＋イオンを加速エネルギ２０ｋｅＶ−６０ｋｅＶ、ドーズ量５×１０１４ｃｍ−２−３×１０１５ｃｍ−２でイオン注入し、拡散領域３２の不純物濃度を高め、他方の側にソース用拡散領域３３を形成する。その後レジストパターンＰＲ５は除去する。
【００８７】
図６Ｍに示すように、基板温度６００℃でＴＥＯＳ酸化シリコン膜３６を堆積し、次に基板温度８００℃、０．８ｔｏｒｒの減圧（ＬＰ）ＣＶＤにより窒化シリコン膜３７を堆積する。ＬＰ−ＣＶＤによる窒化シリコン膜は、水分、ＳｉＨ基等の侵入に対して高いバリア性を有する緻密、高品質の絶縁膜である。異方性エッチングを行って平坦表面上のＬＰ−ＣＶＤ窒化シリコン膜、ＴＥＯＳ酸化シリコン膜をＣＨＦ３を主エッチングガスとする異方性エッチング、ＣＦ４を主エッチングガスとする異方性エッチングでそれぞれ除去し、積層ゲート電極側壁上に酸化シリコン膜３６、窒化シリコン膜３７の積層からなるサイドウォールスペーサを形成する。なお、ＴＥＯＳ酸化シリコン膜３６は省略してもよい。
【００８８】
図６Ｎに示すように、さらにＣＦ４を主エッチングガスとした異方性エッチングを行い、窒化シリコン膜３４をエッチングする。窒化シリコンのサイドウォールスペーサ３７も上部がエッチされる。トランジスタ領域の窒化シリコン膜３４も除去され、シリコン膜２８が露出する。
【００８９】
なお、酸化シリコン膜３６を形成しない場合は、窒化シリコン膜３７のエッチングと窒化シリコン膜３４のエッチングを連続的に行うこともできる。
【００９０】
図６Ｏに示すように、トランジスタ領域でゲート電極のパターンを有し、フラッシュメモリ領域を覆うレジストパターンＰＲ６を形成する。レジストパターンＰＲ６をマスクとし、多結晶シリコン膜２８のエッチングを行ってゲート電極２８ａ、２８ｂを形成する。窒化シリコン膜３４を除去しているため、エッチング対象層はシリコンのみであり、高精度のエッチングが容易になる。その後レジストパターンＰＲ６は除去する。
【００９１】
図６Ｐに示すように、フラッシュメモリセル領域及び高電圧動作トランジスタ領域を覆うレジストパターンＰＲ７を形成し、低電圧トランジスタ領域にｎ型不純物をイオン注入し、ソース／ドレインのエクステンション領域４１を形成する。その後レジストパターンＰＲ７は除去する。
【００９２】
図６Ｑに示すように、フラッシュメモリセル領域及び低電圧動作トランジスタ領域を覆うレジストパターンＰＲ８を形成する。高電圧動作トランジスタ領域に対し、ｎ型不純物をイオン注入し、低濃度ドレイン（ＬＤＤ）領域４２を形成する。その後、レジストパターンＰＲ８は除去する。なお、条件が許せば、低電圧動作トランジスタ領域、高電圧動作動作トランジスタを分離せず、同一工程でエクステンション領域、ＬＤＤ領域をイオン注入してもよい。
【００９３】
図６Ｒに示すように、基板全面上にＴＥＯＳ酸化シリコン膜４４を基板温度６００℃で厚さ８０ｎｍ−１５０ｎｍ堆積し、エッチバックして平坦表面上の酸化シリコン膜を除去する。フラッシュメモリセル領域の積層ゲート電極側壁上には酸化シリコン膜のサイドウォールスペーサ４４ｃが形成され、低電圧動作トランジスタ領域、高電圧トランジスタ領域ではゲート電極２８ｂ、２８ａ側壁上に酸化シリコンのサイドウォールスペーサ４４ｂ、４４ａが形成される。
【００９４】
図６Ｓに示すように、全活性領域に対しｎ型不純物をイオン注入し、高濃度ソース／ドレイン領域４６を形成する。
【００９５】
なお、ＣＭＯＳ回路を形成する場合は、ｐ−チャネル領域、ｎ−チャネル領域をレジストパターンで分離し、ｎ型不純物、ｐ型不純物をそれぞれイオン注入する。
【００９６】
図６Ｔに示すように、基板表面及びゲート電極表面を希フッ酸水溶液で洗浄し、自然酸化膜等を除去した後、Ｔｉ、Ｃｏ等シリサイド化可能金属層を厚さ約３０ｎｍスパッタリングで堆積する。必要に応じてさらにＴｉＮ層を堆積し、５００℃、３０秒等のアニーリングを行って第１次シリサイド層を形成する。未反応の金属層等を除去した後、例えば８００℃、３０秒の２次アニールを行い、低抵抗のシリサイド層１８を形成する。
【００９７】
サイドウォールスペーサ表面には窒化シリコン膜が露出せず、ゲート酸化膜とＴＥＯＳ酸化シリコン膜が基板に接するように露出しているため、アンダーカットは形成されず、ショート、歪み等の問題も生じない。
【００９８】
図６Ｕに示すように、各ゲート電極構造を覆うように層間絶縁膜２１を堆積し、必要に応じて表面を平坦化する。層間絶縁膜２１を貫通するコンタクトホールを形成し、Ｔｉ層、ＴｉＮ層等を形成した後Ｗ層を埋め込んで、不要部分を除去することによりＷプラグ２２を形成する。このようにして、複数種類の半導体素子を混載した半導体装置が形成される。必要に応じて上層配線を形成し、多層配線構造を形成する。半導体装置の一般的技術に関しては、種々の公知技術を採用できる（例えば米国特許第６、４９２、７３４号、第６、５００、７１０号参照、これらの全内容を参照により取り込む）。
【００９９】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【０１００】
以下、本発明の特徴を付記する。
１． 半導体基板と；
前記半導体基板上に形成された第１ゲート酸化膜と；
前記第１ゲート酸化膜上に形成された第１ゲート電極と；
前記第１ゲート電極両側の前記半導体基板内に形成された第１ソース／ドレイン領域と；
前記第１ゲート電極側壁上に形成された２層以上の積層サイドウォールスペーサであって、最外層以外の層として窒化膜を含み、最外層は、酸化膜又は酸化窒化膜で形成され、下面が前記半導体基板または第１ゲート酸化膜、又は窒化膜以外の他のサイドウォールスペーサ層と接している第１積層サイドウォールスペーサと；
を有する半導体装置。
２． さらに、前記第１ソース／ドレイン領域上に形成された第１シリサイド層を有する付記第１項記載の半導体装置。
３． 前記第１シリサイド層が、コバルトシリサイド層である付記第２公記載の半導体装置。
４． 前記第１積層サイドウォ―ルスペーサの最外層が、前記第１ゲート酸化膜の側壁を覆い、直接前記半導体基板に接している付記第１項記載の半導体装置。
５． 前記第１積層サイドウォールスペーサの最外層の底面が、前記第１ゲート酸化膜に接し、酸化膜エッチングに対して前記第１ゲート酸化膜より速いエッチングレートを有する付記第１項記載の半導体装置。
６． 前記窒化膜が、前記第１積層サイドウォールスペーサの中間層であり、前記第１積層サイドウォールスペーサが、前記窒化膜と前記第１ゲート電極との間及び前記窒化膜と前記第１ゲート酸化膜との間に形成された酸化膜又は酸化窒化膜を含む、付記第１項記載の半導体装置。
７． 前記第１積層サイドウォ―ルスペーサの最外層が、前記第１ゲート酸化膜の側壁を覆い、直接前記半導体基板に接している付記第６項記載の半導体装置。
８． 前記第１積層サイドウォールスペーサの最外層が、前記第１ゲート酸化膜に接する底面を有し、酸化膜エッチングに対して前記第１ゲート酸化膜より速いエッチングレートを有する付記第６項記載の半導体装置。
９． さらに、
前記半導体基板の上に形成された積層ゲート電極構造であって、
前記半導体基板の上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成されたフローティングゲート電極と、
前記フローティング電極上に形成された絶縁膜と、
前記絶縁膜上に形成されたコントロールゲート電極と、
を含む積層ゲート電極構造と；
前記積層ゲート電極構造両側の前記半導体基板内に形成された第２ソース／ドレイン領域と；
前記積層ゲート電極構造の側壁上に形成された３層以上の第２積層サイドウォールスペーサであって、中間層として前記半導体基板に接しない窒化膜を含む第２積層サイドウォールスペーサと；
を有する付記第１項記載の半導体装置。
１０． 前記第２積層サイドウォールスペーサが、最内層として熱酸化層を含む付記第９項記載の半導体装置。
１１． 前記第２積層サイドウォールスペーサが、最外層として底面が前記半導体基板に接する酸化膜又は酸化窒化膜を含む付記第９項記載の半導体装置。
１２． 半導体基板と；
前記半導体基板上に形成された第１ゲート酸化膜と；
前記第１ゲート酸化膜上に形成された第１ゲート電極と；
前記第１ゲート電極両側の前記半導体基板内に形成された第１ソース／ドレイン領域と；
前記第１ゲート電極側壁上に形成された第１サイドウォールスペーサと；
前記半導体基板の上に形成された積層ゲート電極構造であって、
前記半導体基板の上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成されたフローティングゲート電極と、
前記フローティング電極上に形成された絶縁膜と、
前記絶縁膜上に形成されたコントロールゲート電極と、
を含む積層ゲート電極構造と；
前記積層ゲート電極構造両側の前記半導体基板内に形成された第２ソース／ドレイン領域と；
前記積層ゲート電極構造の側壁上に形成された３層以上の第２積層サイドウォールスペーサであって、中間層として前記半導体基板に接しない窒化膜を含み、最外サイドウォールスペーサ層は直接前記半導体基盤に接する第２積層サイドウォールスペーサと；
有する半導体装置。
１３． 前記第１サイドウォールスペーサは、前記第２積層サイドウォールスペーサの最外サイドウォールスペーサ層と同一層で形成されている付記第１２項記載の半導体装置。
１４． 前記第１サイドウォールスペーサは、２層以上の積層サイドウォールスペーサであって、最外層以外の層として窒化膜を含み、最外層は、酸化膜又は酸化窒化膜で形成され、下面が前記半導体基板または第１ゲート酸化膜、又は窒化膜以外の他のサイドウォールスペーサ層と接している付記第１２項記載の半導体装置。
１５． 前記第２積層サイドウォールスペーサの中間層である窒化膜は、ＬＰーＣＶＤで形成された窒化シリコン膜である付記第１２項記載の半導体装置。
１６． （ａ）半導体基板上にゲート絶縁膜を形成する工程と；
（ｂ）前記ゲート絶縁膜上に導電膜を形成する工程と；
（ｃ）前記導電膜をエッチングし、ゲート電極を形成すると共に、前記ゲート絶縁膜を露出する工程と；
（ｄ）前記ゲート絶縁膜に対し、エッチング選択性を有する第１の絶縁膜を全面に堆積し、異方性エッチングにより前記ゲート電極側壁上に第１サイドウォールスペーサ層を残す工程と；
（ｅ）前記ゲート絶縁膜をエッチングし、前記半導体基板の表面を露出する工程と；
（ｆ）前記半導体基板全面に第２の絶縁膜を堆積し、異方性エッチングにより前記第１のサイドウォールスペーサの側壁上に第２のサイドウォールスペーサ層を残す工程と；
（ｇ）前記第１、第２のサイドウォールスペーサを介してイオン注入を行ない、ソース／ドレイン領域を形成する工程と；
（ｈ）希弗酸水溶液で前記半導体基板表面を露出する工程と；
（ｉ）露出した半導体基板表面にシリサイド層を形成する工程と；
を含む半導体装置の製造方法。
１７． さらに、
（ｊ）前記工程（ｃ）と（ｄ）の間に、前記半導体基板全面に第３の絶縁層を堆積する工程
を含み、前記工程（ｄ）は、前記前記第１、第３の絶縁層を異方性エッチングする付記第１６項記載の半導体装置の製造方法。
１８． （ａ）半導体基板上にゲート絶縁膜を形成する工程と；
（ｂ）前記ゲート絶縁膜上に導電膜を形成する工程と；
（ｃ）前記導電膜をエッチングし、ゲート電極を形成すると共に、前記ゲート絶縁膜を露出する工程と；
（ｄ）前記ゲート絶縁膜に対し、エッチング選択性を有する第１の絶縁膜を全面に堆積し、異方性エッチングにより前記ゲート電極側壁上に第１サイドウォールスペーサ層を残す工程と；
（ｅ）前記半導体基板全面に前記ゲート絶縁膜よりエッチング速度の速い第２の絶縁膜を堆積し、異方性エッチングにより前記第１のサイドウォールスペーサの側壁上に第２のサイドウォールスペーサ層を残す工程と；
（ｆ）前記ゲート絶縁膜をエッチングし、前記半導体基板の表面を露出する工程と；
（ｇ）前記第１、第２のサイドウォールスペーサを介してイオン注入を行ない、ソース／ドレイン領域を形成する工程と；
（ｈ）希弗酸水溶液で前記半導体基板表面を露出する工程と；
（ｉ）露出した半導体基板表面にシリサイド層を形成する工程と；
を含む半導体装置の製造方法。
１９． さらに、
（ｊ）前記工程（ｃ）と（ｄ）の間に、前記半導体基板全面に第３の絶縁層を堆積する工程
を含み、前記工程（ｄ）は、前記前記第１、第３の絶縁層を異方性エッチングする付記第１８項記載の半導体装置の製造方法。
２０． （ａ）半導体基板上にトンネル絶縁膜、フローティングゲート電極膜、絶縁膜を堆積し、パターニングしてフローティングゲート電極構造を形成する工程と；
（ｂ）半導体基板の他の領域にゲート絶縁膜を形成する工程と；
（ｃ）前記フローティングゲート電極構造、前記ゲート絶縁膜を覆って、導電膜、エッチストッパ膜を堆積する工程と；
（ｄ）前記エッチストッパ膜、導電膜をエッチングして不揮発性メモリの積層ゲート電極構造を形成する工程と；
（ｅ）前記積層ゲート電極構造の側壁上に、リーク防止用第１絶縁膜を形成する工程と；
（ｆ）前記リーク防止用第１絶縁膜を覆って、ＬＰ−ＣＶＤにより窒化シリコン膜を堆積し、異方性エッチングで前記積層ゲート電極側壁上に第１サイドウォールスペーサ層を残す工程と；
（ｇ）前記エッチストッパ層を除去する工程と；
（ｈ）前記他の領域の導電層をパターニングし、ゲート電極構造を形成する工程と；
（ｉ）前記半導体基板全面に第２絶縁膜を堆積し、異方性エッチングにより前記積層ゲート電極構造、ゲート電極構造側壁上に第２サイドウォールスペーサを残す工程と；
（ｊ）希弗酸水溶液で前記半導体基板表面を露出する工程と；
（ｋ）露出した前記半導体基板表面にシリサイド層を形成する工程と；
を含む半導体装置の製造方法。
２１． 前記工程（ｉ）が、窒化シリコン膜を中間層として含む積層サイドウォールスペーサを形成する付記第２０項記載の半導体装置の製造方法。
【産業上の利用可能性】
【０１０１】
高集積化された半導体装置に利用できる。複数種類の半導体素子を混載した半導体集積回路装置に利用できる。
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にバリア性を有するサイドウォールスペーサを有する高集積度半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、微細化の要求からセルフアラインドコンタクト（ＳＡＣ）を用いるため、窒化シリコン膜を用いたサイドウォールスペーサが用いられている。窒化シリコン膜は、酸化シリコン膜で形成された層間絶縁膜との間でエッチングに対し、選択性が取れるエッチングストッパとして機能できるバリア性の絶縁膜である。
【０００３】
ＭＯＳＦＥＴの高集積化、微細化と共に、デバイスサイズが縮小されている。ソース／ドレイン領域のｐｎ接合深さも浅くなり、抵抗値が大きくなる傾向にある。ソース／ドレイン領域の低抵抗化を図るためには、ソース／ドレイン領域の上にシリサイド層を形成することが有効である。
【０００４】
図７Ａ〜７Ｅは、従来の半導体装置の製造方法の主要工程を示す断面図である。
【０００５】
図７Ａに示すように、シリコン基板１１表面に素子分離溝をエッチングで形成し、絶縁物を埋め込んでシャロートレンチアイソレーション（ＳＴＩ）１２を形成する。なお、ＳＴＩに代え局所酸化（ＬＯＣＯＳ）を用いてもよい。素子分離領域で画定された活性領域表面を熱酸化し、ゲート酸化膜13を形成する。ゲート酸化膜１３上に、化学気相堆積（ＣＶＤ）により、多結晶シリコン膜を堆積し、レジストパターンを用いたエッチングによりゲート電極14を形成する。
【０００６】
ゲート電極１４のエッチングにおいて、ＨＢｒ及びＣｌ２からなる混合ガスをエッチングガスとして使用し、シリコンとシリコン酸化膜とのエッチング速度が大きく異なる高選択比のリアクティブイオンエッチングを行なう。このエッチングは、シリコン酸化膜のエッチング速度が、シリコンに対するエッチング速度と比較して極めて遅いため、ポリシリコンをエッチングする際ゲート酸化膜１３はわずかにエッチングされるのみでエッチングを停止することができる。活性領域表面上にゲート酸化膜13を残した状態で多結晶シリコン膜のエッチングを終了させる。このため、活性領域表面にはエッチングによるダメージが入り難い。
【０００７】
パターニングされたゲート電極14をマスクとして、例えばｎ型不純物をイオン注入することにより、ソース／ドレインのエクステンション領域15を形成する。エクステンション領域１５は、パンチスルーを防止するため浅い接合深さを有するように形成する。
【０００８】
図７Ｂに示すように、ゲート電極14を覆うように窒化シリコン膜をＣＶＤにより堆積し、エッチバックを行って平坦表面上の窒化シリコン膜を除去する。ゲート電極14側壁上にのみ、窒化シリコン膜のサイドウォールスペーサ１６が残る。ＣＨＦ３ガスを主エッチングガスとすることにより、ゲート酸化膜１３を残した状態でエッチングを終了させることができる。このため、活性領域表面にエッチングによりダメージが生じることを防止することができる。
【０００９】
図７Ｃに示すように、希弗酸水溶液を用い、サイドウォールスペーサ両側に露出しているゲート酸化膜１３を除去する。窒化シリコンのサイドウォールスペーサ１６はエッチングされない。この時、露出しているゲート酸化膜１３がエッチングされるのみでなく、サイドウォールスペーサ１６下部のゲート酸化膜１３も側方よりのエッチングを受け、ゲート電極方向に後退する。このため、サイドウォールスペーサ１６がオーバーハング形状となる。
【００１０】
図７Ｄに示すように、ゲート電極１４、サイドウォールスペーサ１６をマスクとして例えばｎ型不純物のイオン注入を行ない、深い接合を有するソース／ドレイン領域１７を形成する。このようにして、ＭＯＳＦＥＴの基本構造が形成される。
【００１１】
図７Ｅに示すように、ソース／ドレイン領域１７を形成した後、基板表面にシリサイド化可能な金属例えばＴｉ、Ｃｏ等をスパッタリングで堆積する。１次シリサイド化反応を行い、未反応金属を除去した後、2次シリサイド化反応を行ってソース／ドレイン領域及
びゲート電極表面にシリサイド層１８を形成する。
【００１２】
ゲート電極を覆って基板表面上に酸化シリコン等の層間絶縁膜２１をＣＶＤにより堆積する。層間絶縁膜２１を貫通するコンタクトホールを形成し、Ｔｉ層、ＴｉＮ層等をスパッタリングで形成し、Ｗ層をＣＶＤで堆積することにより、コンタクトホール内に金属層を埋め込み、不要部分を除去して導電性プラグ２２を形成する。
【００１３】
ここで、図７Ｃに示すように、希フッ酸水溶液処理の際、窒化シリコンサイドウォールスペーサ１６下部にアンダーカットが生じる。後の工程において、金属がアンダーカット部に入り込み、除去されずに残るとショ−トの原因となる。又、アンダーカット部分にシリサイド層が形成されると、体積膨張によりサイドウォールスペーサ１６にストレスを与えることもある。
【００１４】
特開平９−１６２３９６号公報は、ソース／ドレイン領域の形成方法を教示するが、ゲート電極のサイドウォールスペーサとして、ゲート電極及びゲート絶縁膜の側壁を覆う窒化膜サイドウォールとその上に形成された酸化膜サイドウォールの積層サイドウォール構成を開示する。窒化膜サイドウォールの全表面上に酸化膜サイドウォールが形成されているため、上記のようなアンダーカットが生じないと思料される。但し、窒化膜サイドウォールが基板表面に接しているため、窒化膜サイドウオールが基板にストレスを与えることが避け難い。又、ゲート電極パターニングのドライエッチングにおいてゲート絶縁膜も除去すると、基板表面がエッチングにさらされ、ダメージを生じることがある。
【００１５】
フラッシュメモリ装置はフローティングゲート電極中に情報を電荷の形で蓄積する不揮発性半導体記憶装置であり、簡単な素子構成を有しているため、大規模集積回路装置を構成するのに適している。
【００１６】
フラッシュメモリ装置では、情報の書込み及び消去が、フローティングゲート電極へのホットキャリアの注入及びＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ型トンネル効果による引き抜きによりなされる。このようなフラッシュメモリ装置の書込み、消去動作のためには高電圧が必要であり、周辺回路に電源電圧を昇圧する昇圧回路が設けられている。昇圧回路のトランジスタは高電圧で動作する必要がある。
【００１７】
最近では、フラッシュメモリ装置を高速論理回路と共に同一基板上に集積化し、複合機能を有する半導体集積回路を形成することが行なわれている。高速論理回路を構成するトランジスタは低電圧で高速動作をする必要がある。高速動作のためには、リーク電流が生じても、ゲート絶縁膜を薄くすることが望ましい。又、低消費電力で動作する回路が要求されることもある。低消費電力化のため、リーク電流を減少するにはゲート絶縁膜をある程度厚くすることが望ましい。このような要求を満たすためには、同一半導体基板上に複数の電源電圧で動作し、ゲート絶縁膜の厚さの異なる複数種類のトランジスタを形成することが望まれる。
【００１８】
フラッシュメモリセルのリテンション特性は、フローティングゲート電極の電荷保持性能に依存する。リテンション特性を向上するためには、フローティングゲート電極を良質の絶縁膜で囲むことが望ましい。通常、シリコン膜で形成されたフローティングゲート電極の下面は、トンネル絶縁層、上面はＯＮＯ膜で覆われており、その側壁上にも熱酸化膜が形成される。さらにその上に良質の窒化シリコン膜を形成することが望ましい。熱酸化膜は蓄積した電荷がリークすることを防ぐバリア性の絶縁膜であり、窒化シリコン膜は外部からＳｉＨ基や水分が侵入することを防ぐバリア性の絶縁膜である。
【００１９】
特開２００３−２３１１４号公報は、フラッシュメモリセル、低電圧動作トランジスタ、高電圧動作トランジスタを同一半導体基板上に形成する方法を開示する。フラッシュメモリセルの積層ゲート電極の側壁上、及びその他のトランジスタのゲート電極側壁上には、同時にサイドウォールスペーサが形成される。
【００２０】
図８Ａ〜８Ｄは、フラッシュメモリセル、低電圧動作トランジスタ、高電圧動作トランジスタを同時に作成する半導体装置の製造方法の１例を概略的に示す。
【００２１】
図８Ａに示すように、素子分離領域を形成したシリコン基板１１の表面を熱酸化し、トンネル酸化膜２５を形成する。トンネル酸化膜２５の上に、フローティングゲート電極を形成するためのアモルファスシリコン膜２６を堆積する。アモルファスシリコン膜２６の上に、酸化膜２７ａ、窒化膜２７ｂ、酸化膜２７ｃで構成されたいわゆるＯＮＯ膜２７を形成する。なお、アモルファスシリコン膜は、その後の熱処理により多結晶シリコン膜になる。
【００２２】
レジストパターンを用いてＯＮＯ膜２７、シリコン膜２６をパターニングし、フラッシュメモリのフローティングゲート及びその上のＯＮＯ膜を形成する。この時、低電圧動作トランジスタ領域及び高電圧動作トランジスタ領域のＯＮＯ膜、シリコン膜は全て除去する。
【００２３】
フラッシュメモリセル領域をレジストマスクで覆い、トランジスタ領域表面に形成されたトンネル酸化膜を希フッ酸水溶液で除去する。レジストパターンを除去し、基板表面を熱酸化して高電圧トランジスタ用の厚いゲート酸化膜１３ａを形成する。
【００２４】
フラッシュメモリセル領域及び高電圧動作トランジスタ領域をレジストマスクで覆い、低電圧トランジスタ領域表面に形成されたゲート酸化膜を除去する。レジストパターンを除去した後、熱酸化により低電圧動作トランジスタ用の薄いゲート酸化膜１３ｂを成長する。このようにして、トランジスタ領域に厚いゲート酸化膜、薄いゲート酸化膜が形成される。３種類以上の厚さのゲート酸化膜を形成する場合は、同様の工程を繰り返し、厚いゲート酸化膜から順次薄いゲート酸化膜を形成する。
【００２５】
その後、基板全面に多結晶シリコン膜２８を堆積し、レジストマスクを用いてパターニングすることにより、コントロールゲート電極２８ｃを形成すると共に、トランジスタ領域においてゲート電極２８ａ、２８ｂを形成する。シリコン膜２６、２８の表面を熱酸化することにより、熱酸化膜２９を形成する。
【００２６】
このように形成されたゲート電極を少なくとも一部マスクとして用い、ソース／ドレイン領域のイオン注入を行なう。フラッシュメモリセル領域においては例えばｎ型領域３１、３２、３３が形成され、トランジスタ領域においてはエクステンション領域１５が形成される。
【００２７】
図８Ｂに示すように、基板全面上に窒化シリコン膜を減圧（ＬＰ）ＣＶＤにより堆積し、エッチバックすることによりゲート電極及び積層ゲート電極の側壁上にのみサイドウォールスペーサ１６を残す。
【００２８】
図８Ｃに示すように、フラッシュメモリセル領域をホトレジストパターンＰＲで覆い、トランジスタ領域にイオン注入を行うことにより、深い接合を有するソース／ドレイン領域１７を形成する。なお、高電圧トランジスタと低電圧トランジスタとをレジストマスクで分離し、それぞれの領域に別個のイオン注入を行ってもよい。
【００２９】
図８Ｄに示すように、ゲート電極及び積層ゲート電極を形成した基板上に酸化シリコン等の層間絶縁膜２１を堆積し、コンタクトホールを開口する。コンタクトホール内に導電層を埋め込み、不要部を除去することによって導電性プラグ２２を形成する。
【００３０】
このようにして、フラッシュメモリセル及びゲート絶縁膜の厚さが異なる、動作電圧の異なる複数種類のトランジスタを形成することができる。
【００３１】
フラッシュメモリセルにおいては、積層ゲート電極側壁上に良質の熱酸化膜が形成され、その上にＬＰＣＶＤによる良質の窒化シリコン膜１６で覆うことが望まれる。緻密で良質の窒化シリコン膜を形成するためには、例えば７００℃以上の成膜温度でＬＰＣＶＤを行なうことが望まれる。
【００３２】
トランジスタ領域においては、ＬＰＣＶＤによる窒化シリコン膜等のバリア性を有する絶縁膜形成前に浅い接合深さを有するエクステンション領域１５が形成されている。このエクステンション領域に対し７００℃以上の熱処理を行なうと、不純物の熱拡散が生じ、所望の形状を維持できなくなる可能性がある。
【００３３】
論理回路において、ソース／ドレイン領域の低抵抗化を図るためには、図７Ｅに示すようにシリコン表面にシリサイド層を形成することが望まれる。シリサイド層形成前には、基板表面を希ＨＦ水溶液により清浄化することが必要である。すると、図７Ａ〜７Ｅの製造工程に対して説明したように、サイドウォールスペーサ下部にサイドエッチされた空隙が発生し、サイドウォールスペーサがオーバーハング形状になる。オーバーハングが生じると、ショート等の原因となる可能性がある。
【００３４】
このように、複数種類の半導体素子を同一半導体基板上に形成し、各半導体素子の特性を最適化しようとすると、他の半導体素子に予期せぬ不利益を与えてしまうことがある。
【先行技術文献】
【特許文献】
【００３５】
【特許文献１】特開平９−１６２３９６号公報
【特許文献２】特開２００３−２３１１４号公報
【発明の概要】
【発明が解決しようとする課題】
【００３６】
本発明の目的は、フラッシュメモリセルと低電圧動作トランジスタや高電圧動作トランジスタを集積化し、かつ異種トランジスタを混載することによる不具合を生じさせない半導体装置を製造するのに適した半導体装置の製造法を提供することである。
【課題を解決するための手段】
【００３７】
本発明の１観点によれば、
（ａ）半導体基板上にトンネル絶縁膜を形成し、前記トンネル絶縁膜の上にフローティングゲート電極膜、電極間絶縁膜を堆積し、パターニングして、フローティングゲート電極構造を形成する工程と；
（ｂ）前記半導体基板の他の領域にゲート絶縁膜を形成する工程と；
（ｃ）前記フローティングゲート電極構造、前記ゲート絶縁膜を覆って、導電膜、エッチストッパ膜を堆積する工程と；
（ｄ）前記エッチストッパ膜、導電膜をエッチングして不揮発性メモリの積層ゲート電極構造を形成する工程と；
（ｅ）前記積層ゲート電極構造の側壁上に、リーク防止用第１絶縁膜を形成する工程と；
（ｆ）前記リーク防止用第１絶縁膜を覆って、ＬＰ−ＣＶＤにより窒化シリコン膜を堆積し、異方性エッチングして、前記積層ゲート電極側壁上に第１サイドウォールスペーサ層を残す工程と；
（ｇ）前記エッチストッパ層を除去する工程と；
（ｈ）前記他の領域の前記導電層をパターニングし、ゲート電極構造を形成する工程と；
（ｉ）前記半導体基板全面に第２絶縁膜を堆積し、異方性エッチングして、前記積層ゲート電極構造、ゲート電極構造側壁上に第２サイドウォールスペーサを残す工程と；
（ｊ）希弗酸水溶液で前記半導体基板表面を露出する工程と；
（ｋ）露出した前記半導体基板表面にシリサイド層を形成する工程と；
を含む半導体装置の製造方法
が提供される。
【図面の簡単な説明】
【００３８】
【図１】図１Ａ−１Ｅは、本発明の第１の実施例による半導体装置の製造工程を概略的に示す半導体基板の断面図である。
【図２】図２Ａ−２Ｅは、本発明の第２の実施例による半導体装置の製造工程を概略的に示す半導体基板の断面図である。
【図３】図３Ａ−３Ｅは、本発明の第３の実施例による半導体装置の製造工程を概略的に示す半導体基板の断面図である。
【図４】図４Ａ−４Ｅは、本発明の第４の実施例による半導体装置の製造工程を概略的に示す半導体基板の断面図である。
【図５】図５Ａ−５Ｄは、フラッシュメモリセルの構成を概略的に説明する平面図及び等価回路図である。
【図６−１】／
【図６−２】／
【図６−３】／
【図６−４】／
【図６−５】／
【図６−６】／
【図６−７】／
【図６−８】図６Ａ−６Ｕは、本発明の第５の実施例によるフラッシュメモリセルと他のトランジスタとを混載した半導体装置の製造工程を概略的に示す半導体基板の断面図である。
【図７】図７Ａ−７Ｅは、従来技術による半導体装置の製造工程を概略的に示す半導体基板の断面図である。
【図８−１】／
【図８−２】図８Ａ−８Ｄは、従来技術のフラッシュメモリセルと他のトランジスタとを混載した半導体装置の製造工程を概略的に示す半導体基板の断面図である。
【発明を実施するための最良の形態】
【００３９】
以下、図面を参照して本発明の実施例を説明する。図１Ａ−１Ｅは、本発明の第１の実施例による半導体装置の製造方法を概略的に示す断面図である
図１Ａに示すように、例えばｐ型の半導体基板１１の表面に素子分離用溝を形成し、絶縁膜を埋め込み、不要部を化学機械研磨（ＣＭＰ）により除去してＳＴＩ型素子分離領域１２を形成する。素子分離領域１２で画定された活性領域表面を、８００℃〜１１００℃で熱酸化し、ゲート酸化膜１３を形成する。ゲート酸化膜１３を覆うように、半導体基板表面上に多結晶シリコン膜を堆積する。ホトレジストパターンをマスクとして多結晶シリコン膜をエッチングすることにより、ゲート電極１４をパターニングする。
【００４０】
この時、エッチングガスにはＨＢｒ及びＣｌ２からなる混合ガスを使用し、シリコンとシリコン酸化膜とのエッチング速度が大きく異なる高選択比のリアクティブイオンエッチング（ＲＩＥ）を行なう。このエッチングは、Ｓｉに対するシリコン酸化膜のエッチング速度が極めて遅いため、ポリシリコンをエッチングする際、ゲート酸化膜１３はわずかにエッチングされるのみでエッチングを停止することができる。その後レジストパターンは除去する。形成されたゲート電極をマスクとし、例えばｎ型不純物を浅くイオン注入し、ソース／ドレインのエクステンション領域１５を形成する。
【００４１】
図１Ｂに示すように、ゲート電極を覆うように窒化シリコン膜を堆積し、その後エッチバックを行ってゲート電極１４側壁上にのみ窒化シリコン膜のサイドウォールスペーサ１６を残す。このエッチングは、ＣＨＦ３を主なエッチングガスとしたリアクティブイオンエッチング（ＲＩＥ）により行い、ゲート酸化膜１３を残すようにする。なお、基板へのダメージが問題にならない場合は、ゲート酸化膜１３をエッチング除去してもよい。
【００４２】
図１Ｃに示すように、残ったゲート酸化膜１３又はゲート酸化膜を既に除去した場合は基板表面に形成された自然酸化膜を除去するため、酸化シリコンの等方性エッチングを行う。等方性エッチングは、ダメージの少ないエッチング方法であり、例えば希フッ酸水溶液、ダウンストリーム法ドライエッチングにより行なうことができる。等方性エッチングは、側方にもエッチングが進行するため、サイドウォールスペーサ１６下方のゲート酸化膜１３が後退する。このようにして、サイドウォールスペーサ１６の下にアンダーカットが発生する。
【００４３】
図１Ｄに示すように、テトラエチルオルソシリケート（ＴＥＯＳ）を用い、シリコン酸化膜２３を基板全面に堆積する。酸化シリコン膜２３は、アンダーカットも埋め込み、全面に堆積する。例えばＣＦ４を主なエッチングガスとしたＲＩＥを用いて異方性エッチングを行なう。平坦部上の酸化シリコン膜を除去し、窒化シリコン膜のサイドウォールスペーサ１６側面を覆い、かつアンダーカット部分を埋め込む酸化シリコン膜のサイドウォールスペーサ２３が形成される。
【００４４】
シリサイド反応に先立ち、希フッ酸水溶液を用いて半導体基板１１表面上及びゲート電極１４表面上の酸化シリコン膜を除去し、清浄な表面を露出する。サイドウォールスペーサはその全側面がＴＥＯＳシリコン酸化膜で形成されているため、エッチング速度が均一であり、アンダーカットは生じない。このため、不測のショートや歪みを防止することができる。
【００４５】
図１Ｅに示すように、半導体基板表面上にシリサイド化可能な金属、例えばＣｏまたはＴｉの層を、例えば厚さ３０ｎｍ程度スパッタリングで成膜する。1次シリサイド化反応
を例えば５５０℃、３０秒間のラピッドサーマルアニール（ＲＴＡ）で行い、Ｓｉと金属との１次シリサイド化反応を生じさせる。未反応の金属層を除去した後、２次シリサイド化反応を例えば８００℃、３０秒間のＲＴＡで行い、シリサイド層１８を形成する。
【００４６】
アンダーカットを生じることなく、シリサイド層を形成でき、窒化シリコン膜を含むサイドウォールスペーサが形成されているので、図７Ｅに示すようなＳＡＣ工程を行うこともできる。
【００４７】
図２Ａ−２Ｅは、本発明の第２の実施例による半導体装置の製造方法を概略的に示す断面図である。
【００４８】
図２Ａ、２Ｂは、図１Ａ、１Ｂと同一の構成であり、同一の工程により製造することができる。
【００４９】
図２Ｃに示すように、窒化シリコンのサイドウォールスペーサ１６を覆うように、ＴＥＯＳ酸化シリコンのサイドウォールスペーサ２３を形成する。ＴＥＯＳ酸化シリコン膜は熱酸化膜よりエッチングレートが速い。サイドウォールスペーサ２３の形成において、コントロールエッチングを行ってゲート酸化膜１３を残すようにする。サイドウォールスペーサ２３，１６を介して半導体基板１１にイオン注入を行ない、ソース／ドレイン領域１７を形成する。
【００５０】
図２Ｄに示すように、シリサイド化反応のために希フッ酸水溶液を用い、基板１１表面とゲート電極１４表面を露出する。このエッチングにおいて、ＴＥＯＳ酸化シリコン膜２３は、熱酸化したゲート酸化膜１３よりもエッチング速度が速いので、ゲート酸化膜１３とＴＥＯＳ酸化シリコン膜２３が同時にエッチングされる時、ゲート酸化膜１３のエッチングが遅れ、張り出しが形成されても、アンダーカットは形成されない。
【００５１】
図２Ｅに示すように、第１の実施例同様露出したシリコン表面上にシリサイド層１８を形成する。
【００５２】
本実施例によれば、サイドウォールスペーサ下方にはゲート酸化膜が露出するが、サイドウォールスペーサの最外層はゲート酸化膜よりもエッチングレートの速い酸化シリコン膜で形成されるため、アンダーカットは生じない。サイドウォールスペーサは窒化シリコン膜を含み、ＳＡＣ工程を行うことができる。窒化シリコン膜は、基板表面には接せず、過度の歪みを与えることも防止される。
【００５３】
図３Ａ−３Ｅは、本発明の第３の実施例による半導体装置の製造方法を概略的に示す断面図である。
【００５４】
図３Ａは、図１Ａと同一の構成であり、同一の工程により作成することができる。
【００５５】
図３Ｂに示すように、ゲート電極１４を覆うように、ＴＥＯＳから形成した酸化シリコン膜、窒化シリコン膜を連続的に堆積し、エッチバックを行ってゲート電極１４側壁上を覆う酸化シリコン膜２４、窒化シリコン膜１６の積層サイドウォールスペーサを形成する。なお、ＴＥＯＳ酸化シリコン膜に代え、熱酸化による酸化シリコン膜を用いても良い。サイドウォールスペーサ形成の際、窒化シリコン膜のエッチングにはＣＨＦ３ガスを主としたエッチングガスを用い、酸化シリコン膜のエッチングにはＣＦ４ガスを主としたエッチングガスを用いる。ゲート酸化膜２を残す場合には、時間を制限したコンロールエッチングを行う。
【００５６】
図３Ｃに示すように、活性領域表面を露出するように希フッ酸水溶液でゲート酸化膜又はシリコン表面上の自然酸化膜を除去する。基板表面上の酸化シリコン膜が除去されると共に、ゲート酸化膜１３、サイドウォールスペーサの酸化シリコン膜２４もエッチングされるため、窒化シリコン膜サイドウォールスペーサ１６の下方にはアンダーカットが生じる。
【００５７】
図３Ｄに示すように、ＴＥＯＳを用いた酸化シリコン膜を堆積し、エッチバックすることによりサイドウォールスペーサ２３を形成する。サイドウォールスペーサ２３は、窒化シリコン膜のサイドウォールスペーサ下のアンダーカット部分を埋め、アンダーカットない外表面を形成する。
【００５８】
図３Ｅに示すように、前述の実施例同様露出しているシリコン表面上にシリサイド層１８を形成する。
【００５９】
本実施例によれば、サイドウォーススペーサが酸化シリコン膜、窒化シリコン膜、酸化シリコン膜の３層で形成され、最外側のサイドウォールスペーサ２３は基板表面に達するため、シリサイド層形成に先立つ希フッ酸水溶液の洗浄工程においてアンダーカットが生じることを防止できる。サイドウォールスペーサは窒化シリコン膜を含み、ＳＡＣ工程を行うことができる。窒化シリコン膜は、基板表面には接せず、過度の歪みを与えることも防止される。
【００６０】
図４Ａ−４Ｅは、本発明の第４の実施例による半導体装置の製造方法を概略的に示す断面図である。
【００６１】
図４Ａは、図１Ａと同一構成であり、同一工程により作成することができる。
【００６２】
図４Ｂに示すように、第３の実施例同様ゲート電極１４を覆うように、酸化シリコン膜２４、窒化シリコン膜１６の積層を堆積し、窒化シリコン膜１６をエッチバックする。ＣＨＦ３を主エッチングガスとするＲＩＥを選択性良く行うことにより、窒化シリコン膜１６のサイドウォールスペーサを形成し、その下の酸化シリコン膜２４は残す。
【００６３】
図４Ｃに示すように、基板全面上に酸化シリコン膜２３を堆積し、エッチバックを行って平坦部上の酸化シリコン膜２３、２４を除去する。ゲート電極１４側壁上に酸化シリコン膜２４、窒化シリコン膜１６、酸化シリコン膜２３の３層の積層構造からなるサイドウォールスペーサが形成される。ゲート酸化膜１３の上面、ゲート電極１４の側面上に、第１の酸化シリコン膜２４が折れ曲がった形状で形成され、その上に窒化シリコン膜１６、酸化シリコン膜２３の積層からなるサイドウォールスペーサが形成された形状となる。この段階でソース／ドレイン領域１７形成用のイオン注入を行なう。
【００６４】
図４Ｄに示すように、希フッ酸水溶液を用い、シリコン基板表面に存在し得るゲート酸化膜、自然酸化膜を除去し、清浄なシリコン表面を露出する。ゲート酸化膜側面が露出しているが、酸化シリコン膜２３よりもエッチング速度が遅いので、アンダーカットは生じない。
【００６５】
図４Ｅに示すように、図１Ｅ同様のシリサイド化反応を行ない、シリコン表面にシリサイド層１８を形成する。アンダーカットの無いシリコン表面上に低抵抗のシリサイド層が形成され、電極領域の抵抗を低減する。
【００６６】
本実施例においては、サイドウォール側面においてゲート酸化膜とその上の酸化シリコン膜が露出するが、ゲート酸化膜のエッチング速度はその上に酸化シリコン膜のエッチング速度よりも遅く、サイドエッチングが抑制されるため、アンダーカットが生じることは防止される。サイドウォールスペーサは層間絶縁膜のエッチングに対し、バリア性を有する絶縁膜である窒化シリコン膜を含み、ＳＡＣ工程を行うことができる。窒化シリコン膜は、基板表面には接せず、過度の歪みを与えることも防止される。
【００６７】
以下、フラッシュメモリと論理回路用メモリ、フラッシュメモリ駆動用高電圧トランジスタ等を混載する半導体装置の実施例を説明する。
【００６８】
図５Ａ、５Ｂは、ＮＯＲ型フラッシュメモリの構成を示す平面図及び等価回路図である。図５Ａに示すように、半導体基板に素子分離領域ＩＳＯを形成し、活性領域ＡＲを画定する。活性領域ＡＲ上にトンネル酸化膜を形成し、全面上にフローティングゲートとなるアモルファスシリコン膜及びＯＮＯ膜を堆積し、活性領域ＡＲの形状に沿う形にパターニングする。その後、ＯＮＯ膜を堆積し、コントロールゲートとなる多結晶シリコン膜を堆積し、フローティングゲートと直交する方向にパターニングし、露出した下方のＯＮＯ膜、フローティングゲートもパターニングする。ソース・ドレイン領域のイオン注入を行ない、フラッシュメモリの基本構造を作成する。層間絶縁膜を介して、活性領域ＡＲと交差するする方向にソースラインＳＬを形成し、ソース領域に接続する。さらに層間絶縁膜を介して、活性領域と沿う方向にビットラインＢＬを形成し、ドレイン領域に接続する。
【００６９】
図５Ｂに示すように、フローティングゲートＦＧ、コントロールゲートＣＧを含む各フラッシュメモリセルＭＣは、共通のビットラインＢＬに接続されると共に、それぞれ別個のソースラインに接続され、個別に読み出すことが可能である。
【００７０】
図５Ｃ、５Ｄは、ＮＡＮＤ型フラッシュメモリの構成を示す平面図及び等価回路図である。図５Ｃに示すように、図５Ａと同様の活性領域ＡＲを図中縦方向に画定するように素子分離領域ＩＳＯを形成する。各活性領域ＡＲに沿う方向にフローティングゲートＦＧを形成し、交差する方向にコントロールゲートＣＧを形成し、下方のフローティングゲートＦＧもパターニングする。
【００７１】
図５Ｄに示すように、複数のフラッシュメモリセルＭＣが直列に接続され、選択ゲートＳＧを介して読み出し回路に接続されている。選択ゲートＳＧにオン電圧を印加し、読み出し対象セルに対し蓄積電荷に応じてオン／オフ状態となる読み出し電圧を印加し、他のフラッシュメモリセルＭＣには強制的にオン状態とするオン電圧を印加する。複数のトランジスタ構造を介して読み出し対象のメモリセルＭＣの記憶状態が読み出される。
【００７２】
以下、フラッシュメモリセルは図５Ａに示すＸ−Ｘ’線に沿う断面図を例として説明するが、ＮＡＮＤ型フラッシュメモリセルも同様の工程で作成できることは自明であろう。
【００７３】
図６Ａに示すように、半導体基板１１の活性領域表面上に、８００℃〜１０００℃の熱酸化により、厚さ８ｎｍ−１０ｎｍのトンネル酸化膜２５を形成する。なお、図中には左側にフラッシュメモリセルを形成するメモリ領域、中央に低電圧動作トランジスタを形成する論理回路領域、右側に高電圧トランジスタを形成する周辺回路領域を示す。倫理回路領域にゲート酸化膜厚の異なる複数種のトランジスタを形成してもよい。各領域はそれぞれＳＴＩ等の素子分離領域により画定されている。トランジスタ領域にはトンネル酸化膜を形成する必要はないが、基板表面の熱酸化により同時に形成されてしまう。
【００７４】
図６Ｂに示すように、トンネル酸化膜２５の上に厚さ８０ｎｍ−１２０ｎｍ、Ｐ濃度５Ｅ１９（５×１０１９）ｃｍ−３程度のドープトアモルファスシリコン膜を約５００℃のＣＶＤで堆積し、その上にＯＮＯ膜２７を形成する。なお、ドープトアモルファスシリコン膜はその後の熱処理により多結晶シリコン膜に変換される。
【００７５】
図６Ｃに示すように、ＯＮＯ膜は、酸化シリコン膜２７ａ、窒化シリコン膜２７ｂ、酸化シリコン膜２７ｃの積層で形成されている。先ず、アモルファスシリコン膜２６上に、厚さ５ｎｍ−１０ｎｍの酸化シリコン膜２７ａを、基板温度７５０℃以上、例えば８００℃の高温ＣＶＤにより堆積する。酸化シリコン膜２７ａの上に、厚さ５ｎｍ−１０ｎｍの窒化シリコン膜２７ｂを例えば７００℃以上の減圧ＣＶＤにより成膜する。窒化シリコン膜２７ｂの表面を９５０℃で熱酸化し、厚さ３ｎｍ−１０ｎｍの熱酸化シリコン膜２７ｃを形成する。
【００７６】
このように形成したＯＮＯ膜２７は、優れたリーク電流防止機能を有する。７００℃以上の成膜温度を採用するが、トランジスタ領域には未だ拡散領域は形成されておらず、問題は生じない。
【００７７】
図６Ｄに示すように、レジストパターンを用いてＯＮＯ膜２７、シリコン膜２６をパターニングし、フラッシュメモリのフローティングゲートおよびその上のＯＮＯ膜を形成し、フラッシュメモリセル領域をレジストパターンＰＲ１で覆い、低電圧動作トランジスタ領域、高電圧動作トランジスタ領域のＯＮＯ膜２７、シリコン膜２６、トンネル酸化膜２５を除去する。素子分離領域上のこれらの膜も除去される。基板表面にダメージを与えないように、トンネル酸化膜２５の除去は希ＨＦ水溶液によるウェットエッチングにより行う。
【００７８】
図６Ｅに示すように、基板１１表面に高電圧トランジスタのゲート酸化膜に適した厚さ１０ｎｍ−５０ｎｍの熱酸化膜１３ａを８００℃ー１１００℃の熱酸化で形成する。低電圧動作トランジスタ領域にも同様の酸化シリコン膜が形成される。フラッシュメモリセル領域はＯＮＯ膜２７で覆われているため、酸化が進行しない。
【００７９】
図６Ｆに示すように、フラッシュメモリセル領域及び高電圧動作トランジスタ領域を覆うレジストマスクＰＲ２を形成し、低電圧トランジスタ領域の酸化シリコン膜１３ａを希フッ酸水溶液により除去する。
【００８０】
図６Ｇに示すように、８００℃−１１００℃の熱酸化により、低電圧動作トランジスタ領域表面に厚さ１ｎｍー１０ｎｍのゲート酸化膜１３ｂを形成する。このようにして、低電圧動作トランジスタ領域においては薄いゲート酸化膜、高電圧動作トランジスタ領域においては厚いゲート酸化膜が形成される。なお、トランジスタのゲート酸化膜を酸化シリコンに代え、酸化窒化シリコンで形成することもできる。
【００８１】
図６Ｈに示すように、例えば基板温度６２０℃で基板表面上に多結晶シリコン膜２８をＣＶＤにより厚さ８０ｎｍー２５０ｎｍ堆積する。この多結晶シリコン膜２８は、その後パターニングされて、フラッシュメモリセルにおいてはコントロールゲート電極を形成し、トランジスタ領域においてはゲート電極を形成する。
【００８２】
多結晶シリコン膜２８の上に、例えば基板温度４００℃でプラズマＣＶＤにより、窒化シリコン膜３４を厚さ１０ｎｍ−２５ｎｍ形成する。なお、熱窒化シリコン膜やプラズマＣＶＤによる酸化窒化シリコン膜を形成することも可能である。この窒化シリコン膜は、エッチストッパや熱酸化時、イオン注入時のマスクとして機能すれば良く、さほどの緻密性、高品質は必要としない。
【００８３】
図６Ｉに示すように、窒化シリコン膜３４の上にフラッシュメモリセルの積層ゲート構造のパターンを有し、低電圧動作トランジスタ領域、高電圧動作トランジスタ領域を覆うレジストパターンＰＲ３を形成する。このレジストパターンＰＲ３をマスクとし、プラズマ窒化シリコン膜３４、多結晶シリコン膜２８、ＯＮＯ膜２７、シリコン膜２６をエッチングする。フラッシュメモリセル領域においては、シリコン膜のフローティングゲート電極２６、その上のＯＮＯ膜２７、コントロールゲート電極２８ｃ、プラズマ窒化シリコン膜３４がパターニングされる。その後レジストパターンＰＲ３は除去する。
【００８４】
図６Ｊに示すように、フラッシュメモリセルのシリコン膜側面上に８００℃−９００℃の熱酸化により、保護酸化膜３５を厚さ１ｎｍ−５ｎｍ形成する。熱酸化膜はキャリアのリークに対し高いバリア性を有する絶縁膜である。低電圧動作トランジスタ領域、高電圧動作トランジスタ領域においては、多結晶シリコン膜２８上を窒化シリコン膜３４が覆っているため、熱酸化は行われない。
【００８５】
図６Ｋに示すように、フラッシュメモリセルのゲート電極の一方の側及び低電圧動作トランジスタ領域、高電圧動作トランジスタ領域を覆うレジストパターンＰＲ４を形成する。レジストパターンＰＲ４の開口内に露出した領域に対し、例えばＰ＋イオンを加速エネルギ５０ｋｅＶ−８０ｋｅＶ、ドーズ量１×１０１４ｃｍ−２−５×１０１４ｃｍ−２でイオン注入し、ドレイン用ｎ型領域３１を形成する。さらにＡｓ＋イオンを加速エネルギ３０ｋｅＶ−５０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２−６×１０１５ｃｍ−２でイオン注入し、拡散領域３２を形成する。その後レジストマスクＰＲ４は除去する。
【００８６】
図６Ｌに示すように、低電圧動作トランジスタ領域、高電圧動作トランジスタ領域を覆うレジストパターンＰＲ５を作成する。フラッシュメモリセル領域に対して、Ａｓ＋イオンを加速エネルギ２０ｋｅＶ−６０ｋｅＶ、ドーズ量５×１０１４ｃｍ−２−３×１０１５ｃｍ−２でイオン注入し、拡散領域３２の不純物濃度を高め、他方の側にソース用拡散領域３３を形成する。その後レジストパターンＰＲ５は除去する。
【００８７】
図６Ｍに示すように、基板温度６００℃でＴＥＯＳ酸化シリコン膜３６を堆積し、次に基板温度８００℃、０．８ｔｏｒｒの減圧（ＬＰ）ＣＶＤにより窒化シリコン膜３７を堆積する。ＬＰ−ＣＶＤによる窒化シリコン膜は、水分、ＳｉＨ基等の侵入に対して高いバリア性を有する緻密、高品質の絶縁膜である。異方性エッチングを行って平坦表面上のＬＰ−ＣＶＤ窒化シリコン膜、ＴＥＯＳ酸化シリコン膜をＣＨＦ３を主エッチングガスとする異方性エッチング、ＣＦ４を主エッチングガスとする異方性エッチングでそれぞれ除去し、積層ゲート電極側壁上に酸化シリコン膜３６、窒化シリコン膜３７の積層からなるサイドウォールスペーサを形成する。なお、ＴＥＯＳ酸化シリコン膜３６は省略してもよい。
【００８８】
図６Ｎに示すように、さらにＣＦ４を主エッチングガスとした異方性エッチングを行い、窒化シリコン膜３４をエッチングする。窒化シリコンのサイドウォールスペーサ３７も上部がエッチされる。トランジスタ領域の窒化シリコン膜３４も除去され、シリコン膜２８が露出する。
【００８９】
なお、酸化シリコン膜３６を形成しない場合は、窒化シリコン膜３７のエッチングと窒化シリコン膜３４のエッチングを連続的に行うこともできる。
【００９０】
図６Ｏに示すように、トランジスタ領域でゲート電極のパターンを有し、フラッシュメモリ領域を覆うレジストパターンＰＲ６を形成する。レジストパターンＰＲ６をマスクとし、多結晶シリコン膜２８のエッチングを行ってゲート電極２８ａ、２８ｂを形成する。窒化シリコン膜３４を除去しているため、エッチング対象層はシリコンのみであり、高精度のエッチングが容易になる。その後レジストパターンＰＲ６は除去する。
【００９１】
図６Ｐに示すように、フラッシュメモリセル領域及び高電圧動作トランジスタ領域を覆うレジストパターンＰＲ７を形成し、低電圧トランジスタ領域にｎ型不純物をイオン注入し、ソース／ドレインのエクステンション領域４１を形成する。その後レジストパターンＰＲ７は除去する。
【００９２】
図６Ｑに示すように、フラッシュメモリセル領域及び低電圧動作トランジスタ領域を覆うレジストパターンＰＲ８を形成する。高電圧動作トランジスタ領域に対し、ｎ型不純物をイオン注入し、低濃度ドレイン（ＬＤＤ）領域４２を形成する。その後、レジストパターンＰＲ８は除去する。なお、条件が許せば、低電圧動作トランジスタ領域、高電圧動作動作トランジスタを分離せず、同一工程でエクステンション領域、ＬＤＤ領域をイオン注入してもよい。
【００９３】
図６Ｒに示すように、基板全面上にＴＥＯＳ酸化シリコン膜４４を基板温度６００℃で厚さ８０ｎｍ−１５０ｎｍ堆積し、エッチバックして平坦表面上の酸化シリコン膜を除去する。フラッシュメモリセル領域の積層ゲート電極側壁上には酸化シリコン膜のサイドウォールスペーサ４４ｃが形成され、低電圧動作トランジスタ領域、高電圧トランジスタ領域ではゲート電極２８ｂ、２８ａ側壁上に酸化シリコンのサイドウォールスペーサ４４ｂ、４４ａが形成される。
【００９４】
図６Ｓに示すように、全活性領域に対しｎ型不純物をイオン注入し、高濃度ソース／ドレイン領域４６を形成する。
【００９５】
なお、ＣＭＯＳ回路を形成する場合は、ｐ−チャネル領域、ｎ−チャネル領域をレジストパターンで分離し、ｎ型不純物、ｐ型不純物をそれぞれイオン注入する。
【００９６】
図６Ｔに示すように、基板表面及びゲート電極表面を希フッ酸水溶液で洗浄し、自然酸化膜等を除去した後、Ｔｉ、Ｃｏ等シリサイド化可能金属層を厚さ約３０ｎｍスパッタリングで堆積する。必要に応じてさらにＴｉＮ層を堆積し、５００℃、３０秒等のアニーリングを行って第１次シリサイド層を形成する。未反応の金属層等を除去した後、例えば８００℃、３０秒の２次アニールを行い、低抵抗のシリサイド層１８を形成する。
【００９７】
サイドウォールスペーサ表面には窒化シリコン膜が露出せず、ゲート酸化膜とＴＥＯＳ酸化シリコン膜が基板に接するように露出しているため、アンダーカットは形成されず、ショート、歪み等の問題も生じない。
【００９８】
図６Ｕに示すように、各ゲート電極構造を覆うように層間絶縁膜２１を堆積し、必要に応じて表面を平坦化する。層間絶縁膜２１を貫通するコンタクトホールを形成し、Ｔｉ層、ＴｉＮ層等を形成した後Ｗ層を埋め込んで、不要部分を除去することによりＷプラグ２２を形成する。このようにして、複数種類の半導体素子を混載した半導体装置が形成される。必要に応じて上層配線を形成し、多層配線構造を形成する。半導体装置の一般的技術に関しては、種々の公知技術を採用できる（例えば米国特許第６、４９２、７３４号、第６、５００、７１０号参照、これらの全内容を参照により取り込む）。
【００９９】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【０１００】
以下、本発明の特徴を付記する。
１． 半導体基板と；
前記半導体基板上に形成された第１ゲート酸化膜と；
前記第１ゲート酸化膜上に形成された第１ゲート電極と；
前記第１ゲート電極両側の前記半導体基板内に形成された第１ソース／ドレイン領域と；
前記第１ゲート電極側壁上に形成された２層以上の積層サイドウォールスペーサであって、最外層以外の層として窒化膜を含み、最外層は、酸化膜又は酸化窒化膜で形成され、下面が前記半導体基板または第１ゲート酸化膜、又は窒化膜以外の他のサイドウォールスペーサ層と接している第１積層サイドウォールスペーサと；
を有する半導体装置。
２． さらに、前記第１ソース／ドレイン領域上に形成された第１シリサイド層を有する付記第１項記載の半導体装置。
３． 前記第１シリサイド層が、コバルトシリサイド層である付記第２公記載の半導体装置。
４． 前記第１積層サイドウォ―ルスペーサの最外層が、前記第１ゲート酸化膜の側壁を覆い、直接前記半導体基板に接している付記第１項記載の半導体装置。
５． 前記第１積層サイドウォールスペーサの最外層の底面が、前記第１ゲート酸化膜に接し、酸化膜エッチングに対して前記第１ゲート酸化膜より速いエッチングレートを有する付記第１項記載の半導体装置。
６． 前記窒化膜が、前記第１積層サイドウォールスペーサの中間層であり、前記第１積層サイドウォールスペーサが、前記窒化膜と前記第１ゲート電極との間及び前記窒化膜と前記第１ゲート酸化膜との間に形成された酸化膜又は酸化窒化膜を含む、付記第１項記載の半導体装置。
７． 前記第１積層サイドウォ―ルスペーサの最外層が、前記第１ゲート酸化膜の側壁を覆い、直接前記半導体基板に接している付記第６項記載の半導体装置。
８． 前記第１積層サイドウォールスペーサの最外層が、前記第１ゲート酸化膜に接する底面を有し、酸化膜エッチングに対して前記第１ゲート酸化膜より速いエッチングレートを有する付記第６項記載の半導体装置。
９． さらに、
前記半導体基板の上に形成された積層ゲート電極構造であって、
前記半導体基板の上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成されたフローティングゲート電極と、
前記フローティング電極上に形成された絶縁膜と、
前記絶縁膜上に形成されたコントロールゲート電極と、
を含む積層ゲート電極構造と；
前記積層ゲート電極構造両側の前記半導体基板内に形成された第２ソース／ドレイン領域と；
前記積層ゲート電極構造の側壁上に形成された３層以上の第２積層サイドウォールスペーサであって、中間層として前記半導体基板に接しない窒化膜を含む第２積層サイドウォールスペーサと；
を有する付記第１項記載の半導体装置。
１０． 前記第２積層サイドウォールスペーサが、最内層として熱酸化層を含む付記第９項記載の半導体装置。
１１． 前記第２積層サイドウォールスペーサが、最外層として底面が前記半導体基板に接する酸化膜又は酸化窒化膜を含む付記第９項記載の半導体装置。
１２． 半導体基板と；
前記半導体基板上に形成された第１ゲート酸化膜と；
前記第１ゲート酸化膜上に形成された第１ゲート電極と；
前記第１ゲート電極両側の前記半導体基板内に形成された第１ソース／ドレイン領域と；
前記第１ゲート電極側壁上に形成された第１サイドウォールスペーサと；
前記半導体基板の上に形成された積層ゲート電極構造であって、
前記半導体基板の上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成されたフローティングゲート電極と、
前記フローティング電極上に形成された絶縁膜と、
前記絶縁膜上に形成されたコントロールゲート電極と、
を含む積層ゲート電極構造と；
前記積層ゲート電極構造両側の前記半導体基板内に形成された第２ソース／ドレイン領域と；
前記積層ゲート電極構造の側壁上に形成された３層以上の第２積層サイドウォールスペーサであって、中間層として前記半導体基板に接しない窒化膜を含み、最外サイドウォールスペーサ層は直接前記半導体基盤に接する第２積層サイドウォールスペーサと；
有する半導体装置。
１３． 前記第１サイドウォールスペーサは、前記第２積層サイドウォールスペーサの最外サイドウォールスペーサ層と同一層で形成されている付記第１２項記載の半導体装置。
１４． 前記第１サイドウォールスペーサは、２層以上の積層サイドウォールスペーサであって、最外層以外の層として窒化膜を含み、最外層は、酸化膜又は酸化窒化膜で形成され、下面が前記半導体基板または第１ゲート酸化膜、又は窒化膜以外の他のサイドウォールスペーサ層と接している付記第１２項記載の半導体装置。
１５． 前記第２積層サイドウォールスペーサの中間層である窒化膜は、ＬＰーＣＶＤで形成された窒化シリコン膜である付記第１２項記載の半導体装置。
１６． （ａ）半導体基板上にゲート絶縁膜を形成する工程と；
（ｂ）前記ゲート絶縁膜上に導電膜を形成する工程と；
（ｃ）前記導電膜をエッチングし、ゲート電極を形成すると共に、前記ゲート絶縁膜を露出する工程と；
（ｄ）前記ゲート絶縁膜に対し、エッチング選択性を有する第１の絶縁膜を全面に堆積し、異方性エッチングにより前記ゲート電極側壁上に第１サイドウォールスペーサ層を残す工程と；
（ｅ）前記ゲート絶縁膜をエッチングし、前記半導体基板の表面を露出する工程と；
（ｆ）前記半導体基板全面に第２の絶縁膜を堆積し、異方性エッチングにより前記第１のサイドウォールスペーサの側壁上に第２のサイドウォールスペーサ層を残す工程と；
（ｇ）前記第１、第２のサイドウォールスペーサを介してイオン注入を行ない、ソース／ドレイン領域を形成する工程と；
（ｈ）希弗酸水溶液で前記半導体基板表面を露出する工程と；
（ｉ）露出した半導体基板表面にシリサイド層を形成する工程と；
を含む半導体装置の製造方法。
１７． さらに、
（ｊ）前記工程（ｃ）と（ｄ）の間に、前記半導体基板全面に第３の絶縁層を堆積する工程
を含み、前記工程（ｄ）は、前記前記第１、第３の絶縁層を異方性エッチングする付記第１６項記載の半導体装置の製造方法。
１８． （ａ）半導体基板上にゲート絶縁膜を形成する工程と；
（ｂ）前記ゲート絶縁膜上に導電膜を形成する工程と；
（ｃ）前記導電膜をエッチングし、ゲート電極を形成すると共に、前記ゲート絶縁膜を露出する工程と；
（ｄ）前記ゲート絶縁膜に対し、エッチング選択性を有する第１の絶縁膜を全面に堆積し、異方性エッチングにより前記ゲート電極側壁上に第１サイドウォールスペーサ層を残す工程と；
（ｅ）前記半導体基板全面に前記ゲート絶縁膜よりエッチング速度の速い第２の絶縁膜を堆積し、異方性エッチングにより前記第１のサイドウォールスペーサの側壁上に第２のサイドウォールスペーサ層を残す工程と；
（ｆ）前記ゲート絶縁膜をエッチングし、前記半導体基板の表面を露出する工程と；
（ｇ）前記第１、第２のサイドウォールスペーサを介してイオン注入を行ない、ソース／ドレイン領域を形成する工程と；
（ｈ）希弗酸水溶液で前記半導体基板表面を露出する工程と；
（ｉ）露出した半導体基板表面にシリサイド層を形成する工程と；
を含む半導体装置の製造方法。
１９． さらに、
（ｊ）前記工程（ｃ）と（ｄ）の間に、前記半導体基板全面に第３の絶縁層を堆積する工程
を含み、前記工程（ｄ）は、前記前記第１、第３の絶縁層を異方性エッチングする付記第１８項記載の半導体装置の製造方法。
２０． （ａ）半導体基板上にトンネル絶縁膜、フローティングゲート電極膜、絶縁膜を堆積し、パターニングしてフローティングゲート電極構造を形成する工程と；
（ｂ）半導体基板の他の領域にゲート絶縁膜を形成する工程と；
（ｃ）前記フローティングゲート電極構造、前記ゲート絶縁膜を覆って、導電膜、エッチストッパ膜を堆積する工程と；
（ｄ）前記エッチストッパ膜、導電膜をエッチングして不揮発性メモリの積層ゲート電極構造を形成する工程と；
（ｅ）前記積層ゲート電極構造の側壁上に、リーク防止用第１絶縁膜を形成する工程と；
（ｆ）前記リーク防止用第１絶縁膜を覆って、ＬＰ−ＣＶＤにより窒化シリコン膜を堆積し、異方性エッチングで前記積層ゲート電極側壁上に第１サイドウォールスペーサ層を残す工程と；
（ｇ）前記エッチストッパ層を除去する工程と；
（ｈ）前記他の領域の導電層をパターニングし、ゲート電極構造を形成する工程と；
（ｉ）前記半導体基板全面に第２絶縁膜を堆積し、異方性エッチングにより前記積層ゲート電極構造、ゲート電極構造側壁上に第２サイドウォールスペーサを残す工程と；
（ｊ）希弗酸水溶液で前記半導体基板表面を露出する工程と；
（ｋ）露出した前記半導体基板表面にシリサイド層を形成する工程と；
を含む半導体装置の製造方法。
２１． 前記工程（ｉ）が、窒化シリコン膜を中間層として含む積層サイドウォールスペーサを形成する付記第２０項記載の半導体装置の製造方法。
【産業上の利用可能性】
【０１０１】
高集積化された半導体装置に利用できる。複数種類の半導体素子を混載した半導体集積回路装置に利用できる。
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上にトンネル絶縁膜を形成し、前記トンネル絶縁膜の上にフローティングゲート電極膜、電極間絶縁膜を堆積し、パターニングして、フローティングゲート電極構造を形成する工程と；
（ｂ）前記半導体基板の他の領域にゲート絶縁膜を形成する工程と；
（ｃ）前記フローティングゲート電極構造、前記ゲート絶縁膜を覆って、導電膜、エッチストッパ膜を堆積する工程と；
（ｄ）前記エッチストッパ膜、導電膜をエッチングして不揮発性メモリの積層ゲート電極構造を形成する工程と；
（ｅ）前記積層ゲート電極構造の側壁上に、リーク防止用第１絶縁膜を形成する工程と；
（ｆ）前記リーク防止用第１絶縁膜を覆って、ＬＰ−ＣＶＤにより窒化シリコン膜を堆積し、異方性エッチングして、前記積層ゲート電極側壁上に第１サイドウォールスペーサ層を残す工程と；
（ｇ）前記エッチストッパ層を除去する工程と；
（ｈ）前記他の領域の前記導電層をパターニングし、ゲート電極構造を形成する工程と；
（ｉ）前記半導体基板全面に第２絶縁膜を堆積し、異方性エッチングして、前記積層ゲート電極構造、ゲート電極構造側壁上に第２サイドウォールスペーサを残す工程と；
（ｊ）希弗酸水溶液で前記半導体基板表面を露出する工程と；
（ｋ）露出した前記半導体基板表面にシリサイド層を形成する工程と；
を含む半導体装置の製造方法。
【請求項２】
前記工程（ｉ）が、前記窒化シリコン膜を中間層として含む積層サイドウォールスペーサを形成する請求項１記載の半導体装置の製造方法。
【請求項１】
（ａ）半導体基板上にトンネル絶縁膜を形成し、前記トンネル絶縁膜の上にフローティングゲート電極膜、電極間絶縁膜を堆積し、パターニングして、フローティングゲート電極構造を形成する工程と；
（ｂ）前記半導体基板の他の領域にゲート絶縁膜を形成する工程と；
（ｃ）前記フローティングゲート電極構造、前記ゲート絶縁膜を覆って、導電膜、エッチストッパ膜を堆積する工程と；
（ｄ）前記エッチストッパ膜、導電膜をエッチングして不揮発性メモリの積層ゲート電極構造を形成する工程と；
（ｅ）前記積層ゲート電極構造の側壁上に、リーク防止用第１絶縁膜を形成する工程と；
（ｆ）前記リーク防止用第１絶縁膜を覆って、ＬＰ−ＣＶＤにより窒化シリコン膜を堆積し、異方性エッチングして、前記積層ゲート電極側壁上に第１サイドウォールスペーサ層を残す工程と；
（ｇ）前記エッチストッパ層を除去する工程と；
（ｈ）前記他の領域の前記導電層をパターニングし、ゲート電極構造を形成する工程と；
（ｉ）前記半導体基板全面に第２絶縁膜を堆積し、異方性エッチングして、前記積層ゲート電極構造、ゲート電極構造側壁上に第２サイドウォールスペーサを残す工程と；
（ｊ）希弗酸水溶液で前記半導体基板表面を露出する工程と；
（ｋ）露出した前記半導体基板表面にシリサイド層を形成する工程と；
を含む半導体装置の製造方法。
【請求項２】
前記工程（ｉ）が、前記窒化シリコン膜を中間層として含む積層サイドウォールスペーサを形成する請求項１記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６−１】
【図６−２】
【図６−３】
【図６−４】
【図６−５】
【図６−６】
【図６−７】
【図６−８】
【図７】
【図８−１】
【図８−２】
【図２】
【図３】
【図４】
【図５】
【図６−１】
【図６−２】
【図６−３】
【図６−４】
【図６−５】
【図６−６】
【図６−７】
【図６−８】
【図７】
【図８−１】
【図８−２】
【公開番号】特開２０１２−８４８８２（Ｐ２０１２−８４８８２Ａ）
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願番号】特願２０１１−２２１９４７（Ｐ２０１１−２２１９４７）
【出願日】平成２３年１０月６日（２０１１．１０．６）
【分割の表示】特願２００５−５０９８４８（Ｐ２００５−５０９８４８）の分割
【原出願日】平成１５年１０月２３日（２００３．１０．２３）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２４年４月２６日（２０１２．４．２６）
【国際特許分類】
【出願日】平成２３年１０月６日（２０１１．１０．６）
【分割の表示】特願２００５−５０９８４８（Ｐ２００５−５０９８４８）の分割
【原出願日】平成１５年１０月２３日（２００３．１０．２３）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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