半導体装置の製造方法
【課題】信頼性の高い半導体装置を製造する。
【解決手段】半導体装置の製造方法は、半導体基板５０上に絶縁膜を形成する工程と、絶縁膜上に、ゲート電極２０およびハードマスク３４を順に積層してなる積層体１０を形成する工程と、積層体１０をマスクとして、半導体基板５０にイオン注入を行う工程と、積層体１０の側面上に保護膜４４を形成する工程と、エッチングによりハードマスク３４を除去する工程と、エッチングにより保護膜４４を除去する工程と、を備える。
【解決手段】半導体装置の製造方法は、半導体基板５０上に絶縁膜を形成する工程と、絶縁膜上に、ゲート電極２０およびハードマスク３４を順に積層してなる積層体１０を形成する工程と、積層体１０をマスクとして、半導体基板５０にイオン注入を行う工程と、積層体１０の側面上に保護膜４４を形成する工程と、エッチングによりハードマスク３４を除去する工程と、エッチングにより保護膜４４を除去する工程と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造において、半導体基板にイオン注入を行う際、ゲート電極上に設けられたハードマスクをマスクとして用いる場合がある。特許文献１には、ゲート電極形成時およびイオン注入時にマスクとして機能するハードマスクに関する技術が開示されている。具体的には、ハードマスク上に補償膜を設けることで、導電膜をエッチングしてゲート電極を形成する際におけるハードマスクの膜減りを防ぎ、イオン注入時においてもハードマスクに十分な厚みを有させることができると記載されている。
【０００３】
また、特許文献２では、ゲート電極を形成するエッチング工程において、ハードマスクが用いられている。特許文献２に記載の技術は、ｐＭＯＳ領域における多結晶シリコンの膜厚のばらつきを抑制しつつ、ｐＭＯＳ領域における多結晶シリコンの膜厚を、ｎＭＯＳ領域における多結晶シリコンの膜厚より薄くするというものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１００９６５号公報
【特許文献２】特開２００９−１８２１２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体基板にイオン注入を行う際、ゲート電極上にハードマスクを設けることにより、チャネリングによって生ずるゲート酸化膜の劣化等を防止することができる。
一方で、ゲート電極上に設けられたハードマスクをマスクとして半導体基板にイオン注入を行った後、ハードマスクをエッチングにより除去する場合がある。この場合、ハードマスクを除去する際に、ゲート電極の側面がエッチングされてしまうおそれがあった。ゲート電極の側面がエッチングされると、ゲート電極の幅が設計値より小さくなり、所望のトランジスタ特性が得られないという問題が生じる。
【課題を解決するための手段】
【０００６】
本発明によれば、半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に、ゲート電極および第１ハードマスクを順に積層してなる積層体を形成する工程と、
前記積層体をマスクとして、前記半導体基板に第１のイオン注入を行う工程と、
前記積層体の側面上に保護膜を形成する工程と、
エッチングにより前記第１ハードマスクを除去する工程と、
エッチングにより前記保護膜を除去する工程と、
を備える半導体装置の製造方法が提供される。
【０００７】
本発明によれば、半導体基板にイオン注入を行う際に用いられる第１ハードマスクを除去する工程の前に、ゲート電極の側面上に保護膜を形成する。このため、第１ハードマスクを除去する際にゲート電極の側面がエッチングされてしまうことを抑制することができる。従って、信頼性の高い半導体装置を製造することが可能となる。
【発明の効果】
【０００８】
本発明によれば、信頼性の高い半導体装置の製造が可能となる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置を示す断面図である。
【図２】図１に示す半導体装置の製造方法を示す断面図である。
【図３】図１に示す半導体装置の製造方法を示す断面図である。
【図４】図１に示す半導体装置の製造方法を示す断面図である。
【図５】図１に示す半導体装置の製造方法を示す断面図である。
【図６】図１に示す半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１１】
図１は、第１の実施形態に係る半導体装置を示す断面図である。また、図２〜図６は、図１に示す半導体装置の製造方法を示す断面図である。
本実施形態における半導体装置の製造方法は、半導体基板５０上にシリコン酸化膜４０を形成する工程と、シリコン酸化膜４０上に、ゲート電極２０およびハードマスク３４を順に積層してなる積層体１０を形成する工程と、積層体１０をマスクとして、半導体基板５０に第１のイオン注入を行う工程と、積層体１０の側面上に保護膜４４を形成する工程と、エッチングによりハードマスク３４を除去する工程と、エッチングにより保護膜４４を除去する工程と、を備える。
以下、本実施形態における半導体装置の構成、および半導体装置の製造方法について、詳細に説明する。
【００１２】
本実施形態に係る半導体装置は、図１に示すように、半導体基板５０と、ゲート絶縁膜４２と、ゲート電極２０と、ゲート側壁膜７０と、ソース・ドレインエクステンション領域５２と、ソース・ドレイン領域５４と、シリサイド層７２と、からなるトランジスタ１００を備えている。
トランジスタ１００は、Ｎ型ＭＯＳＦＥＴまたはＰ型ＭＯＳＦＥＴである。また、トランジスタ１００は、例えばコアトランジスタやＩ／Ｏトランジスタ等である。トランジスタ１００のゲート長は、例えば５０ｎｍである。
【００１３】
ゲート絶縁膜４２は、半導体基板５０上に設けられている。ゲート絶縁膜４２は、例えばシリコン酸化膜により構成される。トランジスタ１００が高電圧トランジスタである場合、ゲート絶縁膜４２の膜厚は、例えば１０〜２０ｎｍである。また、トランジスタ１００が低電圧トランジスタである場合、ゲート絶縁膜４２の膜厚は、例えば１．５〜３ｎｍである。
【００１４】
ゲート電極２０は、ゲート絶縁膜４２上に設けられている。ゲート電極２０は、例えば多結晶シリコンにより構成される。また、ゲート電極２０の膜厚は、例えば５０〜１２０ｎｍである。ゲート電極２０の上面には、シリサイド層７２が設けられている。
ゲート絶縁膜４２およびゲート電極２０の側壁には、ゲート側壁膜７０が形成されている。ゲート側壁膜７０は、例えばシリコン酸化膜により構成される。
【００１５】
半導体基板５０には、ソース・ドレインエクステンション領域５２が形成されている。ソース・ドレインエクステンション領域５２は、ゲート電極２０の両側に設けられる。
また、半導体基板５０にはソース・ドレイン領域５４が形成されている。ソース・ドレイン領域５４は、ゲート電極２０の両側に設けられる。また、ソース・ドレイン領域５４は、ゲート電極２０からみて、ソース・ドレインエクステンション領域５２の外側に形成される。ソース・ドレイン領域５４の上面には、シリサイド層７２が形成されている。
【００１６】
次に、図２〜図６を用いて、本実施形態に係る半導体装置の製造方法を説明する。
まず、図２（ａ）に示すように、半導体基板５０上に、熱酸化法等を用いてシリコン酸化膜４０を形成する。シリコン酸化膜４０は、例えばトランジスタ種ごとに形成することができる。
次いで、シリコン酸化膜４０上に、多結晶シリコン膜２２、シリコン酸化膜３６および多結晶シリコン膜３８を順に成膜する。次いで、多結晶シリコン膜３８上にレジスト膜を形成した後、当該レジスト膜を露光・現像してパターニングを行う。これにより、パターニングされたレジスト膜６０が形成される。
【００１７】
図２（ａ）において成膜される各層の膜厚は次のようである。シリコン酸化膜４０の膜厚は、例えば１０〜２０ｎｍである。また、多結晶シリコン膜２２の膜厚は、５０〜１２０ｎｍである。また、シリコン酸化膜３６の膜厚は、例えば２０〜３０ｎｍである。また、多結晶シリコン膜３８の膜厚は、例えば５０〜１００ｎｍである。なお、この場合、製造される半導体装置が有するトランジスタ１００のゲート長は、例えば５０ｎｍとすることができる。
シリコン酸化膜３６は、後述するように、イオン注入においてマスクとして機能するハードマスク３２を構成する。同様に、多結晶シリコン膜３８は、イオン注入においてマスクとして機能するハードマスク３４を構成する。このため、シリコン酸化膜３６および多結晶シリコン膜３８の膜厚は、後述するイオン注入における注入エネルギーに応じて、適切な値に設定することが可能である。
【００１８】
次に、パターニングされたレジスト膜６０をマスクとしてエッチングすることにより、多結晶シリコン膜３８、シリコン酸化膜３６および多結晶シリコン膜２２を順に除去する。次いで、レジスト膜６０を除去する。これにより、図２（ｂ）に示すように、シリコン酸化膜４０上に、ゲート電極２０、ハードマスク３２およびハードマスク３４を順に積層してなる積層体１０を形成することができる。
このとき、ゲート電極２０は、多結晶シリコンにより構成されることとなる。また、ハードマスク３２は、シリコン酸化膜により構成される。また、ハードマスク３４は、多結晶シリコン膜により構成される。
【００１９】
次に、図３（ａ）に示すように、積層体１０をマスクとして、半導体基板５０にイオン注入を行う。これにより、ソース・ドレインエクステンション領域５２が形成される。
当該イオン注入は、例えば半導体基板５０上にレジスト膜を設け、トランジスタ種ごとに行う。この場合、例えばＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴに分けてイオン注入を行う。また、例えばコアトランジスタとＩ／Ｏトランジスタに分けてイオン注入を行うこともできる。
【００２０】
本実施形態においては、ゲート電極２０上にハードマスク３２およびハードマスク３４が設けられている。このため、当該イオン注入の際に、ゲート電極２０においてチャネリングが発生することを防止することができる。なお、チャネリングとは、ゲート電極に用いる多結晶シリコンが配向性を有するため、特定の方向にイオンが侵入しやすくなる現象をいう。チャネリングが発生した場合、ゲート電極下に位置する絶縁膜等の劣化を招く場合がある。すなわち、本実施形態によれば、シリコン酸化膜４０の劣化を抑制することが可能となる。
【００２１】
次に、図３（ｂ）に示すように、積層体１０の側面上および上面上に、保護膜４４を形成する。保護膜４４は、例えばＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）により成膜することができる。
保護膜４４は、例えばシリコン酸化膜により構成される。また、保護膜４４の膜厚は、例えば３〜８ｎｍである。
【００２２】
次に、図４（ａ）に示すように、積層体１０の側面上に形成された保護膜４４を残しつつ、積層体１０の上面上に形成された保護膜４４を除去する。これにより、ハードマスク３４の上面が露出することとなる。
本実施形態において、保護膜４４は、シリコン酸化膜により構成される。このため、積層体１０の上面上に形成された保護膜４４を除去する当該工程において、保護膜４４とともに、平面視で積層体１０と重ならない領域に位置するシリコン酸化膜４０の一部が除去されることとなる。
【００２３】
積層体１０の上面上に形成された保護膜４４の除去は、例えば異方性ドライエッチングによるエッチバックにより行われる。この場合、例えばＣＨＦ３およびＣＨ２Ｆ２からなるエッチングガスを用いることができる。
また、図２（ａ）に示す工程において半導体基板５０上に形成されたシリコン酸化膜４０の膜厚は、図３（ｂ）において積層体１０の上面上に形成された保護膜４４の膜厚よりも厚いことが好ましい。この場合、積層体１０の上面上に形成された保護膜４４を除去する工程において、半導体基板５０の表面が露出してしまうことを防止することができる。
【００２４】
次に、図４（ｂ）に示すように、ハードマスク３４を除去する。ハードマスク３４の除去は、例えばドライエッチングにより行われる。ハードマスク３４のエッチングは、シリコン酸化膜に対する多結晶シリコン膜のエッチングレートが高い条件において行うことができる。
このため、多結晶シリコン膜からなるハードマスク３４を除去する当該工程において、ゲート電極２０の側面上に設けられたシリコン酸化膜からなる保護膜４４が除去されることを抑制することができる。これにより、ゲート電極２０の側面がエッチングされてしまうことを防止することができる。
また、ハードマスク３４を除去する当該工程において、ゲート電極２０の上面上に設けられたシリコン酸化膜からなるハードマスク３２が除去されることを抑制することもできる。これにより、ゲート電極２０の上面がエッチングされてしまうことを防止することができる。
【００２５】
ハードマスク３４のエッチングにおいては、例えばＨＢｒとＯ２を含有するエッチングガスや、ＳＦ６とＮ２を含有するエッチングガスを用いることができる。具体的には、ハードマスク３４のエッチングにおいて、Ｃｌ２とＨＢｒとＯ２からなるエッチングガスを用いることができる。
このようなエッチングガスを用いることにより、シリコン酸化膜に対する多結晶シリコン膜のエッチングレートを１０倍以上とすることができる。これにより、ゲート電極２０の側面上に設けられた保護膜４４が薄くとも、ゲート電極２０の側面がエッチングされることを十分に抑制することができる。
【００２６】
次に、図５（ａ）に示すように、保護膜４４を除去する。保護膜４４の除去は、例えばウェットエッチングにより行われる。保護膜４４のエッチングには、例えばＤＨＦ（Ｄｉｌｕｔｅｄ ＨＦ）やＢＨＦ（Ｂｕｆｆｅｒｅｄ ＨＦ）等を用いることができる。
なお、ハードマスク３２は、保護膜４４に対して十分に膜厚が大きい。このため、図５（ａ）に示すように、保護膜４４の除去工程後、ハードマスク３２の一部は、ゲート電極２０上に残存することとなる。
次いで、ゲート電極２０と重ならない領域に位置するシリコン酸化膜４０を除去する。これにより、ゲート電極２０下のみに、ゲート絶縁膜４２が残ることとなる。また、ゲート電極２０と重ならない領域において、半導体基板５０の表面が露出することとなる。
【００２７】
次に、ゲート電極２０上および半導体基板５０上に、絶縁膜を堆積する。当該絶縁膜は、例えばシリコン酸化膜によって構成される。次いで、当該絶縁膜に対し異方性ドライエッチングを行う。これにより、図５（ｂ）に示すように、ゲート電極２０およびゲート絶縁膜４２の側面上にゲート側壁膜７０が形成されることとなる。なお、当該エッチング工程により、ゲート電極２０上および半導体基板５０上に堆積した絶縁膜とともに、ゲート電極２０上に形成されたハードマスク３２が除去される。
【００２８】
次に、ゲート電極２０およびゲート側壁膜７０をマスクとして、半導体基板５０にイオン注入を行う。これにより、図６（ａ）に示すように、ソース・ドレイン領域５４が形成される。
次に、図６（ｂ）に示すように、ゲート電極２０上、および半導体基板５０のうち露出している領域上にシリサイド層７２を形成する。すなわち、ゲート電極２０上およびソース・ドレイン領域５４上に、シリサイド層７２が形成されることとなる。シリサイド層７２は、半導体基板５０上およびゲート電極２０上に、Ｔｉ、Ｃｏ、またはＮｉ等の金属膜を堆積し、これを熱処理することにより形成される。ゲート電極２０上にシリサイド層７２を形成することにより、トランジスタのコンタクト抵抗を低減することができる。
これにより、本実施形態に係る半導体装置が形成されることとなる。
【００２９】
次に、本実施形態の作用および効果を説明する。
ゲート電極上に設けられたハードマスクをマスクとして半導体基板にイオン注入を行った後、ハードマスクをエッチングにより除去する場合がある。この場合、ハードマスクを除去する際に、ゲート電極の側面がエッチングされてしまうおそれがあった。これは、ゲート電極と当該ハードマスクが、ともに多結晶シリコン膜により構成されている場合に、特に顕著となる。
【００３０】
本実施形態によれば、半導体基板５０にイオン注入を行う際に用いられるハードマスク３４を除去する工程の前に、ゲート電極２０の側面上に保護膜４４を形成する。すなわち、ハードマスク３４を除去する工程において、ゲート電極２０の側面は、保護膜４４により保護されることとなる。このため、ハードマスク３４を除去する際にゲート電極２０の側面がエッチングされてしまうことを抑制することができる。従って、信頼性の高い半導体装置を製造することが可能となる。
【００３１】
また、本実施形態によれば、保護膜４４は、シリコン酸化膜によって構成されている。このため、多結晶シリコン膜からなるハードマスク３４を除去する際に、シリコン酸化膜に対する多結晶シリコン膜のエッチングレートが高い条件においてエッチングを行うことで、保護膜４４が除去されることが抑制される。これにより、ハードマスク３４を除去する際に、ゲート電極２０の側面を保護膜４４によって十分に保護し、ゲート電極２０の側面がエッチングされてしまうことを防止することができる。
【００３２】
低電圧トランジスタと高電圧トランジスタを搭載したＳｏＣにおいては、例えば低電圧トランジスタと高電圧トランジスタにおいてゲート電極の膜厚を等しくすることにより、製造工程数を減らして、製造コストを低減することが求められる。しかし、高電圧トランジスタでは、半導体基板へ拡散層を形成する際のイオン注入エネルギーが高くなるため、低電圧トランジスタに合わせた薄い膜厚のゲート電極では、チャネリングが発生しやすくなり、ゲート電極直下の領域までイオンが注入されやすくなる。
【００３３】
本実施形態によれば、ハードマスク３４およびハードマスク３２をマスクとしたイオン注入により、ソース・ドレインエクステンション領域５２を形成する。このため、高電圧トランジスタのゲート電極の膜厚を、低電圧トランジスタのゲート電極に合わせた薄い膜厚としても、イオン注入の際に高電圧トランジスタのゲート電極においてチャネリングが発生することを抑制することができ、ゲート電極直下の領域までイオンが注入されることを抑制することができる。従って、半導体装置の製造工程数を減らし、製造コストを低減しつつ、高品質の半導体装置を提供することが可能となる。
【００３４】
また、本実施形態によれば、ソース・ドレインエクステンション領域５２を形成するイオン注入の際に用いるハードマスクを、ハードマスク３２およびハードマスク３４を積層した２層構造としている。このため、ゲート電極２０の膜厚を薄くした場合でも、ゲート電極２０におけるチャネリングを十分に抑制することが可能となる。
【００３５】
第２の実施形態に係る半導体装置の製造方法は、保護膜４４の形成方法を除いて、第１の実施形態に係る半導体装置の製造方法と同様である。
【００３６】
本実施形態に係る半導体装置の製造方法を説明する。
まず、半導体基板５０上にシリコン酸化膜４０、多結晶シリコン膜２２、シリコン酸化膜３６、および多結晶シリコン膜３８を順に積層する。次いで、多結晶シリコン膜３８、シリコン酸化膜３６、および多結晶シリコン膜２２をエッチングし、ハードマスク３４、ハードマスク３２、およびゲート電極２０を順に積層してなる積層体１０を形成する。次いで、積層体１０をマスクとして、半導体基板５０にイオン注入を行い、ソース・ドレインエクステンション領域５２を形成する。これらの工程については、第１の実施形態と同様に行うことができる。
【００３７】
次に、保護膜４４を形成する。保護膜４４は、積層体１０の側面および上面を酸素雰囲気に曝して酸化することにより、積層体１０の側面上および上面上に形成される。このように、積層体１０の表面を酸素雰囲気で酸化することにより保護膜４４を形成するため、１〜２ｎｍ程度の薄い膜厚を有する保護膜４４を形成することができる。保護膜４４は、例えば酸素アッシング等を用いて形成することができる。
【００３８】
次に、積層体１０の上面上に形成された保護膜４４を、例えば異方性ドライエッチングによってエッチバックすることにより、除去する。当該エッチングでは、例えばＣＨＦ３とＣＨ２Ｆ２からなるエッチングガスを用いることができる。
【００３９】
次いで、多結晶シリコン膜からなるハードマスク３４を除去する。ハードマスク３４の除去は、例えばドライエッチングにより行われる。当該ドライエッチングにおいては、例えばＳＦ６とＯ２を含有するエッチングガスを用いる。これにより、シリコン酸化膜に対する多結晶シリコン膜のエッチングレートを１０倍以上となる。
このため、多結晶シリコン膜からなるハードマスク３４を除去する当該工程において、シリコン酸化膜からなる保護膜４４によりゲート電極２０の側面を保護し、ゲート電極２０の側面がエッチングされてしまうことを防止することができる。
なお、保護膜４４は、１〜２ｎｍ程度の薄い膜厚を有するため、ハードマスク３４を除去する当該工程において、ハードマスク３４と同時に除去することができる。
次いで、ゲート電極２０と重ならない領域に位置するシリコン酸化膜４０を除去して、ゲート電極２０下にゲート絶縁膜４２を形成する。
【００４０】
次に、ゲート電極２０およびゲート絶縁膜４２の側面上にゲート側壁膜７０を形成する。次いで、ゲート電極２０およびゲート側壁膜７０をマスクとしたイオン注入により、ソース・ドレイン領域５４を形成する。そして、ゲート電極２０上およびソース・ドレイン領域５４上に、シリサイド層７２を形成する。これらの工程についても、第１の実施形態と同様に行うことができる。
これにより、本実施形態に係る半導体装置が製造される。
【００４１】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
また、本実施形態によれば、酸素雰囲気に曝して積層体１０の表面を酸化することにより、保護膜４４を形成する。このため、第１の実施形態と比較して、より簡便な方法によって、薄い保護膜を形成することが可能となる。
さらに、本実施形態によれば、保護膜４４は、例えば１〜２ｎｍ程度の薄い膜厚を有する膜とすることができる。このため、保護膜４４は、ハードマスク３４を除去する工程において、ハードマスク３４と同時に除去することができる。これにより、保護膜４４をウェットエッチングにより除去する工程が不要となる。従って、第１の実施形態と比較して、半導体装置の製造を容易に行うことができる。
【００４２】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００４３】
１０ 積層体
２０ ゲート電極
２２ 多結晶シリコン膜
３２ ハードマスク
３４ ハードマスク
３６ シリコン酸化膜
３８ 多結晶シリコン膜
４０ シリコン酸化膜
４２ ゲート絶縁膜
４４ 保護膜
５０ 半導体基板
５２ ソース・ドレインエクステンション領域
５４ ソース・ドレイン領域
６０ レジスト膜
７０ ゲート側壁膜
７２ シリサイド層
１００ トランジスタ
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造において、半導体基板にイオン注入を行う際、ゲート電極上に設けられたハードマスクをマスクとして用いる場合がある。特許文献１には、ゲート電極形成時およびイオン注入時にマスクとして機能するハードマスクに関する技術が開示されている。具体的には、ハードマスク上に補償膜を設けることで、導電膜をエッチングしてゲート電極を形成する際におけるハードマスクの膜減りを防ぎ、イオン注入時においてもハードマスクに十分な厚みを有させることができると記載されている。
【０００３】
また、特許文献２では、ゲート電極を形成するエッチング工程において、ハードマスクが用いられている。特許文献２に記載の技術は、ｐＭＯＳ領域における多結晶シリコンの膜厚のばらつきを抑制しつつ、ｐＭＯＳ領域における多結晶シリコンの膜厚を、ｎＭＯＳ領域における多結晶シリコンの膜厚より薄くするというものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１００９６５号公報
【特許文献２】特開２００９−１８２１２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体基板にイオン注入を行う際、ゲート電極上にハードマスクを設けることにより、チャネリングによって生ずるゲート酸化膜の劣化等を防止することができる。
一方で、ゲート電極上に設けられたハードマスクをマスクとして半導体基板にイオン注入を行った後、ハードマスクをエッチングにより除去する場合がある。この場合、ハードマスクを除去する際に、ゲート電極の側面がエッチングされてしまうおそれがあった。ゲート電極の側面がエッチングされると、ゲート電極の幅が設計値より小さくなり、所望のトランジスタ特性が得られないという問題が生じる。
【課題を解決するための手段】
【０００６】
本発明によれば、半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に、ゲート電極および第１ハードマスクを順に積層してなる積層体を形成する工程と、
前記積層体をマスクとして、前記半導体基板に第１のイオン注入を行う工程と、
前記積層体の側面上に保護膜を形成する工程と、
エッチングにより前記第１ハードマスクを除去する工程と、
エッチングにより前記保護膜を除去する工程と、
を備える半導体装置の製造方法が提供される。
【０００７】
本発明によれば、半導体基板にイオン注入を行う際に用いられる第１ハードマスクを除去する工程の前に、ゲート電極の側面上に保護膜を形成する。このため、第１ハードマスクを除去する際にゲート電極の側面がエッチングされてしまうことを抑制することができる。従って、信頼性の高い半導体装置を製造することが可能となる。
【発明の効果】
【０００８】
本発明によれば、信頼性の高い半導体装置の製造が可能となる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置を示す断面図である。
【図２】図１に示す半導体装置の製造方法を示す断面図である。
【図３】図１に示す半導体装置の製造方法を示す断面図である。
【図４】図１に示す半導体装置の製造方法を示す断面図である。
【図５】図１に示す半導体装置の製造方法を示す断面図である。
【図６】図１に示す半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１１】
図１は、第１の実施形態に係る半導体装置を示す断面図である。また、図２〜図６は、図１に示す半導体装置の製造方法を示す断面図である。
本実施形態における半導体装置の製造方法は、半導体基板５０上にシリコン酸化膜４０を形成する工程と、シリコン酸化膜４０上に、ゲート電極２０およびハードマスク３４を順に積層してなる積層体１０を形成する工程と、積層体１０をマスクとして、半導体基板５０に第１のイオン注入を行う工程と、積層体１０の側面上に保護膜４４を形成する工程と、エッチングによりハードマスク３４を除去する工程と、エッチングにより保護膜４４を除去する工程と、を備える。
以下、本実施形態における半導体装置の構成、および半導体装置の製造方法について、詳細に説明する。
【００１２】
本実施形態に係る半導体装置は、図１に示すように、半導体基板５０と、ゲート絶縁膜４２と、ゲート電極２０と、ゲート側壁膜７０と、ソース・ドレインエクステンション領域５２と、ソース・ドレイン領域５４と、シリサイド層７２と、からなるトランジスタ１００を備えている。
トランジスタ１００は、Ｎ型ＭＯＳＦＥＴまたはＰ型ＭＯＳＦＥＴである。また、トランジスタ１００は、例えばコアトランジスタやＩ／Ｏトランジスタ等である。トランジスタ１００のゲート長は、例えば５０ｎｍである。
【００１３】
ゲート絶縁膜４２は、半導体基板５０上に設けられている。ゲート絶縁膜４２は、例えばシリコン酸化膜により構成される。トランジスタ１００が高電圧トランジスタである場合、ゲート絶縁膜４２の膜厚は、例えば１０〜２０ｎｍである。また、トランジスタ１００が低電圧トランジスタである場合、ゲート絶縁膜４２の膜厚は、例えば１．５〜３ｎｍである。
【００１４】
ゲート電極２０は、ゲート絶縁膜４２上に設けられている。ゲート電極２０は、例えば多結晶シリコンにより構成される。また、ゲート電極２０の膜厚は、例えば５０〜１２０ｎｍである。ゲート電極２０の上面には、シリサイド層７２が設けられている。
ゲート絶縁膜４２およびゲート電極２０の側壁には、ゲート側壁膜７０が形成されている。ゲート側壁膜７０は、例えばシリコン酸化膜により構成される。
【００１５】
半導体基板５０には、ソース・ドレインエクステンション領域５２が形成されている。ソース・ドレインエクステンション領域５２は、ゲート電極２０の両側に設けられる。
また、半導体基板５０にはソース・ドレイン領域５４が形成されている。ソース・ドレイン領域５４は、ゲート電極２０の両側に設けられる。また、ソース・ドレイン領域５４は、ゲート電極２０からみて、ソース・ドレインエクステンション領域５２の外側に形成される。ソース・ドレイン領域５４の上面には、シリサイド層７２が形成されている。
【００１６】
次に、図２〜図６を用いて、本実施形態に係る半導体装置の製造方法を説明する。
まず、図２（ａ）に示すように、半導体基板５０上に、熱酸化法等を用いてシリコン酸化膜４０を形成する。シリコン酸化膜４０は、例えばトランジスタ種ごとに形成することができる。
次いで、シリコン酸化膜４０上に、多結晶シリコン膜２２、シリコン酸化膜３６および多結晶シリコン膜３８を順に成膜する。次いで、多結晶シリコン膜３８上にレジスト膜を形成した後、当該レジスト膜を露光・現像してパターニングを行う。これにより、パターニングされたレジスト膜６０が形成される。
【００１７】
図２（ａ）において成膜される各層の膜厚は次のようである。シリコン酸化膜４０の膜厚は、例えば１０〜２０ｎｍである。また、多結晶シリコン膜２２の膜厚は、５０〜１２０ｎｍである。また、シリコン酸化膜３６の膜厚は、例えば２０〜３０ｎｍである。また、多結晶シリコン膜３８の膜厚は、例えば５０〜１００ｎｍである。なお、この場合、製造される半導体装置が有するトランジスタ１００のゲート長は、例えば５０ｎｍとすることができる。
シリコン酸化膜３６は、後述するように、イオン注入においてマスクとして機能するハードマスク３２を構成する。同様に、多結晶シリコン膜３８は、イオン注入においてマスクとして機能するハードマスク３４を構成する。このため、シリコン酸化膜３６および多結晶シリコン膜３８の膜厚は、後述するイオン注入における注入エネルギーに応じて、適切な値に設定することが可能である。
【００１８】
次に、パターニングされたレジスト膜６０をマスクとしてエッチングすることにより、多結晶シリコン膜３８、シリコン酸化膜３６および多結晶シリコン膜２２を順に除去する。次いで、レジスト膜６０を除去する。これにより、図２（ｂ）に示すように、シリコン酸化膜４０上に、ゲート電極２０、ハードマスク３２およびハードマスク３４を順に積層してなる積層体１０を形成することができる。
このとき、ゲート電極２０は、多結晶シリコンにより構成されることとなる。また、ハードマスク３２は、シリコン酸化膜により構成される。また、ハードマスク３４は、多結晶シリコン膜により構成される。
【００１９】
次に、図３（ａ）に示すように、積層体１０をマスクとして、半導体基板５０にイオン注入を行う。これにより、ソース・ドレインエクステンション領域５２が形成される。
当該イオン注入は、例えば半導体基板５０上にレジスト膜を設け、トランジスタ種ごとに行う。この場合、例えばＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴに分けてイオン注入を行う。また、例えばコアトランジスタとＩ／Ｏトランジスタに分けてイオン注入を行うこともできる。
【００２０】
本実施形態においては、ゲート電極２０上にハードマスク３２およびハードマスク３４が設けられている。このため、当該イオン注入の際に、ゲート電極２０においてチャネリングが発生することを防止することができる。なお、チャネリングとは、ゲート電極に用いる多結晶シリコンが配向性を有するため、特定の方向にイオンが侵入しやすくなる現象をいう。チャネリングが発生した場合、ゲート電極下に位置する絶縁膜等の劣化を招く場合がある。すなわち、本実施形態によれば、シリコン酸化膜４０の劣化を抑制することが可能となる。
【００２１】
次に、図３（ｂ）に示すように、積層体１０の側面上および上面上に、保護膜４４を形成する。保護膜４４は、例えばＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）により成膜することができる。
保護膜４４は、例えばシリコン酸化膜により構成される。また、保護膜４４の膜厚は、例えば３〜８ｎｍである。
【００２２】
次に、図４（ａ）に示すように、積層体１０の側面上に形成された保護膜４４を残しつつ、積層体１０の上面上に形成された保護膜４４を除去する。これにより、ハードマスク３４の上面が露出することとなる。
本実施形態において、保護膜４４は、シリコン酸化膜により構成される。このため、積層体１０の上面上に形成された保護膜４４を除去する当該工程において、保護膜４４とともに、平面視で積層体１０と重ならない領域に位置するシリコン酸化膜４０の一部が除去されることとなる。
【００２３】
積層体１０の上面上に形成された保護膜４４の除去は、例えば異方性ドライエッチングによるエッチバックにより行われる。この場合、例えばＣＨＦ３およびＣＨ２Ｆ２からなるエッチングガスを用いることができる。
また、図２（ａ）に示す工程において半導体基板５０上に形成されたシリコン酸化膜４０の膜厚は、図３（ｂ）において積層体１０の上面上に形成された保護膜４４の膜厚よりも厚いことが好ましい。この場合、積層体１０の上面上に形成された保護膜４４を除去する工程において、半導体基板５０の表面が露出してしまうことを防止することができる。
【００２４】
次に、図４（ｂ）に示すように、ハードマスク３４を除去する。ハードマスク３４の除去は、例えばドライエッチングにより行われる。ハードマスク３４のエッチングは、シリコン酸化膜に対する多結晶シリコン膜のエッチングレートが高い条件において行うことができる。
このため、多結晶シリコン膜からなるハードマスク３４を除去する当該工程において、ゲート電極２０の側面上に設けられたシリコン酸化膜からなる保護膜４４が除去されることを抑制することができる。これにより、ゲート電極２０の側面がエッチングされてしまうことを防止することができる。
また、ハードマスク３４を除去する当該工程において、ゲート電極２０の上面上に設けられたシリコン酸化膜からなるハードマスク３２が除去されることを抑制することもできる。これにより、ゲート電極２０の上面がエッチングされてしまうことを防止することができる。
【００２５】
ハードマスク３４のエッチングにおいては、例えばＨＢｒとＯ２を含有するエッチングガスや、ＳＦ６とＮ２を含有するエッチングガスを用いることができる。具体的には、ハードマスク３４のエッチングにおいて、Ｃｌ２とＨＢｒとＯ２からなるエッチングガスを用いることができる。
このようなエッチングガスを用いることにより、シリコン酸化膜に対する多結晶シリコン膜のエッチングレートを１０倍以上とすることができる。これにより、ゲート電極２０の側面上に設けられた保護膜４４が薄くとも、ゲート電極２０の側面がエッチングされることを十分に抑制することができる。
【００２６】
次に、図５（ａ）に示すように、保護膜４４を除去する。保護膜４４の除去は、例えばウェットエッチングにより行われる。保護膜４４のエッチングには、例えばＤＨＦ（Ｄｉｌｕｔｅｄ ＨＦ）やＢＨＦ（Ｂｕｆｆｅｒｅｄ ＨＦ）等を用いることができる。
なお、ハードマスク３２は、保護膜４４に対して十分に膜厚が大きい。このため、図５（ａ）に示すように、保護膜４４の除去工程後、ハードマスク３２の一部は、ゲート電極２０上に残存することとなる。
次いで、ゲート電極２０と重ならない領域に位置するシリコン酸化膜４０を除去する。これにより、ゲート電極２０下のみに、ゲート絶縁膜４２が残ることとなる。また、ゲート電極２０と重ならない領域において、半導体基板５０の表面が露出することとなる。
【００２７】
次に、ゲート電極２０上および半導体基板５０上に、絶縁膜を堆積する。当該絶縁膜は、例えばシリコン酸化膜によって構成される。次いで、当該絶縁膜に対し異方性ドライエッチングを行う。これにより、図５（ｂ）に示すように、ゲート電極２０およびゲート絶縁膜４２の側面上にゲート側壁膜７０が形成されることとなる。なお、当該エッチング工程により、ゲート電極２０上および半導体基板５０上に堆積した絶縁膜とともに、ゲート電極２０上に形成されたハードマスク３２が除去される。
【００２８】
次に、ゲート電極２０およびゲート側壁膜７０をマスクとして、半導体基板５０にイオン注入を行う。これにより、図６（ａ）に示すように、ソース・ドレイン領域５４が形成される。
次に、図６（ｂ）に示すように、ゲート電極２０上、および半導体基板５０のうち露出している領域上にシリサイド層７２を形成する。すなわち、ゲート電極２０上およびソース・ドレイン領域５４上に、シリサイド層７２が形成されることとなる。シリサイド層７２は、半導体基板５０上およびゲート電極２０上に、Ｔｉ、Ｃｏ、またはＮｉ等の金属膜を堆積し、これを熱処理することにより形成される。ゲート電極２０上にシリサイド層７２を形成することにより、トランジスタのコンタクト抵抗を低減することができる。
これにより、本実施形態に係る半導体装置が形成されることとなる。
【００２９】
次に、本実施形態の作用および効果を説明する。
ゲート電極上に設けられたハードマスクをマスクとして半導体基板にイオン注入を行った後、ハードマスクをエッチングにより除去する場合がある。この場合、ハードマスクを除去する際に、ゲート電極の側面がエッチングされてしまうおそれがあった。これは、ゲート電極と当該ハードマスクが、ともに多結晶シリコン膜により構成されている場合に、特に顕著となる。
【００３０】
本実施形態によれば、半導体基板５０にイオン注入を行う際に用いられるハードマスク３４を除去する工程の前に、ゲート電極２０の側面上に保護膜４４を形成する。すなわち、ハードマスク３４を除去する工程において、ゲート電極２０の側面は、保護膜４４により保護されることとなる。このため、ハードマスク３４を除去する際にゲート電極２０の側面がエッチングされてしまうことを抑制することができる。従って、信頼性の高い半導体装置を製造することが可能となる。
【００３１】
また、本実施形態によれば、保護膜４４は、シリコン酸化膜によって構成されている。このため、多結晶シリコン膜からなるハードマスク３４を除去する際に、シリコン酸化膜に対する多結晶シリコン膜のエッチングレートが高い条件においてエッチングを行うことで、保護膜４４が除去されることが抑制される。これにより、ハードマスク３４を除去する際に、ゲート電極２０の側面を保護膜４４によって十分に保護し、ゲート電極２０の側面がエッチングされてしまうことを防止することができる。
【００３２】
低電圧トランジスタと高電圧トランジスタを搭載したＳｏＣにおいては、例えば低電圧トランジスタと高電圧トランジスタにおいてゲート電極の膜厚を等しくすることにより、製造工程数を減らして、製造コストを低減することが求められる。しかし、高電圧トランジスタでは、半導体基板へ拡散層を形成する際のイオン注入エネルギーが高くなるため、低電圧トランジスタに合わせた薄い膜厚のゲート電極では、チャネリングが発生しやすくなり、ゲート電極直下の領域までイオンが注入されやすくなる。
【００３３】
本実施形態によれば、ハードマスク３４およびハードマスク３２をマスクとしたイオン注入により、ソース・ドレインエクステンション領域５２を形成する。このため、高電圧トランジスタのゲート電極の膜厚を、低電圧トランジスタのゲート電極に合わせた薄い膜厚としても、イオン注入の際に高電圧トランジスタのゲート電極においてチャネリングが発生することを抑制することができ、ゲート電極直下の領域までイオンが注入されることを抑制することができる。従って、半導体装置の製造工程数を減らし、製造コストを低減しつつ、高品質の半導体装置を提供することが可能となる。
【００３４】
また、本実施形態によれば、ソース・ドレインエクステンション領域５２を形成するイオン注入の際に用いるハードマスクを、ハードマスク３２およびハードマスク３４を積層した２層構造としている。このため、ゲート電極２０の膜厚を薄くした場合でも、ゲート電極２０におけるチャネリングを十分に抑制することが可能となる。
【００３５】
第２の実施形態に係る半導体装置の製造方法は、保護膜４４の形成方法を除いて、第１の実施形態に係る半導体装置の製造方法と同様である。
【００３６】
本実施形態に係る半導体装置の製造方法を説明する。
まず、半導体基板５０上にシリコン酸化膜４０、多結晶シリコン膜２２、シリコン酸化膜３６、および多結晶シリコン膜３８を順に積層する。次いで、多結晶シリコン膜３８、シリコン酸化膜３６、および多結晶シリコン膜２２をエッチングし、ハードマスク３４、ハードマスク３２、およびゲート電極２０を順に積層してなる積層体１０を形成する。次いで、積層体１０をマスクとして、半導体基板５０にイオン注入を行い、ソース・ドレインエクステンション領域５２を形成する。これらの工程については、第１の実施形態と同様に行うことができる。
【００３７】
次に、保護膜４４を形成する。保護膜４４は、積層体１０の側面および上面を酸素雰囲気に曝して酸化することにより、積層体１０の側面上および上面上に形成される。このように、積層体１０の表面を酸素雰囲気で酸化することにより保護膜４４を形成するため、１〜２ｎｍ程度の薄い膜厚を有する保護膜４４を形成することができる。保護膜４４は、例えば酸素アッシング等を用いて形成することができる。
【００３８】
次に、積層体１０の上面上に形成された保護膜４４を、例えば異方性ドライエッチングによってエッチバックすることにより、除去する。当該エッチングでは、例えばＣＨＦ３とＣＨ２Ｆ２からなるエッチングガスを用いることができる。
【００３９】
次いで、多結晶シリコン膜からなるハードマスク３４を除去する。ハードマスク３４の除去は、例えばドライエッチングにより行われる。当該ドライエッチングにおいては、例えばＳＦ６とＯ２を含有するエッチングガスを用いる。これにより、シリコン酸化膜に対する多結晶シリコン膜のエッチングレートを１０倍以上となる。
このため、多結晶シリコン膜からなるハードマスク３４を除去する当該工程において、シリコン酸化膜からなる保護膜４４によりゲート電極２０の側面を保護し、ゲート電極２０の側面がエッチングされてしまうことを防止することができる。
なお、保護膜４４は、１〜２ｎｍ程度の薄い膜厚を有するため、ハードマスク３４を除去する当該工程において、ハードマスク３４と同時に除去することができる。
次いで、ゲート電極２０と重ならない領域に位置するシリコン酸化膜４０を除去して、ゲート電極２０下にゲート絶縁膜４２を形成する。
【００４０】
次に、ゲート電極２０およびゲート絶縁膜４２の側面上にゲート側壁膜７０を形成する。次いで、ゲート電極２０およびゲート側壁膜７０をマスクとしたイオン注入により、ソース・ドレイン領域５４を形成する。そして、ゲート電極２０上およびソース・ドレイン領域５４上に、シリサイド層７２を形成する。これらの工程についても、第１の実施形態と同様に行うことができる。
これにより、本実施形態に係る半導体装置が製造される。
【００４１】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
また、本実施形態によれば、酸素雰囲気に曝して積層体１０の表面を酸化することにより、保護膜４４を形成する。このため、第１の実施形態と比較して、より簡便な方法によって、薄い保護膜を形成することが可能となる。
さらに、本実施形態によれば、保護膜４４は、例えば１〜２ｎｍ程度の薄い膜厚を有する膜とすることができる。このため、保護膜４４は、ハードマスク３４を除去する工程において、ハードマスク３４と同時に除去することができる。これにより、保護膜４４をウェットエッチングにより除去する工程が不要となる。従って、第１の実施形態と比較して、半導体装置の製造を容易に行うことができる。
【００４２】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００４３】
１０ 積層体
２０ ゲート電極
２２ 多結晶シリコン膜
３２ ハードマスク
３４ ハードマスク
３６ シリコン酸化膜
３８ 多結晶シリコン膜
４０ シリコン酸化膜
４２ ゲート絶縁膜
４４ 保護膜
５０ 半導体基板
５２ ソース・ドレインエクステンション領域
５４ ソース・ドレイン領域
６０ レジスト膜
７０ ゲート側壁膜
７２ シリサイド層
１００ トランジスタ
【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に、ゲート電極および第１ハードマスクを順に積層してなる積層体を形成する工程と、
前記積層体をマスクとして、前記半導体基板に第１のイオン注入を行う工程と、
前記積層体の側面上に保護膜を形成する工程と、
エッチングにより前記第１ハードマスクを除去する工程と、
エッチングにより前記保護膜を除去する工程と、
を備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記保護膜は、シリコン酸化膜により構成される半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記ゲート電極および前記第１ハードマスクは、多結晶シリコンにより構成される半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記積層体を形成する前記工程において、前記積層体は、前記ゲート電極、第２ハードマスクおよび前記第１ハードマスクを順に積層することにより形成され、
前記第２ハードマスクは、シリコン酸化膜により構成される半導体装置の製造方法。
【請求項５】
請求項１ないし４いずれか１項に記載の半導体装置の製造方法において、
前記保護膜を形成する前記工程は、前記積層体の側面上および上面上に前記保護膜を成膜する工程と、前記積層体の上面上に形成された前記保護膜を除去する工程と、を有している半導体装置の製造方法。
【請求項６】
請求項１ないし４いずれか１項に記載の半導体装置の製造方法において、
前記保護膜を形成する前記工程は、前記積層体の側面および上面を酸素雰囲気に曝して酸化することにより前記積層体の側面上および上面上に前記保護膜を形成する工程と、前記積層体の上面上に形成された前記保護膜を除去する工程と、を有している半導体装置の製造方法。
【請求項７】
請求項５または６に記載の半導体装置の製造方法において、
前記絶縁膜を形成する前記工程において前記半導体基板上に形成された前記絶縁膜の膜厚は、前記保護膜を形成する前記工程において前記積層体の上面上に形成された前記保護膜の膜厚よりも大きい半導体装置の製造方法。
【請求項８】
請求項１ないし７いずれか１項に記載の半導体装置の製造方法において、
前記保護膜を除去する前記工程の後において、
前記ゲート電極の側面上にゲート側壁膜を形成する工程と、
前記ゲート電極および前記ゲート側壁膜をマスクとして、前記半導体基板に第２のイオン注入を行う工程と、
を備える半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記第２のイオン注入を行う前記工程の後において、
前記ゲート電極上、および前記半導体基板のうち露出している領域上にシリサイド層を形成する工程を備える半導体装置の製造方法。
【請求項１】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に、ゲート電極および第１ハードマスクを順に積層してなる積層体を形成する工程と、
前記積層体をマスクとして、前記半導体基板に第１のイオン注入を行う工程と、
前記積層体の側面上に保護膜を形成する工程と、
エッチングにより前記第１ハードマスクを除去する工程と、
エッチングにより前記保護膜を除去する工程と、
を備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記保護膜は、シリコン酸化膜により構成される半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記ゲート電極および前記第１ハードマスクは、多結晶シリコンにより構成される半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記積層体を形成する前記工程において、前記積層体は、前記ゲート電極、第２ハードマスクおよび前記第１ハードマスクを順に積層することにより形成され、
前記第２ハードマスクは、シリコン酸化膜により構成される半導体装置の製造方法。
【請求項５】
請求項１ないし４いずれか１項に記載の半導体装置の製造方法において、
前記保護膜を形成する前記工程は、前記積層体の側面上および上面上に前記保護膜を成膜する工程と、前記積層体の上面上に形成された前記保護膜を除去する工程と、を有している半導体装置の製造方法。
【請求項６】
請求項１ないし４いずれか１項に記載の半導体装置の製造方法において、
前記保護膜を形成する前記工程は、前記積層体の側面および上面を酸素雰囲気に曝して酸化することにより前記積層体の側面上および上面上に前記保護膜を形成する工程と、前記積層体の上面上に形成された前記保護膜を除去する工程と、を有している半導体装置の製造方法。
【請求項７】
請求項５または６に記載の半導体装置の製造方法において、
前記絶縁膜を形成する前記工程において前記半導体基板上に形成された前記絶縁膜の膜厚は、前記保護膜を形成する前記工程において前記積層体の上面上に形成された前記保護膜の膜厚よりも大きい半導体装置の製造方法。
【請求項８】
請求項１ないし７いずれか１項に記載の半導体装置の製造方法において、
前記保護膜を除去する前記工程の後において、
前記ゲート電極の側面上にゲート側壁膜を形成する工程と、
前記ゲート電極および前記ゲート側壁膜をマスクとして、前記半導体基板に第２のイオン注入を行う工程と、
を備える半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
前記第２のイオン注入を行う前記工程の後において、
前記ゲート電極上、および前記半導体基板のうち露出している領域上にシリサイド層を形成する工程を備える半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−２１２６２（Ｐ２０１３−２１２６２Ａ）
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願番号】特願２０１１−１５５６７５（Ｐ２０１１−１５５６７５）
【出願日】平成２３年７月１４日（２０１１．７．１４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願日】平成２３年７月１４日（２０１１．７．１４）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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