半導体装置の製造方法
【課題】チャネルに大きな歪を生じさせることができ、制御を容易に行うことができる半導体装置の製造方法を提供する。
【解決手段】半導体基板1上に、絶縁膜3、多結晶シリコン膜4及びアモルファスシリコン膜5を含む積層体を、ゲート電極の平面形状に形成する。多結晶シリコン膜4及びアモルファスシリコン膜5の側方にサイドウォール6を形成する。サイドウォール6をマスクとして半導体基板1の表面にp型不純物を導入して不純物導入領域7を形成する。サイドウォール6をマスクとして不純物導入領域7の表面に溝8を形成する。溝8内にSiGe層9を選択成長させる。アモルファスシリコン膜5を選択的に除去して、多結晶シリコン膜4を露出する。多結晶シリコン膜4上に導電層11を形成する。
【解決手段】半導体基板1上に、絶縁膜3、多結晶シリコン膜4及びアモルファスシリコン膜5を含む積層体を、ゲート電極の平面形状に形成する。多結晶シリコン膜4及びアモルファスシリコン膜5の側方にサイドウォール6を形成する。サイドウォール6をマスクとして半導体基板1の表面にp型不純物を導入して不純物導入領域7を形成する。サイドウォール6をマスクとして不純物導入領域7の表面に溝8を形成する。溝8内にSiGe層9を選択成長させる。アモルファスシリコン膜5を選択的に除去して、多結晶シリコン膜4を露出する。多結晶シリコン膜4上に導電層11を形成する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【0002】
従来、電荷の移動度を向上するためにチャネルに歪を生じさせたpチャネルトランジスタについての研究が行われている。例えば、SiGe膜をソース及びドレインに形成したpチャネルトランジスタについての研究が行われている。なお、nチャネルトランジスタのソース及びドレインにSiGe層を形成すると、電荷の移動度が低下してしまう。このため、pチャネルトランジスタ及びnチャネルトランジスタを一つの半導体装置に含ませる場合、SiGe層はpチャネルトランジスタのみに形成している。
【0003】
ここで、従来の半導体装置の製造方法の概要について説明する。図1A乃至図1Bは、従来の半導体装置の製造方法を工程順に示す断面図である。ここではpチャネルトランジスタを形成する予定の領域(pチャネルトランジスタ形成予定領域)のみについて説明する。
【0004】
先ず、図1A(a)に示すように、半導体基板101の表面に素子分離絶縁膜102を形成する。次いで、素子分離絶縁膜102により区画された素子活性領域内で、半導体基板101上に、平面形状がゲート電極と一致するゲート絶縁膜103及び多結晶シリコン膜104を形成する。また、多結晶シリコン膜104の両脇において、半導体基板101の表面に不純物導入領域105を形成する。その後、サイドウォール用の絶縁膜を全面に形成し、この絶縁膜のエッチバックを行うことにより、多結晶シリコン膜104の側方にサイドウォール106を形成する。続いて、p型不純物のイオン注入を行うことにより、半導体基板101の表面に不純物導入領域107を形成する。次いで、サイドウォール106と整合する溝108を不純物導入領域107の表面に形成する。このような溝108は、ドライエッチング及びウェットエッチングにより形成することができる。その後、溝108内にSiGe層109を形成し、その上にSi層を形成する。続いて、Si層、SiGe層109及び多結晶シリコン膜104の表層部のシリサイド化を行い、シリサイド膜112を形成する。
【0005】
次いで、図1A(b)に示すように、絶縁膜113を全面に形成する。
【0006】
その後、図1B(c)に示すように、CMP(chemical mechanical polishing)法により絶縁膜113を平坦化する。このとき、絶縁膜113の研磨は多結晶シリコン膜104上のシリサイド膜112が露出した時点で停止する。
【0007】
続いて、図1B(d)に示すように、絶縁膜113から露出しているシリサイド膜112をエッチングし、更に、多結晶シリコン膜104もエッチングする。SiGe層109の形成後には、SiGe層109からチャネル(ゲート絶縁膜103の直下の領域)に対して半導体基板101の表面に平行な方向の圧縮応力が作用している。また、チャネルに対しては、多結晶シリコン膜104から半導体基板101の表面に垂直な方向の圧縮応力も作用している。従って、チャネルに作用する半導体基板101の表面に平行な方向の圧縮応力は、SiGe層109からの圧縮応力よりも小さい。ところが、このような状態で、多結晶シリコン膜104が除去されると、多結晶シリコン膜104による拘束がなくなるため、チャネルに作用する半導体基板101の表面に平行な方向の圧縮応力が大きくなる。
【0008】
次いで、図1B(e)に示すように、ゲート絶縁膜103上に、ゲート電極として機能する導電膜111を形成する。
【0009】
その後、層間絶縁膜の形成及び配線の形成等を行って半導体装置を完成させる。
【0010】
このような方法によれば、チャネルに大きな圧縮応力を作用させることができるため、大きな歪を生じさせることもできる。
【0011】
しかしながら、この従来の方法では、工程数が多く、コストが高くなってしまう。また、絶縁膜113の研磨の制御が極めて困難である。つまり、絶縁膜113の研磨が不足すると、その後にシリサイド膜112をエッチングすることができなくなり、絶縁膜113の研磨が過剰になると、サイドウォール106まで研磨されて十分な絶縁性を確保できなくなることがある。
【先行技術文献】
【特許文献】
【0012】
【特許文献1】特開2007−150319号公報
【特許文献2】特開2008−172209号公報
【特許文献3】特開2008−193060号公報
【発明の概要】
【発明が解決しようとする課題】
【0013】
本発明の目的は、チャネルに大きな歪を生じさせることができ、制御を容易に行うことができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【0014】
半導体装置の製造方法の一態様では、半導体基板上に、絶縁膜を形成する。前記絶縁膜上に、多結晶シリコン膜及びアモルファスシリコン膜を含む積層体を形成し、ゲート電極形状に加工する。前記多結晶シリコン膜及びアモルファスシリコン膜の側方にサイドウォールを形成する。前記サイドウォールをマスクとして前記半導体基板の表面にp型不純物を導入して不純物導入領域を形成する。前記サイドウォールをマスクとして前記不純物導入領域の表面に溝を形成する。前記溝内にSiGe層を選択成長させる。前記アモルファスシリコン膜を選択的に除去して、前記多結晶シリコン膜を露出する。前記多結晶シリコン膜上に導電層を形成する。
【発明の効果】
【0015】
上記の半導体装置の製造方法によれば、少ない工程で、マージンが狭いCMP等の処理を行わずに、チャネルに大きな歪を生じさせることができる。つまり、制御を容易に行うことができる。
【図面の簡単な説明】
【0016】
【図1A】従来の半導体装置の製造方法を工程順に示す断面図である。
【図1B】図1Aに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図2A】第1の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図2B】図2Aに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図2C】図2Bに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図3】第1の実施形態の作用を示す断面図である。
【図4A】第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図4B】図4Aに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図4C】図4Bに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図4D】図4Cに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図5】アモルファスシリコン膜のエッチングに関する実験の結果を示す図である。
【図6】アモルファスシリコン膜の形成に関する実験の結果を示す図である。
【図7】第3の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【発明を実施するための形態】
【0017】
以下、実施形態について、添付の図面を参照して具体的に説明する。
【0018】
(第1の実施形態)
先ず、第1の実施形態について説明する。図2A乃至図2Cは、第1の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。ここでは、pチャネルトランジスタの形成に関する説明を行う。
【0019】
第1の実施形態では、先ず、図2A(a)に示すように、単結晶シリコン基板等の半導体基板1の表面に素子分離絶縁膜2を形成する。次いで、素子分離絶縁膜2により区画された素子活性領域内で、半導体基板1上にゲート絶縁膜3、多結晶シリコン膜4及びアモルファスシリコン膜5の積層体を形成する。この積層体の平面形状は、ゲート電極の平面形状と一致させる。ゲート絶縁膜3としては、例えば熱酸化膜又はSiON膜を形成する。多結晶シリコン膜4としてB等の不純物を含むものを形成してもよい。また、多結晶シリコン膜4及びアモルファスシリコン膜5の両脇において、半導体基板1の表面にp型の不純物注入領域17を形成する。なお、不純物注入領域17に若干のn型不純物を含ませてもよい。
【0020】
その後、サイドウォール用の絶縁膜を550℃以下の温度で全面に形成し、この絶縁膜のエッチバックを行うことにより、図2A(b)に示すように、多結晶シリコン膜4及びアモルファスシリコン膜5の側方にサイドウォール6を形成する。550℃以下であれば、アモルファスシリコン膜5は再結晶化しない。続いて、p型不純物のイオン注入を行うことにより、半導体基板1の表面に不純物導入領域7を形成する。
【0021】
次いで、図2A(c)に示すように、サイドウォール6と整合する溝8を不純物導入領域7の表面に形成する。このような溝8は、例えば、ドライエッチング及びウェットエッチングにより形成することができる。
【0022】
その後、図2B(d)に示すように、溝8内に単結晶のSiGe層9を550℃以下の温度で形成し、その上に単結晶のSi層10を形成する。このとき、SiGe層9は結晶化しているSi上のみに選択成長させ、Si層10は結晶化しているSiGe上のみに選択成長させる。このため、SiGe層9は、アモルファスシリコン膜5上には成長せず、Si層10はアモルファスシリコン膜5上方に成長しない。
【0023】
SiGe層9の形成後では、図3(a)に示すように、SiGe層9からチャネル(ゲート絶縁膜3の直下の領域)に対して半導体基板1の表面に平行な方向の圧縮応力が作用する。また、チャネルに対しては、多結晶シリコン膜4及びアモルファスシリコン膜5から半導体基板1の表面に垂直な方向の圧縮応力も作用している。従って、チャネルに作用する半導体基板1の表面に平行な方向の圧縮応力20aは、表面に垂直な方向の圧縮応力20bの作用により、SiGe層9から作用する圧縮応力よりも小さい。
【0024】
続いて、図2B(e)に示すように、アモルファスシリコン膜5を選択的にエッチングする。アモルファスシリコン膜5が除去されると、図3(b)に示すように、半導体基板1の表面に垂直な方向の圧縮応力20bはほとんど作用しなくなる。このため、表面に平行な方向の圧縮応力20aが大きくなる。つまり、チャネルに生じる歪が大きなものとなる。
【0025】
次いで、図2B(f)に示すように、例えばBが導入された導電性のSiGe層11をSi層10上及び多結晶シリコン膜4上に形成する。SiGe層11は結晶化しているシリコン上のみに選択成長する。その後、不純物導入領域7内の不純物を活性化させるアニールを行う。このアニールの結果、SiGe層11中の不純物、例えばBの一部が多結晶シリコン膜4に拡散する。
【0026】
その後、図2C(g)に示すように、SiGe層11及びSi層10をシリサイド化することにより、シリサイド層12を形成する。なお、SiGe層11及びSi層10の全体をシリサイド化するのではなく、これらの一部のみをシリサイド化してもよい。また、SiGe層9の表層部までシリサイド化してもよい。
【0027】
続いて、図2C(h)に示すように、層間絶縁膜13を全面に形成し、層間絶縁膜13内に、シリサイド層12に接するコンタクトプラグ14を形成する。更に、層間絶縁膜13上に、コンタクトプラグ14に接する配線15を形成する。
【0028】
その後、更に、層間絶縁膜の形成及び配線の形成等を行って半導体装置を完成させる。
【0029】
このような第1の実施形態では、図1A〜図1Bに示す従来の方法と比較して、少ない工程でpチャネルトランジスタを形成することができる。また、マージンが狭いCMPを行う必要がないため、容易に所望のpチャネルトランジスタを形成することができる。更に、図2B(d)に示すSiGe層9及びSi層10の形成から図2B(f)に示すSiGe層11の形成までの処理を一つのエピタキシャル装置内で行うことができる。
【0030】
(第2の実施形態)
次に、第2の実施形態について説明する。図4A乃至図4Dは、第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。ここでは、pチャネルトランジスタの形成に関する説明を行う。
【0031】
第2の実施形態では、先ず、図4A(a)に示すように、例えば表面が(001)面の単結晶シリコン基板等の半導体基板21の表面に素子分離絶縁膜22を形成する。次いで、素子分離絶縁膜22により区画された素子活性領域内で、半導体基板21の表面に、例えば厚さが1.2nm程度のSiON膜23aを形成する。その後、SiON膜23a上に、厚さが80nm〜110nm(例えば100nm)の多結晶シリコン膜24aを形成する。多結晶シリコン膜24aとしてB等の不純物を含むものを形成してもよい。
【0032】
続いて、図4B(b)に示すように、不純物のイオン注入を行うことにより、多結晶シリコン膜24aを、一部を残してアモルファスシリコン膜25に変化させる。つまり、アモルファスシリコン膜25を形成し、残部を多結晶シリコン膜24として、多結晶シリコン膜24及びアモルファスシリコン膜25を含む積層体を形成する。アモルファスシリコン膜25の厚さは、60nm〜100nm(例えば80nm)とし、残存する多結晶シリコン膜24の厚さは、5nm〜30nm(例えば20nm)とする。不純物としては、例えばIn又はAsを用いる。Inを用いる場合、注入エネルギを90keV〜150keV(例えば120keV)とし、ドーズ量を1×1013cm-2〜1×1014cm-2(例えば6.00×1013cm-2)とし、半導体基板21の表面に垂直な方向から0°〜30°(例えば28°)傾斜した方向からイオン注入を行う。Asを用いる場合、注入エネルギを30keV〜50keV(例えば40keV)とし、ドーズ量を1×1015cm-2〜1×1016cm-2(例えば2.00×1015cm-2)とし、半導体基板21の表面に垂直な方向から0°〜5°(例えば0°)傾斜した方向からイオン注入を行う。
【0033】
次いで、図4A(c)に示すように、アモルファスシリコン膜25、多結晶シリコン膜24及びSiON膜23aをゲート電極の平面形状にパターニングする。この結果、SiON膜23aからゲート絶縁膜23が得られる。
【0034】
その後、図4B(d)に示すように、アモルファスシリコン膜25及び多結晶シリコン膜24の側方にオフセット膜26aを形成する。オフセット膜26aとしては、例えばシリコン窒化膜又はシリコン酸化膜を形成する。オフセット膜26aの厚さ(幅)は、5nm〜10nm(例えば8nm)とする。続いて、アモルファスシリコン膜25及び多結晶シリコン膜24の両脇において、半導体基板21の表面に不純物導入領域37を形成する。不純物導入領域37の形成では、例えば、Sbイオン、Fイオン、Geイオン及びBイオンをこの順で導入する。
【0035】
次いで、図4B(e)に示すように、シリコン酸化膜26b及びシリコン窒化膜26cをこの順で、例えばCVD(chemical vapor deposition)法により形成する。シリコン酸化膜26bは、例えば酸素及びシリコンの原料としてのBTBAS(ビスターシャルブチルアミノシラン)を用いて500℃〜550℃(例えば520℃)で形成し、その厚さは、3nm〜7nm(例えば5nm)とする。また、シリコン窒化膜26cは、例えばアンモニア及びシリコンの原料としてのBTBASを用いて500〜550℃(例えば540℃)で形成し、その厚さは、25nm〜35nm(例えば30nm)とする。
【0036】
その後、シリコン窒化膜26c及びシリコン酸化膜26bのエッチバックを行う。この結果、図4B(f)に示すように、アモルファスシリコン膜25及び多結晶シリコン膜24の側方に、オフセット膜26a、シリコン酸化膜26b及びシリコン窒化膜26cを含むサイドウォール26が形成される。なお、シリコン窒化膜26c及びシリコン酸化膜26bのエッチバックでは、例えば、シリコン酸化膜26bをエッチングストッパとしてシリコン窒化膜26cのエッチングを行い、その後にシリコン酸化膜26bのエッチングを行う。
【0037】
続いて、p型不純物、例えばBイオンのイオン注入を行うことにより、図4C(g)に示すように、不純物導入領域27を形成する。
【0038】
次いで、図4C(h)に示すように、シリコン窒化膜26cの外縁と整合する溝28を不純物導入領域27の表面に形成する。例えば、溝28のチャネル領域側の側面は<111>面となっている。このような溝28は、ドライエッチングにより所定深さの溝を形成した後に、TMAH(Tetra Methyl Ammonium Hydroxide)等の有機アルカリ溶液を用いたウェットエッチングを行うことにより、自己整合的に形成することができる。溝28の深さは、例えば20nm〜80nm(例えば60nm)とする。
【0039】
その後、図4C(i)に示すように、500℃〜550℃(例えば550℃)で、溝28の底部からSiGe層29を成長させ、その上にSi層30を成長させる。このとき、SiGe層29は結晶化しているSi上のみに選択成長させ、Si層30は結晶化しているSiGe上のみに選択成長させる。このため、SiGe層29は、アモルファスシリコン膜25上には成長せず、Si層30はアモルファスシリコン膜25上方に成長しない。SiGe層29の厚さは、例えば20nm〜80nm(例えば60nm)とし、Si層30の厚さは、例えば2nm〜10nm(例えば5nm)とする。SiGe層29としては、Geの割合が18原子%〜24原子%(例えば20原子%)であり、不純物としてBを5×1019cm-3〜3×1020cm-3(例えば1×1020cm-3)含むものを形成する。このようなSiGe層29は、例えば表1に示す条件下で形成することができる。また、Si層30としては、不純物としてBを5×1019cm-3〜3×1020cm-3(例えば1×1020cm-3)含むものを形成する。このようなSi層30は、例えば表2に示す条件下で形成することができる。
【0040】
【表1】
【0041】
【表2】
【0042】
続いて、図4D(j)に示すように、500℃〜550℃(例えば550℃)で、H2ガス及びCl2ガスを用いて、アモルファスシリコン膜25を選択的にエッチングする。つまり、多結晶シリコン膜24及びSi層30を残したままアモルファスシリコン膜25を選択的にドライエッチングする。このとき、H2ガスの分圧を20Pa〜60Pa(例えば40Pa)とし、Cl2ガスの分圧を1.0Pa〜2Pa(例えば1.2Pa)とする。また、エッチング時間を、例えば20分間とする。
【0043】
次いで、図4D(k)に示すように、550℃〜700℃(例えば650℃)で、多結晶シリコン膜24及びSi層30上にSiGe層31を成長させる。SiGe層31の厚さは、例えば20nm〜40nm(例えば30nm)とする。SiGe層31としては、Geの割合が10原子%〜20原子%(例えば20原子%)であり、不純物としてBを5×1019cm-3〜1×1020cm-3(例えば5×1019cm-3)含むものを形成する。このようなSiGe層31は、例えば表3に示す条件下で形成することができる。このような条件下では、多結晶シリコン膜24上での成長速度とSi層30上での成長速度とほぼ一致する。
【0044】
【表3】
【0045】
その後、不純物導入領域37及び27内の不純物を活性化させるアニールを行う。このアニールの結果、SiGe層31中のBの一部が多結晶シリコン膜24に拡散する。
【0046】
続いて、図4D(l)に示すように、SiGe層31及びSi層30をシリサイド化することにより、シリサイド層32を形成する。なお、SiGe層31及びSi層30の全体をシリサイド化するのではなく、これらの一部のみをシリサイド化してもよい。また、SiGe層29の表層部までシリサイド化してもよい。
【0047】
その後、層間絶縁膜の形成及び配線の形成等を行って半導体装置を完成させる。
【0048】
このような第2の実施形態によっても、第1の実施形態と同様の効果が得られる。つまり、図1A〜図1Bに示す従来の方法と比較して、少ない工程でpチャネルトランジスタを形成することができる。また、マージンが狭いCMPを行う必要がないため、容易に所望のpチャネルトランジスタを形成することができる。また、ゲート電極として機能するSiGe層31の形成の際に、SiGe層31に不純物(B)を導入しているため、ゲート電極の空乏化を抑制することができる。更に、図4C(i)に示すSiGe層29及びSi層30の形成から図4D(k)に示すSiGe層31の形成までの処理を一つのエピタキシャル装置内で行うことができる。
【0049】
ここで、本願発明者が行ったアモルファスシリコン膜に関する実験について説明する。
【0050】
本願発明者は、多結晶シリコン膜及びアモルファスシリコン膜のエッチングされやすさに関する実験を行った。この実験では、図5(a)に示すように、多結晶シリコン膜51の表面にIn又はAsのイオン注入を行うことにより、図5(b)に示すように、アモルファスシリコン膜52を形成した。そして、550℃で、H2ガス及びCl2ガスを用いて、アモルファスシリコン膜52をエッチングし、このときのエッチング時間とエッチング量Δtとの関係を求めた。この関係を図5(d)に示す。
【0051】
なお、Inのイオン注入では、注入エネルギを120keVとし、ドーズ量を6.00×1013cm-2とし、多結晶シリコン膜51の表面に垂直な方向から28°傾斜した方向からイオン注入を行った。Asのイオン注入では、注入エネルギを40keVとし、ドーズ量を2.00×1015cm-2とし、多結晶シリコン膜51の表面に垂直な方向からイオン注入を行った。このような条件下でイオン注入を行った結果、図5(d)に示すように、Inをイオン注入した場合には、アモルファスシリコン膜52の厚さが約42nmとなり、Asをイオン注入した場合には、アモルファスシリコン膜52の厚さが約30nmとなった。
【0052】
また、アモルファスシリコン膜52のエッチングでは、H2ガスの分圧を40Paとし、Cl2ガスの分圧を1.2Paとした。また、参考のために、単結晶Si膜についても、アモルファスシリコン膜52のエッチングと同じ条件でエッチングを行った。この結果も図5(d)に示す。
【0053】
図5(d)に示すように、Inのイオン注入を行った場合には、エッチング量Δtは、アモルファスシリコン膜52の厚さと同程度の40nm程度で飽和し始めた。また、Asのイオン注入を行った場合には、エッチング量Δtは、アモルファスシリコン膜52の厚さと同程度の30nm程度で飽和し始めた。これらは、多結晶シリコン膜51がエッチングストッパとして機能し、アモルファスシリコン膜52が選択的にエッチングされたことを意味している。また、単結晶Si膜はほとんどエッチングされなかった。従って、第1及び第2の実施形態では、Si層10及び30がほとんどエッチングされず、SiGe層11及び31がSi層10及び30により保護される。
【0054】
本願発明者は、アモルファスシリコン膜の形成条件に関する実験も行った。この実験では、ドーズ量を2×1015cm-2に固定し、注入エネルギを変化させてAsのイオン注入を所定時間行い、形成されたアモルファスシリコン膜の厚さを測定した。この結果を図6(a)に示す。また、注入エネルギを12keVに固定し、ドーズ量を変化させてAsのイオン注入を所定時間行い、形成されたアモルファスシリコン膜の厚さを測定した。この結果を図6(b)に示す。
【0055】
図6(a)及び(b)に示すように、注入エネルギを大きくするほどアモルファスシリコン膜が厚くなったが、ドーズ量に対するアモルファスシリコン膜の厚さの変化はほとんど飽和していた。
【0056】
(第3の実施形態)
次に、第3の実施形態について説明する。図7は、第3の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【0057】
第3の実施形態では、先ず、第2の実施形態と同様にして、SiON膜23aの形成までの処理を行う(図4A(a))。次いで、図7(a)に示すように、SiON膜23a上に、厚さが5nm〜30nm(例えば20nm)の多結晶シリコン膜34を堆積法により形成する。多結晶シリコン膜34としては、不純物としてBを5×1020cm-3〜1×1021cm-3含むものを形成する。
【0058】
その後、図7(b)に示すように、多結晶シリコン膜34上に、厚さが50nm〜105nm(例えば80nm)のアモルファスシリコン膜35を堆積法により形成する。
【0059】
続いて、図7(c)に示すように、アモルファスシリコン膜35、多結晶シリコン膜34及びSiON膜23aをゲート電極の平面形状にパターニングする。この結果、SiON膜23aからゲート絶縁膜23が得られる。
【0060】
その後、第1の実施形態と同様にして、オフセット膜26aの形成(図4B(d))以降の処理を行い、半導体装置を完成させる。
【0061】
このような第3の実施形態によっても第2の実施形態と同様の効果が得られる。また、多結晶シリコン膜34及びアモルファスシリコン膜35の厚さの制御が、第2の実施形態の多結晶シリコン膜24及びアモルファスシリコン膜25の厚さの制御よりも容易である。なお、第2の実施形態では、多結晶シリコン膜24をゲート電極と同程度の厚さで形成するため、nチャネルトランジスタを並行して形成する場合には、多結晶シリコン膜24をnチャネルトランジスタのゲート電極用の多結晶シリコン膜と同時に形成することができる。
【0062】
なお、アモルファスシリコンの選択的な除去の方法は特に限定されず、例えば、HClガスを用いたエッチングを行ってもよく、また、ジメチルアルミニウムハライド(DMAH)を用いたウェットエッチングを行ってもよい。また、ゲート電極として用いる導電層の材料はSiGeに限定されず、例えばB等の不純物が導入された多結晶Si又はアモルファスSi等を用いてもよい。
【0063】
以下、本発明の諸態様を付記としてまとめて記載する。
【0064】
(付記1)
半導体基板上に、絶縁膜を形成する工程と、
前記絶縁膜上に、多結晶シリコン膜及びアモルファスシリコン膜を含む積層体を形成し、ゲート電極形状に加工する工程と、
前記多結晶シリコン膜及びアモルファスシリコン膜の側方にサイドウォールを形成する工程と、
前記サイドウォールをマスクとして前記半導体基板の表面にp型不純物を導入して不純物導入領域を形成する工程と、
前記サイドウォールをマスクとして前記不純物導入領域の表面に溝を形成する工程と、
前記溝内にSiGe層を選択成長させる工程と、
前記アモルファスシリコン膜を選択的に除去して、前記多結晶シリコン膜を露出する工程と、
前記多結晶シリコン膜上に導電層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【0065】
(付記2)
前記積層体を形成する工程は、
前記絶縁膜上に、前記多結晶シリコン膜よりも厚い第2の多結晶シリコン膜を形成する工程と、
前記第2の多結晶シリコン膜に不純物のイオン注入を行うことにより、前記第2の多結晶シリコン膜の一部をアモルファス化して前記アモルファスシリコン膜を形成し、前記第2の多結晶シリコン膜の残部を前記多結晶シリコン膜とする工程と、
を有することを特徴とする付記1に記載の半導体装置の製造方法。
【0066】
(付記3)
前記不純物としてIn又はAsを用いることを特徴とする付記2に記載の半導体装置の製造方法。
【0067】
(付記4)
前記積層体を形成する工程は、
前記絶縁膜上に、前記多結晶シリコン膜を堆積させる工程と、
前記多結晶シリコン膜上に、前記アモルファスシリコン膜を堆積させる工程と、
を有することを特徴とする付記1に記載の半導体装置の製造方法。
【0068】
(付記5)
前記アモルファスシリコン膜を選択的に除去する工程は、塩素原子を含有するガスを用いたドライエッチングを行う工程を有することを特徴とする付記1乃至4のいずれか1項に記載の半導体装置の製造方法。
【0069】
(付記6)
前記塩素原子を含有するガスとして、塩素ガス及び水素ガスの混合ガスを用いることを特徴とする付記5に記載の半導体装置の製造方法。
【0070】
(付記7)
前記導電層として、不純物が導入されたSiGe層を形成することを特徴とする付記1乃至6のいずれか1項に記載の半導体装置の製造方法。
【0071】
(付記8)
前記溝内にSiGe層を選択成長させる工程と、前記アモルファスシリコン膜を選択的に除去する工程との間に、前記SiGe層上にSi層を選択成長させる工程を有することを特徴とする付記1乃至7のいずれか1項に記載の半導体装置の製造方法。
【0072】
(付記9)
前記半導体基板として、単結晶シリコン基板を用いることを特徴とする付記1乃至8のいずれか1項に記載の半導体装置の製造方法。
【0073】
(付記10)
前記溝内にSiGe層を選択成長させる工程と、前記アモルファスシリコン膜を選択的に除去する工程と、前記多結晶シリコン膜上に導電層を形成する工程と、を同一のエピタキシャル装置内で行うことを特徴とする付記1乃至9のいずれか1項に記載の半導体装置の製造方法。
【符号の説明】
【0074】
3:ゲート絶縁膜
4:多結晶シリコン膜
5:アモルファスシリコン膜
6:サイドウォール
7:不純物注入領域
8:溝
9:SiGe層
10:Si層
11:SiGe層
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【0002】
従来、電荷の移動度を向上するためにチャネルに歪を生じさせたpチャネルトランジスタについての研究が行われている。例えば、SiGe膜をソース及びドレインに形成したpチャネルトランジスタについての研究が行われている。なお、nチャネルトランジスタのソース及びドレインにSiGe層を形成すると、電荷の移動度が低下してしまう。このため、pチャネルトランジスタ及びnチャネルトランジスタを一つの半導体装置に含ませる場合、SiGe層はpチャネルトランジスタのみに形成している。
【0003】
ここで、従来の半導体装置の製造方法の概要について説明する。図1A乃至図1Bは、従来の半導体装置の製造方法を工程順に示す断面図である。ここではpチャネルトランジスタを形成する予定の領域(pチャネルトランジスタ形成予定領域)のみについて説明する。
【0004】
先ず、図1A(a)に示すように、半導体基板101の表面に素子分離絶縁膜102を形成する。次いで、素子分離絶縁膜102により区画された素子活性領域内で、半導体基板101上に、平面形状がゲート電極と一致するゲート絶縁膜103及び多結晶シリコン膜104を形成する。また、多結晶シリコン膜104の両脇において、半導体基板101の表面に不純物導入領域105を形成する。その後、サイドウォール用の絶縁膜を全面に形成し、この絶縁膜のエッチバックを行うことにより、多結晶シリコン膜104の側方にサイドウォール106を形成する。続いて、p型不純物のイオン注入を行うことにより、半導体基板101の表面に不純物導入領域107を形成する。次いで、サイドウォール106と整合する溝108を不純物導入領域107の表面に形成する。このような溝108は、ドライエッチング及びウェットエッチングにより形成することができる。その後、溝108内にSiGe層109を形成し、その上にSi層を形成する。続いて、Si層、SiGe層109及び多結晶シリコン膜104の表層部のシリサイド化を行い、シリサイド膜112を形成する。
【0005】
次いで、図1A(b)に示すように、絶縁膜113を全面に形成する。
【0006】
その後、図1B(c)に示すように、CMP(chemical mechanical polishing)法により絶縁膜113を平坦化する。このとき、絶縁膜113の研磨は多結晶シリコン膜104上のシリサイド膜112が露出した時点で停止する。
【0007】
続いて、図1B(d)に示すように、絶縁膜113から露出しているシリサイド膜112をエッチングし、更に、多結晶シリコン膜104もエッチングする。SiGe層109の形成後には、SiGe層109からチャネル(ゲート絶縁膜103の直下の領域)に対して半導体基板101の表面に平行な方向の圧縮応力が作用している。また、チャネルに対しては、多結晶シリコン膜104から半導体基板101の表面に垂直な方向の圧縮応力も作用している。従って、チャネルに作用する半導体基板101の表面に平行な方向の圧縮応力は、SiGe層109からの圧縮応力よりも小さい。ところが、このような状態で、多結晶シリコン膜104が除去されると、多結晶シリコン膜104による拘束がなくなるため、チャネルに作用する半導体基板101の表面に平行な方向の圧縮応力が大きくなる。
【0008】
次いで、図1B(e)に示すように、ゲート絶縁膜103上に、ゲート電極として機能する導電膜111を形成する。
【0009】
その後、層間絶縁膜の形成及び配線の形成等を行って半導体装置を完成させる。
【0010】
このような方法によれば、チャネルに大きな圧縮応力を作用させることができるため、大きな歪を生じさせることもできる。
【0011】
しかしながら、この従来の方法では、工程数が多く、コストが高くなってしまう。また、絶縁膜113の研磨の制御が極めて困難である。つまり、絶縁膜113の研磨が不足すると、その後にシリサイド膜112をエッチングすることができなくなり、絶縁膜113の研磨が過剰になると、サイドウォール106まで研磨されて十分な絶縁性を確保できなくなることがある。
【先行技術文献】
【特許文献】
【0012】
【特許文献1】特開2007−150319号公報
【特許文献2】特開2008−172209号公報
【特許文献3】特開2008−193060号公報
【発明の概要】
【発明が解決しようとする課題】
【0013】
本発明の目的は、チャネルに大きな歪を生じさせることができ、制御を容易に行うことができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【0014】
半導体装置の製造方法の一態様では、半導体基板上に、絶縁膜を形成する。前記絶縁膜上に、多結晶シリコン膜及びアモルファスシリコン膜を含む積層体を形成し、ゲート電極形状に加工する。前記多結晶シリコン膜及びアモルファスシリコン膜の側方にサイドウォールを形成する。前記サイドウォールをマスクとして前記半導体基板の表面にp型不純物を導入して不純物導入領域を形成する。前記サイドウォールをマスクとして前記不純物導入領域の表面に溝を形成する。前記溝内にSiGe層を選択成長させる。前記アモルファスシリコン膜を選択的に除去して、前記多結晶シリコン膜を露出する。前記多結晶シリコン膜上に導電層を形成する。
【発明の効果】
【0015】
上記の半導体装置の製造方法によれば、少ない工程で、マージンが狭いCMP等の処理を行わずに、チャネルに大きな歪を生じさせることができる。つまり、制御を容易に行うことができる。
【図面の簡単な説明】
【0016】
【図1A】従来の半導体装置の製造方法を工程順に示す断面図である。
【図1B】図1Aに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図2A】第1の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図2B】図2Aに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図2C】図2Bに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図3】第1の実施形態の作用を示す断面図である。
【図4A】第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図4B】図4Aに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図4C】図4Bに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図4D】図4Cに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図5】アモルファスシリコン膜のエッチングに関する実験の結果を示す図である。
【図6】アモルファスシリコン膜の形成に関する実験の結果を示す図である。
【図7】第3の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【発明を実施するための形態】
【0017】
以下、実施形態について、添付の図面を参照して具体的に説明する。
【0018】
(第1の実施形態)
先ず、第1の実施形態について説明する。図2A乃至図2Cは、第1の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。ここでは、pチャネルトランジスタの形成に関する説明を行う。
【0019】
第1の実施形態では、先ず、図2A(a)に示すように、単結晶シリコン基板等の半導体基板1の表面に素子分離絶縁膜2を形成する。次いで、素子分離絶縁膜2により区画された素子活性領域内で、半導体基板1上にゲート絶縁膜3、多結晶シリコン膜4及びアモルファスシリコン膜5の積層体を形成する。この積層体の平面形状は、ゲート電極の平面形状と一致させる。ゲート絶縁膜3としては、例えば熱酸化膜又はSiON膜を形成する。多結晶シリコン膜4としてB等の不純物を含むものを形成してもよい。また、多結晶シリコン膜4及びアモルファスシリコン膜5の両脇において、半導体基板1の表面にp型の不純物注入領域17を形成する。なお、不純物注入領域17に若干のn型不純物を含ませてもよい。
【0020】
その後、サイドウォール用の絶縁膜を550℃以下の温度で全面に形成し、この絶縁膜のエッチバックを行うことにより、図2A(b)に示すように、多結晶シリコン膜4及びアモルファスシリコン膜5の側方にサイドウォール6を形成する。550℃以下であれば、アモルファスシリコン膜5は再結晶化しない。続いて、p型不純物のイオン注入を行うことにより、半導体基板1の表面に不純物導入領域7を形成する。
【0021】
次いで、図2A(c)に示すように、サイドウォール6と整合する溝8を不純物導入領域7の表面に形成する。このような溝8は、例えば、ドライエッチング及びウェットエッチングにより形成することができる。
【0022】
その後、図2B(d)に示すように、溝8内に単結晶のSiGe層9を550℃以下の温度で形成し、その上に単結晶のSi層10を形成する。このとき、SiGe層9は結晶化しているSi上のみに選択成長させ、Si層10は結晶化しているSiGe上のみに選択成長させる。このため、SiGe層9は、アモルファスシリコン膜5上には成長せず、Si層10はアモルファスシリコン膜5上方に成長しない。
【0023】
SiGe層9の形成後では、図3(a)に示すように、SiGe層9からチャネル(ゲート絶縁膜3の直下の領域)に対して半導体基板1の表面に平行な方向の圧縮応力が作用する。また、チャネルに対しては、多結晶シリコン膜4及びアモルファスシリコン膜5から半導体基板1の表面に垂直な方向の圧縮応力も作用している。従って、チャネルに作用する半導体基板1の表面に平行な方向の圧縮応力20aは、表面に垂直な方向の圧縮応力20bの作用により、SiGe層9から作用する圧縮応力よりも小さい。
【0024】
続いて、図2B(e)に示すように、アモルファスシリコン膜5を選択的にエッチングする。アモルファスシリコン膜5が除去されると、図3(b)に示すように、半導体基板1の表面に垂直な方向の圧縮応力20bはほとんど作用しなくなる。このため、表面に平行な方向の圧縮応力20aが大きくなる。つまり、チャネルに生じる歪が大きなものとなる。
【0025】
次いで、図2B(f)に示すように、例えばBが導入された導電性のSiGe層11をSi層10上及び多結晶シリコン膜4上に形成する。SiGe層11は結晶化しているシリコン上のみに選択成長する。その後、不純物導入領域7内の不純物を活性化させるアニールを行う。このアニールの結果、SiGe層11中の不純物、例えばBの一部が多結晶シリコン膜4に拡散する。
【0026】
その後、図2C(g)に示すように、SiGe層11及びSi層10をシリサイド化することにより、シリサイド層12を形成する。なお、SiGe層11及びSi層10の全体をシリサイド化するのではなく、これらの一部のみをシリサイド化してもよい。また、SiGe層9の表層部までシリサイド化してもよい。
【0027】
続いて、図2C(h)に示すように、層間絶縁膜13を全面に形成し、層間絶縁膜13内に、シリサイド層12に接するコンタクトプラグ14を形成する。更に、層間絶縁膜13上に、コンタクトプラグ14に接する配線15を形成する。
【0028】
その後、更に、層間絶縁膜の形成及び配線の形成等を行って半導体装置を完成させる。
【0029】
このような第1の実施形態では、図1A〜図1Bに示す従来の方法と比較して、少ない工程でpチャネルトランジスタを形成することができる。また、マージンが狭いCMPを行う必要がないため、容易に所望のpチャネルトランジスタを形成することができる。更に、図2B(d)に示すSiGe層9及びSi層10の形成から図2B(f)に示すSiGe層11の形成までの処理を一つのエピタキシャル装置内で行うことができる。
【0030】
(第2の実施形態)
次に、第2の実施形態について説明する。図4A乃至図4Dは、第2の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。ここでは、pチャネルトランジスタの形成に関する説明を行う。
【0031】
第2の実施形態では、先ず、図4A(a)に示すように、例えば表面が(001)面の単結晶シリコン基板等の半導体基板21の表面に素子分離絶縁膜22を形成する。次いで、素子分離絶縁膜22により区画された素子活性領域内で、半導体基板21の表面に、例えば厚さが1.2nm程度のSiON膜23aを形成する。その後、SiON膜23a上に、厚さが80nm〜110nm(例えば100nm)の多結晶シリコン膜24aを形成する。多結晶シリコン膜24aとしてB等の不純物を含むものを形成してもよい。
【0032】
続いて、図4B(b)に示すように、不純物のイオン注入を行うことにより、多結晶シリコン膜24aを、一部を残してアモルファスシリコン膜25に変化させる。つまり、アモルファスシリコン膜25を形成し、残部を多結晶シリコン膜24として、多結晶シリコン膜24及びアモルファスシリコン膜25を含む積層体を形成する。アモルファスシリコン膜25の厚さは、60nm〜100nm(例えば80nm)とし、残存する多結晶シリコン膜24の厚さは、5nm〜30nm(例えば20nm)とする。不純物としては、例えばIn又はAsを用いる。Inを用いる場合、注入エネルギを90keV〜150keV(例えば120keV)とし、ドーズ量を1×1013cm-2〜1×1014cm-2(例えば6.00×1013cm-2)とし、半導体基板21の表面に垂直な方向から0°〜30°(例えば28°)傾斜した方向からイオン注入を行う。Asを用いる場合、注入エネルギを30keV〜50keV(例えば40keV)とし、ドーズ量を1×1015cm-2〜1×1016cm-2(例えば2.00×1015cm-2)とし、半導体基板21の表面に垂直な方向から0°〜5°(例えば0°)傾斜した方向からイオン注入を行う。
【0033】
次いで、図4A(c)に示すように、アモルファスシリコン膜25、多結晶シリコン膜24及びSiON膜23aをゲート電極の平面形状にパターニングする。この結果、SiON膜23aからゲート絶縁膜23が得られる。
【0034】
その後、図4B(d)に示すように、アモルファスシリコン膜25及び多結晶シリコン膜24の側方にオフセット膜26aを形成する。オフセット膜26aとしては、例えばシリコン窒化膜又はシリコン酸化膜を形成する。オフセット膜26aの厚さ(幅)は、5nm〜10nm(例えば8nm)とする。続いて、アモルファスシリコン膜25及び多結晶シリコン膜24の両脇において、半導体基板21の表面に不純物導入領域37を形成する。不純物導入領域37の形成では、例えば、Sbイオン、Fイオン、Geイオン及びBイオンをこの順で導入する。
【0035】
次いで、図4B(e)に示すように、シリコン酸化膜26b及びシリコン窒化膜26cをこの順で、例えばCVD(chemical vapor deposition)法により形成する。シリコン酸化膜26bは、例えば酸素及びシリコンの原料としてのBTBAS(ビスターシャルブチルアミノシラン)を用いて500℃〜550℃(例えば520℃)で形成し、その厚さは、3nm〜7nm(例えば5nm)とする。また、シリコン窒化膜26cは、例えばアンモニア及びシリコンの原料としてのBTBASを用いて500〜550℃(例えば540℃)で形成し、その厚さは、25nm〜35nm(例えば30nm)とする。
【0036】
その後、シリコン窒化膜26c及びシリコン酸化膜26bのエッチバックを行う。この結果、図4B(f)に示すように、アモルファスシリコン膜25及び多結晶シリコン膜24の側方に、オフセット膜26a、シリコン酸化膜26b及びシリコン窒化膜26cを含むサイドウォール26が形成される。なお、シリコン窒化膜26c及びシリコン酸化膜26bのエッチバックでは、例えば、シリコン酸化膜26bをエッチングストッパとしてシリコン窒化膜26cのエッチングを行い、その後にシリコン酸化膜26bのエッチングを行う。
【0037】
続いて、p型不純物、例えばBイオンのイオン注入を行うことにより、図4C(g)に示すように、不純物導入領域27を形成する。
【0038】
次いで、図4C(h)に示すように、シリコン窒化膜26cの外縁と整合する溝28を不純物導入領域27の表面に形成する。例えば、溝28のチャネル領域側の側面は<111>面となっている。このような溝28は、ドライエッチングにより所定深さの溝を形成した後に、TMAH(Tetra Methyl Ammonium Hydroxide)等の有機アルカリ溶液を用いたウェットエッチングを行うことにより、自己整合的に形成することができる。溝28の深さは、例えば20nm〜80nm(例えば60nm)とする。
【0039】
その後、図4C(i)に示すように、500℃〜550℃(例えば550℃)で、溝28の底部からSiGe層29を成長させ、その上にSi層30を成長させる。このとき、SiGe層29は結晶化しているSi上のみに選択成長させ、Si層30は結晶化しているSiGe上のみに選択成長させる。このため、SiGe層29は、アモルファスシリコン膜25上には成長せず、Si層30はアモルファスシリコン膜25上方に成長しない。SiGe層29の厚さは、例えば20nm〜80nm(例えば60nm)とし、Si層30の厚さは、例えば2nm〜10nm(例えば5nm)とする。SiGe層29としては、Geの割合が18原子%〜24原子%(例えば20原子%)であり、不純物としてBを5×1019cm-3〜3×1020cm-3(例えば1×1020cm-3)含むものを形成する。このようなSiGe層29は、例えば表1に示す条件下で形成することができる。また、Si層30としては、不純物としてBを5×1019cm-3〜3×1020cm-3(例えば1×1020cm-3)含むものを形成する。このようなSi層30は、例えば表2に示す条件下で形成することができる。
【0040】
【表1】
【0041】
【表2】
【0042】
続いて、図4D(j)に示すように、500℃〜550℃(例えば550℃)で、H2ガス及びCl2ガスを用いて、アモルファスシリコン膜25を選択的にエッチングする。つまり、多結晶シリコン膜24及びSi層30を残したままアモルファスシリコン膜25を選択的にドライエッチングする。このとき、H2ガスの分圧を20Pa〜60Pa(例えば40Pa)とし、Cl2ガスの分圧を1.0Pa〜2Pa(例えば1.2Pa)とする。また、エッチング時間を、例えば20分間とする。
【0043】
次いで、図4D(k)に示すように、550℃〜700℃(例えば650℃)で、多結晶シリコン膜24及びSi層30上にSiGe層31を成長させる。SiGe層31の厚さは、例えば20nm〜40nm(例えば30nm)とする。SiGe層31としては、Geの割合が10原子%〜20原子%(例えば20原子%)であり、不純物としてBを5×1019cm-3〜1×1020cm-3(例えば5×1019cm-3)含むものを形成する。このようなSiGe層31は、例えば表3に示す条件下で形成することができる。このような条件下では、多結晶シリコン膜24上での成長速度とSi層30上での成長速度とほぼ一致する。
【0044】
【表3】
【0045】
その後、不純物導入領域37及び27内の不純物を活性化させるアニールを行う。このアニールの結果、SiGe層31中のBの一部が多結晶シリコン膜24に拡散する。
【0046】
続いて、図4D(l)に示すように、SiGe層31及びSi層30をシリサイド化することにより、シリサイド層32を形成する。なお、SiGe層31及びSi層30の全体をシリサイド化するのではなく、これらの一部のみをシリサイド化してもよい。また、SiGe層29の表層部までシリサイド化してもよい。
【0047】
その後、層間絶縁膜の形成及び配線の形成等を行って半導体装置を完成させる。
【0048】
このような第2の実施形態によっても、第1の実施形態と同様の効果が得られる。つまり、図1A〜図1Bに示す従来の方法と比較して、少ない工程でpチャネルトランジスタを形成することができる。また、マージンが狭いCMPを行う必要がないため、容易に所望のpチャネルトランジスタを形成することができる。また、ゲート電極として機能するSiGe層31の形成の際に、SiGe層31に不純物(B)を導入しているため、ゲート電極の空乏化を抑制することができる。更に、図4C(i)に示すSiGe層29及びSi層30の形成から図4D(k)に示すSiGe層31の形成までの処理を一つのエピタキシャル装置内で行うことができる。
【0049】
ここで、本願発明者が行ったアモルファスシリコン膜に関する実験について説明する。
【0050】
本願発明者は、多結晶シリコン膜及びアモルファスシリコン膜のエッチングされやすさに関する実験を行った。この実験では、図5(a)に示すように、多結晶シリコン膜51の表面にIn又はAsのイオン注入を行うことにより、図5(b)に示すように、アモルファスシリコン膜52を形成した。そして、550℃で、H2ガス及びCl2ガスを用いて、アモルファスシリコン膜52をエッチングし、このときのエッチング時間とエッチング量Δtとの関係を求めた。この関係を図5(d)に示す。
【0051】
なお、Inのイオン注入では、注入エネルギを120keVとし、ドーズ量を6.00×1013cm-2とし、多結晶シリコン膜51の表面に垂直な方向から28°傾斜した方向からイオン注入を行った。Asのイオン注入では、注入エネルギを40keVとし、ドーズ量を2.00×1015cm-2とし、多結晶シリコン膜51の表面に垂直な方向からイオン注入を行った。このような条件下でイオン注入を行った結果、図5(d)に示すように、Inをイオン注入した場合には、アモルファスシリコン膜52の厚さが約42nmとなり、Asをイオン注入した場合には、アモルファスシリコン膜52の厚さが約30nmとなった。
【0052】
また、アモルファスシリコン膜52のエッチングでは、H2ガスの分圧を40Paとし、Cl2ガスの分圧を1.2Paとした。また、参考のために、単結晶Si膜についても、アモルファスシリコン膜52のエッチングと同じ条件でエッチングを行った。この結果も図5(d)に示す。
【0053】
図5(d)に示すように、Inのイオン注入を行った場合には、エッチング量Δtは、アモルファスシリコン膜52の厚さと同程度の40nm程度で飽和し始めた。また、Asのイオン注入を行った場合には、エッチング量Δtは、アモルファスシリコン膜52の厚さと同程度の30nm程度で飽和し始めた。これらは、多結晶シリコン膜51がエッチングストッパとして機能し、アモルファスシリコン膜52が選択的にエッチングされたことを意味している。また、単結晶Si膜はほとんどエッチングされなかった。従って、第1及び第2の実施形態では、Si層10及び30がほとんどエッチングされず、SiGe層11及び31がSi層10及び30により保護される。
【0054】
本願発明者は、アモルファスシリコン膜の形成条件に関する実験も行った。この実験では、ドーズ量を2×1015cm-2に固定し、注入エネルギを変化させてAsのイオン注入を所定時間行い、形成されたアモルファスシリコン膜の厚さを測定した。この結果を図6(a)に示す。また、注入エネルギを12keVに固定し、ドーズ量を変化させてAsのイオン注入を所定時間行い、形成されたアモルファスシリコン膜の厚さを測定した。この結果を図6(b)に示す。
【0055】
図6(a)及び(b)に示すように、注入エネルギを大きくするほどアモルファスシリコン膜が厚くなったが、ドーズ量に対するアモルファスシリコン膜の厚さの変化はほとんど飽和していた。
【0056】
(第3の実施形態)
次に、第3の実施形態について説明する。図7は、第3の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【0057】
第3の実施形態では、先ず、第2の実施形態と同様にして、SiON膜23aの形成までの処理を行う(図4A(a))。次いで、図7(a)に示すように、SiON膜23a上に、厚さが5nm〜30nm(例えば20nm)の多結晶シリコン膜34を堆積法により形成する。多結晶シリコン膜34としては、不純物としてBを5×1020cm-3〜1×1021cm-3含むものを形成する。
【0058】
その後、図7(b)に示すように、多結晶シリコン膜34上に、厚さが50nm〜105nm(例えば80nm)のアモルファスシリコン膜35を堆積法により形成する。
【0059】
続いて、図7(c)に示すように、アモルファスシリコン膜35、多結晶シリコン膜34及びSiON膜23aをゲート電極の平面形状にパターニングする。この結果、SiON膜23aからゲート絶縁膜23が得られる。
【0060】
その後、第1の実施形態と同様にして、オフセット膜26aの形成(図4B(d))以降の処理を行い、半導体装置を完成させる。
【0061】
このような第3の実施形態によっても第2の実施形態と同様の効果が得られる。また、多結晶シリコン膜34及びアモルファスシリコン膜35の厚さの制御が、第2の実施形態の多結晶シリコン膜24及びアモルファスシリコン膜25の厚さの制御よりも容易である。なお、第2の実施形態では、多結晶シリコン膜24をゲート電極と同程度の厚さで形成するため、nチャネルトランジスタを並行して形成する場合には、多結晶シリコン膜24をnチャネルトランジスタのゲート電極用の多結晶シリコン膜と同時に形成することができる。
【0062】
なお、アモルファスシリコンの選択的な除去の方法は特に限定されず、例えば、HClガスを用いたエッチングを行ってもよく、また、ジメチルアルミニウムハライド(DMAH)を用いたウェットエッチングを行ってもよい。また、ゲート電極として用いる導電層の材料はSiGeに限定されず、例えばB等の不純物が導入された多結晶Si又はアモルファスSi等を用いてもよい。
【0063】
以下、本発明の諸態様を付記としてまとめて記載する。
【0064】
(付記1)
半導体基板上に、絶縁膜を形成する工程と、
前記絶縁膜上に、多結晶シリコン膜及びアモルファスシリコン膜を含む積層体を形成し、ゲート電極形状に加工する工程と、
前記多結晶シリコン膜及びアモルファスシリコン膜の側方にサイドウォールを形成する工程と、
前記サイドウォールをマスクとして前記半導体基板の表面にp型不純物を導入して不純物導入領域を形成する工程と、
前記サイドウォールをマスクとして前記不純物導入領域の表面に溝を形成する工程と、
前記溝内にSiGe層を選択成長させる工程と、
前記アモルファスシリコン膜を選択的に除去して、前記多結晶シリコン膜を露出する工程と、
前記多結晶シリコン膜上に導電層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【0065】
(付記2)
前記積層体を形成する工程は、
前記絶縁膜上に、前記多結晶シリコン膜よりも厚い第2の多結晶シリコン膜を形成する工程と、
前記第2の多結晶シリコン膜に不純物のイオン注入を行うことにより、前記第2の多結晶シリコン膜の一部をアモルファス化して前記アモルファスシリコン膜を形成し、前記第2の多結晶シリコン膜の残部を前記多結晶シリコン膜とする工程と、
を有することを特徴とする付記1に記載の半導体装置の製造方法。
【0066】
(付記3)
前記不純物としてIn又はAsを用いることを特徴とする付記2に記載の半導体装置の製造方法。
【0067】
(付記4)
前記積層体を形成する工程は、
前記絶縁膜上に、前記多結晶シリコン膜を堆積させる工程と、
前記多結晶シリコン膜上に、前記アモルファスシリコン膜を堆積させる工程と、
を有することを特徴とする付記1に記載の半導体装置の製造方法。
【0068】
(付記5)
前記アモルファスシリコン膜を選択的に除去する工程は、塩素原子を含有するガスを用いたドライエッチングを行う工程を有することを特徴とする付記1乃至4のいずれか1項に記載の半導体装置の製造方法。
【0069】
(付記6)
前記塩素原子を含有するガスとして、塩素ガス及び水素ガスの混合ガスを用いることを特徴とする付記5に記載の半導体装置の製造方法。
【0070】
(付記7)
前記導電層として、不純物が導入されたSiGe層を形成することを特徴とする付記1乃至6のいずれか1項に記載の半導体装置の製造方法。
【0071】
(付記8)
前記溝内にSiGe層を選択成長させる工程と、前記アモルファスシリコン膜を選択的に除去する工程との間に、前記SiGe層上にSi層を選択成長させる工程を有することを特徴とする付記1乃至7のいずれか1項に記載の半導体装置の製造方法。
【0072】
(付記9)
前記半導体基板として、単結晶シリコン基板を用いることを特徴とする付記1乃至8のいずれか1項に記載の半導体装置の製造方法。
【0073】
(付記10)
前記溝内にSiGe層を選択成長させる工程と、前記アモルファスシリコン膜を選択的に除去する工程と、前記多結晶シリコン膜上に導電層を形成する工程と、を同一のエピタキシャル装置内で行うことを特徴とする付記1乃至9のいずれか1項に記載の半導体装置の製造方法。
【符号の説明】
【0074】
3:ゲート絶縁膜
4:多結晶シリコン膜
5:アモルファスシリコン膜
6:サイドウォール
7:不純物注入領域
8:溝
9:SiGe層
10:Si層
11:SiGe層
【特許請求の範囲】
【請求項1】
半導体基板上に、絶縁膜を形成する工程と、
前記絶縁膜上に、多結晶シリコン膜及びアモルファスシリコン膜を含む積層体を形成し、ゲート電極形状に加工する工程と、
前記多結晶シリコン膜及びアモルファスシリコン膜の側方にサイドウォールを形成する工程と、
前記サイドウォールをマスクとして前記半導体基板の表面にp型不純物を導入して不純物導入領域を形成する工程と、
前記サイドウォールをマスクとして前記不純物導入領域の表面に溝を形成する工程と、
前記溝内にSiGe層を選択成長させる工程と、
前記アモルファスシリコン膜を選択的に除去して、前記多結晶シリコン膜を露出する工程と、
前記多結晶シリコン膜上に導電層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項2】
前記積層体を形成する工程は、
前記絶縁膜上に、前記多結晶シリコン膜よりも厚い第2の多結晶シリコン膜を形成する工程と、
前記第2の多結晶シリコン膜に不純物のイオン注入を行うことにより、前記第2の多結晶シリコン膜の一部をアモルファス化して前記アモルファスシリコン膜を形成し、前記第2の多結晶シリコン膜の残部を前記多結晶シリコン膜とする工程と、
を有することを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記不純物としてIn又はAsを用いることを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項4】
前記積層体を形成する工程は、
前記絶縁膜上に、前記多結晶シリコン膜を堆積させる工程と、
前記多結晶シリコン膜上に、前記アモルファスシリコン膜を堆積させる工程と、
を有することを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項5】
前記アモルファスシリコン膜を選択的に除去する工程は、塩素原子を含有するガスを用いたドライエッチングを行う工程を有することを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。
【請求項1】
半導体基板上に、絶縁膜を形成する工程と、
前記絶縁膜上に、多結晶シリコン膜及びアモルファスシリコン膜を含む積層体を形成し、ゲート電極形状に加工する工程と、
前記多結晶シリコン膜及びアモルファスシリコン膜の側方にサイドウォールを形成する工程と、
前記サイドウォールをマスクとして前記半導体基板の表面にp型不純物を導入して不純物導入領域を形成する工程と、
前記サイドウォールをマスクとして前記不純物導入領域の表面に溝を形成する工程と、
前記溝内にSiGe層を選択成長させる工程と、
前記アモルファスシリコン膜を選択的に除去して、前記多結晶シリコン膜を露出する工程と、
前記多結晶シリコン膜上に導電層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項2】
前記積層体を形成する工程は、
前記絶縁膜上に、前記多結晶シリコン膜よりも厚い第2の多結晶シリコン膜を形成する工程と、
前記第2の多結晶シリコン膜に不純物のイオン注入を行うことにより、前記第2の多結晶シリコン膜の一部をアモルファス化して前記アモルファスシリコン膜を形成し、前記第2の多結晶シリコン膜の残部を前記多結晶シリコン膜とする工程と、
を有することを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記不純物としてIn又はAsを用いることを特徴とする請求項2に記載の半導体装置の製造方法。
【請求項4】
前記積層体を形成する工程は、
前記絶縁膜上に、前記多結晶シリコン膜を堆積させる工程と、
前記多結晶シリコン膜上に、前記アモルファスシリコン膜を堆積させる工程と、
を有することを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項5】
前記アモルファスシリコン膜を選択的に除去する工程は、塩素原子を含有するガスを用いたドライエッチングを行う工程を有することを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置の製造方法。
【図1A】
【図1B】
【図2A】
【図2B】
【図2C】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図5】
【図6】
【図7】
【図1B】
【図2A】
【図2B】
【図2C】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図5】
【図6】
【図7】
【公開番号】特開2011−9308(P2011−9308A)
【公開日】平成23年1月13日(2011.1.13)
【国際特許分類】
【出願番号】特願2009−149174(P2009−149174)
【出願日】平成21年6月23日(2009.6.23)
【出願人】(308014341)富士通セミコンダクター株式会社 (2,507)
【Fターム(参考)】
【公開日】平成23年1月13日(2011.1.13)
【国際特許分類】
【出願日】平成21年6月23日(2009.6.23)
【出願人】(308014341)富士通セミコンダクター株式会社 (2,507)
【Fターム(参考)】
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