半導体装置
【課題】埋め込み特性や膜特性に優れたシリコン酸化膜を高アスペクト比を有する凹部に形成することが可能な半導体装置を提供すること。
【解決手段】半導体装置は、半導体基板の主表面側に形成された凹部を有する下地領域と、前記下地領域の凹部内全体に埋め込まれた塩素を含有するシリコン酸化膜とを有することを特徴とする。
【解決手段】半導体装置は、半導体基板の主表面側に形成された凹部を有する下地領域と、前記下地領域の凹部内全体に埋め込まれた塩素を含有するシリコン酸化膜とを有することを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン酸化膜を有する半導体装置に関する。
【背景技術】
【０００２】
高集積・微細化の潮流に伴い、次世代の半導体装置においては、今よりも微細かつ高アスペクト比の接続孔を有する層間絶縁膜（ＳｉＯ2 膜）を形成し、この層間絶縁膜上に接続孔内において均質でかつ被覆性が良いシリコン窒化膜を形成することができ、さらに次工程のシリコン窒化膜の化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）による研磨工程で、設計値通りの埋込み形状および平坦性の高い表面を実現できるプロセス技術が必須である。
【０００３】
この種の技術は、例えば図３７に示すような素子構造を形成する場合に用いられる。図３７は、ＤＲＡＭセルのＭＯＳトランジスタをチャネル長方向と垂直な方向で切断した断面を示している。
【０００４】
図中、６８１はシリコン基板を示しており、このシリコン基板６８１の表面にはドレイン拡散層６８２が形成されている。シリコン基板６８１上には、ドレイン拡散層６８２に対してのコンタクトホール６８３およびこれを介してドレイン拡散層６８２に繋がる配線溝６８４を有する層間絶縁膜（ＳｉＯ2 膜）６８５が形成されている。
【０００５】
コンタクトホール６８３および配線溝６８４の内部には、タングステンからなる埋込み配線６８６が形成されている。埋込み配線６８６が埋め込まれているところの、コンタクトホール６８３および配線溝６８４の側壁には、シリコン窒化膜６８７が形成されている。
【０００６】
ここでは、埋込み配線６８６はコンタクトホール６８３に関してはその内部全体に形成されているが、配線溝６８４に関してはその途中の深さまでしか形成されていない。埋込み配線６８６で埋め込まれていない部分はシリコン窒化膜６８８が埋め込まれている。
【０００７】
この種のシリコン窒化膜６８８はキャップ絶縁膜と呼ばれている。キャップ絶縁膜の目的は、その上に形成される下部キャパシタ電極６８９と埋込み配線６８６との短絡を防止することにある。
【０００８】
キャップ絶縁膜は、層間絶縁膜（ＳｉＯ2 膜）６８５にキャパシタ用のコンタクトホール、すなわち下部キャパシタ電極をｎ+ 型ソース拡散層と接続するための接続孔をＲＩＥ（Reactive Ion Etching）で形成する際にマスクとして使用する。そのために、キャップ絶縁膜には選択比の取れるシリコン窒化膜６８８が使用されている。
【０００９】
コンタクトホール６８３の底面には、後工程の熱工程によってドレイン拡散層６８２と埋込み配線６８６とが反応しないように、Ｔｉ／ＴｉＮ積層膜６９０がバリアメタル膜として形成されている。
【００１０】
配線溝６８４のアスペクト比が１以上の場合、Ｓｉ原料としてジクロロシラン（ＤＣＳ）を用いた段差被覆性の良いＣＶＤ法である減圧化学気相成長法（ＬＰＣＶＤ法）により、シリコン窒化膜（ＤＣＳ-ＳｉＮ膜）６８８を形成していた。
【００１１】
しかしながら、以上述べた形成方法には以下のような問題がある。
【００１２】
ＤＣＳ-ＳｉＮ膜６８８に対する層間絶縁膜（ＳｉＯ2 膜）６８５のＣＭＰによる研磨速度（層間絶縁膜６８５の研磨速度／ＤＣＳ-ＳｉＮ膜６８８の研磨速度）は３０程度で高くない。
【００１３】
そのため、配線溝６８４の外部の余剰なＤＣＳ-ＳｉＮ膜６８８をＣＭＰによって除去する工程で、層間絶縁膜６８５が研磨停止面として機能しなくなり、ＤＣＳ-ＳｉＮ膜６８８が過剰研磨される。
【００１４】
その結果、図３８に示すように、ＤＣＳ-ＳｉＮ膜６８８の膜厚が設計値よりも薄くなるので、埋込み配線６８６と下部キャパシタ電極６８９との間のリーク電流が増加したり、耐圧が低下するなどの問題が起こる。
【００１５】
また、キャパシタのコンタクトホールをエッチングにより開口する際には、ＤＣＳ-ＳｉＮ膜６８８はマスクとして使用されるが、上述したような過剰研磨が生じると、最悪の場合には、図３９に示すように、埋込み配線６８６と下部キャパシタ電極６８９とが短絡するという問題が起こる。
【００１６】
ところで、近年、半導体デバイスの高集積化および高速化に対する要求が高まりつつある。これらの要求を実現するために、素子間および素子寸法の縮小化、微細化が進められる一方、埋込み配線の低抵抗化および寄生容量の低減などが検討されている。
【００１７】
例えばＤＲＡＭでは、高集積化の進展が顕著であり、そのために、コンタクトホールを形成するためには、アスペクト比の大きい、狭い段差形状を形成する必要がある。
【００１８】
このために例えばＤＲＡＭでは、コンタクトホールの形成時の、層間絶縁膜（ＴＥＯＳ酸化膜等）のＲＩＥに対するエッチングストッパー膜として選択比の高いシリコン窒化膜（ＳｉＮ膜）が使われるようになってきている。
【００１９】
この種のエッチングストッパー膜（ＲＩＥストッパー膜）として使われるＳｉＮ膜は、ＲＩＥの選択比がシリコン酸化膜、例えばＢＰＳＧ膜やＴＥＯＳ膜に対して充分高いことが必要である。更に、素子の高集積・微細化に伴い、よりアスペクトの厳しい狭い段差形状を均質かつ均一に被覆する必要がある。
【００２０】
これらの要求を満足するために、従来より、コンタクトホール形成時のＲＩＥストッパー膜としては、原料にジクロロシラン（ＤＣＳ）とアンモニアを用い、７８０℃程度でＬＰＣＶＤ法で形成された比較的緻密なＳｉＮ膜が用いられてきた。
【００２１】
この方法により形成したＳｉＮ膜は、ＴＥＯＳ膜をＲＩＥする際のＴＥＯＳ膜のＳｉＮ膜に対するＲＩＥ選択比が７程度と高く、また、そのＳｉＮ膜の誘電率は７．５程度であった。
【００２２】
しかしながら、この７．５という誘電率は比較的大きい。特に最近では素子寸法の縮小に伴いこのＲＩＥストッパー膜の容量が素子全体の配線間容量またはＲＣ遅延時間を左右するほどになっており、０．１８ミクロン世代以降のＤＲＡＭではこのＲＩＥストッパー膜の容量が素子の動作速度の遅延としてあらわれてきた。
【００２３】
また、このようなＲＩＥストッパー膜としてのＳｉＮ膜の使用はビット線容量の増大につながり、これを補うために大きな容量のキャパシターを作る必要があり、素子特性上不利になっていた。
【００２４】
更に、製造プロセスの点から、ＲＩＥストッパー膜としてＳｉＮ膜を使用した場合、ＢＰＳＧ膜、ＴＥＯＳ膜等の酸化膜に開口をエッチングにより形成した後に、ＲＩＥのガス条件をＳｉＮ膜をエッチングできる条件に切り替えて行うことが必要である。
【００２５】
しかし、この場合、開口部のアスペクト比が大きく、開口径が小さいために、開口部底面のＳｉＮ膜に対するＲＩＥ時の面内均一性が充分に取れないこと、ＳｉＮ膜の残さが底部に残りやすいこと、そしてシリコン基板を直接ＲＩＥにさらすために基板ダメージが懸念され、充分な過剰エッチングができず、ＳｉＮ膜が残りコンタクト不良が起きてしまう懸念があること、などの問題があった。
【００２６】
更に、次工程では、コンタクト部分の自然酸化膜を除去するための希弗酸処理を行うが、７８０℃でジクロルシラン（ＤＣＳ）を原料として成膜したＤＣＳ-ＳｉＮ膜は希弗酸（１／２００）によるエッチングレートが０．２（ｎｍ／ｍｉｎ）程度で、自然酸化膜の１（ｎｍ／ｍｉｎ）程度のエッチングレートよりも遅く、上記の自然酸化膜が希弗酸工程では除去できないという問題があった。
【００２７】
一方、ロジックデバイスにおいては高速の処理速度が必要であるために、いわゆるＲＣ遅延時間を低減すること、つまり配線間の容量および配線抵抗を低減することが必要になっている。配線の抵抗を下げるために、金属配線として銅（Ｃｕ）配線を使用することが検討されている。Ｃｕ配線を使用するためにはＣｕ配線の酸化およびＣｕ配線中のＣｕの拡散を防止するバリア層が必要になる。このバリア層の一つとして現在ＳｉＮ膜が検討されている。
【００２８】
図４０にＣｕ配線上にＳｉＮ膜をバリア層として成膜した構造の一例を示した。図中、７０１はＴＥＯＳ酸化膜、７０２はＴａＮ膜、７０３はＣｕ配線、７０４はＳｉＮ膜を示している。ここで、Ｃｕ配線技術を用いる場合でも、配線間のＲＣ成分低減のため配線間が狭ピッチの部分には一部にＡｌ配線が用いられている。そのため、後工程で成膜されるＳｉＮ膜７０４は、Ａｌのリフロー温度である４５０℃を超えない温度での成膜が必要になる。また、配線形成時には既に形成済みの層間絶縁膜には誘電率低減のため（ｆ）ＳＧ（弗素添加シリケートガラス）などの低誘電膜（通常ｌｏｗ−ｋ膜と称する）が用いられているが、これらの膜は４００℃以下の低温で形成されているために、４５０℃以上ではクラックが発生してしまうことがある。これらのことから、ＳｉＮ膜７０４の成膜は４５０℃以下の低温で行う必要が有り、通常は低温での成膜が容易なプラズマＣＶＤによって行っている。
【００２９】
半導体装置では、素子の微細化に伴い、ＳＴＩ構造おける素子分離溝やゲート電極間の凹部等のアスペクト比が大きくなってきている。このようなアスペクト比の増大に伴い、いわゆる“す”を作らずに、凹部内にシリコン酸化膜等の絶縁膜を埋め込むことがしだいに難しくなってきている。
【００３０】
そのため、ＨＤＰ（High-Density Plasma）−ＣＶＤ法やＴＥＯＳ−Ｏ3系のＣＶＤ法等の使用が試みられている。しかしながら、前者の方法では、下地へのプラズマダメージの問題、膜質が不均一になる問題、スループットが低いという問題等がある。また、後者の方法では、成膜後に膜質を改善するために高温処理が必要になるといった問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００３１】
上述のように、素子の微細化に伴い、高アスペクト比を有する凹部に埋め込み特性や膜特性に優れたシリコン酸化膜を形成することが困難になってきている。
【００３２】
本発明の目的は、埋め込み特性や膜特性に優れたシリコン酸化膜を高アスペクト比を有する凹部に形成することが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【００３３】
本発明者らの研究によれば、ＬＰＣＶＤ法を用いたシリコン窒化膜の成膜方法において、Ｓｉ原料としてＳｉ2 Ｃｌ6 等のようにＳｉ−Ｓｉ結合およびＳｉ−Ｃｌ結合を含む化合物を用いれば、シリコン酸化膜との間で研磨やエッチングに関して選択比の取れるシリコン窒化膜を実現できることが分かった。また、被覆率は、被覆性の良い成膜方法であるＬＰＣＶＤ法を用いているので従来と変わない。
【００３４】
また、この種のＳｉ原料を用いた場合には、７００℃以下の低温の成膜温度でも、シリコン窒化膜の成膜速度を確保できることが分かった。したがって、バリアメタル膜として、Ｔｉ／ＴｉＮ膜を使用することができるようになる。また、このようなＳｉ原料、成膜温度でもって形成したシリコン窒化膜の塩素濃度は４×１０20ｃｍ-3以上であった。
【００３５】
また、成膜温度を６００℃以下にすれば、シリコン過剰のシリコン窒化膜を形成できる。この種のシリコン窒化膜は密度が低く、シリコン酸化膜に対してより研磨速度が速くなる。
【００３６】
ＬＰＣＶＤ法を用いたシリコン窒化膜の成膜方法において、Ｓｉ原料としてＳｉ2 Ｃｌ6 等のようにＳｉ−Ｓｉ結合およびＳｉ−Ｃｌ結合を含む化合物を用いれば、シリコン酸化膜との間でエッチングに関して選択比の取れるシリコン窒化膜を実現できることが分かった。
【００３７】
このようなＳｉ原料を用いて形成したシリコン窒化膜の塩素濃度は１×１０21ｃｍ-3以上であった。また、被覆率は、被覆性の良い成膜方法であるＬＰＣＶＤ法を用いているので従来と変わない。さらに、この種のＳｉ原料を用いた場合、シリコン窒化膜の誘電率を小さくでき、シリコン窒化膜の希弗酸に対するエッチングレートを大きくでき、そしてＣｕに対するバリア性を高くできることが分かった。この点については、さらに実施形態の項で詳述する。
【００３８】
上記目的を達成するために、本発明に係る半導体装置は、半導体基板の主表面側に形成された凹部を有する下地領域と、前記下地領域の凹部内全体に埋め込まれた塩素を含有するシリコン酸化膜とを有することを特徴とする。
【００３９】
上記半導体装置の好ましい態様は、以下の通りである。
【００４０】
（１）前記シリコン酸化膜には、リンおよびボロンの少なくとも一方が含有されている。
【００４１】
（２）前記シリコン酸化膜は、１×１０19ｃｍ-3以上の塩素を含有する。
【００４２】
本発明によれば、シリコン窒化膜、特に塩素を含有するシリコン窒化膜を酸化してシリコン酸化膜に変換することにより、凹部内に均一且つ均質にシリコン酸化膜を埋め込むことが可能となる。また、シリコン窒化膜に“す”が存在していたとしても、シリコン窒化膜をシリコン酸化膜に変換する際に体積膨張を伴うので、“す”のないシリコン酸化膜を得ることが可能となる。
【００４３】
また、シリコン酸化膜中に塩素を含有させることにより、他の膜との界面に存在するダングリングボンドを終端させることができ、リーク電流の低減等をはかることができる。
【００４４】
また、塩素を含有するシリコン酸化膜中に、さらにリンおよびボロンの少なくとも一方を含有させることにより、不純物のゲッタリング、エッチング時の選択性の向上、といった効果をさらに得ることができる。
【発明の効果】
【００４５】
本発明によれば、埋め込み特性や膜特性に優れたシリコン酸化膜を高アスペクト比を有する凹部に形成することが可能な半導体装置を実現できるようになる。
【発明を実施するための最良の形態】
【００４６】
以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。
【００４７】
（第１の実施形態）
図１および図２は、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。これらの図は、ＤＲＡＭセルのＭＯＳトランジスタをチャネル長方向と垂直な方向で切断した断面を示している。
【００４８】
まず、図１（ａ）に示すように、周知の方法により、シリコン基板１０１にｎ型ドレイン拡散層１０２等を形成してＭＯＳトランジスタを完成させ、続いて層間絶縁膜（ＳｉＯ2 膜）１０３を全面に形成する。
【００４９】
次に図１（ｂ）に示すように、層間絶縁膜１０３にｎ型ドレイン拡散層１０２に対してのコンタクトホール１０４およびこのコンタクトホール１０４を介してｎ型ドレイン拡散層１０２に繋がる配線溝５を形成し、続いてシリコン窒化膜１０６を全面に形成する。
【００５０】
次に図１（ｃ）に示すように、コンタクトホール１０４および配線層１０５の側壁以外のシリコン窒化膜１０６をＲＩＥによって除去し、続いてイオン注入によりコンタクトホール１０４の底面の基板表面にＴｉ層１０７を形成した後、ＣＶＤ法によりＴｉＮ膜１０８を全面に形成する。
【００５１】
次に図２（ｄ）に示すように、タングステン（Ｗ）の選択成長により、コンタクトホール１０４の底面から配線溝１０５の途中の深さまでの部分を充填するＷ埋込み配線１０９を形成する。配線溝１０５のうちＷ埋め込み配線１０９で埋め込まれていない部分（以下、単に溝という）の深さは１５０ｎｍ、幅は１５０ｎｍであり、したがって溝のアスペクト比は１である。
【００５２】
このような構造は、全面にＷ埋込み配線１０９としてのタングステン膜を全面に形成し、次いでコンタクトホール１０４および配線溝１０５の外部の余剰なタングステン膜をＣＭＰで除去し、次いで層間絶縁膜（ＳｉＯ2 膜）を全面に形成し、そして配線溝１０５上に配線溝を形成することによっても得ることができる。
【００５３】
コンタクトホール１０４の底面に形成されたＴｉ層１０７およびＴｉＮ膜１０８は、後工程の熱工程によってドレイン拡散層１０２とＷ埋込み配線１０９との反応を防ぐためのバリアメタル膜として働く。
【００５４】
Ｔｉ層１０７およびＴｉＮ膜１０８は、耐熱性の問題から７００℃以上の高温で長時間の熱処理が施されると、その機能を保つことができない。そのため、シリコン窒化膜１０６の成膜条件を７００℃未満の成膜温度にすることが必要である。
【００５５】
シリコン窒化膜１０６はＬＰＣＶＤ法を用いて形成する。その理由は、プラズマを用いたＣＶＤ法は被覆率が悪いために、配線溝１０５のアスペクト比が１以上になると、図４１に示すように、配線溝１０５の中央に隙間が残り、絶縁性を確保できなくなるからである。他の理由は、プラズマを用いたＣＶＤ法で形成したシリコン窒化膜は、シリコンのＲＩＥ条件においてエッチング耐性が無く、マスクとしての機能を果たさないからである。
【００５６】
なお、ＬＰＣＶＤ法の場合でも、原料ガスとしてシランとアンモニアとの混合ガスを用いた場合には被覆性が悪く、しかもウェハ面内での均一性も悪いという問題がある。一方、ジクロロシランもしくはテトラクロロシランのように水素が塩素で置換されたＳｉ原料を用いる場合には被覆性が良く、アスペクト比が２０程度でも被覆率を１００％にすることができる。しかし、この種の原料ガスを用いたＬＰＣＶＤ法には、従来技術で説明した問題がある。
【００５７】
次に図２（ｅ）に示すように、ウエットエッチングによりＷ埋込み配線１０９よりも上の部分のＴｉＮ膜１０８を除去した後、Ｓｉ2 Ｃｌ6 （ヘキサクロロジシラン：ＨＣＤ）とＮＨ3 との混合ガスを用いたＬＰＣＶＤ法により、溝の内部を埋め込むようにキャップ絶縁膜としてのシリコン窒化膜（ＨＣＤ−ＳｉＮ膜）１１０を全面に形成する。
【００５８】
ここで、成膜温度は６５０℃、反応炉内圧は０．５Ｔｏｒｒ、流量比はＮＨ3 ／Ｓｉ2 Ｃｌ6 ＝２０００ｓｃｃｍ／２０ｓｃｃｍである。この成膜条件での成膜速度は２．７ｎｍ／ｍｉｎである。
【００５９】
最後に、図２（ｆ）に示すように、溝外部の余剰なＨＣＤ−ＳｉＮ膜１１０をＣＭＰにより除去して表面を平坦化した後、周知の方法にしたがって図示しない下部キャパシタ電極、キャパシタ絶縁膜および上部キャパシタ電極を形成して、ＤＲＡＭメモリセルが完成する。
【００６０】
キャパシタ絶縁膜としてはＢａx Ｓｒ1-x ＴｉＯ3 等の高誘電率の金属酸化物からなる絶縁膜、下部および上部キャパシタ電極としては酸化されても金属導電性を示すＳｒＲｕＯ3 等の金属酸化物からなる導電膜を使用すると良い。また、キャパシタ絶縁膜と上部および下部キャパシタ電極とは、同じ結晶構造、例えばペロブスカイト構造であることが好ましい。
【００６１】
また、本工程のＣＭＰでは、スラリーとしては小粒径シリカと燐酸２．５ｗｔ％と水からなるものを用い、研磨パッド荷重は２００ｇ重とする。
【００６２】
ＣＭＰ後のウェハ面内９点平均の膜厚測定結果より、研磨速度は従来のシリコン窒化膜であるＤＣＳ−ＳｉＮ膜が約６０ｎｍ／ｍｉｎであるのに対して、ＨＣＤ−ＳｉＮ膜１０では約９０ｎｍ／ｍｉｎに増加する。すなわち、本実施形態によれば、選択比（シリコン窒化膜の研磨速度／シリコン酸化膜の研磨速度）を従来の３０から４５に増加させるとができる。
【００６３】
このように選択比を大きくとれることから、ＣＭＰによるＨＣＤ−ＳｉＮ膜１１０の研磨は層間絶縁膜１０３で停止し、層間絶縁膜３が多少除去されることはあってもＷ埋込み配線１０９が露出するという過剰研磨が起こらない。したがって、設計値通りの埋め込み形状および平坦性の高い加工を実現できるようになる。
【００６４】
また、本実施形態によれば、従来のＤＣＳ−ＳｉＮ膜と同等の高い被覆率を得ることができる。その理由は、成膜方法としてＬＰＣＶＤ法を用いているため、配線溝１０６の内部を均質に埋め込むことができることと、本実施形態でＳｉ原料として使用しているＳｉ2 Ｃｌ6 （ジシランの塩素化物）等の塩素化物の反応中間体は、その吸着確率が完全な水素化物に比べて小さくなっていることの２つが考えられる。
【００６５】
図３に、Ｓｉ原料としてＳｉ2 Ｃｌ6 を用いたＬＰＣＶＤ法により形成したシリコン窒化膜（ＨＣＤ−ＳｉＮ膜）中の塩素濃度の成膜温度依存性を示す。また、図には示していないが、Ｓｉ原料としてジクロロシランを用い、成膜温度７００℃でＬＰＣＶＤ法により形成したシリコン窒化膜（ＤＣＳ−ＳｉＮ膜）中の塩素濃度は８×１０19であった。塩素濃度は２次イオン質量分析（ＳＩＭＳ）により求めた値である。
【００６６】
本実施形態では、成膜温度が６５０℃の場合について述べたが、Ｓｉ原料としてＳｉ2 Ｃｌ6 を用いる場合には、図３から１０００／Ｔ＝１．１程度以上で塩素濃度が直線的に低下することから、成膜温度を８００℃以下にすれば、従来のＳｉ原料であるジクロロシランを用いた場合よりも、塩素濃度の高いシリコン窒化膜１１０を形成することが可能であると考えられる。
【００６７】
ただし、本実施形態のように、埋込み配線部分にシリコン窒化膜１１０を形成する場合には、７００℃よりも高い温度ではＴｉ膜１０７、ＴｉＮ膜１０８の耐熱性が持たないため、７００℃以下で成膜することが望ましい。
【００６８】
ＨＣＤ−ＳｉＮ膜がＤＣＳ−ＳｉＮ膜に比べてＣｌ濃度が高い理由としては、次の二つが主な理由として考えられる。第１の理由は、ＨＣＤ−ＳｉＮ膜の方がＤＣＳ−ＳｉＮ膜に比べて成膜速度が速いため、同じ温度で同じ膜厚の条件であれば、短い成膜時間で済み、その結果として成膜中に膜中から失われるＣｌ量が少なくて済むからである。ＨＣＤ−ＳｉＮ膜とＤＣＳ−ＳｉＮ膜とで成膜速度が異なるのは、Ｓｉ−Ｓｉ結合の解離が成膜に有利に働いているためであると考えられる。
【００６９】
結合エネルギーから大雑把に議論すると、Ｓｉ−Ｃｌ結合は４．１６ｅＶとＨＣＤ＋ＮＨ3 系を用いた場合に考えられる結合種の中で最も高エネルギーであるため、仮に成膜時にＤＣＳ−ＳｉＮ膜およびＨＣＤ−ＳｉＮ膜の表面にそれぞれ同数のＣｌ原子が吸着していたとすると、切れにくいＳｉ−Ｃｌ結合は成膜速度の速いＨＣＤ−ＳｉＮ膜中においてより多く含まれることになる。
【００７０】
第２の理由は、ＨＣＤ−ＳｉＮ膜の方がより低い温度でも成膜できるからである。図３に示したように、成膜温度が低くなるほどＣｌ濃度が高くなり、また４５０℃未満では成膜速度のより大きな条件（ＮＨ3 ／ＨＣＤ＝１０００／５０）でよりＣｌ濃度が高くなっていることが分かる。
【００７１】
図４に、Ｃ−Ｖ測定により求めたＨＣＤ−ＳｉＮ膜の誘電率と成膜温度との関係を示す。なお、図中、白抜きの□は原料としてアンモニアとＨＣＤを用い、黒塗りの□はこれらの原料にさらに窒素（Ｎ2 ）を成膜中に流したデータを示している。
【００７２】
図から、ＨＣＤ−ＳｉＮ膜の誘電率は７００℃以下の成膜温度において、通常のシリコン窒化（Ｓｉ3 Ｎ4 ）膜の誘電率（＝７．８）よりも低いことが分かる。例えば、黒四角で示した４５０℃形成のＨＣＤ−ＳｉＮ膜は、図中に点線で示したＰ−ＣＶＤ−ＳｉＮと比較して２０−３０％誘電率が低い。黒四角で示した４５０℃形成のＨＣＤ−ＳｉＮ膜は、５５０℃乃至７００℃で形成した白丸で示したＨＣＤ−ＳｉＮ膜（アンモニア流量（Ｒ［ＳＣＣＭ］）＝１００、０．５Ｔｏｒｒ、誘電率＝７．３）と比較して、誘電率が５．４と小さい。また、白四角は１．４Ｔｏｒｒ、Ｒ＝１００のＨＣＤ膜である。また、４５０℃以下の成膜温度においては、誘電率が６以下と非常に小さい。この値は、プラズマ−シリコン窒化膜（ｐ−ＳｉＮ膜）の誘電率（＝７程度）よりも小さい。誘電率が小さいことから、配線容量を著しく減少させることが可能となり、いわゆる多層配線部分に上記のＨＣＤ−ＳｉＮ膜を絶縁膜として使用する場合には大きな利点になる。また、６００℃以上と４５０℃以下とでは異なる試料を用いたが、同じ試料を用いても同様な結果が得られた。なお、図４は成膜中に窒素を流していないＨＣＤ−ＳｉＮ膜の結果であるが、窒素を流した場合でも誘電率には大差は無い。
【００７３】
図５に、シリコン窒化膜中の塩素濃度と研磨速度との関係を示す。図から研速度は塩素濃度に比例して速くなることが分かる。その理由は、塩素濃度が高いほど、Ｓｉ−Ｎからなるネットワーク中にイオン半径の大きな塩素イオンが多数存在することによって、ネットワークがより乱されるからだと考えられる。すなわち、塩素濃度が高いほど密度の小さいシリコン窒化膜が形成され、その結果としてＣＭＰによる研磨速度が速くなると考えられる。
【００７４】
ここでは、ＣＭＰでシリコン窒化膜を除去する場合について説明したが、ＲＩＥの場合には以下のような結果が得られた。
【００７５】
すなわち、図６に示すように、成膜温度７００℃で形成したＤＣＳ−ＳｉＮ膜に対し、ＨＣＤ−ＳｉＮ膜の方がいずれの成膜温度でもエッチング速度が遅いことが分かった。
【００７６】
したがって、本実施形態のＨＣＤ−ＳｉＮ膜１０は、従来のＤＣＳ−ＳｉＮ膜に比べて、下部キャパシタ電極をｎ+ 型ソース拡散層２と接続するための接続孔をＲＩＥで層間絶縁膜３に形成する際に使用するマスクとしてより適しているといえる。
【００７７】
なお、図６（ａ）はコンタクトホール開口のエッチング条件、図６（ｂ）はテーパ加工のエッチング条件での結果をそれぞれ示している。
【００７８】
図７に、ＨＣＤ−ＳｉＮ膜に対するＴＥＯＳ酸化膜のＲＩＥの選択比（ＴＥＯＳ酸化膜エッチング速度／ＨＣＤ−ＳｉＮ膜エッチング速度）の成膜温度およびアンモニア流量（Ｒ［ＳＣＣＭ］）の依存性を示す。図には、成膜温度７００℃で形成したＤＣＳ−ＳｉＮ膜に対するＴＥＯＳ酸化膜のＲＩＥの選択比も示してある。ここで、黒丸はＤＣＳを材料として、０．５Ｔｏｒｒ、アンモニア／ＤＣＳ流量比（以下Ｒと略す）を１００として、６００℃、６５０℃、７００℃で成膜した時のエッチング選択比で、いずれも７程度が得られている。これに対し、黒四角、黒三角は、それぞれＨＣＤを材料とし、１．４Ｔｏｒｒ、アンモニア／ＨＣＤ流量比（以下Ｒと略す）を５０，２０とした時の選択比で、何れも４５０℃の低温であるのもかかわらず、選択比６程度が得られることが判明した。また、図から、ＲＩＥの場合には、アンモニア流量（Ｒ）や成膜温度に関係なく、ＤＣＳ−ＳｉＮ膜とほぼ同様の選択比が得られることが分かる。
【００７９】
図８に、ＨＣＤ−ＳｉＮ膜の成膜速度の成膜温度依存性を示す。図から、ＨＣＤ−ＳｉＮ膜の場合には、成膜温度２５０℃でも十分な成膜速度を確保できることが分かる。
【００８０】
したがって、本実施形態のように、成膜温度６５０℃でシリコン窒化膜１１０を形成すれば、バリアメタル膜としてのＴｉＮ膜１０８の機能を失わずに、シリコン窒化膜１１０の成膜速度を確保できる。
【００８１】
また、本実施形態では、埋込み配線が途中の深さまで形成された配線溝１０５の内部を埋め込むようにシリコン窒化膜を形成する場合について述べたが、本発明は次世代の半導体装置で現れる溝、例えば種々の積層膜構造が途中の深さまで埋め込まれた溝に対しても有効である。
【００８２】
具体的には、酸窒化膜／ポリシリコン膜／タングステン膜の積層膜（ポリメタルゲート）によって途中まで埋め込まれている、シリコン酸化膜に形成された溝があげられる。
【００８３】
また、本実施形態では、Ｓｉ原料としてＳｉ2 Ｃｌ6 を用いた場合について説明したが、塩素濃度の高いシリコン窒化膜を形成する場合には、 Ｓｉ3 Ｃｌ8 ，Ｓｉ4 Ｃｌ10 などＳｉ−Ｓｉ結合を１つ以上持つ塩化物、Ｓｉn Ｃｌ2n+2 （ただし、ｎ＝２以上）などのＳｉ原料を用いても同様の効果が得られる。
【００８４】
（第２の実施形態）
第１の実施形態では、塩素濃度の高いシリコン窒化膜を形成する場合について説明したが、本実施形態では、塩素濃度が高く、かつシリコン過剰なシリコン窒化膜の形成方法について説明する。なお、工程断面図は第１の実施形態と変わらないので、図１および図２を用いて説明する。
【００８５】
まず、第１の実施形態と同様にして図２（ｄ）の工程まで行い、続いて図２（ｅ）に示すように、Ｓｉ2 Ｃｌ6 とＮＨ3 との混合ガスを用いたＬＰＣＶＤ法により、配線溝１０６の内部を埋め込むようにシリコン窒化膜（ＨＣＤ−ＳｉＮ膜）８を全面に形成する。
【００８６】
ここで、成膜温度は６００℃、反応炉内圧は０．５Ｔｏｒｒ、流量比はＮＨ3 ／Ｓｉ2 Ｃｌ6 ＝２０００ｓｃｃｍ／２０ｓｃｃｍである。この成膜条件での成膜速度は１．４ｎｍ／ｍｉｎである。
【００８７】
次に図２（ｆ）に示すように、第１の実施形態と同じ条件で、配線溝外部の余剰なＨＣＤ−ＳｉＮ膜１１０をＣＭＰにより除去して表面を平坦化する。
【００８８】
ＣＭＰ後の膜厚測定結果より、本実施形態の方法で形成したＨＣＤ−ＳｉＮ膜１１０の研磨速度は、従来のＳｉ原料としてジクロロシランを用いた方法で形成したＤＣＳ−ＳｉＮ膜に比べて、速いことが分かった。
【００８９】
このように本実施形態によれば、研磨速度を速くできることから、シリコン酸化膜に対する選択比を大きく取れ、ＣＭＰによる研磨はシリコン酸化膜で停止できる。そのため、過剰研磨が抑制され、設計値通りの埋め込み形状を実現できるとともに、平坦性の高い加工を行えるようになる。
【００９０】
図９に、本実施形態の方法において成膜温度を変えて形成した各シリコン窒化膜中のシリコンの結合状態を、光電子分光測定（ＸＰＳ）による表面分析にて調べた結果を示す。図から、本実施形態の方法によれば、成膜温度が変わってもＳｉ−Ｎ結合を有するシリコン窒化膜が形成されていることが分かる。
【００９１】
図１０に、本実施形態の方法において成膜温度を変えて形成した各シリコン窒化膜のＮ／Ｓｉ比を化学分析にて調べた結果を示す。
【００９２】
図から、成膜温度が７００℃以下であれば、化学量子論比を有するシリコン窒化膜（Ｓｉ3 Ｎ4 膜）よりもシリコン過剰（Ｎ／Ｓｉ≦１．３３）のシリコン窒化膜（ＨＣＤ−ＳｉＮ膜）を形成できることが分かる。また、図から、ＨＣＤ−ＳｉＮ膜はＤＣＳ−シリコン窒化膜よりもシリコンリッチであることが分かる。
【００９３】
Ｓｉ−Ｓｉ結合距離は０．２２５ｎｍでＳｉ−Ｎ結合距離０．１５７ｎｍよりも長いため、シリコン過剰なシリコン窒化膜が形成されると、Ｓｉ−Ｎからなるネットワークが大きく乱されると考えられる。すなわち、シリコン過剰なシリコン窒化膜ほど密度が小さく、ＣＭＰによる研磨速度が速くなる。また、図３で示したように膜中の塩素濃度も高くなる。
【００９４】
図１１に、本実施形態の方法において成膜温度を変えて形成したＨＣＤ−ＳｉＮ膜の密度および成膜温度７００℃で形成したＤＣＳ−ＳｉＮ膜の密度を調べた結果を示す。
【００９５】
密度は以下のようにして調べた。まず、ＤＨＦ溶液で溶解するべき領域以外のシリコン窒化膜表面をＨＦ耐性のあるテープで覆った。次に、一辺が６ｃｍの正方形の領域のシリコン窒化膜表面をＤＨＦ溶液で溶解させた。この後、ＤＨＦ溶液中のシリコンおよび窒素の重さを求めて密度を求めた。
【００９６】
図中、成膜温度７００℃の黒四角はＤＣＳ−ＳｉＮであり、他の３点はＨＣＤ−ＳｉＮである。ここで、ＤＣＳ−ＳｉＮはアンモニア流量（Ｒ［ＳＣＣＭ］）＝１０であり、ＨＣＤ−ＳｉＮはＲ＝１００である。
【００９７】
図から、成膜温度が低いほど密度の低いＨＣＤ−ＳｉＮ膜が得られることが分かる。ＨＣＤ−ＳｉＮ膜は、ＤＣＳ−ＳｉＮ膜とは異なり、７００℃よりも低い成膜温度でも成膜レートの低下は顕著では無く、実用的な成膜時間で成膜することができる。したがって、成膜温度を低くすることによって、ＤＣＳ−ＳｉＮ膜よりも密度の低いＨＣＤ−ＳｉＮ膜を容易に得られる。
【００９８】
また、ＮＨ3 とＳｉ2 Ｃｌ6 の流量比（ＮＨ3 ／Ｓｉ2 Ｃｌ6 ）を１０以下に下げることで、成膜温度７００℃、炉内圧０．５Ｔｏｒｒにおいてもシリコン過剰な膜を形成することが可能である。
【００９９】
ただし、シリコン過剰になると電導性も増加するため、流量比を小さくしすぎると絶縁性が保てなくなるので、希望の性能を満足する程度に流量比を設定する必要がある。
【０１００】
また、原料としてはＳｉ2 Ｃｌ6 のみ述べたが、塩素濃度が高く、かつシリコン過剰であるようなシリコン窒化膜を形成するには、Ｓｉ3 Ｃｌ8 ，Ｓｉ4 Ｃｌ10などＳｉ−Ｓｉ結合を１つ以上持つような塩化物、Ｓｉn ｎＣｌ2n+2 （ただし、ｎ＝２以上）などのＳｉ原料を用いても同様の効果が得られる。
【０１０１】
（第３の実施形態）
素子の微細化とともにゲート電極の低抵抗化が必要である。そこで、次世代では現在のポリメタルゲート構造からメタルゲート電極に変更することが必要となる。一方、エッチングによる金属膜の微細加工は困難であることから、メタルゲート電極の形成にはダマシンゲートプロセス（A. Yagishita, et.al., IEDM Tech Digest,1998:p.785.）が用いられ、またメタルゲート電極が埋め込まれる溝の形成に際してダミーゲートが必要になる。以下、図１２〜図４を参照して、本発明の第３の実施形態に係るメタルゲート電極を用いたＭＯＳトランジスタの製造方法について説明する。
【０１０２】
まず、図１２（ａ）に示すように、シリコン基板１２１の表面に浅い溝を形成し、続いて全面に熱酸化膜１２２を形成した後、溝内に素子分離絶縁膜１２３を埋込み形成することによって、ＳＴＩ（Shallow Trench Isoiation）による素子分離を行う。素子分離絶縁膜１２３は原料にＴＥＯＳを用いて形成した酸化膜である。
【０１０３】
次に図１２（ｂ）に示すように、ＬＰＣＶＤ法を用いて通常の条件で厚さ１５０ｎｍの多結晶シリコン膜１２４を形成する。
【０１０４】
次に同図（ｂ）に示すように、本発明の原料であるＳｉ2 Ｃｌ6 ＋ＮＨ3 系ガスを用い、流量比（ＮＨ3 ／Ｓｉ2 Ｃｌ6 ）＝１０００／１０、成膜温度５５０℃、成膜圧力１．４ＴｏｒｒとしてＬＰＣＶＤ法により、厚さ１５０ｎｍのＨＣＤ−ＳｉＮ膜１２５を多結晶シリコン膜１２４上に形成する。
【０１０５】
ここで、本実施形態のシリコン窒化膜であるＨＣＤ−ＳｉＮ膜１２５は５００℃という低い成膜温度でもって形成するが、従来のシリコン窒化膜であるＤＣＳ−ＳｉＮ膜は、通常、７００−７８０℃程度の高い成膜温度でもって形成する。
【０１０６】
上記成膜条件（流量比、成膜温度,成膜圧力）では、成膜速度は１．５ｎｍ／ｍｉｎであるので、成膜時間は１００ｍｉｎとなる。Ｓｉ2 Ｃｌ6 の分圧比を増加させることで、例えば全圧を増加させたり、もしくはＮＨ3 流量を減少させることで、成膜速度をさらに速めることも可能である。
【０１０７】
次に図１２（ｃ）に示すように、フォトリソグラフィまたはＥＢ描画を用いてレジストパターン１２６を形成し、このレジストパターン１２６をマスクにしてＨＣＤ−ＳｉＮ膜１２５および多結晶シリコン膜１２４をＲＩＥ法にてエッチングして、ＨＣＤ−ＳｉＮ膜１２５と多結晶シリコン膜１２４との積層膜からなるダミーゲート１２７を形成する。この後、レジストパターン１２６を剥離する。
【０１０８】
次に図１３（ｄ）に示すように、厚さ６ｎｍ程度の後酸化膜１２８を熱酸化により形成した後、ＨＣＤ−ＳｉＮ膜１２５をマスクにしてイオン注入を行って、低不純物濃度で浅い拡散層（ＬＤＤ）１２９を形成する。拡散層１２９の導電型がｎ型の場合には、例えばＡｓイオンを加速電圧１ＫｅＶ、ドーズ量３×１０14ｃｍ-2の条件でもって注入する。
【０１０９】
次に図１３（ｅ）に示すように、従来の原料であるジクロロシラン系を用いＬＰＣＶＤ法により、ゲート側壁ＤＣＳ−ＳｉＮ膜１３０となる厚さ７０ｎｍのＤＣＳ−ＳｉＮ膜を全面に形成した後、このＤＣＳ−ＳｉＮ膜をＲＩＥ法にて全面エッチングすることによってゲート側壁ＤＣＳ−ＳｉＮ膜１３０を形成する。ここで、成膜条件は、例えば成膜温度が７００℃、成膜圧力が０．５Ｔｏｒｒ、流量比（ＮＨ3 ／ＳｉＨ2 Ｃｌ2 ）が５００／５０である。
【０１１０】
次に同図（ｅ）に示すように、ゲート側壁ＤＣＳ−ＳｉＮ膜１３０およびＨＣＤ−ＳｉＮ膜１２５をマスクにしてイオン注入を行って、高不純物濃度のソース／ドレイン拡散層１３１を形成する。ソース／ドレイン拡散層の導電型がｎ型の場合には、例えばＡｓイオンを加速電圧４５ＫｅＶ、ドーズ量３×１０15ｃｍ-2の条件でもって注入する。
【０１１１】
なお、浅い拡散層１２９、ソース／ドレイン拡散層１３１中の不純物の活性化アニールは注入直後に毎回行っても良いし、全てのイオン注入が終了した後に一括して行っても良い。
【０１１２】
次に図１３（ｆ）に示すように、原料にＴＥＯＳ系を用いたＬＰＣＶＤ法により厚さ３５０ｎｍ程度の層間絶縁膜１３２を全面に形成した後、ＣＭＰ法により層間絶縁膜１３２を研磨して表面を平坦にする。このとき、ＨＣＤ−ＳｉＮ膜１２５はＣＭＰストッパとして働く。
【０１１３】
次に図１４（ｇ）に示すように、１６０℃の熱燐酸溶液を用いてＨＣＤ−ＳｉＮ膜１２５を選択的に除去し、続いてＣＤＥ法を用いて多結晶シリコン膜１２４を除去した後、希弗酸溶液を用いてその下の熱酸化膜１２２を除去する。
【０１１４】
ここで、本実施形態の場合には、ダミーゲート１２７を構成するシリコン窒化膜としてＨＣＤ−ＳｉＮ膜１２５、ゲート側壁絶縁膜としてゲート側壁ＤＣＳ−ＳｉＮ膜１３０を用いているので、後述するように成膜温度を制御することによって、ＨＣＤ−ＳｉＮ膜１２５に対するゲート側壁ＤＣＳ−ＳｉＮ膜１３０のウエットエッチングの選択比を高く取ることができる。
【０１１５】
このようにダミーゲート１２７を構成するシリコン窒化膜に対するゲート側壁絶縁膜のウエットエッチングの選択比が高いことが重要である。何故なら、両者が同時にエッチングされてしまうと、多結晶シリコン膜１２４をＣＤＥ法により除去する工程で、シリコン基板１２１にダメージが入ったり、もしくは最悪の場合にはシリコン基板１２１が研削されてしまうからである。
【０１１６】
図１５に、従来技術のみを用いて、ダミーゲート１２７およびゲート側壁絶縁膜を形成した場合の図１４（ｇ）の断面図に相当する断面図を示す。図に示すように、従来技術のみでは、シリコン基板１２１が研削されるという問題が起きる。このような問題が起きるのを防止するために、本実施形態のようにダミーゲートとゲート側壁絶縁膜との間で、処理に用いられる薬液に対して選択比が取れるようにすることが必要になる。
【０１１７】
ここで、図１６に、本発明によるヘキサクロロジシランを用いて形成したシリコン窒化膜（ＨＣＤ−ＳｉＮ膜）の希弗酸（水：ＨＦ＝２００：１）によるエッチングレートの成膜温度依存性を示す。なお、成膜温度５５０℃以下において成膜圧力を１．４Ｔｏｒｒとしているのは、試料であるＨＣＤ−ＳｉＮ膜を形成するのに要する所要時間を短くするためである。
【０１１８】
図より明らかなように、低温で成膜するほどエッチングレートが大きくなっていることが分かる。また、成膜温度７００℃で形成したＤＣＳ−ＳｉＮ膜の希弗酸（水：ＨＦ＝２００：１）によるエッチングレートは０．１９ｎｍ／ｍｉｎである。したがって、成膜温度６００℃および４５０℃で形成したＨＣＤ−ＳｉＮ膜の成膜温度７００℃で形成したＤＣＳ−ＳｉＮ膜に対する選択比はそれぞれ１．６および１１９、本実施形態で述べた成膜温度５５０℃の場合では選択比２４を実現できる。
【０１１９】
また、薬液として熱燐酸を用いた場合、成膜温度６５０℃で形成したＨＣＤ−ＳｉＮ膜の成膜温度７００℃で形成したＤＣＳ−ＳｉＮ膜に対する選択比は３．７であることが分かっている。すなわち、熱燐酸に対しても希弗酸で見出された傾向（成膜温度とともに薬液によるエッチングレートが増大する。）が同様に起こると考えられる。
【０１２０】
また、図１７に示すように、Ｓｉ原料としてＳｉ2 Ｃｌ6 系を用いた場合、シリコン窒化膜の成膜中に窒素（Ｎ2 ）を流すと、流さない場合に比べてエッチングレートが２倍弱大きくなる。
【０１２１】
この値は、成膜温度７００℃で形成したＤＣＳ−ＳｉＮ膜に対する選択比にして２４０程度取れることになる。他の成膜温度で形成したＤＣＳ−ＳｉＮ膜に関しても同様の効果があると考えられ、したがって成膜温度を制御することでＨＣＤ−ＳｉＮ膜およびＤＣＳ−ＳｉＮ膜のウエットエッチングレートを操作でき、選択比を大きく取れると考えられる。
【０１２２】
以上より明らかなように、ダミーゲートのシリコン窒化膜には本発明によるＨＣＤ−ＳｉＮ膜を用い、ゲート側壁絶縁膜には従来技術によるＤＣＳ−ＳｉＮ膜を用いることにより、ウエットエッチングを行う際の選択比を大きく取ることができる。
【０１２３】
このようにしてＣＤＥ工程によって多結晶シリコン膜１２４の除去工程においてゲート側壁ＤＣＳ−ＳｉＮ膜１３０の膜減を効果的に抑制でき、ＣＤＥ工程の際に基板ダメージ等の問題を招かずに済む。また、多結晶シリコン膜１２４およびＨＣＤ−ＳｉＮ膜１２５はそれぞれ適切なエッチングで除去できるので、ダミーゲート１２７は容易に除去できることになる。
【０１２４】
本実施形態では、ダミーゲート１２７として従来と同様に多結晶シリコン膜１２４とＨＣＤ−ＳｉＮ膜１２５の積層膜を用いている。多結晶シリコン膜１２４は、ＨＣＤ−ＳｉＮ膜１２５をエッチング除去する際に、ゲート側壁ＤＣＳ−ＳｉＮ膜１３０も同時にエッチングされてしまうことを確実に抑制するために形成している。
【０１２５】
しかしながら、ダミーゲート２７とゲート側壁ＤＣＳ−ＳｉＮ膜１３０との選択比が確実に十分取れる場合には必要はなくなる。すなわち、本実施形態の場合、ＨＣＤ−シリコン窒化膜１２５とゲート側壁ＤＣＳ−ＳｉＮ膜１３０との間でもともと選択比が取れるので、ダミーゲート１２７をＨＣＤ−シリコン窒化膜１２５のみとした構造も可能である。この場合、多結晶シリコン膜１２４の成膜工程、ＣＤＥによる除去工程および後酸化膜１２８の成膜工程（図１３（ｄ））が不要になる。
【０１２６】
次に図１４（ｈ）に示すように、ダミーゲート２７を除去して生じた溝内にゲート絶縁膜１３３を形成する。ゲート絶縁膜１３３としては、例えばＴａ2 Ｏ5 や（Ｂａ，Ｓｒ）ＴｉＯ3 などの強誘電体からなる絶縁膜が考えられる。
【０１２７】
ここでは、Ｔａ2 Ｏ5 膜を用いた場合について具体的に説明する。まず、基板表面に酸素ラジカルを照射して厚さ０．２−０．３ｎｍ程度のＳｉＯ2 膜（不図示）を形成し、次にアンモニア、シラン等を用いて厚さ０．６ｎｍのシリコン窒化膜（不図示）を形成する。この後、シリコン窒化膜上にゲート絶縁膜１３３としての厚さ１ｎｍ程度のＴａ2 Ｏ5 膜を形成する。
【０１２８】
最後に、図１４（ｉ）に示すように、ゲート電極としての厚さ１０ｎｍ程度のＴｉＮ膜１３４と厚さ２５０ｎｍ程度のＡｌ膜１３５を溝の内部を充填するように全面に堆積した後、溝の外部の余剰なゲート絶縁膜１３３、ＴｉＮ膜１３４およびＡｌ膜１３５をＣＭＰで除去して表面を平坦にすることによって、ＭＯＳトランジスタが完成する。
【０１２９】
なお、第１〜第３の実施形態では、いわゆるＭ０部分（シリコン基板上からコンタクトを取る部分）の下部キャパシタ電極とプラグ電極との短絡を防止するためのシリコン窒化膜の場合について説明したが、本発明は他の目的のためのシリコン窒化膜にも適用できる。
【０１３０】
（第４の実施形態）
図１８は本発明の第４の実施形態に係る半導体装置の製造工程を示す工程断面図である。これらの図は、ＤＲＡＭセルのＭＯＳトランジスタおよびコンタクト開口部をチャネル幅方向と垂直な方向で切断した断面を示している。
【０１３１】
図１８（ａ）では、シリコン基板２０１上に、図示しないゲート絶縁膜を介して、ポリシリコン膜２０８、ＷＮ（窒化タングステン）膜２０９、Ｗ（タングステン）膜２１０、ＳｉＮ膜２１２が積層され、所望領域のみをＲＩＥにより選択的に残したゲート電極２００をマスクとして、イオン注入により、ｎ- 層形成用に１５ｋｅＶ、５13ｃｍ-2の条件でＡｓイオンが注入され、ゲート電極２００の両側にソース領域２０６、ドレイン領域２０７がそれぞれ形成されている。
【０１３２】
次にＤＣＳを原料とする減圧化学気相成長（ＬＰＣＶＤ）法によりシリコン基板２０１全面にＳｉＮ膜を形成し、エッチバックすることにより、ゲート電極２００の側壁のみにＳｉＮからなるゲート側壁絶縁膜２１１を形成する。
【０１３３】
このようにして、シリコン基板２０１ゲート電極２００およびゲート側壁絶縁膜２１１からなり、アスペクト比２が程度で、セル部分での最も狭いスペースが０．１５ミクロン程度の段差構造を持つ下地が完成する。
【０１３４】
この下地上に、ＬＰＣＶＤ法によりＳｉ2 Ｃｌ6 （ヘキサクロルジシラン、以下ＨＣＤと略記する）とアンモニア（ＮＨ3 ）を原料ガス、窒素（Ｎ2 ）をキャリアガスとして、成膜温度が４５０℃、反応炉内圧が１．４Ｔｏｒｒ、流量比がアンモニア：ＨＣＤ：窒素＝１０００ｓｃｃｍ：５０ｓｃｃｍ：５０ｓｃｃｍの条件により、ＳｉＮ膜２１３を１５ｎｍ形成する（このＳｉＮ膜をＨＣＤ−ＳｉＮ膜と称する）。このＨＣＤ−ＳｉＮ膜は後の層間絶縁膜へのコンタクト開口時にＲＩＥストッパー膜となる（図１８（ｂ））。
【０１３５】
上記の成膜条件でのＨＣＤ−ＳｉＮ膜の成膜速度は２．６（ｎｍ／ｍｉｎ）であった。ちなみに、成膜時に窒素は流さなくても成膜可能であった。
【０１３６】
また、先に示した図７から、ＲＩＥ選択比は、ＨＣＤを用いた場合も従来のＤＣＳを用いたＳｉＮ膜とほぼ同程度であることから、ＨＣＤを用いたＳｉＮ膜の場合もストッパーとしての膜厚は従来と同じ１５ｎｍで問題ない。
【０１３７】
次に層間絶縁膜２２０としてＢＰＳＧ膜を成膜し、次にＨ2 とＯ2 とを含む雰囲気中で８００℃の熱処理（２Ｈ2 ＋Ｏ2 →２Ｈ2 Ｏ（水蒸気））を行って層間絶縁膜２２０を緻密化し、次にＳｉＮ膜２１３をＣＭＰストッパーとして、ＣＭＰにより層間絶縁膜２２０の表面を３７０ｎｍ程度除去し、層間絶縁膜２２０の表面を平坦化した。
【０１３８】
次に、平坦化が終わった時点でレジスト塗布、露光、現像を行い、図示しないレジストをマスクにして、層間絶縁膜２２０（ＢＰＳＧ）をＲＩＥによりエッチングし、コンタクトホール２１４を開口する（図１８（ｃ））。
【０１３９】
この際、ＳｉＮ膜（ＨＣＤ−ＳｉＮ膜）２１３はＢＰＳＧと比較してエッチングレートが遅いためＲＩＥストッパーとして作用し、ＲＩＥが停止する。上記ＲＩＥストッパーであるＨＣＤ−ＳｉＮ膜は、上記のセル部分でのコンタクト開口のほか、周辺部分でコンタクトを開口する際にもＲＩＥストッパーとして用いることができる。
【０１４０】
次いでガス条件を切り替えてコンタクトホール２１４の底面のＳｉＮ膜２１３をＲＩＥする。しかし、この際、下地のシリコン基板２０１をエッチングしない程度の弱いエッチング条件に押さえる必要が有るため、ＳｉＮの膜残りが発生してコンタクトを取れない部分が生じる。この膜残りは、次工程でコンタクトプラグとなるポリシリコンの埋め込み成膜の前処理として自然酸化膜１ｎｍ相当を除去するために行う希弗酸処理で除去する（図１８（ｄ））。
【０１４１】
先に示した図１６から、５５０℃以上（成膜時圧力：０．５Ｔｏｒｒ）で成膜したＨＣＤ−ＳｉＮのエッチングレートは２０（オングストローム／ｍｉｎ）、すなわち、２（ｎｍ／ｍｉｎ）程度と低いが、４５０℃で成膜したＨＣＮ−ＳｉＮはエッチングレートが２０（ｎｍ／ｍｉｎ）以上と、自然酸化膜の２０倍以上とれる。
【０１４２】
このため、図１８（ｄ）の工程でのＳｉＮエッチング時にＲＩＥのエッチング面内不均一性があっても、希弗酸による前処理で残っていたＳｉＮ膜も同時に全て除去することが可能になり、ＳｉＮの膜残りによるコンタクト不良は回避可能になる。
【０１４３】
ちなみに、図１６は成膜中に窒素（Ｎ2 ）を流していないＨＣＤ−ＳｉＮ膜の結果である。窒素を流した場合、例えば４５０℃では１／２００希弗酸によるエッチングレートは４５ｎｍ／ｍｉｎに増大するので、更にエッチングは容易になる。
【０１４４】
本発明者らの確認したところでは、ＨＣＤ−ＳｉＮ膜は４５０℃で２（ｎｍ／ｍｉｎ）の成膜速度が得られ、７８０℃でのＤＣＳ−ＳｉＮ膜の３（ｎｍ／ｍｉｎ）よりもやや小さいが十分実用可能であることが分かった。なお、同時に確認したプラズマＳｉＮ膜は３７０℃で１００（ｎｍ／ｍｉｎ）と成膜速度はもっとも速かった。
【０１４５】
上記の様にＨＣＤを用いて４５０℃程度の低温でＳｉＮを形成することにより、低密度で、低誘電率のＳｉＮを得ることが可能になった。
【０１４６】
ここで、誘電率が小さいのは、密度が小さい事と密接に関連している。すなわち、誘電率と密度は、下記のＣｌａｕｓｉｕｓ−Ｍｏｓｓｏｔｔｉの式に従うと考えられる。
【０１４７】
なお、下記のＣｌａｕｓｉｕｓ−Ｍｏｓｓｏｔｔｉの式は、Ａｓｈｃｒｏｆｔ．Ｍｅｒｍｉｎ著のＳｏｌｉｄ Ｓｔａｔｅ Ｐｈｙｓｉｃｓ（Ｓａｕｎｄｅｒｓ Ｃｏｌｌｅｇｅ社（１９７６））のＰ５４２によった。
【０１４８】
（ε−１）／（ε＋２）＝｛（Ｎ0 ×α）／（３×ε0 ）｝×（ρ／Ｍ）
…Ｃｌａｕｓｉｕｓ−Ｍｏｓｓｏｔｔｉの式
ここで、ρは密度、εは誘電率、Ｍは分子量、αは分極率である。また、εo は真空誘電率、Ｎ0 はアボガドロ数であり、何れも定数である。この式から、一般には密度と誘電率は比例関係にあることがわかる。すなわち、上記の様に低誘電率のＨＣＤ−ＳｉＮ膜が実用できたのは、低密度のＨＣＤ−ＳｉＮ膜が実現できたことによると考えられる。
【０１４９】
一方、前述したようにＨＣＤ−ＳｉＮ膜はＲＩＥストッパーとして機能するために必要な膜厚はＤＣＳ−ＳｉＮ膜と同じで、かつ誘電率がそれよりも小さいことから、従来のＤＣＳ−ＳｉＮ膜に比べて同一のＲＩＥバリア性を確保した上で、配線間容量を著しく低減することができる。
【０１５０】
また、トランジスタ特性を考えた時、ゲート絶縁膜界面の界面準位が水素シンターによって減少し、トランジスタの保持時間が増加することが一般的に知られている。これはシリコンダングリングボンドが水素によって終端されることによりリーク電流の原因となる欠陥が減少するためだといわれている（ターミネーション効果）。
【０１５１】
ＨＣＤ−ＳｉＮ膜は、従来のＬＰ−ＳｉＮ膜に比べて膜中水素が１×１０22ｃｍ-3と多く、かつ成膜温度より高温でその水素を脱ガスするため、より顕著なターミネーション効果がある。
【０１５２】
図１９は、ＨＣＤ−ＳｉＮ膜のＳＩＭＳによる深さ方向の元素プロファイルを、１０００℃、３０分の熱処理前後について示した図である。この図は、表面からスパッタエッチングを行ってその部分のＳＩＭＳによる水素、塩素各原子の原子カウント数（ＣＰＳ）を調べたものであり、横軸に時間（分）、縦軸にカウント数（ＣＰＳ：１秒あたりのカウント数）を示している。なお、熱処理前を実線、熱処理後を点線で示した。この図の横軸の０分乃至９分程度の範囲がＨＣＤ−ＳｉＮ膜に相当する部分である。
【０１５３】
ここに示した様に、水素は、熱処理により１．５×１０5 ＣＰＳ程度から４×１０2 ＣＰＳ程度に２桁以上減少していることが確認された。また、塩素（Ｃｌ）は熱処理前後で有意な変化は見られなかった。
【０１５４】
なお、ここで、アニール前のＨ濃度は１×１０22ｃｍ-3に相当し、アニール後のＨ濃度は１×１０20ｃｍ-3以下（検出限界以下）に相当する。また、塩素濃度は１×１０21ｃｍ-3に相当する。このようにＨＣＤ−ＳｉＮ膜はアニールで大量の水素を脱ガスするので、効果的にシリコンダングリングボンドをターミネートすることが可能と思われることが分かった。
【０１５５】
プラズマを用いた化学気相成長（Ｐ−ＣＶＤ）法もしくはシランとアンモニアを原料とする減圧化学気相成長（ＬＰＣＶＤ）法で成膜したＳｉＮ膜では上述したように段差被覆率が悪く、アスペクト比２程度の溝上に成膜すると、段差部の最上部で厚く、下部および側壁で薄くなったり、また最上部のエッジ部分でオーバーハングした部分ができたりしてしまうことがある。
【０１５６】
このような状態になると、層間絶縁膜形成時にそのオーバーハング部下部への原料ガスの廻り込みが困難となり層間絶縁膜（ＢＰＳＧ等）を埋め込むことができなくなってしまう。また上記のＳｉＮ膜では、膜質が均質でなくエッジ部分でストッパーとしての機能が充分とれない。
【０１５７】
これに対し、ジクロロシラン（ＤＣＳ）もしくはテトラクロロシランのようにシランの水素が塩素で置換されたシリコン原料を用いる場合には段差被覆率が良く、アスペクト比が２０程度でも被覆率が１００％になる。しかし、この効果はシラン系の元素に限られるものではなく、本発明者らが確認したところでは、ジシランの塩素化物であるＨＣＤを用いたＬＰＣＶＤ法によっても段差構造を均質に被覆率良く成膜できることが分かった。
【０１５８】
本実施形態においては、ＲＩＥストッパーとしてのＳｉＮ膜にＨＣＤ−ＳｉＮ膜を用いた例についてのみ述べた。しかしながら、ＨＣＤ−ＳｉＮ膜の誘電率削減効果は、ゲート電極上のＳｉＮ膜２１２もしくはゲート側壁のＳｉＮ膜２１１にも有効である。すなわち、これらのＳｉＮ膜としてＨＣＤ−ＳｉＮ膜を成膜することにより、低誘電率のＳｉＮ膜が得られるので、配線間容量を低減させることが可能である。
【０１５９】
また、本実施形態では、ゲート電極としてポリシリコン／ＷＮ／Ｗの積層構造からなるものを例に挙げたが、これに限ることは無く、メタルのみから形成されるメタルゲート電極、ポリシリコンのみからなる電極でもよいことは言うまでも無い。
【０１６０】
（第５の実施形態）
図２０は本発明の第５の実施形態に係る半導体装置の製造工程を示す工程断面図である。これらの図は、半導体装置に用いるＣｕ配線近傍を配線の長手方向に垂直な方向で切断した断面図である。
【０１６１】
ＴＥＯＳ層間酸化膜２０３の配線溝中にバリアメタル膜としてＴａＮ（窒化タンタル）膜２０４、金属配線２０１’としてＣｕが埋め込まれ、ＣＭＰにより表面が平坦化された下地（配線層）が形成されている（図２０（ａ））。
【０１６２】
この下地上に、ＬＰＣＶＤ法により、Ｓｉ2 Ｃｌ6 （ＨＣＤ、ヘキサクロルジシラン）とアンモニア（ＮＨ3 ）を原料ガスとして、成膜温度を４５０℃、反応炉内圧を１．４Ｔｏｒｒ、流量比をアンモニア：ＨＣＤ：窒素＝１０００ｓｃｃｍ：５０ｓｃｃｍ：５０ｓｃｃｍとした条件で、ＳｉＮ膜２０５を１０ｎｍ形成した（図２０（ｂ））。
【０１６３】
このＳｉＮ膜２０５の耐圧を確認するために以下の試験を行った。試験用のサンプルは、シリコン基板上にＳｉＮ膜を所定膜厚形成し、その上にＣｕ膜を形成した。この、シリコン基板とＣｕ膜に所定の電圧を印加し、リーク電流の経時変化を測定し、その結果を図２１に示す。
【０１６４】
図２１は、シリコン基板上にＳｉＮ膜として厚さ５０ｎｍのＰ−ＳｉＮ膜、厚さ１０ｎｍのＨＣＤ−ＳｉＮ膜、厚さ５０ｎｍのＨＣＤ−ＳｉＮ膜の何れかを用い、１００℃で、１（ＭＶ／ｃｍ）の電圧を印加した時のリーク電流（Ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ（アンペア）の経時変化を横軸に印加時間（Ｓｔｒｅｓｓ ｔｉｍｃ（分）、縦軸にリーク電流をとって示した。いわゆるバイアス−温度ストレステスト（ＢＴテスト）の測定結果である。
【０１６５】
なお、通常Ｃｕの拡散はＣｕ1+イオンによるといわれており、バイアスはシリコン基板中にＣｕ1+が拡散するようにＣｕ電極が高電位となる条件でかけている。図中、縦軸がリーク電流、横軸がストレスをかけた時間になっており、より長い時間破壊していない（リーク電流が安定している）膜がバリア性が高いといえる。図より明らかなように、ＨＣＤ−ＳｉＮ膜は、膜厚が５０ｎｍおよび１０ｎｍのいずれの場合にも、プラズマＳｉＮ膜よりもＣｕの拡散に対してバリア性があることが分かる。
【０１６６】
なお、ここで破壊とはリーク電流が急激に変化する点を意味し、２１から厚さ５０ｎｍのＰ−ＳｉＮ膜では１３分程度、厚さ１０ｎｍのＨＣＤ−ＳｉＮ膜では１０００分程度、厚さ５０ｎｍのＨＣＤ−ＳｉＮ膜では５０００分以上である。
【０１６７】
ＨＣＤ−ＳｉＮ膜がプラズマ−ＳｉＮ膜よりも薄くてもバリア性が高い理由は膜中Ｃｌ濃度が高いためであると考えられる。
【０１６８】
図２２に、破壊に要する時間（Ｂｒｅａｋ Ｔｉｍｅ）を縦軸に、膜中Ｃｌ濃度（Ｃｌ ｃｏｎｃｅｎｔｒａｔｉｏｎ）を横軸にとってプロットした図を示した。２２から分かるようにＣｌ濃度が高いほど破壊に至るまでの時間が長くなっている。すなわちＰ−ＳｉＮ膜では、塩素（Ｃｌ）含有原料を用いないのでＣｌはまったく入っておらず破壊に至るまでの時間が非常に短いのに対し、ＨＣＤ−ＳｉＮ膜では、Ｃｌ濃度は３．４×１０21ｃｍ-3に達しており、破壊に至る時間は１０００分を超えていた。
【０１６９】
ここで、Ｃｌは電気陰性度が大きく負に帯電しているため、Ｃｕ1+拡散種がＣｌサイトにトラップされることにより、より長い時間破壊されなかったと考えられる。また、図４に示したように低温成膜したＨＣＤ−ＳｉＮ膜は誘電率が５．４と小さいことが分かっている。つまり、ＨＣＤ−ＳｉＮ膜を用いると、誘電率の小さな膜をより薄膜で使用しても高い絶縁耐圧を得ることが可能である。このことによる配線間容量の低減は従来のＤＣＳ−ＳｉＮ膜と比較して約２０％になる。
【０１７０】
なお、第４、第５の実施形態に係る発明の実施は上記に記載の半導体装置ないしはその製造方法に限ることは無く、広く低誘電率を求められる絶縁膜、高耐圧を求められる絶縁膜に適用可能である。例えば、ＩＧＢＴ等のパワー素子に適用することも可能である。
【０１７１】
また、上第４、第５の実施形態では、シリコン窒化膜の形成原料としてヘキサクロルジシランを用いた例について説明したが、本発明の実施はこれに限られることは無く、一般にＳｉn Ｃｌ2n+2（ｎは２以上の整数）、若しくはＳｉn Ｃｌ2n+2-xＨx （ｎは２以上の整数、ｘは０以上２ｎ＋１以下の整数）で記載可能なシリコン塩化物ガスであれば実施可能である。これらのＣｌ基の多い気体を用いることで塩素の濃度の高いシリコン窒化膜を形成することが出来る。
【０１７２】
（第６の実施形態）
図２３は、本発明の第６の実施形態を示した図であり、隣接するゲート電極（或いはゲート配線）間の凹部にシリコン酸化膜を埋め込む工程を示した工程断面図である。
【０１７３】
図２３（ａ）は、通常の方法によってシリコン基板３１０上に形成されたゲート電極およびその周囲の構成を示している。ゲート電極はポリシリコン膜３１１、ＷＮ膜３１２およびＷ膜３１３によって形成されており、ゲート電極下にゲート絶縁膜３１４が形成されている。ゲート電極の上面にはキャップシリコン窒化膜３１５が形成され、ゲート電極の側面には側壁シリコン窒化膜３１６が形成されている。これらによって構成されたゲート構造の周囲にはライナーシリコン窒化膜３１７が形成され、さらにライナーシリコン窒化膜３１７の側部にはＢＰＳＧ膜３１８が形成されている。また、隣接するゲート電極間には、ソース／ドレインとなる拡散層３１９が形成されている。
【０１７４】
次に、図２３（ｂ）に示すように、ゲート電極間に凹部３２０が形成された基板上にシリコン酸化膜３２１を以下のようにして形成する。
【０１７５】
まず、図２３（ａ）に示した構造を形成した後、ＬＰＣＶＤ法により、シリコン窒化膜を形成する。原料ガスには、ヘキサクロロジシラン（ＨＣＤ、Ｓｉ2Ｃｌ6）およびアンモニア（ＮＨ3）を用いる。なお、希釈ガスとして、Ｎ2ガス或いは希ガスを用いてもよい。成膜条件は、成膜温度２５０℃、ガス流量比ＮＨ3／ＨＣＤ＝１０００／１０、反応炉内圧力１．４Torrとする。これにより、全面に塩素を含有するシリコン窒化膜（ＳｉＮ：ＨＣｌ組成）が形成される。上述した条件での成膜速度は０．２６ｎｍ／分であった。
【０１７６】
図２４は、成膜されたシリコン窒化膜に含まれる各元素のＳＩＭＳプロファイルを示した図である、酸素（Ｏ）、水素（Ｈ）および塩素（Ｃｌ）については濃度を、窒素（Ｎ）についてはイオンカウントを示している。ここでは、ＨＣＤを用いて２５０℃で成膜したシリコン窒化膜が酸化されないようにするため、その上面に４５０℃で成膜したシリコン窒化膜を形成している。２５０℃で成膜したシリコン窒化膜中には、１×１０22ｃｍ-3程度の塩素が含有されていることがわかる。
【０１７７】
次に、成膜したシリコン窒化膜を緩やかな条件で酸化し、塩素を含有するシリコン酸化膜３２１に変換する。このときの条件は、例えば、Ｏ2雰囲気、酸化温度６００℃、酸化時間１０分とする。この膜変換処理により、膜厚が２０％程度増加する（例えば、２２．９ｎｍから２７．８ｎｍに膜厚が増加する）。また、屈折率は、１．５６から１．４３へと減少し、通常のシリコン酸化膜とほぼ同等の値を示す。すなわち、緩やかな条件で酸化を行うことにより、シリコン窒化膜は体積膨張を伴ってシリコン酸化膜３２１へと変換される。ちなみに、上述した条件で成膜したシリコン窒化膜は、室温で大気中に長時間放置することによっても、シリコン酸化膜へと変化する。
【０１７８】
図２５は、膜変換されたシリコン酸化膜に含まれる各元素のＳＩＭＳプロファイルを示した図である、酸素（Ｏ）、水素（Ｈ）および塩素（Ｃｌ）については濃度を、窒素（Ｎ）についてはイオンカウントを示している。シリコン酸化膜中には、塩素が６×１０19ｃｍ-3程度、水素が１×１０21ｃｍ-3程度含有されている。測定条件は、１次イオン種：Ｃｓ+、１次加速電圧：５ｋＶ、スパッタレート：０．４ｎｍ／秒である。また、ＮＳｉ４３（原子量１４のＮと原子量２９のＳｉからなるセグメントのイオン）のイオンカウントは、６×１０2（ＣＰＳ）程度であった。なお、ＨＣＤを用いて６５０℃で成膜した窒素を４×１０22ｃｍ-3含むシリコン窒化膜では、上記測定条件においてＮＳｉ４３のイオンカウントは５×１０5（ＣＰＳ）であった。
【０１７９】
本実施形態によれば、原料ガスにＨＣＤを用いたＬＰＣＶＤ法により低温で塩素を含有するシリコン窒化膜を形成し、このシリコン窒化膜を酸化してシリコン酸化膜に変換することにより、凹部や段差部に均一かつ均質にシリコン酸化膜を埋め込むことができる。また、仮にシリコン窒化膜に“す”が存在していたとしても、シリコン窒化膜をシリコン酸化膜に変換する際に体積膨張を伴うので、“す”のないシリコン酸化膜を得ることができる。
【０１８０】
なお、上述した例では、シリコン窒化膜の成膜温度を２５０℃としたが、４５０℃未満であれば、酸化条件を適切に選ぶことにより、同様の効果が期待できる。また、上述した例では、酸化雰囲気をＯ2雰囲気としたが、オゾン（Ｏ3）雰囲気でもよく、オゾン雰囲気とすることでより低温でシリコン窒化膜をシリコン酸化膜に変換可能である。また、水蒸気中での酸化処理、酸化剤として機能する薬液（例えば、オゾン水や過酸化水素水等）による酸化処理等によっても、シリコン窒化膜をシリコン酸化膜に変換可能である。
【０１８１】
（第７の実施形態）
図２６は、本発明の第７の実施形態を示した図であり、ＳＴＩ構造おける素子分離溝にシリコン酸化膜を埋め込む工程を示した工程断面図である。
【０１８２】
図２６（ａ）は、通常の方法によってシリコン基板３３０上に素子分離溝３３１を形成したときの構成を示している。３３２はシリコン酸化膜、３３３はシリコン窒化膜であり、本例ではさらに薄いシリコン酸化膜３３４を全面に形成している。
【０１８３】
図２６（ｂ）は、素子分離溝３３１が形成された基板上に塩素を含有するシリコン酸化膜３３５を形成した状態を示している。このシリコン酸化膜３３５は、第６の実施形態と同様、原料ガスにＨＣＤを用いたＬＰＣＶＤ法により塩素を含有するシリコン窒化膜を形成し、このシリコン窒化膜を酸化してシリコン酸化膜に変換することによって得られる。
【０１８４】
最後に、図２６（ｃ）に示すように、素子分離溝３３１の外部のシリコン酸化膜３３５をＣＭＰにより除去して、ＳＴＩによる素子分離工程が終了する。
【０１８５】
本実施形態によっても、第６の実施形態と同様、素子分離溝内に“す”のないシリコン酸化膜を均一かつ均質に埋め込むことができる。
【０１８６】
（第８の実施形態）
図２７は、本発明の第８の実施形態を示した図であり、凹部を有する下地領域上にシリコン酸化膜を埋め込む工程を示した工程断面図である。下地領域としては、第６の実施形態における図２３（ａ）の構造、或いは第７の実施形態における図２６（ａ）の構造等があげられる。
【０１８７】
第６および第７の実施形態では、原料ガスにＨＣＤを用いたＬＰＣＶＤ法により塩素を含有するシリコン窒化膜を凹部内全体に成膜し、これをシリコン酸化膜に変換するようにしたが、本実施形態では、シリコン窒化膜の成膜工程とシリコン酸化膜への変換工程とを複数回繰り返すことにより、最終的に凹部内全体にシリコン酸化膜を埋め込むようにしている。
【０１８８】
まず、図２７（ａ）に示すように、凹部５１が形成された下地領域３５１上に塩素を含有するシリコン窒化膜３５２を形成する。このシリコン窒化膜３５２の形成条件等は第６の実施形態と同様である。
【０１８９】
続いて、図２７（ｂ）に示すように、シリコン窒化膜３５２を酸化して塩素を含有するシリコン酸化膜３５３に変換する。この変換処理の条件等も第６の実施形態と同様である。
【０１９０】
さらに、図２７（ｃ）および図２７（ｄ）に示すように、図２７（ａ）および図２７（ｂ）と同様にして、塩素を含有するシリコン窒化膜３５４を成膜した後、このシリコン窒化膜３５４を酸化してシリコン酸化膜３５５に変換する。
【０１９１】
上述したシリコン窒化膜の成膜工程とシリコン酸化膜への変換工程とを複数回繰り返すことにより、図２７（ｅ）に示すように、最終的に凹部内全体に塩素を含有するシリコン酸化膜３５６が形成される。
【０１９２】
本実施形態によれば、シリコン窒化膜の成膜工程とシリコン酸化膜への変換工程とを複数回繰り返すので、各シリコン窒化膜の膜厚を薄くすることができる。したがって、凹部が深い場合等、１回の酸化処理でシリコン窒化膜全体をシリコン酸化膜に変換することが困難な場合であっても、容易に凹部内全体にシリコン酸化膜を形成することができる。
【０１９３】
なお、以上説明した第６〜第８の実施形態では、ＬＰＣＶＤ法で塩素を含有するシリコン窒化膜を形成したが、シリコン窒化膜中にさらにリン（Ｐ）およびボロン（Ｂ）の少なくとも一方を含有させるようにしてもよい。リンを含有させるためには、原料ガスとしてＨＣＤおよびアンモニアの他にさらにＰＨ3を用い、ボロンを含有させるためには、原料ガスとしてＨＣＤおよびアンモニアの他にさらにＢ2Ｈ6を用いるようにする。
【０１９４】
リンおよびボロンの少なくとも一方を含有したシリコン窒化膜を第６の実施形態等と同様にして酸化処理することにより、塩素の他にリンおよびボロンの少なくとも一方を含有するシリコン酸化膜（例えば、塩素を含有するＢＰＳＧ膜）を凹部内に形成することができる。なお、シリコン酸化膜中のリンおよびボロンの含有量は、それぞれ３−１０ｗｔ％程度にすることが好ましい。
【０１９５】
このように、シリコン酸化膜中にリンやボロンを含有させることにより、第６〜第８で述べたような効果を得られることは勿論、ＮａやＦｅ等の電気特性上の劣化を引き起こす不純物のゲッタリング効果を得ることができる。また、図２３で示したような構造に用いた場合には、シリコン酸化膜３２１（この場合、塩素の他にリンやボロンを含有するシリコン酸化膜）にＲＩＥによってコンタクト孔を開ける際に、下層側に形成されているシリコン窒化膜に対して高選択比でエッチングを行うことができ、コンタクト孔を容易に形成することができる。
【０１９６】
（第９の実施形態）
先ず、本発明の動機となった背景について説明する。高集積・微細化をさらに進めて、次世代半導体を実現するためには、種々の技術的な問題がある。
【０１９７】
例えば、適用個所が多岐にわたっているシリコン窒素化膜について問題点を示す。ここで、半導体集積回路で多岐にわたって使用されるシリコン窒化膜の用途には、電気的絶縁膜、キャパシタもしくはゲート用絶縁膜、エッチングストッパー、ハードマスク、バリア膜、パッシベーション膜などがある。
【０１９８】
半導体装置にシリコン窒化膜を適用する上での問題点とは、大きく分けて次の３つが挙げられる。
【０１９９】
１． 高集積・微細化が進んだ次世代半導体装置においては、微細な凹凸を持つ下地上に被覆性良く成膜する必要がある。通常、被覆率の良い成膜方法としてはＬＰＣＶＤ法が用いられる。ＬＰＣＶＤ法を用いた場合のシリコン窒化膜の通常の成膜温度は８０Ｏ℃程度である。しかしながら、次世代半導体装置においては、金属配線、バリアメタル膜、シリサイド層、浅い拡散層の形成など、耐熱性の無いものが数多く使用されるために、成膜温度８０Ｏ℃程度は高すぎる。
【０２００】
２． エッチングストッパ膜もしくはハードマスクとして使用されるシリコン窒化膜のエッチング耐性は低いため、必要なエッチング耐性を確保するためには、シリコン窒化膜の膜厚を厚くする必要がある。膜厚が厚くなると、シリコン窒化膜の成膜時間が長くかかり、サーマルバジェットが大きくなる。このようなサーマルバジェットの下では、拡散層の伸び（再拡散）や不活性化、金属膜の凝集や腐蝕、シリサイド層の凝集など、耐熱性の無い部分でさまざまな問題が起こり、素子特性を悪化させる。また、生産性が悪くコストが増大するなどの問題がある。
【０２０１】
３． シリコン窒化膜の誘電率は７．５と高い。誘電率の高い絶縁膜を複数箇所において使用すると、配線間もしくは配線層間の寄生容量が著しく増大してしまう。今後、微細化が進むことによるゲート電極間距離の縮小および配線間距離の狭ピッチ化により、今までと同じ誘電率の絶縁膜を使用すると、寄生容量はさらに増大することになってしまう。また、寄生容量が大きいことで、例えば記憶を保持するキャパシタの容量は、寄生容量の分だけ実効的な容量が減少してしまう。減少した分の容量を稼ぐためには、キャパシタの容量および面積を大きくすることが必要になる。これは、チップサイズの大型化や、生産コストの増大を招くことになる。
【０２０２】
図２８および図２９は、本発明の第９の実施形態に係る半導体装置の製造方法を示す工程断面図である。これらの図は、ＤＲＡＭセルのＭＯＳトランジスタをチャネル長方向と垂直な方向で切断した断面を示している。
【０２０３】
まず、周知の方法に従って、図２８（ａ）に示した構造を形成する。図２８（ａ）は、メモリセルを構成する複数のＭＯＳトランジスタの作製が終了し、ゲート電極よりも１層上の層にビット線もしくはワード線としての金属配線を埋込み形成した後の断面図を示している。
【０２０４】
図中、４０１はシリコン基板、４０２は多結晶シリコン膜（ゲート）、４０３は窒化タングステン膜（ゲート）、４０４はタングステン膜（ゲート）、４０５はシリコン窒化膜、４０６はシリコン酸化膜（層間絶縁膜）、４０７はトレンチ、４０８はシリコン窒化膜、４０９はバリアメタル膜（例えばＴｉ膜／ＴｉＮ膜）、４１０は金属配線（例えばＷ配線）を示している。
【０２０５】
トレンチ４０７の金属配線４１０が埋め込まれていない部分の最大アスペクト比は、１程度（深さ１５０ｎｍ程度、幅１５０ｎｍ程度）である。バリアメタル膜４０９、金属配線４１０は、金属膜（例えばＴｉＮ膜）、金属膜（例えばＷ膜）を順次堆積した後、これらの金属膜をエッチバックすることで形成する。
【０２０６】
次に図２８（ｂ）に示すように、厚さ２００ｎｍのキャップ絶縁膜としてのシリコン窒化膜４１１を、制御性および被覆性に優れた成膜法であるＬＰＣＶＤ法により形成する。
【０２０７】
シリコン窒化膜４１１は均質かつ均一である必要があり、さらにシリコン窒化膜４１１はトレンチ４０７に隙間を生じることなく形成する必要がある。そのため、シリコン窒化膜４１１の成膜には、ＬＰＣＶＤ法のような被覆性の良い成膜方法が用いられる。
【０２０８】
また、バリアメタル膜４０９は耐熱性が無いため、ジクロロシラン（ＤＣＳ）を原料に用いたシリコン窒化膜の成膜方法、すなわちシリコン窒化膜の成膜に高温および長時間（例えば、７ＯＯ℃、３３０分）を要する従来の成膜方法では、コンタクト部分のチタンシリサイド層が凝集したり、拡散層中の不純物の不活性化が起きてしまう。
【０２０９】
そこで、本実施形態では、７ＯＯ℃以下の低温成膜が可能なシリコンソース、例えばヘキサクロロジシラン（ＨＣＤ）およびアンモニアを用い、成膜温度６００℃、反応炉内圧０．５Ｔｏｒｒ、ガス流量比アンモニア／ＨＣＤ／メチルアミン＝２０００／２Ｏ／２Ｏ（それぞれ、単位はｓｃｃｍ）の成膜条件で、ＬＰＣＶＤ法によりシリコン窒化膜４１１を形成する。
【０２１０】
本条件でのシリコン窒化膜４１１の成膜速度は１．３ｎｍ／ｍｉｎ．である。本方法により、シリコン窒化膜４１１膜中には、不純物として、水素、塩素および炭素が含まれる。水素濃度は５×１Ｏ21ｃｍ-3、塩素濃度は９ｘ１０20ｃｍ-3および炭素濃度は５ｘ１０21ｃｍ-3である。本発明の効果を十分に得るには、塩素濃度および炭素濃度は４×１０20ｃｍ-3以上が好ましい。そのためにはシリコン窒化膜４１１の成膜温度を７００℃以下に設定すると良い。
【０２１１】
本実施形態では、炭素の供給源としてメチルアミンについて述ぺたが、炭化水素化合物やアミン系炭化物、例えばメタン、エタン、エチレン、アセチレン、ジメチルアミンなどのいずれでも可能である。
【０２１２】
次に図２９（ｃ）に示すように、トレンチ４０７の外部のシリコン窒化膜４１１をＣＭＰにより除去し、表面を平坦にする。このとき、シリコン酸化膜４０６をＣＭＰストッパーに用いて平坦化を行う。上記ＣＭＰは、シリコン窒化膜を研磨する一般的な条件、例えば小粒径シリカとりん酸２．５ｗｔ．％と水からなるスラリーを用い、研磨パッド荷重は２ＯＯｇ重とする。
【０２１３】
ＣＭＰの研磨速度は、成膜温度を低温化することおよびシリコンソースを変えたことによって影響を受けず、上記研磨条件の場合、従来方法および本実施形態の方法により形成されたいずれのシリコン窒化膜もその研磨速度は２Ｏｎｍ／ｍｉｎ．であった。すなわち、本発明の方法によりキャップ絶縁膜としてのシリコン窒化膜を形成しても、平坦化に関しては従来技術と変わらない研磨加工特性が得られることが確認された。
【０２１４】
このように本実施形態の方法によれば、シリコン窒化膜を低温で形成することができるので、キャップ絶縁膜の形成工程（シリコン窒化膜４１１の形成工程）でデバイス特性が劣化するという問題は起こらない。
【０２１５】
また、本実施形態の方法によれば、シリコン窒化膜の密度を小さくでき、シリコン窒化膜の誘電率を小さくできることが分かった。
【０２１６】
図３０に、メチルアミンを添加していないシリコン窒化膜、すなわち炭素を導入していないシリコン窒化膜の誘電率の成膜温度依存性の結果を示す。ちなみに、炭素を導入したシリコン窒化膜の誘電率は、成膜温度６０Ｏ℃で、６．４であった。図中、白丸はＤＣＳ−ＳｉＮ膜、黒丸はＨＣＤ−ＳｉＮ膜を示している。
【０２１７】
次に図２９（ｄ）に示すように、レジストパターン（不図示）を形成し、シリコン窒化膜４１１および上記レジストパターンをマスクに用いて、シリコン酸化膜４０６をＲＩＥ（Reactive Ion Etcher）によりエッチングし、コンタクトホール４１２を自己整合的に開口する。
【０２１８】
シリコン窒化膜４１１のＲＩＥ（Reactive Ion Etching）エッチングレートの成膜温度に対する依存性はほとんど無い。
【０２１９】
図３１に、炭素を含まないシリコン窒化膜のＲＩＥレートの成膜温度依存性を示す。図から、成膜温度５５０℃まで、成膜温度７Ｏ０℃のＤＣＳ−ＳｉＮ膜（従来のシリコン窒化膜）と変わらない。成膜温度を４５０℃にまで下げると、ＲＩＥレートはやや大きくなる。
【０２２０】
図３２に、ＲＩＥレートとシリコン窒化膜中の炭素濃度との関係を示す。図から、シリコン窒化膜中に炭素を導入することにより、炭素を導入しないシリコン窒化膜に比べて、ＲＩＥレートを２割程度小さくできることが分かる。
【０２２１】
図２９（ｃ）の工程（ＲＩＥ工程）で、シリコン窒化膜４１１のレジストパターンで覆われていない露出分（マスクとして機能する部分）は、ＲＩＥのエッチング種（イオン、ラジカル）により、角が落ち、全体が丸まってしまう。
【０２２２】
図３３に、ＲＩＥ工程でシリコン窒化膜４１１の全体が丸まった様子を示す。図中、点線は、ＣＭＰ工程終了後かつＲＩＥ工程前のシリコン窒化膜４１１を示している。
【０２２３】
キャップ絶縁膜としてのシリコン窒化膜は、その真横に形成される電極とその上部に形成されるキャパシタの下部電極とを電気的に絶縁する機能を有する必要がある。そのため、キャップ絶縁膜としてのシリコン窒化膜は、ＲＩＥ工程の終了後も、ある程度の厚さを残していなければならない。
【０２２４】
従来の炭素の導入されていないシリコン窒化膜の削れ量は、上部で１８ｎｍ、角の部分で７０ｎｍであったが、本発明の炭素が導入されたシリコン窒化膜４１１の削れ量は、上部で１４ｎｎ、角部で５４ｎｍであった。
【０２２５】
すなわち、従来のシリコン窒化膜を用いた場合、ＲＩＥ工程後にキャップ絶縁膜として使用可能な程度の膜厚を確保するためには、ＲＩＥ工程前のシリコン窒化膜の膜厚を２００ｎｍにする必要があるが、本発明のシリコン窒化膜を用いれば、ＲＩＥ工程前の膜厚を１６０ｎｍまで薄くできる。
【０２２６】
以上述べたように本実施形態によれば、従来よりも低誘電率かつエッチング耐性のあるシリコン窒化膜を形成することができる。したがって、従来よりも低誘電率かつ薄膜のシリコン窒化膜を使用できるようになり、半導体デバイスの層間絶縁膜による寄生容量を低減できるようになる。
【０２２７】
以下、次世代のＤＲＡＭである１Ｇ−ＤＲＡＭの寄生容量の低減について具体的に説明する。
【０２２８】
図３４（ａ）は本発明のシリコン窒化膜を用いたＤＲＡＭの断面図、図３４（ｂ）は従来のシリコン窒化膜を用いたＤＲＡＭの断面図を示している。
【０２２９】
なお、実際の半導体デバイスにおいては、配線同士や、電極と配線が複雑に交差しているため、生成する電界分布も複雑になっている。そのため、図には、寄生容量に寄与する電極配置の一例のみを示してある。また、図２８および図２９と対応する部分には、図２８および図２９と同一符号を付してある。図中、４１３はＬＤＤ構造を有するソース／ドレイン拡散層、４１４および４１５はゲート側壁絶縁膜を示している。
【０２３０】
寄生容量は、例えば、ゲート電極４０２−４０４と金属配線４１０との間に発生する。本発明によれば、ゲート電極・金属配線間には、従来よりも誘電率が低く、かつ膜厚の薄いシリコン窒化膜４１１が形成されているため、寄生容量を十分に低減することが可能になる。
【０２３１】
図３４（ａ）には、ゲート電極・金属配線間の距離が大きい例を示した。この場合において、ゲート電極のピッチがより狭くなると、本発明のシリコン窒化膜の低誘電率化・薄膜化による効果はより顕著になる。
【０２３２】
寄生容量を小さくできると、キャパシタ面積を小さくでき、配線間距離およびゲート間距離も小さくすることが可能になり、最終的にはチップサイズも小さくすることができる。また、いわゆるＲＣ遅延抵抗が小さくなることから、デバイス特性も向上する。
【０２３３】
一方、従来の技術では、シリコン窒化膜４１１を２００ｎｍ形成する。従来のシリコン窒化膜４１１は、典型的には、成膜温度７８０℃、反応炉内圧６６．５Ｐａ、ジククロロシラン／アンモニア流量比１５０ｓｃｃｍ／１５００ｓｃｃｍの条件で形成する。この場合のシリコン窒化膜４１１成膜速度は３．０ｎｍ／ｍｉｎ．程度である。しかし、シリコン窒化膜４１１を７８０℃で形成すると、バリアメタル膜４０９の熱耐圧が持たず、金属配線４１０とシリコン基板４０１と反応してしまう。
【０２３４】
そもそも、シリコン窒化膜４１１を７８０℃で形成すると、既に形成したあったＭＯＳトランジスタがダメージを受け、ＭＯＳトランジスタは使い物にならなくなってしまう。
【０２３５】
従来の技術でも、成膜温度を７００℃に下げることは可能である。しかし、成膜温度７００℃での成膜速度は０．７ｎｍ／ｍｉｎ．であるため、厚さ２００ｎｍのキャップシリコン窒化膜を形成するためには５時間弱かかってしまう。
【０２３６】
実際のプロセスでは、温度が均一になるのに要する時間およびパージに要する時間などが必要であり、プロセス全体では９時間程度の成膜時間を要する。すなわち、７００℃という比較的高温の成膜温度で、キャップシリコン窒化膜の成膜を行っても、生産性が非常に悪くなる。
【０２３７】
このような比較的高温・長時間のサーマルバジェットの下では、コンタクトホールの底面に形成されたＴｉxＳｉy（チタンシリサイド）層（不図示）が一部分に凝集してしまうため、コンタクト抵抗が上昇してしまう。さらに、上記サーマルバジェットの下では、いったん活性化した拡散層が再び不活性化したり、あるいは拡散層が再拡散して拡散層の抵抗が上昇してしまう。
【０２３８】
以上述べたように、ジククロロシランを用いたシリコン窒化膜の形成方法において、成膜温度を下げると、生産性が非常に悪くなるという問題がある。しかし、本発明によれば、低温、かつ高速のシリコン窒化膜の形成方法、すなわち次世代の半導体装置に使用されるシリコン窒化膜の形成方法を確立することが可能となる。
【０２３９】
本実施形態では、本発明をキャップシリコン窒化膜に適用した場合について説明したが、ゲート上部絶縁膜４１４、ゲート側壁絶縁膜４１４，４１５にも適用できる。
【０２４０】
本実施形態では、シリコン窒化膜のＲＩＥレートを遅くできる例について説明したが、他のエッチングレートも遅くできる。例えば、シリコン窒化膜の希フッ酸によるエッチングレートも遅くできる。
【０２４１】
図３５に、シリコン窒化膜の炭素濃度とシリコン窒化膜の希フッ酸によるエッチングレートとの関係を示す。本実験で使用した希フッ酸溶液は、４６％フッ酸を、それよりも体積が２ＯＯ倍ある水で希釈したものである。
【０２４２】
図から、シリコン窒化膜中に炭素を導入することで、シリコン窒化膜の希フッ酸によるエッチングレートを小さくできることが分かる。これは、炭素の有無により、シリコン窒化膜どうしでエッチング選択比が取れることを意味する。
【０２４３】
これを積極的に利用したプロセスとしては、例えばダマシンメタルゲートプロセスがあげられる。すなわち、図３６（ａ）に示すように、ダミーゲートとして炭素を含まないシリコン窒化膜５０１を形成し、ゲート側壁絶縁膜として炭素を含むシリコン窒化膜５０２を形成した後、図３６（ｂ）に示すように、希フッ酸溶液を用いたウエットエッチングによりシリコン窒化膜５０２を容易に選択的に除去することができる。なお、図中、５００はシリコン基板、５０３はゲート絶縁膜、５０４はＬＤＤ構造を有するソース／ドレイン拡散層、５０５は層間絶縁膜を示している。
【図面の簡単な説明】
【０２４４】
【図１】本発明の第１および第２の実施形態に係る半導体装置の製造方法の前半を示す工程断面図
【図２】本発明の第１および第２の実施形態に係る半導体装置の製造方法の後半を示す工程断面図
【図３】本発明のシリコン窒化膜（ＨＣＤ−ＳｉＮ膜）の塩素濃度の成膜温度依存性を示す図
【図４】ＨＣＤ−ＳｉＮの誘電率の成膜温度依存性を示す図
【図５】シリコン窒化膜中の塩素濃度のＣＭＰ速度依存性を示す特性図
【図６】ＨＣＤ−ＳｉＮ膜のＲＩＥレートの成膜温度依存性およびＤＣＳ−ＳｉＮ膜の成膜温度７００℃におけるＲＩＥレートを示す図
【図７】ＨＣＤ−ＳｉＮ膜に対するＴＥＯＳ酸化膜のＲＩＥの選択比の成膜温度およびアンモニア流量の依存性を示す図
【図８】ＨＣＤ−ＳｉＮ膜の成膜速度の成膜温度依存性を示す図
【図９】ＨＣＤ−ＳｉＮ膜のシリコンの結合状態を光電子分光測定によって調べた結果を示す図
【図１０】第２の実施形態の方法において成膜温度を変えて形成した各シリコン窒化膜のＮ／Ｓｉ比を化学分析にて調べた結果を示す図
【図１１】第２の実施形態の方法において成膜温度を変えて形成したＨＣＤ−ＳｉＮ膜の密度および成膜温度７００℃で形成したＤＣＳ−ＳｉＮ膜の密度を調べた結果を示す図
【図１２】本発明の第３の実施形態に係るＭＯＳトランジスタの製造方法の前半を示す工程断面図
【図１３】本発明の第３の実施形態に係るＭＯＳトランジスタの製造方法の中半を示す工程断面図
【図１４】本発明の第３の実施形態に係るＭＯＳトランジスタの製造方法の後半を示す工程断面図
【図１５】従来技術のみを用いて、ダミーゲートおよびゲート側壁絶縁膜を形成した場合の図１４（ｇ）の断面図に相当する断面図
【図１６】ヘキサクロロジシランを用いて形成したシリコン窒化膜の希弗酸によるエッチングレートの成膜温度依存性を示す図
【図１７】Ｓｉ原料がＳｉ2 Ｃｌ6 系のシリコン窒化膜の成膜中に流す窒素流量とシリコン窒化膜のウエットエッチングレートとの関係を示す図
【図１８】本発明の第４の実施例に係る半導体装置の製造工程を示す工程断面図
【図１９】ＨＣＤ−ＳｉＮ膜の熱処理前後のＣｌとＨのＳＩＭＳプロファイルを示す図
【図２０】本発明の第５の実施例に係る半導体装置の製造工程を示す工程断面図
【図２１】各種ＳｉＮ膜のリーク電流の経時変化を示す図
【図２２】ＳｉＮ膜が破壊に至る時間とＳｉＮ膜中のＣｉ濃度との関係を示す図
【図２３】本発明の第６の実施例に係る製造工程を示す工程断面図
【図２４】本発明に係るシリコン窒化膜に含まれる各元素のＳＩＭＳプロファイルを示す図
【図２５】本発明に係るシリコン酸化膜に含まれる各元素のＳＩＭＳプロファイルを示す図
【図２６】本発明の第７の実施例に係る製造工程を示す工程断面図
【図２７】本発明の第８の実施例に係る製造工程を示す工程断面図
【図２８】本発明の第９の実施例に係る半導体装置の製造方法の前半を示す工程断面図
【図２９】本発明の第９の実施例に係る半導体装置の製造方法の後半を示す工程断面図
【図３０】炭素を導入していないシリコン窒化膜の誘電率の成膜温度依存性の結果を示す図
【図３１】炭素を含まないシリコン窒化膜のＲＩＥレートの成膜温度依存性を示す図
【図３２】ＲＩＥレートとシリコン窒化膜中の炭素濃度の関係を示す図
【図３３】ＲＩＥ工程でシリコン窒化膜の全体が丸まった様子を示す図
【図３４】本発明および従来のシリコン窒化膜を用いたＤＲＡＭの断面図
【図３５】シリコン窒化膜の炭素濃度とシリコン窒化膜の希フッ酸によるエッチングレートとの関係を示す図
【図３６】第９の実施例の変形例を説明するための図
【図３７】従来のＤＲＡＭセルをＭＯＳトランジスタのチャネル長方向と垂直な方向で切断した断面を示す断面図
【図３８】ジクロロシラン等を用いたＬＰＣＶＤ法によりシリコン窒化膜を形成する場合の問題点を説明するための断面図
【図３９】ジクロロシラン等を用いたＬＰＣＶＤ法によりシリコン窒化膜を形成する場合の他の問題点を説明するための断面図
【図４０】従来のＣｕ配線のＣｕ配線部近傍の断面図
【図４１】シリコン窒化膜はＬＰＣＶＤ法を用いて形成する理由を説明するための図
【符号の説明】
【０２４５】
１０１，１２１…シリコン基板、１０２…ｎ型ドレイン拡散層、１０３…層間絶縁膜（ＳｉＯ2 膜）、１０４…コンタクトホール、１０５…配線溝、１０６…シリコン窒化膜、１０７…Ｔｉ層、１０８，１３４…ＴｉＮ膜、１０９…Ｗ埋込み配線、１１０…シリコン窒化膜（ＨＣＤ−ＳｉＮ膜）、１２２…熱酸化膜、１２３…素子分離絶縁膜、１２４…多結晶シリコン膜、１２５…ＨＣＤ―ＳｉＮ膜、１２６…レジストパターン、１２７…ダミーゲート、１２８…後酸化膜、１２９…拡散層（ＬＤＤ）、１３０…ゲート側壁ＤＣＳ−ＳｉＮ膜、１３１…ソース／ドレイン拡散層、１３２…層間絶縁膜、１３３…ゲート絶縁膜
１３５…Ａｌ膜、２００…ゲート電極、２０１…シリコン基板、２０１’…金属配線、２０３…ＴＥＯＳ層間酸化膜、２０４…ＴａＮ膜、２０５…ＳｉＮ膜、２０６…ソース領域、２０７…ドレイン領域、２０８…ポリシリコン膜、２０９…ＷＮ膜、２１０…Ｗ膜、２１１…ゲート側壁絶縁膜、２１２，２１３…ＳｉＮ膜、２１４…コンタクトホール、２２０…層間絶縁膜、３１１…ポリシリコン膜、３１２…ＷＮ膜、３１３…Ｗ膜、３１４…ゲート絶縁膜、３１５、３１６、３１７，３５０…シリコン窒化膜、３１８…ＢＰＳＧ膜、３１９…ソース／ドレイン拡散層、３２０…凹部、３３０…シリコン基板、３３１…素子分離溝、３３２、３３４…シリコン酸化膜、３５０…下地領域、３５１…凹部、３５２，３５４…塩素を含有するシリコン窒化膜、３２１，３３５，３５３、３５５、３５６…塩素を含有するシリコン酸化膜。
【技術分野】
【０００１】
本発明は、シリコン酸化膜を有する半導体装置に関する。
【背景技術】
【０００２】
高集積・微細化の潮流に伴い、次世代の半導体装置においては、今よりも微細かつ高アスペクト比の接続孔を有する層間絶縁膜（ＳｉＯ2 膜）を形成し、この層間絶縁膜上に接続孔内において均質でかつ被覆性が良いシリコン窒化膜を形成することができ、さらに次工程のシリコン窒化膜の化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）による研磨工程で、設計値通りの埋込み形状および平坦性の高い表面を実現できるプロセス技術が必須である。
【０００３】
この種の技術は、例えば図３７に示すような素子構造を形成する場合に用いられる。図３７は、ＤＲＡＭセルのＭＯＳトランジスタをチャネル長方向と垂直な方向で切断した断面を示している。
【０００４】
図中、６８１はシリコン基板を示しており、このシリコン基板６８１の表面にはドレイン拡散層６８２が形成されている。シリコン基板６８１上には、ドレイン拡散層６８２に対してのコンタクトホール６８３およびこれを介してドレイン拡散層６８２に繋がる配線溝６８４を有する層間絶縁膜（ＳｉＯ2 膜）６８５が形成されている。
【０００５】
コンタクトホール６８３および配線溝６８４の内部には、タングステンからなる埋込み配線６８６が形成されている。埋込み配線６８６が埋め込まれているところの、コンタクトホール６８３および配線溝６８４の側壁には、シリコン窒化膜６８７が形成されている。
【０００６】
ここでは、埋込み配線６８６はコンタクトホール６８３に関してはその内部全体に形成されているが、配線溝６８４に関してはその途中の深さまでしか形成されていない。埋込み配線６８６で埋め込まれていない部分はシリコン窒化膜６８８が埋め込まれている。
【０００７】
この種のシリコン窒化膜６８８はキャップ絶縁膜と呼ばれている。キャップ絶縁膜の目的は、その上に形成される下部キャパシタ電極６８９と埋込み配線６８６との短絡を防止することにある。
【０００８】
キャップ絶縁膜は、層間絶縁膜（ＳｉＯ2 膜）６８５にキャパシタ用のコンタクトホール、すなわち下部キャパシタ電極をｎ+ 型ソース拡散層と接続するための接続孔をＲＩＥ（Reactive Ion Etching）で形成する際にマスクとして使用する。そのために、キャップ絶縁膜には選択比の取れるシリコン窒化膜６８８が使用されている。
【０００９】
コンタクトホール６８３の底面には、後工程の熱工程によってドレイン拡散層６８２と埋込み配線６８６とが反応しないように、Ｔｉ／ＴｉＮ積層膜６９０がバリアメタル膜として形成されている。
【００１０】
配線溝６８４のアスペクト比が１以上の場合、Ｓｉ原料としてジクロロシラン（ＤＣＳ）を用いた段差被覆性の良いＣＶＤ法である減圧化学気相成長法（ＬＰＣＶＤ法）により、シリコン窒化膜（ＤＣＳ-ＳｉＮ膜）６８８を形成していた。
【００１１】
しかしながら、以上述べた形成方法には以下のような問題がある。
【００１２】
ＤＣＳ-ＳｉＮ膜６８８に対する層間絶縁膜（ＳｉＯ2 膜）６８５のＣＭＰによる研磨速度（層間絶縁膜６８５の研磨速度／ＤＣＳ-ＳｉＮ膜６８８の研磨速度）は３０程度で高くない。
【００１３】
そのため、配線溝６８４の外部の余剰なＤＣＳ-ＳｉＮ膜６８８をＣＭＰによって除去する工程で、層間絶縁膜６８５が研磨停止面として機能しなくなり、ＤＣＳ-ＳｉＮ膜６８８が過剰研磨される。
【００１４】
その結果、図３８に示すように、ＤＣＳ-ＳｉＮ膜６８８の膜厚が設計値よりも薄くなるので、埋込み配線６８６と下部キャパシタ電極６８９との間のリーク電流が増加したり、耐圧が低下するなどの問題が起こる。
【００１５】
また、キャパシタのコンタクトホールをエッチングにより開口する際には、ＤＣＳ-ＳｉＮ膜６８８はマスクとして使用されるが、上述したような過剰研磨が生じると、最悪の場合には、図３９に示すように、埋込み配線６８６と下部キャパシタ電極６８９とが短絡するという問題が起こる。
【００１６】
ところで、近年、半導体デバイスの高集積化および高速化に対する要求が高まりつつある。これらの要求を実現するために、素子間および素子寸法の縮小化、微細化が進められる一方、埋込み配線の低抵抗化および寄生容量の低減などが検討されている。
【００１７】
例えばＤＲＡＭでは、高集積化の進展が顕著であり、そのために、コンタクトホールを形成するためには、アスペクト比の大きい、狭い段差形状を形成する必要がある。
【００１８】
このために例えばＤＲＡＭでは、コンタクトホールの形成時の、層間絶縁膜（ＴＥＯＳ酸化膜等）のＲＩＥに対するエッチングストッパー膜として選択比の高いシリコン窒化膜（ＳｉＮ膜）が使われるようになってきている。
【００１９】
この種のエッチングストッパー膜（ＲＩＥストッパー膜）として使われるＳｉＮ膜は、ＲＩＥの選択比がシリコン酸化膜、例えばＢＰＳＧ膜やＴＥＯＳ膜に対して充分高いことが必要である。更に、素子の高集積・微細化に伴い、よりアスペクトの厳しい狭い段差形状を均質かつ均一に被覆する必要がある。
【００２０】
これらの要求を満足するために、従来より、コンタクトホール形成時のＲＩＥストッパー膜としては、原料にジクロロシラン（ＤＣＳ）とアンモニアを用い、７８０℃程度でＬＰＣＶＤ法で形成された比較的緻密なＳｉＮ膜が用いられてきた。
【００２１】
この方法により形成したＳｉＮ膜は、ＴＥＯＳ膜をＲＩＥする際のＴＥＯＳ膜のＳｉＮ膜に対するＲＩＥ選択比が７程度と高く、また、そのＳｉＮ膜の誘電率は７．５程度であった。
【００２２】
しかしながら、この７．５という誘電率は比較的大きい。特に最近では素子寸法の縮小に伴いこのＲＩＥストッパー膜の容量が素子全体の配線間容量またはＲＣ遅延時間を左右するほどになっており、０．１８ミクロン世代以降のＤＲＡＭではこのＲＩＥストッパー膜の容量が素子の動作速度の遅延としてあらわれてきた。
【００２３】
また、このようなＲＩＥストッパー膜としてのＳｉＮ膜の使用はビット線容量の増大につながり、これを補うために大きな容量のキャパシターを作る必要があり、素子特性上不利になっていた。
【００２４】
更に、製造プロセスの点から、ＲＩＥストッパー膜としてＳｉＮ膜を使用した場合、ＢＰＳＧ膜、ＴＥＯＳ膜等の酸化膜に開口をエッチングにより形成した後に、ＲＩＥのガス条件をＳｉＮ膜をエッチングできる条件に切り替えて行うことが必要である。
【００２５】
しかし、この場合、開口部のアスペクト比が大きく、開口径が小さいために、開口部底面のＳｉＮ膜に対するＲＩＥ時の面内均一性が充分に取れないこと、ＳｉＮ膜の残さが底部に残りやすいこと、そしてシリコン基板を直接ＲＩＥにさらすために基板ダメージが懸念され、充分な過剰エッチングができず、ＳｉＮ膜が残りコンタクト不良が起きてしまう懸念があること、などの問題があった。
【００２６】
更に、次工程では、コンタクト部分の自然酸化膜を除去するための希弗酸処理を行うが、７８０℃でジクロルシラン（ＤＣＳ）を原料として成膜したＤＣＳ-ＳｉＮ膜は希弗酸（１／２００）によるエッチングレートが０．２（ｎｍ／ｍｉｎ）程度で、自然酸化膜の１（ｎｍ／ｍｉｎ）程度のエッチングレートよりも遅く、上記の自然酸化膜が希弗酸工程では除去できないという問題があった。
【００２７】
一方、ロジックデバイスにおいては高速の処理速度が必要であるために、いわゆるＲＣ遅延時間を低減すること、つまり配線間の容量および配線抵抗を低減することが必要になっている。配線の抵抗を下げるために、金属配線として銅（Ｃｕ）配線を使用することが検討されている。Ｃｕ配線を使用するためにはＣｕ配線の酸化およびＣｕ配線中のＣｕの拡散を防止するバリア層が必要になる。このバリア層の一つとして現在ＳｉＮ膜が検討されている。
【００２８】
図４０にＣｕ配線上にＳｉＮ膜をバリア層として成膜した構造の一例を示した。図中、７０１はＴＥＯＳ酸化膜、７０２はＴａＮ膜、７０３はＣｕ配線、７０４はＳｉＮ膜を示している。ここで、Ｃｕ配線技術を用いる場合でも、配線間のＲＣ成分低減のため配線間が狭ピッチの部分には一部にＡｌ配線が用いられている。そのため、後工程で成膜されるＳｉＮ膜７０４は、Ａｌのリフロー温度である４５０℃を超えない温度での成膜が必要になる。また、配線形成時には既に形成済みの層間絶縁膜には誘電率低減のため（ｆ）ＳＧ（弗素添加シリケートガラス）などの低誘電膜（通常ｌｏｗ−ｋ膜と称する）が用いられているが、これらの膜は４００℃以下の低温で形成されているために、４５０℃以上ではクラックが発生してしまうことがある。これらのことから、ＳｉＮ膜７０４の成膜は４５０℃以下の低温で行う必要が有り、通常は低温での成膜が容易なプラズマＣＶＤによって行っている。
【００２９】
半導体装置では、素子の微細化に伴い、ＳＴＩ構造おける素子分離溝やゲート電極間の凹部等のアスペクト比が大きくなってきている。このようなアスペクト比の増大に伴い、いわゆる“す”を作らずに、凹部内にシリコン酸化膜等の絶縁膜を埋め込むことがしだいに難しくなってきている。
【００３０】
そのため、ＨＤＰ（High-Density Plasma）−ＣＶＤ法やＴＥＯＳ−Ｏ3系のＣＶＤ法等の使用が試みられている。しかしながら、前者の方法では、下地へのプラズマダメージの問題、膜質が不均一になる問題、スループットが低いという問題等がある。また、後者の方法では、成膜後に膜質を改善するために高温処理が必要になるといった問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００３１】
上述のように、素子の微細化に伴い、高アスペクト比を有する凹部に埋め込み特性や膜特性に優れたシリコン酸化膜を形成することが困難になってきている。
【００３２】
本発明の目的は、埋め込み特性や膜特性に優れたシリコン酸化膜を高アスペクト比を有する凹部に形成することが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【００３３】
本発明者らの研究によれば、ＬＰＣＶＤ法を用いたシリコン窒化膜の成膜方法において、Ｓｉ原料としてＳｉ2 Ｃｌ6 等のようにＳｉ−Ｓｉ結合およびＳｉ−Ｃｌ結合を含む化合物を用いれば、シリコン酸化膜との間で研磨やエッチングに関して選択比の取れるシリコン窒化膜を実現できることが分かった。また、被覆率は、被覆性の良い成膜方法であるＬＰＣＶＤ法を用いているので従来と変わない。
【００３４】
また、この種のＳｉ原料を用いた場合には、７００℃以下の低温の成膜温度でも、シリコン窒化膜の成膜速度を確保できることが分かった。したがって、バリアメタル膜として、Ｔｉ／ＴｉＮ膜を使用することができるようになる。また、このようなＳｉ原料、成膜温度でもって形成したシリコン窒化膜の塩素濃度は４×１０20ｃｍ-3以上であった。
【００３５】
また、成膜温度を６００℃以下にすれば、シリコン過剰のシリコン窒化膜を形成できる。この種のシリコン窒化膜は密度が低く、シリコン酸化膜に対してより研磨速度が速くなる。
【００３６】
ＬＰＣＶＤ法を用いたシリコン窒化膜の成膜方法において、Ｓｉ原料としてＳｉ2 Ｃｌ6 等のようにＳｉ−Ｓｉ結合およびＳｉ−Ｃｌ結合を含む化合物を用いれば、シリコン酸化膜との間でエッチングに関して選択比の取れるシリコン窒化膜を実現できることが分かった。
【００３７】
このようなＳｉ原料を用いて形成したシリコン窒化膜の塩素濃度は１×１０21ｃｍ-3以上であった。また、被覆率は、被覆性の良い成膜方法であるＬＰＣＶＤ法を用いているので従来と変わない。さらに、この種のＳｉ原料を用いた場合、シリコン窒化膜の誘電率を小さくでき、シリコン窒化膜の希弗酸に対するエッチングレートを大きくでき、そしてＣｕに対するバリア性を高くできることが分かった。この点については、さらに実施形態の項で詳述する。
【００３８】
上記目的を達成するために、本発明に係る半導体装置は、半導体基板の主表面側に形成された凹部を有する下地領域と、前記下地領域の凹部内全体に埋め込まれた塩素を含有するシリコン酸化膜とを有することを特徴とする。
【００３９】
上記半導体装置の好ましい態様は、以下の通りである。
【００４０】
（１）前記シリコン酸化膜には、リンおよびボロンの少なくとも一方が含有されている。
【００４１】
（２）前記シリコン酸化膜は、１×１０19ｃｍ-3以上の塩素を含有する。
【００４２】
本発明によれば、シリコン窒化膜、特に塩素を含有するシリコン窒化膜を酸化してシリコン酸化膜に変換することにより、凹部内に均一且つ均質にシリコン酸化膜を埋め込むことが可能となる。また、シリコン窒化膜に“す”が存在していたとしても、シリコン窒化膜をシリコン酸化膜に変換する際に体積膨張を伴うので、“す”のないシリコン酸化膜を得ることが可能となる。
【００４３】
また、シリコン酸化膜中に塩素を含有させることにより、他の膜との界面に存在するダングリングボンドを終端させることができ、リーク電流の低減等をはかることができる。
【００４４】
また、塩素を含有するシリコン酸化膜中に、さらにリンおよびボロンの少なくとも一方を含有させることにより、不純物のゲッタリング、エッチング時の選択性の向上、といった効果をさらに得ることができる。
【発明の効果】
【００４５】
本発明によれば、埋め込み特性や膜特性に優れたシリコン酸化膜を高アスペクト比を有する凹部に形成することが可能な半導体装置を実現できるようになる。
【発明を実施するための最良の形態】
【００４６】
以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。
【００４７】
（第１の実施形態）
図１および図２は、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。これらの図は、ＤＲＡＭセルのＭＯＳトランジスタをチャネル長方向と垂直な方向で切断した断面を示している。
【００４８】
まず、図１（ａ）に示すように、周知の方法により、シリコン基板１０１にｎ型ドレイン拡散層１０２等を形成してＭＯＳトランジスタを完成させ、続いて層間絶縁膜（ＳｉＯ2 膜）１０３を全面に形成する。
【００４９】
次に図１（ｂ）に示すように、層間絶縁膜１０３にｎ型ドレイン拡散層１０２に対してのコンタクトホール１０４およびこのコンタクトホール１０４を介してｎ型ドレイン拡散層１０２に繋がる配線溝５を形成し、続いてシリコン窒化膜１０６を全面に形成する。
【００５０】
次に図１（ｃ）に示すように、コンタクトホール１０４および配線層１０５の側壁以外のシリコン窒化膜１０６をＲＩＥによって除去し、続いてイオン注入によりコンタクトホール１０４の底面の基板表面にＴｉ層１０７を形成した後、ＣＶＤ法によりＴｉＮ膜１０８を全面に形成する。
【００５１】
次に図２（ｄ）に示すように、タングステン（Ｗ）の選択成長により、コンタクトホール１０４の底面から配線溝１０５の途中の深さまでの部分を充填するＷ埋込み配線１０９を形成する。配線溝１０５のうちＷ埋め込み配線１０９で埋め込まれていない部分（以下、単に溝という）の深さは１５０ｎｍ、幅は１５０ｎｍであり、したがって溝のアスペクト比は１である。
【００５２】
このような構造は、全面にＷ埋込み配線１０９としてのタングステン膜を全面に形成し、次いでコンタクトホール１０４および配線溝１０５の外部の余剰なタングステン膜をＣＭＰで除去し、次いで層間絶縁膜（ＳｉＯ2 膜）を全面に形成し、そして配線溝１０５上に配線溝を形成することによっても得ることができる。
【００５３】
コンタクトホール１０４の底面に形成されたＴｉ層１０７およびＴｉＮ膜１０８は、後工程の熱工程によってドレイン拡散層１０２とＷ埋込み配線１０９との反応を防ぐためのバリアメタル膜として働く。
【００５４】
Ｔｉ層１０７およびＴｉＮ膜１０８は、耐熱性の問題から７００℃以上の高温で長時間の熱処理が施されると、その機能を保つことができない。そのため、シリコン窒化膜１０６の成膜条件を７００℃未満の成膜温度にすることが必要である。
【００５５】
シリコン窒化膜１０６はＬＰＣＶＤ法を用いて形成する。その理由は、プラズマを用いたＣＶＤ法は被覆率が悪いために、配線溝１０５のアスペクト比が１以上になると、図４１に示すように、配線溝１０５の中央に隙間が残り、絶縁性を確保できなくなるからである。他の理由は、プラズマを用いたＣＶＤ法で形成したシリコン窒化膜は、シリコンのＲＩＥ条件においてエッチング耐性が無く、マスクとしての機能を果たさないからである。
【００５６】
なお、ＬＰＣＶＤ法の場合でも、原料ガスとしてシランとアンモニアとの混合ガスを用いた場合には被覆性が悪く、しかもウェハ面内での均一性も悪いという問題がある。一方、ジクロロシランもしくはテトラクロロシランのように水素が塩素で置換されたＳｉ原料を用いる場合には被覆性が良く、アスペクト比が２０程度でも被覆率を１００％にすることができる。しかし、この種の原料ガスを用いたＬＰＣＶＤ法には、従来技術で説明した問題がある。
【００５７】
次に図２（ｅ）に示すように、ウエットエッチングによりＷ埋込み配線１０９よりも上の部分のＴｉＮ膜１０８を除去した後、Ｓｉ2 Ｃｌ6 （ヘキサクロロジシラン：ＨＣＤ）とＮＨ3 との混合ガスを用いたＬＰＣＶＤ法により、溝の内部を埋め込むようにキャップ絶縁膜としてのシリコン窒化膜（ＨＣＤ−ＳｉＮ膜）１１０を全面に形成する。
【００５８】
ここで、成膜温度は６５０℃、反応炉内圧は０．５Ｔｏｒｒ、流量比はＮＨ3 ／Ｓｉ2 Ｃｌ6 ＝２０００ｓｃｃｍ／２０ｓｃｃｍである。この成膜条件での成膜速度は２．７ｎｍ／ｍｉｎである。
【００５９】
最後に、図２（ｆ）に示すように、溝外部の余剰なＨＣＤ−ＳｉＮ膜１１０をＣＭＰにより除去して表面を平坦化した後、周知の方法にしたがって図示しない下部キャパシタ電極、キャパシタ絶縁膜および上部キャパシタ電極を形成して、ＤＲＡＭメモリセルが完成する。
【００６０】
キャパシタ絶縁膜としてはＢａx Ｓｒ1-x ＴｉＯ3 等の高誘電率の金属酸化物からなる絶縁膜、下部および上部キャパシタ電極としては酸化されても金属導電性を示すＳｒＲｕＯ3 等の金属酸化物からなる導電膜を使用すると良い。また、キャパシタ絶縁膜と上部および下部キャパシタ電極とは、同じ結晶構造、例えばペロブスカイト構造であることが好ましい。
【００６１】
また、本工程のＣＭＰでは、スラリーとしては小粒径シリカと燐酸２．５ｗｔ％と水からなるものを用い、研磨パッド荷重は２００ｇ重とする。
【００６２】
ＣＭＰ後のウェハ面内９点平均の膜厚測定結果より、研磨速度は従来のシリコン窒化膜であるＤＣＳ−ＳｉＮ膜が約６０ｎｍ／ｍｉｎであるのに対して、ＨＣＤ−ＳｉＮ膜１０では約９０ｎｍ／ｍｉｎに増加する。すなわち、本実施形態によれば、選択比（シリコン窒化膜の研磨速度／シリコン酸化膜の研磨速度）を従来の３０から４５に増加させるとができる。
【００６３】
このように選択比を大きくとれることから、ＣＭＰによるＨＣＤ−ＳｉＮ膜１１０の研磨は層間絶縁膜１０３で停止し、層間絶縁膜３が多少除去されることはあってもＷ埋込み配線１０９が露出するという過剰研磨が起こらない。したがって、設計値通りの埋め込み形状および平坦性の高い加工を実現できるようになる。
【００６４】
また、本実施形態によれば、従来のＤＣＳ−ＳｉＮ膜と同等の高い被覆率を得ることができる。その理由は、成膜方法としてＬＰＣＶＤ法を用いているため、配線溝１０６の内部を均質に埋め込むことができることと、本実施形態でＳｉ原料として使用しているＳｉ2 Ｃｌ6 （ジシランの塩素化物）等の塩素化物の反応中間体は、その吸着確率が完全な水素化物に比べて小さくなっていることの２つが考えられる。
【００６５】
図３に、Ｓｉ原料としてＳｉ2 Ｃｌ6 を用いたＬＰＣＶＤ法により形成したシリコン窒化膜（ＨＣＤ−ＳｉＮ膜）中の塩素濃度の成膜温度依存性を示す。また、図には示していないが、Ｓｉ原料としてジクロロシランを用い、成膜温度７００℃でＬＰＣＶＤ法により形成したシリコン窒化膜（ＤＣＳ−ＳｉＮ膜）中の塩素濃度は８×１０19であった。塩素濃度は２次イオン質量分析（ＳＩＭＳ）により求めた値である。
【００６６】
本実施形態では、成膜温度が６５０℃の場合について述べたが、Ｓｉ原料としてＳｉ2 Ｃｌ6 を用いる場合には、図３から１０００／Ｔ＝１．１程度以上で塩素濃度が直線的に低下することから、成膜温度を８００℃以下にすれば、従来のＳｉ原料であるジクロロシランを用いた場合よりも、塩素濃度の高いシリコン窒化膜１１０を形成することが可能であると考えられる。
【００６７】
ただし、本実施形態のように、埋込み配線部分にシリコン窒化膜１１０を形成する場合には、７００℃よりも高い温度ではＴｉ膜１０７、ＴｉＮ膜１０８の耐熱性が持たないため、７００℃以下で成膜することが望ましい。
【００６８】
ＨＣＤ−ＳｉＮ膜がＤＣＳ−ＳｉＮ膜に比べてＣｌ濃度が高い理由としては、次の二つが主な理由として考えられる。第１の理由は、ＨＣＤ−ＳｉＮ膜の方がＤＣＳ−ＳｉＮ膜に比べて成膜速度が速いため、同じ温度で同じ膜厚の条件であれば、短い成膜時間で済み、その結果として成膜中に膜中から失われるＣｌ量が少なくて済むからである。ＨＣＤ−ＳｉＮ膜とＤＣＳ−ＳｉＮ膜とで成膜速度が異なるのは、Ｓｉ−Ｓｉ結合の解離が成膜に有利に働いているためであると考えられる。
【００６９】
結合エネルギーから大雑把に議論すると、Ｓｉ−Ｃｌ結合は４．１６ｅＶとＨＣＤ＋ＮＨ3 系を用いた場合に考えられる結合種の中で最も高エネルギーであるため、仮に成膜時にＤＣＳ−ＳｉＮ膜およびＨＣＤ−ＳｉＮ膜の表面にそれぞれ同数のＣｌ原子が吸着していたとすると、切れにくいＳｉ−Ｃｌ結合は成膜速度の速いＨＣＤ−ＳｉＮ膜中においてより多く含まれることになる。
【００７０】
第２の理由は、ＨＣＤ−ＳｉＮ膜の方がより低い温度でも成膜できるからである。図３に示したように、成膜温度が低くなるほどＣｌ濃度が高くなり、また４５０℃未満では成膜速度のより大きな条件（ＮＨ3 ／ＨＣＤ＝１０００／５０）でよりＣｌ濃度が高くなっていることが分かる。
【００７１】
図４に、Ｃ−Ｖ測定により求めたＨＣＤ−ＳｉＮ膜の誘電率と成膜温度との関係を示す。なお、図中、白抜きの□は原料としてアンモニアとＨＣＤを用い、黒塗りの□はこれらの原料にさらに窒素（Ｎ2 ）を成膜中に流したデータを示している。
【００７２】
図から、ＨＣＤ−ＳｉＮ膜の誘電率は７００℃以下の成膜温度において、通常のシリコン窒化（Ｓｉ3 Ｎ4 ）膜の誘電率（＝７．８）よりも低いことが分かる。例えば、黒四角で示した４５０℃形成のＨＣＤ−ＳｉＮ膜は、図中に点線で示したＰ−ＣＶＤ−ＳｉＮと比較して２０−３０％誘電率が低い。黒四角で示した４５０℃形成のＨＣＤ−ＳｉＮ膜は、５５０℃乃至７００℃で形成した白丸で示したＨＣＤ−ＳｉＮ膜（アンモニア流量（Ｒ［ＳＣＣＭ］）＝１００、０．５Ｔｏｒｒ、誘電率＝７．３）と比較して、誘電率が５．４と小さい。また、白四角は１．４Ｔｏｒｒ、Ｒ＝１００のＨＣＤ膜である。また、４５０℃以下の成膜温度においては、誘電率が６以下と非常に小さい。この値は、プラズマ−シリコン窒化膜（ｐ−ＳｉＮ膜）の誘電率（＝７程度）よりも小さい。誘電率が小さいことから、配線容量を著しく減少させることが可能となり、いわゆる多層配線部分に上記のＨＣＤ−ＳｉＮ膜を絶縁膜として使用する場合には大きな利点になる。また、６００℃以上と４５０℃以下とでは異なる試料を用いたが、同じ試料を用いても同様な結果が得られた。なお、図４は成膜中に窒素を流していないＨＣＤ−ＳｉＮ膜の結果であるが、窒素を流した場合でも誘電率には大差は無い。
【００７３】
図５に、シリコン窒化膜中の塩素濃度と研磨速度との関係を示す。図から研速度は塩素濃度に比例して速くなることが分かる。その理由は、塩素濃度が高いほど、Ｓｉ−Ｎからなるネットワーク中にイオン半径の大きな塩素イオンが多数存在することによって、ネットワークがより乱されるからだと考えられる。すなわち、塩素濃度が高いほど密度の小さいシリコン窒化膜が形成され、その結果としてＣＭＰによる研磨速度が速くなると考えられる。
【００７４】
ここでは、ＣＭＰでシリコン窒化膜を除去する場合について説明したが、ＲＩＥの場合には以下のような結果が得られた。
【００７５】
すなわち、図６に示すように、成膜温度７００℃で形成したＤＣＳ−ＳｉＮ膜に対し、ＨＣＤ−ＳｉＮ膜の方がいずれの成膜温度でもエッチング速度が遅いことが分かった。
【００７６】
したがって、本実施形態のＨＣＤ−ＳｉＮ膜１０は、従来のＤＣＳ−ＳｉＮ膜に比べて、下部キャパシタ電極をｎ+ 型ソース拡散層２と接続するための接続孔をＲＩＥで層間絶縁膜３に形成する際に使用するマスクとしてより適しているといえる。
【００７７】
なお、図６（ａ）はコンタクトホール開口のエッチング条件、図６（ｂ）はテーパ加工のエッチング条件での結果をそれぞれ示している。
【００７８】
図７に、ＨＣＤ−ＳｉＮ膜に対するＴＥＯＳ酸化膜のＲＩＥの選択比（ＴＥＯＳ酸化膜エッチング速度／ＨＣＤ−ＳｉＮ膜エッチング速度）の成膜温度およびアンモニア流量（Ｒ［ＳＣＣＭ］）の依存性を示す。図には、成膜温度７００℃で形成したＤＣＳ−ＳｉＮ膜に対するＴＥＯＳ酸化膜のＲＩＥの選択比も示してある。ここで、黒丸はＤＣＳを材料として、０．５Ｔｏｒｒ、アンモニア／ＤＣＳ流量比（以下Ｒと略す）を１００として、６００℃、６５０℃、７００℃で成膜した時のエッチング選択比で、いずれも７程度が得られている。これに対し、黒四角、黒三角は、それぞれＨＣＤを材料とし、１．４Ｔｏｒｒ、アンモニア／ＨＣＤ流量比（以下Ｒと略す）を５０，２０とした時の選択比で、何れも４５０℃の低温であるのもかかわらず、選択比６程度が得られることが判明した。また、図から、ＲＩＥの場合には、アンモニア流量（Ｒ）や成膜温度に関係なく、ＤＣＳ−ＳｉＮ膜とほぼ同様の選択比が得られることが分かる。
【００７９】
図８に、ＨＣＤ−ＳｉＮ膜の成膜速度の成膜温度依存性を示す。図から、ＨＣＤ−ＳｉＮ膜の場合には、成膜温度２５０℃でも十分な成膜速度を確保できることが分かる。
【００８０】
したがって、本実施形態のように、成膜温度６５０℃でシリコン窒化膜１１０を形成すれば、バリアメタル膜としてのＴｉＮ膜１０８の機能を失わずに、シリコン窒化膜１１０の成膜速度を確保できる。
【００８１】
また、本実施形態では、埋込み配線が途中の深さまで形成された配線溝１０５の内部を埋め込むようにシリコン窒化膜を形成する場合について述べたが、本発明は次世代の半導体装置で現れる溝、例えば種々の積層膜構造が途中の深さまで埋め込まれた溝に対しても有効である。
【００８２】
具体的には、酸窒化膜／ポリシリコン膜／タングステン膜の積層膜（ポリメタルゲート）によって途中まで埋め込まれている、シリコン酸化膜に形成された溝があげられる。
【００８３】
また、本実施形態では、Ｓｉ原料としてＳｉ2 Ｃｌ6 を用いた場合について説明したが、塩素濃度の高いシリコン窒化膜を形成する場合には、 Ｓｉ3 Ｃｌ8 ，Ｓｉ4 Ｃｌ10 などＳｉ−Ｓｉ結合を１つ以上持つ塩化物、Ｓｉn Ｃｌ2n+2 （ただし、ｎ＝２以上）などのＳｉ原料を用いても同様の効果が得られる。
【００８４】
（第２の実施形態）
第１の実施形態では、塩素濃度の高いシリコン窒化膜を形成する場合について説明したが、本実施形態では、塩素濃度が高く、かつシリコン過剰なシリコン窒化膜の形成方法について説明する。なお、工程断面図は第１の実施形態と変わらないので、図１および図２を用いて説明する。
【００８５】
まず、第１の実施形態と同様にして図２（ｄ）の工程まで行い、続いて図２（ｅ）に示すように、Ｓｉ2 Ｃｌ6 とＮＨ3 との混合ガスを用いたＬＰＣＶＤ法により、配線溝１０６の内部を埋め込むようにシリコン窒化膜（ＨＣＤ−ＳｉＮ膜）８を全面に形成する。
【００８６】
ここで、成膜温度は６００℃、反応炉内圧は０．５Ｔｏｒｒ、流量比はＮＨ3 ／Ｓｉ2 Ｃｌ6 ＝２０００ｓｃｃｍ／２０ｓｃｃｍである。この成膜条件での成膜速度は１．４ｎｍ／ｍｉｎである。
【００８７】
次に図２（ｆ）に示すように、第１の実施形態と同じ条件で、配線溝外部の余剰なＨＣＤ−ＳｉＮ膜１１０をＣＭＰにより除去して表面を平坦化する。
【００８８】
ＣＭＰ後の膜厚測定結果より、本実施形態の方法で形成したＨＣＤ−ＳｉＮ膜１１０の研磨速度は、従来のＳｉ原料としてジクロロシランを用いた方法で形成したＤＣＳ−ＳｉＮ膜に比べて、速いことが分かった。
【００８９】
このように本実施形態によれば、研磨速度を速くできることから、シリコン酸化膜に対する選択比を大きく取れ、ＣＭＰによる研磨はシリコン酸化膜で停止できる。そのため、過剰研磨が抑制され、設計値通りの埋め込み形状を実現できるとともに、平坦性の高い加工を行えるようになる。
【００９０】
図９に、本実施形態の方法において成膜温度を変えて形成した各シリコン窒化膜中のシリコンの結合状態を、光電子分光測定（ＸＰＳ）による表面分析にて調べた結果を示す。図から、本実施形態の方法によれば、成膜温度が変わってもＳｉ−Ｎ結合を有するシリコン窒化膜が形成されていることが分かる。
【００９１】
図１０に、本実施形態の方法において成膜温度を変えて形成した各シリコン窒化膜のＮ／Ｓｉ比を化学分析にて調べた結果を示す。
【００９２】
図から、成膜温度が７００℃以下であれば、化学量子論比を有するシリコン窒化膜（Ｓｉ3 Ｎ4 膜）よりもシリコン過剰（Ｎ／Ｓｉ≦１．３３）のシリコン窒化膜（ＨＣＤ−ＳｉＮ膜）を形成できることが分かる。また、図から、ＨＣＤ−ＳｉＮ膜はＤＣＳ−シリコン窒化膜よりもシリコンリッチであることが分かる。
【００９３】
Ｓｉ−Ｓｉ結合距離は０．２２５ｎｍでＳｉ−Ｎ結合距離０．１５７ｎｍよりも長いため、シリコン過剰なシリコン窒化膜が形成されると、Ｓｉ−Ｎからなるネットワークが大きく乱されると考えられる。すなわち、シリコン過剰なシリコン窒化膜ほど密度が小さく、ＣＭＰによる研磨速度が速くなる。また、図３で示したように膜中の塩素濃度も高くなる。
【００９４】
図１１に、本実施形態の方法において成膜温度を変えて形成したＨＣＤ−ＳｉＮ膜の密度および成膜温度７００℃で形成したＤＣＳ−ＳｉＮ膜の密度を調べた結果を示す。
【００９５】
密度は以下のようにして調べた。まず、ＤＨＦ溶液で溶解するべき領域以外のシリコン窒化膜表面をＨＦ耐性のあるテープで覆った。次に、一辺が６ｃｍの正方形の領域のシリコン窒化膜表面をＤＨＦ溶液で溶解させた。この後、ＤＨＦ溶液中のシリコンおよび窒素の重さを求めて密度を求めた。
【００９６】
図中、成膜温度７００℃の黒四角はＤＣＳ−ＳｉＮであり、他の３点はＨＣＤ−ＳｉＮである。ここで、ＤＣＳ−ＳｉＮはアンモニア流量（Ｒ［ＳＣＣＭ］）＝１０であり、ＨＣＤ−ＳｉＮはＲ＝１００である。
【００９７】
図から、成膜温度が低いほど密度の低いＨＣＤ−ＳｉＮ膜が得られることが分かる。ＨＣＤ−ＳｉＮ膜は、ＤＣＳ−ＳｉＮ膜とは異なり、７００℃よりも低い成膜温度でも成膜レートの低下は顕著では無く、実用的な成膜時間で成膜することができる。したがって、成膜温度を低くすることによって、ＤＣＳ−ＳｉＮ膜よりも密度の低いＨＣＤ−ＳｉＮ膜を容易に得られる。
【００９８】
また、ＮＨ3 とＳｉ2 Ｃｌ6 の流量比（ＮＨ3 ／Ｓｉ2 Ｃｌ6 ）を１０以下に下げることで、成膜温度７００℃、炉内圧０．５Ｔｏｒｒにおいてもシリコン過剰な膜を形成することが可能である。
【００９９】
ただし、シリコン過剰になると電導性も増加するため、流量比を小さくしすぎると絶縁性が保てなくなるので、希望の性能を満足する程度に流量比を設定する必要がある。
【０１００】
また、原料としてはＳｉ2 Ｃｌ6 のみ述べたが、塩素濃度が高く、かつシリコン過剰であるようなシリコン窒化膜を形成するには、Ｓｉ3 Ｃｌ8 ，Ｓｉ4 Ｃｌ10などＳｉ−Ｓｉ結合を１つ以上持つような塩化物、Ｓｉn ｎＣｌ2n+2 （ただし、ｎ＝２以上）などのＳｉ原料を用いても同様の効果が得られる。
【０１０１】
（第３の実施形態）
素子の微細化とともにゲート電極の低抵抗化が必要である。そこで、次世代では現在のポリメタルゲート構造からメタルゲート電極に変更することが必要となる。一方、エッチングによる金属膜の微細加工は困難であることから、メタルゲート電極の形成にはダマシンゲートプロセス（A. Yagishita, et.al., IEDM Tech Digest,1998:p.785.）が用いられ、またメタルゲート電極が埋め込まれる溝の形成に際してダミーゲートが必要になる。以下、図１２〜図４を参照して、本発明の第３の実施形態に係るメタルゲート電極を用いたＭＯＳトランジスタの製造方法について説明する。
【０１０２】
まず、図１２（ａ）に示すように、シリコン基板１２１の表面に浅い溝を形成し、続いて全面に熱酸化膜１２２を形成した後、溝内に素子分離絶縁膜１２３を埋込み形成することによって、ＳＴＩ（Shallow Trench Isoiation）による素子分離を行う。素子分離絶縁膜１２３は原料にＴＥＯＳを用いて形成した酸化膜である。
【０１０３】
次に図１２（ｂ）に示すように、ＬＰＣＶＤ法を用いて通常の条件で厚さ１５０ｎｍの多結晶シリコン膜１２４を形成する。
【０１０４】
次に同図（ｂ）に示すように、本発明の原料であるＳｉ2 Ｃｌ6 ＋ＮＨ3 系ガスを用い、流量比（ＮＨ3 ／Ｓｉ2 Ｃｌ6 ）＝１０００／１０、成膜温度５５０℃、成膜圧力１．４ＴｏｒｒとしてＬＰＣＶＤ法により、厚さ１５０ｎｍのＨＣＤ−ＳｉＮ膜１２５を多結晶シリコン膜１２４上に形成する。
【０１０５】
ここで、本実施形態のシリコン窒化膜であるＨＣＤ−ＳｉＮ膜１２５は５００℃という低い成膜温度でもって形成するが、従来のシリコン窒化膜であるＤＣＳ−ＳｉＮ膜は、通常、７００−７８０℃程度の高い成膜温度でもって形成する。
【０１０６】
上記成膜条件（流量比、成膜温度,成膜圧力）では、成膜速度は１．５ｎｍ／ｍｉｎであるので、成膜時間は１００ｍｉｎとなる。Ｓｉ2 Ｃｌ6 の分圧比を増加させることで、例えば全圧を増加させたり、もしくはＮＨ3 流量を減少させることで、成膜速度をさらに速めることも可能である。
【０１０７】
次に図１２（ｃ）に示すように、フォトリソグラフィまたはＥＢ描画を用いてレジストパターン１２６を形成し、このレジストパターン１２６をマスクにしてＨＣＤ−ＳｉＮ膜１２５および多結晶シリコン膜１２４をＲＩＥ法にてエッチングして、ＨＣＤ−ＳｉＮ膜１２５と多結晶シリコン膜１２４との積層膜からなるダミーゲート１２７を形成する。この後、レジストパターン１２６を剥離する。
【０１０８】
次に図１３（ｄ）に示すように、厚さ６ｎｍ程度の後酸化膜１２８を熱酸化により形成した後、ＨＣＤ−ＳｉＮ膜１２５をマスクにしてイオン注入を行って、低不純物濃度で浅い拡散層（ＬＤＤ）１２９を形成する。拡散層１２９の導電型がｎ型の場合には、例えばＡｓイオンを加速電圧１ＫｅＶ、ドーズ量３×１０14ｃｍ-2の条件でもって注入する。
【０１０９】
次に図１３（ｅ）に示すように、従来の原料であるジクロロシラン系を用いＬＰＣＶＤ法により、ゲート側壁ＤＣＳ−ＳｉＮ膜１３０となる厚さ７０ｎｍのＤＣＳ−ＳｉＮ膜を全面に形成した後、このＤＣＳ−ＳｉＮ膜をＲＩＥ法にて全面エッチングすることによってゲート側壁ＤＣＳ−ＳｉＮ膜１３０を形成する。ここで、成膜条件は、例えば成膜温度が７００℃、成膜圧力が０．５Ｔｏｒｒ、流量比（ＮＨ3 ／ＳｉＨ2 Ｃｌ2 ）が５００／５０である。
【０１１０】
次に同図（ｅ）に示すように、ゲート側壁ＤＣＳ−ＳｉＮ膜１３０およびＨＣＤ−ＳｉＮ膜１２５をマスクにしてイオン注入を行って、高不純物濃度のソース／ドレイン拡散層１３１を形成する。ソース／ドレイン拡散層の導電型がｎ型の場合には、例えばＡｓイオンを加速電圧４５ＫｅＶ、ドーズ量３×１０15ｃｍ-2の条件でもって注入する。
【０１１１】
なお、浅い拡散層１２９、ソース／ドレイン拡散層１３１中の不純物の活性化アニールは注入直後に毎回行っても良いし、全てのイオン注入が終了した後に一括して行っても良い。
【０１１２】
次に図１３（ｆ）に示すように、原料にＴＥＯＳ系を用いたＬＰＣＶＤ法により厚さ３５０ｎｍ程度の層間絶縁膜１３２を全面に形成した後、ＣＭＰ法により層間絶縁膜１３２を研磨して表面を平坦にする。このとき、ＨＣＤ−ＳｉＮ膜１２５はＣＭＰストッパとして働く。
【０１１３】
次に図１４（ｇ）に示すように、１６０℃の熱燐酸溶液を用いてＨＣＤ−ＳｉＮ膜１２５を選択的に除去し、続いてＣＤＥ法を用いて多結晶シリコン膜１２４を除去した後、希弗酸溶液を用いてその下の熱酸化膜１２２を除去する。
【０１１４】
ここで、本実施形態の場合には、ダミーゲート１２７を構成するシリコン窒化膜としてＨＣＤ−ＳｉＮ膜１２５、ゲート側壁絶縁膜としてゲート側壁ＤＣＳ−ＳｉＮ膜１３０を用いているので、後述するように成膜温度を制御することによって、ＨＣＤ−ＳｉＮ膜１２５に対するゲート側壁ＤＣＳ−ＳｉＮ膜１３０のウエットエッチングの選択比を高く取ることができる。
【０１１５】
このようにダミーゲート１２７を構成するシリコン窒化膜に対するゲート側壁絶縁膜のウエットエッチングの選択比が高いことが重要である。何故なら、両者が同時にエッチングされてしまうと、多結晶シリコン膜１２４をＣＤＥ法により除去する工程で、シリコン基板１２１にダメージが入ったり、もしくは最悪の場合にはシリコン基板１２１が研削されてしまうからである。
【０１１６】
図１５に、従来技術のみを用いて、ダミーゲート１２７およびゲート側壁絶縁膜を形成した場合の図１４（ｇ）の断面図に相当する断面図を示す。図に示すように、従来技術のみでは、シリコン基板１２１が研削されるという問題が起きる。このような問題が起きるのを防止するために、本実施形態のようにダミーゲートとゲート側壁絶縁膜との間で、処理に用いられる薬液に対して選択比が取れるようにすることが必要になる。
【０１１７】
ここで、図１６に、本発明によるヘキサクロロジシランを用いて形成したシリコン窒化膜（ＨＣＤ−ＳｉＮ膜）の希弗酸（水：ＨＦ＝２００：１）によるエッチングレートの成膜温度依存性を示す。なお、成膜温度５５０℃以下において成膜圧力を１．４Ｔｏｒｒとしているのは、試料であるＨＣＤ−ＳｉＮ膜を形成するのに要する所要時間を短くするためである。
【０１１８】
図より明らかなように、低温で成膜するほどエッチングレートが大きくなっていることが分かる。また、成膜温度７００℃で形成したＤＣＳ−ＳｉＮ膜の希弗酸（水：ＨＦ＝２００：１）によるエッチングレートは０．１９ｎｍ／ｍｉｎである。したがって、成膜温度６００℃および４５０℃で形成したＨＣＤ−ＳｉＮ膜の成膜温度７００℃で形成したＤＣＳ−ＳｉＮ膜に対する選択比はそれぞれ１．６および１１９、本実施形態で述べた成膜温度５５０℃の場合では選択比２４を実現できる。
【０１１９】
また、薬液として熱燐酸を用いた場合、成膜温度６５０℃で形成したＨＣＤ−ＳｉＮ膜の成膜温度７００℃で形成したＤＣＳ−ＳｉＮ膜に対する選択比は３．７であることが分かっている。すなわち、熱燐酸に対しても希弗酸で見出された傾向（成膜温度とともに薬液によるエッチングレートが増大する。）が同様に起こると考えられる。
【０１２０】
また、図１７に示すように、Ｓｉ原料としてＳｉ2 Ｃｌ6 系を用いた場合、シリコン窒化膜の成膜中に窒素（Ｎ2 ）を流すと、流さない場合に比べてエッチングレートが２倍弱大きくなる。
【０１２１】
この値は、成膜温度７００℃で形成したＤＣＳ−ＳｉＮ膜に対する選択比にして２４０程度取れることになる。他の成膜温度で形成したＤＣＳ−ＳｉＮ膜に関しても同様の効果があると考えられ、したがって成膜温度を制御することでＨＣＤ−ＳｉＮ膜およびＤＣＳ−ＳｉＮ膜のウエットエッチングレートを操作でき、選択比を大きく取れると考えられる。
【０１２２】
以上より明らかなように、ダミーゲートのシリコン窒化膜には本発明によるＨＣＤ−ＳｉＮ膜を用い、ゲート側壁絶縁膜には従来技術によるＤＣＳ−ＳｉＮ膜を用いることにより、ウエットエッチングを行う際の選択比を大きく取ることができる。
【０１２３】
このようにしてＣＤＥ工程によって多結晶シリコン膜１２４の除去工程においてゲート側壁ＤＣＳ−ＳｉＮ膜１３０の膜減を効果的に抑制でき、ＣＤＥ工程の際に基板ダメージ等の問題を招かずに済む。また、多結晶シリコン膜１２４およびＨＣＤ−ＳｉＮ膜１２５はそれぞれ適切なエッチングで除去できるので、ダミーゲート１２７は容易に除去できることになる。
【０１２４】
本実施形態では、ダミーゲート１２７として従来と同様に多結晶シリコン膜１２４とＨＣＤ−ＳｉＮ膜１２５の積層膜を用いている。多結晶シリコン膜１２４は、ＨＣＤ−ＳｉＮ膜１２５をエッチング除去する際に、ゲート側壁ＤＣＳ−ＳｉＮ膜１３０も同時にエッチングされてしまうことを確実に抑制するために形成している。
【０１２５】
しかしながら、ダミーゲート２７とゲート側壁ＤＣＳ−ＳｉＮ膜１３０との選択比が確実に十分取れる場合には必要はなくなる。すなわち、本実施形態の場合、ＨＣＤ−シリコン窒化膜１２５とゲート側壁ＤＣＳ−ＳｉＮ膜１３０との間でもともと選択比が取れるので、ダミーゲート１２７をＨＣＤ−シリコン窒化膜１２５のみとした構造も可能である。この場合、多結晶シリコン膜１２４の成膜工程、ＣＤＥによる除去工程および後酸化膜１２８の成膜工程（図１３（ｄ））が不要になる。
【０１２６】
次に図１４（ｈ）に示すように、ダミーゲート２７を除去して生じた溝内にゲート絶縁膜１３３を形成する。ゲート絶縁膜１３３としては、例えばＴａ2 Ｏ5 や（Ｂａ，Ｓｒ）ＴｉＯ3 などの強誘電体からなる絶縁膜が考えられる。
【０１２７】
ここでは、Ｔａ2 Ｏ5 膜を用いた場合について具体的に説明する。まず、基板表面に酸素ラジカルを照射して厚さ０．２−０．３ｎｍ程度のＳｉＯ2 膜（不図示）を形成し、次にアンモニア、シラン等を用いて厚さ０．６ｎｍのシリコン窒化膜（不図示）を形成する。この後、シリコン窒化膜上にゲート絶縁膜１３３としての厚さ１ｎｍ程度のＴａ2 Ｏ5 膜を形成する。
【０１２８】
最後に、図１４（ｉ）に示すように、ゲート電極としての厚さ１０ｎｍ程度のＴｉＮ膜１３４と厚さ２５０ｎｍ程度のＡｌ膜１３５を溝の内部を充填するように全面に堆積した後、溝の外部の余剰なゲート絶縁膜１３３、ＴｉＮ膜１３４およびＡｌ膜１３５をＣＭＰで除去して表面を平坦にすることによって、ＭＯＳトランジスタが完成する。
【０１２９】
なお、第１〜第３の実施形態では、いわゆるＭ０部分（シリコン基板上からコンタクトを取る部分）の下部キャパシタ電極とプラグ電極との短絡を防止するためのシリコン窒化膜の場合について説明したが、本発明は他の目的のためのシリコン窒化膜にも適用できる。
【０１３０】
（第４の実施形態）
図１８は本発明の第４の実施形態に係る半導体装置の製造工程を示す工程断面図である。これらの図は、ＤＲＡＭセルのＭＯＳトランジスタおよびコンタクト開口部をチャネル幅方向と垂直な方向で切断した断面を示している。
【０１３１】
図１８（ａ）では、シリコン基板２０１上に、図示しないゲート絶縁膜を介して、ポリシリコン膜２０８、ＷＮ（窒化タングステン）膜２０９、Ｗ（タングステン）膜２１０、ＳｉＮ膜２１２が積層され、所望領域のみをＲＩＥにより選択的に残したゲート電極２００をマスクとして、イオン注入により、ｎ- 層形成用に１５ｋｅＶ、５13ｃｍ-2の条件でＡｓイオンが注入され、ゲート電極２００の両側にソース領域２０６、ドレイン領域２０７がそれぞれ形成されている。
【０１３２】
次にＤＣＳを原料とする減圧化学気相成長（ＬＰＣＶＤ）法によりシリコン基板２０１全面にＳｉＮ膜を形成し、エッチバックすることにより、ゲート電極２００の側壁のみにＳｉＮからなるゲート側壁絶縁膜２１１を形成する。
【０１３３】
このようにして、シリコン基板２０１ゲート電極２００およびゲート側壁絶縁膜２１１からなり、アスペクト比２が程度で、セル部分での最も狭いスペースが０．１５ミクロン程度の段差構造を持つ下地が完成する。
【０１３４】
この下地上に、ＬＰＣＶＤ法によりＳｉ2 Ｃｌ6 （ヘキサクロルジシラン、以下ＨＣＤと略記する）とアンモニア（ＮＨ3 ）を原料ガス、窒素（Ｎ2 ）をキャリアガスとして、成膜温度が４５０℃、反応炉内圧が１．４Ｔｏｒｒ、流量比がアンモニア：ＨＣＤ：窒素＝１０００ｓｃｃｍ：５０ｓｃｃｍ：５０ｓｃｃｍの条件により、ＳｉＮ膜２１３を１５ｎｍ形成する（このＳｉＮ膜をＨＣＤ−ＳｉＮ膜と称する）。このＨＣＤ−ＳｉＮ膜は後の層間絶縁膜へのコンタクト開口時にＲＩＥストッパー膜となる（図１８（ｂ））。
【０１３５】
上記の成膜条件でのＨＣＤ−ＳｉＮ膜の成膜速度は２．６（ｎｍ／ｍｉｎ）であった。ちなみに、成膜時に窒素は流さなくても成膜可能であった。
【０１３６】
また、先に示した図７から、ＲＩＥ選択比は、ＨＣＤを用いた場合も従来のＤＣＳを用いたＳｉＮ膜とほぼ同程度であることから、ＨＣＤを用いたＳｉＮ膜の場合もストッパーとしての膜厚は従来と同じ１５ｎｍで問題ない。
【０１３７】
次に層間絶縁膜２２０としてＢＰＳＧ膜を成膜し、次にＨ2 とＯ2 とを含む雰囲気中で８００℃の熱処理（２Ｈ2 ＋Ｏ2 →２Ｈ2 Ｏ（水蒸気））を行って層間絶縁膜２２０を緻密化し、次にＳｉＮ膜２１３をＣＭＰストッパーとして、ＣＭＰにより層間絶縁膜２２０の表面を３７０ｎｍ程度除去し、層間絶縁膜２２０の表面を平坦化した。
【０１３８】
次に、平坦化が終わった時点でレジスト塗布、露光、現像を行い、図示しないレジストをマスクにして、層間絶縁膜２２０（ＢＰＳＧ）をＲＩＥによりエッチングし、コンタクトホール２１４を開口する（図１８（ｃ））。
【０１３９】
この際、ＳｉＮ膜（ＨＣＤ−ＳｉＮ膜）２１３はＢＰＳＧと比較してエッチングレートが遅いためＲＩＥストッパーとして作用し、ＲＩＥが停止する。上記ＲＩＥストッパーであるＨＣＤ−ＳｉＮ膜は、上記のセル部分でのコンタクト開口のほか、周辺部分でコンタクトを開口する際にもＲＩＥストッパーとして用いることができる。
【０１４０】
次いでガス条件を切り替えてコンタクトホール２１４の底面のＳｉＮ膜２１３をＲＩＥする。しかし、この際、下地のシリコン基板２０１をエッチングしない程度の弱いエッチング条件に押さえる必要が有るため、ＳｉＮの膜残りが発生してコンタクトを取れない部分が生じる。この膜残りは、次工程でコンタクトプラグとなるポリシリコンの埋め込み成膜の前処理として自然酸化膜１ｎｍ相当を除去するために行う希弗酸処理で除去する（図１８（ｄ））。
【０１４１】
先に示した図１６から、５５０℃以上（成膜時圧力：０．５Ｔｏｒｒ）で成膜したＨＣＤ−ＳｉＮのエッチングレートは２０（オングストローム／ｍｉｎ）、すなわち、２（ｎｍ／ｍｉｎ）程度と低いが、４５０℃で成膜したＨＣＮ−ＳｉＮはエッチングレートが２０（ｎｍ／ｍｉｎ）以上と、自然酸化膜の２０倍以上とれる。
【０１４２】
このため、図１８（ｄ）の工程でのＳｉＮエッチング時にＲＩＥのエッチング面内不均一性があっても、希弗酸による前処理で残っていたＳｉＮ膜も同時に全て除去することが可能になり、ＳｉＮの膜残りによるコンタクト不良は回避可能になる。
【０１４３】
ちなみに、図１６は成膜中に窒素（Ｎ2 ）を流していないＨＣＤ−ＳｉＮ膜の結果である。窒素を流した場合、例えば４５０℃では１／２００希弗酸によるエッチングレートは４５ｎｍ／ｍｉｎに増大するので、更にエッチングは容易になる。
【０１４４】
本発明者らの確認したところでは、ＨＣＤ−ＳｉＮ膜は４５０℃で２（ｎｍ／ｍｉｎ）の成膜速度が得られ、７８０℃でのＤＣＳ−ＳｉＮ膜の３（ｎｍ／ｍｉｎ）よりもやや小さいが十分実用可能であることが分かった。なお、同時に確認したプラズマＳｉＮ膜は３７０℃で１００（ｎｍ／ｍｉｎ）と成膜速度はもっとも速かった。
【０１４５】
上記の様にＨＣＤを用いて４５０℃程度の低温でＳｉＮを形成することにより、低密度で、低誘電率のＳｉＮを得ることが可能になった。
【０１４６】
ここで、誘電率が小さいのは、密度が小さい事と密接に関連している。すなわち、誘電率と密度は、下記のＣｌａｕｓｉｕｓ−Ｍｏｓｓｏｔｔｉの式に従うと考えられる。
【０１４７】
なお、下記のＣｌａｕｓｉｕｓ−Ｍｏｓｓｏｔｔｉの式は、Ａｓｈｃｒｏｆｔ．Ｍｅｒｍｉｎ著のＳｏｌｉｄ Ｓｔａｔｅ Ｐｈｙｓｉｃｓ（Ｓａｕｎｄｅｒｓ Ｃｏｌｌｅｇｅ社（１９７６））のＰ５４２によった。
【０１４８】
（ε−１）／（ε＋２）＝｛（Ｎ0 ×α）／（３×ε0 ）｝×（ρ／Ｍ）
…Ｃｌａｕｓｉｕｓ−Ｍｏｓｓｏｔｔｉの式
ここで、ρは密度、εは誘電率、Ｍは分子量、αは分極率である。また、εo は真空誘電率、Ｎ0 はアボガドロ数であり、何れも定数である。この式から、一般には密度と誘電率は比例関係にあることがわかる。すなわち、上記の様に低誘電率のＨＣＤ−ＳｉＮ膜が実用できたのは、低密度のＨＣＤ−ＳｉＮ膜が実現できたことによると考えられる。
【０１４９】
一方、前述したようにＨＣＤ−ＳｉＮ膜はＲＩＥストッパーとして機能するために必要な膜厚はＤＣＳ−ＳｉＮ膜と同じで、かつ誘電率がそれよりも小さいことから、従来のＤＣＳ−ＳｉＮ膜に比べて同一のＲＩＥバリア性を確保した上で、配線間容量を著しく低減することができる。
【０１５０】
また、トランジスタ特性を考えた時、ゲート絶縁膜界面の界面準位が水素シンターによって減少し、トランジスタの保持時間が増加することが一般的に知られている。これはシリコンダングリングボンドが水素によって終端されることによりリーク電流の原因となる欠陥が減少するためだといわれている（ターミネーション効果）。
【０１５１】
ＨＣＤ−ＳｉＮ膜は、従来のＬＰ−ＳｉＮ膜に比べて膜中水素が１×１０22ｃｍ-3と多く、かつ成膜温度より高温でその水素を脱ガスするため、より顕著なターミネーション効果がある。
【０１５２】
図１９は、ＨＣＤ−ＳｉＮ膜のＳＩＭＳによる深さ方向の元素プロファイルを、１０００℃、３０分の熱処理前後について示した図である。この図は、表面からスパッタエッチングを行ってその部分のＳＩＭＳによる水素、塩素各原子の原子カウント数（ＣＰＳ）を調べたものであり、横軸に時間（分）、縦軸にカウント数（ＣＰＳ：１秒あたりのカウント数）を示している。なお、熱処理前を実線、熱処理後を点線で示した。この図の横軸の０分乃至９分程度の範囲がＨＣＤ−ＳｉＮ膜に相当する部分である。
【０１５３】
ここに示した様に、水素は、熱処理により１．５×１０5 ＣＰＳ程度から４×１０2 ＣＰＳ程度に２桁以上減少していることが確認された。また、塩素（Ｃｌ）は熱処理前後で有意な変化は見られなかった。
【０１５４】
なお、ここで、アニール前のＨ濃度は１×１０22ｃｍ-3に相当し、アニール後のＨ濃度は１×１０20ｃｍ-3以下（検出限界以下）に相当する。また、塩素濃度は１×１０21ｃｍ-3に相当する。このようにＨＣＤ−ＳｉＮ膜はアニールで大量の水素を脱ガスするので、効果的にシリコンダングリングボンドをターミネートすることが可能と思われることが分かった。
【０１５５】
プラズマを用いた化学気相成長（Ｐ−ＣＶＤ）法もしくはシランとアンモニアを原料とする減圧化学気相成長（ＬＰＣＶＤ）法で成膜したＳｉＮ膜では上述したように段差被覆率が悪く、アスペクト比２程度の溝上に成膜すると、段差部の最上部で厚く、下部および側壁で薄くなったり、また最上部のエッジ部分でオーバーハングした部分ができたりしてしまうことがある。
【０１５６】
このような状態になると、層間絶縁膜形成時にそのオーバーハング部下部への原料ガスの廻り込みが困難となり層間絶縁膜（ＢＰＳＧ等）を埋め込むことができなくなってしまう。また上記のＳｉＮ膜では、膜質が均質でなくエッジ部分でストッパーとしての機能が充分とれない。
【０１５７】
これに対し、ジクロロシラン（ＤＣＳ）もしくはテトラクロロシランのようにシランの水素が塩素で置換されたシリコン原料を用いる場合には段差被覆率が良く、アスペクト比が２０程度でも被覆率が１００％になる。しかし、この効果はシラン系の元素に限られるものではなく、本発明者らが確認したところでは、ジシランの塩素化物であるＨＣＤを用いたＬＰＣＶＤ法によっても段差構造を均質に被覆率良く成膜できることが分かった。
【０１５８】
本実施形態においては、ＲＩＥストッパーとしてのＳｉＮ膜にＨＣＤ−ＳｉＮ膜を用いた例についてのみ述べた。しかしながら、ＨＣＤ−ＳｉＮ膜の誘電率削減効果は、ゲート電極上のＳｉＮ膜２１２もしくはゲート側壁のＳｉＮ膜２１１にも有効である。すなわち、これらのＳｉＮ膜としてＨＣＤ−ＳｉＮ膜を成膜することにより、低誘電率のＳｉＮ膜が得られるので、配線間容量を低減させることが可能である。
【０１５９】
また、本実施形態では、ゲート電極としてポリシリコン／ＷＮ／Ｗの積層構造からなるものを例に挙げたが、これに限ることは無く、メタルのみから形成されるメタルゲート電極、ポリシリコンのみからなる電極でもよいことは言うまでも無い。
【０１６０】
（第５の実施形態）
図２０は本発明の第５の実施形態に係る半導体装置の製造工程を示す工程断面図である。これらの図は、半導体装置に用いるＣｕ配線近傍を配線の長手方向に垂直な方向で切断した断面図である。
【０１６１】
ＴＥＯＳ層間酸化膜２０３の配線溝中にバリアメタル膜としてＴａＮ（窒化タンタル）膜２０４、金属配線２０１’としてＣｕが埋め込まれ、ＣＭＰにより表面が平坦化された下地（配線層）が形成されている（図２０（ａ））。
【０１６２】
この下地上に、ＬＰＣＶＤ法により、Ｓｉ2 Ｃｌ6 （ＨＣＤ、ヘキサクロルジシラン）とアンモニア（ＮＨ3 ）を原料ガスとして、成膜温度を４５０℃、反応炉内圧を１．４Ｔｏｒｒ、流量比をアンモニア：ＨＣＤ：窒素＝１０００ｓｃｃｍ：５０ｓｃｃｍ：５０ｓｃｃｍとした条件で、ＳｉＮ膜２０５を１０ｎｍ形成した（図２０（ｂ））。
【０１６３】
このＳｉＮ膜２０５の耐圧を確認するために以下の試験を行った。試験用のサンプルは、シリコン基板上にＳｉＮ膜を所定膜厚形成し、その上にＣｕ膜を形成した。この、シリコン基板とＣｕ膜に所定の電圧を印加し、リーク電流の経時変化を測定し、その結果を図２１に示す。
【０１６４】
図２１は、シリコン基板上にＳｉＮ膜として厚さ５０ｎｍのＰ−ＳｉＮ膜、厚さ１０ｎｍのＨＣＤ−ＳｉＮ膜、厚さ５０ｎｍのＨＣＤ−ＳｉＮ膜の何れかを用い、１００℃で、１（ＭＶ／ｃｍ）の電圧を印加した時のリーク電流（Ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ（アンペア）の経時変化を横軸に印加時間（Ｓｔｒｅｓｓ ｔｉｍｃ（分）、縦軸にリーク電流をとって示した。いわゆるバイアス−温度ストレステスト（ＢＴテスト）の測定結果である。
【０１６５】
なお、通常Ｃｕの拡散はＣｕ1+イオンによるといわれており、バイアスはシリコン基板中にＣｕ1+が拡散するようにＣｕ電極が高電位となる条件でかけている。図中、縦軸がリーク電流、横軸がストレスをかけた時間になっており、より長い時間破壊していない（リーク電流が安定している）膜がバリア性が高いといえる。図より明らかなように、ＨＣＤ−ＳｉＮ膜は、膜厚が５０ｎｍおよび１０ｎｍのいずれの場合にも、プラズマＳｉＮ膜よりもＣｕの拡散に対してバリア性があることが分かる。
【０１６６】
なお、ここで破壊とはリーク電流が急激に変化する点を意味し、２１から厚さ５０ｎｍのＰ−ＳｉＮ膜では１３分程度、厚さ１０ｎｍのＨＣＤ−ＳｉＮ膜では１０００分程度、厚さ５０ｎｍのＨＣＤ−ＳｉＮ膜では５０００分以上である。
【０１６７】
ＨＣＤ−ＳｉＮ膜がプラズマ−ＳｉＮ膜よりも薄くてもバリア性が高い理由は膜中Ｃｌ濃度が高いためであると考えられる。
【０１６８】
図２２に、破壊に要する時間（Ｂｒｅａｋ Ｔｉｍｅ）を縦軸に、膜中Ｃｌ濃度（Ｃｌ ｃｏｎｃｅｎｔｒａｔｉｏｎ）を横軸にとってプロットした図を示した。２２から分かるようにＣｌ濃度が高いほど破壊に至るまでの時間が長くなっている。すなわちＰ−ＳｉＮ膜では、塩素（Ｃｌ）含有原料を用いないのでＣｌはまったく入っておらず破壊に至るまでの時間が非常に短いのに対し、ＨＣＤ−ＳｉＮ膜では、Ｃｌ濃度は３．４×１０21ｃｍ-3に達しており、破壊に至る時間は１０００分を超えていた。
【０１６９】
ここで、Ｃｌは電気陰性度が大きく負に帯電しているため、Ｃｕ1+拡散種がＣｌサイトにトラップされることにより、より長い時間破壊されなかったと考えられる。また、図４に示したように低温成膜したＨＣＤ−ＳｉＮ膜は誘電率が５．４と小さいことが分かっている。つまり、ＨＣＤ−ＳｉＮ膜を用いると、誘電率の小さな膜をより薄膜で使用しても高い絶縁耐圧を得ることが可能である。このことによる配線間容量の低減は従来のＤＣＳ−ＳｉＮ膜と比較して約２０％になる。
【０１７０】
なお、第４、第５の実施形態に係る発明の実施は上記に記載の半導体装置ないしはその製造方法に限ることは無く、広く低誘電率を求められる絶縁膜、高耐圧を求められる絶縁膜に適用可能である。例えば、ＩＧＢＴ等のパワー素子に適用することも可能である。
【０１７１】
また、上第４、第５の実施形態では、シリコン窒化膜の形成原料としてヘキサクロルジシランを用いた例について説明したが、本発明の実施はこれに限られることは無く、一般にＳｉn Ｃｌ2n+2（ｎは２以上の整数）、若しくはＳｉn Ｃｌ2n+2-xＨx （ｎは２以上の整数、ｘは０以上２ｎ＋１以下の整数）で記載可能なシリコン塩化物ガスであれば実施可能である。これらのＣｌ基の多い気体を用いることで塩素の濃度の高いシリコン窒化膜を形成することが出来る。
【０１７２】
（第６の実施形態）
図２３は、本発明の第６の実施形態を示した図であり、隣接するゲート電極（或いはゲート配線）間の凹部にシリコン酸化膜を埋め込む工程を示した工程断面図である。
【０１７３】
図２３（ａ）は、通常の方法によってシリコン基板３１０上に形成されたゲート電極およびその周囲の構成を示している。ゲート電極はポリシリコン膜３１１、ＷＮ膜３１２およびＷ膜３１３によって形成されており、ゲート電極下にゲート絶縁膜３１４が形成されている。ゲート電極の上面にはキャップシリコン窒化膜３１５が形成され、ゲート電極の側面には側壁シリコン窒化膜３１６が形成されている。これらによって構成されたゲート構造の周囲にはライナーシリコン窒化膜３１７が形成され、さらにライナーシリコン窒化膜３１７の側部にはＢＰＳＧ膜３１８が形成されている。また、隣接するゲート電極間には、ソース／ドレインとなる拡散層３１９が形成されている。
【０１７４】
次に、図２３（ｂ）に示すように、ゲート電極間に凹部３２０が形成された基板上にシリコン酸化膜３２１を以下のようにして形成する。
【０１７５】
まず、図２３（ａ）に示した構造を形成した後、ＬＰＣＶＤ法により、シリコン窒化膜を形成する。原料ガスには、ヘキサクロロジシラン（ＨＣＤ、Ｓｉ2Ｃｌ6）およびアンモニア（ＮＨ3）を用いる。なお、希釈ガスとして、Ｎ2ガス或いは希ガスを用いてもよい。成膜条件は、成膜温度２５０℃、ガス流量比ＮＨ3／ＨＣＤ＝１０００／１０、反応炉内圧力１．４Torrとする。これにより、全面に塩素を含有するシリコン窒化膜（ＳｉＮ：ＨＣｌ組成）が形成される。上述した条件での成膜速度は０．２６ｎｍ／分であった。
【０１７６】
図２４は、成膜されたシリコン窒化膜に含まれる各元素のＳＩＭＳプロファイルを示した図である、酸素（Ｏ）、水素（Ｈ）および塩素（Ｃｌ）については濃度を、窒素（Ｎ）についてはイオンカウントを示している。ここでは、ＨＣＤを用いて２５０℃で成膜したシリコン窒化膜が酸化されないようにするため、その上面に４５０℃で成膜したシリコン窒化膜を形成している。２５０℃で成膜したシリコン窒化膜中には、１×１０22ｃｍ-3程度の塩素が含有されていることがわかる。
【０１７７】
次に、成膜したシリコン窒化膜を緩やかな条件で酸化し、塩素を含有するシリコン酸化膜３２１に変換する。このときの条件は、例えば、Ｏ2雰囲気、酸化温度６００℃、酸化時間１０分とする。この膜変換処理により、膜厚が２０％程度増加する（例えば、２２．９ｎｍから２７．８ｎｍに膜厚が増加する）。また、屈折率は、１．５６から１．４３へと減少し、通常のシリコン酸化膜とほぼ同等の値を示す。すなわち、緩やかな条件で酸化を行うことにより、シリコン窒化膜は体積膨張を伴ってシリコン酸化膜３２１へと変換される。ちなみに、上述した条件で成膜したシリコン窒化膜は、室温で大気中に長時間放置することによっても、シリコン酸化膜へと変化する。
【０１７８】
図２５は、膜変換されたシリコン酸化膜に含まれる各元素のＳＩＭＳプロファイルを示した図である、酸素（Ｏ）、水素（Ｈ）および塩素（Ｃｌ）については濃度を、窒素（Ｎ）についてはイオンカウントを示している。シリコン酸化膜中には、塩素が６×１０19ｃｍ-3程度、水素が１×１０21ｃｍ-3程度含有されている。測定条件は、１次イオン種：Ｃｓ+、１次加速電圧：５ｋＶ、スパッタレート：０．４ｎｍ／秒である。また、ＮＳｉ４３（原子量１４のＮと原子量２９のＳｉからなるセグメントのイオン）のイオンカウントは、６×１０2（ＣＰＳ）程度であった。なお、ＨＣＤを用いて６５０℃で成膜した窒素を４×１０22ｃｍ-3含むシリコン窒化膜では、上記測定条件においてＮＳｉ４３のイオンカウントは５×１０5（ＣＰＳ）であった。
【０１７９】
本実施形態によれば、原料ガスにＨＣＤを用いたＬＰＣＶＤ法により低温で塩素を含有するシリコン窒化膜を形成し、このシリコン窒化膜を酸化してシリコン酸化膜に変換することにより、凹部や段差部に均一かつ均質にシリコン酸化膜を埋め込むことができる。また、仮にシリコン窒化膜に“す”が存在していたとしても、シリコン窒化膜をシリコン酸化膜に変換する際に体積膨張を伴うので、“す”のないシリコン酸化膜を得ることができる。
【０１８０】
なお、上述した例では、シリコン窒化膜の成膜温度を２５０℃としたが、４５０℃未満であれば、酸化条件を適切に選ぶことにより、同様の効果が期待できる。また、上述した例では、酸化雰囲気をＯ2雰囲気としたが、オゾン（Ｏ3）雰囲気でもよく、オゾン雰囲気とすることでより低温でシリコン窒化膜をシリコン酸化膜に変換可能である。また、水蒸気中での酸化処理、酸化剤として機能する薬液（例えば、オゾン水や過酸化水素水等）による酸化処理等によっても、シリコン窒化膜をシリコン酸化膜に変換可能である。
【０１８１】
（第７の実施形態）
図２６は、本発明の第７の実施形態を示した図であり、ＳＴＩ構造おける素子分離溝にシリコン酸化膜を埋め込む工程を示した工程断面図である。
【０１８２】
図２６（ａ）は、通常の方法によってシリコン基板３３０上に素子分離溝３３１を形成したときの構成を示している。３３２はシリコン酸化膜、３３３はシリコン窒化膜であり、本例ではさらに薄いシリコン酸化膜３３４を全面に形成している。
【０１８３】
図２６（ｂ）は、素子分離溝３３１が形成された基板上に塩素を含有するシリコン酸化膜３３５を形成した状態を示している。このシリコン酸化膜３３５は、第６の実施形態と同様、原料ガスにＨＣＤを用いたＬＰＣＶＤ法により塩素を含有するシリコン窒化膜を形成し、このシリコン窒化膜を酸化してシリコン酸化膜に変換することによって得られる。
【０１８４】
最後に、図２６（ｃ）に示すように、素子分離溝３３１の外部のシリコン酸化膜３３５をＣＭＰにより除去して、ＳＴＩによる素子分離工程が終了する。
【０１８５】
本実施形態によっても、第６の実施形態と同様、素子分離溝内に“す”のないシリコン酸化膜を均一かつ均質に埋め込むことができる。
【０１８６】
（第８の実施形態）
図２７は、本発明の第８の実施形態を示した図であり、凹部を有する下地領域上にシリコン酸化膜を埋め込む工程を示した工程断面図である。下地領域としては、第６の実施形態における図２３（ａ）の構造、或いは第７の実施形態における図２６（ａ）の構造等があげられる。
【０１８７】
第６および第７の実施形態では、原料ガスにＨＣＤを用いたＬＰＣＶＤ法により塩素を含有するシリコン窒化膜を凹部内全体に成膜し、これをシリコン酸化膜に変換するようにしたが、本実施形態では、シリコン窒化膜の成膜工程とシリコン酸化膜への変換工程とを複数回繰り返すことにより、最終的に凹部内全体にシリコン酸化膜を埋め込むようにしている。
【０１８８】
まず、図２７（ａ）に示すように、凹部５１が形成された下地領域３５１上に塩素を含有するシリコン窒化膜３５２を形成する。このシリコン窒化膜３５２の形成条件等は第６の実施形態と同様である。
【０１８９】
続いて、図２７（ｂ）に示すように、シリコン窒化膜３５２を酸化して塩素を含有するシリコン酸化膜３５３に変換する。この変換処理の条件等も第６の実施形態と同様である。
【０１９０】
さらに、図２７（ｃ）および図２７（ｄ）に示すように、図２７（ａ）および図２７（ｂ）と同様にして、塩素を含有するシリコン窒化膜３５４を成膜した後、このシリコン窒化膜３５４を酸化してシリコン酸化膜３５５に変換する。
【０１９１】
上述したシリコン窒化膜の成膜工程とシリコン酸化膜への変換工程とを複数回繰り返すことにより、図２７（ｅ）に示すように、最終的に凹部内全体に塩素を含有するシリコン酸化膜３５６が形成される。
【０１９２】
本実施形態によれば、シリコン窒化膜の成膜工程とシリコン酸化膜への変換工程とを複数回繰り返すので、各シリコン窒化膜の膜厚を薄くすることができる。したがって、凹部が深い場合等、１回の酸化処理でシリコン窒化膜全体をシリコン酸化膜に変換することが困難な場合であっても、容易に凹部内全体にシリコン酸化膜を形成することができる。
【０１９３】
なお、以上説明した第６〜第８の実施形態では、ＬＰＣＶＤ法で塩素を含有するシリコン窒化膜を形成したが、シリコン窒化膜中にさらにリン（Ｐ）およびボロン（Ｂ）の少なくとも一方を含有させるようにしてもよい。リンを含有させるためには、原料ガスとしてＨＣＤおよびアンモニアの他にさらにＰＨ3を用い、ボロンを含有させるためには、原料ガスとしてＨＣＤおよびアンモニアの他にさらにＢ2Ｈ6を用いるようにする。
【０１９４】
リンおよびボロンの少なくとも一方を含有したシリコン窒化膜を第６の実施形態等と同様にして酸化処理することにより、塩素の他にリンおよびボロンの少なくとも一方を含有するシリコン酸化膜（例えば、塩素を含有するＢＰＳＧ膜）を凹部内に形成することができる。なお、シリコン酸化膜中のリンおよびボロンの含有量は、それぞれ３−１０ｗｔ％程度にすることが好ましい。
【０１９５】
このように、シリコン酸化膜中にリンやボロンを含有させることにより、第６〜第８で述べたような効果を得られることは勿論、ＮａやＦｅ等の電気特性上の劣化を引き起こす不純物のゲッタリング効果を得ることができる。また、図２３で示したような構造に用いた場合には、シリコン酸化膜３２１（この場合、塩素の他にリンやボロンを含有するシリコン酸化膜）にＲＩＥによってコンタクト孔を開ける際に、下層側に形成されているシリコン窒化膜に対して高選択比でエッチングを行うことができ、コンタクト孔を容易に形成することができる。
【０１９６】
（第９の実施形態）
先ず、本発明の動機となった背景について説明する。高集積・微細化をさらに進めて、次世代半導体を実現するためには、種々の技術的な問題がある。
【０１９７】
例えば、適用個所が多岐にわたっているシリコン窒素化膜について問題点を示す。ここで、半導体集積回路で多岐にわたって使用されるシリコン窒化膜の用途には、電気的絶縁膜、キャパシタもしくはゲート用絶縁膜、エッチングストッパー、ハードマスク、バリア膜、パッシベーション膜などがある。
【０１９８】
半導体装置にシリコン窒化膜を適用する上での問題点とは、大きく分けて次の３つが挙げられる。
【０１９９】
１． 高集積・微細化が進んだ次世代半導体装置においては、微細な凹凸を持つ下地上に被覆性良く成膜する必要がある。通常、被覆率の良い成膜方法としてはＬＰＣＶＤ法が用いられる。ＬＰＣＶＤ法を用いた場合のシリコン窒化膜の通常の成膜温度は８０Ｏ℃程度である。しかしながら、次世代半導体装置においては、金属配線、バリアメタル膜、シリサイド層、浅い拡散層の形成など、耐熱性の無いものが数多く使用されるために、成膜温度８０Ｏ℃程度は高すぎる。
【０２００】
２． エッチングストッパ膜もしくはハードマスクとして使用されるシリコン窒化膜のエッチング耐性は低いため、必要なエッチング耐性を確保するためには、シリコン窒化膜の膜厚を厚くする必要がある。膜厚が厚くなると、シリコン窒化膜の成膜時間が長くかかり、サーマルバジェットが大きくなる。このようなサーマルバジェットの下では、拡散層の伸び（再拡散）や不活性化、金属膜の凝集や腐蝕、シリサイド層の凝集など、耐熱性の無い部分でさまざまな問題が起こり、素子特性を悪化させる。また、生産性が悪くコストが増大するなどの問題がある。
【０２０１】
３． シリコン窒化膜の誘電率は７．５と高い。誘電率の高い絶縁膜を複数箇所において使用すると、配線間もしくは配線層間の寄生容量が著しく増大してしまう。今後、微細化が進むことによるゲート電極間距離の縮小および配線間距離の狭ピッチ化により、今までと同じ誘電率の絶縁膜を使用すると、寄生容量はさらに増大することになってしまう。また、寄生容量が大きいことで、例えば記憶を保持するキャパシタの容量は、寄生容量の分だけ実効的な容量が減少してしまう。減少した分の容量を稼ぐためには、キャパシタの容量および面積を大きくすることが必要になる。これは、チップサイズの大型化や、生産コストの増大を招くことになる。
【０２０２】
図２８および図２９は、本発明の第９の実施形態に係る半導体装置の製造方法を示す工程断面図である。これらの図は、ＤＲＡＭセルのＭＯＳトランジスタをチャネル長方向と垂直な方向で切断した断面を示している。
【０２０３】
まず、周知の方法に従って、図２８（ａ）に示した構造を形成する。図２８（ａ）は、メモリセルを構成する複数のＭＯＳトランジスタの作製が終了し、ゲート電極よりも１層上の層にビット線もしくはワード線としての金属配線を埋込み形成した後の断面図を示している。
【０２０４】
図中、４０１はシリコン基板、４０２は多結晶シリコン膜（ゲート）、４０３は窒化タングステン膜（ゲート）、４０４はタングステン膜（ゲート）、４０５はシリコン窒化膜、４０６はシリコン酸化膜（層間絶縁膜）、４０７はトレンチ、４０８はシリコン窒化膜、４０９はバリアメタル膜（例えばＴｉ膜／ＴｉＮ膜）、４１０は金属配線（例えばＷ配線）を示している。
【０２０５】
トレンチ４０７の金属配線４１０が埋め込まれていない部分の最大アスペクト比は、１程度（深さ１５０ｎｍ程度、幅１５０ｎｍ程度）である。バリアメタル膜４０９、金属配線４１０は、金属膜（例えばＴｉＮ膜）、金属膜（例えばＷ膜）を順次堆積した後、これらの金属膜をエッチバックすることで形成する。
【０２０６】
次に図２８（ｂ）に示すように、厚さ２００ｎｍのキャップ絶縁膜としてのシリコン窒化膜４１１を、制御性および被覆性に優れた成膜法であるＬＰＣＶＤ法により形成する。
【０２０７】
シリコン窒化膜４１１は均質かつ均一である必要があり、さらにシリコン窒化膜４１１はトレンチ４０７に隙間を生じることなく形成する必要がある。そのため、シリコン窒化膜４１１の成膜には、ＬＰＣＶＤ法のような被覆性の良い成膜方法が用いられる。
【０２０８】
また、バリアメタル膜４０９は耐熱性が無いため、ジクロロシラン（ＤＣＳ）を原料に用いたシリコン窒化膜の成膜方法、すなわちシリコン窒化膜の成膜に高温および長時間（例えば、７ＯＯ℃、３３０分）を要する従来の成膜方法では、コンタクト部分のチタンシリサイド層が凝集したり、拡散層中の不純物の不活性化が起きてしまう。
【０２０９】
そこで、本実施形態では、７ＯＯ℃以下の低温成膜が可能なシリコンソース、例えばヘキサクロロジシラン（ＨＣＤ）およびアンモニアを用い、成膜温度６００℃、反応炉内圧０．５Ｔｏｒｒ、ガス流量比アンモニア／ＨＣＤ／メチルアミン＝２０００／２Ｏ／２Ｏ（それぞれ、単位はｓｃｃｍ）の成膜条件で、ＬＰＣＶＤ法によりシリコン窒化膜４１１を形成する。
【０２１０】
本条件でのシリコン窒化膜４１１の成膜速度は１．３ｎｍ／ｍｉｎ．である。本方法により、シリコン窒化膜４１１膜中には、不純物として、水素、塩素および炭素が含まれる。水素濃度は５×１Ｏ21ｃｍ-3、塩素濃度は９ｘ１０20ｃｍ-3および炭素濃度は５ｘ１０21ｃｍ-3である。本発明の効果を十分に得るには、塩素濃度および炭素濃度は４×１０20ｃｍ-3以上が好ましい。そのためにはシリコン窒化膜４１１の成膜温度を７００℃以下に設定すると良い。
【０２１１】
本実施形態では、炭素の供給源としてメチルアミンについて述ぺたが、炭化水素化合物やアミン系炭化物、例えばメタン、エタン、エチレン、アセチレン、ジメチルアミンなどのいずれでも可能である。
【０２１２】
次に図２９（ｃ）に示すように、トレンチ４０７の外部のシリコン窒化膜４１１をＣＭＰにより除去し、表面を平坦にする。このとき、シリコン酸化膜４０６をＣＭＰストッパーに用いて平坦化を行う。上記ＣＭＰは、シリコン窒化膜を研磨する一般的な条件、例えば小粒径シリカとりん酸２．５ｗｔ．％と水からなるスラリーを用い、研磨パッド荷重は２ＯＯｇ重とする。
【０２１３】
ＣＭＰの研磨速度は、成膜温度を低温化することおよびシリコンソースを変えたことによって影響を受けず、上記研磨条件の場合、従来方法および本実施形態の方法により形成されたいずれのシリコン窒化膜もその研磨速度は２Ｏｎｍ／ｍｉｎ．であった。すなわち、本発明の方法によりキャップ絶縁膜としてのシリコン窒化膜を形成しても、平坦化に関しては従来技術と変わらない研磨加工特性が得られることが確認された。
【０２１４】
このように本実施形態の方法によれば、シリコン窒化膜を低温で形成することができるので、キャップ絶縁膜の形成工程（シリコン窒化膜４１１の形成工程）でデバイス特性が劣化するという問題は起こらない。
【０２１５】
また、本実施形態の方法によれば、シリコン窒化膜の密度を小さくでき、シリコン窒化膜の誘電率を小さくできることが分かった。
【０２１６】
図３０に、メチルアミンを添加していないシリコン窒化膜、すなわち炭素を導入していないシリコン窒化膜の誘電率の成膜温度依存性の結果を示す。ちなみに、炭素を導入したシリコン窒化膜の誘電率は、成膜温度６０Ｏ℃で、６．４であった。図中、白丸はＤＣＳ−ＳｉＮ膜、黒丸はＨＣＤ−ＳｉＮ膜を示している。
【０２１７】
次に図２９（ｄ）に示すように、レジストパターン（不図示）を形成し、シリコン窒化膜４１１および上記レジストパターンをマスクに用いて、シリコン酸化膜４０６をＲＩＥ（Reactive Ion Etcher）によりエッチングし、コンタクトホール４１２を自己整合的に開口する。
【０２１８】
シリコン窒化膜４１１のＲＩＥ（Reactive Ion Etching）エッチングレートの成膜温度に対する依存性はほとんど無い。
【０２１９】
図３１に、炭素を含まないシリコン窒化膜のＲＩＥレートの成膜温度依存性を示す。図から、成膜温度５５０℃まで、成膜温度７Ｏ０℃のＤＣＳ−ＳｉＮ膜（従来のシリコン窒化膜）と変わらない。成膜温度を４５０℃にまで下げると、ＲＩＥレートはやや大きくなる。
【０２２０】
図３２に、ＲＩＥレートとシリコン窒化膜中の炭素濃度との関係を示す。図から、シリコン窒化膜中に炭素を導入することにより、炭素を導入しないシリコン窒化膜に比べて、ＲＩＥレートを２割程度小さくできることが分かる。
【０２２１】
図２９（ｃ）の工程（ＲＩＥ工程）で、シリコン窒化膜４１１のレジストパターンで覆われていない露出分（マスクとして機能する部分）は、ＲＩＥのエッチング種（イオン、ラジカル）により、角が落ち、全体が丸まってしまう。
【０２２２】
図３３に、ＲＩＥ工程でシリコン窒化膜４１１の全体が丸まった様子を示す。図中、点線は、ＣＭＰ工程終了後かつＲＩＥ工程前のシリコン窒化膜４１１を示している。
【０２２３】
キャップ絶縁膜としてのシリコン窒化膜は、その真横に形成される電極とその上部に形成されるキャパシタの下部電極とを電気的に絶縁する機能を有する必要がある。そのため、キャップ絶縁膜としてのシリコン窒化膜は、ＲＩＥ工程の終了後も、ある程度の厚さを残していなければならない。
【０２２４】
従来の炭素の導入されていないシリコン窒化膜の削れ量は、上部で１８ｎｍ、角の部分で７０ｎｍであったが、本発明の炭素が導入されたシリコン窒化膜４１１の削れ量は、上部で１４ｎｎ、角部で５４ｎｍであった。
【０２２５】
すなわち、従来のシリコン窒化膜を用いた場合、ＲＩＥ工程後にキャップ絶縁膜として使用可能な程度の膜厚を確保するためには、ＲＩＥ工程前のシリコン窒化膜の膜厚を２００ｎｍにする必要があるが、本発明のシリコン窒化膜を用いれば、ＲＩＥ工程前の膜厚を１６０ｎｍまで薄くできる。
【０２２６】
以上述べたように本実施形態によれば、従来よりも低誘電率かつエッチング耐性のあるシリコン窒化膜を形成することができる。したがって、従来よりも低誘電率かつ薄膜のシリコン窒化膜を使用できるようになり、半導体デバイスの層間絶縁膜による寄生容量を低減できるようになる。
【０２２７】
以下、次世代のＤＲＡＭである１Ｇ−ＤＲＡＭの寄生容量の低減について具体的に説明する。
【０２２８】
図３４（ａ）は本発明のシリコン窒化膜を用いたＤＲＡＭの断面図、図３４（ｂ）は従来のシリコン窒化膜を用いたＤＲＡＭの断面図を示している。
【０２２９】
なお、実際の半導体デバイスにおいては、配線同士や、電極と配線が複雑に交差しているため、生成する電界分布も複雑になっている。そのため、図には、寄生容量に寄与する電極配置の一例のみを示してある。また、図２８および図２９と対応する部分には、図２８および図２９と同一符号を付してある。図中、４１３はＬＤＤ構造を有するソース／ドレイン拡散層、４１４および４１５はゲート側壁絶縁膜を示している。
【０２３０】
寄生容量は、例えば、ゲート電極４０２−４０４と金属配線４１０との間に発生する。本発明によれば、ゲート電極・金属配線間には、従来よりも誘電率が低く、かつ膜厚の薄いシリコン窒化膜４１１が形成されているため、寄生容量を十分に低減することが可能になる。
【０２３１】
図３４（ａ）には、ゲート電極・金属配線間の距離が大きい例を示した。この場合において、ゲート電極のピッチがより狭くなると、本発明のシリコン窒化膜の低誘電率化・薄膜化による効果はより顕著になる。
【０２３２】
寄生容量を小さくできると、キャパシタ面積を小さくでき、配線間距離およびゲート間距離も小さくすることが可能になり、最終的にはチップサイズも小さくすることができる。また、いわゆるＲＣ遅延抵抗が小さくなることから、デバイス特性も向上する。
【０２３３】
一方、従来の技術では、シリコン窒化膜４１１を２００ｎｍ形成する。従来のシリコン窒化膜４１１は、典型的には、成膜温度７８０℃、反応炉内圧６６．５Ｐａ、ジククロロシラン／アンモニア流量比１５０ｓｃｃｍ／１５００ｓｃｃｍの条件で形成する。この場合のシリコン窒化膜４１１成膜速度は３．０ｎｍ／ｍｉｎ．程度である。しかし、シリコン窒化膜４１１を７８０℃で形成すると、バリアメタル膜４０９の熱耐圧が持たず、金属配線４１０とシリコン基板４０１と反応してしまう。
【０２３４】
そもそも、シリコン窒化膜４１１を７８０℃で形成すると、既に形成したあったＭＯＳトランジスタがダメージを受け、ＭＯＳトランジスタは使い物にならなくなってしまう。
【０２３５】
従来の技術でも、成膜温度を７００℃に下げることは可能である。しかし、成膜温度７００℃での成膜速度は０．７ｎｍ／ｍｉｎ．であるため、厚さ２００ｎｍのキャップシリコン窒化膜を形成するためには５時間弱かかってしまう。
【０２３６】
実際のプロセスでは、温度が均一になるのに要する時間およびパージに要する時間などが必要であり、プロセス全体では９時間程度の成膜時間を要する。すなわち、７００℃という比較的高温の成膜温度で、キャップシリコン窒化膜の成膜を行っても、生産性が非常に悪くなる。
【０２３７】
このような比較的高温・長時間のサーマルバジェットの下では、コンタクトホールの底面に形成されたＴｉxＳｉy（チタンシリサイド）層（不図示）が一部分に凝集してしまうため、コンタクト抵抗が上昇してしまう。さらに、上記サーマルバジェットの下では、いったん活性化した拡散層が再び不活性化したり、あるいは拡散層が再拡散して拡散層の抵抗が上昇してしまう。
【０２３８】
以上述べたように、ジククロロシランを用いたシリコン窒化膜の形成方法において、成膜温度を下げると、生産性が非常に悪くなるという問題がある。しかし、本発明によれば、低温、かつ高速のシリコン窒化膜の形成方法、すなわち次世代の半導体装置に使用されるシリコン窒化膜の形成方法を確立することが可能となる。
【０２３９】
本実施形態では、本発明をキャップシリコン窒化膜に適用した場合について説明したが、ゲート上部絶縁膜４１４、ゲート側壁絶縁膜４１４，４１５にも適用できる。
【０２４０】
本実施形態では、シリコン窒化膜のＲＩＥレートを遅くできる例について説明したが、他のエッチングレートも遅くできる。例えば、シリコン窒化膜の希フッ酸によるエッチングレートも遅くできる。
【０２４１】
図３５に、シリコン窒化膜の炭素濃度とシリコン窒化膜の希フッ酸によるエッチングレートとの関係を示す。本実験で使用した希フッ酸溶液は、４６％フッ酸を、それよりも体積が２ＯＯ倍ある水で希釈したものである。
【０２４２】
図から、シリコン窒化膜中に炭素を導入することで、シリコン窒化膜の希フッ酸によるエッチングレートを小さくできることが分かる。これは、炭素の有無により、シリコン窒化膜どうしでエッチング選択比が取れることを意味する。
【０２４３】
これを積極的に利用したプロセスとしては、例えばダマシンメタルゲートプロセスがあげられる。すなわち、図３６（ａ）に示すように、ダミーゲートとして炭素を含まないシリコン窒化膜５０１を形成し、ゲート側壁絶縁膜として炭素を含むシリコン窒化膜５０２を形成した後、図３６（ｂ）に示すように、希フッ酸溶液を用いたウエットエッチングによりシリコン窒化膜５０２を容易に選択的に除去することができる。なお、図中、５００はシリコン基板、５０３はゲート絶縁膜、５０４はＬＤＤ構造を有するソース／ドレイン拡散層、５０５は層間絶縁膜を示している。
【図面の簡単な説明】
【０２４４】
【図１】本発明の第１および第２の実施形態に係る半導体装置の製造方法の前半を示す工程断面図
【図２】本発明の第１および第２の実施形態に係る半導体装置の製造方法の後半を示す工程断面図
【図３】本発明のシリコン窒化膜（ＨＣＤ−ＳｉＮ膜）の塩素濃度の成膜温度依存性を示す図
【図４】ＨＣＤ−ＳｉＮの誘電率の成膜温度依存性を示す図
【図５】シリコン窒化膜中の塩素濃度のＣＭＰ速度依存性を示す特性図
【図６】ＨＣＤ−ＳｉＮ膜のＲＩＥレートの成膜温度依存性およびＤＣＳ−ＳｉＮ膜の成膜温度７００℃におけるＲＩＥレートを示す図
【図７】ＨＣＤ−ＳｉＮ膜に対するＴＥＯＳ酸化膜のＲＩＥの選択比の成膜温度およびアンモニア流量の依存性を示す図
【図８】ＨＣＤ−ＳｉＮ膜の成膜速度の成膜温度依存性を示す図
【図９】ＨＣＤ−ＳｉＮ膜のシリコンの結合状態を光電子分光測定によって調べた結果を示す図
【図１０】第２の実施形態の方法において成膜温度を変えて形成した各シリコン窒化膜のＮ／Ｓｉ比を化学分析にて調べた結果を示す図
【図１１】第２の実施形態の方法において成膜温度を変えて形成したＨＣＤ−ＳｉＮ膜の密度および成膜温度７００℃で形成したＤＣＳ−ＳｉＮ膜の密度を調べた結果を示す図
【図１２】本発明の第３の実施形態に係るＭＯＳトランジスタの製造方法の前半を示す工程断面図
【図１３】本発明の第３の実施形態に係るＭＯＳトランジスタの製造方法の中半を示す工程断面図
【図１４】本発明の第３の実施形態に係るＭＯＳトランジスタの製造方法の後半を示す工程断面図
【図１５】従来技術のみを用いて、ダミーゲートおよびゲート側壁絶縁膜を形成した場合の図１４（ｇ）の断面図に相当する断面図
【図１６】ヘキサクロロジシランを用いて形成したシリコン窒化膜の希弗酸によるエッチングレートの成膜温度依存性を示す図
【図１７】Ｓｉ原料がＳｉ2 Ｃｌ6 系のシリコン窒化膜の成膜中に流す窒素流量とシリコン窒化膜のウエットエッチングレートとの関係を示す図
【図１８】本発明の第４の実施例に係る半導体装置の製造工程を示す工程断面図
【図１９】ＨＣＤ−ＳｉＮ膜の熱処理前後のＣｌとＨのＳＩＭＳプロファイルを示す図
【図２０】本発明の第５の実施例に係る半導体装置の製造工程を示す工程断面図
【図２１】各種ＳｉＮ膜のリーク電流の経時変化を示す図
【図２２】ＳｉＮ膜が破壊に至る時間とＳｉＮ膜中のＣｉ濃度との関係を示す図
【図２３】本発明の第６の実施例に係る製造工程を示す工程断面図
【図２４】本発明に係るシリコン窒化膜に含まれる各元素のＳＩＭＳプロファイルを示す図
【図２５】本発明に係るシリコン酸化膜に含まれる各元素のＳＩＭＳプロファイルを示す図
【図２６】本発明の第７の実施例に係る製造工程を示す工程断面図
【図２７】本発明の第８の実施例に係る製造工程を示す工程断面図
【図２８】本発明の第９の実施例に係る半導体装置の製造方法の前半を示す工程断面図
【図２９】本発明の第９の実施例に係る半導体装置の製造方法の後半を示す工程断面図
【図３０】炭素を導入していないシリコン窒化膜の誘電率の成膜温度依存性の結果を示す図
【図３１】炭素を含まないシリコン窒化膜のＲＩＥレートの成膜温度依存性を示す図
【図３２】ＲＩＥレートとシリコン窒化膜中の炭素濃度の関係を示す図
【図３３】ＲＩＥ工程でシリコン窒化膜の全体が丸まった様子を示す図
【図３４】本発明および従来のシリコン窒化膜を用いたＤＲＡＭの断面図
【図３５】シリコン窒化膜の炭素濃度とシリコン窒化膜の希フッ酸によるエッチングレートとの関係を示す図
【図３６】第９の実施例の変形例を説明するための図
【図３７】従来のＤＲＡＭセルをＭＯＳトランジスタのチャネル長方向と垂直な方向で切断した断面を示す断面図
【図３８】ジクロロシラン等を用いたＬＰＣＶＤ法によりシリコン窒化膜を形成する場合の問題点を説明するための断面図
【図３９】ジクロロシラン等を用いたＬＰＣＶＤ法によりシリコン窒化膜を形成する場合の他の問題点を説明するための断面図
【図４０】従来のＣｕ配線のＣｕ配線部近傍の断面図
【図４１】シリコン窒化膜はＬＰＣＶＤ法を用いて形成する理由を説明するための図
【符号の説明】
【０２４５】
１０１，１２１…シリコン基板、１０２…ｎ型ドレイン拡散層、１０３…層間絶縁膜（ＳｉＯ2 膜）、１０４…コンタクトホール、１０５…配線溝、１０６…シリコン窒化膜、１０７…Ｔｉ層、１０８，１３４…ＴｉＮ膜、１０９…Ｗ埋込み配線、１１０…シリコン窒化膜（ＨＣＤ−ＳｉＮ膜）、１２２…熱酸化膜、１２３…素子分離絶縁膜、１２４…多結晶シリコン膜、１２５…ＨＣＤ―ＳｉＮ膜、１２６…レジストパターン、１２７…ダミーゲート、１２８…後酸化膜、１２９…拡散層（ＬＤＤ）、１３０…ゲート側壁ＤＣＳ−ＳｉＮ膜、１３１…ソース／ドレイン拡散層、１３２…層間絶縁膜、１３３…ゲート絶縁膜
１３５…Ａｌ膜、２００…ゲート電極、２０１…シリコン基板、２０１’…金属配線、２０３…ＴＥＯＳ層間酸化膜、２０４…ＴａＮ膜、２０５…ＳｉＮ膜、２０６…ソース領域、２０７…ドレイン領域、２０８…ポリシリコン膜、２０９…ＷＮ膜、２１０…Ｗ膜、２１１…ゲート側壁絶縁膜、２１２，２１３…ＳｉＮ膜、２１４…コンタクトホール、２２０…層間絶縁膜、３１１…ポリシリコン膜、３１２…ＷＮ膜、３１３…Ｗ膜、３１４…ゲート絶縁膜、３１５、３１６、３１７，３５０…シリコン窒化膜、３１８…ＢＰＳＧ膜、３１９…ソース／ドレイン拡散層、３２０…凹部、３３０…シリコン基板、３３１…素子分離溝、３３２、３３４…シリコン酸化膜、３５０…下地領域、３５１…凹部、３５２，３５４…塩素を含有するシリコン窒化膜、３２１，３３５，３５３、３５５、３５６…塩素を含有するシリコン酸化膜。
【特許請求の範囲】
【請求項１】
半導体基板の主表面側に形成された凹部を有する下地領域と、前記下地領域の凹部内全体に埋め込まれた塩素を含有するシリコン酸化膜とを有することを特徴とする半導体装置。
【請求項２】
前記シリコン酸化膜には、リンおよびボロンの少なくとも一方が含有されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記シリコン酸化膜は、１×１０19ｃｍ-3以上の塩素を含有することを特徴とする請求項１に記載の半導体装置。
【請求項１】
半導体基板の主表面側に形成された凹部を有する下地領域と、前記下地領域の凹部内全体に埋め込まれた塩素を含有するシリコン酸化膜とを有することを特徴とする半導体装置。
【請求項２】
前記シリコン酸化膜には、リンおよびボロンの少なくとも一方が含有されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記シリコン酸化膜は、１×１０19ｃｍ-3以上の塩素を含有することを特徴とする請求項１に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【公開番号】特開２００７−２７３９９４（Ｐ２００７−２７３９９４Ａ）
【公開日】平成１９年１０月１８日（２００７．１０．１８）
【国際特許分類】
【出願番号】特願２００７−１０２１１３（Ｐ２００７−１０２１１３）
【出願日】平成１９年４月９日（２００７．４．９）
【分割の表示】特願平１１−３５９４６３の分割
【原出願日】平成１１年１２月１７日（１９９９．１２．１７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１９年１０月１８日（２００７．１０．１８）
【国際特許分類】
【出願日】平成１９年４月９日（２００７．４．９）
【分割の表示】特願平１１−３５９４６３の分割
【原出願日】平成１１年１２月１７日（１９９９．１２．１７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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