歪みが強化された半導体デバイスとその製造方法
歪みが強化された半導体デバイス30とその製造方法が提供される。1つの方法において、デバイスチャネル70、72に歪みを誘発するために、デバイスのソース領域103、107とドレイン領域105、109とに歪み誘発半導体材料102、106が埋め込まれる。誘発された歪みを緩和しないように、ソースおよびドレイン領域に対して薄い金属シリサイドコンタクト112が形成される。導電性材料114、116の層が薄い金属シリサイドコンタクトに接触して選択的に蒸着され、金属化されたコンタクト122が導電性材料に対して形成される。
【発明の詳細な説明】
【技術分野】
【0001】
概して、本発明は、歪みが強化された半導体デバイスとその製造方法に関し、より詳細には、歪みを誘発する埋め込み領域を有する半導体デバイスと、歪みを緩和させることなくそのようなデバイスを製造する方法に関する。
【背景技術】
【0002】
今日の集積回路(IC)の多くは、酸化金属半導体電解トランジスタ(MOSFET)あるいは単にMOSトランジスタと呼ばれることもある複数の相互接続された電界効果トランジスタ(FET)を用いて実装されてい。FETには制御電極としてゲート電極と、離間されたソースおよびドレイン電極とが含まれ、この間を電流が流れる。ゲート電極に印加される制御電圧により、ソースおよびドレイン電極間のチャネルを流れる電流が制御される。
【0003】
デバイスがオン状態のときにMOSトランジスタに関連づけられる重要なパラメータとしてソースからドレインへのデバイス抵抗(オン抵抗)が挙げられる。全オン抵抗とは、チャネル抵抗と外部抵抗とを合計したものである。チャネル抵抗とは、デバイスチャネル中の多数キャリアの移動度の関数である。他のパラメータが等しい場合、移動度が高くなればチャネル抵抗は低くなる。外部抵抗としては、ソースおよびドレイン領域の各々を通しての抵抗、および、ソースおよびドレイン領域に対する接触抵抗を含む多くの要素が挙げられるが、これに限定されるものではない。チャネル領域へ歪みをかけることにより多数キャリアの移動度が増加することは周知である。縦方向に圧縮した歪みにより、PチャネルMOS(PMOS)トランジスタのチャネル中の多数キャリアの正孔移動度が増加し、縦方向の引張歪みによりNチャネルMOS(NMOS)トランジスタのチャネル中の多数キャリアの電子移動度が増加する。トランジスタのソースおよびドレイン領域中に歪みを誘発する単結晶材料を埋め込むことで、そのようなチャネル歪みを誘発することができる。さらに、ソースおよびドレイン領域に接触する金属シリサイド層を形成することによって、ソースおよびドレイン領域を通しての抵抗およびソースおよびドレイン領域に対する接触抵抗を含む外部抵抗が低減されることも周知である。
【発明の概要】
【発明が解決しようとする課題】
【0004】
残念なことに、ソースおよびドレイン領域に金属シリサイド層を形成することで、埋め込まれた材料によって生成されるチャネル領域の歪みが緩和されるという副作用が生じてしまう。外部抵抗を低減させるべく、ソースおよびドレイン領域をシリサイド化することで、歪み誘発材料を埋め込むことで実現した、チャネル抵抗を低減させる可能性がなくなってしまうおそれがある。
【0005】
したがって、全オン抵抗が最適化された、歪みが強化された半導体デバイスを提供することが望ましい。さらに、低オン抵抗の、歪みが強化された半導体デバイスを製造する方法を提供することが望ましい。さらに、本発明のその他の望ましい特徴および特性については、添付の図面と前述した技術分野および背景技術とあわせて、以下の詳細な説明および添付の請求の範囲から明らかになるであろう。
【課題を解決するための手段】
【0006】
一実施形態によれば、歪みがかけられたチャネル領域により分離されたソース領域とドレイン領域とを有する歪みが強化された半導体デバイスが提供される。デバイスには、歪みのかけられたチャネル領域を覆うゲート電極と、ソースおよびドレイン領域に対する薄い金属シリサイドコンタクトとが含まれる。薄いシリサイドコンタクト上には無電解めっきされた導電層が形成され、ゲート電極上には応力のかけられた絶縁層が形成される。
【0007】
さらなる実施形態によれば、歪みが強化された半導体デバイスを製造する方法が提供される。歪みを誘発する半導体材料がデバイスのソースおよびドレイン領域中に埋め込まれて、該デバイスのチャネルに歪みが誘発される。誘発される歪みを緩和しないように、ソースおよびドレイン領域に対して薄い金属シリサイドコンタクトが形成される。この薄い金属シリサイドコンタクトに接触して導電材料の層が選択的に蒸着され、金属化されたコンタクトが導電材料に対して形成される。
【0008】
以下、本発明を添付の図面と併せて説明する。ここでは、同じ参照符号は同様の要素を表す。
【図面の簡単な説明】
【0009】
【図1】各種実施形態に従う、歪みが強化されたMOSデバイスとその製造方法の断面図。
【図2】各種実施形態に従う、歪みが強化されたMOSデバイスとその製造方法の断面図。
【図3】各種実施形態に従う、歪みが強化されたMOSデバイスとその製造方法の断面図。
【図4】各種実施形態に従う、歪みが強化されたMOSデバイスとその製造方法の断面図。
【図5】各種実施形態に従う、歪みが強化されたMOSデバイスとその製造方法の断面図。
【図6】各種実施形態に従う、歪みが強化されたMOSデバイスとその製造方法の断面図。
【図7】各種実施形態に従う、歪みが強化されたMOSデバイスとその製造方法の断面図。
【図8】各種実施形態に従う、歪みが強化されたMOSデバイスとその製造方法の断面図。
【図9】各種実施形態に従う、歪みが強化されたMOSデバイスとその製造方法の断面図。
【図10】各種実施形態に従う、歪みが強化されたMOSデバイスとその製造方法の断面図。
【図11】図1〜8とともに別の実施形態に従う、歪みが強化されたMOSデバイスとその製造方法の断面図。
【図12】図1〜8とともに別の実施形態に従う、歪みが強化されたMOSデバイスとその製造方法の断面図。
【図13】図1〜8とともに別の実施形態に従う、歪みが強化されたMOSデバイスとその製造方法の断面図。
【図14】図1〜8とともに別の実施形態に従う、歪みが強化されたMOSデバイスとその製造方法の断面図。
【図15】図1〜10あるいは図1〜14とともにさらに別の実施形態に従う歪みが強化されたMOSデバイスとその製造方法の断面図。
【図16】図1〜10あるいは図1〜14とともにさらに別の実施形態に従う歪みが強化されたMOSデバイスとその製造方法の断面図。
【発明を実施するための形態】
【0010】
以下の詳細な説明は本質的には単なる例であって、本発明あるいは本発明の応用および用途を制限することを意図するものではない。さらに、先行する技術分野、背景技術、概要あるいは以下の詳細な説明で示される明示的あるいは黙示的理論のいずれによっても拘束されることを意図しない。
【0011】
図1から図16に、応力のかけられたMOSデバイス30と、そのようなMOSデバイスを各種の実施形態に従って製造する方法ステップとを示す。このような例示的実施形態では、応力のかけられたMOSデバイス30は、相補型MOS(CMOS)デバイスであり、ここに示すのは、単一のNMOSトランジスタ31と単一のPMOSトランジスタ33である。以下の説明から明らかになるように、各種の実施形態は、移動度が強化されたNMOSトランジスタ、および/あるいは、同じく移動度が強化されたPMOSトランジスタの製造してオン抵抗特性が優れた半導体デバイスを実現させることに関するものである。当業者であれば、本発明をCMOSデバイス、単一チャネルのNMOSデバイス、あるいは単一チャネルのPMOSデバイスに応用することができることが分かるであろう。実施形態に従って製造された応力のかけられたMOSデバイスから形成される集積回路には、デバイス30などの多数のデバイスが含まれ、さらに、応力のかけられたPMOSトランジスタ、応力のかけられていないPMOSトランジスタ、および、応力のかけられたNMOSトランジスタと応力のかけられていないNMOSトランジスタの両方が含まれてもよい。
【0012】
MOSトランジスタの製造においての各種のステップは周知であるので、簡略化のために、本文では従来のステップを簡潔に説明するか、周知のプロセスの詳細を説明することなく、全体的に省くものとする。「MOSデバイス」という用語は、正確には、金属ゲート電極と酸化ゲート絶縁体とを有するデバイスのことを指すが、本用語は、本文を通して、ゲート絶縁体(酸化物であるか他の絶縁体であるかを問わない)上と半導体基板上に順に位置決めされる導電性ゲート電極(金属であるか他の導電性材料であるかを問わない)を含む半導体デバイスのことを指すものとする。
【0013】
図1の断面図に示すように、実施形態に従った、応力のかけられたMOSデバイス30の製造は、表面32を有する半導体基板36を提供することから開始する。半導体基板はどのような単結晶半導体材料であってもよいが、単結晶シリコン基板であるのが好ましく、その場合、「シリコン基板」および「シリコン層」との用語は、本文では一般的に半導体業界で使用される、相対的に純粋なシリコン材料を包含するように用いられる。本文では、半導体基板36はシリコン基板と称される。これは、考察を容易にするものであって、これに限定されるものではない。当業者であれば、半導体基板36はさらに、例えばシリコンゲルマニウム(SiGe)、シリコン炭素(SiC)、ガリウム砒素などの他の半導体材料から形成されてもよいことが分かるであろう。シリコン基板36は、バルクシリコンウェハ(図示せず)であってもよいし、絶縁層35の上に薄いシリコン層34が設けられ、これがシリコンキャリアウェハ37によって支えられたものであってもよい(シリコン−オン−インシュレータあるいはSOIとして一般に知られている)。図示しているように、半導体基板36はSOIウェハであるのが好ましいが、これに限定されるものではない。単結晶シリコンから形成されるか他の単結晶半導体材料から形成されるかを問わず、基板36を形成する単結晶材料と特に薄い層34とは、基板がSOI基板の場合に、その材料の結晶構造に関連づけられる格子定数によって特徴づけられる。
【0014】
CMOSデバイスを製造するには、薄いシリコン層34の一部をP型不純物ドーパント(Nウェル38)でドープしてNチャネルMOSトランジスタ31を形成し、残りの部分をN型不純物ドーパント(Nウェル39)でドープしてPチャネルMOSトランジスタ33を形成する。このPウェルおよびNウェルは、例えばイオン注入によって適切な導電度にまでドープしてもよい。半導体基板にシャロートレンチアイソレーション(STI)40あるいは他の電気的なアイソレーションが形成される。アイソレーションは、実装される回路機能に要求されるように個々のデバイスを電気的に絶縁すべく、薄いシリコンの層34を通って絶縁層35にまで延びるのが好ましい。周知のように、STIの形成のために使用可能なプロセスが多数知られており、ここでは処理を詳細に記載する必要はない。概して、STIには、半導体基板の表面にまでエッチされ、その後絶縁材料で充填されるシャロートレンチが含まれる。絶縁材料でトレンチが充填された後、その表面は通常、化学機械研磨(CMP)などによって平坦化される。
【0015】
再度図1を参照すると、薄いシリコン層34の表面にゲート絶縁体60の層が形成される。ゲート絶縁体は、酸化雰囲気でシリコン基板を熱することで形成される熱成長二酸化シリコンであってもよく、酸化シリコン、窒化シリコン、HfxSiyOzなどの高誘電率絶縁体などの、蒸着された絶縁体であってもよい。蒸着された絶縁体は、例えば、化学気相蒸着(CVD)法、低圧化学気相蒸着(LPCVD)法あるいはプラズマエンハンスト化学気相蒸着(PECVD)法などによって蒸着されてもよい。図1に示すように、ゲート絶縁体60は、シリコン層の表面だけに成長する熱成長二酸化シリコンであってもよい。ゲート絶縁体材料の厚みは、通常は1〜10ナノメートル(nm)である。半導体基板がシリコン以外の半導体材料である場合に特に、ゲート絶縁体を蒸着するのが有利な応用もある。一実施形態によると、多結晶シリコンなどの、ゲート電極形成材料62の層がゲート絶縁体の層に蒸着される。考察を簡単にするために、以下に、ゲート電極形成材料の層を多結晶シリコン層と呼ぶことにするが、これに限定されるものではなく、当業者であれば金属あるいは他の導電性材料を使用してもよいことは分かるであろう。多結晶シリコンの層は、ドープされていない多結晶シリコンとして蒸着され、その後、イオン注入によって不純物ドープされるのが好ましい。多結晶シリコン材料を、例えば、シランを水素還元することで、LPCVDで約100〜120nmの厚みにまで蒸着することができる。酸化シリコン、窒化シリコン、酸窒化シリコンなどのハードマスク材料の層64は、多結晶シリコンの表面に蒸着される。ハードマスク材料を同じくLPCVDによって約50nmの厚みにまで蒸着することができる。
【0016】
図2の断面図に示すように、MOSトランジスタゲート電極66と68とを形成するために、多結晶シリコン62の層と、ハードマスク材料64の層とがフォトリソグラフィカルにパターン形成される。ゲート電極66は、薄いシリコン層34のPウェル38部分の上に形成される。このPウェルにおいて、NMOSトランジスタ31のチャネルが表面32に形成される。同様に、ゲート電極68はNウェル39部分の上に形成される。このNウェルにおいて、PMOSトランジスタ33のチャネル72が同じく表面32に形成される。多結晶シリコンは例えばClやHBr/O2化学物質でプラズマエッチングされることにより所望のパターンにエッチされ、また、ハードマスクはCHF3、CF4あるいはSF6化学物質でプラズマエッチングすることによりエッチされてよい。
【0017】
一実施形態によれば、ゲート電極をパターニング後に、酸化雰囲気において多結晶シリコンゲート電極を熱することにより、酸化シリコンの薄い層74がゲート電極66の対向するサイドウォール75および85に熱成長し、酸化シリコンの薄い層76がゲート電極の対向するサイドウォール77および87に熱成長する。層74と76とは約2〜5nmの厚みにまで成長させてもよい。ゲート電極66と68、および層74と76とをイオン注入マスクとして使用し、NMOSトランジスタ31のソース81およびドレイン82延長部とPMOSトランジスタ33のソース83およびドレイン84延長部とを形成するようにする。NMOSトランジスタ31のソースおよびドレイン延長部は、砒素イオン注入により形成され、PMOSトランジスタ33のソースおよびドレイン延長部はホウ素イオン注入により形成されてもよい。ソースおよびドレイン延長部の形成において考えられる必要性およびその形成方法は周知であるので、本文では詳細に説明する必要はない。例示していないが周知のように、パターン形成されたフォトレジストの層を、PMOSトランジスタのソースおよびドレイン延長部を注入する間にPウェル領域をマスキングするために用いてもよく、またパターン形成されたフォトレジストのもう一方の層を、NMOSトランジスタのソースおよびドレイン延長部を注入する間にNウェル領域をマスキングするために用いてもよい。
【0018】
図3に図示しているように、一実施形態によれば、ゲート電極66の対向するサイドウォール75、85上の薄い酸化物層74の上にサイドウォールスペーサ79が形成され、ゲート電極68上の対向するサイドウォール77、87上の薄い酸化物層76の上にサイドウォールスペーサ80が形成される。サイドウォールスペーサは、絶縁材料の層をゲート電極にわたって蒸着し、その後、例えばCHF3、CF4、あるいはSF6化学物質を用いて反応性イオンエッチング(RIE)によって層を異方性エッチングすることで、例えば窒化シリコン、酸化シリコンなどの絶縁材料から形成されてもよい。サイドウォールスペーサ79および80、ゲート電極66および68、ゲート電極の上面のハードマスク、およびSTI40をエッチマスクとして使用して、Nチャネルゲート電極66の対向するエッジと離間し自己整合してシリコン基板のリセスあるいはトレンチ92と94をエッチし、Pチャネルゲート電極68の対向するエッジと離間し自己整合してリセス96と98とをエッチするようにする。リセスは、ソースおよびドレイン延長部にまで延びていて、チャネル70および72の端部と交差する。リセスは、例えばHBr/O2やCl化学物質を用いた反応性イオンエッチングによって異方性エッチがなされてもよい。SOI基板上に応力のかけられたMOSデバイス30が形成されれば、リセスは薄いシリコン層34までエッチされるが、層全体の厚みにまでエッチが及ぶことはない。後続のエピタキシャル成長ステップのための核形成サイトとしての役割を果たすべく、リセスの底部において、少なくとも、薄い層34の一部が残される。
【0019】
図4に図示しているように、酸化シリコンの層などのマスキング層100を蒸着およびパターニングすることで一実施形態に従う方法が継続される。マスキング層は、例えば、けい酸エチル(tetraethylorthosilicate (TEOS))ソースからLPCVDによって約50nmの厚みにまで蒸着されてもよい。例えば、従来のフォトレジストパターニングとエッチングステップを用いてマスキング層100をパターン形成し、PMOSトランジスタ33から該層が除去される一方で、NMOSトランジスタ31上の層は保持される。
【0020】
図5に示すように、本実施形態に従う方法は、薄いホストシリコン層34よりも格子定数の大きい単結晶半導体材料102でリセス96および98を埋め込むことで継続される。好適には、半導体材料102は、選択的に成長される埋め込まれたエピタキシャルシリコンゲルマニウム(SiGe)である。このSiGeは、結晶格子サイトでシリコンをゲルマニウムで置換している、約10〜25原子百分率のゲルマニウムを含むものである。埋め込まれた半導体材料がエピタキシャル成長することで、リセス96および98の底部において、薄いシリコン層34の残りの部分が核を成す。マスキング材料100、サイドウォールスペーサ80、ハードマスク材料64およびSTI40はリセス96と98以外の領域においての選択的成長を遅らせる。
【0021】
シリコンホスト上のSiGeなどの材料を選択的にエピタキシャル成長させる方法は周知であり、本文に記載する必要はない。SiGeの格子定数はシリコンの格子定数よりも大きく、矢印172に示すように、トランジスタチャネル72に縦方向の圧縮歪みを生成する。この縦方向の圧縮応力により、チャネル中の多数キャリアの正孔移動度が高まり、これによりPチャネルMOSトランジスタ33のパフォーマンスが向上する。ホウ素などのP型の導電性を決定する不純物でSiGeを不純物ドーピングして、PMOSトランジスタ33のソース83およびドレイン84延長部に電気的に結合されたソース103およびドレイン105を形成するようにしてもよい。この不純物ドーピングは、選択的エピタキシャル成長の間にインサイチュドープによって、あるいは後続のイオン注入によって実現することができる。
【0022】
PMOSトランジスタ33のチャネルに応力をかけるために、図4および5に例示したステップを適宜変更して繰り返し行い、図6および7に示すNMOSトランジスタ31のチャネル70中の多数キャリア電子の移動度を高めるようにしてもよい。図6に示すように、NMOSトランジスタ31から層を除去する一方でPMOSトランジスタ33上の層を保持するように、パターン形成されたマスキング層100が除去され、マスキング層104が蒸着されてパターン形成される。層104は、マスキング層100と同様の組成から形成されるとともに、同じやり方で蒸着されパターン形成されてよい。
【0023】
図7に示すように、本実施形態に従う方法は、薄いホストシリコン層34よりも格子定数の小さな単結晶半導体材料106でリセス92および94を埋め込むことで継続される。半導体材料106は好適には、選択的に成長する埋め込まれたエピタキシャルシリコン炭素(SiC)であり、SiCは結晶格子サイトでシリコンを炭素で置換している、約1〜4原子百分率の炭素を含むものである。埋め込まれた半導体材料がエピタキシャル成長することで、リセス92および94の底部において薄いシリコン層34の残りの部分が核を成す。マスキング材料104、サイドウォールスペーサ79、ハードマスク材料64およびSTI40がリセス92と94以外の領域においての選択的成長を遅れさせる。
【0024】
シリコンホスト上のSiCなどの材料を選択的にエピタキシャル成長させる方法は周知であり、本文に記載する必要はない。SiCはシリコンよりも格子定数が小さく、矢印170に示すように、トランジスタチャネル70に縦方向の引張応力を生成する。この縦方向の引張応力により、チャネル中の多数キャリアの電子移動度が増加し、これによりNMOSトランジスタ31のパフォーマンスが向上する。ヒ素やリンなどのN型の導電性を決定する不純物でSiCを不純物ドーピングして、NMOSトランジスタ31のソース81およびドレイン82延長部に電気的に結合されたソース107およびドレイン109を形成するようにしてもよい。この不純物ドープは、選択的エピタキシャル成長の間にインサイチュドーピングによって、あるいは後続のイオン注入によって実現することができる。当業者であれば、図6および7に示した方法ステップを図4および5に示したステップの前に実行してもよいことが分かるであろう。
【0025】
一実施形態によれば、上記方法は、マスキング層104とサイドウォールスペーサ79および80とを除去することで継続される。ハードマスク材料の層64は、この時点で一部あるいは全体的に除去されてもよいが、本実施形態では、ハードマスクは除去されない。図8に示すように、本実施形態では、新たなサイドウォールスペーサ108はゲート電極66の対向するサイドウォール75と85とに形成され、新たなサイドウォールスペーサ110は、ゲート電極68の対向するサイドウォール77と87とに形成される。例えば、新たなサイドウォールスペーサは、酸化シリコン、窒化シリコンなどの絶縁材料の層をPECVDやLPCVDによって蒸着し、さらに、例えば、反応性イオンエッチングによって該層を異方性エッチングすることによって形成されてもよい。
【0026】
従来の処理では、厚い金属シリサイド層がソースおよびドレイン領域の表面に、ソースおよびドレイン領域のバルクにまで延びて形成される。ソースおよびドレイン領域にわたっての抵抗を低減し、さらに、ソースおよびドレイン領域に対する接触抵抗を低減することによってトランジスタの外部抵抗を低減するために厚いシリサイドが必要であると考えられていた。残念なことに、厚い金属シリサイド層を形成することで、埋め込まれたSiGeおよび/あるいはSiCによりチャネル領域にかけられる応力が緩和されてしまい、その結果、材料を埋め込むことで増加した移動度が低減してしまう。本発明の一実施形態によれば、厚い金属シリサイド層に伴う問題は、薄い金属シリサイド層を代わりに形成することで克服される。この薄い金属シリサイド層は、ソースおよびドレイン領域に接触しており、さらにゲート(所望の回路機能を実装するために必要とされる)電極に幾分か接触している場合もある。ゲート電極に接触している場合は、ハードマスク層が除去されている場合であり、ハードマスク層が除去された部分でゲート電極と接触する。「薄い金属シリサイド層」とは、ソースおよびドレイン領域にまで延びていて、深度が約5nmあるいはそれ以下の金属シリサイドの層のことである。
【0027】
薄い金属シリサイド層は、シリサイドを形成する金属の層(図示せず)を蒸着し、この金属を高速熱アニール(RTA)などによって加熱して露出したシリコン(ソースおよびドレイン領域中のSiGeおよび/あるいはSiCおよび場合によっては多結晶シリコンゲート電極)と反応させることで形成される。シリサイドを形成する金属は、例えば、コバルト、ニッケル、レニウム、ルテニウム、パラジウム、あるいはこれらの金属の合金であってよく、コバルトあるいはニッケルであるのが好ましい。シリサイドを形成する金属は、例えば、スパッタリングによって約5〜30nmの厚みにまで蒸着されてよい。シリサイド層112は、薄いシリサイドを形成する金属の層を用いることで、ソースおよびドレイン領域において深度を5nm未満に形成する。薄い金属シリサイド層は、埋め込まれたエピタキシャル成長材料により生じる歪み効果をほとんど低減させないことがわかっている。サイドウォールスペーサあるいはSTI40に蒸着された、シリサイド形成金属などの露出したシリコンに接触しないシリサイド形成金属はいずれも、シリサイドを形成するためのRTAの間は反応せず、その後、H2O2/H2SO4あるいはHNO3/HCl溶液でウェットエッチングすることで除去されてもよい。
【0028】
金属シリサイド層は薄いために、従来の接触プラグ技術だけではソースおよびドレイン領域と確実に電気的に接触させることは困難である。従来の接触プラグ技術(図示せず)では、CVDシリコン酸化物などの誘電材料の層が金属シリサイドとゲート電極構造にわたって蒸着されていた。誘電材料は、化学機械平坦化(CMP)技術により平坦化されることができた。次いで金属シリサイドの一部を露出するように、コンタクト開口部が誘電材料にまでエッチされていた。チタンの層などのコンタクト層はコンタクト開口部を通り、ソースおよびドレイン領域に形成される金属シリサイドの表面にまで蒸着されていた。チタンの蒸着後に、窒化チタン層などの導電性バリア層が形成され、次いでタングステンプラグが形成されていた。Ti/TiN/W接触プラグ構造を加熱すると、埋め込まれたソースおよびドレイン領域中の応力を緩和するおそれのあったチタンシリサイド層が形成されていた。さらに、このTiN層は、特に小さなコンタクト開口部では、シート抵抗が相対的に高くてもよい。
【0029】
本方法の一実施形態によれば、従来の接触プラグ技術に伴う問題は、薄い金属シリサイド層112に接触する導電性材料の層を選択的に蒸着することで回避される。図9に示すように、好適には、薄い金属シリサイド層112に薄いシード層114が選択的に蒸着され、次いで、金属の、あるいは他の導電性材料の厚い層116がシード層に選択的に蒸着される。シード層114は、例えば、1つの単分子層から約3nmまでの範囲の厚みのパラジウムの層であってよい。パラジウムの層は、好適には、酢酸パラジウムおよび酢酸の溶液から無電解蒸着によって蒸着される。好適には、シード層に選択的に蒸着される導電性材料層116は、コバルトおよびタングステン金属層である。蒸着および耐性における均一性および選択性を向上させるように、ホウ素および/またはリンを層116に加えてもよい。厚い層116は、硫酸コバルト七水和物、タングステン酸アンモニウム、および次亜リン酸ナトリウムなどの溶液から、場合によっては緩衝材、錯化剤およびpHバランスを付加して、無電解蒸着によって選択的に蒸着されるのが好ましい。ジメチルアミンボランなどの化学物質をホウ素のソースとして加えてもよい。
【0030】
本用途のための、既に商品化されている他の無電解蒸着溶液は無電解めっき蒸着装置の販売者より入手可能である。そのような溶液を用いると、約65℃から約75℃の温度の溶液で15〜40分間で約25〜50nmの厚みでシード層114に厚い金属層116を選択的に蒸着することができる。正確な蒸着時間と温度とは、使用される特定の蒸着溶液と特定の蒸着装置とに応じて変わる。好適な方法では、シード層114は好ましくは無電解蒸着プロセスにより蒸着されたパラジウムであり、厚い層116は、少なくともコバルトおよびタングステンを含む金属層である。このような材料および処理が好まれるものの、本発明はこのような材料や無電解蒸着処理に限定されることはない。その他の導電性材料およびその他の選択的蒸着技術を用いてもよい。例えば、厚い層は選択的CVD技術によって蒸着された純粋なタングステンであってもよい。
【0031】
図10に示すように、一実施形態によれば上記方法は、絶縁層118を蒸着することにより従来の方法で継続される。絶縁層118は多くの場合に層間絶縁層(ILD)と称されるものであり、例えば、化学気相蒸着技術の1つにより蒸着された酸化シリコンの層である。絶縁層118の表面は、例えばCMPなどで平坦化されるのが好ましく、また、コンタクト開口部120は平坦化された層までエッチされ、ソースおよびドレイン領域にわたって蒸着された厚い導電層116の一部が露出される。導電性金属層へのコンタクトとソースおよびドレイン領域へのコンタクトとを順に形成すべく、コンタクト開口部120は、アルミニウムや銅、あるいはその合金などの金属122で埋め込まれるか、ドープされた多結晶シリコンなどの他の導電性材料により埋め込まれる。ILD層を形成し、パターニングし、コンタクト開口部を埋め込む方法ステップは半導体デバイス製造の当業者たちには周知であるので、詳細に説明する必要はない。図示していないが、実装される集積回路の適切な回路機能を実現するために、さらなる層間絶縁材料層、付加的な相互接続金属化層などを適用してパターン形成してもよい。
【0032】
別の実施形態によれば、歪みが強化されたMOSデバイス30を製造する上記方法は、図1〜8に示したものと同じ方法ステップを実行することにより開始する。図11に示すように、薄い金属シリサイド層112(図8)を形成後に、絶縁材料124の層が蒸着されてパターン形成される。絶縁材料の層は、例えば、TEOSソースからCVDプロセスにより蒸着された酸化シリコンの層であってもよい。絶縁材料の層は、従来のフォトレジストパターニングおよびエッチングステップによりパターン形成されてもよい。パターン形成された絶縁材料は、PMOSトランジスタ33から除去され、NMOSトランジスタ31上の材料は保持される。
【0033】
図12に示すように、本実施形態は、PMOSトランジスタ33のソース領域103およびドレイン領域105の金属シリサイド層と電気的に接触する圧縮され応力のかけられた導電性金属窒化物層126を選択的に蒸着することにより継続される。導電性金属窒化物は、例えば、チタン、バナジウム、コバルト、あるいはニッケルの窒化物であってよい。導電性金属窒化物は、例えば、無電解蒸着プロセスにより蒸着されてもよい。窒化物を圧縮され応力のかけられた層として蒸着することができるように蒸着パラメータを調整してもよい。例えば、蒸着温度と反応組成とを適宜調整することができる。さらに、応力状態を調整するために、後蒸着UVアニールを実行してもよい。
【0034】
図13に示すように、パターン形成された絶縁層124は除去され、別の絶縁層128が蒸着されパターン形成される。絶縁層128の材料は、絶縁層124と同様のものであってよい。絶縁層128は、NMOSトランジスタ31上の層を除去し、PMOSトランジスタ33上の層を保持するように、従来のフォトレジストパターニングおよびエッチングでパターン形成およびエッチングされる。
【0035】
図14に示すように、本実施形態に従う上記方法は、NMOSトランジスタ33のソース領域107およびドレイン領域109上の薄い金属シリサイド層112と電気的に接触する引張応力のかけられた金属窒化物層130を選択的に蒸着することによって継続される。この引張応力のかけられた金属窒化物層は、PMOSトランジスタ33に蒸着されたものと同じ金属窒化物から選択されてよい。応力のかけられた金属窒化物130は、好ましくは、無電解蒸着プロセスにより蒸着される。この場合も、引張応力のかけられた層として層を蒸着するために蒸着条件が調整される。金属窒化物層130を選択的に蒸着後、パターン形成された絶縁層128が除去される。引張応力のかけられた金属窒化物層をNMOSトランジスタ31のソースおよびドレインに形成し、圧縮応力のかけられた金属窒化物層をPMOSトランジスタ33のソースおよびドレインに形成することで、これらのトランジスタのチャネルにかけられる歪みが増加し、この結果、トランジスタチャネル中の多数キャリアの移動度が増加する。当業者であれば、金属窒化物層126および130を蒸着する順序を逆にしてもよいことがわかるであろう。
【0036】
本実施形態に従う方法は、シード層114が薄い金属シリサイド層112に直接的に蒸着されるのではなくて、金属窒化物層126および130に選択的に蒸着されるという点を除いて、図9および10に示すものと同じやり方で継続される。
【0037】
図15および16に示すように、さらに別の実施形態によれば、蒸着された厚い金属層116とゲート電極66および68の上にデュアル応力ライナ(dual stress liner)が蒸着される。図10に戻ると、選択的に蒸着された厚い導電層116が薄い金属シリサイド層112に蒸着されるか金属窒化物層126および130に蒸着されるかを問わず、従来のILD層を蒸着するかわりに、応力のかけられた絶縁材料150の層が、好ましくは応力のかけられた窒化シリコンの層が蒸着される。一実施形態では、応力のかけられた絶縁材料150の層は、圧縮応力のかけられた窒化シリコン層である。図15に示すように、NMOSトランジスタ31上の圧縮応力のかけられた絶縁材料を除去し、PMOSトランジスタ33上の圧縮応力のかけられた絶縁材料を保持するように、層150がパターン形成される。
【0038】
図16に示すように、本実施形態によれば、方法は、応力のかけられた別の絶縁材料層152を蒸着することにより継続される。この層は、引張応力のかけられた絶縁材料層であり、引張応力のかけられた窒化シリコン層であるのが好ましい。PMOSトランジスタ33上の層部分を除去し、NMOSトランジスタ31上の部分を保持するように、層152がパターン形成される。圧縮応力のかけられた窒化シリコンの層および引張応力のかけられた窒化シリコンの層は両方とも、例えば、ジクロロシラン(dichlorosilane)およびアンモニアを含む反応物質からLPCVDあるいはPECVDによって蒸着されてよい。周知のように、引張応力のかけられたライナか圧縮応力のかけられたライナを蒸着するために、蒸着条件、反応物質および反応物質の流れを調整することができる。PMOSトランジスタ33上の圧縮応力のかけられた絶縁ライナはチャネル72の縦方向の圧縮応力を増加するように機能し、これにより該チャネル中の多数キャリア正孔の移動度が増加する。NMOSトランジスタ31上の引張応力のかけられたライナはチャネル70の縦方向の引張応力を増加するように機能し、これにより該チャネル中の多数キャリア電子の移動度が増加する。圧縮および引張応力のかけられた絶縁層の、パターン形成された層は、酸化シリコン層などの絶縁層により覆われ、デバイスは図10に示したものと同様のやり方で完成されてよい。
【0039】
これまでの詳細な説明において少なくとも1つの実施例を示してきたが、多くのバリエーションが存在することはわかるであろう。さらに、例示的な実施形態は単なる例であって、本発明の範囲、応用性あるいは構造をいかようにも限定することを意図しないことがわかるであろう。むしろ、これまでの詳細な説明は当業者たちに例示的実施形態を実行するための便利なロードマップを提供するであろう。添付の請求項および法的等価物で説明されているような発明の範囲から逸れることなく、要素の配置および機能において各種の変更ができることを理解されたい。
【技術分野】
【0001】
概して、本発明は、歪みが強化された半導体デバイスとその製造方法に関し、より詳細には、歪みを誘発する埋め込み領域を有する半導体デバイスと、歪みを緩和させることなくそのようなデバイスを製造する方法に関する。
【背景技術】
【0002】
今日の集積回路(IC)の多くは、酸化金属半導体電解トランジスタ(MOSFET)あるいは単にMOSトランジスタと呼ばれることもある複数の相互接続された電界効果トランジスタ(FET)を用いて実装されてい。FETには制御電極としてゲート電極と、離間されたソースおよびドレイン電極とが含まれ、この間を電流が流れる。ゲート電極に印加される制御電圧により、ソースおよびドレイン電極間のチャネルを流れる電流が制御される。
【0003】
デバイスがオン状態のときにMOSトランジスタに関連づけられる重要なパラメータとしてソースからドレインへのデバイス抵抗(オン抵抗)が挙げられる。全オン抵抗とは、チャネル抵抗と外部抵抗とを合計したものである。チャネル抵抗とは、デバイスチャネル中の多数キャリアの移動度の関数である。他のパラメータが等しい場合、移動度が高くなればチャネル抵抗は低くなる。外部抵抗としては、ソースおよびドレイン領域の各々を通しての抵抗、および、ソースおよびドレイン領域に対する接触抵抗を含む多くの要素が挙げられるが、これに限定されるものではない。チャネル領域へ歪みをかけることにより多数キャリアの移動度が増加することは周知である。縦方向に圧縮した歪みにより、PチャネルMOS(PMOS)トランジスタのチャネル中の多数キャリアの正孔移動度が増加し、縦方向の引張歪みによりNチャネルMOS(NMOS)トランジスタのチャネル中の多数キャリアの電子移動度が増加する。トランジスタのソースおよびドレイン領域中に歪みを誘発する単結晶材料を埋め込むことで、そのようなチャネル歪みを誘発することができる。さらに、ソースおよびドレイン領域に接触する金属シリサイド層を形成することによって、ソースおよびドレイン領域を通しての抵抗およびソースおよびドレイン領域に対する接触抵抗を含む外部抵抗が低減されることも周知である。
【発明の概要】
【発明が解決しようとする課題】
【0004】
残念なことに、ソースおよびドレイン領域に金属シリサイド層を形成することで、埋め込まれた材料によって生成されるチャネル領域の歪みが緩和されるという副作用が生じてしまう。外部抵抗を低減させるべく、ソースおよびドレイン領域をシリサイド化することで、歪み誘発材料を埋め込むことで実現した、チャネル抵抗を低減させる可能性がなくなってしまうおそれがある。
【0005】
したがって、全オン抵抗が最適化された、歪みが強化された半導体デバイスを提供することが望ましい。さらに、低オン抵抗の、歪みが強化された半導体デバイスを製造する方法を提供することが望ましい。さらに、本発明のその他の望ましい特徴および特性については、添付の図面と前述した技術分野および背景技術とあわせて、以下の詳細な説明および添付の請求の範囲から明らかになるであろう。
【課題を解決するための手段】
【0006】
一実施形態によれば、歪みがかけられたチャネル領域により分離されたソース領域とドレイン領域とを有する歪みが強化された半導体デバイスが提供される。デバイスには、歪みのかけられたチャネル領域を覆うゲート電極と、ソースおよびドレイン領域に対する薄い金属シリサイドコンタクトとが含まれる。薄いシリサイドコンタクト上には無電解めっきされた導電層が形成され、ゲート電極上には応力のかけられた絶縁層が形成される。
【0007】
さらなる実施形態によれば、歪みが強化された半導体デバイスを製造する方法が提供される。歪みを誘発する半導体材料がデバイスのソースおよびドレイン領域中に埋め込まれて、該デバイスのチャネルに歪みが誘発される。誘発される歪みを緩和しないように、ソースおよびドレイン領域に対して薄い金属シリサイドコンタクトが形成される。この薄い金属シリサイドコンタクトに接触して導電材料の層が選択的に蒸着され、金属化されたコンタクトが導電材料に対して形成される。
【0008】
以下、本発明を添付の図面と併せて説明する。ここでは、同じ参照符号は同様の要素を表す。
【図面の簡単な説明】
【0009】
【図1】各種実施形態に従う、歪みが強化されたMOSデバイスとその製造方法の断面図。
【図2】各種実施形態に従う、歪みが強化されたMOSデバイスとその製造方法の断面図。
【図3】各種実施形態に従う、歪みが強化されたMOSデバイスとその製造方法の断面図。
【図4】各種実施形態に従う、歪みが強化されたMOSデバイスとその製造方法の断面図。
【図5】各種実施形態に従う、歪みが強化されたMOSデバイスとその製造方法の断面図。
【図6】各種実施形態に従う、歪みが強化されたMOSデバイスとその製造方法の断面図。
【図7】各種実施形態に従う、歪みが強化されたMOSデバイスとその製造方法の断面図。
【図8】各種実施形態に従う、歪みが強化されたMOSデバイスとその製造方法の断面図。
【図9】各種実施形態に従う、歪みが強化されたMOSデバイスとその製造方法の断面図。
【図10】各種実施形態に従う、歪みが強化されたMOSデバイスとその製造方法の断面図。
【図11】図1〜8とともに別の実施形態に従う、歪みが強化されたMOSデバイスとその製造方法の断面図。
【図12】図1〜8とともに別の実施形態に従う、歪みが強化されたMOSデバイスとその製造方法の断面図。
【図13】図1〜8とともに別の実施形態に従う、歪みが強化されたMOSデバイスとその製造方法の断面図。
【図14】図1〜8とともに別の実施形態に従う、歪みが強化されたMOSデバイスとその製造方法の断面図。
【図15】図1〜10あるいは図1〜14とともにさらに別の実施形態に従う歪みが強化されたMOSデバイスとその製造方法の断面図。
【図16】図1〜10あるいは図1〜14とともにさらに別の実施形態に従う歪みが強化されたMOSデバイスとその製造方法の断面図。
【発明を実施するための形態】
【0010】
以下の詳細な説明は本質的には単なる例であって、本発明あるいは本発明の応用および用途を制限することを意図するものではない。さらに、先行する技術分野、背景技術、概要あるいは以下の詳細な説明で示される明示的あるいは黙示的理論のいずれによっても拘束されることを意図しない。
【0011】
図1から図16に、応力のかけられたMOSデバイス30と、そのようなMOSデバイスを各種の実施形態に従って製造する方法ステップとを示す。このような例示的実施形態では、応力のかけられたMOSデバイス30は、相補型MOS(CMOS)デバイスであり、ここに示すのは、単一のNMOSトランジスタ31と単一のPMOSトランジスタ33である。以下の説明から明らかになるように、各種の実施形態は、移動度が強化されたNMOSトランジスタ、および/あるいは、同じく移動度が強化されたPMOSトランジスタの製造してオン抵抗特性が優れた半導体デバイスを実現させることに関するものである。当業者であれば、本発明をCMOSデバイス、単一チャネルのNMOSデバイス、あるいは単一チャネルのPMOSデバイスに応用することができることが分かるであろう。実施形態に従って製造された応力のかけられたMOSデバイスから形成される集積回路には、デバイス30などの多数のデバイスが含まれ、さらに、応力のかけられたPMOSトランジスタ、応力のかけられていないPMOSトランジスタ、および、応力のかけられたNMOSトランジスタと応力のかけられていないNMOSトランジスタの両方が含まれてもよい。
【0012】
MOSトランジスタの製造においての各種のステップは周知であるので、簡略化のために、本文では従来のステップを簡潔に説明するか、周知のプロセスの詳細を説明することなく、全体的に省くものとする。「MOSデバイス」という用語は、正確には、金属ゲート電極と酸化ゲート絶縁体とを有するデバイスのことを指すが、本用語は、本文を通して、ゲート絶縁体(酸化物であるか他の絶縁体であるかを問わない)上と半導体基板上に順に位置決めされる導電性ゲート電極(金属であるか他の導電性材料であるかを問わない)を含む半導体デバイスのことを指すものとする。
【0013】
図1の断面図に示すように、実施形態に従った、応力のかけられたMOSデバイス30の製造は、表面32を有する半導体基板36を提供することから開始する。半導体基板はどのような単結晶半導体材料であってもよいが、単結晶シリコン基板であるのが好ましく、その場合、「シリコン基板」および「シリコン層」との用語は、本文では一般的に半導体業界で使用される、相対的に純粋なシリコン材料を包含するように用いられる。本文では、半導体基板36はシリコン基板と称される。これは、考察を容易にするものであって、これに限定されるものではない。当業者であれば、半導体基板36はさらに、例えばシリコンゲルマニウム(SiGe)、シリコン炭素(SiC)、ガリウム砒素などの他の半導体材料から形成されてもよいことが分かるであろう。シリコン基板36は、バルクシリコンウェハ(図示せず)であってもよいし、絶縁層35の上に薄いシリコン層34が設けられ、これがシリコンキャリアウェハ37によって支えられたものであってもよい(シリコン−オン−インシュレータあるいはSOIとして一般に知られている)。図示しているように、半導体基板36はSOIウェハであるのが好ましいが、これに限定されるものではない。単結晶シリコンから形成されるか他の単結晶半導体材料から形成されるかを問わず、基板36を形成する単結晶材料と特に薄い層34とは、基板がSOI基板の場合に、その材料の結晶構造に関連づけられる格子定数によって特徴づけられる。
【0014】
CMOSデバイスを製造するには、薄いシリコン層34の一部をP型不純物ドーパント(Nウェル38)でドープしてNチャネルMOSトランジスタ31を形成し、残りの部分をN型不純物ドーパント(Nウェル39)でドープしてPチャネルMOSトランジスタ33を形成する。このPウェルおよびNウェルは、例えばイオン注入によって適切な導電度にまでドープしてもよい。半導体基板にシャロートレンチアイソレーション(STI)40あるいは他の電気的なアイソレーションが形成される。アイソレーションは、実装される回路機能に要求されるように個々のデバイスを電気的に絶縁すべく、薄いシリコンの層34を通って絶縁層35にまで延びるのが好ましい。周知のように、STIの形成のために使用可能なプロセスが多数知られており、ここでは処理を詳細に記載する必要はない。概して、STIには、半導体基板の表面にまでエッチされ、その後絶縁材料で充填されるシャロートレンチが含まれる。絶縁材料でトレンチが充填された後、その表面は通常、化学機械研磨(CMP)などによって平坦化される。
【0015】
再度図1を参照すると、薄いシリコン層34の表面にゲート絶縁体60の層が形成される。ゲート絶縁体は、酸化雰囲気でシリコン基板を熱することで形成される熱成長二酸化シリコンであってもよく、酸化シリコン、窒化シリコン、HfxSiyOzなどの高誘電率絶縁体などの、蒸着された絶縁体であってもよい。蒸着された絶縁体は、例えば、化学気相蒸着(CVD)法、低圧化学気相蒸着(LPCVD)法あるいはプラズマエンハンスト化学気相蒸着(PECVD)法などによって蒸着されてもよい。図1に示すように、ゲート絶縁体60は、シリコン層の表面だけに成長する熱成長二酸化シリコンであってもよい。ゲート絶縁体材料の厚みは、通常は1〜10ナノメートル(nm)である。半導体基板がシリコン以外の半導体材料である場合に特に、ゲート絶縁体を蒸着するのが有利な応用もある。一実施形態によると、多結晶シリコンなどの、ゲート電極形成材料62の層がゲート絶縁体の層に蒸着される。考察を簡単にするために、以下に、ゲート電極形成材料の層を多結晶シリコン層と呼ぶことにするが、これに限定されるものではなく、当業者であれば金属あるいは他の導電性材料を使用してもよいことは分かるであろう。多結晶シリコンの層は、ドープされていない多結晶シリコンとして蒸着され、その後、イオン注入によって不純物ドープされるのが好ましい。多結晶シリコン材料を、例えば、シランを水素還元することで、LPCVDで約100〜120nmの厚みにまで蒸着することができる。酸化シリコン、窒化シリコン、酸窒化シリコンなどのハードマスク材料の層64は、多結晶シリコンの表面に蒸着される。ハードマスク材料を同じくLPCVDによって約50nmの厚みにまで蒸着することができる。
【0016】
図2の断面図に示すように、MOSトランジスタゲート電極66と68とを形成するために、多結晶シリコン62の層と、ハードマスク材料64の層とがフォトリソグラフィカルにパターン形成される。ゲート電極66は、薄いシリコン層34のPウェル38部分の上に形成される。このPウェルにおいて、NMOSトランジスタ31のチャネルが表面32に形成される。同様に、ゲート電極68はNウェル39部分の上に形成される。このNウェルにおいて、PMOSトランジスタ33のチャネル72が同じく表面32に形成される。多結晶シリコンは例えばClやHBr/O2化学物質でプラズマエッチングされることにより所望のパターンにエッチされ、また、ハードマスクはCHF3、CF4あるいはSF6化学物質でプラズマエッチングすることによりエッチされてよい。
【0017】
一実施形態によれば、ゲート電極をパターニング後に、酸化雰囲気において多結晶シリコンゲート電極を熱することにより、酸化シリコンの薄い層74がゲート電極66の対向するサイドウォール75および85に熱成長し、酸化シリコンの薄い層76がゲート電極の対向するサイドウォール77および87に熱成長する。層74と76とは約2〜5nmの厚みにまで成長させてもよい。ゲート電極66と68、および層74と76とをイオン注入マスクとして使用し、NMOSトランジスタ31のソース81およびドレイン82延長部とPMOSトランジスタ33のソース83およびドレイン84延長部とを形成するようにする。NMOSトランジスタ31のソースおよびドレイン延長部は、砒素イオン注入により形成され、PMOSトランジスタ33のソースおよびドレイン延長部はホウ素イオン注入により形成されてもよい。ソースおよびドレイン延長部の形成において考えられる必要性およびその形成方法は周知であるので、本文では詳細に説明する必要はない。例示していないが周知のように、パターン形成されたフォトレジストの層を、PMOSトランジスタのソースおよびドレイン延長部を注入する間にPウェル領域をマスキングするために用いてもよく、またパターン形成されたフォトレジストのもう一方の層を、NMOSトランジスタのソースおよびドレイン延長部を注入する間にNウェル領域をマスキングするために用いてもよい。
【0018】
図3に図示しているように、一実施形態によれば、ゲート電極66の対向するサイドウォール75、85上の薄い酸化物層74の上にサイドウォールスペーサ79が形成され、ゲート電極68上の対向するサイドウォール77、87上の薄い酸化物層76の上にサイドウォールスペーサ80が形成される。サイドウォールスペーサは、絶縁材料の層をゲート電極にわたって蒸着し、その後、例えばCHF3、CF4、あるいはSF6化学物質を用いて反応性イオンエッチング(RIE)によって層を異方性エッチングすることで、例えば窒化シリコン、酸化シリコンなどの絶縁材料から形成されてもよい。サイドウォールスペーサ79および80、ゲート電極66および68、ゲート電極の上面のハードマスク、およびSTI40をエッチマスクとして使用して、Nチャネルゲート電極66の対向するエッジと離間し自己整合してシリコン基板のリセスあるいはトレンチ92と94をエッチし、Pチャネルゲート電極68の対向するエッジと離間し自己整合してリセス96と98とをエッチするようにする。リセスは、ソースおよびドレイン延長部にまで延びていて、チャネル70および72の端部と交差する。リセスは、例えばHBr/O2やCl化学物質を用いた反応性イオンエッチングによって異方性エッチがなされてもよい。SOI基板上に応力のかけられたMOSデバイス30が形成されれば、リセスは薄いシリコン層34までエッチされるが、層全体の厚みにまでエッチが及ぶことはない。後続のエピタキシャル成長ステップのための核形成サイトとしての役割を果たすべく、リセスの底部において、少なくとも、薄い層34の一部が残される。
【0019】
図4に図示しているように、酸化シリコンの層などのマスキング層100を蒸着およびパターニングすることで一実施形態に従う方法が継続される。マスキング層は、例えば、けい酸エチル(tetraethylorthosilicate (TEOS))ソースからLPCVDによって約50nmの厚みにまで蒸着されてもよい。例えば、従来のフォトレジストパターニングとエッチングステップを用いてマスキング層100をパターン形成し、PMOSトランジスタ33から該層が除去される一方で、NMOSトランジスタ31上の層は保持される。
【0020】
図5に示すように、本実施形態に従う方法は、薄いホストシリコン層34よりも格子定数の大きい単結晶半導体材料102でリセス96および98を埋め込むことで継続される。好適には、半導体材料102は、選択的に成長される埋め込まれたエピタキシャルシリコンゲルマニウム(SiGe)である。このSiGeは、結晶格子サイトでシリコンをゲルマニウムで置換している、約10〜25原子百分率のゲルマニウムを含むものである。埋め込まれた半導体材料がエピタキシャル成長することで、リセス96および98の底部において、薄いシリコン層34の残りの部分が核を成す。マスキング材料100、サイドウォールスペーサ80、ハードマスク材料64およびSTI40はリセス96と98以外の領域においての選択的成長を遅らせる。
【0021】
シリコンホスト上のSiGeなどの材料を選択的にエピタキシャル成長させる方法は周知であり、本文に記載する必要はない。SiGeの格子定数はシリコンの格子定数よりも大きく、矢印172に示すように、トランジスタチャネル72に縦方向の圧縮歪みを生成する。この縦方向の圧縮応力により、チャネル中の多数キャリアの正孔移動度が高まり、これによりPチャネルMOSトランジスタ33のパフォーマンスが向上する。ホウ素などのP型の導電性を決定する不純物でSiGeを不純物ドーピングして、PMOSトランジスタ33のソース83およびドレイン84延長部に電気的に結合されたソース103およびドレイン105を形成するようにしてもよい。この不純物ドーピングは、選択的エピタキシャル成長の間にインサイチュドープによって、あるいは後続のイオン注入によって実現することができる。
【0022】
PMOSトランジスタ33のチャネルに応力をかけるために、図4および5に例示したステップを適宜変更して繰り返し行い、図6および7に示すNMOSトランジスタ31のチャネル70中の多数キャリア電子の移動度を高めるようにしてもよい。図6に示すように、NMOSトランジスタ31から層を除去する一方でPMOSトランジスタ33上の層を保持するように、パターン形成されたマスキング層100が除去され、マスキング層104が蒸着されてパターン形成される。層104は、マスキング層100と同様の組成から形成されるとともに、同じやり方で蒸着されパターン形成されてよい。
【0023】
図7に示すように、本実施形態に従う方法は、薄いホストシリコン層34よりも格子定数の小さな単結晶半導体材料106でリセス92および94を埋め込むことで継続される。半導体材料106は好適には、選択的に成長する埋め込まれたエピタキシャルシリコン炭素(SiC)であり、SiCは結晶格子サイトでシリコンを炭素で置換している、約1〜4原子百分率の炭素を含むものである。埋め込まれた半導体材料がエピタキシャル成長することで、リセス92および94の底部において薄いシリコン層34の残りの部分が核を成す。マスキング材料104、サイドウォールスペーサ79、ハードマスク材料64およびSTI40がリセス92と94以外の領域においての選択的成長を遅れさせる。
【0024】
シリコンホスト上のSiCなどの材料を選択的にエピタキシャル成長させる方法は周知であり、本文に記載する必要はない。SiCはシリコンよりも格子定数が小さく、矢印170に示すように、トランジスタチャネル70に縦方向の引張応力を生成する。この縦方向の引張応力により、チャネル中の多数キャリアの電子移動度が増加し、これによりNMOSトランジスタ31のパフォーマンスが向上する。ヒ素やリンなどのN型の導電性を決定する不純物でSiCを不純物ドーピングして、NMOSトランジスタ31のソース81およびドレイン82延長部に電気的に結合されたソース107およびドレイン109を形成するようにしてもよい。この不純物ドープは、選択的エピタキシャル成長の間にインサイチュドーピングによって、あるいは後続のイオン注入によって実現することができる。当業者であれば、図6および7に示した方法ステップを図4および5に示したステップの前に実行してもよいことが分かるであろう。
【0025】
一実施形態によれば、上記方法は、マスキング層104とサイドウォールスペーサ79および80とを除去することで継続される。ハードマスク材料の層64は、この時点で一部あるいは全体的に除去されてもよいが、本実施形態では、ハードマスクは除去されない。図8に示すように、本実施形態では、新たなサイドウォールスペーサ108はゲート電極66の対向するサイドウォール75と85とに形成され、新たなサイドウォールスペーサ110は、ゲート電極68の対向するサイドウォール77と87とに形成される。例えば、新たなサイドウォールスペーサは、酸化シリコン、窒化シリコンなどの絶縁材料の層をPECVDやLPCVDによって蒸着し、さらに、例えば、反応性イオンエッチングによって該層を異方性エッチングすることによって形成されてもよい。
【0026】
従来の処理では、厚い金属シリサイド層がソースおよびドレイン領域の表面に、ソースおよびドレイン領域のバルクにまで延びて形成される。ソースおよびドレイン領域にわたっての抵抗を低減し、さらに、ソースおよびドレイン領域に対する接触抵抗を低減することによってトランジスタの外部抵抗を低減するために厚いシリサイドが必要であると考えられていた。残念なことに、厚い金属シリサイド層を形成することで、埋め込まれたSiGeおよび/あるいはSiCによりチャネル領域にかけられる応力が緩和されてしまい、その結果、材料を埋め込むことで増加した移動度が低減してしまう。本発明の一実施形態によれば、厚い金属シリサイド層に伴う問題は、薄い金属シリサイド層を代わりに形成することで克服される。この薄い金属シリサイド層は、ソースおよびドレイン領域に接触しており、さらにゲート(所望の回路機能を実装するために必要とされる)電極に幾分か接触している場合もある。ゲート電極に接触している場合は、ハードマスク層が除去されている場合であり、ハードマスク層が除去された部分でゲート電極と接触する。「薄い金属シリサイド層」とは、ソースおよびドレイン領域にまで延びていて、深度が約5nmあるいはそれ以下の金属シリサイドの層のことである。
【0027】
薄い金属シリサイド層は、シリサイドを形成する金属の層(図示せず)を蒸着し、この金属を高速熱アニール(RTA)などによって加熱して露出したシリコン(ソースおよびドレイン領域中のSiGeおよび/あるいはSiCおよび場合によっては多結晶シリコンゲート電極)と反応させることで形成される。シリサイドを形成する金属は、例えば、コバルト、ニッケル、レニウム、ルテニウム、パラジウム、あるいはこれらの金属の合金であってよく、コバルトあるいはニッケルであるのが好ましい。シリサイドを形成する金属は、例えば、スパッタリングによって約5〜30nmの厚みにまで蒸着されてよい。シリサイド層112は、薄いシリサイドを形成する金属の層を用いることで、ソースおよびドレイン領域において深度を5nm未満に形成する。薄い金属シリサイド層は、埋め込まれたエピタキシャル成長材料により生じる歪み効果をほとんど低減させないことがわかっている。サイドウォールスペーサあるいはSTI40に蒸着された、シリサイド形成金属などの露出したシリコンに接触しないシリサイド形成金属はいずれも、シリサイドを形成するためのRTAの間は反応せず、その後、H2O2/H2SO4あるいはHNO3/HCl溶液でウェットエッチングすることで除去されてもよい。
【0028】
金属シリサイド層は薄いために、従来の接触プラグ技術だけではソースおよびドレイン領域と確実に電気的に接触させることは困難である。従来の接触プラグ技術(図示せず)では、CVDシリコン酸化物などの誘電材料の層が金属シリサイドとゲート電極構造にわたって蒸着されていた。誘電材料は、化学機械平坦化(CMP)技術により平坦化されることができた。次いで金属シリサイドの一部を露出するように、コンタクト開口部が誘電材料にまでエッチされていた。チタンの層などのコンタクト層はコンタクト開口部を通り、ソースおよびドレイン領域に形成される金属シリサイドの表面にまで蒸着されていた。チタンの蒸着後に、窒化チタン層などの導電性バリア層が形成され、次いでタングステンプラグが形成されていた。Ti/TiN/W接触プラグ構造を加熱すると、埋め込まれたソースおよびドレイン領域中の応力を緩和するおそれのあったチタンシリサイド層が形成されていた。さらに、このTiN層は、特に小さなコンタクト開口部では、シート抵抗が相対的に高くてもよい。
【0029】
本方法の一実施形態によれば、従来の接触プラグ技術に伴う問題は、薄い金属シリサイド層112に接触する導電性材料の層を選択的に蒸着することで回避される。図9に示すように、好適には、薄い金属シリサイド層112に薄いシード層114が選択的に蒸着され、次いで、金属の、あるいは他の導電性材料の厚い層116がシード層に選択的に蒸着される。シード層114は、例えば、1つの単分子層から約3nmまでの範囲の厚みのパラジウムの層であってよい。パラジウムの層は、好適には、酢酸パラジウムおよび酢酸の溶液から無電解蒸着によって蒸着される。好適には、シード層に選択的に蒸着される導電性材料層116は、コバルトおよびタングステン金属層である。蒸着および耐性における均一性および選択性を向上させるように、ホウ素および/またはリンを層116に加えてもよい。厚い層116は、硫酸コバルト七水和物、タングステン酸アンモニウム、および次亜リン酸ナトリウムなどの溶液から、場合によっては緩衝材、錯化剤およびpHバランスを付加して、無電解蒸着によって選択的に蒸着されるのが好ましい。ジメチルアミンボランなどの化学物質をホウ素のソースとして加えてもよい。
【0030】
本用途のための、既に商品化されている他の無電解蒸着溶液は無電解めっき蒸着装置の販売者より入手可能である。そのような溶液を用いると、約65℃から約75℃の温度の溶液で15〜40分間で約25〜50nmの厚みでシード層114に厚い金属層116を選択的に蒸着することができる。正確な蒸着時間と温度とは、使用される特定の蒸着溶液と特定の蒸着装置とに応じて変わる。好適な方法では、シード層114は好ましくは無電解蒸着プロセスにより蒸着されたパラジウムであり、厚い層116は、少なくともコバルトおよびタングステンを含む金属層である。このような材料および処理が好まれるものの、本発明はこのような材料や無電解蒸着処理に限定されることはない。その他の導電性材料およびその他の選択的蒸着技術を用いてもよい。例えば、厚い層は選択的CVD技術によって蒸着された純粋なタングステンであってもよい。
【0031】
図10に示すように、一実施形態によれば上記方法は、絶縁層118を蒸着することにより従来の方法で継続される。絶縁層118は多くの場合に層間絶縁層(ILD)と称されるものであり、例えば、化学気相蒸着技術の1つにより蒸着された酸化シリコンの層である。絶縁層118の表面は、例えばCMPなどで平坦化されるのが好ましく、また、コンタクト開口部120は平坦化された層までエッチされ、ソースおよびドレイン領域にわたって蒸着された厚い導電層116の一部が露出される。導電性金属層へのコンタクトとソースおよびドレイン領域へのコンタクトとを順に形成すべく、コンタクト開口部120は、アルミニウムや銅、あるいはその合金などの金属122で埋め込まれるか、ドープされた多結晶シリコンなどの他の導電性材料により埋め込まれる。ILD層を形成し、パターニングし、コンタクト開口部を埋め込む方法ステップは半導体デバイス製造の当業者たちには周知であるので、詳細に説明する必要はない。図示していないが、実装される集積回路の適切な回路機能を実現するために、さらなる層間絶縁材料層、付加的な相互接続金属化層などを適用してパターン形成してもよい。
【0032】
別の実施形態によれば、歪みが強化されたMOSデバイス30を製造する上記方法は、図1〜8に示したものと同じ方法ステップを実行することにより開始する。図11に示すように、薄い金属シリサイド層112(図8)を形成後に、絶縁材料124の層が蒸着されてパターン形成される。絶縁材料の層は、例えば、TEOSソースからCVDプロセスにより蒸着された酸化シリコンの層であってもよい。絶縁材料の層は、従来のフォトレジストパターニングおよびエッチングステップによりパターン形成されてもよい。パターン形成された絶縁材料は、PMOSトランジスタ33から除去され、NMOSトランジスタ31上の材料は保持される。
【0033】
図12に示すように、本実施形態は、PMOSトランジスタ33のソース領域103およびドレイン領域105の金属シリサイド層と電気的に接触する圧縮され応力のかけられた導電性金属窒化物層126を選択的に蒸着することにより継続される。導電性金属窒化物は、例えば、チタン、バナジウム、コバルト、あるいはニッケルの窒化物であってよい。導電性金属窒化物は、例えば、無電解蒸着プロセスにより蒸着されてもよい。窒化物を圧縮され応力のかけられた層として蒸着することができるように蒸着パラメータを調整してもよい。例えば、蒸着温度と反応組成とを適宜調整することができる。さらに、応力状態を調整するために、後蒸着UVアニールを実行してもよい。
【0034】
図13に示すように、パターン形成された絶縁層124は除去され、別の絶縁層128が蒸着されパターン形成される。絶縁層128の材料は、絶縁層124と同様のものであってよい。絶縁層128は、NMOSトランジスタ31上の層を除去し、PMOSトランジスタ33上の層を保持するように、従来のフォトレジストパターニングおよびエッチングでパターン形成およびエッチングされる。
【0035】
図14に示すように、本実施形態に従う上記方法は、NMOSトランジスタ33のソース領域107およびドレイン領域109上の薄い金属シリサイド層112と電気的に接触する引張応力のかけられた金属窒化物層130を選択的に蒸着することによって継続される。この引張応力のかけられた金属窒化物層は、PMOSトランジスタ33に蒸着されたものと同じ金属窒化物から選択されてよい。応力のかけられた金属窒化物130は、好ましくは、無電解蒸着プロセスにより蒸着される。この場合も、引張応力のかけられた層として層を蒸着するために蒸着条件が調整される。金属窒化物層130を選択的に蒸着後、パターン形成された絶縁層128が除去される。引張応力のかけられた金属窒化物層をNMOSトランジスタ31のソースおよびドレインに形成し、圧縮応力のかけられた金属窒化物層をPMOSトランジスタ33のソースおよびドレインに形成することで、これらのトランジスタのチャネルにかけられる歪みが増加し、この結果、トランジスタチャネル中の多数キャリアの移動度が増加する。当業者であれば、金属窒化物層126および130を蒸着する順序を逆にしてもよいことがわかるであろう。
【0036】
本実施形態に従う方法は、シード層114が薄い金属シリサイド層112に直接的に蒸着されるのではなくて、金属窒化物層126および130に選択的に蒸着されるという点を除いて、図9および10に示すものと同じやり方で継続される。
【0037】
図15および16に示すように、さらに別の実施形態によれば、蒸着された厚い金属層116とゲート電極66および68の上にデュアル応力ライナ(dual stress liner)が蒸着される。図10に戻ると、選択的に蒸着された厚い導電層116が薄い金属シリサイド層112に蒸着されるか金属窒化物層126および130に蒸着されるかを問わず、従来のILD層を蒸着するかわりに、応力のかけられた絶縁材料150の層が、好ましくは応力のかけられた窒化シリコンの層が蒸着される。一実施形態では、応力のかけられた絶縁材料150の層は、圧縮応力のかけられた窒化シリコン層である。図15に示すように、NMOSトランジスタ31上の圧縮応力のかけられた絶縁材料を除去し、PMOSトランジスタ33上の圧縮応力のかけられた絶縁材料を保持するように、層150がパターン形成される。
【0038】
図16に示すように、本実施形態によれば、方法は、応力のかけられた別の絶縁材料層152を蒸着することにより継続される。この層は、引張応力のかけられた絶縁材料層であり、引張応力のかけられた窒化シリコン層であるのが好ましい。PMOSトランジスタ33上の層部分を除去し、NMOSトランジスタ31上の部分を保持するように、層152がパターン形成される。圧縮応力のかけられた窒化シリコンの層および引張応力のかけられた窒化シリコンの層は両方とも、例えば、ジクロロシラン(dichlorosilane)およびアンモニアを含む反応物質からLPCVDあるいはPECVDによって蒸着されてよい。周知のように、引張応力のかけられたライナか圧縮応力のかけられたライナを蒸着するために、蒸着条件、反応物質および反応物質の流れを調整することができる。PMOSトランジスタ33上の圧縮応力のかけられた絶縁ライナはチャネル72の縦方向の圧縮応力を増加するように機能し、これにより該チャネル中の多数キャリア正孔の移動度が増加する。NMOSトランジスタ31上の引張応力のかけられたライナはチャネル70の縦方向の引張応力を増加するように機能し、これにより該チャネル中の多数キャリア電子の移動度が増加する。圧縮および引張応力のかけられた絶縁層の、パターン形成された層は、酸化シリコン層などの絶縁層により覆われ、デバイスは図10に示したものと同様のやり方で完成されてよい。
【0039】
これまでの詳細な説明において少なくとも1つの実施例を示してきたが、多くのバリエーションが存在することはわかるであろう。さらに、例示的な実施形態は単なる例であって、本発明の範囲、応用性あるいは構造をいかようにも限定することを意図しないことがわかるであろう。むしろ、これまでの詳細な説明は当業者たちに例示的実施形態を実行するための便利なロードマップを提供するであろう。添付の請求項および法的等価物で説明されているような発明の範囲から逸れることなく、要素の配置および機能において各種の変更ができることを理解されたい。
【特許請求の範囲】
【請求項1】
チャネル領域70、72および前記チャネル領域上のゲート電極66、68により離間されるソース領域103、107およびドレイン領域105、109を含む歪みが強化された半導体デバイス30を製造する方法であって、
前記ソースおよびドレイン領域に歪みを誘発する半導体材料102、106を埋め込むステップと、
前記ソースおよびドレイン領域に対して薄い金属シリサイドコンタクト112を形成するステップと、
前記薄い金属シリサイドコンタクトに接触して導電性材料114、116の層を選択的に蒸着するステップ、および、前記導電性材料に対して金属化されたコンタクト122を形成するステップと、を含む方法。
【請求項2】
導電性材料の層を選択的に蒸着する前記ステップの前に、前記薄い金属シリサイドコンタクト上に応力のかけられた金属窒化物126、130の層を蒸着するステップをさらに含む、請求項1記載の方法。
【請求項3】
前記ゲート電極の上に応力のかけられた絶縁材料150、152の層を蒸着するステップをさらに含む、請求項1記載の方法。
【請求項4】
選択的に蒸着する前記ステップは、無電解蒸着するステップを含む、請求項1記載の方法。
【請求項5】
PMOSトランジスタ33とNMOSトランジスタ31とを含む半導体デバイス30を製造する方法であって、前記PMOSトランジスタおよび前記NMOSトランジスタの各々は、ソース領域103、107、ドレイン領域105、109、およびゲート電極66、68を含むものであって、
第1の歪み誘発半導体材料102を前記PMOSトランジスタの前記ソース領域と前記ドレイン領域とに埋め込むステップと、
第2の歪み誘発半導体材料106を前記NMOSトランジスタの前記ソース領域と前記ドレイン領域とに埋め込むステップと、
前記PMOSトランジスタの前記ソース領域と前記ドレイン領域および前記NMOSトランジスタの前記ソース領域と前記ドレイン領域に電気的に接触する薄い金属シリサイドコンタクト112を形成するステップと、
前記薄い金属シリサイドコンタクト上に導電層114、116を選択的に蒸着するステップと、
前記PMOSトランジスタ上に第1の応力のかけられた絶縁材料150の層を蒸着するステップと、
前記NMOSトランジスタ上に第2の応力のかけられた絶縁材料152の層を蒸着するステップと、を含む方法。
【請求項6】
選択的に蒸着する前記ステップは、
前記薄い金属シリサイドコンタクトと電気的に接触して応力のかけられた金属窒化物126、130の層を蒸着するステップと、
前記応力のかけられた金属窒化物の層の上に金属の層114、116を無電解蒸着するステップと、を含む請求項5に記載の方法。
【請求項7】
金属の層を無電解蒸着する前記ステップは、
シード層114を蒸着するステップと、
前記シード層上にコバルトおよびタングステンを含む層116を無電解蒸着するステップと、を含む請求項6記載の方法。
【請求項8】
第1の歪み誘発半導体材料を埋め込むステップは、
前記PMOSトランジスタの第1のリセス96を前記ソース領域にエッチングし、第2のリセス98を前記ドレイン領域にエッチングするステップと、
前記第1のリセスおよび前記第2のリセスを埋め込むように、シリコンゲルマニウム102の層をエピタキシャル成長させるステップと、を含む請求項5記載の方法。
【請求項9】
第2の歪み誘発半導体材料を埋め込むステップは、
前記NMOSトランジスタの第3のリセス94を前記ソース領域にエッチングし、第4のリセス94を前記ドレイン領域にエッチングするステップと、
前記第3のリセスおよび前記第4のリセスを埋め込むように、シリコン炭素106の層をエピタキシャル成長させるステップと、を含む請求項8記載の方法。
【請求項10】
歪みのかけられたチャネル領域70、72により離間されたソース領域103、107およびドレイン領域105、109と、
前記歪みのかけられたチャネル領域上に薄いゲート電極68と、
前記ソース領域および前記ドレイン領域に対する薄いシリサイドコンタクト112と、
前記薄いシリサイドコンタクト上に無電解めっきされた導電層114、116と、
前記ゲート電極上に応力のかけられた絶縁層150、153と、を含む、歪みが強化された半導体デバイス30。
【請求項1】
チャネル領域70、72および前記チャネル領域上のゲート電極66、68により離間されるソース領域103、107およびドレイン領域105、109を含む歪みが強化された半導体デバイス30を製造する方法であって、
前記ソースおよびドレイン領域に歪みを誘発する半導体材料102、106を埋め込むステップと、
前記ソースおよびドレイン領域に対して薄い金属シリサイドコンタクト112を形成するステップと、
前記薄い金属シリサイドコンタクトに接触して導電性材料114、116の層を選択的に蒸着するステップ、および、前記導電性材料に対して金属化されたコンタクト122を形成するステップと、を含む方法。
【請求項2】
導電性材料の層を選択的に蒸着する前記ステップの前に、前記薄い金属シリサイドコンタクト上に応力のかけられた金属窒化物126、130の層を蒸着するステップをさらに含む、請求項1記載の方法。
【請求項3】
前記ゲート電極の上に応力のかけられた絶縁材料150、152の層を蒸着するステップをさらに含む、請求項1記載の方法。
【請求項4】
選択的に蒸着する前記ステップは、無電解蒸着するステップを含む、請求項1記載の方法。
【請求項5】
PMOSトランジスタ33とNMOSトランジスタ31とを含む半導体デバイス30を製造する方法であって、前記PMOSトランジスタおよび前記NMOSトランジスタの各々は、ソース領域103、107、ドレイン領域105、109、およびゲート電極66、68を含むものであって、
第1の歪み誘発半導体材料102を前記PMOSトランジスタの前記ソース領域と前記ドレイン領域とに埋め込むステップと、
第2の歪み誘発半導体材料106を前記NMOSトランジスタの前記ソース領域と前記ドレイン領域とに埋め込むステップと、
前記PMOSトランジスタの前記ソース領域と前記ドレイン領域および前記NMOSトランジスタの前記ソース領域と前記ドレイン領域に電気的に接触する薄い金属シリサイドコンタクト112を形成するステップと、
前記薄い金属シリサイドコンタクト上に導電層114、116を選択的に蒸着するステップと、
前記PMOSトランジスタ上に第1の応力のかけられた絶縁材料150の層を蒸着するステップと、
前記NMOSトランジスタ上に第2の応力のかけられた絶縁材料152の層を蒸着するステップと、を含む方法。
【請求項6】
選択的に蒸着する前記ステップは、
前記薄い金属シリサイドコンタクトと電気的に接触して応力のかけられた金属窒化物126、130の層を蒸着するステップと、
前記応力のかけられた金属窒化物の層の上に金属の層114、116を無電解蒸着するステップと、を含む請求項5に記載の方法。
【請求項7】
金属の層を無電解蒸着する前記ステップは、
シード層114を蒸着するステップと、
前記シード層上にコバルトおよびタングステンを含む層116を無電解蒸着するステップと、を含む請求項6記載の方法。
【請求項8】
第1の歪み誘発半導体材料を埋め込むステップは、
前記PMOSトランジスタの第1のリセス96を前記ソース領域にエッチングし、第2のリセス98を前記ドレイン領域にエッチングするステップと、
前記第1のリセスおよび前記第2のリセスを埋め込むように、シリコンゲルマニウム102の層をエピタキシャル成長させるステップと、を含む請求項5記載の方法。
【請求項9】
第2の歪み誘発半導体材料を埋め込むステップは、
前記NMOSトランジスタの第3のリセス94を前記ソース領域にエッチングし、第4のリセス94を前記ドレイン領域にエッチングするステップと、
前記第3のリセスおよび前記第4のリセスを埋め込むように、シリコン炭素106の層をエピタキシャル成長させるステップと、を含む請求項8記載の方法。
【請求項10】
歪みのかけられたチャネル領域70、72により離間されたソース領域103、107およびドレイン領域105、109と、
前記歪みのかけられたチャネル領域上に薄いゲート電極68と、
前記ソース領域および前記ドレイン領域に対する薄いシリサイドコンタクト112と、
前記薄いシリサイドコンタクト上に無電解めっきされた導電層114、116と、
前記ゲート電極上に応力のかけられた絶縁層150、153と、を含む、歪みが強化された半導体デバイス30。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【公表番号】特表2010−524259(P2010−524259A)
【公表日】平成22年7月15日(2010.7.15)
【国際特許分類】
【出願番号】特願2010−503067(P2010−503067)
【出願日】平成20年4月11日(2008.4.11)
【国際出願番号】PCT/US2008/004692
【国際公開番号】WO2008/127643
【国際公開日】平成20年10月23日(2008.10.23)
【出願人】(591016172)アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ADVANCED MICRO DEVICES INCORPORATED
【Fターム(参考)】
【公表日】平成22年7月15日(2010.7.15)
【国際特許分類】
【出願日】平成20年4月11日(2008.4.11)
【国際出願番号】PCT/US2008/004692
【国際公開番号】WO2008/127643
【国際公開日】平成20年10月23日(2008.10.23)
【出願人】(591016172)アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ADVANCED MICRO DEVICES INCORPORATED
【Fターム(参考)】
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