半導体装置
【課題】nチャネルMISトランジスタとpチャネルMISトランジスタとが接続するドレイン領域において、トランジスタ特性を悪化させる不具合が生じないCMOSデバイスを含む半導体装置を提供する。
【解決手段】基板11上の半導体領域に形成されたソース領域18Aと、ドレイン領域17Aとを有するnチャネルMISトランジスタと、半導体領域に形成されたソース領域18Bと、ドレイン領域17Bと有するpチャネルMISトランジスタとを具備する。ドレイン領域17Aと17Bとが接続するように配置されると共に、同一の材料で形成され、ソース領域18A,18Bの少なくともいずれかがドレイン領域17A,17Bと異なる材料で形成されている。
【解決手段】基板11上の半導体領域に形成されたソース領域18Aと、ドレイン領域17Aとを有するnチャネルMISトランジスタと、半導体領域に形成されたソース領域18Bと、ドレイン領域17Bと有するpチャネルMISトランジスタとを具備する。ドレイン領域17Aと17Bとが接続するように配置されると共に、同一の材料で形成され、ソース領域18A,18Bの少なくともいずれかがドレイン領域17A,17Bと異なる材料で形成されている。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、CMOSデバイスを有する半導体装置に関するものであり、例えば、スタティックランダムアクセスメモリ(SRAM)あるいはインバータ、ロジック回路等におけるCMOS構造に関するものである。
【背景技術】
【0002】
近年、トランジスタ特性を向上させるためにチャネルへのひずみ印加を考えて、以下のようなプロセスが提案されている。nチャネルMISトランジスタ(以下、nMOSトランジスタ)には、引っ張り応力をチャネル領域に付加するためにシリコンカーバイド(SiC)を埋め込む。また、pチャネルMISトランジスタ(以下、pMOSトランジスタ)には、圧縮応力をチャネル領域に付加するために、シリコンゲルマニウム(SiGe)を埋め込む。
【0003】
例えば特許文献1には、nFETおよびpFETチャネルに、SiCおよびSiGeアイランドをそれぞれ形成し、これらnFETとpFETとの間にSTIが形成された半導体構造が記載されている。ところで、SOI構造を用いることにより接合リークや基板電位を考慮する必要がないときには、半導体装置の微細化を図るために、STIを配置しない構造を形成する場合がある。このような場合、nMOSトランジスタのSiCからなるドレイン領域とpMOSトランジスタのSiGeからなるドレイン領域とが接続する接合領域が形成される。この接合領域では、格子間距離が異なる材料が接触するため、接合領域に結晶欠陥が発生する場合がある。接合領域に結晶欠陥が発生すると、nMOSトランジスタ及びpMOSトランジスタのトランジスタ特性に悪影響を及ぼすという問題が生じる。
【特許文献1】特開2005−175495号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
この発明は、nチャネルMISトランジスタとpチャネルMISトランジスタとが接続するドレイン領域において、トランジスタ特性を悪化させる不具合が生じないCMOSデバイスを含む半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0005】
この発明の一実施態様の半導体装置は、基板上の半導体領域に形成された第1ソース領域と、前記半導体領域に、前記第1ソース領域と離隔して形成された第1ドレイン領域と、前記第1ソース領域と前記第1ドレイン領域との間の前記半導体領域上に形成された第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成された第1ゲート電極とを有するnチャネルMISトランジスタと、前記半導体領域に形成された第2ソース領域と、前記半導体領域に、前記第2ソース領域と離隔して形成された第2ドレイン領域と、前記第2ソース領域と前記第2ドレイン領域との間の前記半導体領域上に形成された第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成された第2ゲート電極とを有するpチャネルMISトランジスタとを具備し、前記第1、第2ドレイン領域が接続するように配置されると共に、同一の材料で形成され、前記第1、第2ソース領域の少なくともいずれかが前記第1、第2ドレイン領域と異なる材料で形成されていることを特徴とする。
【発明の効果】
【0006】
この発明によれば、nチャネルMISトランジスタとpチャネルMISトランジスタとが接続するドレイン領域において、トランジスタ特性を悪化させる不具合が生じないCMOSデバイスを含む半導体装置を提供することが可能である。
【発明を実施するための最良の形態】
【0007】
以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【0008】
[第1実施形態]
まず、この発明の第1実施形態の半導体装置について説明する。
【0009】
図1は、第1実施形態のSRAMセルにおけるCMOSのnMOSトランジスタとpMOSトランジスタのレイアウト図である。SRAMセルには、スイッチングトランジスタ(トランスファトランジスタ)としてのnMOSトランジスタTRと、ロードトランジスタとしてのpMOSトランジスタLOと、ドライブトランジスタとしてのnMOSトランジスタDRとが配置されている。nMOSトランジスタTR,DRのドレイン領域17Aと、pMOSトランジスタLOのドレイン領域17Bは、同一材料のシリコン(Si)で形成されている。さらに、nMOSトランジスタTR,DRのソース領域18Aはシリコンカーバイド(SiC)で形成され、pMOSトランジスタLOのソース領域18Bはシリコンゲルマニウム(SiGe)で形成されている。図1に示すゲート電極G1はpMOSトランジスタLO、nMOSトランジスタDRの共通ゲートであり、この共通ゲートはコンタクトCPにて別のpMOSトランジスタLO、nMOSトランジスタDRの共通ドレイン領域と電気的に接続している。ゲート電極G2は、nMOSトランジスタTRのゲートである。また、nMOSトランジスタTRのソース領域18Aは、ビット線(図示しない)に接続されている。
【0010】
図2(a)は、図1に示したSRAMセルにおける2A−2A線に沿った断面図であり、nMOSトランジスタTRとpMOSトランジスタLOの断面を示している。
【0011】
p型シリコン基板あるいはn型シリコン基板11上には埋め込み絶縁層であるボックス膜12が形成され、ボックス膜12上には半導体領域13が形成されている。ボックス膜12は例えばシリコン酸化膜(SiO2)からなり、半導体領域13は例えばシリコンからなる。ボックス膜12及び半導体領域13には素子分離絶縁膜14が埋め込まれ、素子分離絶縁膜14に囲まれたボックス膜12上には能動素子部としての半導体領域13が配置されている。
【0012】
能動素子部には、nMOSトランジスタとpMOSトランジスタが形成されている。以下に、nMOSトランジスタとpMOSトランジスタの構造を説明する。
【0013】
まず、nMOSトランジスタの構造を述べる。半導体領域13のチャネル領域13A上にはゲート絶縁膜15Aが形成され、このゲート絶縁膜15A上にはゲート電極16Aが形成されている。ゲート絶縁膜15A下のチャネル領域13Aを挟むように、ドレイン領域17Aとソース領域18Aが配置されている。ドレイン領域17Aは、シリコンからなる半導体領域13に形成されている。ソース領域18Aは、ボックス膜12上に形成されたシリコンカーバイド(SiC)層18Cに形成されている。なお、高濃度拡散層からなるソース領域18Aは、図2(a)に示される通り、SiC層18C内だけでなく、SiC層18Cとシリコンとの境界部分を超え、シリコンからなる半導体領域13内にも延在して形成されている。ソース領域18A、ドレイン領域17A、及びゲート電極16A上には、シリサイド膜19が形成されている。さらに、ソース領域18A及びドレイン領域17Aの内側には浅い拡散層20Aが形成され、ゲート電極16Aの側壁には側壁絶縁膜21Aが形成されている。
【0014】
次に、pMOSトランジスタの構造を述べる。半導体領域13のチャネル領域13B上にはゲート絶縁膜15Bが形成され、このゲート絶縁膜15B上にはゲート電極16Bが形成されている。ゲート絶縁膜15B下のチャネル領域13Bを挟むように、ドレイン領域17Bとソース領域18Bが配置されている。ドレイン領域17Bは、シリコンからなる半導体領域13に形成されている。ソース領域18Bは、ボックス膜12上に形成されたシリコンゲルマニウム(SiGe)層18Gに形成されている。なお、高濃度拡散層からなるソース領域18Bは、図2(a)に示される通り、SiGe層18G内だけでなく、SiGe層18Gとシリコンとの境界部分を超え、シリコンからなる半導体領域13内にも延在して形成されている。ソース領域18B、ドレイン領域17B、及びゲート電極16B上には、シリサイド膜19が形成されている。さらに、ソース領域18B及びドレイン領域17Bの内側には浅い拡散層20Bが形成され、ゲート電極16Bの側壁には側壁絶縁膜21Bが形成されている。
【0015】
このような構造を有するnMOSトランジスタとpMOSトランジスタでは、それぞれソース領域18A、18B側からチャネル領域13A、13Bに対して、引っ張り応力及び圧縮応力が与えられてトランジスタ特性が向上している。またここで、nMOSトランジスタのドレイン領域17AとpMOSトランジスタのドレイン領域17Bとが同一の材料(ここでは、シリコン)で形成されている。したがって、ドレイン領域17Aとドレイン領域17Bとが接続する領域に結晶欠陥等が発生することはなく、結晶欠陥等によってnMOSトランジスタ及びpMOSトランジスタのトランジスタ特性が悪化するのを防止することができる。
【0016】
さらに、nMOSトランジスタ及びpMOSトランジスタのドレイン領域をそれぞれのソース領域と同一の材料であるSiCとSiGeで形成し、この上にシリサイド膜を形成すると、ドレイン領域を形成する材料(SiCとSiGe)によるシリサイデーション速度の違いからシリサイド膜の形成が均一に進まず、接合領域においてシリサイド膜の分断が起こるなどの問題が生じる。これは、シリサイデーション速度に違いがあると、シリサイデーション速度の遅い領域(相転移温度が高い領域)に堆積したメタル膜が、シリサイデーション速度の速い領域(相転移温度が低い領域)に流れ込むため、シリサイド膜が薄くなる領域や分断される領域が特に境界部分で顕著に形成されるからである。
【0017】
これに対し、前述したように第1実施形態においては、ドレイン領域17Aとドレイン領域17Bとが同一の材料であるシリコンで形成されているため、これらドレイン領域17A,17B上に連続したシリサイド膜を形成する場合、シリサイド膜に膜厚の薄くなる領域や分断される領域などの不具合が生じるのを防止することができる。なおここでは、完全空乏型SOI(FD−SOI)上に前述した構造を持つnMOSトランジスタとpMOSトランジスタを形成した例を示したが、部分空乏型SOI(PD−SOI)上あるいはバルクシリコン基板上に形成することも可能である。
【0018】
次に、第1実施形態のSRAMにおけるnMOSトランジスタとpMOSトランジスタの製造方法について説明する。
【0019】
図2(b),図3(a),図3(b),図4(a),及び図4(b)は、第1実施形態のnMOSトランジスタとpMOSトランジスタの製造工程を示す断面図である。以下の工程では、完全空乏型SOIを用いたプロセスを示す。
【0020】
まず、p型シリコン基板あるいはn型シリコン基板11上にボックス膜12が形成され、ボックス膜12上にシリコンからなる半導体領域13が形成されたSOIウェハ(基板)を用意する。このSOIウェハに対し、埋め込み素子分離法により、ボックス膜12及び半導体領域13内に、深さ2000Å〜3500Åの素子分離絶縁膜14を形成する。
【0021】
素子分離絶縁膜14に囲まれた半導体領域(能動素子部)13のシリコン表面に、200Å以下の酸化膜(図示しない)を形成し、その後、チャネル領域形成のためのイオン注入及び活性化ラピッドサーマルアニール(以下、活性化RTAと記す)を行う。このときのチャネル領域への典型的なイオン注入条件を以下に記す。nMOSトランジスタの場合は、ボロン(B)を加速電圧10keV、ドーズ量1.5×1013cm−2で行う。pMOSトランジスタの場合は、砒素(As)を加速電圧80keV、ドーズ量1.0×1013cm−2で行う。
【0022】
その後、熱酸化法、或いは減圧CVD(LPCVD)法により、チャネル領域上に膜厚5Åから60Åのゲート絶縁膜15A,15Bを形成する。続いて、ゲート絶縁膜15A,15B上に、膜厚500Åから2000Åのポリシリコン膜、或いはポリシリコンゲルマニウム膜を堆積する。この膜は、後にゲート電極16A,16Bとして加工される。さらに、ポリシリコン膜或いはポリシリコンゲルマニウム膜上に、シリコン窒化膜22を形成する。そして、光リソグラフィー法、X線リソグラフィー法、或いは電子ビームリソグラフィー法によって、ゲート電極形成のためのレジストパターニングを行う。続いて、レジストパターンをマスク膜として用いて、反応性イオンエッチング(RIE)法により、シリコン窒化膜22、及びポリシリコン膜(或いはポリシリコンゲルマニウム膜)をエッチングし、ゲート電極16A,16Bを形成する。ここで、ゲート絶縁膜としては、シリコン酸化膜(SiO2)を用いてもよいし、SiON、SiN、更に高誘電体膜のHfSiON等を用いてもよい。
【0023】
次に、後酸化として熱酸化法によって後酸化SiO2(図示しない)を膜厚10Å〜60Å形成した後、浅い拡散層20A,20Bの形成を行う。このときのイオン注入条件の一例を以下に記す。n型の浅い拡散層20Aに対しては、Asを加速電圧1〜5keV、ドーズ量5.0×1014cm−2〜1.5×1015cm−2で行う。p型の浅い拡散層20Bに対しては、BF2を加速電圧1〜3keV、ドーズ量5.0×1014cm−2〜1.5×1015cm−2で行うか、或いはB(ボロン)を加速電圧1keV以下、ドーズ量5.0×1014cm−2〜1.5×1015cm−2で行ってもよい。続いて、活性化RTAを行う。その後、ゲート電極16A,16Bの側壁に、側壁絶縁膜21A,21Bを形成する(図2(b)参照)。
【0024】
次に、図3(a)に示すように、pMOS領域と、nMOS領域のドレイン形成領域及びゲート電極16Aを被覆するように、シリコン酸化膜、或いはシリコン酸化膜よりも弗酸に対してエッチングレートの遅くなるような窒素を含むシリコン酸化膜23を形成した後、レジスト膜24をマスク膜として用いてパターニングする。そして、RIE或いはCDE(Chemical Dry Etching)法により、nMOSトランジスタのソース形成領域に存在するシリコンをエッチングする。この際、レジスト膜24を付けたままで行うことも、レジスト膜24を剥離して行うことも可能である(図3(a)参照)。
【0025】
次に、レジスト膜24を剥離した状態で、nMOSトランジスタのソースが形成されるべき領域に、SiC層18Cを埋め込む。SiC層18Cの埋め込みは、チャネル領域(シリコン)13Aからのエピタキシャル選択成長法によって行われる。ここで、nMOSトランジスタのソース形成領域にSiC層18Cを埋め込むことにより、nMOSトランジスタのチャネル領域13Aに引っ張り応力を印加することができる(図3(b)参照)。なお、チャネル領域13Aからラテラル方向へのエピタキシャル選択成長が困難な場合は、完全空乏型SOIのシリコン部分を一部残してエッチングすること、すなわちソースが形成されるべき領域のボックス膜12上にシリコンを残すことや、完全空乏型SOIでなく部分空乏型SOI、更にはバルクシリコンを用いることも考えられる。後述するSiGeのエピタキシャル成長に関しても同様である。
【0026】
次に、SiC層18Cを埋め込むときに用いたプロセスと同じようなプロセスを用いてシリコン酸化膜25、レジスト膜26を形成し、pMOSトランジスタのソース形成領域に存在するシリコンをエッチングする(図4(a)参照)。続いて、レジスト膜26を剥離した状態で、pMOSトランジスタのソースが形成されるべき領域に、SiGe層18Gを埋め込む。SiGe層18Gの埋め込みは、チャネル領域(シリコン)13Bからのエピタキシャル選択成長法によって行われる。ここで、pMOSトランジスタのソース形成領域にSiGe層18Gを埋め込むことにより、pMOSトランジスタのチャネル領域13Bに圧縮応力を印加することができる(図4(b)参照)。
【0027】
その後、フォトリソグラフィ法によりpMOS領域を保護した後、nMOS領域に高濃度拡散層を形成するためのイオン注入を行い、さらに、フォトリソグラフィ法によりnMOS領域を保護した後、pMOS領域に高濃度拡散層を形成するためのイオン注入を行う。続いて、活性化RTAを行うことにより、nMOS領域でSiC層18Cにソース領域18A、シリコン13にドレイン領域17Aを形成すると共に、pMOS領域でSiGe層18Gにソース領域18B、シリコン13にドレイン領域17Bを形成する。
【0028】
次に、シリコン13上等の酸化膜やゲート電極16A,16B上のシリコン窒化膜22を剥離し、場合によっては側壁絶縁膜21A,21Bも剥離し、ゲート側壁に側壁絶縁膜を形成し直す。続いて、ドレイン領域17A,17B、ソース領域18A,18B、及びゲート電極16A,16B上にシリサイド膜19を形成する(図2(a)参照)。この際、nMOSトランジスタのドレイン領域17AとpMOSトランジスタのドレイン領域17Bは、同一材料のシリコンで形成されているため、シリサイド膜19に不良は起こらない。すなわち、ドレイン領域17A,17B上に形成されるシリサイド膜19の一部分が薄くなったり、シリサイド膜19が分断されたりするのを防ぐことができる。シリサイド膜としては、例えばニッケルシリサイド膜が用いられる。ニッケルシリサイド膜の形成プロセスは、ニッケルをスパッタ法にて堆積後、シリサイデーションのためのRTAを行う。この際、400℃〜500℃のRTAを行ってニッケルシリサイドの形成を行った後、硫酸と過酸化水素水の混合溶液で未反応のニッケルをエッチングしてニッケルシリサイド膜を残す。これにより、サリサイドプロセスは完了する。
【0029】
なお、ニッケルのスパッタ後に、TiN膜を堆積することや、一度、250℃〜400℃の低温RTAを行った後に、硫酸と過酸化水素水の混合溶液でエッチングし、再度、低シート抵抗化のために400℃〜500℃のRTAを行うプロセス(2ステップアニール)も考えられる。また、ニッケルシリサイド以外にも、Co、Er、Pt、Pd、Ybなどのシリサイド種が考えられる。
【0030】
その後のCMOSデバイスの製造は以下のように行われる。図2(a)に示した断面構造を形成した後、層間膜材に対してRIEの選択比の高い膜をシリサイド膜19上に形成する。続いて、この膜上に層間膜としてTEOS、BPSG、SiN等を堆積し、層間膜に平坦化のためのCMPを行う。前述した、層間膜材に対してRIEの選択比の高い膜は、図2(a)に示した構造上に層間膜を形成した後、層間膜へのコンタクトホール形成のためのRIE時にシリサイド膜が掘れ、接合リークが劣化することを防ぐために形成される。その後、コンタクトホール形成のための露光工程を行い、レジストマスクのもとでRIEを行うことによってコンタクトホールを形成する。続いて、コンタクトホール内のバリアメタルとしてTi、TiNを堆積し、Wを選択成長或いはブランケットに形成した後、CMPを行う。最後に、配線となる金属を堆積した後、配線形成のための露光工程を行う。以上により、CMOSデバイスが形成される。
【0031】
[第2実施形態]
次に、この発明の第2実施形態の半導体装置について説明する。第1実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【0032】
図5は、第2実施形態のSRAMセルにおけるCMOSのnMOSトランジスタとpMOSトランジスタのレイアウト図である。SRAMセルには、スイッチングトランジスタ(トランスファトランジスタ)としてのnMOSトランジスタTRと、ロードトランジスタとしてのpMOSトランジスタLOと、ドライブトランジスタとしてのnMOSトランジスタDRとが配置されている。nMOSトランジスタTR,DRのドレイン領域31Aと、pMOSトランジスタLOのドレイン領域31Bは、同一材料のシリコンカーバイド(SiC)で形成されている。さらに、nMOSトランジスタTR,DRのソース領域18Aもシリコンカーバイド(SiC)で形成され、pMOSトランジスタLOのソース領域18Bはシリコンゲルマニウム(SiGe)で形成されている。
【0033】
図6(a)は、図5に示したSRAMセルにおける6A−6A線に沿った断面図であり、nMOSトランジスタTRとpMOSトランジスタLOの断面を示している。
【0034】
素子分離絶縁膜14に囲まれたボックス膜12上の能動素子部には、nMOSトランジスタとpMOSトランジスタが形成されている。以下に、nMOSトランジスタとpMOSトランジスタの構造を説明する。
【0035】
まず、nMOSトランジスタの構造を述べる。半導体領域13のチャネル領域13A上にはゲート絶縁膜15Aが形成され、このゲート絶縁膜15A上にはゲート電極16Aが形成されている。ゲート絶縁膜15A下のチャネル領域13Aを挟むように、ドレイン領域31Aとソース領域18Aが配置されている。ドレイン領域31Aは、ボックス膜12上に形成されたシリコンカーバイド(SiC)層31Cに形成されている。ソース領域18Aも、ボックス膜12上に形成されたシリコンカーバイド層18Cに形成されている。なおここでは、高濃度拡散層からなるドレイン領域31A及びソース領域18Aが図6(a)に示される通り、SiC層31C、18C内だけでなく、それぞれSiC層31C、18Cとシリコンとの境界部分を超え、シリコンからなる半導体領域13内にも延在して形成されている。ソース領域18A、ドレイン領域31A、及びゲート電極16A上には、シリサイド膜19が形成されている。さらに、ソース領域18A及びドレイン領域31Aの内側には浅い拡散層20Aが形成され、ゲート電極16Aの側壁には側壁絶縁膜21Aが形成されている。
【0036】
次に、pMOSトランジスタの構造を述べる。半導体領域13のチャネル領域13B上にはゲート絶縁膜15Bが形成され、このゲート絶縁膜15B上にはゲート電極16Bが形成されている。ゲート絶縁膜15B下のチャネル領域13Bを挟むように、ドレイン領域31Bとソース領域18Bが配置されている。ドレイン領域31Bは、ボックス膜12上に形成されたシリコンカーバイド層31Cに形成されている。ソース領域18Bは、ボックス膜12上に形成されたシリコンゲルマニウム(SiGe)層18Gに形成されている。なおここでは、高濃度拡散層からなるドレイン領域31B及びソース領域18Bが図6(a)に示される通り、SiC層31C、SiGe層18G内だけでなく、それぞれSiC層31C、SiGe層18Gとシリコンとの境界部分を超え、シリコンからなる半導体領域13内にも延在して形成されている。ソース領域18B、ドレイン領域31B、及びゲート電極16B上には、シリサイド膜19が形成されている。さらに、ソース領域18B及びドレイン領域31Bの内側には浅い拡散層20Bが形成され、ゲート電極16Bの側壁には側壁絶縁膜21Bが形成されている。
【0037】
このような構造を有するnMOSトランジスタとpMOSトランジスタでは、nMOSトランジスタのドレイン領域31AとpMOSトランジスタのドレイン領域31Bとが同一の材料(ここでは、シリコンカーバイド)で形成されている。したがって、pMOSトランジスタではチャネル領域13Bに圧縮応力を打ち消す傾向のひずみがドレイン領域31Bから印加されるものの、nMOSトランジスタにおいてはドレイン領域31A及びソース領域18Aの両側からチャネル領域13Aに大きな引っ張り応力を与えることができ、特にSRAMセルにとって重要なnMOSトランジスタの特性を顕著に改善することが可能となる。またこのとき、第1実施形態と同様に、ドレイン領域31Aとドレイン領域31Bとが接続する領域に結晶欠陥等が発生することはなく、結晶欠陥等によってnMOSトランジスタ及びpMOSトランジスタのトランジスタ特性が悪化するのを防止することができる。さらに、前述したように、ドレイン領域31Aとドレイン領域31Bとが同一の材料であるシリコンカーバイドで形成されているため、これらドレイン領域31A,31B上に連続したシリサイド膜を形成する場合、シリサイド膜に膜厚の薄くなる領域や分断される領域などの不具合が生じるのを防止することができる。なおここでは、完全空乏型SOI上に前述した構造を持つnMOSトランジスタとpMOSトランジスタを形成した例を示したが、部分空乏型SOI上あるいはバルクシリコン基板上に形成することも可能である。
【0038】
次に、第2実施形態のSRAMにおけるnMOSトランジスタとpMOSトランジスタの製造方法について説明する。
【0039】
図6(b),図7(a),図7(b),図8(a),及び図8(b)は、第2実施形態のnMOSトランジスタとpMOSトランジスタの製造工程を示す断面図である。以下の工程では、完全空乏型SOIを用いたプロセスを示す。
【0040】
図6(b)に示すように、ゲート電極16A,16Bの側壁に側壁絶縁膜21A,21Bを形成する工程までは第1実施形態と同様である。
【0041】
次に、図7(a)に示すように、pMOS領域のソース形成領域及びゲート電極16Bを被覆するように、シリコン酸化膜、或いはシリコン酸化膜よりも弗酸に対してエッチングレートの遅くなるような窒素を含むシリコン酸化膜32を形成した後、レジスト膜33をマスク膜として用いてパターニングする。そして、RIE或いはCDE(Chemical Dry Etching)法により、nMOSトランジスタのソース形成領域、ドレイン形成領域、及びpMOS領域のドレイン形成領域に存在するシリコンをエッチングする。この際、レジスト膜33を付けたままで行うことも、レジスト膜33を剥離して行うことも可能である(図7(a)参照)。
【0042】
次に、レジスト膜33を剥離した状態で、nMOSトランジスタのソース及びドレインが形成されるべき領域、及びpMOSトランジスタのドレインが形成されるべき領域にSiC層18C,31Cを埋め込む。SiC層18C,31Cの埋め込みは、チャネル領域(シリコン)13A,13Bからのエピタキシャル選択成長法によって行われる。ここで、nMOSトランジスタのソース形成領域及びドレイン形成領域にSiC層18C,31Cを埋め込むことにより、nMOSトランジスタのチャネル領域13Aに引っ張り応力を印加することができる(図7(b)参照)。なお、チャネル領域13A,13Bからラテラル方向へのエピタキシャル選択成長が困難な場合は、完全空乏型SOIのシリコン部分を一部残してエッチングすること、すなわちソース、ドレインが形成されるべき領域のボックス膜12上にシリコンを残すことや、完全空乏型SOIでなく部分空乏型SOI、更にはバルクシリコンを用いることも考えられる。後述するSiGeのエピタキシャル成長に関しても同様である。
【0043】
次に、SiC層18C,31Cを埋め込むときに用いたプロセスと同じようなプロセスを用いてシリコン酸化膜34、レジスト膜35を形成し、pMOSトランジスタのソース形成領域に存在するシリコンをエッチングする(図8(a)参照)。続いて、レジスト膜35を剥離した状態で、pMOSトランジスタのソースが形成されるべき領域に、SiGe層18Gを埋め込む。SiGe層18Gの埋め込みは、チャネル領域(シリコン)13Bからのエピタキシャル選択成長法によって行われる。ここで、pMOSトランジスタのソース形成領域にSiGe層18Gを埋め込むことにより、pMOSトランジスタのチャネル領域13Bに圧縮応力を印加することができる(図8(b)参照)。
【0044】
その後、フォトリソグラフィ法によりpMOS領域を保護した後、nMOS領域に高濃度拡散層を形成するためのイオン注入を行い、さらに、フォトリソグラフィ法によりnMOS領域を保護した後、pMOS領域に高濃度拡散層を形成するためのイオン注入を行う。続いて、活性化RTAを行うことにより、nMOS領域でSiC層18Cにソース領域18A、SiC層31Cにドレイン領域31Aを形成すると共に、pMOS領域でSiGe層18Gにソース領域18B、SiC層31Cにドレイン領域31Bを形成する。
【0045】
次に、SiC層18C、31C上等の酸化膜やゲート電極16A,16B上のシリコン窒化膜22を剥離し、場合によっては側壁絶縁膜21A,21Bも剥離し、ゲート側壁に側壁絶縁膜を形成し直す。続いて、ドレイン領域31A,31B、ソース領域18A,18B、及びゲート電極16A,16B上にシリサイド膜19を形成する(図6(a)参照)。この際、nMOSトランジスタのドレイン領域31AとpMOSトランジスタのドレイン領域31Bは、同一材料のシリコンカーバイドで形成されているため、シリサイド膜19に不良は起こらない。すなわち、ドレイン領域31A,31B上に形成されるシリサイド膜19の一部分が薄くなったり、シリサイド膜19が分断されたりするのを防止することができる。シリサイド膜としては、例えばニッケルシリサイド膜が用いられる。ニッケルシリサイド膜の形成プロセスは、前述した第1実施形態と同様である。さらに、ニッケルシリサイド以外に、Co、Er、Pt、Pd、Ybなどのシリサイド種を用いてよいことも第1実施形態と同様である。
【0046】
[第3実施形態]
次に、この発明の第3実施形態の半導体装置について説明する。前記第1実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【0047】
図9は、第3実施形態のSRAMセルにおけるCMOSのnMOSトランジスタとpMOSトランジスタのレイアウト図である。SRAMセルには、スイッチングトランジスタ(トランスファトランジスタ)としてのnMOSトランジスタTRと、ロードトランジスタとしてのpMOSトランジスタLOと、ドライブトランジスタとしてのnMOSトランジスタDRとが配置されている。nMOSトランジスタTR,DRのドレイン領域41Aと、pMOSトランジスタLOのドレイン領域41Bは、同一材料のシリコンゲルマニウム(SiGe)で形成されている。さらに、nMOSトランジスタTR,DRのソース領域18Aはシリコンカーバイド(SiC)で形成され、pMOSトランジスタLOのソース領域18Bはシリコンゲルマニウムで形成されている。
【0048】
製造工程としては、図3(a)においてnMOSトランジスタのソース形成領域のみをエッチングしてSiC層を埋め込み、図4(a)においてnMOSトランジスタのドレイン形成領域とpMOSトランジスタのドレイン形成領域及びソース形成領域がエッチングされてSiGe層が埋め込まれる。その他の工程は、第1実施形態と同様である。
【0049】
このような構造を有するnMOSトランジスタとpMOSトランジスタでは、nMOSトランジスタのドレイン領域41AとpMOSトランジスタのドレイン領域41Bとが同一の材料(ここでは、シリコンゲルマニウム)で形成されているため、ドレイン領域41Aとドレイン領域41Bとが接続する領域に結晶欠陥等が発生することはなく、結晶欠陥等によってnMOSトランジスタ及びpMOSトランジスタのトランジスタ特性が悪化するのを防止することができる。さらに、前述したように、ドレイン領域41Aとドレイン領域41Bとが同一の材料であるシリコンゲルマニウムで形成されているため、これらドレイン領域41A,41B上に連続したシリサイド膜を形成する場合、シリサイド膜に膜厚の薄くなる領域や分断される領域などの不具合が生じるのを防止することができる。なお、第3実施形態でも完全空乏型SOI上だけでなく、部分空乏型SOI上あるいはバルクシリコン基板上に形成することも可能である。
【0050】
[第4実施形態]
次に、この発明の第4実施形態の半導体装置について説明する。前記第1実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【0051】
図10は、第4実施形態のSRAMセルにおけるCMOSのnMOSトランジスタとpMOSトランジスタのレイアウト図である。SRAMセルには、スイッチングトランジスタ(トランスファトランジスタ)としてのnMOSトランジスタTRと、ロードトランジスタとしてのpMOSトランジスタLOと、ドライブトランジスタとしてのnMOSトランジスタDRとが配置されている。nMOSトランジスタTR,DRのドレイン領域17Aと、pMOSトランジスタLOのドレイン領域17Bは、同一材料のシリコン(Si)で形成されている。さらに、nMOSトランジスタTR,DRのソース領域18Aはシリコンカーバイド(SiC)で形成され、pMOSトランジスタLOのソース領域42Aはシリコンで形成されている。
【0052】
製造工程としては、図3(a)においてnMOSトランジスタのソース形成領域のみをエッチングしてSiC層を埋め込み、その他のソース形成領域及びドレイン形成領域のエッチングは行わない。その他の工程は、第1実施形態と同様である。
【0053】
このような構造を有するnMOSトランジスタとpMOSトランジスタでは、nMOSトランジスタのドレイン領域17AとpMOSトランジスタのドレイン領域17Bとが同一の材料(ここでは、シリコン)で形成されているため、ドレイン領域17Aとドレイン領域17Bとが接続する領域に結晶欠陥等が発生することはなく、結晶欠陥等によってnMOSトランジスタ及びpMOSトランジスタのトランジスタ特性が悪化するのを防止することができる。さらに、前述したように、ドレイン領域17Aとドレイン領域17Bとが同一の材料であるシリコンで形成されているため、これらドレイン領域17A,17B上に連続したシリサイド膜を形成する場合、シリサイド膜に膜厚の薄くなる領域や分断される領域などの不具合が生じるのを防止することができる。なお、第4実施形態でも完全空乏型SOI上だけでなく、部分空乏型SOI上あるいはバルクシリコン基板上に形成することも可能である。
【0054】
[第5実施形態]
次に、この発明の第5実施形態の半導体装置について説明する。前記第1実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【0055】
図11は、第5実施形態のSRAMセルにおけるCMOSのnMOSトランジスタとpMOSトランジスタのレイアウト図である。SRAMセルには、スイッチングトランジスタ(トランスファトランジスタ)としてのnMOSトランジスタTRと、ロードトランジスタとしてのpMOSトランジスタLOと、ドライブトランジスタとしてのnMOSトランジスタDRとが配置されている。nMOSトランジスタTR,DRのドレイン領域17Aと、pMOSトランジスタLOのドレイン領域17Bは、同一材料のシリコン(Si)で形成されている。さらに、nMOSトランジスタTR,DRのソース領域43Aもシリコンで形成され、pMOSトランジスタLOのソース領域18Bはシリコンゲルマニウムで形成されている。
【0056】
製造工程としては、図4(a)においてpMOSトランジスタのソース形成領域のみをエッチングしてSiGe層を埋め込み、その他のソース形成領域及びドレイン形成領域のエッチングは行わない。その他の工程は、第1実施形態と同様である。
【0057】
このような構造を有するnMOSトランジスタとpMOSトランジスタでは、nMOSトランジスタのドレイン領域17AとpMOSトランジスタのドレイン領域17Bとが同一の材料(ここでは、シリコン)で形成されているため、ドレイン領域17Aとドレイン領域17Bとが接続する領域に結晶欠陥等が発生することはなく、結晶欠陥等によってnMOSトランジスタ及びpMOSトランジスタのトランジスタ特性が悪化するのを防止することができる。さらに、前述したように、ドレイン領域17Aとドレイン領域17Bとが同一の材料であるシリコンで形成されているため、これらドレイン領域17A,17B上に連続したシリサイド膜を形成する場合、シリサイド膜に膜厚の薄くなる領域や分断される領域などの不具合が生じるのを防止することができる。なお、第5実施形態でも完全空乏型SOI上だけでなく、部分空乏型SOI上あるいはバルクシリコン基板上に形成することも可能である。
【0058】
以上説明したようにこの発明の実施形態では、nMOSトランジスタのドレイン領域とpMOSトランジスタのドレイン領域とが接続する領域が存在する場合、これら接続するドレイン領域を同一材料(例えば、Si、SiGe、SiC)で形成することにより、これらドレイン領域が接続する領域に、結晶欠陥などの不良が発生しないようにしている。さらには、これらのドレイン領域上のシリサイド成膜に不良が起こらないようにしている。また、仮にバルクシリコンにこの発明の実施形態のプロセスが用いられれば、シリサイド成膜不良が改善されることから、接合リークを低減することが可能となる。
【0059】
なお、この発明の実施形態では、nMOSトランジスタ、pMOSトランジスタの少なくともいずれかについては、ドレイン領域及びソース領域の両側からのひずみ付加とならないため、nMOSトランジスタ、pMOSトランジスタともに大きなひずみ印加は難しい。しかし、大きなトランジスタ特性の向上が要求されない回路、すなわちドレイン領域及びソース領域の一方側からのひずみ付加によるトランジスタ特性の向上でも要求が満たされる回路や、nMOSトランジスタ或いはpMOSトランジスタのどちらかのトランジスタ特性が向上できれば要求が満たされる回路等へ適用することが考えられる。また、ヘテロ−ジャンクション構造などを考慮して、ソース領域のみシリコンとは異なる材料のものを埋め込むようにしてもよく、そのプロセスへの適用も考えられる。
【0060】
なお、この発明の実施形態では、SRAMにおけるCMOSデバイスを例として説明したが、これに限るわけではなく、nMOSトランジスタとpMOSトランジスタのドレイン(あるいはソース)が接合するような構造をもつデバイス、例えばインバータ、NAND回路などのロジック回路におけるCMOSデバイスにも適用することができる。
【0061】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【0062】
【図1】この発明の第1実施形態のSRAMセルにおけるCMOSのnMOSトランジスタとpMOSトランジスタのレイアウト図である。
【図2】(a)は図1に示したSRAMセルにおける2A−2A線に沿った断面図であり、(b)はこの発明の第1実施形態のnMOSトランジスタとpMOSトランジスタの製造方法を示す第1工程の断面図である。
【図3】(a)はこの発明の第1実施形態のnMOSトランジスタとpMOSトランジスタの製造方法を示す第2工程の断面図であり、(b)は第1実施形態のnMOSトランジスタとpMOSトランジスタの製造方法を示す第3工程の断面図である。
【図4】(a)はこの発明の第1実施形態のnMOSトランジスタとpMOSトランジスタの製造方法を示す第4工程の断面図であり、(b)は第1実施形態のnMOSトランジスタとpMOSトランジスタの製造方法を示す第5工程の断面図である。
【図5】この発明の第2実施形態のSRAMセルにおけるCMOSのnMOSトランジスタとpMOSトランジスタのレイアウト図である。
【図6】(a)は図5に示したSRAMセルにおける6A−6A線に沿った断面図であり、(b)はこの発明の第2実施形態のnMOSトランジスタとpMOSトランジスタの製造方法を示す第1工程の断面図である。
【図7】(a)はこの発明の第2実施形態のnMOSトランジスタとpMOSトランジスタの製造方法を示す第2工程の断面図であり、(b)は第2実施形態のnMOSトランジスタとpMOSトランジスタの製造方法を示す第3工程の断面図である。
【図8】(a)はこの発明の第2実施形態のnMOSトランジスタとpMOSトランジスタの製造方法を示す第4工程の断面図であり、(b)は第2実施形態のnMOSトランジスタとpMOSトランジスタの製造方法を示す第5工程の断面図である。
【図9】この発明の第3実施形態のSRAMセルにおけるCMOSのnMOSトランジスタとpMOSトランジスタのレイアウト図である。
【図10】この発明の第4実施形態のSRAMセルにおけるCMOSのnMOSトランジスタとpMOSトランジスタのレイアウト図である。
【図11】この発明の第5実施形態のSRAMセルにおけるCMOSのnMOSトランジスタとpMOSトランジスタのレイアウト図である。
【符号の説明】
【0063】
TR…スイッチングトランジスタ(nMOSトランジスタ)、LO…ロードトランジスタ(pMOSトランジスタ)、DR…ドライブトランジスタ(nMOSトランジスタ)、11…p型シリコン基板(るいはn型シリコン基板)、12…ボックス膜、13…半導体領域(シリコン)、13A,13B…チャネル領域、14…素子分離絶縁膜、15A,15B…ゲート絶縁膜、16A,16B…ゲート電極、17A,17B…ドレイン領域、18A,18B…ソース領域、18C…シリコンカーバイド(SiC)層、18G…シリコンゲルマニウム(SiGe)層、19…シリサイド膜、20A,20B…浅い拡散層、21A,21B…側壁絶縁膜、22…シリコン窒化膜、23…シリコン酸化膜、24…レジスト膜、25…シリコン酸化膜、26…レジスト膜、31A,31B…ドレイン領域、31C…シリコンカーバイド(SiC)層、32…シリコン酸化膜、33…レジスト膜、34…シリコン酸化膜、35…レジスト膜、41A,41B…ドレイン領域、42A…ソース領域、43A…ソース領域。
【技術分野】
【0001】
この発明は、CMOSデバイスを有する半導体装置に関するものであり、例えば、スタティックランダムアクセスメモリ(SRAM)あるいはインバータ、ロジック回路等におけるCMOS構造に関するものである。
【背景技術】
【0002】
近年、トランジスタ特性を向上させるためにチャネルへのひずみ印加を考えて、以下のようなプロセスが提案されている。nチャネルMISトランジスタ(以下、nMOSトランジスタ)には、引っ張り応力をチャネル領域に付加するためにシリコンカーバイド(SiC)を埋め込む。また、pチャネルMISトランジスタ(以下、pMOSトランジスタ)には、圧縮応力をチャネル領域に付加するために、シリコンゲルマニウム(SiGe)を埋め込む。
【0003】
例えば特許文献1には、nFETおよびpFETチャネルに、SiCおよびSiGeアイランドをそれぞれ形成し、これらnFETとpFETとの間にSTIが形成された半導体構造が記載されている。ところで、SOI構造を用いることにより接合リークや基板電位を考慮する必要がないときには、半導体装置の微細化を図るために、STIを配置しない構造を形成する場合がある。このような場合、nMOSトランジスタのSiCからなるドレイン領域とpMOSトランジスタのSiGeからなるドレイン領域とが接続する接合領域が形成される。この接合領域では、格子間距離が異なる材料が接触するため、接合領域に結晶欠陥が発生する場合がある。接合領域に結晶欠陥が発生すると、nMOSトランジスタ及びpMOSトランジスタのトランジスタ特性に悪影響を及ぼすという問題が生じる。
【特許文献1】特開2005−175495号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
この発明は、nチャネルMISトランジスタとpチャネルMISトランジスタとが接続するドレイン領域において、トランジスタ特性を悪化させる不具合が生じないCMOSデバイスを含む半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0005】
この発明の一実施態様の半導体装置は、基板上の半導体領域に形成された第1ソース領域と、前記半導体領域に、前記第1ソース領域と離隔して形成された第1ドレイン領域と、前記第1ソース領域と前記第1ドレイン領域との間の前記半導体領域上に形成された第1ゲート絶縁膜と、前記第1ゲート絶縁膜上に形成された第1ゲート電極とを有するnチャネルMISトランジスタと、前記半導体領域に形成された第2ソース領域と、前記半導体領域に、前記第2ソース領域と離隔して形成された第2ドレイン領域と、前記第2ソース領域と前記第2ドレイン領域との間の前記半導体領域上に形成された第2ゲート絶縁膜と、前記第2ゲート絶縁膜上に形成された第2ゲート電極とを有するpチャネルMISトランジスタとを具備し、前記第1、第2ドレイン領域が接続するように配置されると共に、同一の材料で形成され、前記第1、第2ソース領域の少なくともいずれかが前記第1、第2ドレイン領域と異なる材料で形成されていることを特徴とする。
【発明の効果】
【0006】
この発明によれば、nチャネルMISトランジスタとpチャネルMISトランジスタとが接続するドレイン領域において、トランジスタ特性を悪化させる不具合が生じないCMOSデバイスを含む半導体装置を提供することが可能である。
【発明を実施するための最良の形態】
【0007】
以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【0008】
[第1実施形態]
まず、この発明の第1実施形態の半導体装置について説明する。
【0009】
図1は、第1実施形態のSRAMセルにおけるCMOSのnMOSトランジスタとpMOSトランジスタのレイアウト図である。SRAMセルには、スイッチングトランジスタ(トランスファトランジスタ)としてのnMOSトランジスタTRと、ロードトランジスタとしてのpMOSトランジスタLOと、ドライブトランジスタとしてのnMOSトランジスタDRとが配置されている。nMOSトランジスタTR,DRのドレイン領域17Aと、pMOSトランジスタLOのドレイン領域17Bは、同一材料のシリコン(Si)で形成されている。さらに、nMOSトランジスタTR,DRのソース領域18Aはシリコンカーバイド(SiC)で形成され、pMOSトランジスタLOのソース領域18Bはシリコンゲルマニウム(SiGe)で形成されている。図1に示すゲート電極G1はpMOSトランジスタLO、nMOSトランジスタDRの共通ゲートであり、この共通ゲートはコンタクトCPにて別のpMOSトランジスタLO、nMOSトランジスタDRの共通ドレイン領域と電気的に接続している。ゲート電極G2は、nMOSトランジスタTRのゲートである。また、nMOSトランジスタTRのソース領域18Aは、ビット線(図示しない)に接続されている。
【0010】
図2(a)は、図1に示したSRAMセルにおける2A−2A線に沿った断面図であり、nMOSトランジスタTRとpMOSトランジスタLOの断面を示している。
【0011】
p型シリコン基板あるいはn型シリコン基板11上には埋め込み絶縁層であるボックス膜12が形成され、ボックス膜12上には半導体領域13が形成されている。ボックス膜12は例えばシリコン酸化膜(SiO2)からなり、半導体領域13は例えばシリコンからなる。ボックス膜12及び半導体領域13には素子分離絶縁膜14が埋め込まれ、素子分離絶縁膜14に囲まれたボックス膜12上には能動素子部としての半導体領域13が配置されている。
【0012】
能動素子部には、nMOSトランジスタとpMOSトランジスタが形成されている。以下に、nMOSトランジスタとpMOSトランジスタの構造を説明する。
【0013】
まず、nMOSトランジスタの構造を述べる。半導体領域13のチャネル領域13A上にはゲート絶縁膜15Aが形成され、このゲート絶縁膜15A上にはゲート電極16Aが形成されている。ゲート絶縁膜15A下のチャネル領域13Aを挟むように、ドレイン領域17Aとソース領域18Aが配置されている。ドレイン領域17Aは、シリコンからなる半導体領域13に形成されている。ソース領域18Aは、ボックス膜12上に形成されたシリコンカーバイド(SiC)層18Cに形成されている。なお、高濃度拡散層からなるソース領域18Aは、図2(a)に示される通り、SiC層18C内だけでなく、SiC層18Cとシリコンとの境界部分を超え、シリコンからなる半導体領域13内にも延在して形成されている。ソース領域18A、ドレイン領域17A、及びゲート電極16A上には、シリサイド膜19が形成されている。さらに、ソース領域18A及びドレイン領域17Aの内側には浅い拡散層20Aが形成され、ゲート電極16Aの側壁には側壁絶縁膜21Aが形成されている。
【0014】
次に、pMOSトランジスタの構造を述べる。半導体領域13のチャネル領域13B上にはゲート絶縁膜15Bが形成され、このゲート絶縁膜15B上にはゲート電極16Bが形成されている。ゲート絶縁膜15B下のチャネル領域13Bを挟むように、ドレイン領域17Bとソース領域18Bが配置されている。ドレイン領域17Bは、シリコンからなる半導体領域13に形成されている。ソース領域18Bは、ボックス膜12上に形成されたシリコンゲルマニウム(SiGe)層18Gに形成されている。なお、高濃度拡散層からなるソース領域18Bは、図2(a)に示される通り、SiGe層18G内だけでなく、SiGe層18Gとシリコンとの境界部分を超え、シリコンからなる半導体領域13内にも延在して形成されている。ソース領域18B、ドレイン領域17B、及びゲート電極16B上には、シリサイド膜19が形成されている。さらに、ソース領域18B及びドレイン領域17Bの内側には浅い拡散層20Bが形成され、ゲート電極16Bの側壁には側壁絶縁膜21Bが形成されている。
【0015】
このような構造を有するnMOSトランジスタとpMOSトランジスタでは、それぞれソース領域18A、18B側からチャネル領域13A、13Bに対して、引っ張り応力及び圧縮応力が与えられてトランジスタ特性が向上している。またここで、nMOSトランジスタのドレイン領域17AとpMOSトランジスタのドレイン領域17Bとが同一の材料(ここでは、シリコン)で形成されている。したがって、ドレイン領域17Aとドレイン領域17Bとが接続する領域に結晶欠陥等が発生することはなく、結晶欠陥等によってnMOSトランジスタ及びpMOSトランジスタのトランジスタ特性が悪化するのを防止することができる。
【0016】
さらに、nMOSトランジスタ及びpMOSトランジスタのドレイン領域をそれぞれのソース領域と同一の材料であるSiCとSiGeで形成し、この上にシリサイド膜を形成すると、ドレイン領域を形成する材料(SiCとSiGe)によるシリサイデーション速度の違いからシリサイド膜の形成が均一に進まず、接合領域においてシリサイド膜の分断が起こるなどの問題が生じる。これは、シリサイデーション速度に違いがあると、シリサイデーション速度の遅い領域(相転移温度が高い領域)に堆積したメタル膜が、シリサイデーション速度の速い領域(相転移温度が低い領域)に流れ込むため、シリサイド膜が薄くなる領域や分断される領域が特に境界部分で顕著に形成されるからである。
【0017】
これに対し、前述したように第1実施形態においては、ドレイン領域17Aとドレイン領域17Bとが同一の材料であるシリコンで形成されているため、これらドレイン領域17A,17B上に連続したシリサイド膜を形成する場合、シリサイド膜に膜厚の薄くなる領域や分断される領域などの不具合が生じるのを防止することができる。なおここでは、完全空乏型SOI(FD−SOI)上に前述した構造を持つnMOSトランジスタとpMOSトランジスタを形成した例を示したが、部分空乏型SOI(PD−SOI)上あるいはバルクシリコン基板上に形成することも可能である。
【0018】
次に、第1実施形態のSRAMにおけるnMOSトランジスタとpMOSトランジスタの製造方法について説明する。
【0019】
図2(b),図3(a),図3(b),図4(a),及び図4(b)は、第1実施形態のnMOSトランジスタとpMOSトランジスタの製造工程を示す断面図である。以下の工程では、完全空乏型SOIを用いたプロセスを示す。
【0020】
まず、p型シリコン基板あるいはn型シリコン基板11上にボックス膜12が形成され、ボックス膜12上にシリコンからなる半導体領域13が形成されたSOIウェハ(基板)を用意する。このSOIウェハに対し、埋め込み素子分離法により、ボックス膜12及び半導体領域13内に、深さ2000Å〜3500Åの素子分離絶縁膜14を形成する。
【0021】
素子分離絶縁膜14に囲まれた半導体領域(能動素子部)13のシリコン表面に、200Å以下の酸化膜(図示しない)を形成し、その後、チャネル領域形成のためのイオン注入及び活性化ラピッドサーマルアニール(以下、活性化RTAと記す)を行う。このときのチャネル領域への典型的なイオン注入条件を以下に記す。nMOSトランジスタの場合は、ボロン(B)を加速電圧10keV、ドーズ量1.5×1013cm−2で行う。pMOSトランジスタの場合は、砒素(As)を加速電圧80keV、ドーズ量1.0×1013cm−2で行う。
【0022】
その後、熱酸化法、或いは減圧CVD(LPCVD)法により、チャネル領域上に膜厚5Åから60Åのゲート絶縁膜15A,15Bを形成する。続いて、ゲート絶縁膜15A,15B上に、膜厚500Åから2000Åのポリシリコン膜、或いはポリシリコンゲルマニウム膜を堆積する。この膜は、後にゲート電極16A,16Bとして加工される。さらに、ポリシリコン膜或いはポリシリコンゲルマニウム膜上に、シリコン窒化膜22を形成する。そして、光リソグラフィー法、X線リソグラフィー法、或いは電子ビームリソグラフィー法によって、ゲート電極形成のためのレジストパターニングを行う。続いて、レジストパターンをマスク膜として用いて、反応性イオンエッチング(RIE)法により、シリコン窒化膜22、及びポリシリコン膜(或いはポリシリコンゲルマニウム膜)をエッチングし、ゲート電極16A,16Bを形成する。ここで、ゲート絶縁膜としては、シリコン酸化膜(SiO2)を用いてもよいし、SiON、SiN、更に高誘電体膜のHfSiON等を用いてもよい。
【0023】
次に、後酸化として熱酸化法によって後酸化SiO2(図示しない)を膜厚10Å〜60Å形成した後、浅い拡散層20A,20Bの形成を行う。このときのイオン注入条件の一例を以下に記す。n型の浅い拡散層20Aに対しては、Asを加速電圧1〜5keV、ドーズ量5.0×1014cm−2〜1.5×1015cm−2で行う。p型の浅い拡散層20Bに対しては、BF2を加速電圧1〜3keV、ドーズ量5.0×1014cm−2〜1.5×1015cm−2で行うか、或いはB(ボロン)を加速電圧1keV以下、ドーズ量5.0×1014cm−2〜1.5×1015cm−2で行ってもよい。続いて、活性化RTAを行う。その後、ゲート電極16A,16Bの側壁に、側壁絶縁膜21A,21Bを形成する(図2(b)参照)。
【0024】
次に、図3(a)に示すように、pMOS領域と、nMOS領域のドレイン形成領域及びゲート電極16Aを被覆するように、シリコン酸化膜、或いはシリコン酸化膜よりも弗酸に対してエッチングレートの遅くなるような窒素を含むシリコン酸化膜23を形成した後、レジスト膜24をマスク膜として用いてパターニングする。そして、RIE或いはCDE(Chemical Dry Etching)法により、nMOSトランジスタのソース形成領域に存在するシリコンをエッチングする。この際、レジスト膜24を付けたままで行うことも、レジスト膜24を剥離して行うことも可能である(図3(a)参照)。
【0025】
次に、レジスト膜24を剥離した状態で、nMOSトランジスタのソースが形成されるべき領域に、SiC層18Cを埋め込む。SiC層18Cの埋め込みは、チャネル領域(シリコン)13Aからのエピタキシャル選択成長法によって行われる。ここで、nMOSトランジスタのソース形成領域にSiC層18Cを埋め込むことにより、nMOSトランジスタのチャネル領域13Aに引っ張り応力を印加することができる(図3(b)参照)。なお、チャネル領域13Aからラテラル方向へのエピタキシャル選択成長が困難な場合は、完全空乏型SOIのシリコン部分を一部残してエッチングすること、すなわちソースが形成されるべき領域のボックス膜12上にシリコンを残すことや、完全空乏型SOIでなく部分空乏型SOI、更にはバルクシリコンを用いることも考えられる。後述するSiGeのエピタキシャル成長に関しても同様である。
【0026】
次に、SiC層18Cを埋め込むときに用いたプロセスと同じようなプロセスを用いてシリコン酸化膜25、レジスト膜26を形成し、pMOSトランジスタのソース形成領域に存在するシリコンをエッチングする(図4(a)参照)。続いて、レジスト膜26を剥離した状態で、pMOSトランジスタのソースが形成されるべき領域に、SiGe層18Gを埋め込む。SiGe層18Gの埋め込みは、チャネル領域(シリコン)13Bからのエピタキシャル選択成長法によって行われる。ここで、pMOSトランジスタのソース形成領域にSiGe層18Gを埋め込むことにより、pMOSトランジスタのチャネル領域13Bに圧縮応力を印加することができる(図4(b)参照)。
【0027】
その後、フォトリソグラフィ法によりpMOS領域を保護した後、nMOS領域に高濃度拡散層を形成するためのイオン注入を行い、さらに、フォトリソグラフィ法によりnMOS領域を保護した後、pMOS領域に高濃度拡散層を形成するためのイオン注入を行う。続いて、活性化RTAを行うことにより、nMOS領域でSiC層18Cにソース領域18A、シリコン13にドレイン領域17Aを形成すると共に、pMOS領域でSiGe層18Gにソース領域18B、シリコン13にドレイン領域17Bを形成する。
【0028】
次に、シリコン13上等の酸化膜やゲート電極16A,16B上のシリコン窒化膜22を剥離し、場合によっては側壁絶縁膜21A,21Bも剥離し、ゲート側壁に側壁絶縁膜を形成し直す。続いて、ドレイン領域17A,17B、ソース領域18A,18B、及びゲート電極16A,16B上にシリサイド膜19を形成する(図2(a)参照)。この際、nMOSトランジスタのドレイン領域17AとpMOSトランジスタのドレイン領域17Bは、同一材料のシリコンで形成されているため、シリサイド膜19に不良は起こらない。すなわち、ドレイン領域17A,17B上に形成されるシリサイド膜19の一部分が薄くなったり、シリサイド膜19が分断されたりするのを防ぐことができる。シリサイド膜としては、例えばニッケルシリサイド膜が用いられる。ニッケルシリサイド膜の形成プロセスは、ニッケルをスパッタ法にて堆積後、シリサイデーションのためのRTAを行う。この際、400℃〜500℃のRTAを行ってニッケルシリサイドの形成を行った後、硫酸と過酸化水素水の混合溶液で未反応のニッケルをエッチングしてニッケルシリサイド膜を残す。これにより、サリサイドプロセスは完了する。
【0029】
なお、ニッケルのスパッタ後に、TiN膜を堆積することや、一度、250℃〜400℃の低温RTAを行った後に、硫酸と過酸化水素水の混合溶液でエッチングし、再度、低シート抵抗化のために400℃〜500℃のRTAを行うプロセス(2ステップアニール)も考えられる。また、ニッケルシリサイド以外にも、Co、Er、Pt、Pd、Ybなどのシリサイド種が考えられる。
【0030】
その後のCMOSデバイスの製造は以下のように行われる。図2(a)に示した断面構造を形成した後、層間膜材に対してRIEの選択比の高い膜をシリサイド膜19上に形成する。続いて、この膜上に層間膜としてTEOS、BPSG、SiN等を堆積し、層間膜に平坦化のためのCMPを行う。前述した、層間膜材に対してRIEの選択比の高い膜は、図2(a)に示した構造上に層間膜を形成した後、層間膜へのコンタクトホール形成のためのRIE時にシリサイド膜が掘れ、接合リークが劣化することを防ぐために形成される。その後、コンタクトホール形成のための露光工程を行い、レジストマスクのもとでRIEを行うことによってコンタクトホールを形成する。続いて、コンタクトホール内のバリアメタルとしてTi、TiNを堆積し、Wを選択成長或いはブランケットに形成した後、CMPを行う。最後に、配線となる金属を堆積した後、配線形成のための露光工程を行う。以上により、CMOSデバイスが形成される。
【0031】
[第2実施形態]
次に、この発明の第2実施形態の半導体装置について説明する。第1実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【0032】
図5は、第2実施形態のSRAMセルにおけるCMOSのnMOSトランジスタとpMOSトランジスタのレイアウト図である。SRAMセルには、スイッチングトランジスタ(トランスファトランジスタ)としてのnMOSトランジスタTRと、ロードトランジスタとしてのpMOSトランジスタLOと、ドライブトランジスタとしてのnMOSトランジスタDRとが配置されている。nMOSトランジスタTR,DRのドレイン領域31Aと、pMOSトランジスタLOのドレイン領域31Bは、同一材料のシリコンカーバイド(SiC)で形成されている。さらに、nMOSトランジスタTR,DRのソース領域18Aもシリコンカーバイド(SiC)で形成され、pMOSトランジスタLOのソース領域18Bはシリコンゲルマニウム(SiGe)で形成されている。
【0033】
図6(a)は、図5に示したSRAMセルにおける6A−6A線に沿った断面図であり、nMOSトランジスタTRとpMOSトランジスタLOの断面を示している。
【0034】
素子分離絶縁膜14に囲まれたボックス膜12上の能動素子部には、nMOSトランジスタとpMOSトランジスタが形成されている。以下に、nMOSトランジスタとpMOSトランジスタの構造を説明する。
【0035】
まず、nMOSトランジスタの構造を述べる。半導体領域13のチャネル領域13A上にはゲート絶縁膜15Aが形成され、このゲート絶縁膜15A上にはゲート電極16Aが形成されている。ゲート絶縁膜15A下のチャネル領域13Aを挟むように、ドレイン領域31Aとソース領域18Aが配置されている。ドレイン領域31Aは、ボックス膜12上に形成されたシリコンカーバイド(SiC)層31Cに形成されている。ソース領域18Aも、ボックス膜12上に形成されたシリコンカーバイド層18Cに形成されている。なおここでは、高濃度拡散層からなるドレイン領域31A及びソース領域18Aが図6(a)に示される通り、SiC層31C、18C内だけでなく、それぞれSiC層31C、18Cとシリコンとの境界部分を超え、シリコンからなる半導体領域13内にも延在して形成されている。ソース領域18A、ドレイン領域31A、及びゲート電極16A上には、シリサイド膜19が形成されている。さらに、ソース領域18A及びドレイン領域31Aの内側には浅い拡散層20Aが形成され、ゲート電極16Aの側壁には側壁絶縁膜21Aが形成されている。
【0036】
次に、pMOSトランジスタの構造を述べる。半導体領域13のチャネル領域13B上にはゲート絶縁膜15Bが形成され、このゲート絶縁膜15B上にはゲート電極16Bが形成されている。ゲート絶縁膜15B下のチャネル領域13Bを挟むように、ドレイン領域31Bとソース領域18Bが配置されている。ドレイン領域31Bは、ボックス膜12上に形成されたシリコンカーバイド層31Cに形成されている。ソース領域18Bは、ボックス膜12上に形成されたシリコンゲルマニウム(SiGe)層18Gに形成されている。なおここでは、高濃度拡散層からなるドレイン領域31B及びソース領域18Bが図6(a)に示される通り、SiC層31C、SiGe層18G内だけでなく、それぞれSiC層31C、SiGe層18Gとシリコンとの境界部分を超え、シリコンからなる半導体領域13内にも延在して形成されている。ソース領域18B、ドレイン領域31B、及びゲート電極16B上には、シリサイド膜19が形成されている。さらに、ソース領域18B及びドレイン領域31Bの内側には浅い拡散層20Bが形成され、ゲート電極16Bの側壁には側壁絶縁膜21Bが形成されている。
【0037】
このような構造を有するnMOSトランジスタとpMOSトランジスタでは、nMOSトランジスタのドレイン領域31AとpMOSトランジスタのドレイン領域31Bとが同一の材料(ここでは、シリコンカーバイド)で形成されている。したがって、pMOSトランジスタではチャネル領域13Bに圧縮応力を打ち消す傾向のひずみがドレイン領域31Bから印加されるものの、nMOSトランジスタにおいてはドレイン領域31A及びソース領域18Aの両側からチャネル領域13Aに大きな引っ張り応力を与えることができ、特にSRAMセルにとって重要なnMOSトランジスタの特性を顕著に改善することが可能となる。またこのとき、第1実施形態と同様に、ドレイン領域31Aとドレイン領域31Bとが接続する領域に結晶欠陥等が発生することはなく、結晶欠陥等によってnMOSトランジスタ及びpMOSトランジスタのトランジスタ特性が悪化するのを防止することができる。さらに、前述したように、ドレイン領域31Aとドレイン領域31Bとが同一の材料であるシリコンカーバイドで形成されているため、これらドレイン領域31A,31B上に連続したシリサイド膜を形成する場合、シリサイド膜に膜厚の薄くなる領域や分断される領域などの不具合が生じるのを防止することができる。なおここでは、完全空乏型SOI上に前述した構造を持つnMOSトランジスタとpMOSトランジスタを形成した例を示したが、部分空乏型SOI上あるいはバルクシリコン基板上に形成することも可能である。
【0038】
次に、第2実施形態のSRAMにおけるnMOSトランジスタとpMOSトランジスタの製造方法について説明する。
【0039】
図6(b),図7(a),図7(b),図8(a),及び図8(b)は、第2実施形態のnMOSトランジスタとpMOSトランジスタの製造工程を示す断面図である。以下の工程では、完全空乏型SOIを用いたプロセスを示す。
【0040】
図6(b)に示すように、ゲート電極16A,16Bの側壁に側壁絶縁膜21A,21Bを形成する工程までは第1実施形態と同様である。
【0041】
次に、図7(a)に示すように、pMOS領域のソース形成領域及びゲート電極16Bを被覆するように、シリコン酸化膜、或いはシリコン酸化膜よりも弗酸に対してエッチングレートの遅くなるような窒素を含むシリコン酸化膜32を形成した後、レジスト膜33をマスク膜として用いてパターニングする。そして、RIE或いはCDE(Chemical Dry Etching)法により、nMOSトランジスタのソース形成領域、ドレイン形成領域、及びpMOS領域のドレイン形成領域に存在するシリコンをエッチングする。この際、レジスト膜33を付けたままで行うことも、レジスト膜33を剥離して行うことも可能である(図7(a)参照)。
【0042】
次に、レジスト膜33を剥離した状態で、nMOSトランジスタのソース及びドレインが形成されるべき領域、及びpMOSトランジスタのドレインが形成されるべき領域にSiC層18C,31Cを埋め込む。SiC層18C,31Cの埋め込みは、チャネル領域(シリコン)13A,13Bからのエピタキシャル選択成長法によって行われる。ここで、nMOSトランジスタのソース形成領域及びドレイン形成領域にSiC層18C,31Cを埋め込むことにより、nMOSトランジスタのチャネル領域13Aに引っ張り応力を印加することができる(図7(b)参照)。なお、チャネル領域13A,13Bからラテラル方向へのエピタキシャル選択成長が困難な場合は、完全空乏型SOIのシリコン部分を一部残してエッチングすること、すなわちソース、ドレインが形成されるべき領域のボックス膜12上にシリコンを残すことや、完全空乏型SOIでなく部分空乏型SOI、更にはバルクシリコンを用いることも考えられる。後述するSiGeのエピタキシャル成長に関しても同様である。
【0043】
次に、SiC層18C,31Cを埋め込むときに用いたプロセスと同じようなプロセスを用いてシリコン酸化膜34、レジスト膜35を形成し、pMOSトランジスタのソース形成領域に存在するシリコンをエッチングする(図8(a)参照)。続いて、レジスト膜35を剥離した状態で、pMOSトランジスタのソースが形成されるべき領域に、SiGe層18Gを埋め込む。SiGe層18Gの埋め込みは、チャネル領域(シリコン)13Bからのエピタキシャル選択成長法によって行われる。ここで、pMOSトランジスタのソース形成領域にSiGe層18Gを埋め込むことにより、pMOSトランジスタのチャネル領域13Bに圧縮応力を印加することができる(図8(b)参照)。
【0044】
その後、フォトリソグラフィ法によりpMOS領域を保護した後、nMOS領域に高濃度拡散層を形成するためのイオン注入を行い、さらに、フォトリソグラフィ法によりnMOS領域を保護した後、pMOS領域に高濃度拡散層を形成するためのイオン注入を行う。続いて、活性化RTAを行うことにより、nMOS領域でSiC層18Cにソース領域18A、SiC層31Cにドレイン領域31Aを形成すると共に、pMOS領域でSiGe層18Gにソース領域18B、SiC層31Cにドレイン領域31Bを形成する。
【0045】
次に、SiC層18C、31C上等の酸化膜やゲート電極16A,16B上のシリコン窒化膜22を剥離し、場合によっては側壁絶縁膜21A,21Bも剥離し、ゲート側壁に側壁絶縁膜を形成し直す。続いて、ドレイン領域31A,31B、ソース領域18A,18B、及びゲート電極16A,16B上にシリサイド膜19を形成する(図6(a)参照)。この際、nMOSトランジスタのドレイン領域31AとpMOSトランジスタのドレイン領域31Bは、同一材料のシリコンカーバイドで形成されているため、シリサイド膜19に不良は起こらない。すなわち、ドレイン領域31A,31B上に形成されるシリサイド膜19の一部分が薄くなったり、シリサイド膜19が分断されたりするのを防止することができる。シリサイド膜としては、例えばニッケルシリサイド膜が用いられる。ニッケルシリサイド膜の形成プロセスは、前述した第1実施形態と同様である。さらに、ニッケルシリサイド以外に、Co、Er、Pt、Pd、Ybなどのシリサイド種を用いてよいことも第1実施形態と同様である。
【0046】
[第3実施形態]
次に、この発明の第3実施形態の半導体装置について説明する。前記第1実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【0047】
図9は、第3実施形態のSRAMセルにおけるCMOSのnMOSトランジスタとpMOSトランジスタのレイアウト図である。SRAMセルには、スイッチングトランジスタ(トランスファトランジスタ)としてのnMOSトランジスタTRと、ロードトランジスタとしてのpMOSトランジスタLOと、ドライブトランジスタとしてのnMOSトランジスタDRとが配置されている。nMOSトランジスタTR,DRのドレイン領域41Aと、pMOSトランジスタLOのドレイン領域41Bは、同一材料のシリコンゲルマニウム(SiGe)で形成されている。さらに、nMOSトランジスタTR,DRのソース領域18Aはシリコンカーバイド(SiC)で形成され、pMOSトランジスタLOのソース領域18Bはシリコンゲルマニウムで形成されている。
【0048】
製造工程としては、図3(a)においてnMOSトランジスタのソース形成領域のみをエッチングしてSiC層を埋め込み、図4(a)においてnMOSトランジスタのドレイン形成領域とpMOSトランジスタのドレイン形成領域及びソース形成領域がエッチングされてSiGe層が埋め込まれる。その他の工程は、第1実施形態と同様である。
【0049】
このような構造を有するnMOSトランジスタとpMOSトランジスタでは、nMOSトランジスタのドレイン領域41AとpMOSトランジスタのドレイン領域41Bとが同一の材料(ここでは、シリコンゲルマニウム)で形成されているため、ドレイン領域41Aとドレイン領域41Bとが接続する領域に結晶欠陥等が発生することはなく、結晶欠陥等によってnMOSトランジスタ及びpMOSトランジスタのトランジスタ特性が悪化するのを防止することができる。さらに、前述したように、ドレイン領域41Aとドレイン領域41Bとが同一の材料であるシリコンゲルマニウムで形成されているため、これらドレイン領域41A,41B上に連続したシリサイド膜を形成する場合、シリサイド膜に膜厚の薄くなる領域や分断される領域などの不具合が生じるのを防止することができる。なお、第3実施形態でも完全空乏型SOI上だけでなく、部分空乏型SOI上あるいはバルクシリコン基板上に形成することも可能である。
【0050】
[第4実施形態]
次に、この発明の第4実施形態の半導体装置について説明する。前記第1実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【0051】
図10は、第4実施形態のSRAMセルにおけるCMOSのnMOSトランジスタとpMOSトランジスタのレイアウト図である。SRAMセルには、スイッチングトランジスタ(トランスファトランジスタ)としてのnMOSトランジスタTRと、ロードトランジスタとしてのpMOSトランジスタLOと、ドライブトランジスタとしてのnMOSトランジスタDRとが配置されている。nMOSトランジスタTR,DRのドレイン領域17Aと、pMOSトランジスタLOのドレイン領域17Bは、同一材料のシリコン(Si)で形成されている。さらに、nMOSトランジスタTR,DRのソース領域18Aはシリコンカーバイド(SiC)で形成され、pMOSトランジスタLOのソース領域42Aはシリコンで形成されている。
【0052】
製造工程としては、図3(a)においてnMOSトランジスタのソース形成領域のみをエッチングしてSiC層を埋め込み、その他のソース形成領域及びドレイン形成領域のエッチングは行わない。その他の工程は、第1実施形態と同様である。
【0053】
このような構造を有するnMOSトランジスタとpMOSトランジスタでは、nMOSトランジスタのドレイン領域17AとpMOSトランジスタのドレイン領域17Bとが同一の材料(ここでは、シリコン)で形成されているため、ドレイン領域17Aとドレイン領域17Bとが接続する領域に結晶欠陥等が発生することはなく、結晶欠陥等によってnMOSトランジスタ及びpMOSトランジスタのトランジスタ特性が悪化するのを防止することができる。さらに、前述したように、ドレイン領域17Aとドレイン領域17Bとが同一の材料であるシリコンで形成されているため、これらドレイン領域17A,17B上に連続したシリサイド膜を形成する場合、シリサイド膜に膜厚の薄くなる領域や分断される領域などの不具合が生じるのを防止することができる。なお、第4実施形態でも完全空乏型SOI上だけでなく、部分空乏型SOI上あるいはバルクシリコン基板上に形成することも可能である。
【0054】
[第5実施形態]
次に、この発明の第5実施形態の半導体装置について説明する。前記第1実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【0055】
図11は、第5実施形態のSRAMセルにおけるCMOSのnMOSトランジスタとpMOSトランジスタのレイアウト図である。SRAMセルには、スイッチングトランジスタ(トランスファトランジスタ)としてのnMOSトランジスタTRと、ロードトランジスタとしてのpMOSトランジスタLOと、ドライブトランジスタとしてのnMOSトランジスタDRとが配置されている。nMOSトランジスタTR,DRのドレイン領域17Aと、pMOSトランジスタLOのドレイン領域17Bは、同一材料のシリコン(Si)で形成されている。さらに、nMOSトランジスタTR,DRのソース領域43Aもシリコンで形成され、pMOSトランジスタLOのソース領域18Bはシリコンゲルマニウムで形成されている。
【0056】
製造工程としては、図4(a)においてpMOSトランジスタのソース形成領域のみをエッチングしてSiGe層を埋め込み、その他のソース形成領域及びドレイン形成領域のエッチングは行わない。その他の工程は、第1実施形態と同様である。
【0057】
このような構造を有するnMOSトランジスタとpMOSトランジスタでは、nMOSトランジスタのドレイン領域17AとpMOSトランジスタのドレイン領域17Bとが同一の材料(ここでは、シリコン)で形成されているため、ドレイン領域17Aとドレイン領域17Bとが接続する領域に結晶欠陥等が発生することはなく、結晶欠陥等によってnMOSトランジスタ及びpMOSトランジスタのトランジスタ特性が悪化するのを防止することができる。さらに、前述したように、ドレイン領域17Aとドレイン領域17Bとが同一の材料であるシリコンで形成されているため、これらドレイン領域17A,17B上に連続したシリサイド膜を形成する場合、シリサイド膜に膜厚の薄くなる領域や分断される領域などの不具合が生じるのを防止することができる。なお、第5実施形態でも完全空乏型SOI上だけでなく、部分空乏型SOI上あるいはバルクシリコン基板上に形成することも可能である。
【0058】
以上説明したようにこの発明の実施形態では、nMOSトランジスタのドレイン領域とpMOSトランジスタのドレイン領域とが接続する領域が存在する場合、これら接続するドレイン領域を同一材料(例えば、Si、SiGe、SiC)で形成することにより、これらドレイン領域が接続する領域に、結晶欠陥などの不良が発生しないようにしている。さらには、これらのドレイン領域上のシリサイド成膜に不良が起こらないようにしている。また、仮にバルクシリコンにこの発明の実施形態のプロセスが用いられれば、シリサイド成膜不良が改善されることから、接合リークを低減することが可能となる。
【0059】
なお、この発明の実施形態では、nMOSトランジスタ、pMOSトランジスタの少なくともいずれかについては、ドレイン領域及びソース領域の両側からのひずみ付加とならないため、nMOSトランジスタ、pMOSトランジスタともに大きなひずみ印加は難しい。しかし、大きなトランジスタ特性の向上が要求されない回路、すなわちドレイン領域及びソース領域の一方側からのひずみ付加によるトランジスタ特性の向上でも要求が満たされる回路や、nMOSトランジスタ或いはpMOSトランジスタのどちらかのトランジスタ特性が向上できれば要求が満たされる回路等へ適用することが考えられる。また、ヘテロ−ジャンクション構造などを考慮して、ソース領域のみシリコンとは異なる材料のものを埋め込むようにしてもよく、そのプロセスへの適用も考えられる。
【0060】
なお、この発明の実施形態では、SRAMにおけるCMOSデバイスを例として説明したが、これに限るわけではなく、nMOSトランジスタとpMOSトランジスタのドレイン(あるいはソース)が接合するような構造をもつデバイス、例えばインバータ、NAND回路などのロジック回路におけるCMOSデバイスにも適用することができる。
【0061】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【0062】
【図1】この発明の第1実施形態のSRAMセルにおけるCMOSのnMOSトランジスタとpMOSトランジスタのレイアウト図である。
【図2】(a)は図1に示したSRAMセルにおける2A−2A線に沿った断面図であり、(b)はこの発明の第1実施形態のnMOSトランジスタとpMOSトランジスタの製造方法を示す第1工程の断面図である。
【図3】(a)はこの発明の第1実施形態のnMOSトランジスタとpMOSトランジスタの製造方法を示す第2工程の断面図であり、(b)は第1実施形態のnMOSトランジスタとpMOSトランジスタの製造方法を示す第3工程の断面図である。
【図4】(a)はこの発明の第1実施形態のnMOSトランジスタとpMOSトランジスタの製造方法を示す第4工程の断面図であり、(b)は第1実施形態のnMOSトランジスタとpMOSトランジスタの製造方法を示す第5工程の断面図である。
【図5】この発明の第2実施形態のSRAMセルにおけるCMOSのnMOSトランジスタとpMOSトランジスタのレイアウト図である。
【図6】(a)は図5に示したSRAMセルにおける6A−6A線に沿った断面図であり、(b)はこの発明の第2実施形態のnMOSトランジスタとpMOSトランジスタの製造方法を示す第1工程の断面図である。
【図7】(a)はこの発明の第2実施形態のnMOSトランジスタとpMOSトランジスタの製造方法を示す第2工程の断面図であり、(b)は第2実施形態のnMOSトランジスタとpMOSトランジスタの製造方法を示す第3工程の断面図である。
【図8】(a)はこの発明の第2実施形態のnMOSトランジスタとpMOSトランジスタの製造方法を示す第4工程の断面図であり、(b)は第2実施形態のnMOSトランジスタとpMOSトランジスタの製造方法を示す第5工程の断面図である。
【図9】この発明の第3実施形態のSRAMセルにおけるCMOSのnMOSトランジスタとpMOSトランジスタのレイアウト図である。
【図10】この発明の第4実施形態のSRAMセルにおけるCMOSのnMOSトランジスタとpMOSトランジスタのレイアウト図である。
【図11】この発明の第5実施形態のSRAMセルにおけるCMOSのnMOSトランジスタとpMOSトランジスタのレイアウト図である。
【符号の説明】
【0063】
TR…スイッチングトランジスタ(nMOSトランジスタ)、LO…ロードトランジスタ(pMOSトランジスタ)、DR…ドライブトランジスタ(nMOSトランジスタ)、11…p型シリコン基板(るいはn型シリコン基板)、12…ボックス膜、13…半導体領域(シリコン)、13A,13B…チャネル領域、14…素子分離絶縁膜、15A,15B…ゲート絶縁膜、16A,16B…ゲート電極、17A,17B…ドレイン領域、18A,18B…ソース領域、18C…シリコンカーバイド(SiC)層、18G…シリコンゲルマニウム(SiGe)層、19…シリサイド膜、20A,20B…浅い拡散層、21A,21B…側壁絶縁膜、22…シリコン窒化膜、23…シリコン酸化膜、24…レジスト膜、25…シリコン酸化膜、26…レジスト膜、31A,31B…ドレイン領域、31C…シリコンカーバイド(SiC)層、32…シリコン酸化膜、33…レジスト膜、34…シリコン酸化膜、35…レジスト膜、41A,41B…ドレイン領域、42A…ソース領域、43A…ソース領域。
【特許請求の範囲】
【請求項1】
基板上の半導体領域に形成された第1ソース領域と、
前記半導体領域に、前記第1ソース領域と離隔して形成された第1ドレイン領域と、
前記第1ソース領域と前記第1ドレイン領域との間の前記半導体領域上に形成された第1ゲート絶縁膜と、
前記第1ゲート絶縁膜上に形成された第1ゲート電極とを有するnチャネルMISトランジスタと、
前記半導体領域に形成された第2ソース領域と、
前記半導体領域に、前記第2ソース領域と離隔して形成された第2ドレイン領域と、
前記第2ソース領域と前記第2ドレイン領域との間の前記半導体領域上に形成された第2ゲート絶縁膜と、
前記第2ゲート絶縁膜上に形成された第2ゲート電極とを有するpチャネルMISトランジスタとを具備し、
前記第1、第2ドレイン領域が接続するように配置されると共に、同一の材料で形成され、前記第1、第2ソース領域の少なくともいずれかが前記第1、第2ドレイン領域と異なる材料で形成されていることを特徴とする半導体装置。
【請求項2】
前記第1、第2ドレイン領域がシリコンで形成され、前記第1ソース領域がシリコンカーバイドで形成され、前記第2ソース領域がシリコンゲルマニウムで形成されていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1、第2ドレイン領域及び前記第1ソース領域がシリコンカーバイドで形成され、前記第2ソース領域がシリコンゲルマニウムで形成されていることを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記半導体領域が絶縁層上に形成されたことを特徴とする請求項1乃至3のいずれか1つに記載された半導体装置。
【請求項5】
前記第1、第2ソース領域及び前記第1、第2ドレイン領域上に形成されたシリサイド膜をさらに具備することを特徴とする請求項1乃至4のいずれか1つに記載の半導体装置。
【請求項1】
基板上の半導体領域に形成された第1ソース領域と、
前記半導体領域に、前記第1ソース領域と離隔して形成された第1ドレイン領域と、
前記第1ソース領域と前記第1ドレイン領域との間の前記半導体領域上に形成された第1ゲート絶縁膜と、
前記第1ゲート絶縁膜上に形成された第1ゲート電極とを有するnチャネルMISトランジスタと、
前記半導体領域に形成された第2ソース領域と、
前記半導体領域に、前記第2ソース領域と離隔して形成された第2ドレイン領域と、
前記第2ソース領域と前記第2ドレイン領域との間の前記半導体領域上に形成された第2ゲート絶縁膜と、
前記第2ゲート絶縁膜上に形成された第2ゲート電極とを有するpチャネルMISトランジスタとを具備し、
前記第1、第2ドレイン領域が接続するように配置されると共に、同一の材料で形成され、前記第1、第2ソース領域の少なくともいずれかが前記第1、第2ドレイン領域と異なる材料で形成されていることを特徴とする半導体装置。
【請求項2】
前記第1、第2ドレイン領域がシリコンで形成され、前記第1ソース領域がシリコンカーバイドで形成され、前記第2ソース領域がシリコンゲルマニウムで形成されていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1、第2ドレイン領域及び前記第1ソース領域がシリコンカーバイドで形成され、前記第2ソース領域がシリコンゲルマニウムで形成されていることを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記半導体領域が絶縁層上に形成されたことを特徴とする請求項1乃至3のいずれか1つに記載された半導体装置。
【請求項5】
前記第1、第2ソース領域及び前記第1、第2ドレイン領域上に形成されたシリサイド膜をさらに具備することを特徴とする請求項1乃至4のいずれか1つに記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2008−60408(P2008−60408A)
【公開日】平成20年3月13日(2008.3.13)
【国際特許分類】
【出願番号】特願2006−236740(P2006−236740)
【出願日】平成18年8月31日(2006.8.31)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成20年3月13日(2008.3.13)
【国際特許分類】
【出願日】平成18年8月31日(2006.8.31)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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