半導体装置およびその製造方法
【課題】本発明は、シリサイドプロセスを適用したＭＯＳＦＥＴにおいて、シリサイド膜をより大きく形成できるようにする。
【解決手段】たとえば、シリコン基板１１の表面上に設けられたゲート電極１６の側面には、それぞれ、内側ゲート側壁膜１８および外側ゲート側壁膜２１が形成されている。一方、ゲート電極１６の形成位置を除く、シリコン基板１１の表面部には、浅い低濃度拡散層１７、および、二段構造の浅い高濃度拡散層１９と深い高濃度拡散層２２とが形成されている。そして、浅い高濃度拡散層１９および深い高濃度拡散層２２に対応するシリコン基板１１の表面部には、それぞれの高濃度拡散層１９，２２の深さに応じて厚さの異なる二段構造のシリサイド膜２３が形成されている。
【解決手段】たとえば、シリコン基板１１の表面上に設けられたゲート電極１６の側面には、それぞれ、内側ゲート側壁膜１８および外側ゲート側壁膜２１が形成されている。一方、ゲート電極１６の形成位置を除く、シリコン基板１１の表面部には、浅い低濃度拡散層１７、および、二段構造の浅い高濃度拡散層１９と深い高濃度拡散層２２とが形成されている。そして、浅い高濃度拡散層１９および深い高濃度拡散層２２に対応するシリコン基板１１の表面部には、それぞれの高濃度拡散層１９，２２の深さに応じて厚さの異なる二段構造のシリサイド膜２３が形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するもので、特に、シリサイドプロセスを適用したＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型構造の電界効果トランジスタに関する。
【背景技術】
【０００２】
通常、シリサイドプロセスを適用したＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、サイズのスケーリングにともない、シリサイド膜が形成される領域もスケーリングされる。そのため、シリサイド領域のスケーリングにともなった寄生抵抗の上昇が問題となっている。この問題は、ソース・ドレイン領域が狭いＭＯＳＦＥＴの場合に特に顕著となり、世代が進むにつれて深刻化している。
【０００３】
一方、近年のＭＯＳＦＥＴにおいては、デバイス設計のし易さなどから、ゲート側壁膜を二段構造（二重の側壁構造）とし、かつ、深さの異なる高濃度拡散層を二段に形成することが考えられている（たとえば、特許文献１参照）。
【０００４】
一般に、このタイプのＭＯＳＦＥＴの場合、まず、薄いゲート側壁膜を形成した状態で、その薄いゲート側壁膜をマスクに、基板の表面部に浅めの高濃度拡散層を形成する。そして、厚いゲート側壁膜を形成した後に、その厚いゲート側壁膜をマスクに、浅めの高濃度拡散層が形成された基板の表面部に、深めの高濃度拡散層を形成する。こうすることにより、高濃度拡散層の設計の容易化が図られている。しかしながら、このＭＯＳＦＥＴにおいて、シリサイド膜が形成されるのは深めの高濃度拡散層の表面部分のみであり、浅めの高濃度拡散層の表面部分にはシリサイド膜は形成されない。そのため、シリサイド領域の寄生抵抗を十分に低減できないという問題があった。
【０００５】
上記したように、浅めの高濃度拡散層の表面部分にシリサイド膜を形成することは、デバイス的にも問題がない。それにもかかわらず、浅めの高濃度拡散層の表面部分には厚いゲート側壁膜があるため、この厚いゲート側壁膜の直下の、浅めの高濃度拡散層の表面部分にはシリサイド膜を形成できない。それ故、シリサイド領域の寄生抵抗を十分に低減できないという問題があった。
【特許文献１】特開平８−２５５９０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記の問題点を解決すべくなされたもので、シリサイド領域の寄生抵抗を低減でき、回路動作の高速化が可能な半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本願発明の一態様によれば、半導体基板と、前記半導体基板の表面上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極が形成された領域を除く、前記半導体基板の表面領域に、前記ゲート電極の端部から所定の距離だけ離間して設けられた第１の高濃度拡散層領域と、前記半導体基板の表面領域の、前記第１の高濃度拡散層領域の前記ゲート電極と反対側の端部に設けられた、前記第１の高濃度拡散層領域よりも深い第２の高濃度拡散層領域と、前記第１，第２の高濃度拡散層領域がそれぞれ形成された前記半導体基板の表面領域に設けられた、前記第１，第２の高濃度拡散層領域の深さに応じて厚さの異なる二段構造のシリサイド膜とを具備したことを特徴とする半導体装置が提供される。
【０００８】
また、本願発明の一態様によれば、半導体基板の表面上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極が形成された領域を除く、前記半導体基板の表面領域に低濃度拡散層領域を形成する工程と、前記ゲート電極の側面部に第１の側壁絶縁膜を形成する工程と、前記ゲート電極および前記第１の側壁絶縁膜が形成された領域を除く、前記低濃度拡散層領域が形成された前記半導体基板の表面領域に、前記低濃度拡散層領域よりも深い第１の高濃度拡散層領域を形成する工程と、前記第１の高濃度拡散層領域が形成された前記半導体基板の表面領域にイオン種を注入する工程と、前記ゲート電極の側面部に形成された前記第１の側壁絶縁膜の外側に、第２の側壁絶縁膜を形成する工程と、前記ゲート電極および前記第１，第２の側壁絶縁膜が形成された領域を除く、前記第１の高濃度拡散層領域が形成された前記半導体基板の表面領域に、前記第１の高濃度拡散層領域よりも深い第２の高濃度拡散層領域を形成する工程と、前記第２の側壁絶縁膜に対応する、前記第１の高濃度拡散層領域が形成された前記半導体基板の表面領域、および、前記第２の高濃度拡散層領域が形成された前記半導体基板の表面領域に、前記第１，第２の高濃度拡散層領域の深さに応じて厚さの異なる二段構造のシリサイド膜を形成する工程とを具備したことを特徴とする半導体装置の製造方法が提供される。
【０００９】
また、本願発明の一態様によれば、半導体基板の表面上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極が形成された領域を除く、前記半導体基板の表面領域に低濃度拡散層領域を形成する工程と、前記ゲート電極の側面部に第１の側壁絶縁膜を形成する工程と、前記ゲート電極および前記第１の側壁絶縁膜が形成された領域を除く、前記低濃度拡散層領域が形成された前記半導体基板の表面領域に、前記低濃度拡散層領域よりも深い第１の高濃度拡散層領域を形成する工程と、前記ゲート電極の側面部に形成された前記第１の側壁絶縁膜の外側に、第２の側壁絶縁膜を形成する工程と、前記ゲート電極および前記第１，第２の側壁絶縁膜が形成された領域を除く、前記第１の高濃度拡散層領域が形成された前記半導体基板の表面領域に、前記第１の高濃度拡散層領域よりも深い第２の高濃度拡散層領域を形成する工程と、前記第２の高濃度拡散層領域が形成された前記半導体基板の表面領域にイオン種を注入して、第１のアモルファス領域を形成する工程と、前記第２の側壁絶縁膜を除去する工程と、前記第２の側壁絶縁膜が除去された、前記第１の高濃度拡散層領域が形成された前記半導体基板の表面領域にイオン種を注入し、前記第１のアモルファス領域よりも浅い第２のアモルファス領域を形成する工程と、前記第１，第２のアモルファス領域が形成された前記半導体基板の表面領域に、前記第１，第２の高濃度拡散層領域の深さに応じて厚さの異なる二段構造のシリサイド膜を形成する工程とを具備したことを特徴とする半導体装置の製造方法が提供される。
【００１０】
さらに、本願発明の一態様によれば、半導体基板の表面上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極が形成された領域を除く、前記半導体基板の表面領域に低濃度拡散層領域を形成する工程と、前記ゲート電極の側面部に第１の側壁絶縁膜を形成する工程と、前記ゲート電極および前記第１の側壁絶縁膜が形成された領域を除く、前記低濃度拡散層領域が形成された前記半導体基板の表面領域に、前記低濃度拡散層領域よりも深い第１の高濃度拡散層領域を形成する工程と、前記ゲート電極の側面部に形成された前記第１の側壁絶縁膜の外側に、第２の側壁絶縁膜を形成する工程と、前記ゲート電極および前記第１，第２の側壁絶縁膜が形成された領域を除く、前記第１の高濃度拡散層領域が形成された前記半導体基板の表面領域に、前記第１の高濃度拡散層領域よりも深い第２の高濃度拡散層領域を形成する工程と、前記第２の側壁絶縁膜を除去する工程と、前記第２の側壁絶縁膜が除去された、前記第１の高濃度拡散層領域が形成された前記半導体基板の表面領域、および、前記第２の高濃度拡散層領域が形成された前記半導体基板の表面領域に、それぞれイオン種を注入してアモルファス領域を形成する工程と、前記第１の側壁絶縁膜の外側に第３の側壁絶縁膜を形成する工程と、前記アモルファス領域が形成された前記半導体基板の表面領域に、前記第１，第２の高濃度拡散層領域の深さに応じて厚さの異なる二段構造のシリサイド膜を形成する工程とを具備したことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
上記の構成により、シリサイド膜が形成される領域を増やすことが可能となる結果、シリサイド領域の寄生抵抗を低減でき、回路動作の高速化が可能な半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。
【００１３】
［第１の実施形態］
図１は、この発明の第１の実施形態にしたがった、ＭＩＳ型構造の電界効果トランジスタ（以下、ＭＯＳＦＥＴ）の基本構成を示すものである。ここでは、二段構造のゲート側壁膜（二重の側壁構造）を有し、かつ、深さの異なる高濃度拡散層を二段に形成してなる二段拡散構造のＭＯＳＦＥＴを例に説明する。
【００１４】
図１において、ｐ型あるいはｎ型のシリコン基板１１の表面部には、埋め込み素子分離法により、素子分離用絶縁膜１２が選択的に形成されている。その素子分離用絶縁膜１２によって画定される能動素子部に対応する、上記シリコン基板１１の表面部には、ウェル領域１３およびチャネル領域１４が形成されている。通常、ｐチャネルＭＯＳＦＥＴ（以下、ｐＭＯＳＦＥＴ）の場合、上記シリコン基板１１の表面部には、ｎ型のウェル領域１３およびｐ型のチャネル領域１４が形成される。一方、ｎチャネルＭＯＳＦＥＴ（以下、ｎＭＯＳＦＥＴ）の場合、上記シリコン基板１１の表面部には、ｐ型のウェル領域１３およびｎ型のチャネル領域１４が形成される。
【００１５】
上記能動素子部に対応する、上記シリコン基板１１の表面上には、ゲート絶縁膜１５を介して、ゲート電極１６が形成されている。ゲート電極１６の側面部には、それぞれ、内側ゲート側壁膜（第１の側壁絶縁膜）１８および外側ゲート側壁膜（第２の側壁絶縁膜）２１が形成されている。
【００１６】
上記ゲート電極１６および上記素子分離用絶縁膜１２が形成された領域を除く、上記シリコン基板１１の表面部には、浅い低濃度拡散層１７が形成されている。また、上記ゲート電極１６、上記素子分離用絶縁膜１２および上記内側ゲート側壁膜１８が形成された領域を除く、上記シリコン基板１１の表面部には、上記浅い低濃度拡散層１７よりも深い、浅い高濃度拡散層（第１の高濃度拡散層領域）１９が形成されている。さらに、上記ゲート電極１６、上記素子分離用絶縁膜１２、上記内側ゲート側壁膜１８および上記外側ゲート側壁膜２１が形成された領域を除く、上記シリコン基板１１の表面部には、上記浅い高濃度拡散層１９よりも深い、深い高濃度拡散層（第２の高濃度拡散層領域）２２が形成されている。これら拡散層１７，１９，２２によって、ＭＯＳＦＥＴのソースまたはドレイン領域が形成されている。
【００１７】
また、上記外側ゲート側壁膜２１の直下に対応する、上記浅い高濃度拡散層１９が形成された上記シリコン基板１１の表面部、および、上記深い高濃度拡散層２２が形成された上記シリコン基板１１の表面部には、それぞれの拡散層１９，２２の深さに応じて厚さの異なる二段構造のシリサイド膜２３が形成されている。つまり、上記浅い高濃度拡散層１９が形成された上記シリコン基板１１の表面部で薄く、上記深い高濃度拡散層２２が形成された上記シリコン基板１１の表面部で厚くなるように、上記シリサイド膜２３は形成されている。
【００１８】
ここで、シリサイド膜２３は、上記ゲート電極１６から所定の距離、たとえば上記内側ゲート側壁膜１８のほぼ厚さの分だけ離間して設けられている。すなわち、シリサイド膜２３は、上記外側ゲート側壁膜２１の直下を含む、上記素子分離用絶縁膜１２までの間の、上記シリコン基板１１の表面部（シリサイド領域）に設けられている。これにより、上記外側ゲート側壁膜２１の厚さの分だけ、シリサイド膜２３の形成される領域を増やすことができるため、シリサイド領域の寄生抵抗を余計に低減することが可能となる。特に、上記外側ゲート側壁膜２１の直下に対応する、上記浅い高濃度拡散層１９が形成された上記シリコン基板１１の表面部において、上記シリサイド膜２３は、その厚さが他の部分よりも薄くなるように形成されている。これにより、シリサイド膜２３に起因する接合リークも抑制できる。なお、本実施形態の場合、上記シリサイド膜２３は、上記ゲート電極１６の上面部にも形成されるようになっている。
【００１９】
上記シリコン基板１１の表面上には、全面に、絶縁膜２４を介して、層間膜２５が形成されている。また、上記シリコン基板１１の表面上には、上記層間膜２５および上記絶縁膜２４を貫通し、上記シリサイド膜２３につながるコンタクト層２８が形成されている。このコンタクト層２８は、コンタクトホール２６内に、バリアメタル２７を介して、配線材料を埋め込んでなる構成となっている。さらに、上記層間膜２５の上面部には、上記コンタクト層２８につながる配線２９が形成されて、本実施形態のＭＯＳＦＥＴが構成されている。
【００２０】
図２〜図８は、上記した構成のＭＯＳＦＥＴの製造方法を示すものである。なお、ここでは、内側ゲート側壁膜１８の形成後に、浅い高濃度拡散層１９中にゲルマニウム（Ｇｅ）をイオン注入しておくことで、外側ゲート側壁膜２１の形成後のシリサイドプロセスにおいて、外側ゲート側壁膜２１の直下の部分にもシリサイド膜２３が形成されるようにした場合について説明する。なお、イオン種はシリコン（Ｓｉ）などでもよい。
【００２１】
まず、ｐ型あるいはｎ型シリコン基板１１の表面部に、たとえば埋め込み素子分離法により、深さ２００ナノメータ（以下、ｎｍ）〜３５０ｎｍ程度の素子分離用絶縁膜１２を形成する。一方、能動素子部に対応する上記シリコン基板１１の表面部に対しては、２０ｎｍ以下の膜厚の酸化膜（図示していない）を形成した後に、ウェル領域１３およびチャネル領域１４を形成するためのイオン注入と活性化（ＲＴＡ）処理とを行う。ここでの形成の条件（典型的なイオン注入の条件）としては、たとえば、ｎ型のウェル領域の場合にはリン（Ｐ）を５００ｋｅＶ，３．０×１０13ｃｍ-2で注入し、そのチャネル領域の形成にはボロン（Ｂ）を１０ｋｅＶ，１．５×１０13ｃｍ-2で注入する。また、たとえば、ｐ型のウェル領域の場合にはＢを２６０ｋｅＶ，２．０×１０13ｃｍ-2で注入し、そのチャネル領域の形成には砒素（Ａｓ）を８０ｋｅＶ，１．０×１０13ｃｍ-2で注入する。
【００２２】
その後、上記シリコン基板１１の表面上に、たとえば、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法あるいは熱酸化法によって、０．５ｎｍ〜６ｎｍ厚程度のゲート絶縁膜１５を形成するための、ゲート絶縁材料（たとえば、シリコン酸化膜（以下、ＳｉＯ2 膜））を形成する。また、このゲート絶縁材料上に、さらに、５０ｎｍ〜２００ｎｍ厚程度の、ポリシリコンあるいはポリシリコン・ゲルマニウムなどのゲート電極材料を堆積させる。そして、そのゲート電極材料および上記ゲート絶縁材料を、たとえば、光リソグラフィー法、Ｘ線リソグラフィー法、あるいは、電子ビームリソグラフィー法によってパターニングするとともに、反応性イオンエッチング（ＲＩＥ）法によってエッチング処理する。これにより、ゲート絶縁膜１５およびゲート電極１６を形成する。なお、上記ゲート絶縁材料としては、ＳｉＯ2 膜ばかりでなく、ＳｉＯＮ膜、シリコン窒化膜（以下、ＳｉＮ膜）、さらに高誘電体膜であるＨｆＳｉＯＮやＴａ2 Ｏ5 膜なども利用できる。
【００２３】
次に、後酸化膜として、熱酸化法によって後酸化ＳｉＯ2 膜（図示していない）を１ｎｍ〜６ｎｍ程度の厚さで形成した後、上記ゲート電極１６をマスクに、浅い低濃度拡散層１７の形成を行う。上記浅い低濃度拡散層１７を形成する際の条件の一例として、たとえば、ｎ型の拡散層の場合にはＡｓを１〜５ｋｅＶ，５．０×１０14ｃｍ-2〜１．５×１０15ｃｍ-2で注入し、ｐ型の拡散層の場合にはＢＦ2 あるいはＢを０．５〜３ｋｅＶ，５．０×１０14ｃｍ-2〜１．５×１０15ｃｍ-2で注入し、その後、活性化のためのＲＴＡ処理を行う。
【００２４】
次に、上記シリコン基板１１の表面上に、たとえば、ＳｉＯ2 膜を堆積させた後、ゲート側壁膜のＲＩＥ工程を行って、上記ゲート電極１６の側面部に内側ゲート側壁膜１８を形成する。内側ゲート側壁膜１８としては、上記ＳｉＯ2 膜の代わりに、ＳｉＮ膜で形成することも可能であるし、ＳｉＯ2 膜とＳｉＮ膜との積層膜を用いることも可能である。
【００２５】
次に、上記内側ゲート側壁膜１８をマスクに、上記浅い低濃度拡散層１７が形成された上記シリコン基板１１の表面部に、浅い高濃度拡散層１９を形成する。そして、その浅い高濃度拡散層１９が形成された上記シリコン基板１１の表面部に、たとえばＧｅのイオン注入領域２０を形成する（以上、たとえば図２参照）。上記浅い高濃度拡散層１９の典型的な形成の条件として、たとえば、ｎ型の拡散層の場合には、Ａｓを５〜１５ｋｅＶ，１．０×１０15ｃｍ-2〜２．０×１０15ｃｍ-2で注入し、ｐ型の拡散層の場合には、Ｂを１〜２ｋｅＶ，５．０×１０14ｃｍ-2〜１．０×１０15ｃｍ-2で注入する。また、Ｇｅのイオン注入領域２０は、たとえば、Ｇｅを５〜２０ｋｅＶ，５．０×１０14ｃｍ-2〜２．０×１０15ｃｍ-2で注入し、その後、活性化のためのＲＴＡ処理を行うことにより形成される。
【００２６】
ここで、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）構造のデバイスにおいては、フォトリソグラフィープロセスを用いることにより、ｎＭＯＳＦＥＴのみにＧｅのイオン注入領域２０の形成を行うことも、あるいは、ｐＭＯＳＦＥＴのみにＧｅのイオン注入領域２０の形成を行うことも可能である。しかしながら、ｎＭＯＳＦＥＴの場合は、ｎ型の高濃度拡散層を、ＡｓとＰとを用いて形成することが考えられる。一般に、Ｐの場合は拡散係数が大きく、Ａｓの場合は小さいことが知られている。そのため、ｎＭＯＳＦＥＴに対するＧｅのイオン注入領域２０の形成は、拡散係数の高いＰによって深い高濃度拡散層２２を形成し、原子番号の大きいＡｓによって浅い高濃度拡散層１７を形成するようにした場合に、特に有効なプロセスとなる。一方、ｐＭＯＳＦＥＴの場合は、シリサイド膜２３に起因する寄生抵抗が、ｎＭＯＳＦＥＴの場合よりも大きい。したがって、ｐＭＯＳＦＥＴに対するＧｅのイオン注入領域２０の形成は、シリサイド膜２３を形成する領域を多くすることが必要な場合に有効なプロセスとなる。
【００２７】
続いて、全面にＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｏｘｙ Ｓｉｌａｎｅ）膜の堆積を行った後に、そのＴＥＯＳ膜のエッチング処理を行って、外側ゲート側壁膜２１を形成する（たとえば、図３参照）。これにより、上記Ｇｅのイオン注入領域２０は、外側ゲート側壁膜２１の直下の部分に形成される。また、若干ではあるものの、Ｇｅの横方向への拡散によって内側ゲート側壁膜１８の下にも形成される場合もある。なお、上記外側ゲート側壁膜２１は、シリコン窒化膜（ＴＥＯＳ膜）の代わりに、ＳｉＯ2 膜で形成することも可能であるし、あるいは、ＳｉＯ2 膜とＳｉＮ膜との積層膜を用いることも可能である。
【００２８】
次に、上記外側ゲート側壁膜２１をマスクに、深い高濃度拡散層２２の形成を行う（たとえば、図４参照）。ここでの典型的な形成の条件は、ｎ型の拡散層の場合には、たとえば、Ａｓを１０〜２５ｋｅＶ，２．０×１０15ｃｍ-2〜４．０×１０15ｃｍ-2で注入（場合によっては、Ｐを組み合わせることも考えられる）し、その後、活性化のためのＲＴＡ処理を行う。また、ｐ型の拡散層の場合には、たとえば、Ｂを２〜４ｋｅＶ，１．０×１０15ｃｍ-2〜４．０×１０15ｃｍ-2で注入し、その後、活性化のためのＲＴＡ処理を行う。
【００２９】
次に、弗酸処理を行って自然酸化膜を除去した後、たとえば、ニッケル（Ｎｉ）からなるシリサイド層２３の形成を行う（図５参照）。本実施形態の場合、Ｇｅをイオン注入している領域２０では、欠陥の発生によって、シリサイドへの相転移温度が低くなる。そのため、シリサイデーションが容易に進み、外側ゲート側壁膜２１の直下の部分にも薄いシリサイド膜２３が形成される。つまり、外側ゲート側壁膜２１の外側の、深い高濃度拡散層２２が形成されたシリコン基板１１の表面部には厚く、外側ゲート側壁膜２１の直下の、浅い高濃度拡散層１９が形成されたシリコン基板１１の表面部には、それよりも薄いシリサイド膜２３が形成される。なお、Ｇｅが横方向に拡散している場合には、その分だけ、上記シリサイド膜２３は内側ゲート側壁膜１８の下にも形成される。
【００３０】
ここで、上記シリサイド膜２３の形成は、Ｎｉをスパッタリングした後、シリサイデーションのためのＲＴＡ処理を行う。その際、たとえば４００℃〜５００℃の温度でＲＴＡ処理を行ってシリサイド膜２３の形成を行った後、硫酸と過酸化水素水の混合溶液でエッチング処理する。これにより、Ｎｉサリサイドプロセスは完了する。
【００３１】
なお、Ｎｉのスパッタ後に、チタンナイトライド（ＴｉＮ）膜を堆積することも可能である。また、２５０℃〜４００℃の低温度でのＲＴＡ処理を行った後に、硫酸と過酸化水素水の混合溶液でエッチング処理し、再度、低シート抵抗化のために４００℃〜５００℃程度の温度でのＲＴＡ処理を行うプロセス（２ｓｔｅｐ ａｎｎｅａｌ）の採用も考えられる。さらには、高濃度拡散層の形成の前後において、シリコン選択エピタキシャル成長あるいはシリコン・ゲルマニウムを選択成長させるプロセスを適用することも考えられる。また、シリサイド種としては、上記Ｎｉ以外に、コバルト（Ｃｏ）、イルビウム（Ｅｒ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）などを採用することも可能である。
【００３２】
続いて、全面に、絶縁膜２４を介して、層間膜２５を堆積させた後、平坦化のためのＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行う（たとえば、図６参照）。上記絶縁膜２４には、後のコンタクトホールの形成のためのＲＩＥ処理によってシリサイド膜２３が掘れ、接合リークが劣化するのを防ぐために、上記層間膜２５に対するＲＩＥの選択比の高い材料が用いられる。上記層間膜２５としては、ＴＥＯＳ、ＢＰＳＧ（Ｂｏｒｏｎ−ｄｏｐｅｄ Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、または、ＳｉＮなどが用いられる。
【００３３】
次に、コンタクトホール２６の形成のための露光工程を行う。そして、レジストマスク（図示していない）にしたがって、ＲＩＥ処理を行うことにより、上記シリサイド膜２３に達するコンタクトホール２６を形成する（たとえば、図７参照）。
【００３４】
次に、全面に、バリアメタル２７としての、たとえば、チタン（Ｔｉ）またはＴｉＮを堆積させる。さらに、上記バリアメタル２７を介して、タングステン（Ｗ）を選択成長法により形成あるいはブランケットに形成する（たとえば、図８参照）。
【００３５】
その後、ＣＭＰ処理を行って、コンタクト層２８を形成する。最後に、配線２９となる金属などの配線材料を堆積した後、配線の露光工程を行うことにより、図１に示した構成のＭＯＳＦＥＴが形成される。
【００３６】
上記したように、寄生抵抗の低減とシリサイドに起因した接合リークの抑制のために、二重の側壁構造を有し、かつ、浅い高濃度拡散層および深い高濃度拡散層が設けられてなるＭＯＳＦＥＴにおいて、外側ゲート側壁膜の直下の、浅い高濃度拡散層の表面部にまで達するようにしてシリサイド膜を形成するようにしている。これにより、外側ゲート側壁膜の膜厚の分だけ、シリサイド膜が形成される領域を増やすことが可能となる。したがって、スケーリングによらず、シリサイド領域の寄生抵抗を大きく低減でき、回路動作の高速化を実現することが可能となるものである。
【００３７】
特に、浅い高濃度拡散層の表面部には、薄いシリサイド膜を形成するようにしている。つまり、高濃度拡散層の深さに応じて厚さが異なる、二段構造によりシリサイド膜を形成するようにしている。よって、接合リークの問題もない。
【００３８】
なお、本実施形態においては、二段構造のシリサイド膜を制御性よく形成できるようにするために、Ｇｅのイオン注入領域を形成するようにした場合を例に説明したが、イオン種によらず、アモルファス領域は形成される。
【００３９】
［第２の実施形態］
図９〜図１２は、この発明の第２の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を示すものである。ここでは、アモルファス領域を利用することによって、深い高濃度拡散層が形成される部分には厚いシリサイド膜を形成し、浅い高濃度拡散層が形成される部分には薄いシリサイド膜を形成するようにした場合について説明する。なお、Ｇｅのイオン注入領域を形成する以外、深い高濃度拡散層の形成までは第１の実施形態の場合と同一であるため、同一部分には同一符号を付して詳しい説明は割愛する。
【００４０】
すなわち、深い高濃度拡散層２２の活性化のためのＲＴＡ処理を行った後（たとえば、図９参照）、Ｇｅのイオン注入を行う。ここでの典型的な形成の条件は、たとえば、Ｇｅを１０〜２０ｋｅＶ，１．０×１０15ｃｍ-2〜２．０×１０15ｃｍ-2で注入する。このＧｅのイオン注入によって、深い高濃度拡散層２２が形成されたシリコン基板１１の表面部に、２０ｎｍ〜３０ｎｍ厚程度のアモルファス領域３１が形成される（たとえば、図１０参照）。なお、ＣＭＯＳ構造のデバイスにおいては、フォトリソグラフィープロセスを用いることにより、ｎＭＯＳＦＥＴのみにＧｅのイオン注入を行うことも、あるいは、ｐＭＯＳＦＥＴのみにＧｅのイオン注入を行うことも可能である。
【００４１】
次に、外側ゲート側壁膜２１のエッチング処理を行って、一旦、上記外側ゲート側壁膜２１を除去する。上記外側ゲート側壁膜２１がＴＥＯＳ膜の場合には希弗酸を用い、ＳｉＮ膜の場合には１６０℃に加熱された燐酸を用いる。この後、再度、Ｇｅのイオン注入を行って、外側ゲート側壁膜２１が除去された部分、つまり、浅い高濃度拡散層１９が形成されているシリコン基板１１の表面部に、１０ｎｍ〜２０ｎｍ厚程度の、薄いアモルファス領域３１を形成する（たとえば、図１１参照）。
【００４２】
ここで、外側ゲート側壁膜２１の直下に形成される浅い高濃度拡散層１９の深さを考慮しつつ、接合リークを抑制するために、浅い高濃度拡散層１９の表面部分には浅いシリサイド膜２３を形成する必要がある。そこで、浅い高濃度拡散層１９の表面部分に形成されるアモルファス領域３１が、深い高濃度拡散層２２の表面部分に形成されるアモルファス領域３１よりも薄くなるように形成する。その典型的な形成の条件は、たとえば、Ｇｅを５〜１５ｋｅＶ，５．０×１０14ｃｍ-2〜２．０×１０15ｃｍ-2で注入する。
【００４３】
この後、シリサイド膜２３の形成を行う（たとえば、図１２参照）。本実施形態の場合、アモルファス領域３１では欠陥の発生によりシリサイデーション速度が速くなることから、浅い高濃度拡散層１９が形成されているシリコン基板１１の表面部には薄く、深い高濃度拡散層２２が形成されているシリコン基板１１の表面部には、それよりも厚いシリサイド膜２３を形成することができる。
【００４４】
これ以降、第１の実施形態に示したのと同様の工程（たとえば、図６〜図８参照）が行われて、図１に示した構成とほぼ同一の構成を有するＭＯＳＦＥＴが形成される。
【００４５】
このような構成とした場合にも、上述した第１の実施形態の場合と同様の効果が得られる。すなわち、外側ゲート側壁膜の膜厚の分だけ、シリサイド膜が形成される領域を増やすことが可能となるため、スケーリングによらず、シリサイド領域の寄生抵抗を大きく低減でき、回路動作の高速化を実現することが可能となるものである。特に、浅い高濃度拡散層の表面部には、二段構造とされたシリサイド膜の、薄いシリサイド膜を形成するようにしているので、接合リークの問題もない。
【００４６】
なお、本実施形態においては、一度は外側ゲート側壁膜２１を除去したが、内側ゲート側壁膜１８の外側にさらにゲート側壁膜（図示していない）を形成してもよい。また、二段構造のシリサイド膜を制御性よく形成できるようにするために、高濃度拡散層１９，２２の表面に、Ｇｅのアモルファス領域を形成するようにした場合を例に説明したが、アモルファス領域の形成は深い高濃度拡散層２２の表面上のみに形成し、浅い高濃度拡散層１９の表面には形成しなくてもよい。アモルファス領域が形成された深い高濃度拡散層２２の表面はシリサイデーション速度が速くなるので、深い高濃度拡散層２２の表面のシリサイド層は厚く形成することができる。また、イオン種によらず、アモルファス領域は形成される。
【００４７】
［第３の実施形態］
図１３〜図１７は、この発明の第３の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を示すものである。ここでは、図１に示した構成のＭＯＳＦＥＴにおいて、アモルファス領域を利用することによって、深い高濃度拡散層が形成される部分には厚いシリサイド膜を形成し、浅い高濃度拡散層が形成される部分には薄いシリサイド膜を形成するようにした場合について説明する。なお、深い高濃度拡散層の形成までは第２の実施形態の場合と同一であるため、同一部分には同一符号を付して詳しい説明は割愛する。
【００４８】
すなわち、深い高濃度拡散層２２の活性化のためのＲＴＡ処理を行った後（たとえば、図１３参照）、外側ゲート側壁膜２１のエッチング処理を行って、一旦、上記外側ゲート側壁膜２１を除去する（たとえば、図１４参照）。上記外側ゲート側壁膜２１がＴＥＯＳ膜の場合には希弗酸を用い、ＳｉＮ膜の場合には１６０℃に加熱された燐酸を用いる。この後、Ｇｅのイオン注入を行う。ここでの典型的な形成の条件は、たとえば、Ｇｅを５〜１５ｋｅＶ，５．０×１０14ｃｍ-2〜２．０×１０15ｃｍ-2で注入する。このＧｅのイオン注入によって、浅い高濃度拡散層１９および深い高濃度拡散層２２が形成されたシリコン基板１１の表面部に、１０ｎｍ〜２０ｎｍ厚程度のアモルファス領域３１を形成する（たとえば、図１５参照）。なお、ＣＭＯＳ構造のデバイスにおいては、フォトリソグラフィープロセスを用いることにより、ｎＭＯＳＦＥＴのみにＧｅのイオン注入を行うことも、あるいは、ｐＭＯＳＦＥＴのみにＧｅのイオン注入を行うことも可能である。
【００４９】
次に、全面にＴＥＯＳ膜の堆積を行った後に、そのＴＥＯＳ膜のエッチング処理を行って、再度、外側ゲート側壁膜２１の形成を行う（たとえば、図１６参照）。なお、上記外側ゲート側壁膜２１は、シリコン窒化膜（ＴＥＯＳ膜）の代わりに、ＳｉＯ2 膜で形成することも可能であるし、あるいは、ＳｉＯ2 膜とＳｉＮ膜との積層膜を用いることも可能である。いずれの場合においても、アモルファス領域３１を維持するため、それぞれの膜の堆積は５００℃以下の低温で行われる。
【００５０】
この後、シリサイド膜２３の形成を行う（たとえば、図１７参照）。本実施形態の場合、アモルファス領域３１では欠陥の発生によりシリサイデーション速度が速くなることから、浅い高濃度拡散層１９が形成されているシリコン基板１１の表面部には薄く、深い高濃度拡散層２２が形成されているシリコン基板１１の表面部には、それよりも厚いシリサイド膜２３を形成することができる。
【００５１】
これ以降、第１の実施形態に示したのと同様の工程（たとえば、図６〜図８参照）が行われて、図１に示した構成と同一の構成を有するＭＯＳＦＥＴが形成される。
【００５２】
このような構成とした場合にも、上述した第１または第２の実施形態の場合と同様の効果が得られる。すなわち、外側ゲート側壁膜の膜厚の分だけ、シリサイド膜が形成される領域を増やすことが可能となるため、スケーリングによらず、シリサイド領域の寄生抵抗を大きく低減でき、回路動作の高速化を実現することが可能となるものである。特に、浅い高濃度拡散層の表面部には、二段構造とされたシリサイド膜の、薄いシリサイド膜を形成するようにしているので、接合リークの問題もない。
【００５３】
なお、二段構造のシリサイド膜を制御性よく形成できるようにするために、Ｇｅのアモルファス領域を形成するようにした場合を例に説明したが、イオン種によらず、アモルファス領域は形成される。
【００５４】
［第４の実施形態］
図１８〜図２２は、この発明の第４の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を示すものである。ここでは、図１に示した構成のＭＯＳＦＥＴにおいて、２度のシリサイドプロセスによって、深い高濃度拡散層が形成される部分には厚いシリサイド膜を形成し、浅い高濃度拡散層が形成される部分には薄いシリサイド膜を形成するようにした場合について説明する。なお、深い高濃度拡散層の形成までは第２の実施形態の場合と同一であるため、同一部分には同一符号を付して詳しい説明は割愛する。
【００５５】
すなわち、深い高濃度拡散層２２の活性化のためのＲＴＡ処理を行った後（たとえば、図１８参照）、外側ゲート側壁膜２１のエッチング処理を行って、一旦、上記外側ゲート側壁膜２１を除去する（たとえば、図１９参照）。上記外側ゲート側壁膜２１がＴＥＯＳ膜の場合には希弗酸を用い、ＳｉＮ膜の場合には１６０℃に加熱された燐酸を用いる。
【００５６】
この後、浅い高濃度拡散層１９の深さを考慮して、薄いシリサイド膜２３の形成を行う（たとえば、図２０参照）。この場合、薄いシリサイド膜２３は、浅い高濃度拡散層１９および深い高濃度拡散層２２が形成されたシリコン基板１１の表面部に形成される。つまり、薄いシリサイド膜２３は、内側ゲート側壁膜１８の外側から素子分離用絶縁膜１２までの間の、シリコン基板１１の表面部に形成される。
【００５７】
次に、全面にＴＥＯＳ膜の堆積を行った後に、そのＴＥＯＳ膜のエッチング処理を行って、再度、外側ゲート側壁膜２１の形成を行う（たとえば、図２１参照）。なお、上記外側ゲート側壁膜２１は、シリコン窒化膜（ＴＥＯＳ膜）の代わりに、ＳｉＯ2 膜で形成することも可能であるし、あるいは、ＳｉＯ2 膜とＳｉＮ膜との積層膜を用いることも可能である。いずれの場合においても、薄いシリサイド膜２３が高抵抗にならない温度で形成することが重要である。たとえば、シリサイド膜２３にＮｉを用いる場合には、それぞれの膜の堆積は４００℃以下の低温で行われる。
【００５８】
この後、さらに厚いシリサイド膜２３の形成を行う（たとえば、図２２参照）。これにより、深い高濃度拡散層２２が形成されているシリコン基板１１の表面部には厚く、浅い高濃度拡散層１９が形成されているシリコン基板１１の表面部には、それよりも薄いシリサイド膜２３が形成される。なお、ＣＭＯＳ構造のデバイスにおいては、フォトリソグラフィープロセスを用いることにより、ｎＭＯＳＦＥＴのみにシリサイド膜の形成を行うことも、あるいは、ｐＭＯＳＦＥＴのみにシリサイド膜の形成を行うことも可能である。また、外側ゲート側壁膜２１の除去前に厚いシリサイド膜２３を形成し、外側ゲート側壁膜２１を除去した後に、薄いシリサイド膜２３を形成することも考えられる。
【００５９】
これ以降、第１の実施形態に示したのと同様の工程（たとえば、図６〜図８参照）が行われて、図１に示した構成と同一の構成を有するＭＯＳＦＥＴが形成される。
【００６０】
このような構成とした場合にも、上述した第１，第２または第３の実施形態の場合と同様の効果が得られる。すなわち、外側ゲート側壁膜の膜厚の分だけ、シリサイド膜が形成される領域を増やすことが可能となるため、スケーリングによらず、シリサイド領域の寄生抵抗を大きく低減でき、回路動作の高速化を実現することが可能となるものである。特に、浅い高濃度拡散層の表面部には、二段構造とされたシリサイド膜の、薄いシリサイド膜を形成するようにしているので、接合リークの問題もない。
【００６１】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施形態にしたがったＭＯＳＦＥＴの構成を示す断面図。
【図２】第１の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図３】第１の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図４】第１の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図５】第１の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図６】第１の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図７】第１の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図８】第１の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図９】本発明の第２の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図１０】第２の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図１１】第２の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図１２】第２の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図１３】本発明の第３の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図１４】第３の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図１５】第３の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図１６】第３の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図１７】第３の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図１８】本発明の第４の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図１９】第４の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図２０】第４の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図２１】第４の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図２２】第４の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【符号の説明】
【００６３】
１１…シリコン基板、１２…素子分離用絶縁膜、１３…ウェル領域、１４…チャネル領域、１５…ゲート絶縁膜、１６…ゲート電極、１７…浅い低濃度拡散層、１８…内側ゲート側壁膜、１９…浅い高濃度拡散層、２０…イオン注入領域（Ｇｅ）、２１…外側ゲート側壁膜、２２…深い高濃度拡散層、２３…シリサイド膜、２４…絶縁膜、２５…層間膜、２６…コンタクトホール、２７…バリアメタル、２８…コンタクト層、２９…配線、３１…アモルファス領域。
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するもので、特に、シリサイドプロセスを適用したＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型構造の電界効果トランジスタに関する。
【背景技術】
【０００２】
通常、シリサイドプロセスを適用したＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、サイズのスケーリングにともない、シリサイド膜が形成される領域もスケーリングされる。そのため、シリサイド領域のスケーリングにともなった寄生抵抗の上昇が問題となっている。この問題は、ソース・ドレイン領域が狭いＭＯＳＦＥＴの場合に特に顕著となり、世代が進むにつれて深刻化している。
【０００３】
一方、近年のＭＯＳＦＥＴにおいては、デバイス設計のし易さなどから、ゲート側壁膜を二段構造（二重の側壁構造）とし、かつ、深さの異なる高濃度拡散層を二段に形成することが考えられている（たとえば、特許文献１参照）。
【０００４】
一般に、このタイプのＭＯＳＦＥＴの場合、まず、薄いゲート側壁膜を形成した状態で、その薄いゲート側壁膜をマスクに、基板の表面部に浅めの高濃度拡散層を形成する。そして、厚いゲート側壁膜を形成した後に、その厚いゲート側壁膜をマスクに、浅めの高濃度拡散層が形成された基板の表面部に、深めの高濃度拡散層を形成する。こうすることにより、高濃度拡散層の設計の容易化が図られている。しかしながら、このＭＯＳＦＥＴにおいて、シリサイド膜が形成されるのは深めの高濃度拡散層の表面部分のみであり、浅めの高濃度拡散層の表面部分にはシリサイド膜は形成されない。そのため、シリサイド領域の寄生抵抗を十分に低減できないという問題があった。
【０００５】
上記したように、浅めの高濃度拡散層の表面部分にシリサイド膜を形成することは、デバイス的にも問題がない。それにもかかわらず、浅めの高濃度拡散層の表面部分には厚いゲート側壁膜があるため、この厚いゲート側壁膜の直下の、浅めの高濃度拡散層の表面部分にはシリサイド膜を形成できない。それ故、シリサイド領域の寄生抵抗を十分に低減できないという問題があった。
【特許文献１】特開平８−２５５９０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記の問題点を解決すべくなされたもので、シリサイド領域の寄生抵抗を低減でき、回路動作の高速化が可能な半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本願発明の一態様によれば、半導体基板と、前記半導体基板の表面上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極が形成された領域を除く、前記半導体基板の表面領域に、前記ゲート電極の端部から所定の距離だけ離間して設けられた第１の高濃度拡散層領域と、前記半導体基板の表面領域の、前記第１の高濃度拡散層領域の前記ゲート電極と反対側の端部に設けられた、前記第１の高濃度拡散層領域よりも深い第２の高濃度拡散層領域と、前記第１，第２の高濃度拡散層領域がそれぞれ形成された前記半導体基板の表面領域に設けられた、前記第１，第２の高濃度拡散層領域の深さに応じて厚さの異なる二段構造のシリサイド膜とを具備したことを特徴とする半導体装置が提供される。
【０００８】
また、本願発明の一態様によれば、半導体基板の表面上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極が形成された領域を除く、前記半導体基板の表面領域に低濃度拡散層領域を形成する工程と、前記ゲート電極の側面部に第１の側壁絶縁膜を形成する工程と、前記ゲート電極および前記第１の側壁絶縁膜が形成された領域を除く、前記低濃度拡散層領域が形成された前記半導体基板の表面領域に、前記低濃度拡散層領域よりも深い第１の高濃度拡散層領域を形成する工程と、前記第１の高濃度拡散層領域が形成された前記半導体基板の表面領域にイオン種を注入する工程と、前記ゲート電極の側面部に形成された前記第１の側壁絶縁膜の外側に、第２の側壁絶縁膜を形成する工程と、前記ゲート電極および前記第１，第２の側壁絶縁膜が形成された領域を除く、前記第１の高濃度拡散層領域が形成された前記半導体基板の表面領域に、前記第１の高濃度拡散層領域よりも深い第２の高濃度拡散層領域を形成する工程と、前記第２の側壁絶縁膜に対応する、前記第１の高濃度拡散層領域が形成された前記半導体基板の表面領域、および、前記第２の高濃度拡散層領域が形成された前記半導体基板の表面領域に、前記第１，第２の高濃度拡散層領域の深さに応じて厚さの異なる二段構造のシリサイド膜を形成する工程とを具備したことを特徴とする半導体装置の製造方法が提供される。
【０００９】
また、本願発明の一態様によれば、半導体基板の表面上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極が形成された領域を除く、前記半導体基板の表面領域に低濃度拡散層領域を形成する工程と、前記ゲート電極の側面部に第１の側壁絶縁膜を形成する工程と、前記ゲート電極および前記第１の側壁絶縁膜が形成された領域を除く、前記低濃度拡散層領域が形成された前記半導体基板の表面領域に、前記低濃度拡散層領域よりも深い第１の高濃度拡散層領域を形成する工程と、前記ゲート電極の側面部に形成された前記第１の側壁絶縁膜の外側に、第２の側壁絶縁膜を形成する工程と、前記ゲート電極および前記第１，第２の側壁絶縁膜が形成された領域を除く、前記第１の高濃度拡散層領域が形成された前記半導体基板の表面領域に、前記第１の高濃度拡散層領域よりも深い第２の高濃度拡散層領域を形成する工程と、前記第２の高濃度拡散層領域が形成された前記半導体基板の表面領域にイオン種を注入して、第１のアモルファス領域を形成する工程と、前記第２の側壁絶縁膜を除去する工程と、前記第２の側壁絶縁膜が除去された、前記第１の高濃度拡散層領域が形成された前記半導体基板の表面領域にイオン種を注入し、前記第１のアモルファス領域よりも浅い第２のアモルファス領域を形成する工程と、前記第１，第２のアモルファス領域が形成された前記半導体基板の表面領域に、前記第１，第２の高濃度拡散層領域の深さに応じて厚さの異なる二段構造のシリサイド膜を形成する工程とを具備したことを特徴とする半導体装置の製造方法が提供される。
【００１０】
さらに、本願発明の一態様によれば、半導体基板の表面上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極が形成された領域を除く、前記半導体基板の表面領域に低濃度拡散層領域を形成する工程と、前記ゲート電極の側面部に第１の側壁絶縁膜を形成する工程と、前記ゲート電極および前記第１の側壁絶縁膜が形成された領域を除く、前記低濃度拡散層領域が形成された前記半導体基板の表面領域に、前記低濃度拡散層領域よりも深い第１の高濃度拡散層領域を形成する工程と、前記ゲート電極の側面部に形成された前記第１の側壁絶縁膜の外側に、第２の側壁絶縁膜を形成する工程と、前記ゲート電極および前記第１，第２の側壁絶縁膜が形成された領域を除く、前記第１の高濃度拡散層領域が形成された前記半導体基板の表面領域に、前記第１の高濃度拡散層領域よりも深い第２の高濃度拡散層領域を形成する工程と、前記第２の側壁絶縁膜を除去する工程と、前記第２の側壁絶縁膜が除去された、前記第１の高濃度拡散層領域が形成された前記半導体基板の表面領域、および、前記第２の高濃度拡散層領域が形成された前記半導体基板の表面領域に、それぞれイオン種を注入してアモルファス領域を形成する工程と、前記第１の側壁絶縁膜の外側に第３の側壁絶縁膜を形成する工程と、前記アモルファス領域が形成された前記半導体基板の表面領域に、前記第１，第２の高濃度拡散層領域の深さに応じて厚さの異なる二段構造のシリサイド膜を形成する工程とを具備したことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
上記の構成により、シリサイド膜が形成される領域を増やすことが可能となる結果、シリサイド領域の寄生抵抗を低減でき、回路動作の高速化が可能な半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。
【００１３】
［第１の実施形態］
図１は、この発明の第１の実施形態にしたがった、ＭＩＳ型構造の電界効果トランジスタ（以下、ＭＯＳＦＥＴ）の基本構成を示すものである。ここでは、二段構造のゲート側壁膜（二重の側壁構造）を有し、かつ、深さの異なる高濃度拡散層を二段に形成してなる二段拡散構造のＭＯＳＦＥＴを例に説明する。
【００１４】
図１において、ｐ型あるいはｎ型のシリコン基板１１の表面部には、埋め込み素子分離法により、素子分離用絶縁膜１２が選択的に形成されている。その素子分離用絶縁膜１２によって画定される能動素子部に対応する、上記シリコン基板１１の表面部には、ウェル領域１３およびチャネル領域１４が形成されている。通常、ｐチャネルＭＯＳＦＥＴ（以下、ｐＭＯＳＦＥＴ）の場合、上記シリコン基板１１の表面部には、ｎ型のウェル領域１３およびｐ型のチャネル領域１４が形成される。一方、ｎチャネルＭＯＳＦＥＴ（以下、ｎＭＯＳＦＥＴ）の場合、上記シリコン基板１１の表面部には、ｐ型のウェル領域１３およびｎ型のチャネル領域１４が形成される。
【００１５】
上記能動素子部に対応する、上記シリコン基板１１の表面上には、ゲート絶縁膜１５を介して、ゲート電極１６が形成されている。ゲート電極１６の側面部には、それぞれ、内側ゲート側壁膜（第１の側壁絶縁膜）１８および外側ゲート側壁膜（第２の側壁絶縁膜）２１が形成されている。
【００１６】
上記ゲート電極１６および上記素子分離用絶縁膜１２が形成された領域を除く、上記シリコン基板１１の表面部には、浅い低濃度拡散層１７が形成されている。また、上記ゲート電極１６、上記素子分離用絶縁膜１２および上記内側ゲート側壁膜１８が形成された領域を除く、上記シリコン基板１１の表面部には、上記浅い低濃度拡散層１７よりも深い、浅い高濃度拡散層（第１の高濃度拡散層領域）１９が形成されている。さらに、上記ゲート電極１６、上記素子分離用絶縁膜１２、上記内側ゲート側壁膜１８および上記外側ゲート側壁膜２１が形成された領域を除く、上記シリコン基板１１の表面部には、上記浅い高濃度拡散層１９よりも深い、深い高濃度拡散層（第２の高濃度拡散層領域）２２が形成されている。これら拡散層１７，１９，２２によって、ＭＯＳＦＥＴのソースまたはドレイン領域が形成されている。
【００１７】
また、上記外側ゲート側壁膜２１の直下に対応する、上記浅い高濃度拡散層１９が形成された上記シリコン基板１１の表面部、および、上記深い高濃度拡散層２２が形成された上記シリコン基板１１の表面部には、それぞれの拡散層１９，２２の深さに応じて厚さの異なる二段構造のシリサイド膜２３が形成されている。つまり、上記浅い高濃度拡散層１９が形成された上記シリコン基板１１の表面部で薄く、上記深い高濃度拡散層２２が形成された上記シリコン基板１１の表面部で厚くなるように、上記シリサイド膜２３は形成されている。
【００１８】
ここで、シリサイド膜２３は、上記ゲート電極１６から所定の距離、たとえば上記内側ゲート側壁膜１８のほぼ厚さの分だけ離間して設けられている。すなわち、シリサイド膜２３は、上記外側ゲート側壁膜２１の直下を含む、上記素子分離用絶縁膜１２までの間の、上記シリコン基板１１の表面部（シリサイド領域）に設けられている。これにより、上記外側ゲート側壁膜２１の厚さの分だけ、シリサイド膜２３の形成される領域を増やすことができるため、シリサイド領域の寄生抵抗を余計に低減することが可能となる。特に、上記外側ゲート側壁膜２１の直下に対応する、上記浅い高濃度拡散層１９が形成された上記シリコン基板１１の表面部において、上記シリサイド膜２３は、その厚さが他の部分よりも薄くなるように形成されている。これにより、シリサイド膜２３に起因する接合リークも抑制できる。なお、本実施形態の場合、上記シリサイド膜２３は、上記ゲート電極１６の上面部にも形成されるようになっている。
【００１９】
上記シリコン基板１１の表面上には、全面に、絶縁膜２４を介して、層間膜２５が形成されている。また、上記シリコン基板１１の表面上には、上記層間膜２５および上記絶縁膜２４を貫通し、上記シリサイド膜２３につながるコンタクト層２８が形成されている。このコンタクト層２８は、コンタクトホール２６内に、バリアメタル２７を介して、配線材料を埋め込んでなる構成となっている。さらに、上記層間膜２５の上面部には、上記コンタクト層２８につながる配線２９が形成されて、本実施形態のＭＯＳＦＥＴが構成されている。
【００２０】
図２〜図８は、上記した構成のＭＯＳＦＥＴの製造方法を示すものである。なお、ここでは、内側ゲート側壁膜１８の形成後に、浅い高濃度拡散層１９中にゲルマニウム（Ｇｅ）をイオン注入しておくことで、外側ゲート側壁膜２１の形成後のシリサイドプロセスにおいて、外側ゲート側壁膜２１の直下の部分にもシリサイド膜２３が形成されるようにした場合について説明する。なお、イオン種はシリコン（Ｓｉ）などでもよい。
【００２１】
まず、ｐ型あるいはｎ型シリコン基板１１の表面部に、たとえば埋め込み素子分離法により、深さ２００ナノメータ（以下、ｎｍ）〜３５０ｎｍ程度の素子分離用絶縁膜１２を形成する。一方、能動素子部に対応する上記シリコン基板１１の表面部に対しては、２０ｎｍ以下の膜厚の酸化膜（図示していない）を形成した後に、ウェル領域１３およびチャネル領域１４を形成するためのイオン注入と活性化（ＲＴＡ）処理とを行う。ここでの形成の条件（典型的なイオン注入の条件）としては、たとえば、ｎ型のウェル領域の場合にはリン（Ｐ）を５００ｋｅＶ，３．０×１０13ｃｍ-2で注入し、そのチャネル領域の形成にはボロン（Ｂ）を１０ｋｅＶ，１．５×１０13ｃｍ-2で注入する。また、たとえば、ｐ型のウェル領域の場合にはＢを２６０ｋｅＶ，２．０×１０13ｃｍ-2で注入し、そのチャネル領域の形成には砒素（Ａｓ）を８０ｋｅＶ，１．０×１０13ｃｍ-2で注入する。
【００２２】
その後、上記シリコン基板１１の表面上に、たとえば、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法あるいは熱酸化法によって、０．５ｎｍ〜６ｎｍ厚程度のゲート絶縁膜１５を形成するための、ゲート絶縁材料（たとえば、シリコン酸化膜（以下、ＳｉＯ2 膜））を形成する。また、このゲート絶縁材料上に、さらに、５０ｎｍ〜２００ｎｍ厚程度の、ポリシリコンあるいはポリシリコン・ゲルマニウムなどのゲート電極材料を堆積させる。そして、そのゲート電極材料および上記ゲート絶縁材料を、たとえば、光リソグラフィー法、Ｘ線リソグラフィー法、あるいは、電子ビームリソグラフィー法によってパターニングするとともに、反応性イオンエッチング（ＲＩＥ）法によってエッチング処理する。これにより、ゲート絶縁膜１５およびゲート電極１６を形成する。なお、上記ゲート絶縁材料としては、ＳｉＯ2 膜ばかりでなく、ＳｉＯＮ膜、シリコン窒化膜（以下、ＳｉＮ膜）、さらに高誘電体膜であるＨｆＳｉＯＮやＴａ2 Ｏ5 膜なども利用できる。
【００２３】
次に、後酸化膜として、熱酸化法によって後酸化ＳｉＯ2 膜（図示していない）を１ｎｍ〜６ｎｍ程度の厚さで形成した後、上記ゲート電極１６をマスクに、浅い低濃度拡散層１７の形成を行う。上記浅い低濃度拡散層１７を形成する際の条件の一例として、たとえば、ｎ型の拡散層の場合にはＡｓを１〜５ｋｅＶ，５．０×１０14ｃｍ-2〜１．５×１０15ｃｍ-2で注入し、ｐ型の拡散層の場合にはＢＦ2 あるいはＢを０．５〜３ｋｅＶ，５．０×１０14ｃｍ-2〜１．５×１０15ｃｍ-2で注入し、その後、活性化のためのＲＴＡ処理を行う。
【００２４】
次に、上記シリコン基板１１の表面上に、たとえば、ＳｉＯ2 膜を堆積させた後、ゲート側壁膜のＲＩＥ工程を行って、上記ゲート電極１６の側面部に内側ゲート側壁膜１８を形成する。内側ゲート側壁膜１８としては、上記ＳｉＯ2 膜の代わりに、ＳｉＮ膜で形成することも可能であるし、ＳｉＯ2 膜とＳｉＮ膜との積層膜を用いることも可能である。
【００２５】
次に、上記内側ゲート側壁膜１８をマスクに、上記浅い低濃度拡散層１７が形成された上記シリコン基板１１の表面部に、浅い高濃度拡散層１９を形成する。そして、その浅い高濃度拡散層１９が形成された上記シリコン基板１１の表面部に、たとえばＧｅのイオン注入領域２０を形成する（以上、たとえば図２参照）。上記浅い高濃度拡散層１９の典型的な形成の条件として、たとえば、ｎ型の拡散層の場合には、Ａｓを５〜１５ｋｅＶ，１．０×１０15ｃｍ-2〜２．０×１０15ｃｍ-2で注入し、ｐ型の拡散層の場合には、Ｂを１〜２ｋｅＶ，５．０×１０14ｃｍ-2〜１．０×１０15ｃｍ-2で注入する。また、Ｇｅのイオン注入領域２０は、たとえば、Ｇｅを５〜２０ｋｅＶ，５．０×１０14ｃｍ-2〜２．０×１０15ｃｍ-2で注入し、その後、活性化のためのＲＴＡ処理を行うことにより形成される。
【００２６】
ここで、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ）構造のデバイスにおいては、フォトリソグラフィープロセスを用いることにより、ｎＭＯＳＦＥＴのみにＧｅのイオン注入領域２０の形成を行うことも、あるいは、ｐＭＯＳＦＥＴのみにＧｅのイオン注入領域２０の形成を行うことも可能である。しかしながら、ｎＭＯＳＦＥＴの場合は、ｎ型の高濃度拡散層を、ＡｓとＰとを用いて形成することが考えられる。一般に、Ｐの場合は拡散係数が大きく、Ａｓの場合は小さいことが知られている。そのため、ｎＭＯＳＦＥＴに対するＧｅのイオン注入領域２０の形成は、拡散係数の高いＰによって深い高濃度拡散層２２を形成し、原子番号の大きいＡｓによって浅い高濃度拡散層１７を形成するようにした場合に、特に有効なプロセスとなる。一方、ｐＭＯＳＦＥＴの場合は、シリサイド膜２３に起因する寄生抵抗が、ｎＭＯＳＦＥＴの場合よりも大きい。したがって、ｐＭＯＳＦＥＴに対するＧｅのイオン注入領域２０の形成は、シリサイド膜２３を形成する領域を多くすることが必要な場合に有効なプロセスとなる。
【００２７】
続いて、全面にＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｏｘｙ Ｓｉｌａｎｅ）膜の堆積を行った後に、そのＴＥＯＳ膜のエッチング処理を行って、外側ゲート側壁膜２１を形成する（たとえば、図３参照）。これにより、上記Ｇｅのイオン注入領域２０は、外側ゲート側壁膜２１の直下の部分に形成される。また、若干ではあるものの、Ｇｅの横方向への拡散によって内側ゲート側壁膜１８の下にも形成される場合もある。なお、上記外側ゲート側壁膜２１は、シリコン窒化膜（ＴＥＯＳ膜）の代わりに、ＳｉＯ2 膜で形成することも可能であるし、あるいは、ＳｉＯ2 膜とＳｉＮ膜との積層膜を用いることも可能である。
【００２８】
次に、上記外側ゲート側壁膜２１をマスクに、深い高濃度拡散層２２の形成を行う（たとえば、図４参照）。ここでの典型的な形成の条件は、ｎ型の拡散層の場合には、たとえば、Ａｓを１０〜２５ｋｅＶ，２．０×１０15ｃｍ-2〜４．０×１０15ｃｍ-2で注入（場合によっては、Ｐを組み合わせることも考えられる）し、その後、活性化のためのＲＴＡ処理を行う。また、ｐ型の拡散層の場合には、たとえば、Ｂを２〜４ｋｅＶ，１．０×１０15ｃｍ-2〜４．０×１０15ｃｍ-2で注入し、その後、活性化のためのＲＴＡ処理を行う。
【００２９】
次に、弗酸処理を行って自然酸化膜を除去した後、たとえば、ニッケル（Ｎｉ）からなるシリサイド層２３の形成を行う（図５参照）。本実施形態の場合、Ｇｅをイオン注入している領域２０では、欠陥の発生によって、シリサイドへの相転移温度が低くなる。そのため、シリサイデーションが容易に進み、外側ゲート側壁膜２１の直下の部分にも薄いシリサイド膜２３が形成される。つまり、外側ゲート側壁膜２１の外側の、深い高濃度拡散層２２が形成されたシリコン基板１１の表面部には厚く、外側ゲート側壁膜２１の直下の、浅い高濃度拡散層１９が形成されたシリコン基板１１の表面部には、それよりも薄いシリサイド膜２３が形成される。なお、Ｇｅが横方向に拡散している場合には、その分だけ、上記シリサイド膜２３は内側ゲート側壁膜１８の下にも形成される。
【００３０】
ここで、上記シリサイド膜２３の形成は、Ｎｉをスパッタリングした後、シリサイデーションのためのＲＴＡ処理を行う。その際、たとえば４００℃〜５００℃の温度でＲＴＡ処理を行ってシリサイド膜２３の形成を行った後、硫酸と過酸化水素水の混合溶液でエッチング処理する。これにより、Ｎｉサリサイドプロセスは完了する。
【００３１】
なお、Ｎｉのスパッタ後に、チタンナイトライド（ＴｉＮ）膜を堆積することも可能である。また、２５０℃〜４００℃の低温度でのＲＴＡ処理を行った後に、硫酸と過酸化水素水の混合溶液でエッチング処理し、再度、低シート抵抗化のために４００℃〜５００℃程度の温度でのＲＴＡ処理を行うプロセス（２ｓｔｅｐ ａｎｎｅａｌ）の採用も考えられる。さらには、高濃度拡散層の形成の前後において、シリコン選択エピタキシャル成長あるいはシリコン・ゲルマニウムを選択成長させるプロセスを適用することも考えられる。また、シリサイド種としては、上記Ｎｉ以外に、コバルト（Ｃｏ）、イルビウム（Ｅｒ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）などを採用することも可能である。
【００３２】
続いて、全面に、絶縁膜２４を介して、層間膜２５を堆積させた後、平坦化のためのＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行う（たとえば、図６参照）。上記絶縁膜２４には、後のコンタクトホールの形成のためのＲＩＥ処理によってシリサイド膜２３が掘れ、接合リークが劣化するのを防ぐために、上記層間膜２５に対するＲＩＥの選択比の高い材料が用いられる。上記層間膜２５としては、ＴＥＯＳ、ＢＰＳＧ（Ｂｏｒｏｎ−ｄｏｐｅｄ Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、または、ＳｉＮなどが用いられる。
【００３３】
次に、コンタクトホール２６の形成のための露光工程を行う。そして、レジストマスク（図示していない）にしたがって、ＲＩＥ処理を行うことにより、上記シリサイド膜２３に達するコンタクトホール２６を形成する（たとえば、図７参照）。
【００３４】
次に、全面に、バリアメタル２７としての、たとえば、チタン（Ｔｉ）またはＴｉＮを堆積させる。さらに、上記バリアメタル２７を介して、タングステン（Ｗ）を選択成長法により形成あるいはブランケットに形成する（たとえば、図８参照）。
【００３５】
その後、ＣＭＰ処理を行って、コンタクト層２８を形成する。最後に、配線２９となる金属などの配線材料を堆積した後、配線の露光工程を行うことにより、図１に示した構成のＭＯＳＦＥＴが形成される。
【００３６】
上記したように、寄生抵抗の低減とシリサイドに起因した接合リークの抑制のために、二重の側壁構造を有し、かつ、浅い高濃度拡散層および深い高濃度拡散層が設けられてなるＭＯＳＦＥＴにおいて、外側ゲート側壁膜の直下の、浅い高濃度拡散層の表面部にまで達するようにしてシリサイド膜を形成するようにしている。これにより、外側ゲート側壁膜の膜厚の分だけ、シリサイド膜が形成される領域を増やすことが可能となる。したがって、スケーリングによらず、シリサイド領域の寄生抵抗を大きく低減でき、回路動作の高速化を実現することが可能となるものである。
【００３７】
特に、浅い高濃度拡散層の表面部には、薄いシリサイド膜を形成するようにしている。つまり、高濃度拡散層の深さに応じて厚さが異なる、二段構造によりシリサイド膜を形成するようにしている。よって、接合リークの問題もない。
【００３８】
なお、本実施形態においては、二段構造のシリサイド膜を制御性よく形成できるようにするために、Ｇｅのイオン注入領域を形成するようにした場合を例に説明したが、イオン種によらず、アモルファス領域は形成される。
【００３９】
［第２の実施形態］
図９〜図１２は、この発明の第２の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を示すものである。ここでは、アモルファス領域を利用することによって、深い高濃度拡散層が形成される部分には厚いシリサイド膜を形成し、浅い高濃度拡散層が形成される部分には薄いシリサイド膜を形成するようにした場合について説明する。なお、Ｇｅのイオン注入領域を形成する以外、深い高濃度拡散層の形成までは第１の実施形態の場合と同一であるため、同一部分には同一符号を付して詳しい説明は割愛する。
【００４０】
すなわち、深い高濃度拡散層２２の活性化のためのＲＴＡ処理を行った後（たとえば、図９参照）、Ｇｅのイオン注入を行う。ここでの典型的な形成の条件は、たとえば、Ｇｅを１０〜２０ｋｅＶ，１．０×１０15ｃｍ-2〜２．０×１０15ｃｍ-2で注入する。このＧｅのイオン注入によって、深い高濃度拡散層２２が形成されたシリコン基板１１の表面部に、２０ｎｍ〜３０ｎｍ厚程度のアモルファス領域３１が形成される（たとえば、図１０参照）。なお、ＣＭＯＳ構造のデバイスにおいては、フォトリソグラフィープロセスを用いることにより、ｎＭＯＳＦＥＴのみにＧｅのイオン注入を行うことも、あるいは、ｐＭＯＳＦＥＴのみにＧｅのイオン注入を行うことも可能である。
【００４１】
次に、外側ゲート側壁膜２１のエッチング処理を行って、一旦、上記外側ゲート側壁膜２１を除去する。上記外側ゲート側壁膜２１がＴＥＯＳ膜の場合には希弗酸を用い、ＳｉＮ膜の場合には１６０℃に加熱された燐酸を用いる。この後、再度、Ｇｅのイオン注入を行って、外側ゲート側壁膜２１が除去された部分、つまり、浅い高濃度拡散層１９が形成されているシリコン基板１１の表面部に、１０ｎｍ〜２０ｎｍ厚程度の、薄いアモルファス領域３１を形成する（たとえば、図１１参照）。
【００４２】
ここで、外側ゲート側壁膜２１の直下に形成される浅い高濃度拡散層１９の深さを考慮しつつ、接合リークを抑制するために、浅い高濃度拡散層１９の表面部分には浅いシリサイド膜２３を形成する必要がある。そこで、浅い高濃度拡散層１９の表面部分に形成されるアモルファス領域３１が、深い高濃度拡散層２２の表面部分に形成されるアモルファス領域３１よりも薄くなるように形成する。その典型的な形成の条件は、たとえば、Ｇｅを５〜１５ｋｅＶ，５．０×１０14ｃｍ-2〜２．０×１０15ｃｍ-2で注入する。
【００４３】
この後、シリサイド膜２３の形成を行う（たとえば、図１２参照）。本実施形態の場合、アモルファス領域３１では欠陥の発生によりシリサイデーション速度が速くなることから、浅い高濃度拡散層１９が形成されているシリコン基板１１の表面部には薄く、深い高濃度拡散層２２が形成されているシリコン基板１１の表面部には、それよりも厚いシリサイド膜２３を形成することができる。
【００４４】
これ以降、第１の実施形態に示したのと同様の工程（たとえば、図６〜図８参照）が行われて、図１に示した構成とほぼ同一の構成を有するＭＯＳＦＥＴが形成される。
【００４５】
このような構成とした場合にも、上述した第１の実施形態の場合と同様の効果が得られる。すなわち、外側ゲート側壁膜の膜厚の分だけ、シリサイド膜が形成される領域を増やすことが可能となるため、スケーリングによらず、シリサイド領域の寄生抵抗を大きく低減でき、回路動作の高速化を実現することが可能となるものである。特に、浅い高濃度拡散層の表面部には、二段構造とされたシリサイド膜の、薄いシリサイド膜を形成するようにしているので、接合リークの問題もない。
【００４６】
なお、本実施形態においては、一度は外側ゲート側壁膜２１を除去したが、内側ゲート側壁膜１８の外側にさらにゲート側壁膜（図示していない）を形成してもよい。また、二段構造のシリサイド膜を制御性よく形成できるようにするために、高濃度拡散層１９，２２の表面に、Ｇｅのアモルファス領域を形成するようにした場合を例に説明したが、アモルファス領域の形成は深い高濃度拡散層２２の表面上のみに形成し、浅い高濃度拡散層１９の表面には形成しなくてもよい。アモルファス領域が形成された深い高濃度拡散層２２の表面はシリサイデーション速度が速くなるので、深い高濃度拡散層２２の表面のシリサイド層は厚く形成することができる。また、イオン種によらず、アモルファス領域は形成される。
【００４７】
［第３の実施形態］
図１３〜図１７は、この発明の第３の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を示すものである。ここでは、図１に示した構成のＭＯＳＦＥＴにおいて、アモルファス領域を利用することによって、深い高濃度拡散層が形成される部分には厚いシリサイド膜を形成し、浅い高濃度拡散層が形成される部分には薄いシリサイド膜を形成するようにした場合について説明する。なお、深い高濃度拡散層の形成までは第２の実施形態の場合と同一であるため、同一部分には同一符号を付して詳しい説明は割愛する。
【００４８】
すなわち、深い高濃度拡散層２２の活性化のためのＲＴＡ処理を行った後（たとえば、図１３参照）、外側ゲート側壁膜２１のエッチング処理を行って、一旦、上記外側ゲート側壁膜２１を除去する（たとえば、図１４参照）。上記外側ゲート側壁膜２１がＴＥＯＳ膜の場合には希弗酸を用い、ＳｉＮ膜の場合には１６０℃に加熱された燐酸を用いる。この後、Ｇｅのイオン注入を行う。ここでの典型的な形成の条件は、たとえば、Ｇｅを５〜１５ｋｅＶ，５．０×１０14ｃｍ-2〜２．０×１０15ｃｍ-2で注入する。このＧｅのイオン注入によって、浅い高濃度拡散層１９および深い高濃度拡散層２２が形成されたシリコン基板１１の表面部に、１０ｎｍ〜２０ｎｍ厚程度のアモルファス領域３１を形成する（たとえば、図１５参照）。なお、ＣＭＯＳ構造のデバイスにおいては、フォトリソグラフィープロセスを用いることにより、ｎＭＯＳＦＥＴのみにＧｅのイオン注入を行うことも、あるいは、ｐＭＯＳＦＥＴのみにＧｅのイオン注入を行うことも可能である。
【００４９】
次に、全面にＴＥＯＳ膜の堆積を行った後に、そのＴＥＯＳ膜のエッチング処理を行って、再度、外側ゲート側壁膜２１の形成を行う（たとえば、図１６参照）。なお、上記外側ゲート側壁膜２１は、シリコン窒化膜（ＴＥＯＳ膜）の代わりに、ＳｉＯ2 膜で形成することも可能であるし、あるいは、ＳｉＯ2 膜とＳｉＮ膜との積層膜を用いることも可能である。いずれの場合においても、アモルファス領域３１を維持するため、それぞれの膜の堆積は５００℃以下の低温で行われる。
【００５０】
この後、シリサイド膜２３の形成を行う（たとえば、図１７参照）。本実施形態の場合、アモルファス領域３１では欠陥の発生によりシリサイデーション速度が速くなることから、浅い高濃度拡散層１９が形成されているシリコン基板１１の表面部には薄く、深い高濃度拡散層２２が形成されているシリコン基板１１の表面部には、それよりも厚いシリサイド膜２３を形成することができる。
【００５１】
これ以降、第１の実施形態に示したのと同様の工程（たとえば、図６〜図８参照）が行われて、図１に示した構成と同一の構成を有するＭＯＳＦＥＴが形成される。
【００５２】
このような構成とした場合にも、上述した第１または第２の実施形態の場合と同様の効果が得られる。すなわち、外側ゲート側壁膜の膜厚の分だけ、シリサイド膜が形成される領域を増やすことが可能となるため、スケーリングによらず、シリサイド領域の寄生抵抗を大きく低減でき、回路動作の高速化を実現することが可能となるものである。特に、浅い高濃度拡散層の表面部には、二段構造とされたシリサイド膜の、薄いシリサイド膜を形成するようにしているので、接合リークの問題もない。
【００５３】
なお、二段構造のシリサイド膜を制御性よく形成できるようにするために、Ｇｅのアモルファス領域を形成するようにした場合を例に説明したが、イオン種によらず、アモルファス領域は形成される。
【００５４】
［第４の実施形態］
図１８〜図２２は、この発明の第４の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を示すものである。ここでは、図１に示した構成のＭＯＳＦＥＴにおいて、２度のシリサイドプロセスによって、深い高濃度拡散層が形成される部分には厚いシリサイド膜を形成し、浅い高濃度拡散層が形成される部分には薄いシリサイド膜を形成するようにした場合について説明する。なお、深い高濃度拡散層の形成までは第２の実施形態の場合と同一であるため、同一部分には同一符号を付して詳しい説明は割愛する。
【００５５】
すなわち、深い高濃度拡散層２２の活性化のためのＲＴＡ処理を行った後（たとえば、図１８参照）、外側ゲート側壁膜２１のエッチング処理を行って、一旦、上記外側ゲート側壁膜２１を除去する（たとえば、図１９参照）。上記外側ゲート側壁膜２１がＴＥＯＳ膜の場合には希弗酸を用い、ＳｉＮ膜の場合には１６０℃に加熱された燐酸を用いる。
【００５６】
この後、浅い高濃度拡散層１９の深さを考慮して、薄いシリサイド膜２３の形成を行う（たとえば、図２０参照）。この場合、薄いシリサイド膜２３は、浅い高濃度拡散層１９および深い高濃度拡散層２２が形成されたシリコン基板１１の表面部に形成される。つまり、薄いシリサイド膜２３は、内側ゲート側壁膜１８の外側から素子分離用絶縁膜１２までの間の、シリコン基板１１の表面部に形成される。
【００５７】
次に、全面にＴＥＯＳ膜の堆積を行った後に、そのＴＥＯＳ膜のエッチング処理を行って、再度、外側ゲート側壁膜２１の形成を行う（たとえば、図２１参照）。なお、上記外側ゲート側壁膜２１は、シリコン窒化膜（ＴＥＯＳ膜）の代わりに、ＳｉＯ2 膜で形成することも可能であるし、あるいは、ＳｉＯ2 膜とＳｉＮ膜との積層膜を用いることも可能である。いずれの場合においても、薄いシリサイド膜２３が高抵抗にならない温度で形成することが重要である。たとえば、シリサイド膜２３にＮｉを用いる場合には、それぞれの膜の堆積は４００℃以下の低温で行われる。
【００５８】
この後、さらに厚いシリサイド膜２３の形成を行う（たとえば、図２２参照）。これにより、深い高濃度拡散層２２が形成されているシリコン基板１１の表面部には厚く、浅い高濃度拡散層１９が形成されているシリコン基板１１の表面部には、それよりも薄いシリサイド膜２３が形成される。なお、ＣＭＯＳ構造のデバイスにおいては、フォトリソグラフィープロセスを用いることにより、ｎＭＯＳＦＥＴのみにシリサイド膜の形成を行うことも、あるいは、ｐＭＯＳＦＥＴのみにシリサイド膜の形成を行うことも可能である。また、外側ゲート側壁膜２１の除去前に厚いシリサイド膜２３を形成し、外側ゲート側壁膜２１を除去した後に、薄いシリサイド膜２３を形成することも考えられる。
【００５９】
これ以降、第１の実施形態に示したのと同様の工程（たとえば、図６〜図８参照）が行われて、図１に示した構成と同一の構成を有するＭＯＳＦＥＴが形成される。
【００６０】
このような構成とした場合にも、上述した第１，第２または第３の実施形態の場合と同様の効果が得られる。すなわち、外側ゲート側壁膜の膜厚の分だけ、シリサイド膜が形成される領域を増やすことが可能となるため、スケーリングによらず、シリサイド領域の寄生抵抗を大きく低減でき、回路動作の高速化を実現することが可能となるものである。特に、浅い高濃度拡散層の表面部には、二段構造とされたシリサイド膜の、薄いシリサイド膜を形成するようにしているので、接合リークの問題もない。
【００６１】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施形態にしたがったＭＯＳＦＥＴの構成を示す断面図。
【図２】第１の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図３】第１の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図４】第１の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図５】第１の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図６】第１の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図７】第１の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図８】第１の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図９】本発明の第２の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図１０】第２の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図１１】第２の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図１２】第２の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図１３】本発明の第３の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図１４】第３の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図１５】第３の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図１６】第３の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図１７】第３の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図１８】本発明の第４の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図１９】第４の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図２０】第４の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図２１】第４の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【図２２】第４の実施形態にしたがった、ＭＯＳＦＥＴの製造方法を説明するために示す工程断面図。
【符号の説明】
【００６３】
１１…シリコン基板、１２…素子分離用絶縁膜、１３…ウェル領域、１４…チャネル領域、１５…ゲート絶縁膜、１６…ゲート電極、１７…浅い低濃度拡散層、１８…内側ゲート側壁膜、１９…浅い高濃度拡散層、２０…イオン注入領域（Ｇｅ）、２１…外側ゲート側壁膜、２２…深い高濃度拡散層、２３…シリサイド膜、２４…絶縁膜、２５…層間膜、２６…コンタクトホール、２７…バリアメタル、２８…コンタクト層、２９…配線、３１…アモルファス領域。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極が形成された領域を除く、前記半導体基板の表面領域に、前記ゲート電極の端部から所定の距離だけ離間して設けられた第１の高濃度拡散層領域と、
前記半導体基板の表面領域の、前記第１の高濃度拡散層領域の前記ゲート電極と反対側の端部に設けられた、前記第１の高濃度拡散層領域よりも深い第２の高濃度拡散層領域と、
前記第１，第２の高濃度拡散層領域がそれぞれ形成された前記半導体基板の表面領域に設けられた、前記第１，第２の高濃度拡散層領域の深さに応じて厚さの異なる二段構造のシリサイド膜と
を具備したことを特徴とする半導体装置。
【請求項２】
前記二段構造のシリサイド膜のうち、厚さの薄いシリサイド膜は、前記ゲート電極の側面に形成された側壁絶縁膜の下に形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板の表面上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極が形成された領域を除く、前記半導体基板の表面領域に低濃度拡散層領域を形成する工程と、
前記ゲート電極の側面部に第１の側壁絶縁膜を形成する工程と、
前記ゲート電極および前記第１の側壁絶縁膜が形成された領域を除く、前記低濃度拡散層領域が形成された前記半導体基板の表面領域に、前記低濃度拡散層領域よりも深い第１の高濃度拡散層領域を形成する工程と、
前記第１の高濃度拡散層領域が形成された前記半導体基板の表面領域にイオン種を注入する工程と、
前記ゲート電極の側面部に形成された前記第１の側壁絶縁膜の外側に、第２の側壁絶縁膜を形成する工程と、
前記ゲート電極および前記第１，第２の側壁絶縁膜が形成された領域を除く、前記第１の高濃度拡散層領域が形成された前記半導体基板の表面領域に、前記第１の高濃度拡散層領域よりも深い第２の高濃度拡散層領域を形成する工程と、
前記第２の側壁絶縁膜に対応する、前記第１の高濃度拡散層領域が形成された前記半導体基板の表面領域、および、前記第２の高濃度拡散層領域が形成された前記半導体基板の表面領域に、前記第１，第２の高濃度拡散層領域の深さに応じて厚さの異なる二段構造のシリサイド膜を形成する工程と
を具備したことを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板の表面上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極が形成された領域を除く、前記半導体基板の表面領域に低濃度拡散層領域を形成する工程と、
前記ゲート電極の側面部に第１の側壁絶縁膜を形成する工程と、
前記ゲート電極および前記第１の側壁絶縁膜が形成された領域を除く、前記低濃度拡散層領域が形成された前記半導体基板の表面領域に、前記低濃度拡散層領域よりも深い第１の高濃度拡散層領域を形成する工程と、
前記ゲート電極の側面部に形成された前記第１の側壁絶縁膜の外側に、第２の側壁絶縁膜を形成する工程と、
前記ゲート電極および前記第１，第２の側壁絶縁膜が形成された領域を除く、前記第１の高濃度拡散層領域が形成された前記半導体基板の表面領域に、前記第１の高濃度拡散層領域よりも深い第２の高濃度拡散層領域を形成する工程と、
前記第２の高濃度拡散層領域が形成された前記半導体基板の表面領域にイオン種を注入して、第１のアモルファス領域を形成する工程と、
前記第２の側壁絶縁膜を除去する工程と、
前記第２の側壁絶縁膜が除去された、前記第１の高濃度拡散層領域が形成された前記半導体基板の表面領域にイオン種を注入し、前記第１のアモルファス領域よりも浅い第２のアモルファス領域を形成する工程と、
前記第１，第２のアモルファス領域が形成された前記半導体基板の表面領域に、前記第１，第２の高濃度拡散層領域の深さに応じて厚さの異なる二段構造のシリサイド膜を形成する工程と
を具備したことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の表面上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極が形成された領域を除く、前記半導体基板の表面領域に低濃度拡散層領域を形成する工程と、
前記ゲート電極の側面部に第１の側壁絶縁膜を形成する工程と、
前記ゲート電極および前記第１の側壁絶縁膜が形成された領域を除く、前記低濃度拡散層領域が形成された前記半導体基板の表面領域に、前記低濃度拡散層領域よりも深い第１の高濃度拡散層領域を形成する工程と、
前記ゲート電極の側面部に形成された前記第１の側壁絶縁膜の外側に、第２の側壁絶縁膜を形成する工程と、
前記ゲート電極および前記第１，第２の側壁絶縁膜が形成された領域を除く、前記第１の高濃度拡散層領域が形成された前記半導体基板の表面領域に、前記第１の高濃度拡散層領域よりも深い第２の高濃度拡散層領域を形成する工程と、
前記第２の側壁絶縁膜を除去する工程と、
前記第２の側壁絶縁膜が除去された、前記第１の高濃度拡散層領域が形成された前記半導体基板の表面領域、および、前記第２の高濃度拡散層領域が形成された前記半導体基板の表面領域に、それぞれイオン種を注入してアモルファス領域を形成する工程と、
前記第１の側壁絶縁膜の外側に第３の側壁絶縁膜を形成する工程と、
前記アモルファス領域が形成された前記半導体基板の表面領域に、前記第１，第２の高濃度拡散層領域の深さに応じて厚さの異なる二段構造のシリサイド膜を形成する工程と
を具備したことを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板の表面上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極が形成された領域を除く、前記半導体基板の表面領域に、前記ゲート電極の端部から所定の距離だけ離間して設けられた第１の高濃度拡散層領域と、
前記半導体基板の表面領域の、前記第１の高濃度拡散層領域の前記ゲート電極と反対側の端部に設けられた、前記第１の高濃度拡散層領域よりも深い第２の高濃度拡散層領域と、
前記第１，第２の高濃度拡散層領域がそれぞれ形成された前記半導体基板の表面領域に設けられた、前記第１，第２の高濃度拡散層領域の深さに応じて厚さの異なる二段構造のシリサイド膜と
を具備したことを特徴とする半導体装置。
【請求項２】
前記二段構造のシリサイド膜のうち、厚さの薄いシリサイド膜は、前記ゲート電極の側面に形成された側壁絶縁膜の下に形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板の表面上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極が形成された領域を除く、前記半導体基板の表面領域に低濃度拡散層領域を形成する工程と、
前記ゲート電極の側面部に第１の側壁絶縁膜を形成する工程と、
前記ゲート電極および前記第１の側壁絶縁膜が形成された領域を除く、前記低濃度拡散層領域が形成された前記半導体基板の表面領域に、前記低濃度拡散層領域よりも深い第１の高濃度拡散層領域を形成する工程と、
前記第１の高濃度拡散層領域が形成された前記半導体基板の表面領域にイオン種を注入する工程と、
前記ゲート電極の側面部に形成された前記第１の側壁絶縁膜の外側に、第２の側壁絶縁膜を形成する工程と、
前記ゲート電極および前記第１，第２の側壁絶縁膜が形成された領域を除く、前記第１の高濃度拡散層領域が形成された前記半導体基板の表面領域に、前記第１の高濃度拡散層領域よりも深い第２の高濃度拡散層領域を形成する工程と、
前記第２の側壁絶縁膜に対応する、前記第１の高濃度拡散層領域が形成された前記半導体基板の表面領域、および、前記第２の高濃度拡散層領域が形成された前記半導体基板の表面領域に、前記第１，第２の高濃度拡散層領域の深さに応じて厚さの異なる二段構造のシリサイド膜を形成する工程と
を具備したことを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板の表面上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極が形成された領域を除く、前記半導体基板の表面領域に低濃度拡散層領域を形成する工程と、
前記ゲート電極の側面部に第１の側壁絶縁膜を形成する工程と、
前記ゲート電極および前記第１の側壁絶縁膜が形成された領域を除く、前記低濃度拡散層領域が形成された前記半導体基板の表面領域に、前記低濃度拡散層領域よりも深い第１の高濃度拡散層領域を形成する工程と、
前記ゲート電極の側面部に形成された前記第１の側壁絶縁膜の外側に、第２の側壁絶縁膜を形成する工程と、
前記ゲート電極および前記第１，第２の側壁絶縁膜が形成された領域を除く、前記第１の高濃度拡散層領域が形成された前記半導体基板の表面領域に、前記第１の高濃度拡散層領域よりも深い第２の高濃度拡散層領域を形成する工程と、
前記第２の高濃度拡散層領域が形成された前記半導体基板の表面領域にイオン種を注入して、第１のアモルファス領域を形成する工程と、
前記第２の側壁絶縁膜を除去する工程と、
前記第２の側壁絶縁膜が除去された、前記第１の高濃度拡散層領域が形成された前記半導体基板の表面領域にイオン種を注入し、前記第１のアモルファス領域よりも浅い第２のアモルファス領域を形成する工程と、
前記第１，第２のアモルファス領域が形成された前記半導体基板の表面領域に、前記第１，第２の高濃度拡散層領域の深さに応じて厚さの異なる二段構造のシリサイド膜を形成する工程と
を具備したことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板の表面上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極が形成された領域を除く、前記半導体基板の表面領域に低濃度拡散層領域を形成する工程と、
前記ゲート電極の側面部に第１の側壁絶縁膜を形成する工程と、
前記ゲート電極および前記第１の側壁絶縁膜が形成された領域を除く、前記低濃度拡散層領域が形成された前記半導体基板の表面領域に、前記低濃度拡散層領域よりも深い第１の高濃度拡散層領域を形成する工程と、
前記ゲート電極の側面部に形成された前記第１の側壁絶縁膜の外側に、第２の側壁絶縁膜を形成する工程と、
前記ゲート電極および前記第１，第２の側壁絶縁膜が形成された領域を除く、前記第１の高濃度拡散層領域が形成された前記半導体基板の表面領域に、前記第１の高濃度拡散層領域よりも深い第２の高濃度拡散層領域を形成する工程と、
前記第２の側壁絶縁膜を除去する工程と、
前記第２の側壁絶縁膜が除去された、前記第１の高濃度拡散層領域が形成された前記半導体基板の表面領域、および、前記第２の高濃度拡散層領域が形成された前記半導体基板の表面領域に、それぞれイオン種を注入してアモルファス領域を形成する工程と、
前記第１の側壁絶縁膜の外側に第３の側壁絶縁膜を形成する工程と、
前記アモルファス領域が形成された前記半導体基板の表面領域に、前記第１，第２の高濃度拡散層領域の深さに応じて厚さの異なる二段構造のシリサイド膜を形成する工程と
を具備したことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２００６−１４０２９０（Ｐ２００６−１４０２９０Ａ）
【公開日】平成１８年６月１日（２００６．６．１）
【国際特許分類】
【出願番号】特願２００４−３２８０３４（Ｐ２００４−３２８０３４）
【出願日】平成１６年１１月１１日（２００４．１１．１１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成１８年６月１日（２００６．６．１）
【国際特許分類】
【出願日】平成１６年１１月１１日（２００４．１１．１１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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