半導体装置およびその製造方法
【課題】低コストかつ低抵抗の半導体装置およびその製造方法を提供すること。
【解決手段】基板と、前記基板上に形成された半導体層と、前記半導体層上に形成され、該半導体層の表面方向における幅が該半導体層の表面と垂直方向における高さ以上である櫛歯状の電極と、を備える。また、基板上に半導体層を形成する半導体層形成工程と、前記半導体層上に、前記半導体層の表面方向における幅が該半導体層の表面と垂直方向における高さ以上である櫛歯状の電極を形成する電極形成工程と、を含む。
【解決手段】基板と、前記基板上に形成された半導体層と、前記半導体層上に形成され、該半導体層の表面方向における幅が該半導体層の表面と垂直方向における高さ以上である櫛歯状の電極と、を備える。また、基板上に半導体層を形成する半導体層形成工程と、前記半導体層上に、前記半導体層の表面方向における幅が該半導体層の表面と垂直方向における高さ以上である櫛歯状の電極を形成する電極形成工程と、を含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
化学式ＡｌxＩｎyＧａ1-x-yＡｓuＰvＮ1-u-v（ただし、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１、０≦ｕ≦１、０≦ｖ≦１、ｕ＋ｖ＜１）で表されるＩＩＩ族窒化物系化合物半導体、たとえばＧａＮ系の材料を用いた半導体装置は、ＧａＡｓ系の材料に比べてそのバンドギャップエネルギーが大きく、しかも耐熱温度が高く高温動作に優れており、近年盛んに研究されている。
【０００３】
また、一般的に、ＧａＮ系の半導体装置において、基板としてＳｉ等の異種基板を用いた電界効果トランジスタやショットキーバリアダイオードなどは、電極が半導体層上に配置された横型装置である（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−０７６６７３号公報
【特許文献２】特開２００４−１６５５８７号公報
【特許文献３】特開２００７−２６２４４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置を実用化する際には、低コスト化のために、半導体装置のチップ面積をなるべく小さくして小型化し、半導体材料のコストを低減することが好ましい。しかしながら、半導体装置を小型化するのにともなって、その電極の幅を狭くすると、電極の電気抵抗が高くなり、高抵抗の半導体装置になってしまうという問題があった。
【０００６】
本発明は、上記に鑑みてなされたものであって、低コストかつ低抵抗の半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、目的を達成するために、本発明に係る半導体装置は、基板と、前記基板上に形成された半導体層と、前記半導体層上に形成され、該半導体層の表面方向における幅が該半導体層の表面と垂直方向における高さ以上である櫛歯状の電極と、を備えることを特徴とする。
【０００８】
また、本発明に係る半導体装置は、上記の発明において、前記電極の幅は、１μｍ以上２０μｍ以下であることを特徴とする。
【０００９】
また、本発明に係る半導体装置は、上記の発明において、前記電極の高さは、前記幅よりも大きいことを特徴とする。
【００１０】
また、本発明に係る半導体装置は、上記の発明において、前記電極は、電極材料として、Ｃｕ、Ａｕ、Ａｇ、Ｔｉ、Ａｌ、Ｗ、Ｎｉ、Ｍｏおよびこれらの合金の少なくともいずれか一つを含むことを特徴とする。
【００１１】
また、本発明に係る半導体装置は、上記の発明において、前記電極の一部または全部が、電極材料のナノ粒子を含む塗布剤を塗布し、該塗布剤を焼成して形成したものであることを特徴とする。
【００１２】
また、本発明に係る半導体装置は、上記の発明において、電界効果トランジスタであることを特徴とする。
【００１３】
また、本発明に係る半導体装置は、上記の発明において、ショットキーバリアダイオードであることを特徴とする。
【００１４】
また、本発明に係る半導体装置の製造方法は、基板上に半導体層を形成する半導体層形成工程と、前記半導体層上に、前記半導体層の表面方向における幅が該半導体層の表面と垂直方向における高さ以上である櫛歯状の電極を形成する電極形成工程と、を含むことを特徴とする。
【００１５】
また、本発明に係る半導体装置の製造方法は、上記の発明において、前記電極形成工程は、電極材料のナノ粒子を含む塗布剤を塗布する塗布工程と、前記塗付した塗布剤を焼成する焼成工程とを含むことを特徴とする。
【００１６】
また、本発明に係る半導体装置の製造方法は、上記の発明において、前記塗付工程において、インクジェット法を用いて前記塗付剤を塗布することを特徴とする。
【発明の効果】
【００１７】
本発明によれば、電極の電気抵抗値を低く維持したままに電極幅を狭くでき、小型化できるので、低コストかつ低抵抗の半導体装置を実現できるという効果を奏する。
【図面の簡単な説明】
【００１８】
【図１】図１は、実施の形態１に係る半導体装置の模式的な平面図である。
【図２】図２は、図１に示す半導体装置の単位素子を矢印の方向から見た断面斜視図である。
【図３】図３は、図１に示す半導体装置の各電極の積層部の形成方法の一例を説明する説明図である。
【図４】図４は、実施の形態２に係る半導体装置の単位素子の模式的な断面図である。
【図５】図５は、実施の形態３に係る半導体装置の単位素子の模式的な断面図である。
【図６】図６は、実施の形態４に係る半導体装置の単位素子の模式的な断面図である。
【図７】図７は、実施の形態５に係る半導体装置の単位素子の模式的な断面図である。
【発明を実施するための形態】
【００１９】
以下に、図面を参照して本発明に係る半導体装置およびその製造方法の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、各図面は模式的なものであり、各層の厚みと幅との関係、各層の比率などは、現実と異なるように表示されている部分も存在することに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている。
【００２０】
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体装置１０００の模式的な平面図である。この半導体装置１０００は、複数の単位素子を含んで構成されている。図２は、図１に示す半導体装置１０００の単位素子１００を矢印Ａの方向から見た断面斜視図である。
【００２１】
この単位素子１００は、Ｓｉからなる基板１と、ＡｌＮ層とＧａＮ層とを交互に積層して形成したバッファ層２と、アンドープのＧａＮからなる電子走行層３と、ＡｌＧａＮからなる電子供給層４と、電子供給層４上に形成されたソース電極５、ドレイン電極６、ゲート電極７を備えている。すなわち、この単位素子１００は、ＡｌＧａＮ／ＧａＮのヘテロ構造を有する電界効果トランジスタ（ＨＦＥＴ）であり、電子走行層３に発生する２次元電子ガスをキャリアとして動作する。
【００２２】
また、ソース電極５、ドレイン電極６、ゲート電極７は、電子供給層４と接触する接触部５ｂ〜７ｂと、接触部５ｂ〜７ｂ上に積層した積層部５ｃ〜７ｃを、それぞれ有している。接触部５ｂ、６ｂは、電子供給層４とオーミック接触させるためにＴｉ／ＡｌＳｉ／Ｍｏ構造を有している。また、接触部７ｂは、電子供給層４とショットキー接触させるためにＮｉ／Ａｕ構造を有している。また、積層部５ｃ〜７ｃはいずれもＣｕからなる。
【００２３】
また、ソース電極５、ドレイン電極６はそれぞれ、外部と電気的に接続する共通のボンディングパッド５ａ、６ａから櫛歯状に電極が延伸した構造を有しており、各櫛歯電極は単位素子１００を含めた各単位素子に電極を提供している。ゲート電極７は、図示しないボンディングパッドにつながる連結電極７ａからループ状に電極が延伸した構造を有しており、各ループ電極は単位素子１００を含めた各単位素子に電極を提供している。このため、ソース電極５、ドレイン電極６、ゲート電極７には、ボンディングパッド５ａ、６ａ、連結電極７ａから図２における紙面奥行き方向に手前側または奥側に向かって電流が流れることとなる。以下、この方向を電極の長さ方向という。
【００２４】
ここで、この半導体装置１０００においては、装置の小型化のために、ソース電極５、ドレイン電極６は、その電子供給層４の表面方向における幅が狭くなっているが、これとともに、ソース電極５、ドレイン電極６の電子供給層４の表面と垂直方向における高さは、その幅以上の大きさになっている。その結果、ソース電極５、ドレイン電極６は、その幅を狭くしたにもかかわらず、電極の電気抵抗が低く維持される。
【００２５】
以下、具体的に説明する。たとえば、横型装置である半導体装置１０００のソース−ドレイン間の電気抵抗値Ｒtotalは、以下の式（１）で表される。
Ｒtotal＝Ｒs＋２Ｒc＋２Ｒm ・・・ （１）
【００２６】
ただし、Ｒsは、半導体部分（電子走行層３、電子供給層４）の電気抵抗値であり、Ｒcは、半導体層である電子供給層４と電極（ソース電極５またはドレイン電極６）との接触抵抗値であり、Ｒmは、電極（ソース電極５またはドレイン電極６）の電気抵抗値である。
【００２７】
したがって、装置の小型化のために、Ｒｃが大きくならない範囲で、できるだけソース電極５の幅を狭くするとよい。しかし、ソース電極５の高さがそのままの場合は、ソース電極５の長さ方向と垂直の断面の断面積が小さくなるのでＲmが大きくなり、Ｒtotalも大きくなる。
【００２８】
これに対して、この半導体装置１０００では、ソース電極５の幅を狭くするとともに、高さを高く、具体的には幅以上に大きくし、ソース電極５の断面積が小さくならないようにすることによってその電気抵抗値Ｒmを低く維持している。また、ドレイン電極６についても、幅を狭くするとともに、高さを幅以上に大きくしている。その結果、ソース−ドレイン間の電気抵抗値Ｒtotalは低く維持される。その結果、半導体装置１０００は、全体的に低抵抗の半導体装置となる。一方、これとともに、ソース電極５、ドレイン電極６の幅を狭くしたことにより、半導体装置１０００の幅も狭くできるので、小型となり、半導体材料等の材料コストが削減されるので低コストとなる。
【００２９】
なお、ゲート電極７については、その幅が半導体装置１０００の諸特性に影響を与えるために、所定の幅とし、小型化のために幅を狭くしてはいない。しかしながら、ゲート電極７の高さを高くしているため、半導体装置１０００のゲート抵抗が低減するので、スイッチング特性が向上することとなる。
【００３０】
また、この半導体装置１０００では、ソース電極５、ドレイン電極６、ゲート電極７のそれぞれの構造を、電子供給層４との接触状態を所望のオーミック接触またはショットキー接触とする積層構造を有する接触部５ｂ〜７ｂと、Ｃｕ単一の材質からなる積層部５ｃ〜７ｃとの２層構造にしている。その結果、ソース電極５、ドレイン電極６、ゲート電極７のそれぞれについて、電子供給層４との所望の接触状態を確保しつつ、電極の高さを容易に高く形成することができる。
【００３１】
また、ソース電極５、ドレイン電極６の幅と高さとを例示すると、いずれの電極についても、幅は１μｍ以上２０μｍであり、高さは幅以上の大きさでありかつ１０００μｍ以下である。また、高さが幅より大きければ、電極の電気抵抗値を低く維持しつつ幅を狭める効果が顕著であり、より好ましい。また高さが１０００μｍ以下であれば、素子最表面のパッシベーション膜形成時の電極側面のカバレッジ（被覆性）がよく、パッケージ工程でのモールド樹脂中に気泡が入りにくいなどの点で、好ましい。
【００３２】
また、電極の幅を狭くしすぎると、半導体層と電極との接触抵抗値Ｒcも高くなるが、１μｍ以上の幅があれば、接触抵抗値に影響は出ない。
【００３３】
また、この半導体装置１０００のように電極の幅を狭くするとともに高さを幅以上に大きくすることによって、電極内の電流密度の増大も抑制される。その結果、電極内でのエレクトロマイグレーションの発生による電極の劣化も抑制されるので、長期的な信頼性も維持される。
【００３４】
以上説明したように、本実施の形態１に係る半導体装置１０００は、低コストかつ低抵抗であり、長期信頼性も維持された半導体装置となる。
【００３５】
（製造方法）
つぎに、この半導体装置１０００の製造方法の一例について説明する。はじめに、ＭＯＣＶＤ（Metal organic chemical vapor deposition）装置等の結晶成長装置を用いて、基板１上に、バッファ層２、電子走行層３、電子供給層４を順次成長する。なお、各半導体層の厚さについては、たとえば、バッファ層２についてはＡｌＮ層を２０ｎｍ、ＧａＮ層を３００ｎｍとしてそれぞれ１２層ずつ成長し、電子走行層３、電子供給層４についてはそれぞれ７００ｎｍ、２０ｎｍとする。
【００３６】
つぎに、電子供給層４上に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）により、ＳｉＯ２膜を形成する。ＳｉＯ２膜の厚さは３００ｎｍ程度である。次に、パターニングを行って、ゲート電極７を形成すべき箇所のＳｉＯ２膜をマスクして、ソース電極５とドレイン電極６を形成すべき箇所を開口して電子供給層４の表面を露出させ、そこに、Ｔｉ、ＡｌとＳｉの合金膜、Ｍｏを順次蒸着してソース電極５の接触部５ｂとドレイン電極６の接触部６ｂとを形成する。その後、９００℃で１分の熱処理をおこなう。Ｔｉ層の厚さは０．０２５μｍ、ＡｌとＳｉの合金層の厚さは０．１０μｍであり、Ａｌ：Ｓｉの組成比は０．８８：０．１２である。次いで、逆に、接触部５ｂ、６ｂの上をマスクし、ゲートとなる部分に開口部を設けたＳｉＯ２マスクを形成し、Ｎｉ、Ａｕを順次蒸着してゲート電極７の接触部７ｂを形成する。
【００３７】
さらに、接触部５ｂ〜７ｂ上に開口部を設けた不図示の層間絶縁膜を形成し、接触部５ｂ〜７ｂ上に、それぞれ積層部５ｃ〜７ｃを形成する。図３は、図１に示す半導体装置１０００の各電極の積層部５ｃ〜７ｃの形成方法の一例を説明する説明図である。この製造方法では、たとえば特許文献２に開示されるインクジェット法を用いて各電極を形成する。すなわち、ガラス製キャピラリ等からなるノズルに、一次粒径がナノメートルオーダーの銅の微粒子（ナノ粒子）を分散させた塗布剤を充填する。そして、この塗布剤に所定の電圧を印加して帯電させ、ノズルから塗布剤の液滴をピコリットル程度の量で吐出させて、各接触部５ｂ〜７ｂに、塗布層５ｃａ〜７ｃａを塗布する塗布工程を行う。その後、たとえば窒素ガス等の不活性ガス雰囲気中で３００℃、６０分の焼成工程により塗布層５ｃａ〜７ｃａを焼結する。その後、さらに、塗布層５ｃｂ〜７ｃｂの塗布工程および焼成工程、塗布層５ｃｃ〜７ｃｃの塗布工程および焼成工程を繰り返し行い、積層部５ｃ〜７ｃを形成する。このようにして、所望の高さを有するソース電極５、ドレイン電極６、ゲート電極７を形成し、半導体装置１０００が完成する。なお、塗布工程と焼成工程との組み合わせは、所望の高さに応じて適宜の回数だけ行なえばよい。
【００３８】
上述の塗布剤としては、たとえば独立分散型の銅ナノメタルインクを用いることができる。また、塗布剤を塗布し、焼成により緻密な焼結体を形成すること等を考慮すると、塗布剤に分散させる銅のナノ粒子の一次粒子の平均粒径は、１〜１５０ｎｍであることが好ましく、ナノ微粒子の製造性を考慮すると、１〜１００ｎｍであることが好ましい。
【００３９】
また、銅は酸化しやすく、室温でも空気中の酸素と容易に反応して表面に酸化被膜を形成してしまうことが知られている。特に、表面積比率の高い微粒子状の銅の場合には、空気中であっても微粒子のほぼ全体が酸化銅になってしまう。したがって、形成する電極の導電性を高めるために酸化銅の微粒子を還元することが好ましい。この還元の方法としては、たとえば特許文献３に記載のように、塗布剤にカーボン材料を混合させ、焼結工程において酸化性雰囲気中で一次焼結を行う等の方法があるが、その方法は特に限定されない。
【００４０】
上述したインクジェット法によれば、電極を短時間かつ高いパターン精度で高く形成できるので好ましい。また、高価なステッパ、フォトマスク、スパッタ装置等を用いずに電極を高く形成できるので、低コストでの製造が可能となる。
【００４１】
ただし、半導体装置１０００の各電極の形成方法については、上述した方法に限られない。たとえば、インクジェット法によって電子供給層４に直接、ソース電極５、ドレイン電極６、ゲート電極７を形成してもよい。さらには、電極形成方法は、インクジェット法を用いる方法に限られない。たとえば、層間絶縁膜上に厚い銅めっき膜を蒸着し、フォトリソグラフィ技術と高温ドライエッチングを用いて銅をパターニングしてソース電極５、ドレイン電極６、ゲート電極７を形成してもよい。なお、この場合は、銅膜が厚いため、ドライエッチングが終了するまでにマスクとなるレジスト材がエッチングされて、マスクのパターンの形状が変化してしまうおそれがある。したがって、電子供給層４とレジスト材の間に、レジスト材よりもエッチング速度が遅い絶縁膜を形成し、マスクを２層構造として、その形状変化を防止することが好ましい。なお、上記のドライエッチングの代わりにウェットエッチングを使用すると、銅膜が厚いため、サイドエッチにより電極の上側が幅狭になるようにその側壁が傾斜し、さらにはレジスト材が剥がれてしまうおそれがある。また、パターニング後に部分めっきする方法を用いる場合は、レジスト材を厚く形成しなければならない。そのため、フォトマスクを用いてレジスト材をパターニングする際に、光の回折の影響等でパターン精度が低下し、その結果電極のパターン精度が低下するおそれがあるので、この点にも留意して、パターンの形成を行なう必要がある。
【００４２】
なお、上記実施の形態１では、各電極を接触部と積層部との２層構造としているが、本発明の電極はこのような構造のものに限られず、たとえば電極全体が、その直下の層と所望の接触状態を確保できるような構造を有していてもよい。
【００４３】
（実施の形態２）
つぎに、本発明の実施の形態２について説明する。本実施の形態２に係る半導体装置は、双方向スイッチとして用いることができるＦＥＴである。本実施の形態２に係る半導体装置は、複数の単位素子を含んで構成されている。
【００４４】
図４は、実施の形態２に係る半導体装置の単位素子２００の模式的な断面図である。この単位素子２００は、基板８と、バッファ層９と、ｐ−ＧａＮからなるチャネル層１０とを備えている。チャネル層１０は、ソース領域、ドレイン領域に形成されたｎ＋−ＧａＮからなるコンタクト領域１１、１２と、コンタクト領域１１、１２のそれぞれに隣接して形成されたｎ−−ＧａＮからなるリサーフ領域１３、１４を有している。また、この単位素子２００は、さらにコンタクト領域１１上に形成されたソース／ドレイン電極１６と、コンタクト領域１２上に形成されたドレイン／ソース電極１７と、ＳｉＯ２からなるゲート絶縁膜１５を介してゲート領域に形成されたゲート電極１８とを備えている。すなわち、この単位素子２００は、ＭＯＳ構造のＦＥＴである。
【００４５】
また、ソース／ドレイン電極１６、ドレイン／ソース電極１７、ゲート電極１８は、それらの直下に位置する層と接触する接触部１６ｂ〜１８ｂと、接触部１６ｂ〜１８ｂ上に積層した積層部１６ｃ〜１８ｃを、それぞれ有している。接触部１６ｂ、１７ｂは、Ｔｉ／ＡｌＳｉ／Ｍｏ構造を有している。また、接触部１８ｂは、りん（Ｐ）を添加したポリシリコンからなる。また、積層部１６ｃ〜１８ｃはいずれもＣｕからなる。
【００４６】
また、ソース／ドレイン電極１６、ドレイン／ソース電極１７、ゲート電極１８は、半導体装置１０００の場合と同様に、それぞれ、外部と電気的に接続する共通の部分から延伸した櫛歯電極である。このため、ソース／ドレイン電極１６、ドレイン／ソース電極１７、ゲート電極１８には、図４における紙面奥行き方向（長さ方向）に電流が流れることとなる。
【００４７】
本実施の形態２に係る半導体装置においても、半導体装置１０００の場合と同様に、ソース／ドレイン電極１６、ドレイン／ソース電極１７の幅を狭くするとともに、これらの高さを幅以上に大きくしているので、低コストかつ低抵抗の半導体装置となる。また、本実施の形態２に係る半導体装置は、電流の流れる向きに応じて、ソース／ドレイン電極１６をソース電極またはドレイン電極として使用することで、１素子で双方向スイッチを実現できる。また、本実施の形態２に係る半導体装置は、半導体材料としてオン抵抗が低い低損失のＧａＮを用いているため、半導体材料としてたとえばＳｉを用いた場合と比べて装置の損失を大幅に低減できる。また、本実施の形態２に係る半導体装置は、リサーフ領域１３、１４を有しているため、より耐圧が高い装置となる。
【００４８】
なお、本実施の形態２に係る半導体装置は、たとえば以下のように製造できる。はじめに、結晶成長装置を用いて、基板８上に、バッファ層９、チャネル層１０を順次成長する。なお、チャネル層１０は、たとえばＭｇ、Ｚｎ等のｐ型ドーパントを添加して厚さ５００ｎｍだけ成長する。つぎに、イオン注入法を用いて、チャネル層１０の所定の領域に、ｎ型ドーパントであるＳｉイオンを所定の加速電圧、ドーズ量で注入し、その後活性化アニール処理を行って、コンタクト領域１１、１２およびリサーフ領域１３、１４を形成する。その後、ゲート絶縁膜１５をたとえば厚さ６０ｎｍで形成し、半導体装置１０００の場合と同様の方法を用いてソース／ドレイン電極１６、ドレイン／ソース電極１７、ゲート電極１８を形成し、本実施の形態２に係る半導体装置が完成する。
【００４９】
（実施の形態３）
つぎに、本発明の実施の形態３について説明する。本実施の形態３に係る半導体装置は、実施の形態２と同様に双方向スイッチとして用いることができるものであるが、ゲート電極を２つ備えている点で実施の形態２とは異なる。
【００５０】
本実施の形態３に係る半導体装置は、複数の単位素子を含んで構成されている。図５は、本実施の形態３に係る半導体装置の単位素子３００の模式的な断面図である。この単位素子３００は、基板１９と、バッファ層２０と、ｐ−ＧａＮからなるチャネル層２１を備えている。チャネル層２１は、ソース領域、ドレイン領域に形成されたｎ＋−ＧａＮからなるコンタクト領域２２、２３と、コンタクト領域２２、２３の間に形成されたリサーフ領域２４とを有している。また、この単位素子３００は、さらにコンタクト領域２２上に形成されたソース／ドレイン電極２７と、コンタクト領域２３上に形成されたドレイン／ソース電極２８と、ＳｉＯ２からなるゲート絶縁膜２５、２６を介してゲート領域に形成されたゲート電極２９ａ、２９ｂとを備えている。
【００５１】
また、ソース／ドレイン電極２７、ドレイン／ソース電極２８、ゲート電極２９ａ、２９ｂは、それらの直下に位置する層と接触する接触部２７ｂ、２８ｂ、２９ａｂ、２９ｂｂと、接触部２７ｂ〜２９ｂｂ上に積層した積層部２７ｃ、２８ｃ、２９ａｃ、２９ｂｃを、それぞれ有している。接触部２７ｂ、２８ｂは、Ｔｉ／ＡｌＳｉ／Ｍｏ構造を有している。また、接触部２９ａｂ、２９ｂｂは、りんを添加したポリシリコンからなる。また、積層部２７ｃ〜２９ｂｃはいずれもＣｕからなる。
【００５２】
また、ソース／ドレイン電極２７、ドレイン／ソース電極２８、ゲート電極２９ａ、２９ｂは、半導体装置１０００の場合と同様に、それぞれ、外部と電気的に接続する共通の部分から延伸した櫛歯電極である。このため、ソース／ドレイン電極２７、ドレイン／ソース電極２８、ゲート電極２９ａ、２９ｂには、図５における紙面奥行き方向（長さ方向）に電流が流れることとなる。
【００５３】
本実施の形態３に係る半導体装置は、実施の形態２に係る半導体装置と同様に、ソース／ドレイン電極２７、ドレイン／ソース電極２８の幅を狭くするとともに、これらの高さを幅以上に大きくしているので、低コストかつ低抵抗の半導体装置となる。また、本実施の形態３に係る半導体装置は、実施の形態２と同様に、１素子で双方向スイッチを実現できる。さらに、本実施の形態３に係る半導体装置は、ゲート電極を２つ備えており、ゲート電極２９ａはソース／ドレイン電極２７のより近くに配置しており、ゲート電極２９ｂはドレイン／ソース電極２８のより近くに配置している。そして、或る電流の向きに対してソース／ドレイン電極２７とゲート電極２９ａとの組み合わせをソース−ゲート電極として用い、逆の向きに対してドレイン／ソース電極２８とゲート電極２９ｂとの組み合わせをソース−ゲート電極として用いることができる。これによって、ゲート電極が１つの場合よりも、いずれの向きの電流に対してもソース−ゲート間の距離を小さくできるので、いずれの向きの電流に対してもオン抵抗がより低くなる。
【００５４】
（実施の形態４）
つぎに、本発明の実施の形態４について説明する。本実施の形態４に係る半導体装置は、実施の形態３と同様にゲート電極を２つ備え、双方向スイッチとして用いることができるものであるが、２つのゲートの構造が異なるものである。
【００５５】
本実施の形態４に係る半導体装置は、複数の単位素子を含んで構成されている。図６は、本実施の形態４に係る半導体装置の単位素子４００の模式的な断面図である。この単位素子４００は、基板３０と、バッファ層３１と、ｐ−ＧａＮからなるチャネル層３２と、アンドープのＧａＮからなる電子走行層３３と、ＡｌＧａＮからなる電子供給層３４とを備えている。また、電子供給層３４の表面からチャネル層３２に到る深さまで幅が１μｍで深さが５０ｎｍのリセス部３５が形成されている。また、電子供給層３４の表面からリセス部３５の内部にわたってゲート絶縁膜３６が形成されている。また、この単位素子４００は、さらに電子供給層３４上のリセス部３５近傍に形成されたソース／ドレイン電極３７と、電子供給層３４上のソース／ドレイン電極３７とは反対側に形成されたドレイン／ソース電極３８と、ゲート絶縁膜３６上に形成されたゲート電極３９ａと、電子供給層３４上のドレイン／ソース電極３８近傍に形成されたゲート電極３９ｂとを備えている。なお、符号Ｇは、電子走行層３３と電子供給層３４とのヘテロ構造により、電子走行層３３に発生する２次元電子ガスを示している。
【００５６】
また、ソース／ドレイン電極３７、ドレイン／ソース電極３８、ゲート電極３９ｂは、それらの直下に位置する層と接触する接触部３７ｂ、３８ｂ、３９ｂｂと、接触部３７ｂ〜３９ｂｂ上に積層した積層部３７ｃ、３８ｃ、３９ｂｃを、それぞれ有している。接触部３７ｂ、３８ｂは、Ｔｉ／ＡｌＳｉ／Ｍｏ構造を有している。また、接触部３９ｂｂは、りんを添加したポリシリコンからなる。また、積層部３７ｃ〜３９ｂｃはいずれもＣｕからなる。また、ゲート電極３９ａについては、りんを添加したポリシリコンからなる。なお、ゲート電極３９ａをゲート電極３９ｂと同様に２層構造としてもよい。
【００５７】
また、ソース／ドレイン電極３７、ドレイン／ソース電極３８、ゲート電極３９ａ、３９ｂは、半導体装置１０００の場合と同様に、それぞれ、外部と電気的に接続する共通の部分から延伸した櫛歯電極である。このため、ソース／ドレイン電極３７、ドレイン／ソース電極３８、ゲート電極３９ａ、３９ｂには、図６における紙面奥行き方向（長さ方向）に電流が流れることとなる。
【００５８】
本実施の形態４に係る半導体装置は、実施の形態３に係る半導体装置と同様に、ソース／ドレイン電極３７、ドレイン／ソース電極３８の幅を狭くするとともに、これらの高さを幅以上に大きくしているので、低コストかつ低抵抗の半導体装置となる。また、本実施の形態４に係る半導体装置は、実施の形態３と同様に、１素子で双方向スイッチを実現でき、さらに、ソース／ドレイン電極３７とゲート電極３９ａとの組み合わせと、ドレイン／ソース電極３８とゲート電極３９ｂとの組み合わせとのいずれかをソース−ゲート電極として用いることによって、オン抵抗がより低くなる。さらに、本実施の形態４に係る半導体装置は、ゲート電極３９ａを用いた場合はリセス部３５の存在によりノーマリオフ特性を有し、ゲート電極３９ｂを用いた場合はノーマリオン特性を有するスイッチ装置となるので、電流の向きによって異なる特性を有する双方向スイッチを実現できる。
【００５９】
（実施の形態５）
つぎに、本発明の実施の形態５について説明する。本実施の形態５に係る半導体装置は、ショットキーバリアダイオードである。
【００６０】
本実施の形態５に係る半導体装置は、複数の単位素子を含んで構成されている。図７は、本実施の形態５に係る半導体装置の単位素子５００の模式的な断面図である。この単位素子５００は、基板４０と、バッファ層４１と、アンドープのＧａＮからなる電子走行層４２と、ＡｌＧａＮからなる電子供給層４３と、電子供給層４３上に形成された、オーミック電極４４と、ショットキー電極４５とを備えている。すなわち、この単位素子５００は、ショットキーバリアダイオードである。
【００６１】
また、オーミック電極４４、ショットキー電極４５は、電子供給層４３と接触する接触部４４ｂ、４５ｂと、接触部４４ｂ、４５ｂ上に積層した積層部４４ｃ、４５ｃを、それぞれ有している。接触部４４ｂは、Ｔｉ／ＡｌＳｉ／Ｍｏ構造を有している。また、接触部４５ｂは、Ｎｉ／Ａｕ構造を有している。また、積層部４４ｃ、４５ｃはいずれもＣｕからなる。
【００６２】
なお、オーミック電極４４、ショットキー電極４５は、半導体装置１０００の場合と同様に、それぞれ、外部と電気的に接続する共通のボンディングパッドから延伸した櫛歯電極である。このため、オーミック電極４４、ショットキー電極４５には、図７における紙面奥行き方向（長さ方向）に電流が流れることとなる。
【００６３】
本実施の形態５に係る半導体装置も、オーミック電極４４、ショットキー電極４５の幅を狭くするとともに、これらの高さの方を大きくしているので、低コストかつ低抵抗の半導体装置となる。
【００６４】
なお、本発明において、上記実施の形態では、各電極を形成するための電極材料は、上記実施の形態において示したＣｕ、Ａｕ、Ｔｉ、Ａｌ、Ｓｉ、Ｎｉ、Ｍｏの他、銀（Ａｇ）、タングステン（Ｗ）等、およびこれらの合金の少なくともいずれか一つを含むものでもよい。特に、Ｃｕ、Ａｕ、Ａｇ、Ｔｉ、Ａｌ、Ｗ、およびこれらの合金が好ましい。
【００６５】
また、上記実施の形態では、半導体層がＧａＮまたはＡｌＧａＮからなるものであるが、他の窒化物系化合物半導体や、ＧａＡｓ系化合物半導体等の他の半導体材料からなるものでもよい。
【００６６】
また、上記実施の形態では、ゲート絶縁膜はＳｉＯ２からなるものであるが、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、ＭｇＯ、ＧａＯｘ、ＧｄＯｘ、ＡｌＮの少なくともいずれか一つからなるものでもよい。
【００６７】
また、上記実施の形態では、基板はＳｉからなるものであるが、基板材料としてはサファイアやＳｉＣ等でもよい。
【００６８】
また、上記実施の形態では、半導体装置は電界効果トランジスタまたはショットキーバリアダイオードであるが、本発明は他の横型の半導体装置に対しても適用できる。
【符号の説明】
【００６９】
１、８、１９、３０、４０ 基板
２、９、２０、３１、４１ バッファ層
３、３３、４２ 電子走行層
４、３４、４３ 電子供給層
５ ソース電極
５ａ、６ａ ボンディングパッド
５ｂ〜７ｂ、１６ｂ〜１８ｂ、２７ｂ、２８ｂ、２９ａｂ、２９ｂｂ、３７ｂ、３８ｂ、３９ｂｂ、４４ｂ、４５ｂ 接触部
５ｃ〜７ｃ、１６ｃ〜１８ｃ、２７ｃ、２８ｃ、２９ａｃ、２９ｂｃ、３７ｃ、３８ｃ、３９ｂｃ、４４ｃ、４５ｃ 積層部
５ｃａ〜５ｃｃ、６ｃａ〜６ｃｃ、７ｃａ〜７ｃｃ 塗布層
６、１６ ドレイン電極
７、１８、２９ａ、２９ｂ、３９ａ、３９ｂ ゲート電極
７ａ 連結電極
１０、２１、３２ チャネル層
１１、１２、２２、２３ コンタクト領域
１３、１４、２４ リサーフ領域
１５、２５、２６、３６ ゲート絶縁膜
１６、２７、３７ ソース／ドレイン電極
１７、２８、３８ ドレイン／ソース電極
３５ リセス部
４４ オーミック電極
４５ ショットキー電極
１００〜５００ 単位素子
１０００ 半導体装置
Ａ 矢印
Ｇ ２次元電子ガス
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
化学式ＡｌxＩｎyＧａ1-x-yＡｓuＰvＮ1-u-v（ただし、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１、０≦ｕ≦１、０≦ｖ≦１、ｕ＋ｖ＜１）で表されるＩＩＩ族窒化物系化合物半導体、たとえばＧａＮ系の材料を用いた半導体装置は、ＧａＡｓ系の材料に比べてそのバンドギャップエネルギーが大きく、しかも耐熱温度が高く高温動作に優れており、近年盛んに研究されている。
【０００３】
また、一般的に、ＧａＮ系の半導体装置において、基板としてＳｉ等の異種基板を用いた電界効果トランジスタやショットキーバリアダイオードなどは、電極が半導体層上に配置された横型装置である（たとえば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−０７６６７３号公報
【特許文献２】特開２００４−１６５５８７号公報
【特許文献３】特開２００７−２６２４４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置を実用化する際には、低コスト化のために、半導体装置のチップ面積をなるべく小さくして小型化し、半導体材料のコストを低減することが好ましい。しかしながら、半導体装置を小型化するのにともなって、その電極の幅を狭くすると、電極の電気抵抗が高くなり、高抵抗の半導体装置になってしまうという問題があった。
【０００６】
本発明は、上記に鑑みてなされたものであって、低コストかつ低抵抗の半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した課題を解決し、目的を達成するために、本発明に係る半導体装置は、基板と、前記基板上に形成された半導体層と、前記半導体層上に形成され、該半導体層の表面方向における幅が該半導体層の表面と垂直方向における高さ以上である櫛歯状の電極と、を備えることを特徴とする。
【０００８】
また、本発明に係る半導体装置は、上記の発明において、前記電極の幅は、１μｍ以上２０μｍ以下であることを特徴とする。
【０００９】
また、本発明に係る半導体装置は、上記の発明において、前記電極の高さは、前記幅よりも大きいことを特徴とする。
【００１０】
また、本発明に係る半導体装置は、上記の発明において、前記電極は、電極材料として、Ｃｕ、Ａｕ、Ａｇ、Ｔｉ、Ａｌ、Ｗ、Ｎｉ、Ｍｏおよびこれらの合金の少なくともいずれか一つを含むことを特徴とする。
【００１１】
また、本発明に係る半導体装置は、上記の発明において、前記電極の一部または全部が、電極材料のナノ粒子を含む塗布剤を塗布し、該塗布剤を焼成して形成したものであることを特徴とする。
【００１２】
また、本発明に係る半導体装置は、上記の発明において、電界効果トランジスタであることを特徴とする。
【００１３】
また、本発明に係る半導体装置は、上記の発明において、ショットキーバリアダイオードであることを特徴とする。
【００１４】
また、本発明に係る半導体装置の製造方法は、基板上に半導体層を形成する半導体層形成工程と、前記半導体層上に、前記半導体層の表面方向における幅が該半導体層の表面と垂直方向における高さ以上である櫛歯状の電極を形成する電極形成工程と、を含むことを特徴とする。
【００１５】
また、本発明に係る半導体装置の製造方法は、上記の発明において、前記電極形成工程は、電極材料のナノ粒子を含む塗布剤を塗布する塗布工程と、前記塗付した塗布剤を焼成する焼成工程とを含むことを特徴とする。
【００１６】
また、本発明に係る半導体装置の製造方法は、上記の発明において、前記塗付工程において、インクジェット法を用いて前記塗付剤を塗布することを特徴とする。
【発明の効果】
【００１７】
本発明によれば、電極の電気抵抗値を低く維持したままに電極幅を狭くでき、小型化できるので、低コストかつ低抵抗の半導体装置を実現できるという効果を奏する。
【図面の簡単な説明】
【００１８】
【図１】図１は、実施の形態１に係る半導体装置の模式的な平面図である。
【図２】図２は、図１に示す半導体装置の単位素子を矢印の方向から見た断面斜視図である。
【図３】図３は、図１に示す半導体装置の各電極の積層部の形成方法の一例を説明する説明図である。
【図４】図４は、実施の形態２に係る半導体装置の単位素子の模式的な断面図である。
【図５】図５は、実施の形態３に係る半導体装置の単位素子の模式的な断面図である。
【図６】図６は、実施の形態４に係る半導体装置の単位素子の模式的な断面図である。
【図７】図７は、実施の形態５に係る半導体装置の単位素子の模式的な断面図である。
【発明を実施するための形態】
【００１９】
以下に、図面を参照して本発明に係る半導体装置およびその製造方法の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、各図面は模式的なものであり、各層の厚みと幅との関係、各層の比率などは、現実と異なるように表示されている部分も存在することに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている。
【００２０】
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体装置１０００の模式的な平面図である。この半導体装置１０００は、複数の単位素子を含んで構成されている。図２は、図１に示す半導体装置１０００の単位素子１００を矢印Ａの方向から見た断面斜視図である。
【００２１】
この単位素子１００は、Ｓｉからなる基板１と、ＡｌＮ層とＧａＮ層とを交互に積層して形成したバッファ層２と、アンドープのＧａＮからなる電子走行層３と、ＡｌＧａＮからなる電子供給層４と、電子供給層４上に形成されたソース電極５、ドレイン電極６、ゲート電極７を備えている。すなわち、この単位素子１００は、ＡｌＧａＮ／ＧａＮのヘテロ構造を有する電界効果トランジスタ（ＨＦＥＴ）であり、電子走行層３に発生する２次元電子ガスをキャリアとして動作する。
【００２２】
また、ソース電極５、ドレイン電極６、ゲート電極７は、電子供給層４と接触する接触部５ｂ〜７ｂと、接触部５ｂ〜７ｂ上に積層した積層部５ｃ〜７ｃを、それぞれ有している。接触部５ｂ、６ｂは、電子供給層４とオーミック接触させるためにＴｉ／ＡｌＳｉ／Ｍｏ構造を有している。また、接触部７ｂは、電子供給層４とショットキー接触させるためにＮｉ／Ａｕ構造を有している。また、積層部５ｃ〜７ｃはいずれもＣｕからなる。
【００２３】
また、ソース電極５、ドレイン電極６はそれぞれ、外部と電気的に接続する共通のボンディングパッド５ａ、６ａから櫛歯状に電極が延伸した構造を有しており、各櫛歯電極は単位素子１００を含めた各単位素子に電極を提供している。ゲート電極７は、図示しないボンディングパッドにつながる連結電極７ａからループ状に電極が延伸した構造を有しており、各ループ電極は単位素子１００を含めた各単位素子に電極を提供している。このため、ソース電極５、ドレイン電極６、ゲート電極７には、ボンディングパッド５ａ、６ａ、連結電極７ａから図２における紙面奥行き方向に手前側または奥側に向かって電流が流れることとなる。以下、この方向を電極の長さ方向という。
【００２４】
ここで、この半導体装置１０００においては、装置の小型化のために、ソース電極５、ドレイン電極６は、その電子供給層４の表面方向における幅が狭くなっているが、これとともに、ソース電極５、ドレイン電極６の電子供給層４の表面と垂直方向における高さは、その幅以上の大きさになっている。その結果、ソース電極５、ドレイン電極６は、その幅を狭くしたにもかかわらず、電極の電気抵抗が低く維持される。
【００２５】
以下、具体的に説明する。たとえば、横型装置である半導体装置１０００のソース−ドレイン間の電気抵抗値Ｒtotalは、以下の式（１）で表される。
Ｒtotal＝Ｒs＋２Ｒc＋２Ｒm ・・・ （１）
【００２６】
ただし、Ｒsは、半導体部分（電子走行層３、電子供給層４）の電気抵抗値であり、Ｒcは、半導体層である電子供給層４と電極（ソース電極５またはドレイン電極６）との接触抵抗値であり、Ｒmは、電極（ソース電極５またはドレイン電極６）の電気抵抗値である。
【００２７】
したがって、装置の小型化のために、Ｒｃが大きくならない範囲で、できるだけソース電極５の幅を狭くするとよい。しかし、ソース電極５の高さがそのままの場合は、ソース電極５の長さ方向と垂直の断面の断面積が小さくなるのでＲmが大きくなり、Ｒtotalも大きくなる。
【００２８】
これに対して、この半導体装置１０００では、ソース電極５の幅を狭くするとともに、高さを高く、具体的には幅以上に大きくし、ソース電極５の断面積が小さくならないようにすることによってその電気抵抗値Ｒmを低く維持している。また、ドレイン電極６についても、幅を狭くするとともに、高さを幅以上に大きくしている。その結果、ソース−ドレイン間の電気抵抗値Ｒtotalは低く維持される。その結果、半導体装置１０００は、全体的に低抵抗の半導体装置となる。一方、これとともに、ソース電極５、ドレイン電極６の幅を狭くしたことにより、半導体装置１０００の幅も狭くできるので、小型となり、半導体材料等の材料コストが削減されるので低コストとなる。
【００２９】
なお、ゲート電極７については、その幅が半導体装置１０００の諸特性に影響を与えるために、所定の幅とし、小型化のために幅を狭くしてはいない。しかしながら、ゲート電極７の高さを高くしているため、半導体装置１０００のゲート抵抗が低減するので、スイッチング特性が向上することとなる。
【００３０】
また、この半導体装置１０００では、ソース電極５、ドレイン電極６、ゲート電極７のそれぞれの構造を、電子供給層４との接触状態を所望のオーミック接触またはショットキー接触とする積層構造を有する接触部５ｂ〜７ｂと、Ｃｕ単一の材質からなる積層部５ｃ〜７ｃとの２層構造にしている。その結果、ソース電極５、ドレイン電極６、ゲート電極７のそれぞれについて、電子供給層４との所望の接触状態を確保しつつ、電極の高さを容易に高く形成することができる。
【００３１】
また、ソース電極５、ドレイン電極６の幅と高さとを例示すると、いずれの電極についても、幅は１μｍ以上２０μｍであり、高さは幅以上の大きさでありかつ１０００μｍ以下である。また、高さが幅より大きければ、電極の電気抵抗値を低く維持しつつ幅を狭める効果が顕著であり、より好ましい。また高さが１０００μｍ以下であれば、素子最表面のパッシベーション膜形成時の電極側面のカバレッジ（被覆性）がよく、パッケージ工程でのモールド樹脂中に気泡が入りにくいなどの点で、好ましい。
【００３２】
また、電極の幅を狭くしすぎると、半導体層と電極との接触抵抗値Ｒcも高くなるが、１μｍ以上の幅があれば、接触抵抗値に影響は出ない。
【００３３】
また、この半導体装置１０００のように電極の幅を狭くするとともに高さを幅以上に大きくすることによって、電極内の電流密度の増大も抑制される。その結果、電極内でのエレクトロマイグレーションの発生による電極の劣化も抑制されるので、長期的な信頼性も維持される。
【００３４】
以上説明したように、本実施の形態１に係る半導体装置１０００は、低コストかつ低抵抗であり、長期信頼性も維持された半導体装置となる。
【００３５】
（製造方法）
つぎに、この半導体装置１０００の製造方法の一例について説明する。はじめに、ＭＯＣＶＤ（Metal organic chemical vapor deposition）装置等の結晶成長装置を用いて、基板１上に、バッファ層２、電子走行層３、電子供給層４を順次成長する。なお、各半導体層の厚さについては、たとえば、バッファ層２についてはＡｌＮ層を２０ｎｍ、ＧａＮ層を３００ｎｍとしてそれぞれ１２層ずつ成長し、電子走行層３、電子供給層４についてはそれぞれ７００ｎｍ、２０ｎｍとする。
【００３６】
つぎに、電子供給層４上に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）により、ＳｉＯ２膜を形成する。ＳｉＯ２膜の厚さは３００ｎｍ程度である。次に、パターニングを行って、ゲート電極７を形成すべき箇所のＳｉＯ２膜をマスクして、ソース電極５とドレイン電極６を形成すべき箇所を開口して電子供給層４の表面を露出させ、そこに、Ｔｉ、ＡｌとＳｉの合金膜、Ｍｏを順次蒸着してソース電極５の接触部５ｂとドレイン電極６の接触部６ｂとを形成する。その後、９００℃で１分の熱処理をおこなう。Ｔｉ層の厚さは０．０２５μｍ、ＡｌとＳｉの合金層の厚さは０．１０μｍであり、Ａｌ：Ｓｉの組成比は０．８８：０．１２である。次いで、逆に、接触部５ｂ、６ｂの上をマスクし、ゲートとなる部分に開口部を設けたＳｉＯ２マスクを形成し、Ｎｉ、Ａｕを順次蒸着してゲート電極７の接触部７ｂを形成する。
【００３７】
さらに、接触部５ｂ〜７ｂ上に開口部を設けた不図示の層間絶縁膜を形成し、接触部５ｂ〜７ｂ上に、それぞれ積層部５ｃ〜７ｃを形成する。図３は、図１に示す半導体装置１０００の各電極の積層部５ｃ〜７ｃの形成方法の一例を説明する説明図である。この製造方法では、たとえば特許文献２に開示されるインクジェット法を用いて各電極を形成する。すなわち、ガラス製キャピラリ等からなるノズルに、一次粒径がナノメートルオーダーの銅の微粒子（ナノ粒子）を分散させた塗布剤を充填する。そして、この塗布剤に所定の電圧を印加して帯電させ、ノズルから塗布剤の液滴をピコリットル程度の量で吐出させて、各接触部５ｂ〜７ｂに、塗布層５ｃａ〜７ｃａを塗布する塗布工程を行う。その後、たとえば窒素ガス等の不活性ガス雰囲気中で３００℃、６０分の焼成工程により塗布層５ｃａ〜７ｃａを焼結する。その後、さらに、塗布層５ｃｂ〜７ｃｂの塗布工程および焼成工程、塗布層５ｃｃ〜７ｃｃの塗布工程および焼成工程を繰り返し行い、積層部５ｃ〜７ｃを形成する。このようにして、所望の高さを有するソース電極５、ドレイン電極６、ゲート電極７を形成し、半導体装置１０００が完成する。なお、塗布工程と焼成工程との組み合わせは、所望の高さに応じて適宜の回数だけ行なえばよい。
【００３８】
上述の塗布剤としては、たとえば独立分散型の銅ナノメタルインクを用いることができる。また、塗布剤を塗布し、焼成により緻密な焼結体を形成すること等を考慮すると、塗布剤に分散させる銅のナノ粒子の一次粒子の平均粒径は、１〜１５０ｎｍであることが好ましく、ナノ微粒子の製造性を考慮すると、１〜１００ｎｍであることが好ましい。
【００３９】
また、銅は酸化しやすく、室温でも空気中の酸素と容易に反応して表面に酸化被膜を形成してしまうことが知られている。特に、表面積比率の高い微粒子状の銅の場合には、空気中であっても微粒子のほぼ全体が酸化銅になってしまう。したがって、形成する電極の導電性を高めるために酸化銅の微粒子を還元することが好ましい。この還元の方法としては、たとえば特許文献３に記載のように、塗布剤にカーボン材料を混合させ、焼結工程において酸化性雰囲気中で一次焼結を行う等の方法があるが、その方法は特に限定されない。
【００４０】
上述したインクジェット法によれば、電極を短時間かつ高いパターン精度で高く形成できるので好ましい。また、高価なステッパ、フォトマスク、スパッタ装置等を用いずに電極を高く形成できるので、低コストでの製造が可能となる。
【００４１】
ただし、半導体装置１０００の各電極の形成方法については、上述した方法に限られない。たとえば、インクジェット法によって電子供給層４に直接、ソース電極５、ドレイン電極６、ゲート電極７を形成してもよい。さらには、電極形成方法は、インクジェット法を用いる方法に限られない。たとえば、層間絶縁膜上に厚い銅めっき膜を蒸着し、フォトリソグラフィ技術と高温ドライエッチングを用いて銅をパターニングしてソース電極５、ドレイン電極６、ゲート電極７を形成してもよい。なお、この場合は、銅膜が厚いため、ドライエッチングが終了するまでにマスクとなるレジスト材がエッチングされて、マスクのパターンの形状が変化してしまうおそれがある。したがって、電子供給層４とレジスト材の間に、レジスト材よりもエッチング速度が遅い絶縁膜を形成し、マスクを２層構造として、その形状変化を防止することが好ましい。なお、上記のドライエッチングの代わりにウェットエッチングを使用すると、銅膜が厚いため、サイドエッチにより電極の上側が幅狭になるようにその側壁が傾斜し、さらにはレジスト材が剥がれてしまうおそれがある。また、パターニング後に部分めっきする方法を用いる場合は、レジスト材を厚く形成しなければならない。そのため、フォトマスクを用いてレジスト材をパターニングする際に、光の回折の影響等でパターン精度が低下し、その結果電極のパターン精度が低下するおそれがあるので、この点にも留意して、パターンの形成を行なう必要がある。
【００４２】
なお、上記実施の形態１では、各電極を接触部と積層部との２層構造としているが、本発明の電極はこのような構造のものに限られず、たとえば電極全体が、その直下の層と所望の接触状態を確保できるような構造を有していてもよい。
【００４３】
（実施の形態２）
つぎに、本発明の実施の形態２について説明する。本実施の形態２に係る半導体装置は、双方向スイッチとして用いることができるＦＥＴである。本実施の形態２に係る半導体装置は、複数の単位素子を含んで構成されている。
【００４４】
図４は、実施の形態２に係る半導体装置の単位素子２００の模式的な断面図である。この単位素子２００は、基板８と、バッファ層９と、ｐ−ＧａＮからなるチャネル層１０とを備えている。チャネル層１０は、ソース領域、ドレイン領域に形成されたｎ＋−ＧａＮからなるコンタクト領域１１、１２と、コンタクト領域１１、１２のそれぞれに隣接して形成されたｎ−−ＧａＮからなるリサーフ領域１３、１４を有している。また、この単位素子２００は、さらにコンタクト領域１１上に形成されたソース／ドレイン電極１６と、コンタクト領域１２上に形成されたドレイン／ソース電極１７と、ＳｉＯ２からなるゲート絶縁膜１５を介してゲート領域に形成されたゲート電極１８とを備えている。すなわち、この単位素子２００は、ＭＯＳ構造のＦＥＴである。
【００４５】
また、ソース／ドレイン電極１６、ドレイン／ソース電極１７、ゲート電極１８は、それらの直下に位置する層と接触する接触部１６ｂ〜１８ｂと、接触部１６ｂ〜１８ｂ上に積層した積層部１６ｃ〜１８ｃを、それぞれ有している。接触部１６ｂ、１７ｂは、Ｔｉ／ＡｌＳｉ／Ｍｏ構造を有している。また、接触部１８ｂは、りん（Ｐ）を添加したポリシリコンからなる。また、積層部１６ｃ〜１８ｃはいずれもＣｕからなる。
【００４６】
また、ソース／ドレイン電極１６、ドレイン／ソース電極１７、ゲート電極１８は、半導体装置１０００の場合と同様に、それぞれ、外部と電気的に接続する共通の部分から延伸した櫛歯電極である。このため、ソース／ドレイン電極１６、ドレイン／ソース電極１７、ゲート電極１８には、図４における紙面奥行き方向（長さ方向）に電流が流れることとなる。
【００４７】
本実施の形態２に係る半導体装置においても、半導体装置１０００の場合と同様に、ソース／ドレイン電極１６、ドレイン／ソース電極１７の幅を狭くするとともに、これらの高さを幅以上に大きくしているので、低コストかつ低抵抗の半導体装置となる。また、本実施の形態２に係る半導体装置は、電流の流れる向きに応じて、ソース／ドレイン電極１６をソース電極またはドレイン電極として使用することで、１素子で双方向スイッチを実現できる。また、本実施の形態２に係る半導体装置は、半導体材料としてオン抵抗が低い低損失のＧａＮを用いているため、半導体材料としてたとえばＳｉを用いた場合と比べて装置の損失を大幅に低減できる。また、本実施の形態２に係る半導体装置は、リサーフ領域１３、１４を有しているため、より耐圧が高い装置となる。
【００４８】
なお、本実施の形態２に係る半導体装置は、たとえば以下のように製造できる。はじめに、結晶成長装置を用いて、基板８上に、バッファ層９、チャネル層１０を順次成長する。なお、チャネル層１０は、たとえばＭｇ、Ｚｎ等のｐ型ドーパントを添加して厚さ５００ｎｍだけ成長する。つぎに、イオン注入法を用いて、チャネル層１０の所定の領域に、ｎ型ドーパントであるＳｉイオンを所定の加速電圧、ドーズ量で注入し、その後活性化アニール処理を行って、コンタクト領域１１、１２およびリサーフ領域１３、１４を形成する。その後、ゲート絶縁膜１５をたとえば厚さ６０ｎｍで形成し、半導体装置１０００の場合と同様の方法を用いてソース／ドレイン電極１６、ドレイン／ソース電極１７、ゲート電極１８を形成し、本実施の形態２に係る半導体装置が完成する。
【００４９】
（実施の形態３）
つぎに、本発明の実施の形態３について説明する。本実施の形態３に係る半導体装置は、実施の形態２と同様に双方向スイッチとして用いることができるものであるが、ゲート電極を２つ備えている点で実施の形態２とは異なる。
【００５０】
本実施の形態３に係る半導体装置は、複数の単位素子を含んで構成されている。図５は、本実施の形態３に係る半導体装置の単位素子３００の模式的な断面図である。この単位素子３００は、基板１９と、バッファ層２０と、ｐ−ＧａＮからなるチャネル層２１を備えている。チャネル層２１は、ソース領域、ドレイン領域に形成されたｎ＋−ＧａＮからなるコンタクト領域２２、２３と、コンタクト領域２２、２３の間に形成されたリサーフ領域２４とを有している。また、この単位素子３００は、さらにコンタクト領域２２上に形成されたソース／ドレイン電極２７と、コンタクト領域２３上に形成されたドレイン／ソース電極２８と、ＳｉＯ２からなるゲート絶縁膜２５、２６を介してゲート領域に形成されたゲート電極２９ａ、２９ｂとを備えている。
【００５１】
また、ソース／ドレイン電極２７、ドレイン／ソース電極２８、ゲート電極２９ａ、２９ｂは、それらの直下に位置する層と接触する接触部２７ｂ、２８ｂ、２９ａｂ、２９ｂｂと、接触部２７ｂ〜２９ｂｂ上に積層した積層部２７ｃ、２８ｃ、２９ａｃ、２９ｂｃを、それぞれ有している。接触部２７ｂ、２８ｂは、Ｔｉ／ＡｌＳｉ／Ｍｏ構造を有している。また、接触部２９ａｂ、２９ｂｂは、りんを添加したポリシリコンからなる。また、積層部２７ｃ〜２９ｂｃはいずれもＣｕからなる。
【００５２】
また、ソース／ドレイン電極２７、ドレイン／ソース電極２８、ゲート電極２９ａ、２９ｂは、半導体装置１０００の場合と同様に、それぞれ、外部と電気的に接続する共通の部分から延伸した櫛歯電極である。このため、ソース／ドレイン電極２７、ドレイン／ソース電極２８、ゲート電極２９ａ、２９ｂには、図５における紙面奥行き方向（長さ方向）に電流が流れることとなる。
【００５３】
本実施の形態３に係る半導体装置は、実施の形態２に係る半導体装置と同様に、ソース／ドレイン電極２７、ドレイン／ソース電極２８の幅を狭くするとともに、これらの高さを幅以上に大きくしているので、低コストかつ低抵抗の半導体装置となる。また、本実施の形態３に係る半導体装置は、実施の形態２と同様に、１素子で双方向スイッチを実現できる。さらに、本実施の形態３に係る半導体装置は、ゲート電極を２つ備えており、ゲート電極２９ａはソース／ドレイン電極２７のより近くに配置しており、ゲート電極２９ｂはドレイン／ソース電極２８のより近くに配置している。そして、或る電流の向きに対してソース／ドレイン電極２７とゲート電極２９ａとの組み合わせをソース−ゲート電極として用い、逆の向きに対してドレイン／ソース電極２８とゲート電極２９ｂとの組み合わせをソース−ゲート電極として用いることができる。これによって、ゲート電極が１つの場合よりも、いずれの向きの電流に対してもソース−ゲート間の距離を小さくできるので、いずれの向きの電流に対してもオン抵抗がより低くなる。
【００５４】
（実施の形態４）
つぎに、本発明の実施の形態４について説明する。本実施の形態４に係る半導体装置は、実施の形態３と同様にゲート電極を２つ備え、双方向スイッチとして用いることができるものであるが、２つのゲートの構造が異なるものである。
【００５５】
本実施の形態４に係る半導体装置は、複数の単位素子を含んで構成されている。図６は、本実施の形態４に係る半導体装置の単位素子４００の模式的な断面図である。この単位素子４００は、基板３０と、バッファ層３１と、ｐ−ＧａＮからなるチャネル層３２と、アンドープのＧａＮからなる電子走行層３３と、ＡｌＧａＮからなる電子供給層３４とを備えている。また、電子供給層３４の表面からチャネル層３２に到る深さまで幅が１μｍで深さが５０ｎｍのリセス部３５が形成されている。また、電子供給層３４の表面からリセス部３５の内部にわたってゲート絶縁膜３６が形成されている。また、この単位素子４００は、さらに電子供給層３４上のリセス部３５近傍に形成されたソース／ドレイン電極３７と、電子供給層３４上のソース／ドレイン電極３７とは反対側に形成されたドレイン／ソース電極３８と、ゲート絶縁膜３６上に形成されたゲート電極３９ａと、電子供給層３４上のドレイン／ソース電極３８近傍に形成されたゲート電極３９ｂとを備えている。なお、符号Ｇは、電子走行層３３と電子供給層３４とのヘテロ構造により、電子走行層３３に発生する２次元電子ガスを示している。
【００５６】
また、ソース／ドレイン電極３７、ドレイン／ソース電極３８、ゲート電極３９ｂは、それらの直下に位置する層と接触する接触部３７ｂ、３８ｂ、３９ｂｂと、接触部３７ｂ〜３９ｂｂ上に積層した積層部３７ｃ、３８ｃ、３９ｂｃを、それぞれ有している。接触部３７ｂ、３８ｂは、Ｔｉ／ＡｌＳｉ／Ｍｏ構造を有している。また、接触部３９ｂｂは、りんを添加したポリシリコンからなる。また、積層部３７ｃ〜３９ｂｃはいずれもＣｕからなる。また、ゲート電極３９ａについては、りんを添加したポリシリコンからなる。なお、ゲート電極３９ａをゲート電極３９ｂと同様に２層構造としてもよい。
【００５７】
また、ソース／ドレイン電極３７、ドレイン／ソース電極３８、ゲート電極３９ａ、３９ｂは、半導体装置１０００の場合と同様に、それぞれ、外部と電気的に接続する共通の部分から延伸した櫛歯電極である。このため、ソース／ドレイン電極３７、ドレイン／ソース電極３８、ゲート電極３９ａ、３９ｂには、図６における紙面奥行き方向（長さ方向）に電流が流れることとなる。
【００５８】
本実施の形態４に係る半導体装置は、実施の形態３に係る半導体装置と同様に、ソース／ドレイン電極３７、ドレイン／ソース電極３８の幅を狭くするとともに、これらの高さを幅以上に大きくしているので、低コストかつ低抵抗の半導体装置となる。また、本実施の形態４に係る半導体装置は、実施の形態３と同様に、１素子で双方向スイッチを実現でき、さらに、ソース／ドレイン電極３７とゲート電極３９ａとの組み合わせと、ドレイン／ソース電極３８とゲート電極３９ｂとの組み合わせとのいずれかをソース−ゲート電極として用いることによって、オン抵抗がより低くなる。さらに、本実施の形態４に係る半導体装置は、ゲート電極３９ａを用いた場合はリセス部３５の存在によりノーマリオフ特性を有し、ゲート電極３９ｂを用いた場合はノーマリオン特性を有するスイッチ装置となるので、電流の向きによって異なる特性を有する双方向スイッチを実現できる。
【００５９】
（実施の形態５）
つぎに、本発明の実施の形態５について説明する。本実施の形態５に係る半導体装置は、ショットキーバリアダイオードである。
【００６０】
本実施の形態５に係る半導体装置は、複数の単位素子を含んで構成されている。図７は、本実施の形態５に係る半導体装置の単位素子５００の模式的な断面図である。この単位素子５００は、基板４０と、バッファ層４１と、アンドープのＧａＮからなる電子走行層４２と、ＡｌＧａＮからなる電子供給層４３と、電子供給層４３上に形成された、オーミック電極４４と、ショットキー電極４５とを備えている。すなわち、この単位素子５００は、ショットキーバリアダイオードである。
【００６１】
また、オーミック電極４４、ショットキー電極４５は、電子供給層４３と接触する接触部４４ｂ、４５ｂと、接触部４４ｂ、４５ｂ上に積層した積層部４４ｃ、４５ｃを、それぞれ有している。接触部４４ｂは、Ｔｉ／ＡｌＳｉ／Ｍｏ構造を有している。また、接触部４５ｂは、Ｎｉ／Ａｕ構造を有している。また、積層部４４ｃ、４５ｃはいずれもＣｕからなる。
【００６２】
なお、オーミック電極４４、ショットキー電極４５は、半導体装置１０００の場合と同様に、それぞれ、外部と電気的に接続する共通のボンディングパッドから延伸した櫛歯電極である。このため、オーミック電極４４、ショットキー電極４５には、図７における紙面奥行き方向（長さ方向）に電流が流れることとなる。
【００６３】
本実施の形態５に係る半導体装置も、オーミック電極４４、ショットキー電極４５の幅を狭くするとともに、これらの高さの方を大きくしているので、低コストかつ低抵抗の半導体装置となる。
【００６４】
なお、本発明において、上記実施の形態では、各電極を形成するための電極材料は、上記実施の形態において示したＣｕ、Ａｕ、Ｔｉ、Ａｌ、Ｓｉ、Ｎｉ、Ｍｏの他、銀（Ａｇ）、タングステン（Ｗ）等、およびこれらの合金の少なくともいずれか一つを含むものでもよい。特に、Ｃｕ、Ａｕ、Ａｇ、Ｔｉ、Ａｌ、Ｗ、およびこれらの合金が好ましい。
【００６５】
また、上記実施の形態では、半導体層がＧａＮまたはＡｌＧａＮからなるものであるが、他の窒化物系化合物半導体や、ＧａＡｓ系化合物半導体等の他の半導体材料からなるものでもよい。
【００６６】
また、上記実施の形態では、ゲート絶縁膜はＳｉＯ２からなるものであるが、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、ＭｇＯ、ＧａＯｘ、ＧｄＯｘ、ＡｌＮの少なくともいずれか一つからなるものでもよい。
【００６７】
また、上記実施の形態では、基板はＳｉからなるものであるが、基板材料としてはサファイアやＳｉＣ等でもよい。
【００６８】
また、上記実施の形態では、半導体装置は電界効果トランジスタまたはショットキーバリアダイオードであるが、本発明は他の横型の半導体装置に対しても適用できる。
【符号の説明】
【００６９】
１、８、１９、３０、４０ 基板
２、９、２０、３１、４１ バッファ層
３、３３、４２ 電子走行層
４、３４、４３ 電子供給層
５ ソース電極
５ａ、６ａ ボンディングパッド
５ｂ〜７ｂ、１６ｂ〜１８ｂ、２７ｂ、２８ｂ、２９ａｂ、２９ｂｂ、３７ｂ、３８ｂ、３９ｂｂ、４４ｂ、４５ｂ 接触部
５ｃ〜７ｃ、１６ｃ〜１８ｃ、２７ｃ、２８ｃ、２９ａｃ、２９ｂｃ、３７ｃ、３８ｃ、３９ｂｃ、４４ｃ、４５ｃ 積層部
５ｃａ〜５ｃｃ、６ｃａ〜６ｃｃ、７ｃａ〜７ｃｃ 塗布層
６、１６ ドレイン電極
７、１８、２９ａ、２９ｂ、３９ａ、３９ｂ ゲート電極
７ａ 連結電極
１０、２１、３２ チャネル層
１１、１２、２２、２３ コンタクト領域
１３、１４、２４ リサーフ領域
１５、２５、２６、３６ ゲート絶縁膜
１６、２７、３７ ソース／ドレイン電極
１７、２８、３８ ドレイン／ソース電極
３５ リセス部
４４ オーミック電極
４５ ショットキー電極
１００〜５００ 単位素子
１０００ 半導体装置
Ａ 矢印
Ｇ ２次元電子ガス
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された半導体層と、
前記半導体層上に形成され、該半導体層の表面方向における幅が該半導体層の表面と垂直方向における高さ以上である櫛歯状の電極と、
を備えることを特徴とする半導体装置。
【請求項２】
前記電極の幅は、１μｍ以上２０μｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電極の高さは、前記幅よりも大きいことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記電極は、電極材料として、Ｃｕ、Ａｕ、Ａｇ、Ｔｉ、Ａｌ、Ｗ、Ｎｉ、Ｍｏおよびこれらの合金の少なくともいずれか一つを含むことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記電極の一部または全部が、電極材料のナノ粒子を含む塗布剤を塗布し、該塗布剤を焼成して形成したものであることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
電界効果トランジスタであることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項７】
ショットキーバリアダイオードであることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項８】
基板上に半導体層を形成する半導体層形成工程と、
前記半導体層上に、前記半導体層の表面方向における幅が該半導体層の表面と垂直方向における高さ以上である櫛歯状の電極を形成する電極形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記電極形成工程は、電極材料のナノ粒子を含む塗布剤を塗布する塗布工程と、前記塗付した塗布剤を焼成する焼成工程とを含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記塗付工程において、インクジェット法を用いて前記塗付剤を塗布することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１】
基板と、
前記基板上に形成された半導体層と、
前記半導体層上に形成され、該半導体層の表面方向における幅が該半導体層の表面と垂直方向における高さ以上である櫛歯状の電極と、
を備えることを特徴とする半導体装置。
【請求項２】
前記電極の幅は、１μｍ以上２０μｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電極の高さは、前記幅よりも大きいことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記電極は、電極材料として、Ｃｕ、Ａｕ、Ａｇ、Ｔｉ、Ａｌ、Ｗ、Ｎｉ、Ｍｏおよびこれらの合金の少なくともいずれか一つを含むことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
前記電極の一部または全部が、電極材料のナノ粒子を含む塗布剤を塗布し、該塗布剤を焼成して形成したものであることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
【請求項６】
電界効果トランジスタであることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項７】
ショットキーバリアダイオードであることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
【請求項８】
基板上に半導体層を形成する半導体層形成工程と、
前記半導体層上に、前記半導体層の表面方向における幅が該半導体層の表面と垂直方向における高さ以上である櫛歯状の電極を形成する電極形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記電極形成工程は、電極材料のナノ粒子を含む塗布剤を塗布する塗布工程と、前記塗付した塗布剤を焼成する焼成工程とを含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記塗付工程において、インクジェット法を用いて前記塗付剤を塗布することを特徴とする請求項９に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１０−２７８３３３（Ｐ２０１０−２７８３３３Ａ）
【公開日】平成２２年１２月９日（２０１０．１２．９）
【国際特許分類】
【出願番号】特願２００９−１３０９４２（Ｐ２００９−１３０９４２）
【出願日】平成２１年５月２９日（２００９．５．２９）
【出願人】（０００００５２９０）古河電気工業株式会社 (4,457)
【Ｆターム（参考）】
【公開日】平成２２年１２月９日（２０１０．１２．９）
【国際特許分類】
【出願日】平成２１年５月２９日（２００９．５．２９）
【出願人】（０００００５２９０）古河電気工業株式会社 (4,457)
【Ｆターム（参考）】
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