【課題】放置時間が長くても、化合物半導体積層構造の表面のダングリングボンドがフッ素で終端された状態が維持されるようにし、閾値電圧の変動を抑制して、信頼性を向上させる。
【解決手段】半導体装置は、化合物半導体積層構造６と、化合物半導体積層構造６の表面を覆うフッ素含有バリア膜９と、化合物半導体積層構造６の上方にフッ素含有バリア膜９を挟んで設けられたゲート電極８とを備える。 （もっと読む）

【課題】通常の極性面上（すなわちｃ軸方向）に形成するエンハンスメント型の窒化物半導体電界効果トランジスタとして、高い密度のドレイン電流を実現することが可能にする。
【解決手段】窒化物半導体からなるチャネル層半導体６の上方の極性面方向に、チャネル層半導体６よりもバンドギャップの大きい窒化物半導体からなる障壁層半導体５が積層され、ゲート電極２の下方に存在する素子領域のうち少なくとも一部の素子領域を覆う第１領域２１内に存在する障壁層半導体５の層厚が、第１領域２１以外の素子領域を覆う第２領域２２内に存在する障壁層半導体５の層厚よりも薄く形成されるか、または、第１領域２１内には障壁層半導体５が存在しない状態で形成されるとともに、第２領域２２内に存在する障壁層半導体５中に、障壁層半導体５よりもバンドギャップが小さい単一層の量子井戸７または多重層の多重量子井戸を挿入した量子井戸構造が形成される構造にする。 （もっと読む）

【課題】伝導帯電子チャネルと単一端子応答を有する電界効果トランジスタを提供する。
【解決手段】本発明は、単一端子トランジスタ装置に関する。一具体例において、nチャネルトランジスタは、離散正孔準位H₀を有する第一半導体層と、伝導帯底E_C2を有する第二半導体層と、第一半導体層と第二半導体層の間に配置される広バンドギャップ半導体バリア層と、第一半導体層の上方のゲート誘電層と、ゲート誘電層の上方にあり、ゼロバイアスを加え、n端子特徴を得るために、離散正孔準位H₀が伝導帯底E_c2の下方に位置するように選択された有効仕事関数を有するゲート金属層と、からなる。 （もっと読む）

マイクロ電子構造を形成する方法を記載する。方法の実施形態は、基板上にＩＩＩ−Ｖトライゲートフィンを形成する段階と、ＩＩＩ−Ｖトライゲートフィンの周囲にクラッド材を形成する段階と、クラッド材の周りに高誘電率ゲート誘電体を形成する段階とを備える。 （もっと読む）

量子井戸トランジスタは、ゲルマニウムの量子井戸チャネル領域を有する。シリコンを含有したエッチング停止領域が、チャネル近くへのゲート誘電体の配置を容易にする。ＩＩＩ−Ｖ族材料のバリア層がチャネルに歪みを付与する。チャネル領域の上及び下の傾斜シリコンゲルマニウム層によって性能が向上される。複数のゲート誘電体材料によって、ｈｉｇｈ−ｋ値のゲート誘電体の使用が可能になる。
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【課題】ＩＩＩ−Ｖ族チャネルとＩＶ族ソース−ドレインとを有する半導体デバイス及びその製造方法を提供する。
【解決手段】ＩＩＩ−Ｖ族材料のエネルギーレベルの密度とドーピング濃度をＩＩＩ−Ｖ族材料とＩＶ族材料のヘテロエピタキシと素子の構造設計によって高める。本発明の方法は、基板１００上にダミーゲート材料層を堆積し、フォトリソグラフィでダミーゲート材料層にダミーゲートを区画することと、ダミーゲートをマスクとして使用し、セルフアライン型イオン注入によってドーピングを行い、高温で活性化を行い、ソース−ドレイン１０８を形成することと、ダミーゲートを除去することと、ソース−ドレインのペアの間の基板にエッチングで凹陥部を形成することと、凹陥部にエピタキシャル法によりチャネル含有スタック素子１１２を形成することと、チャネル含有スタック素子上にゲート１２０を形成することと、を含む。 （もっと読む）

【課題】より小さな単電子島が作製でき、また、高い精度を必要とせずにトップゲートが配置できるようにする。
【解決手段】形成しようとする細線の延在方向に対して直交して開口部１０４を挟む２つの箇所に、対向して配置される２つの溝部１０５を形成する。溝部１０５は、絶縁層１０１に到達するまで形成する。次に、酸化シリコン層１０３を介してシリコン層１０２の上層部を熱酸化し、シリコン層１０２をより薄くする。この酸化工程により、開口部１０４の対向する２つの曲線状の縁部に対応する曲線状の境界部の内側近傍において、層厚方向にくびれるくびれ部１０７が形成され、くびれ部１０７においては、シリコン層１０２の層厚がより薄くなり、層厚方向の量子サイズ効果によりトンネルバリアが形成されるようになる。 （もっと読む）

【課題】寄生抵抗の低下を図る。
【解決手段】半導体装置は、半導体基板１０と、前記半導体基板上のソース／ドレイン領域に形成された第１半導体層１１と、前記第１半導体層上に形成された第１部分１２ａと、前記ソース／ドレイン領域の間に位置するチャネル領域に形成された第２部分１２ｂとを有する第２半導体層１２と、前記第２半導体層の前記第１部分上に形成された第３半導体層１３と、前記第２半導体層の前記第２部分の周囲に絶縁膜２１を介して形成されたゲート電極２２と、前記第１半導体層、前記第２半導体層の第１部分および前記第３半導体層内に形成されたコンタクトプラグ３１と、を具備し、前記第２半導体層内における前記コンタクトプラグの径は、前記第１半導体層及び前記第３半導体層内における前記コンタクトプラグの径より小さい。 （もっと読む）

【課題】ゲート・オール・アラウンドトランジスタの複数のチャネルそれぞれに流れる電流を均一にし、ゲート・オール・アラウンドトランジスタの信頼性を向上させる。
【解決手段】半導体基板と、半導体基板上に一定の間隔をおいて形成された第１の半導体層上に第２の半導体層を形成した積層構造が複数積み重なったソース・ドレイン領域と、第２の半導体層の同一レイヤ間をそれぞれ接続するようにワイア状に形成された複数のチャネル領域と、前記複数のチャネル領域をそれぞれ包み込むようにゲート絶縁膜を介して形成されたゲート電極とを具備し、チャネル領域のチャネル幅は、半導体基板から離れるほど狭く形成され、第２の半導体層及びチャネル領域の膜厚は、半導体基板から離れるほど広く形成される。 （もっと読む）

【課題】ゲート電極、ソース電極、およびドレイン電極を備えたトランジスタ型の歪み検出素子であって、金属製歪みゲージよりも格段に優れた検出感度を有する歪み検出素子の提供。
【解決手段】ゲート電極と、ソース電極と、ドレイン電極と、チャネルが形成される圧電材料からなる層と、を備えた歪み検出素子であって、（ａ）上記ゲート電極の長さが２μｍより大きいこと、（ｂ）上記ゲート電極の幅が１ｍｍより小さいこと、（ｃ）上記ゲート電極と上記ソース電極の距離と、上記ゲート電極と上記ドレイン電極の距離との和が１３μｍより大きいこと、の３条件のうち少なくともいずれか１つの条件が成立していることを特徴とする。 （もっと読む）

パッシベートされたシリコンナノワイヤーの製造方法およびこれにより得られる電子構造体について記載する。こうした構造体は、金属−酸化物−半導体（ＭＯＳ）構造を含むことができ、構造体はＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）または光電子スイッチに用いることができる。
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【課題】良質な半導体−酸化物界面を有する電界効果トランジスタおよびその製造方法を提供する。
【解決手段】電界効果トランジスタ１００は、半導体基板１０１と、半導体基板１０１上に形成されたチャネル層１０２と、チャネル層１０２上に形成された電子供給層１０３と、電子供給層１０３内に形成され、Ｐｔを含む半導体層１０６と、半導体層１０６上に形成され、ゲート絶縁膜として機能するペロブスカイト型酸化物層１０７と、ペロブスカイト型酸化物層１０７上に形成されたゲート電極１０８とを備える。 （もっと読む）

【課題】インパクトイオン化現象によって発生した電子・正孔を効率よく吸収することが可能で正常な動作特性と高い信頼性を実現する半導体装置を提供する。
【解決手段】半導体装置２０は、基板２１に対して順次積層されたバッファ層２２、下地化合物半導体層２３ｆ（下地化合物半導体層２３）、インパクトイオン制御層２４、下地化合物半導体層２３ｓ（下地化合物半導体層２３）、チャネル画定化合物半導体層２６ｆ（チャネル画定化合物半導体層２６）、チャネル画定化合物半導体層２６ｓ（チャネル画定化合物半導体層２６）、ＡｌＧａＮ（窒化アルミニウムガリウム）層２８、ＧａＮ（窒化ガリウム）層２９を備えている。インパクトイオン制御層２４は、下地化合物半導体層２３の積層範囲（積層範囲の厚さＴｓｔ）内に積層されてインパクトイオン化現象の発生位置を制御する。 （もっと読む）

【課題】低コストかつ低抵抗の半導体装置およびその製造方法を提供すること。
【解決手段】基板と、前記基板上に形成された半導体層と、前記半導体層上に形成され、該半導体層の表面方向における幅が該半導体層の表面と垂直方向における高さ以上である櫛歯状の電極と、を備える。また、基板上に半導体層を形成する半導体層形成工程と、前記半導体層上に、前記半導体層の表面方向における幅が該半導体層の表面と垂直方向における高さ以上である櫛歯状の電極を形成する電極形成工程と、を含む。 （もっと読む）

【課題】低いコンタクト抵抗を有し、かつ、オン抵抗の増大を回避できて高いチャネル移動度を維持できるノーマリオフ動作の電界効果型トランジスタを提供する。
【解決手段】この電界効果型トランジスタは、ＡｌＧａＮ障壁層６の薄層部６ａは、第２のＧａＮ層４のＶ欠陥１３およびＶ欠陥１３に連なる第３のＧａＮ層５の非成長領域Ｇ１上に形成されているので、エッチングを行うことなく平坦部６ｂよりも薄くできる。よって、エッチングダメージがチャネル移動度を低下させることがなく、オン抵抗の増大を回避できる。 （もっと読む）

【課題】ＳｉＯ₂からなるゲート絶縁膜を常圧ＣＶＤによって形成することで、十分なノーマリオフ特性が得られるＧａＮ系半導体素子およびその製造方法を提供する。
【解決手段】基板１１上にバッファ層１３を介して積層されたｐ型のＧａＮ系化合物半導体からなるチャネル層１４とゲート電極Ｇとの間にゲート絶縁膜１７が形成されたＧａＮ系半導体素子１において、ゲート絶縁膜１７が、常圧ＣＶＤ法により成膜されたＳｉＯ₂膜である。常圧ＣＶＤ法により成膜されたＳｉＯ₂膜は、Ｓｉ−Ｈ結合や未結合手の発生が抑制された高品質のＳｉＯ₂膜である。このようなＳｉＯ₂膜により、ＧａＮ系半導体素子のしきい値の制御に及ぼす悪影響も抑制されるので、十分なノーマリオフ特性が得られる。 （もっと読む）

【課題】窒素不足に起因する移動度の低下を抑制し、窒素不足に起因するリーク電流を低減することができる窒化物半導体装置、その製造方法を提供する。
【解決手段】窒化物半導体装置１は、基板１０と、バッファ層１１と、窒化物半導体層（第１窒化物半導体層１２、第２窒化物半導体層１３、第３窒化物半導体層１４）と、第１電極２２と、第２電極２３と、制御電極２５とを備える。第１電極２２と第２電極２３との間で第３窒化物半導体層１４の表面から第２窒化物半導体層１３に渡って凹状に形成されたリセス部１６を備え、リセス部１６は、絶縁性窒化物で形成された窒化物絶縁膜１７を備え、制御電極２５は、導電性窒化物で形成され窒化物絶縁膜１７（ゲート絶縁膜）に重ねて配置されている。 （もっと読む）

【課題】コスト増や大型化を招くことなく、耐圧特性に優れた半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体層１３と、半導体層１３上のゲート電極１５、ソース電極１６ｓおよびドレイン領域１６ｄと、を備えたＭＯＳＦＥＴ１は、半導体層１３中であってこの半導体層１３の上面および下面それぞれから離間する中間領域に所定の導電性を備えたドーパント（例えばシリコン（Ｓｉ））を含む縦方向電界緩和領域１９を備えている。 （もっと読む）

【課題】ドレイン電極からのリーク電流を防止できる電界効果型トランジスタを提供する。
【解決手段】この電界効果型トランジスタによれば、ＷＮ/Ａｌドレイン電極１０９がドレイン電極１０９の下のｎ^＋型領域(拡散領域)１１２を介してＧａＮチャネル層１０４にショットキー接合されている。これにより、従来の熱処理によりドレイン電極にオーミックコンタクトを形成する場合と異なり、ドレイン電極１０９下へメタルが侵入することを回避できる。よって、このメタル侵入が発生するために生じるリーク電流を低減することが可能であり、電界効果型トランジスタにおける破壊電圧を向上できる。 （もっと読む）

【課題】低抵抗・高耐圧で電流コラプス現象の影響の小さいGaN系電界効果トランジスタの製造方法を提供する。
【解決手段】 GaN系電界効果トランジスタの製造方法は、基板１０１上にＡｌＮ層１０２、バッファ層１０３、チャネル層１０４、ドリフト層１０５および電子供給層１０６をエピタキシャル成長させる工程と、リセス部１０８を形成する工程と、アロイ工程におけるアニール時に電子供給層１０６を保護する保護膜１１３を、リセス部１０８の内表面、電子供給層１０６、ソース電極１０９、ドレイン電極１１０および素子分離部分１３０上に形成する工程と、オーミック接触を得るためのアニールを行なうアロイ工程と、保護膜１１３を除去し、ゲート絶縁膜を、リセス部１０８の内表面、電子供給層１０６、ソース電極１０９、ドレイン電極１１０および素子分離部分１３０上に形成する工程と、リセス部１０８のゲート絶縁膜上にゲート電極を形成する工程とを備える。 （もっと読む）