半導体装置および半導体装置の製造方法
【課題】コスト増や大型化を招くことなく、耐圧特性に優れた半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体層13と、半導体層13上のゲート電極15、ソース電極16sおよびドレイン領域16dと、を備えたMOSFET1は、半導体層13中であってこの半導体層13の上面および下面それぞれから離間する中間領域に所定の導電性を備えたドーパント(例えばシリコン(Si))を含む縦方向電界緩和領域19を備えている。
【解決手段】半導体層13と、半導体層13上のゲート電極15、ソース電極16sおよびドレイン領域16dと、を備えたMOSFET1は、半導体層13中であってこの半導体層13の上面および下面それぞれから離間する中間領域に所定の導電性を備えたドーパント(例えばシリコン(Si))を含む縦方向電界緩和領域19を備えている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置および半導体装置の製造方法に関し、特にIII族窒化物半導体を用いた半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
従来、III族窒化物半導体を用いた電界効果型トランジスタ(Field Effect Transistor:以下、単にFETという)としては、AlGaN/GaN系HEMT(High Electron Mobility Transistor))やGaN系MOSFET(Metal Oxide Semiconductor FET)が知られている。III族窒化物半導体は、従来のシリコンや砒化ガリウム(GaAs)、インジウムリン(InP)などのIII族化合物半導体よりも高い絶縁破壊電圧や飽和移動度を備えていることから、パワーデバイスに適するというメリットを有している。
【0003】
例えば以下に示す非特許文献1には、RESURF(表面電界緩和:Reduced Surface Field)層を備えることで940Vもの高い耐圧特性を実現したGaN系MOSFETが開示されている。さらに、以下に示す非特許文献2には、III族窒化物半導体を用いたFETとして、AlGaN/GaN系HEMT構造が開示されている。
【0004】
しかしながら、上記非特許文献2が開示するところのIII族窒化物を用いたAlGaN/GaN系HEMTは、そのしきい値電圧が+1V程度と低く、十分な耐圧特性が得られていないという問題が存在した。また、GaN系MOSFETでは、1000V近い耐圧特性を備えた半導体デバイスなどが報告されているものの、例えば自動車用電源回路などのような、より高い電圧が印加される回路にGaN系MOSFETを適用するには、さらなる耐圧特性の改善が必要であった。
【先行技術文献】
【特許文献】
【0005】
【非特許文献1】Huang W., Khan T., Chow T.P., “Enhancement-Mode n-Channel GaN MOSFETs on p and n-GaN/Sapphire Substrates,” in 18th International Symposium on Power Semiconductor Devices and ICs (ISPSD), 2006 (Italy), 10-1.
【非特許文献2】M. Kuraguchi et al., “Normally-off GaN-MISFET with well-controlled threshold voltage,” International Workshop on Nitride Semiconductors 2006 (IWN2006), Oct. 22-27, 2006, Kyoto, Japan, WeED1-4.
【発明の概要】
【発明が解決しようとする課題】
【0006】
ここで、ゲート・ドレイン間に不純物が比較低濃度にドープされたRESURF層を設けることで、ゲートをオフした際にゲート・ドレイン間にかかる横方向電界を緩和する技術が存在する。しかしながら、横方向の電界はRESURF層の導入によって緩和できるものの、縦方向の電界はRESURF層を導入したとしても緩和することができない。このため、現在においても、この縦方向の電界によって半導体層が破壊してしまうという問題は存在した。
【0007】
このような問題を解決する方法としては、破壊される可能性がある層の膜厚を厚くすることが考えられる。しかしながら、膜厚を厚くする方法では、結晶成長に要する成長時間の増加や材料消費の増加などによるコスト増を招くだけでなく、半導体チップの厚みが増加することによる半導体デバイスの大型化を招くなどの問題を生じる。
【0008】
本発明は、上記の問題に鑑みてなされたものであり、コスト増や大型化を招くことなく、耐圧特性に優れた半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0009】
かかる目的を達成するために、本発明による半導体装置は、半導体層と、該半導体層上に形成されたゲート電極、ソース電極およびドレイン電極と、を備えた半導体装置であって、前記半導体層中であって該半導体層の上面および下面それぞれから離間する中間領域に縦方向電界緩和領域を備えたことを特徴とする。
【0010】
上記した本発明による半導体装置は、前記縦方向電界緩和領域が、前記半導体層中であって前記ゲート電極と前記ドレイン電極との間の下方に形成されていることを特徴とする。
【0011】
上記した本発明による半導体装置は、前記縦方向電界緩和領域のキャリア濃度が、1×1010/cm2以上8×1012/cm2以下であることを特徴とする。
【0012】
上記した本発明による半導体装置は、前記縦方向電界緩和領域が、前記半導体層の導電性と反対の導電性を備えた、または同じの導電性であって前記半導体層とキャリア濃度の異なる不純物ドープ層であることを特徴とする。
【0013】
上記した本発明による半導体装置は、前記半導体層の表層であって前記ドレイン電極の下方に前記所定の導電性を備えたドーパントをドープすることで形成されたドレイン領域と、前記半導体層の表層であって前記ゲート電極と前記ドレイン電極との間に形成され、前記ドレイン領域よりも前記ドーパントの濃度が低い横方向電界緩和領域を備え、前記縦方向電界緩和領域が、前記半導体層中の前記横方向電界緩和領域の下方であって該横方向電界緩和領域と離間する領域に形成されていることを特徴とする。
【0014】
上記した本発明による半導体装置は、前記半導体層が、下部半導体層と、前記下部半導体層上に形成された窒化物系化合物半導体からなる電子走行層と、前記電子走行層上に形成され、前記電子走行層よりもバンドギャップの大きい窒化物系化合物半導体からなる電子供給層とを有するヘテロ接合構造を備え、前記ゲート電極、前記ソース電極および前記ドレイン電極が、前記電子供給層上に形成され、前記縦方向電界緩和領域が、前記下部半導体層中であって前記ゲート電極と前記ドレイン電極との間の下方に形成されていることを特徴とする。
【0015】
また、本発明による半導体装置の製造方法は、基板上に半導体層を形成する半導体層形成工程と、前記半導体層上にゲート電極、ソース電極およびドレイン電極を形成する電極形成工程と、を含む半導体装置の製造方法であって、前記半導層形成工程が、前記半導体層中であって該半導体層の上面および下面それぞれから離間する中間領域に縦方向電界緩和領域を形成する工程を含むことを特徴とする。
【0016】
上記した本発明による半導体装置の製造方法は、前記縦方向電界緩和層が、イオン注入法によって形成されることを特徴とする。
【発明の効果】
【0017】
本発明によれば、半導体層中に所定の導電性を備えたドーパントを含む縦方向電界緩和領域を配置しているため、これにより縦方向の電界分布を分散させることが可能となり、この結果、コスト増や大型化を招くことなく、耐圧特性に優れた半導体装置および半導体装置の製造方法を実現することが可能となる。
【図面の簡単な説明】
【0018】
【図1】図1は、本発明の実施の形態1によるIII族窒化物半導体を用いたノーマリーオフ型のMOSFETの概略構造を示す断面図である。
【図2】図2は、本発明の実施の形態1における比較例によるIII族窒化物半導体を用いたノーマリーオフ型のMOSFETの概略構造を示す断面図である。
【図3−1】図3−1は、本発明の実施の形態1によるMOSFETの製造方法を示すプロセス図である(その1)。
【図3−2】図3−2は、本発明の実施の形態1によるMOSFETの製造方法を示すプロセス図である(その2)。
【図3−3】図3−3は、本発明の実施の形態1によるMOSFETの製造方法を示すプロセス図である(その3)。
【図3−4】図3−4は、本発明の実施の形態1によるMOSFETの製造方法を示すプロセス図である(その4)。
【図3−5】図3−5は、本発明の実施の形態1によるMOSFETの製造方法を示すプロセス図である(その5)。
【図3−6】図3−6は、本発明の実施の形態1によるMOSFETの製造方法を示すプロセス図である(その6)。
【図3−7】図3−7は、本発明の実施の形態1によるMOSFETの製造方法を示すプロセス図である(その7)。
【図3−8】図3−8は、本発明の実施の形態1によるMOSFETの製造方法を示すプロセス図である(その8)。
【図3−9】図3−9は、本発明の実施の形態1によるMOSFETの製造方法を示すプロセス図である(その9)。
【図4】図4は、本発明の実施の形態1による縦方向電界緩和領域のキャリア濃度を変化させたときのMOSFETの破壊電圧をシミュレーションした結果を示すグラフである。
【図5】図5は、本発明の実施の形態2によるIII族窒化物半導体を用いたゲートリセス構造を備えるHEMTの概略構造を示す断面図である。
【図6−1】図6−1は、本発明の実施の形態2によるHEMTの製造方法を示すプロセス図である(その1)。
【図6−2】図6−2は、本発明の実施の形態2によるHEMTの製造方法を示すプロセス図である(その2)。
【図7】図7は、本発明の実施の形態3によるIII族窒化物半導体を用いたゲートリセス構造を備えるMOSFETの概略構造を示す断面図である。
【発明を実施するための形態】
【0019】
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。なお、以下の説明において、各図は本発明の内容を理解でき得る程度に形状、大きさ、および位置関係を概略的に示してあるに過ぎず、従って、本発明は各図で例示された形状、大きさ、および位置関係のみに限定されるものではない。また、各図では、構成の明瞭化のため、断面におけるハッチングの一部が省略されている。さらに、後述において例示する数値は、本発明の好適な例に過ぎず、従って、本発明は例示された数値に限定されるものではない。
【0020】
<実施の形態1>
以下に、本発明の実施の形態1にかかる半導体装置および半導体装置の製造方法を、図面を用いて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、本実施の形態では、半導体装置として、図1に示すIII族窒化物半導体を用いたノーマリーオフ型のMOSFET1を例に挙げる。
【0021】
(構成)
図1は、本実施の形態によるIII族窒化物半導体を用いたノーマリーオフ型のMOSFET1の概略構造を示す断面図である。なお、図1(a)では、基板(基板11)と垂直であってゲート幅方向と平行な面におけるMOSFET1の概略断面構成を示す。
【0022】
図1(a)に示すように、MOSFET1は、n型のシリコン基板などの基板11上に形成されたにバッファ層12と、バッファ層12上に形成された半導体層13を有する。半導体層13は、例えば、p型のドーパントが比較的低濃度にドープされたp−GaN層、あるいは、アンドープのGaN層である。p型のドーパントとしては、マグネシウム(Mg)などを用いることができる。また、GaN層に限らず、AlGaN層などのIII族窒化物半導体層を適用することも可能である。以下では、p型のドーパントとしてMgを用い、半導体層13としてp−GaN層を用いた場合を例に挙げる。
【0023】
なお、基板11には、シリコン基板の他に、例えばサファイア(Al2O3)基板、炭化シリコン(SiC)基板、ホウ化ジルコニウム(ZrB2)基板などを適用することもできる。また、バッファ層12は、基板11と半導体層13との密着性を確保し、かつ、基板11とその上に形成する半導体層13との格子不整合を緩和するための層である。これには例えば、アンドープのAlN(窒化アルミニウム)と窒化ガリウム(GaN)とからなる積層膜(AlN/GaN膜)を適用することができる。以下では、基板11としてシリコン基板を用い、バッファ層12としてAlN/GaN層からなる複合層を12層重ねた積層膜を用いた場合を例に挙げる。
【0024】
半導体層13の表層部分における離間した2つの領域には、それぞれn型のドーパントが比較的高濃度にドープされたソース領域16sおよびドレイン領域16dが形成されている。ソース領域16s/ドレイン領域16dは、ソース用コンタクト/ドレイン用コンタクトのオーミック接触のための領域として機能し、後述するソース電極18s/ドレイン電極18dと略オーミック接触する。なお、n型のドーパントとしては、例えばシリコン(Si)、ゲルマニウム(Ge)、酸素(O)、または、フッ素(F)などを用いることができる。以下では、n型のドーパントとしてSiを用いた場合を例に挙げる。
【0025】
また、半導体層13の表層部分におけるソース領域16sおよびドレイン領域16dに挟まれた領域であってドレイン領域16dと接する領域には、MOSFET1の耐圧特性を高めることを目的としたRESURF(横方向電界緩和領域)17が形成されている。RESURF17は、例えばn型のドーパントが比較的低濃度にドープされた領域であり、ドレイン領域16dから後述するゲート電極15下の一部にまで延在している。n型のドーパントには、ソース領域16sおよびドレイン領域16dと同様に、例えばSi、Ge、O、Fなどを用いることができる。以下では、n型のドーパントとしてSiを用いた場合を例に挙げる。なお、半導体層13におけるソース領域16sおよびRESURF17で挟まれた領域は、チャネル形成領域13aとして機能する。
【0026】
半導体層13上であって少なくともチャネル形成領域13a上には、酸化シリコン(SiO2)や窒化シリコン(SiN)などの絶縁膜で形成されたゲート絶縁膜14が形成されている。また、ゲート絶縁膜14上には、例えば不純物を含むことで導電性を備えたポリシリコン膜や金属膜などの導体膜よりなるゲート電極15が形成されている。以下では、ゲート絶縁膜14としてSiO2を用い、ゲート電極15として不純物がドープされたポリシリコン膜を用いた場合を例に挙げる。
【0027】
さらに、ソース領域16sおよびドレイン領域16d上には、それぞれソース電極18sおよびドレイン電極18dが形成されている。ソース電極18sおよびドレイン電極18dは、例えば金属性の単層または多層膜などを用いることができる。ここで、ソース電極18sおよびドレイン電極18dは、それぞれソース領域16sおよびドレイン領域16dとオーミック接触またはこれに近い程度に低抵抗に接触することが可能な導体を用いて形成されることが好ましい。以下では、ソース電極18sおよびドレイン電極18dとしてチタン(Ti)層とアルミニウム(Al)層との積層膜(Ti/Al膜)を用いた場合を例に挙げる。
【0028】
また、半導体層13中であって少なくともRESURF17に対して下方の領域には、n型のドーパントがドープされた縦方向電界緩和領域19が形成されている。この縦方向電界緩和領域19は、半導体層13の上面および下面のそれぞれから離間する領域(中間領域)に形成されている。この縦方向電界緩和領域19は、MOSFET1における縦方向(特にゲート・ドレイン間の縦方向)の電界強度のピークを緩和するための層であり、半導体層13におけるRESURF14とバッファ層12とに挟まれた位置に配置される。なお、縦方向電界緩和領域19のn型のドーパントには、例えばSi、Ge、O、Fなどを用いることができる。以下では、n型のドーパントにSiを用いた場合を例に挙げる。
【0029】
ここで比較例として、縦方向電界緩和領域19が設けられていないMOSFET100の構造を図2に示し、このMOSFET100と図1に示すMOSFET1とにおける電界分布の差を説明する。なお、図1(a)に示すMOSFET1と図2(a)に示すMOSFET100とにおいて、同一の構成には同一の符号を付す。
【0030】
図1(b)と図2(b)とを比較すると明らかなように、縦方向電界緩和領域19を設けることで、縦方向の電界を分散させることが可能である。この結果、半導体層13の1個所に集中する電界強度のピークを低下させることができるため、MOSFET1の耐圧特性を向上することが可能となる。なお、図1(a)に示すMOSFET1と図2(a)に示すMOSFET100との両方は、図1(c)と図2(c)とにそれぞれ示すように、RESURF14によって横方向の電界が分散されているため、横方向の電界に対する耐圧特性は双方とも改善されている。
【0031】
(製造方法)
次に、本実施の形態によるMOSFET1の製造方法を、図面を用いて詳細に説明する。図3−1〜図3−9は、本実施の形態によるMOSFET1の製造方法を示すプロセス図である。
【0032】
本製造方法では、まず、基板11上に、例えばMOCVD法(有機金属気相成長法)等を用いて、AlN層を成長する。この際の膜厚は、例えば40nm程度とする。続いて、上記AlN層上に、例えば、膜厚が200nm程度のGaN層と膜厚が20nm程度のAlN層とを交互に12層ずつ成長する。これにより、AlN層とGaN層との積層膜よりなるバッファ層12が基板11上に形成される。続いて、バッファ層12上に、Mgがドープされたp−GaN層をエピタキシャル成長させることで、半導体層13を形成する。これにより、図3−1に示す断面構造を得る。なお、成長する半導体層13の厚さは、例えば2.0μm程度とする。また、成長する半導体層13中のMg濃度は、例えば1×1017/cm3程度とする。
【0033】
また、バッファ層12と半導体層13との成膜は、上記したMOCVD法に代えて、HVPE法(ハライド気相エピタキシ法)やMBE法(分子線エピタキシー法)等を用いてもよい。
【0034】
次に、半導体層13上にフォトレジスト液を塗布し、これを露光処理および現像処理することで、半導体層13上に素子分離用のパターンが転写されたフォトレジストR11を形成する。続いて、図3−2に示すように、フォトレジストR11をマスクとして用い、ドライエッチング装置用いて半導体層13上面から基板11表層部分までをエッチングする。このエッチングで形成されたトレンチによって、個々の半導体素子(MOSFET1)の形成領域が電気的に分離される(素子分離)。なお、ドライエッチング装置には、例えばICP−RIE(誘導結合型反応性イオンエッチング)装置などのRIE(反応性イオンエッチング)装置等を用いる。また、素子分離用のトレンチを形成した後、エッチング時のマスクとして用いたフォトレジストR11は除去される。
【0035】
次に、素子分離用のトレンチが形成された半導体層13上に、例えばプラズマCVD(化学気相堆積)法を用いてSiO2を堆積することで、SiO2膜を形成する。なお、SiO2膜の膜厚は、例えば1500nm程度とする。続いて、SiO2膜上にフォトレジスト液を塗布し、これを露光処理および現像処理することで、縦方向電界緩和領域19が形成される領域の上方に開口を備えたパターンをフォトレジストに転写する。続いて、例えばこのフォトレジストをマスクとして用いたRIEによりSiO2膜をエッチングすることで、このSiO2膜を縦方向電界緩和領域19が形成される領域の上方に開口A11を備えたパターンのマスク層M11に加工する。
【0036】
続いて、SiO2膜のエッチングに用いたフォトレジストを除去した後、マスク層M11をマスクとして用いつつ、基板11に対して垂直方向にSiイオンを注入することで、図3−3に示すように、半導体層13中にn−ドープ領域19aを形成する。なお、注入する際のSiイオンの加速エネルギー(打ち込みエネルギーとも言う)は、例えば1MeV(メガエレクトロンボルト)程度とする。これにより、半導体層13上面から略1〜1.3μmの深さに、n−ドープ領域19aを形成する。また、Siイオン注入時の総ドーズ量は、例えば1×1014/cm2程度とする。
【0037】
次に、マスク層M11を除去した後、再度、半導体層13上にSiO2を堆積させる。なお、SiO2の堆積には、上記と同様に、例えばプラズマCVD法を用いることができる。また、本工程におけるSiO2膜の膜厚は、例えば1000nm程度とすることができる。続いて、SiO2膜上にフォトレジスト液を塗布し、これを露光処理および現像処理することで、ソース領域16sおよびドレイン領域16dそれぞれが形成される領域の上方に開口を備えたパターンをフォトレジストに転写する。続いて、例えばこのフォトレジストをマスクとして用いたRIEによりSiO2膜をエッチングすることで、このSiO2膜をソース領域16sおよびドレイン領域16dが形成される領域の上方にそれぞれ開口A12を備えたパターンのマスク層M12に加工する。
【0038】
続いて、SiO2膜のエッチングに用いたフォトレジストを除去した後、マスク層M12をマスクとして用いつつ、基板11に対して垂直方向にSiイオンを注入することで、図3−4に示すように、半導体層13の表層部分にn+ドープ領域16aを形成する。なお、注入する際のSiイオンの加速エネルギー(打ち込みエネルギー)は、例えば45keV(キロエレクトロンボルト)程度とする。Siイオン注入時の総ドーズ量は、例えば1×1015/cm2程度とする。
【0039】
次に、マスク層M12を除去した後、再度、半導体層13上にSiO2を堆積させる。なお、SiO2の堆積には、上記と同様に、例えばプラズマCVD法を用いることができる。また、本工程におけるSiO2膜の膜厚は、例えば1000nm程度とすることができる。続いて、SiO2膜上にフォトレジスト液を塗布し、これを露光処理および現像処理することで、RESURF17が形成される領域の上方に開口を備えたパターンをフォトレジストに転写する。続いて、このフォトレジストをマスクとして用いたRIEによりSiO2膜をエッチングすることで、このSiO2膜をRESURF17が形成される領域の上方に開口A13を備えたパターンのマスク層M13に加工する。
【0040】
続いて、SiO2膜のエッチングに用いたフォトレジストを除去した後、マスク層M13をマスクとして用いつつ、基板11に対して垂直方向にSiイオンを注入することで、図3−5に示すように、半導体層13の表層部分であって2つのn+ドープ領域16aで挟まれた領域の一部にn−ドープ領域17aを形成する。なお、注入する際のSiイオンの加速エネルギー(打ち込みエネルギー)は、例えば45KeV程度とする。これにより、半導体層13の表層部分にn−ドープ領域17aを形成することができる。また、Siイオン注入時の総ドーズ量は、例えば3×1014/cm2程度とする。
【0041】
なお、上記各イオン注入工程では、半導体層13表面がイオン注入によってダメージを受けるのを防止するために、半導体層13表面にSiO2膜などの保護膜を設けてもよい。
【0042】
次に、基板11に対し、電気炉を用いた活性化アニールを行うことで、半導体層13のn+ドープ領域16aならびにn−ドープ領域17aおよび19aにおけるドーパントを熱処理する。これにより、図3−6に示すように、2つのn+ドープ領域16aがソース領域16sおよびドレイン領域16dになると共に、n−ドープ領域17aおよび19aがRESURF17および縦方向電界緩和領域19になる。なお、この熱処理は、例えば、ターゲット温度を1100℃、加熱時間を10分とし、チャンバ内雰囲気を窒素雰囲気とする。
【0043】
次に、基板11上に、例えばPECVD(プラズマ化学気相成長)法を用いてSiO2を堆積することで、図3−7に示すように、ゲート絶縁膜14形成用のSiO2膜14Aを形成する。なお、SiO2膜14Aの膜厚は、例えば60nm程度とする。
【0044】
次に、フォトリソグラフィ技術を用いてSiO2膜14Aをパターニングすることで、SiO2膜14Aにソース領域16s上面の少なくとも一部およびドレイン領域16d上面の少なくとも一部を露出させる開口を形成する。なお、この結果、SiO2膜14Aは、ゲート絶縁膜14に加工される。続いて、例えばスパッタリング法を用いてAl膜とTi膜とを順次形成し、これをフォトリソグラフィ技術を用いてパターニングすることで、図3−8に示すように、ソース領域16sおよびドレイン領域16d上に、ソース領域16sおよびドレイン領域16dとそれぞれオーミック接触するソース電極18sおよびドレイン電極18dを形成する。
【0045】
次に、ゲート絶縁膜14上に、例えばLPCVD(Low Pressure CVD)装置を用いてポリシリコン膜を形成し、続いてPOCl3ガスが封入された熱拡散炉中で900℃、20分の熱処理を行うことで、形成したポリシリコン膜に不純物をドーピングする。次に、フォトリソグラフィ技術を用いてポリシリコン膜をパターニングすることで、ソース領域16sおよびRESURF17間の上方にマスク層M14を形成し、このマスク層M14をマスクとして用いつつポリシリコン膜をエッチングすることで、図3−9上にゲート絶縁膜14上にゲート電極15を形成する。なお、ポリシリコン膜に不純物をドーピングする方法には、リン(P)蒸着後の熱拡散法などを用いてもよい。また、ゲート電極15には、金(Au)や白金(Pt)やニッケル(Ni)などの金属を用いてもよい。
【0046】
以上の工程を経ることで、図1(a)に示すMOSFET1が製造される。なお、ゲート電極15を形成後、マスク層M14は除去される。
【0047】
以上のように、本実施の形態では、半導体層13中に所定の導電性を備えたドーパントを含む縦方向電界緩和領域19を配置しているため、これにより縦方向の電界分布を分散させることが可能となり、この結果、コスト増や素子の大型化を招くことなく、耐圧特性に優れたMOSFET1およびその製造方法を実現することが可能となる。
【0048】
次に、縦方向電界緩和領域19のシートキャリア濃度(またはドーパント濃度)とゲート・ドレイン間の破壊電圧Vbとの関係を、図4を用いて説明する。図4は、本実施の形態1による縦方向電界緩和領域19のシートキャリア濃度を変化させたときのMOSFET1の破壊電圧をシミュレーションした結果を示すグラフである。なお、本シミュレーションでは、半導体層(p−GaN層)13の厚さを2.0μとし、縦方向電界緩和領域19の半導体層13上面からの深さを1.0μmとし、縦方向電界緩和領域19の厚さを0.3μmとし、ゲート・ドレイン間の距離を24μmとし、RESURF17のシートキャリア濃度を8×1012/cm2とし、半導体層13のドーパント濃度を1×1016/cm3とした。また、半導体層13の下面には、バッファ層12および基板11の代わりにオーミック電極を配置した。
【0049】
図4から明らかなように、縦方向電界緩和領域19のシートキャリア濃度が約5×1012/cm2のときに、MOSFET1の破壊電圧が最も高く、すなわちMOSFET1の耐圧特性が最も改善されている。また、縦方向電界緩和領域19のシートキャリア濃度を、5×1011〜8×1012/cm2程度とすることで、本実施の形態による効果を得られることが分かる。
【0050】
なお、本実施の形態1では、縦方向電界緩和領域19のドーパントに、ドレイン領域16dのドーパントと同じドーパントまたは同じ導電性のドーパント(言い換えれば、半導体層13のドーパントと反対の導電性のドーパント)を用いたが、本発明はこれに限定されず、ドレイン領域16dのドーパントと反対の導電性のドーパント(言い換えれば、半導体層13のドーパントと同じドーパントまたは同じ導電性のドーパント)を用いてもよい。このように構成することで、オフ時のMOSFET1の耐圧特性を向上することが可能となる。
【0051】
例えばドレイン領域16dのドーパントと反対の導電性のドーパントを用いた場合には、縦方向電界緩和領域19の不純物濃度を、例えばドレイン領域16dの不純物濃度と同程度としてもよい。
【0052】
また、本実施の形態1では、縦方向電界緩和領域19をイオン注入によって形成したが、本発明はこれに限定されず、半導体層13を成長中にチャンバ内へドーパント用のガスを導入して、半導体層13における所望する高さの層に所定のドーパントがドープされた層(電界緩和領域)を形成してもよい。なお、所定のドーパントがドープされた層における所望する領域(RESRUF17の下方)以外の領域は、例えばエッチング等を用いて除去してもよい。これは、例えば半導体層13を途中(所定のドーパントがドープされた層)まで形成し、この状態で半導体層における不要の領域をエッチング除去することで実現することができる。なお、残りの半導体層は、不要の領域を除去した後に再度成長されればよい。
【0053】
<実施の形態2>
上記した実施の形態1の縦方向電界緩和領域19による耐圧特性の向上は、同実施の形態1に示すMOSFET1に限らず、種々のIII族窒化物半導体を用いた半導体装置に対して適用することが可能である。以下、このような半導体装置として、図2に示すIII族窒化物半導体を用いたゲートリセス構造を備えたMOSFET2を例に挙げる。ただし、以下の説明において、上記実施の形態1と同様の構成については、同一の符号を付し、その重複する説明を省略する。
【0054】
(構成)
図5は、本実施の形態によるIII族窒化物半導体を用いたゲートリセス構造を備えるMOSFET2の概略構造を示す断面図である。なお、図5では、基板(基板11)と垂直であってゲート長方向と平行な面におけるMOSFET2の概略断面構成を示す。
【0055】
図5に示すように、MOSFET2は、縦方向電界緩和領域19が形成された下部半導体層20の上に、例えば、アンドープのGaN層よりなるキャリア走行層21と、AlGaN層よりなるキャリア供給層22と、からなるMOSFET構造の半導体積層膜を備える。言い換えれば、MOSFET2は、下部半導体層20上に形成されたヘテロ接合構造を備える。キャリア走行層21とキャリア供給層22との間のヘテロ接合界面におけるキャリア走行層21側には、キャリアとして機能する2次元電子ガス2DEGが発生している。
【0056】
また、図5に示すように、MOSFET2は、キャリア供給層22上面から下部半導体層20の表層部分にまでトレンチ21Tが形成されており、キャリア供給層22の上面からトレンチ21Tの底面にかけてゲート絶縁膜24およびゲート電極25が形成された、いわゆるゲートリセス構造を備えている。言い換えれば、MOSFET2では、下部半導体層20におけるゲート電極の下方が窪んでおり、ゲート電極25が下部半導体層20の窪み(トレンチ21T)に沿って形成されている。ただし、ゲート電極25と下部半導体層20との間には、ゲート絶縁膜24が形成されている。また、ソース電極18sおよびドレイン電極18dは、それぞれキャリア供給層22上のゲート電極25を挟む2つの領域に形成されている。また、縦方向電界緩和領域19は、トレンチ21Tで2つに分断されたキャリア走行層21のうちのドレイン電極18d側のキャリア走行層21の下方に形成されている。
【0057】
他の構成は、上記した実施の形態1によるMOSFET1と同様である。ただし、本実施の形態では、基板11としてサファイア基板を用い、バッファ層12として膜厚が略1μmのGaN層を用いる。
【0058】
次に、本実施の形態2によるMOSFET2の製造方法について、図面を用いて詳細に説明する。ただし、以下の説明において、上記実施の形態1によるMOSFET1の製造方法における工程と同様の工程については、これを引用することで、その詳細な説明を省略する。図6−1〜図6−3は、本実施の形態2によるMOSFET2の製造方法を示すプロセス図である。
【0059】
本製造方法では、まず、基板11上に、例えばMOCVD法等を用いてGaN層よりなるバッファ層12を形成する。なお、GaN層は、例えば1000℃の基板温度下で形成される。続いて、基板温度を1050℃まで昇温して、MgがドープされたGaN層よりなる下部半導体層20を2μmの厚さとなるように成長する。続いて、アンドープのAlGaN層よりなるキャリア走行層21を略100nm程度の膜厚となるように成長し、続いてAlGaN(例えばAl組成を25%とする)層よりなるキャリア供給層22を25nm程度の膜厚となるように成長する。これにより、図6−1に示す断面構造を得る。なお、成長する下部半導体層20の厚さは、例えば2.0μm程度とする。また、成長する下部半導体層20中のMg濃度は、例えば1×1017/cm3程度とする。
【0060】
また、バッファ層12と下部半導体層20との成膜は、上記したMOCVD法に代えて、HVPE法(ハライド気相エピタキシ法)やMBE法(分子線エピタキシー法)等を用いてもよい。
【0061】
次に、上記実施の形態1において図3−2、図3−3、および、図3−6を用いてそれぞれ説明した工程と同様の工程を経ることで、個々の半導体素子(MOSFET2)の形成領域を電気的に分離し(図3−2参照:素子分離)、n−ドープ領域19aを形成し(図3−3参照)、活性化アニールによってn−ドープ領域19aを縦方向電界緩和領域19にする(図3−6参照)。
【0062】
次に、基板11上に、例えばプラズマCVD法を用いてSiO2を堆積することで、SiO2膜を形成する。なお、SiO2膜の膜厚は、例えば300nm程度とすることができる。続いて、SiO2膜上にフォトレジスト液を塗布し、これを露光処理および現像処理することで、トレンチT21を形成する領域の上方に開口を備えたパターンをフォトレジストに転写する。続いて、例えばこのフォトレジストをマスクとし、エッチャントにバッファードフッ酸(BHF)を用いたウェットエッチングによりSiO2膜をエッチングすることで、このSiO2膜を縦方向電界緩和領域19が形成される領域の上方に開口A21を備えたパターンのマスク層M21に加工する。
【0063】
続いて、SiO2膜のパターニングに用いたフォトレジストを除去した後、ICPドライエッチング装置にて、マスク層M21をマスクとして用いつつキャリア供給層(AlGaN層)22とキャリア走行層(アンドープのGaN層)21とを順次エッチングし、さらに、下部半導体層(p−GaN層)20をエッチングすることで、図6−2に示すように、キャリア供給層22上面から下部半導体層20の表層部分にまで彫り込まれたトレンチT21を形成する。
【0064】
その後、トレンチT21の形成に用いたマスク層M21を除去した後、上記実施の形態1において図3−7〜図3−9を用いて説明した工程と同様の工程を用いることで、ゲート絶縁膜24を形成し(図3−7参照)、ソース電極16sおよびドレイン電極16dを形成し(図3−8)、ゲート電極25を形成する。なお、ゲート絶縁膜24およびゲート電極25は、キャリア供給層22上面からトレンチT21内の底面を覆うように形成される。これにより、図5に示すMOSFET2が製造される。
【0065】
以上のように、本実施の形態では、下部半導体層20中に所定の導電性を備えたドーパントを含む縦方向電界緩和領域19を配置しているため、これにより縦方向の電界分布を分散させることが可能となり、この結果、コスト増や大型化を招くことなく、耐圧特性に優れたHEMT2およびその製造方法を実現することが可能となる。
【0066】
なお、本実施の形態2では、縦方向電界緩和領域19のドーパントに、下部半導体層20のドーパントと反対の導電性のドーパントを用いたが、本発明はこれに限定されず、半導体層20のドーパントと同じまたは同じ導電性のドーパントを用いてもよい。このように構成することで、オフ時のMOSFET2の耐圧特性を向上することが可能となる。
【0067】
<実施の形態3>
次に、III族窒化物半導体を用いたゲートリセス構造を備えたMOSFET3を本実施の形態3による半導体装置として例に挙げて説明する。ただし、以下の説明において、上記実施の形態1または2と同様の構成については、同一の符号を付し、その重複する説明を省略する。
【0068】
(構成)
図7は、本実施の形態によるIII族窒化物半導体を用いたゲートリセス構造を備えるMOSFET3の概略構造を示す断面図である。なお、図7では、基板(基板11)と垂直であってゲート長方向と平行な面でMOSFET3を切断した際の概略構成を示す。
【0069】
図7に示すように、MOSFET3は、縦方向電界緩和領域19が形成された下部半導体層20の上に、n型半導体層31を備える。n型半導体層31は、例えば、n型のドーパントが比較的低濃度にドープされたn−GaN層である。その膜厚は、例えば100nm程度とする。また、n型半導体層31のドーパント濃度は、例えば1×1017/cm3程度とする。また、n型半導体層31としては、GaN層に限らず、AlGaN層やInP層などのIII族窒化物半導体層を適用することも可能である。以下では、n型のドーパントとしてSiを用い、n型半導体層31としてn−GaN層を用いた場合を例に挙げる。
【0070】
また、図7に示すように、MOSFET3は、n型半導体層31上面から下部半導体層20の表層部分にまでトレンチ21Tが形成されており、上記実施の形態2によるMOSFET2と同様に、n型半導体層31の上面からトレンチ21Tの底面にかけてゲート絶縁膜24およびゲート電極25が形成された、いわゆるゲートリセス構造を備えている。言い換えれば、MOSFET3は、上記実施の形態2のMOSFET2と同様に、下部半導体層20におけるゲート電極の下方が窪んでおり、ゲート電極25が下部半導体層20の窪み(トレンチ21T)に沿って形成されている。ただし、ゲート電極25と下部半導体層20との間には、ゲート絶縁膜24が形成されている。また、ソース電極18sおよびドレイン電極18dは、それぞれn型半導体層31上のゲート電極25を挟む2つの領域に形成されている。また、縦方向電界緩和領域19は、トレンチ21Tで2つに分断されたn型半導体層31のうちのドレイン電極18d側のn型半導体層31の下方に形成されている。
【0071】
他の構成およびその製造方法は、上記した実施の形態1によるMOSFET1の構成およびその製造方法または実施の形態2によるMOSFET2の構成およびその製造方法と同様であるため、ここでは詳細な説明を省略する。
【0072】
以上のように、本実施の形態では、下部半導体層20中に所定の導電性を備えたドーパントを含む縦方向電界緩和領域19を配置しているため、これにより縦方向の電界分布を分散させることが可能となり、この結果、コスト増や大型化を招くことなく、耐圧特性に優れたMOSFET3およびその製造方法を実現することが可能となる。
【0073】
なお、本実施の形態3では、縦方向電界緩和領域19のドーパントに、ドレイン領域16dのドーパントと同じまたは同じ導電性のドーパントを用いたが、本発明はこれに限定されず、ドレイン領域16dのドーパントと反対の導電性のドーパントを用いてもよい。このように構成することで、オフ時のMOSFET3の耐圧特性を向上することが可能となる。
【0074】
また、上記実施の形態は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、仕様等に応じて種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施の形態が可能であることは上記記載から自明である。
【符号の説明】
【0075】
1、3 MOSFET
2 HEMT
11 基板
12 バッファ層
13 p型半導体層
13a チャネル形成領域
14 ゲート絶縁膜
14A SiO2
15 ゲート電極
16a n+ドープ領域
16d ドレイン領域
16s ソース領域
17a n−ドープ領域
18d ドレイン電極
18s ソース電極
19 縦方向電界緩和領域
19a n−ドープ領域
20 下部半導体層
21 キャリア走行層
21T トレンチ
22 キャリア供給層
31 n型半導体層
2DEG 2次元電子ガス
A11、A12、A13 開口
M11、M12、M13、M14 マスク層
R11 フォトレジスト
【技術分野】
【0001】
本発明は、半導体装置および半導体装置の製造方法に関し、特にIII族窒化物半導体を用いた半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
従来、III族窒化物半導体を用いた電界効果型トランジスタ(Field Effect Transistor:以下、単にFETという)としては、AlGaN/GaN系HEMT(High Electron Mobility Transistor))やGaN系MOSFET(Metal Oxide Semiconductor FET)が知られている。III族窒化物半導体は、従来のシリコンや砒化ガリウム(GaAs)、インジウムリン(InP)などのIII族化合物半導体よりも高い絶縁破壊電圧や飽和移動度を備えていることから、パワーデバイスに適するというメリットを有している。
【0003】
例えば以下に示す非特許文献1には、RESURF(表面電界緩和:Reduced Surface Field)層を備えることで940Vもの高い耐圧特性を実現したGaN系MOSFETが開示されている。さらに、以下に示す非特許文献2には、III族窒化物半導体を用いたFETとして、AlGaN/GaN系HEMT構造が開示されている。
【0004】
しかしながら、上記非特許文献2が開示するところのIII族窒化物を用いたAlGaN/GaN系HEMTは、そのしきい値電圧が+1V程度と低く、十分な耐圧特性が得られていないという問題が存在した。また、GaN系MOSFETでは、1000V近い耐圧特性を備えた半導体デバイスなどが報告されているものの、例えば自動車用電源回路などのような、より高い電圧が印加される回路にGaN系MOSFETを適用するには、さらなる耐圧特性の改善が必要であった。
【先行技術文献】
【特許文献】
【0005】
【非特許文献1】Huang W., Khan T., Chow T.P., “Enhancement-Mode n-Channel GaN MOSFETs on p and n-GaN/Sapphire Substrates,” in 18th International Symposium on Power Semiconductor Devices and ICs (ISPSD), 2006 (Italy), 10-1.
【非特許文献2】M. Kuraguchi et al., “Normally-off GaN-MISFET with well-controlled threshold voltage,” International Workshop on Nitride Semiconductors 2006 (IWN2006), Oct. 22-27, 2006, Kyoto, Japan, WeED1-4.
【発明の概要】
【発明が解決しようとする課題】
【0006】
ここで、ゲート・ドレイン間に不純物が比較低濃度にドープされたRESURF層を設けることで、ゲートをオフした際にゲート・ドレイン間にかかる横方向電界を緩和する技術が存在する。しかしながら、横方向の電界はRESURF層の導入によって緩和できるものの、縦方向の電界はRESURF層を導入したとしても緩和することができない。このため、現在においても、この縦方向の電界によって半導体層が破壊してしまうという問題は存在した。
【0007】
このような問題を解決する方法としては、破壊される可能性がある層の膜厚を厚くすることが考えられる。しかしながら、膜厚を厚くする方法では、結晶成長に要する成長時間の増加や材料消費の増加などによるコスト増を招くだけでなく、半導体チップの厚みが増加することによる半導体デバイスの大型化を招くなどの問題を生じる。
【0008】
本発明は、上記の問題に鑑みてなされたものであり、コスト増や大型化を招くことなく、耐圧特性に優れた半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0009】
かかる目的を達成するために、本発明による半導体装置は、半導体層と、該半導体層上に形成されたゲート電極、ソース電極およびドレイン電極と、を備えた半導体装置であって、前記半導体層中であって該半導体層の上面および下面それぞれから離間する中間領域に縦方向電界緩和領域を備えたことを特徴とする。
【0010】
上記した本発明による半導体装置は、前記縦方向電界緩和領域が、前記半導体層中であって前記ゲート電極と前記ドレイン電極との間の下方に形成されていることを特徴とする。
【0011】
上記した本発明による半導体装置は、前記縦方向電界緩和領域のキャリア濃度が、1×1010/cm2以上8×1012/cm2以下であることを特徴とする。
【0012】
上記した本発明による半導体装置は、前記縦方向電界緩和領域が、前記半導体層の導電性と反対の導電性を備えた、または同じの導電性であって前記半導体層とキャリア濃度の異なる不純物ドープ層であることを特徴とする。
【0013】
上記した本発明による半導体装置は、前記半導体層の表層であって前記ドレイン電極の下方に前記所定の導電性を備えたドーパントをドープすることで形成されたドレイン領域と、前記半導体層の表層であって前記ゲート電極と前記ドレイン電極との間に形成され、前記ドレイン領域よりも前記ドーパントの濃度が低い横方向電界緩和領域を備え、前記縦方向電界緩和領域が、前記半導体層中の前記横方向電界緩和領域の下方であって該横方向電界緩和領域と離間する領域に形成されていることを特徴とする。
【0014】
上記した本発明による半導体装置は、前記半導体層が、下部半導体層と、前記下部半導体層上に形成された窒化物系化合物半導体からなる電子走行層と、前記電子走行層上に形成され、前記電子走行層よりもバンドギャップの大きい窒化物系化合物半導体からなる電子供給層とを有するヘテロ接合構造を備え、前記ゲート電極、前記ソース電極および前記ドレイン電極が、前記電子供給層上に形成され、前記縦方向電界緩和領域が、前記下部半導体層中であって前記ゲート電極と前記ドレイン電極との間の下方に形成されていることを特徴とする。
【0015】
また、本発明による半導体装置の製造方法は、基板上に半導体層を形成する半導体層形成工程と、前記半導体層上にゲート電極、ソース電極およびドレイン電極を形成する電極形成工程と、を含む半導体装置の製造方法であって、前記半導層形成工程が、前記半導体層中であって該半導体層の上面および下面それぞれから離間する中間領域に縦方向電界緩和領域を形成する工程を含むことを特徴とする。
【0016】
上記した本発明による半導体装置の製造方法は、前記縦方向電界緩和層が、イオン注入法によって形成されることを特徴とする。
【発明の効果】
【0017】
本発明によれば、半導体層中に所定の導電性を備えたドーパントを含む縦方向電界緩和領域を配置しているため、これにより縦方向の電界分布を分散させることが可能となり、この結果、コスト増や大型化を招くことなく、耐圧特性に優れた半導体装置および半導体装置の製造方法を実現することが可能となる。
【図面の簡単な説明】
【0018】
【図1】図1は、本発明の実施の形態1によるIII族窒化物半導体を用いたノーマリーオフ型のMOSFETの概略構造を示す断面図である。
【図2】図2は、本発明の実施の形態1における比較例によるIII族窒化物半導体を用いたノーマリーオフ型のMOSFETの概略構造を示す断面図である。
【図3−1】図3−1は、本発明の実施の形態1によるMOSFETの製造方法を示すプロセス図である(その1)。
【図3−2】図3−2は、本発明の実施の形態1によるMOSFETの製造方法を示すプロセス図である(その2)。
【図3−3】図3−3は、本発明の実施の形態1によるMOSFETの製造方法を示すプロセス図である(その3)。
【図3−4】図3−4は、本発明の実施の形態1によるMOSFETの製造方法を示すプロセス図である(その4)。
【図3−5】図3−5は、本発明の実施の形態1によるMOSFETの製造方法を示すプロセス図である(その5)。
【図3−6】図3−6は、本発明の実施の形態1によるMOSFETの製造方法を示すプロセス図である(その6)。
【図3−7】図3−7は、本発明の実施の形態1によるMOSFETの製造方法を示すプロセス図である(その7)。
【図3−8】図3−8は、本発明の実施の形態1によるMOSFETの製造方法を示すプロセス図である(その8)。
【図3−9】図3−9は、本発明の実施の形態1によるMOSFETの製造方法を示すプロセス図である(その9)。
【図4】図4は、本発明の実施の形態1による縦方向電界緩和領域のキャリア濃度を変化させたときのMOSFETの破壊電圧をシミュレーションした結果を示すグラフである。
【図5】図5は、本発明の実施の形態2によるIII族窒化物半導体を用いたゲートリセス構造を備えるHEMTの概略構造を示す断面図である。
【図6−1】図6−1は、本発明の実施の形態2によるHEMTの製造方法を示すプロセス図である(その1)。
【図6−2】図6−2は、本発明の実施の形態2によるHEMTの製造方法を示すプロセス図である(その2)。
【図7】図7は、本発明の実施の形態3によるIII族窒化物半導体を用いたゲートリセス構造を備えるMOSFETの概略構造を示す断面図である。
【発明を実施するための形態】
【0019】
以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。なお、以下の説明において、各図は本発明の内容を理解でき得る程度に形状、大きさ、および位置関係を概略的に示してあるに過ぎず、従って、本発明は各図で例示された形状、大きさ、および位置関係のみに限定されるものではない。また、各図では、構成の明瞭化のため、断面におけるハッチングの一部が省略されている。さらに、後述において例示する数値は、本発明の好適な例に過ぎず、従って、本発明は例示された数値に限定されるものではない。
【0020】
<実施の形態1>
以下に、本発明の実施の形態1にかかる半導体装置および半導体装置の製造方法を、図面を用いて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、本実施の形態では、半導体装置として、図1に示すIII族窒化物半導体を用いたノーマリーオフ型のMOSFET1を例に挙げる。
【0021】
(構成)
図1は、本実施の形態によるIII族窒化物半導体を用いたノーマリーオフ型のMOSFET1の概略構造を示す断面図である。なお、図1(a)では、基板(基板11)と垂直であってゲート幅方向と平行な面におけるMOSFET1の概略断面構成を示す。
【0022】
図1(a)に示すように、MOSFET1は、n型のシリコン基板などの基板11上に形成されたにバッファ層12と、バッファ層12上に形成された半導体層13を有する。半導体層13は、例えば、p型のドーパントが比較的低濃度にドープされたp−GaN層、あるいは、アンドープのGaN層である。p型のドーパントとしては、マグネシウム(Mg)などを用いることができる。また、GaN層に限らず、AlGaN層などのIII族窒化物半導体層を適用することも可能である。以下では、p型のドーパントとしてMgを用い、半導体層13としてp−GaN層を用いた場合を例に挙げる。
【0023】
なお、基板11には、シリコン基板の他に、例えばサファイア(Al2O3)基板、炭化シリコン(SiC)基板、ホウ化ジルコニウム(ZrB2)基板などを適用することもできる。また、バッファ層12は、基板11と半導体層13との密着性を確保し、かつ、基板11とその上に形成する半導体層13との格子不整合を緩和するための層である。これには例えば、アンドープのAlN(窒化アルミニウム)と窒化ガリウム(GaN)とからなる積層膜(AlN/GaN膜)を適用することができる。以下では、基板11としてシリコン基板を用い、バッファ層12としてAlN/GaN層からなる複合層を12層重ねた積層膜を用いた場合を例に挙げる。
【0024】
半導体層13の表層部分における離間した2つの領域には、それぞれn型のドーパントが比較的高濃度にドープされたソース領域16sおよびドレイン領域16dが形成されている。ソース領域16s/ドレイン領域16dは、ソース用コンタクト/ドレイン用コンタクトのオーミック接触のための領域として機能し、後述するソース電極18s/ドレイン電極18dと略オーミック接触する。なお、n型のドーパントとしては、例えばシリコン(Si)、ゲルマニウム(Ge)、酸素(O)、または、フッ素(F)などを用いることができる。以下では、n型のドーパントとしてSiを用いた場合を例に挙げる。
【0025】
また、半導体層13の表層部分におけるソース領域16sおよびドレイン領域16dに挟まれた領域であってドレイン領域16dと接する領域には、MOSFET1の耐圧特性を高めることを目的としたRESURF(横方向電界緩和領域)17が形成されている。RESURF17は、例えばn型のドーパントが比較的低濃度にドープされた領域であり、ドレイン領域16dから後述するゲート電極15下の一部にまで延在している。n型のドーパントには、ソース領域16sおよびドレイン領域16dと同様に、例えばSi、Ge、O、Fなどを用いることができる。以下では、n型のドーパントとしてSiを用いた場合を例に挙げる。なお、半導体層13におけるソース領域16sおよびRESURF17で挟まれた領域は、チャネル形成領域13aとして機能する。
【0026】
半導体層13上であって少なくともチャネル形成領域13a上には、酸化シリコン(SiO2)や窒化シリコン(SiN)などの絶縁膜で形成されたゲート絶縁膜14が形成されている。また、ゲート絶縁膜14上には、例えば不純物を含むことで導電性を備えたポリシリコン膜や金属膜などの導体膜よりなるゲート電極15が形成されている。以下では、ゲート絶縁膜14としてSiO2を用い、ゲート電極15として不純物がドープされたポリシリコン膜を用いた場合を例に挙げる。
【0027】
さらに、ソース領域16sおよびドレイン領域16d上には、それぞれソース電極18sおよびドレイン電極18dが形成されている。ソース電極18sおよびドレイン電極18dは、例えば金属性の単層または多層膜などを用いることができる。ここで、ソース電極18sおよびドレイン電極18dは、それぞれソース領域16sおよびドレイン領域16dとオーミック接触またはこれに近い程度に低抵抗に接触することが可能な導体を用いて形成されることが好ましい。以下では、ソース電極18sおよびドレイン電極18dとしてチタン(Ti)層とアルミニウム(Al)層との積層膜(Ti/Al膜)を用いた場合を例に挙げる。
【0028】
また、半導体層13中であって少なくともRESURF17に対して下方の領域には、n型のドーパントがドープされた縦方向電界緩和領域19が形成されている。この縦方向電界緩和領域19は、半導体層13の上面および下面のそれぞれから離間する領域(中間領域)に形成されている。この縦方向電界緩和領域19は、MOSFET1における縦方向(特にゲート・ドレイン間の縦方向)の電界強度のピークを緩和するための層であり、半導体層13におけるRESURF14とバッファ層12とに挟まれた位置に配置される。なお、縦方向電界緩和領域19のn型のドーパントには、例えばSi、Ge、O、Fなどを用いることができる。以下では、n型のドーパントにSiを用いた場合を例に挙げる。
【0029】
ここで比較例として、縦方向電界緩和領域19が設けられていないMOSFET100の構造を図2に示し、このMOSFET100と図1に示すMOSFET1とにおける電界分布の差を説明する。なお、図1(a)に示すMOSFET1と図2(a)に示すMOSFET100とにおいて、同一の構成には同一の符号を付す。
【0030】
図1(b)と図2(b)とを比較すると明らかなように、縦方向電界緩和領域19を設けることで、縦方向の電界を分散させることが可能である。この結果、半導体層13の1個所に集中する電界強度のピークを低下させることができるため、MOSFET1の耐圧特性を向上することが可能となる。なお、図1(a)に示すMOSFET1と図2(a)に示すMOSFET100との両方は、図1(c)と図2(c)とにそれぞれ示すように、RESURF14によって横方向の電界が分散されているため、横方向の電界に対する耐圧特性は双方とも改善されている。
【0031】
(製造方法)
次に、本実施の形態によるMOSFET1の製造方法を、図面を用いて詳細に説明する。図3−1〜図3−9は、本実施の形態によるMOSFET1の製造方法を示すプロセス図である。
【0032】
本製造方法では、まず、基板11上に、例えばMOCVD法(有機金属気相成長法)等を用いて、AlN層を成長する。この際の膜厚は、例えば40nm程度とする。続いて、上記AlN層上に、例えば、膜厚が200nm程度のGaN層と膜厚が20nm程度のAlN層とを交互に12層ずつ成長する。これにより、AlN層とGaN層との積層膜よりなるバッファ層12が基板11上に形成される。続いて、バッファ層12上に、Mgがドープされたp−GaN層をエピタキシャル成長させることで、半導体層13を形成する。これにより、図3−1に示す断面構造を得る。なお、成長する半導体層13の厚さは、例えば2.0μm程度とする。また、成長する半導体層13中のMg濃度は、例えば1×1017/cm3程度とする。
【0033】
また、バッファ層12と半導体層13との成膜は、上記したMOCVD法に代えて、HVPE法(ハライド気相エピタキシ法)やMBE法(分子線エピタキシー法)等を用いてもよい。
【0034】
次に、半導体層13上にフォトレジスト液を塗布し、これを露光処理および現像処理することで、半導体層13上に素子分離用のパターンが転写されたフォトレジストR11を形成する。続いて、図3−2に示すように、フォトレジストR11をマスクとして用い、ドライエッチング装置用いて半導体層13上面から基板11表層部分までをエッチングする。このエッチングで形成されたトレンチによって、個々の半導体素子(MOSFET1)の形成領域が電気的に分離される(素子分離)。なお、ドライエッチング装置には、例えばICP−RIE(誘導結合型反応性イオンエッチング)装置などのRIE(反応性イオンエッチング)装置等を用いる。また、素子分離用のトレンチを形成した後、エッチング時のマスクとして用いたフォトレジストR11は除去される。
【0035】
次に、素子分離用のトレンチが形成された半導体層13上に、例えばプラズマCVD(化学気相堆積)法を用いてSiO2を堆積することで、SiO2膜を形成する。なお、SiO2膜の膜厚は、例えば1500nm程度とする。続いて、SiO2膜上にフォトレジスト液を塗布し、これを露光処理および現像処理することで、縦方向電界緩和領域19が形成される領域の上方に開口を備えたパターンをフォトレジストに転写する。続いて、例えばこのフォトレジストをマスクとして用いたRIEによりSiO2膜をエッチングすることで、このSiO2膜を縦方向電界緩和領域19が形成される領域の上方に開口A11を備えたパターンのマスク層M11に加工する。
【0036】
続いて、SiO2膜のエッチングに用いたフォトレジストを除去した後、マスク層M11をマスクとして用いつつ、基板11に対して垂直方向にSiイオンを注入することで、図3−3に示すように、半導体層13中にn−ドープ領域19aを形成する。なお、注入する際のSiイオンの加速エネルギー(打ち込みエネルギーとも言う)は、例えば1MeV(メガエレクトロンボルト)程度とする。これにより、半導体層13上面から略1〜1.3μmの深さに、n−ドープ領域19aを形成する。また、Siイオン注入時の総ドーズ量は、例えば1×1014/cm2程度とする。
【0037】
次に、マスク層M11を除去した後、再度、半導体層13上にSiO2を堆積させる。なお、SiO2の堆積には、上記と同様に、例えばプラズマCVD法を用いることができる。また、本工程におけるSiO2膜の膜厚は、例えば1000nm程度とすることができる。続いて、SiO2膜上にフォトレジスト液を塗布し、これを露光処理および現像処理することで、ソース領域16sおよびドレイン領域16dそれぞれが形成される領域の上方に開口を備えたパターンをフォトレジストに転写する。続いて、例えばこのフォトレジストをマスクとして用いたRIEによりSiO2膜をエッチングすることで、このSiO2膜をソース領域16sおよびドレイン領域16dが形成される領域の上方にそれぞれ開口A12を備えたパターンのマスク層M12に加工する。
【0038】
続いて、SiO2膜のエッチングに用いたフォトレジストを除去した後、マスク層M12をマスクとして用いつつ、基板11に対して垂直方向にSiイオンを注入することで、図3−4に示すように、半導体層13の表層部分にn+ドープ領域16aを形成する。なお、注入する際のSiイオンの加速エネルギー(打ち込みエネルギー)は、例えば45keV(キロエレクトロンボルト)程度とする。Siイオン注入時の総ドーズ量は、例えば1×1015/cm2程度とする。
【0039】
次に、マスク層M12を除去した後、再度、半導体層13上にSiO2を堆積させる。なお、SiO2の堆積には、上記と同様に、例えばプラズマCVD法を用いることができる。また、本工程におけるSiO2膜の膜厚は、例えば1000nm程度とすることができる。続いて、SiO2膜上にフォトレジスト液を塗布し、これを露光処理および現像処理することで、RESURF17が形成される領域の上方に開口を備えたパターンをフォトレジストに転写する。続いて、このフォトレジストをマスクとして用いたRIEによりSiO2膜をエッチングすることで、このSiO2膜をRESURF17が形成される領域の上方に開口A13を備えたパターンのマスク層M13に加工する。
【0040】
続いて、SiO2膜のエッチングに用いたフォトレジストを除去した後、マスク層M13をマスクとして用いつつ、基板11に対して垂直方向にSiイオンを注入することで、図3−5に示すように、半導体層13の表層部分であって2つのn+ドープ領域16aで挟まれた領域の一部にn−ドープ領域17aを形成する。なお、注入する際のSiイオンの加速エネルギー(打ち込みエネルギー)は、例えば45KeV程度とする。これにより、半導体層13の表層部分にn−ドープ領域17aを形成することができる。また、Siイオン注入時の総ドーズ量は、例えば3×1014/cm2程度とする。
【0041】
なお、上記各イオン注入工程では、半導体層13表面がイオン注入によってダメージを受けるのを防止するために、半導体層13表面にSiO2膜などの保護膜を設けてもよい。
【0042】
次に、基板11に対し、電気炉を用いた活性化アニールを行うことで、半導体層13のn+ドープ領域16aならびにn−ドープ領域17aおよび19aにおけるドーパントを熱処理する。これにより、図3−6に示すように、2つのn+ドープ領域16aがソース領域16sおよびドレイン領域16dになると共に、n−ドープ領域17aおよび19aがRESURF17および縦方向電界緩和領域19になる。なお、この熱処理は、例えば、ターゲット温度を1100℃、加熱時間を10分とし、チャンバ内雰囲気を窒素雰囲気とする。
【0043】
次に、基板11上に、例えばPECVD(プラズマ化学気相成長)法を用いてSiO2を堆積することで、図3−7に示すように、ゲート絶縁膜14形成用のSiO2膜14Aを形成する。なお、SiO2膜14Aの膜厚は、例えば60nm程度とする。
【0044】
次に、フォトリソグラフィ技術を用いてSiO2膜14Aをパターニングすることで、SiO2膜14Aにソース領域16s上面の少なくとも一部およびドレイン領域16d上面の少なくとも一部を露出させる開口を形成する。なお、この結果、SiO2膜14Aは、ゲート絶縁膜14に加工される。続いて、例えばスパッタリング法を用いてAl膜とTi膜とを順次形成し、これをフォトリソグラフィ技術を用いてパターニングすることで、図3−8に示すように、ソース領域16sおよびドレイン領域16d上に、ソース領域16sおよびドレイン領域16dとそれぞれオーミック接触するソース電極18sおよびドレイン電極18dを形成する。
【0045】
次に、ゲート絶縁膜14上に、例えばLPCVD(Low Pressure CVD)装置を用いてポリシリコン膜を形成し、続いてPOCl3ガスが封入された熱拡散炉中で900℃、20分の熱処理を行うことで、形成したポリシリコン膜に不純物をドーピングする。次に、フォトリソグラフィ技術を用いてポリシリコン膜をパターニングすることで、ソース領域16sおよびRESURF17間の上方にマスク層M14を形成し、このマスク層M14をマスクとして用いつつポリシリコン膜をエッチングすることで、図3−9上にゲート絶縁膜14上にゲート電極15を形成する。なお、ポリシリコン膜に不純物をドーピングする方法には、リン(P)蒸着後の熱拡散法などを用いてもよい。また、ゲート電極15には、金(Au)や白金(Pt)やニッケル(Ni)などの金属を用いてもよい。
【0046】
以上の工程を経ることで、図1(a)に示すMOSFET1が製造される。なお、ゲート電極15を形成後、マスク層M14は除去される。
【0047】
以上のように、本実施の形態では、半導体層13中に所定の導電性を備えたドーパントを含む縦方向電界緩和領域19を配置しているため、これにより縦方向の電界分布を分散させることが可能となり、この結果、コスト増や素子の大型化を招くことなく、耐圧特性に優れたMOSFET1およびその製造方法を実現することが可能となる。
【0048】
次に、縦方向電界緩和領域19のシートキャリア濃度(またはドーパント濃度)とゲート・ドレイン間の破壊電圧Vbとの関係を、図4を用いて説明する。図4は、本実施の形態1による縦方向電界緩和領域19のシートキャリア濃度を変化させたときのMOSFET1の破壊電圧をシミュレーションした結果を示すグラフである。なお、本シミュレーションでは、半導体層(p−GaN層)13の厚さを2.0μとし、縦方向電界緩和領域19の半導体層13上面からの深さを1.0μmとし、縦方向電界緩和領域19の厚さを0.3μmとし、ゲート・ドレイン間の距離を24μmとし、RESURF17のシートキャリア濃度を8×1012/cm2とし、半導体層13のドーパント濃度を1×1016/cm3とした。また、半導体層13の下面には、バッファ層12および基板11の代わりにオーミック電極を配置した。
【0049】
図4から明らかなように、縦方向電界緩和領域19のシートキャリア濃度が約5×1012/cm2のときに、MOSFET1の破壊電圧が最も高く、すなわちMOSFET1の耐圧特性が最も改善されている。また、縦方向電界緩和領域19のシートキャリア濃度を、5×1011〜8×1012/cm2程度とすることで、本実施の形態による効果を得られることが分かる。
【0050】
なお、本実施の形態1では、縦方向電界緩和領域19のドーパントに、ドレイン領域16dのドーパントと同じドーパントまたは同じ導電性のドーパント(言い換えれば、半導体層13のドーパントと反対の導電性のドーパント)を用いたが、本発明はこれに限定されず、ドレイン領域16dのドーパントと反対の導電性のドーパント(言い換えれば、半導体層13のドーパントと同じドーパントまたは同じ導電性のドーパント)を用いてもよい。このように構成することで、オフ時のMOSFET1の耐圧特性を向上することが可能となる。
【0051】
例えばドレイン領域16dのドーパントと反対の導電性のドーパントを用いた場合には、縦方向電界緩和領域19の不純物濃度を、例えばドレイン領域16dの不純物濃度と同程度としてもよい。
【0052】
また、本実施の形態1では、縦方向電界緩和領域19をイオン注入によって形成したが、本発明はこれに限定されず、半導体層13を成長中にチャンバ内へドーパント用のガスを導入して、半導体層13における所望する高さの層に所定のドーパントがドープされた層(電界緩和領域)を形成してもよい。なお、所定のドーパントがドープされた層における所望する領域(RESRUF17の下方)以外の領域は、例えばエッチング等を用いて除去してもよい。これは、例えば半導体層13を途中(所定のドーパントがドープされた層)まで形成し、この状態で半導体層における不要の領域をエッチング除去することで実現することができる。なお、残りの半導体層は、不要の領域を除去した後に再度成長されればよい。
【0053】
<実施の形態2>
上記した実施の形態1の縦方向電界緩和領域19による耐圧特性の向上は、同実施の形態1に示すMOSFET1に限らず、種々のIII族窒化物半導体を用いた半導体装置に対して適用することが可能である。以下、このような半導体装置として、図2に示すIII族窒化物半導体を用いたゲートリセス構造を備えたMOSFET2を例に挙げる。ただし、以下の説明において、上記実施の形態1と同様の構成については、同一の符号を付し、その重複する説明を省略する。
【0054】
(構成)
図5は、本実施の形態によるIII族窒化物半導体を用いたゲートリセス構造を備えるMOSFET2の概略構造を示す断面図である。なお、図5では、基板(基板11)と垂直であってゲート長方向と平行な面におけるMOSFET2の概略断面構成を示す。
【0055】
図5に示すように、MOSFET2は、縦方向電界緩和領域19が形成された下部半導体層20の上に、例えば、アンドープのGaN層よりなるキャリア走行層21と、AlGaN層よりなるキャリア供給層22と、からなるMOSFET構造の半導体積層膜を備える。言い換えれば、MOSFET2は、下部半導体層20上に形成されたヘテロ接合構造を備える。キャリア走行層21とキャリア供給層22との間のヘテロ接合界面におけるキャリア走行層21側には、キャリアとして機能する2次元電子ガス2DEGが発生している。
【0056】
また、図5に示すように、MOSFET2は、キャリア供給層22上面から下部半導体層20の表層部分にまでトレンチ21Tが形成されており、キャリア供給層22の上面からトレンチ21Tの底面にかけてゲート絶縁膜24およびゲート電極25が形成された、いわゆるゲートリセス構造を備えている。言い換えれば、MOSFET2では、下部半導体層20におけるゲート電極の下方が窪んでおり、ゲート電極25が下部半導体層20の窪み(トレンチ21T)に沿って形成されている。ただし、ゲート電極25と下部半導体層20との間には、ゲート絶縁膜24が形成されている。また、ソース電極18sおよびドレイン電極18dは、それぞれキャリア供給層22上のゲート電極25を挟む2つの領域に形成されている。また、縦方向電界緩和領域19は、トレンチ21Tで2つに分断されたキャリア走行層21のうちのドレイン電極18d側のキャリア走行層21の下方に形成されている。
【0057】
他の構成は、上記した実施の形態1によるMOSFET1と同様である。ただし、本実施の形態では、基板11としてサファイア基板を用い、バッファ層12として膜厚が略1μmのGaN層を用いる。
【0058】
次に、本実施の形態2によるMOSFET2の製造方法について、図面を用いて詳細に説明する。ただし、以下の説明において、上記実施の形態1によるMOSFET1の製造方法における工程と同様の工程については、これを引用することで、その詳細な説明を省略する。図6−1〜図6−3は、本実施の形態2によるMOSFET2の製造方法を示すプロセス図である。
【0059】
本製造方法では、まず、基板11上に、例えばMOCVD法等を用いてGaN層よりなるバッファ層12を形成する。なお、GaN層は、例えば1000℃の基板温度下で形成される。続いて、基板温度を1050℃まで昇温して、MgがドープされたGaN層よりなる下部半導体層20を2μmの厚さとなるように成長する。続いて、アンドープのAlGaN層よりなるキャリア走行層21を略100nm程度の膜厚となるように成長し、続いてAlGaN(例えばAl組成を25%とする)層よりなるキャリア供給層22を25nm程度の膜厚となるように成長する。これにより、図6−1に示す断面構造を得る。なお、成長する下部半導体層20の厚さは、例えば2.0μm程度とする。また、成長する下部半導体層20中のMg濃度は、例えば1×1017/cm3程度とする。
【0060】
また、バッファ層12と下部半導体層20との成膜は、上記したMOCVD法に代えて、HVPE法(ハライド気相エピタキシ法)やMBE法(分子線エピタキシー法)等を用いてもよい。
【0061】
次に、上記実施の形態1において図3−2、図3−3、および、図3−6を用いてそれぞれ説明した工程と同様の工程を経ることで、個々の半導体素子(MOSFET2)の形成領域を電気的に分離し(図3−2参照:素子分離)、n−ドープ領域19aを形成し(図3−3参照)、活性化アニールによってn−ドープ領域19aを縦方向電界緩和領域19にする(図3−6参照)。
【0062】
次に、基板11上に、例えばプラズマCVD法を用いてSiO2を堆積することで、SiO2膜を形成する。なお、SiO2膜の膜厚は、例えば300nm程度とすることができる。続いて、SiO2膜上にフォトレジスト液を塗布し、これを露光処理および現像処理することで、トレンチT21を形成する領域の上方に開口を備えたパターンをフォトレジストに転写する。続いて、例えばこのフォトレジストをマスクとし、エッチャントにバッファードフッ酸(BHF)を用いたウェットエッチングによりSiO2膜をエッチングすることで、このSiO2膜を縦方向電界緩和領域19が形成される領域の上方に開口A21を備えたパターンのマスク層M21に加工する。
【0063】
続いて、SiO2膜のパターニングに用いたフォトレジストを除去した後、ICPドライエッチング装置にて、マスク層M21をマスクとして用いつつキャリア供給層(AlGaN層)22とキャリア走行層(アンドープのGaN層)21とを順次エッチングし、さらに、下部半導体層(p−GaN層)20をエッチングすることで、図6−2に示すように、キャリア供給層22上面から下部半導体層20の表層部分にまで彫り込まれたトレンチT21を形成する。
【0064】
その後、トレンチT21の形成に用いたマスク層M21を除去した後、上記実施の形態1において図3−7〜図3−9を用いて説明した工程と同様の工程を用いることで、ゲート絶縁膜24を形成し(図3−7参照)、ソース電極16sおよびドレイン電極16dを形成し(図3−8)、ゲート電極25を形成する。なお、ゲート絶縁膜24およびゲート電極25は、キャリア供給層22上面からトレンチT21内の底面を覆うように形成される。これにより、図5に示すMOSFET2が製造される。
【0065】
以上のように、本実施の形態では、下部半導体層20中に所定の導電性を備えたドーパントを含む縦方向電界緩和領域19を配置しているため、これにより縦方向の電界分布を分散させることが可能となり、この結果、コスト増や大型化を招くことなく、耐圧特性に優れたHEMT2およびその製造方法を実現することが可能となる。
【0066】
なお、本実施の形態2では、縦方向電界緩和領域19のドーパントに、下部半導体層20のドーパントと反対の導電性のドーパントを用いたが、本発明はこれに限定されず、半導体層20のドーパントと同じまたは同じ導電性のドーパントを用いてもよい。このように構成することで、オフ時のMOSFET2の耐圧特性を向上することが可能となる。
【0067】
<実施の形態3>
次に、III族窒化物半導体を用いたゲートリセス構造を備えたMOSFET3を本実施の形態3による半導体装置として例に挙げて説明する。ただし、以下の説明において、上記実施の形態1または2と同様の構成については、同一の符号を付し、その重複する説明を省略する。
【0068】
(構成)
図7は、本実施の形態によるIII族窒化物半導体を用いたゲートリセス構造を備えるMOSFET3の概略構造を示す断面図である。なお、図7では、基板(基板11)と垂直であってゲート長方向と平行な面でMOSFET3を切断した際の概略構成を示す。
【0069】
図7に示すように、MOSFET3は、縦方向電界緩和領域19が形成された下部半導体層20の上に、n型半導体層31を備える。n型半導体層31は、例えば、n型のドーパントが比較的低濃度にドープされたn−GaN層である。その膜厚は、例えば100nm程度とする。また、n型半導体層31のドーパント濃度は、例えば1×1017/cm3程度とする。また、n型半導体層31としては、GaN層に限らず、AlGaN層やInP層などのIII族窒化物半導体層を適用することも可能である。以下では、n型のドーパントとしてSiを用い、n型半導体層31としてn−GaN層を用いた場合を例に挙げる。
【0070】
また、図7に示すように、MOSFET3は、n型半導体層31上面から下部半導体層20の表層部分にまでトレンチ21Tが形成されており、上記実施の形態2によるMOSFET2と同様に、n型半導体層31の上面からトレンチ21Tの底面にかけてゲート絶縁膜24およびゲート電極25が形成された、いわゆるゲートリセス構造を備えている。言い換えれば、MOSFET3は、上記実施の形態2のMOSFET2と同様に、下部半導体層20におけるゲート電極の下方が窪んでおり、ゲート電極25が下部半導体層20の窪み(トレンチ21T)に沿って形成されている。ただし、ゲート電極25と下部半導体層20との間には、ゲート絶縁膜24が形成されている。また、ソース電極18sおよびドレイン電極18dは、それぞれn型半導体層31上のゲート電極25を挟む2つの領域に形成されている。また、縦方向電界緩和領域19は、トレンチ21Tで2つに分断されたn型半導体層31のうちのドレイン電極18d側のn型半導体層31の下方に形成されている。
【0071】
他の構成およびその製造方法は、上記した実施の形態1によるMOSFET1の構成およびその製造方法または実施の形態2によるMOSFET2の構成およびその製造方法と同様であるため、ここでは詳細な説明を省略する。
【0072】
以上のように、本実施の形態では、下部半導体層20中に所定の導電性を備えたドーパントを含む縦方向電界緩和領域19を配置しているため、これにより縦方向の電界分布を分散させることが可能となり、この結果、コスト増や大型化を招くことなく、耐圧特性に優れたMOSFET3およびその製造方法を実現することが可能となる。
【0073】
なお、本実施の形態3では、縦方向電界緩和領域19のドーパントに、ドレイン領域16dのドーパントと同じまたは同じ導電性のドーパントを用いたが、本発明はこれに限定されず、ドレイン領域16dのドーパントと反対の導電性のドーパントを用いてもよい。このように構成することで、オフ時のMOSFET3の耐圧特性を向上することが可能となる。
【0074】
また、上記実施の形態は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、仕様等に応じて種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施の形態が可能であることは上記記載から自明である。
【符号の説明】
【0075】
1、3 MOSFET
2 HEMT
11 基板
12 バッファ層
13 p型半導体層
13a チャネル形成領域
14 ゲート絶縁膜
14A SiO2
15 ゲート電極
16a n+ドープ領域
16d ドレイン領域
16s ソース領域
17a n−ドープ領域
18d ドレイン電極
18s ソース電極
19 縦方向電界緩和領域
19a n−ドープ領域
20 下部半導体層
21 キャリア走行層
21T トレンチ
22 キャリア供給層
31 n型半導体層
2DEG 2次元電子ガス
A11、A12、A13 開口
M11、M12、M13、M14 マスク層
R11 フォトレジスト
【特許請求の範囲】
【請求項1】
半導体層と、該半導体層上に形成されたゲート電極、ソース電極およびドレイン電極と、を備えた半導体装置であって、
前記半導体層中であって該半導体層の上面および下面それぞれから離間する中間領域に縦方向電界緩和領域を備えたことを特徴とする半導体装置。
【請求項2】
前記縦方向電界緩和領域は、前記半導体層中であって前記ゲート電極と前記ドレイン電極との間の下方に形成されていることを特徴とする請求項1記載の半導体装置。
【請求項3】
前記縦方向電界緩和領域のキャリア濃度は、1×1010/cm2以上8×1012/cm2以下であることを特徴とする請求項1または2記載の半導体装置。
【請求項4】
前記縦方向電界緩和領域は、前記半導体層の導電性と反対の導電性を備えた、または同じの導電性であって前記半導体層とキャリア濃度の異なる不純物ドープ層であることを特徴とする請求項1〜3のいずれか一つに記載の半導体装置。
【請求項5】
前記半導体層の表層であって前記ドレイン電極の下方に前記所定の導電性を備えたドーパントをドープすることで形成されたドレイン領域と、
前記半導体層の表層であって前記ゲート電極と前記ドレイン電極との間に形成され、前記ドレイン領域よりも前記ドーパントの濃度が低い横方向電界緩和領域を備え、
前記縦方向電界緩和領域は、前記半導体層中の前記横方向電界緩和領域の下方であって該横方向電界緩和領域と離間する領域に形成されていることを特徴とする請求項1〜4のいずれか一つに記載の半導体装置。
【請求項6】
前記半導体層は、下部半導体層と、前記下部半導体層上に形成された窒化物系化合物半導体からなる電子走行層と、前記電子走行層上に形成され、前記電子走行層よりもバンドギャップの大きい窒化物系化合物半導体からなる電子供給層とを有するヘテロ接合構造を備え、
前記ゲート電極、前記ソース電極および前記ドレイン電極は、前記電子供給層上に形成され、
前記縦方向電界緩和領域は、前記下部半導体層中であって前記ゲート電極と前記ドレイン電極との間の下方に形成されていることを特徴とする請求項1〜4のいずれか一つに記載の半導体装置。
【請求項7】
基板上に半導体層を形成する半導体層形成工程と、
前記半導体層上にゲート電極、ソース電極およびドレイン電極を形成する電極形成工程と、を含む半導体装置の製造方法であって、
前記半導層形成工程は、前記半導体層中であって該半導体層の上面および下面それぞれから離間する中間領域に縦方向電界緩和領域を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項8】
前記縦方向電界緩和層は、イオン注入法によって形成されることを特徴とする請求項7記載の半導体装置の製造方法。
【請求項1】
半導体層と、該半導体層上に形成されたゲート電極、ソース電極およびドレイン電極と、を備えた半導体装置であって、
前記半導体層中であって該半導体層の上面および下面それぞれから離間する中間領域に縦方向電界緩和領域を備えたことを特徴とする半導体装置。
【請求項2】
前記縦方向電界緩和領域は、前記半導体層中であって前記ゲート電極と前記ドレイン電極との間の下方に形成されていることを特徴とする請求項1記載の半導体装置。
【請求項3】
前記縦方向電界緩和領域のキャリア濃度は、1×1010/cm2以上8×1012/cm2以下であることを特徴とする請求項1または2記載の半導体装置。
【請求項4】
前記縦方向電界緩和領域は、前記半導体層の導電性と反対の導電性を備えた、または同じの導電性であって前記半導体層とキャリア濃度の異なる不純物ドープ層であることを特徴とする請求項1〜3のいずれか一つに記載の半導体装置。
【請求項5】
前記半導体層の表層であって前記ドレイン電極の下方に前記所定の導電性を備えたドーパントをドープすることで形成されたドレイン領域と、
前記半導体層の表層であって前記ゲート電極と前記ドレイン電極との間に形成され、前記ドレイン領域よりも前記ドーパントの濃度が低い横方向電界緩和領域を備え、
前記縦方向電界緩和領域は、前記半導体層中の前記横方向電界緩和領域の下方であって該横方向電界緩和領域と離間する領域に形成されていることを特徴とする請求項1〜4のいずれか一つに記載の半導体装置。
【請求項6】
前記半導体層は、下部半導体層と、前記下部半導体層上に形成された窒化物系化合物半導体からなる電子走行層と、前記電子走行層上に形成され、前記電子走行層よりもバンドギャップの大きい窒化物系化合物半導体からなる電子供給層とを有するヘテロ接合構造を備え、
前記ゲート電極、前記ソース電極および前記ドレイン電極は、前記電子供給層上に形成され、
前記縦方向電界緩和領域は、前記下部半導体層中であって前記ゲート電極と前記ドレイン電極との間の下方に形成されていることを特徴とする請求項1〜4のいずれか一つに記載の半導体装置。
【請求項7】
基板上に半導体層を形成する半導体層形成工程と、
前記半導体層上にゲート電極、ソース電極およびドレイン電極を形成する電極形成工程と、を含む半導体装置の製造方法であって、
前記半導層形成工程は、前記半導体層中であって該半導体層の上面および下面それぞれから離間する中間領域に縦方向電界緩和領域を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項8】
前記縦方向電界緩和層は、イオン注入法によって形成されることを特徴とする請求項7記載の半導体装置の製造方法。
【図1】
【図2】
【図3−1】
【図3−2】
【図3−3】
【図3−4】
【図3−5】
【図3−6】
【図3−7】
【図3−8】
【図3−9】
【図4】
【図5】
【図6−1】
【図6−2】
【図7】
【図2】
【図3−1】
【図3−2】
【図3−3】
【図3−4】
【図3−5】
【図3−6】
【図3−7】
【図3−8】
【図3−9】
【図4】
【図5】
【図6−1】
【図6−2】
【図7】
【公開番号】特開2010−232503(P2010−232503A)
【公開日】平成22年10月14日(2010.10.14)
【国際特許分類】
【出願番号】特願2009−79663(P2009−79663)
【出願日】平成21年3月27日(2009.3.27)
【出願人】(000005290)古河電気工業株式会社 (4,457)
【Fターム(参考)】
【公開日】平成22年10月14日(2010.10.14)
【国際特許分類】
【出願日】平成21年3月27日(2009.3.27)
【出願人】(000005290)古河電気工業株式会社 (4,457)
【Fターム(参考)】
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