【課題】画素部に形成される画素電極や走査線（ゲート線）及びデータ線の配置を適したものとして、かつ、マスク数及び工程数を増加させることなく高い開口率を実現した画素構造を有するアクティブマトリクス型表示装置を提供する。
【解決手段】半導体膜107と基板との間に第１の絶縁膜を介して設けられた第１の配線102を、半導体膜107と重ねて設け、遮光膜として用いる。さらに半導体膜上にゲート絶縁膜として用いる第２の絶縁膜を形成し、第２の絶縁膜上にゲート電極と第２の配線134を形成する。第１及び第２の配線は、第１及び第２の絶縁膜を介して交差する。第２の配線134の上層には、層間絶縁膜として第３の絶縁膜を形成し、その上に画素電極147を形成する。画素電極147は、第１の配線及び第２の配線とオーバーラップさせて形成することが可能であり、反射型の表示装置において画素電極147の面積を大型化できる。 （もっと読む）

【課題】酸素欠損の発生を抑制する。
【解決手段】ガリウム（Ｇａ）若しくはスズ（Ｓｎ）の一部又は全部の代わりにゲルマニウム（Ｇｅ）を用いて酸化物半導体膜を構成する。ゲルマニウム（Ｇｅ）原子は、酸素（Ｇｅ）原子との結合の少なくとも一つの結合エネルギーがガリウム（Ｇａ）又はスズ（Ｓｎ）の場合よりも高い。このため、ゲルマニウム（Ｇｅ）を用いて構成される酸化物半導体結晶において、酸素欠損が発生しにくい。このことから、ゲルマニウム（Ｇｅ）を用いて酸化物半導体膜を構成することにより、酸素欠損の発生の抑制を図る。 （もっと読む）

【課題】エピタキシャル層に残存する転位の数を少なくする。
【解決手段】第２エピタキシャル層２００は、第１エピタキシャル層１００上にエピタキシャル成長している。第１エピタキシャル層１００は、エピタキシャル成長層１１０及び欠陥層１２０を有している。欠陥層１２０は、エピタキシャル成長層１１０の上、かつ、第１エピタキシャル層１００の表層に位置している。欠陥層１２０の欠陥密度は、５×１０^１７ｃｍ^−２以上である。欠陥層１２０を突き抜けた欠陥は、第２エピタキシャル層２００の内部でループを形成している。 （もっと読む）

【課題】グラフェン層をチャネルに用いたグラフェントランジスタにおいて、オフリークの低減により低消費電力化をはかる。
【解決手段】グラフェン層をチャネルに用いた電界効果型の半導体装置であって、基板１０上に形成され、所定のバンドギャップを有するグラフェン層４０から成るチャネル領域４５と、チャネル領域４５の両側にそれぞれ形成され、バンドギャップがチャネル領域４５よりも小さいグラフェン層４０から成るソース／ドレイン領域と、ソース／ドレイン領域のチャネル領域４５に接する部分の上にそれぞれ形成され、チャネルを横切るように相互に平行配置された２つのゲート電極６１，６２と、ソース／ドレイン領域のコンタクト部にそれぞれ形成された金属触媒層２１，２２とを備えた。 （もっと読む）

【課題】グラフェンシートを使い、大電流をオンオフできる電子装置を提供する。
【解決手段】電子装置は基板と、前記基板上にゲート絶縁膜を介して形成されたグラフェンシートと、前記グラフェンシートの一端に形成されたソース電極と、前記グラフェンシートの他端に形成されたドレイン電極と、前記グラフェンシートに前記ソース領域とドレイン領域との間でゲート電圧を印加するゲート電極と、前記グラフェンシートに前記ソース電極とドレイン電極の間において、前記ソース電極からドレイン電極へのキャリアの流れを横切って形成された、複数の開口部よりなる開口部列と、を備え、前記各々の開口部では前記グラフェンシートから４個以上の炭素原子が除去されており、前記各々の開口部は、他の炭素原子に結合していない結合手を有する炭素原子を二個以上含む少なくとも５個の炭素原子からなるジグザグ形状の端部により画成されている。 （もっと読む）

【課題】通常の極性面上（すなわちｃ軸方向）に形成するエンハンスメント型の窒化物半導体電界効果トランジスタとして、高い密度のドレイン電流を実現することが可能にする。
【解決手段】窒化物半導体からなるチャネル層半導体６の上方の極性面方向に、チャネル層半導体６よりもバンドギャップの大きい窒化物半導体からなる障壁層半導体５が積層され、ゲート電極２の下方に存在する素子領域のうち少なくとも一部の素子領域を覆う第１領域２１内に存在する障壁層半導体５の層厚が、第１領域２１以外の素子領域を覆う第２領域２２内に存在する障壁層半導体５の層厚よりも薄く形成されるか、または、第１領域２１内には障壁層半導体５が存在しない状態で形成されるとともに、第２領域２２内に存在する障壁層半導体５中に、障壁層半導体５よりもバンドギャップが小さい単一層の量子井戸７または多重層の多重量子井戸を挿入した量子井戸構造が形成される構造にする。 （もっと読む）

【課題】炭素薄膜の製造方法、炭素薄膜を含んだ電子素子及び炭素薄膜を含んだ電気化学素子を提供する。
【解決手段】基板上にコーティング工程を利用し、高分子膜を形成する段階と、高分子膜上に保護膜を形成する段階と、基板を熱処理し、基板上に炭素薄膜を形成する段階と、を含む炭素薄膜の製造方法である。 （もっと読む）

【課題】電気的導通が確保された連続的なグラフェン膜を基板上の所望の位置に選択成長させた基板およびそれを用いた電子・光集積回路装置を提供する。
【解決手段】本発明に係るグラフェン膜が成長された基板は、単層または複数層からなるグラフェン膜が成長された基板であって、前記基板の表面には酸化アルミニウム膜が存在し、前記酸化アルミニウム膜の組成がAl_2-xO_3+x（x ≧ 0）であり、前記グラフェン膜は前記酸化アルミニウム膜の表面に対して平行でかつ該表面上のみに成長しており、電圧端子間距離0.2 mmの条件で電気伝導率を測定した場合に前記グラフェン膜の電気伝導率が1×10⁴ S/cm以上であることを特徴とする。 （もっと読む）

【課題】インパクトイオン化現象によって発生した電子・正孔を効率よく吸収することが可能で正常な動作特性と高い信頼性を実現する半導体装置を提供する。
【解決手段】半導体装置２０は、基板２１に対して順次積層されたバッファ層２２、下地化合物半導体層２３ｆ（下地化合物半導体層２３）、インパクトイオン制御層２４、下地化合物半導体層２３ｓ（下地化合物半導体層２３）、チャネル画定化合物半導体層２６ｆ（チャネル画定化合物半導体層２６）、チャネル画定化合物半導体層２６ｓ（チャネル画定化合物半導体層２６）、ＡｌＧａＮ（窒化アルミニウムガリウム）層２８、ＧａＮ（窒化ガリウム）層２９を備えている。インパクトイオン制御層２４は、下地化合物半導体層２３の積層範囲（積層範囲の厚さＴｓｔ）内に積層されてインパクトイオン化現象の発生位置を制御する。 （もっと読む）

【課題】コスト増や大型化を招くことなく、耐圧特性に優れた半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体層１３と、半導体層１３上のゲート電極１５、ソース電極１６ｓおよびドレイン領域１６ｄと、を備えたＭＯＳＦＥＴ１は、半導体層１３中であってこの半導体層１３の上面および下面それぞれから離間する中間領域に所定の導電性を備えたドーパント（例えばシリコン（Ｓｉ））を含む縦方向電界緩和領域１９を備えている。 （もっと読む）

開示の実施形態は、ＭＯＳチャネル領域に一軸性歪みを与える金属ソース／ドレイン及びコンフォーマル再成長ソース／ドレインを備えた、歪みトランジスタ量子井戸（ＱＷ）チャネル領域を含む。チャネル層の除去された部分が、チャネル材料の格子間隔とは異なる格子間隔を有するジャンクション材料で充填されることで、量子井戸の頂部バリア層及び底部バッファ層によってチャネル層に発生される二軸性歪みに加えて、一軸性歪みがチャネルに発生される。
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【課題】オン動作時における耐圧性が高い電界効果トランジスタを提供すること。
【解決手段】窒化物系化合物半導体からなる電界効果トランジスタであって、基板上に形成されたキャリア走行層と、キャリア走行層上に形成され、キャリア走行層とは反対の導電型を有し、キャリア走行層に到る深さまで形成されたリセス部によって分離したキャリア供給層と、分離した各キャリア供給層上にリセス部を挟んで形成されたソース電極およびドレイン電極と、分離した各キャリア供給層上にわたってリセス部内におけるキャリア走行層の表面を覆うように形成されたゲート絶縁膜と、リセス部においてゲート絶縁膜上に形成されたゲート電極と、を備え、ソース電極側のキャリア供給層は、該ソース電極直下に位置するソースコンタクト領域と、ゲート電極の下方に位置し、ソースコンタクト領域よりもキャリア濃度が低いソース電界緩和領域とを有する。 （もっと読む）

【課題】III族窒化物系化合物半導体の表面上に酸化物を備えた半導体装置であって、上記III族窒化物系化合物半導体と上記酸化物との間の界面の界面準位密度を小さくでき、移動度を高くできるものを提供すること。
【解決手段】本発明の半導体装置では、III族窒化物系化合物半導体３の表面上に、Ａｌを組成に含みスピネル構造をもつ酸化物４が形成されている。III族窒化物系化合物半導体３は、例えばＧａＮからなる。酸化物４は、例えばＭｇＡｌ_２Ｏ_４、ＭｎＡｌ_２Ｏ_４、ＣｏＡｌ_２Ｏ_４、ＮｉＡｌ_２Ｏ_４からなる。 （もっと読む）

【課題】簡易な構成で高速性能を備えた半導体素子を提供することを課題とする。
【解決手段】絶縁層１０に面接合された上層Ｓｉと、絶縁層１０とで挟むように上層Ｓｉに面接合された下層Ｓｉとを同じ（１００）面で面接合し、下層Ｓｉを上層Ｓｉに対して（接合面に垂直な軸に関して）相対的に４５度回転することで上層Ｓｉの４重縮退バレーの電子に対して層厚方向に空間的に閉じ込めるような構造を作製すると共に、上層Ｓｉの層厚を４重縮退バレーの電子に対して量子力学的閉じ込め効果を呈する範囲で薄層化する。 （もっと読む）

【課題】接触抵抗を低減して電流密度を増大し、高周波動作を可能とする。
【解決手段】シート状炭素構造体１０の所望の領域に金属領域１１，１２および半導体領域１３を導入することができる。したがって、金属領域１１，１２にソース・ドレイン電極部２３を、半導体領域１３にゲート電極部２２をそれぞれ形成することができるため、特に各電極とのコンタクト部では金属・金属接合が形成されて、低抵抗な電気伝導が得られるようになる。これにより、動作速度を高速化し、高い周波数回路への適用も可能となり、特性および信頼性が向上した半導体装置２０を実現することができる。 （もっと読む）

【課題】低温で簡単な工程で製造された優秀な特性を有する低価のｐ型ＺｎＯ半導体膜の製造方法を提供すること。
【解決手段】本発明のｐ型ＺｎＯ半導体膜の製造方法は、基板を準備し、チャンバー内に配置する段階と、チャンバー内に亜鉛前駆体と酸素前駆体を注入し、原子層蒸着法を利用した亜鉛前駆体と酸素前駆体間の表面化学反応を通じて基板上にＺｎＯ薄膜を形成する段階と、チャンバー内に亜鉛前駆体と窒素前駆体を注入し、亜鉛前駆体と窒素前駆体間の表面化学反応を用いてＺｎＯ薄膜上にドーピング層を形成する段階とを含む。半導体膜の製造方法を通じて形成された半導体膜を利用して、ガラス、Ｓｉ、ＳＵＳなどの金属箔、プラスチック基板上に特性が優秀なｐ型の薄膜トランジスタを形成することができ、ＰＮ接合（ｊｕｎｃｔｉｏｎ）を利用したＬＥＤなどの光電素子を具現することができる。 （もっと読む）

【課題】チャネル層の反転分布を起こりやすくし、オン抵抗を小さくすることができるＧａＮ系半導体素子を提供する。
【解決手段】サファイア基板１上にＧａＮバッファ層２、アンドープＧａＮ層３、ｎ^＋型ＧａＮドレイン層４、ｎ⁻型ＧａＮ層５、ｐ型ＧａＮ系多層膜チャネル層６が積層されており、ｐ型ＧａＮ系多層膜チャネル層６は、例えば、ｐ型ＧａＮ層とアンドープＧａＮ層を交互に積層した多層膜構造となっており、不純物をドープしないＧａＮ層を中間層として用いることで空乏層領域を横方向に拡大させる。 （もっと読む）

【課題】パワーデバイスへの適用に適したIII-Ｖ族窒化物半導体ＭＩＳ型電界効果トランジスタを提供する。
【解決手段】この電界効果トランジスタは、サファイア基板４１上に窒化物半導体積層構造部２を配置して構成されている。窒化物半導体積層構造部２は、超格子Ｎ型層５、この超格子Ｎ型層５に積層されたＰ型ＧａＮ層６、およびこのＰ型ＧａＮ層６に積層された超格子Ｎ型層７を有している。窒化物化合物半導体積層構造部２には、断面Ｖ字形のトレンチ１６が形成されており、このトレンチ１６の側壁は、超格子Ｎ型層５、Ｐ型ＧａＮ層６および超格子Ｎ型層７に跨る壁面１７を形成している。この壁面１７にゲート絶縁膜が形成され、さらに、このゲート絶縁膜１９を挟んで壁面１７に対向するようにゲート電極２０が形成されている。 （もっと読む）

半導体素子は、SOI基板、該基板に隣接する絶縁層、及び前記基板に対向する前記絶縁層の面に隣接する半導体層を有して良い。当該素子は、前記半導体層上に存在するソースとドレイン領域、前記半導体層に隣接して前記ソースとドレイン領域間で延在することでチャネルを画定する超格子、前記超格子は、複数の層からなる複数の積層群を含んで良い。前記超格子の層が構成する各群は、基本半導体部分を画定する複数の積層された基本半導体分子層、及びエネルギーバンド修正層を有して良い。該エネルギーバンド修正層は隣接する基本半導体部分の結晶格子内部に束縛された少なくとも1層の非半導体分子層を有して良い。前記超格子はゲルマニウムを含んで良い。
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【課題】
酸素欠損が生じやすい酸化物半導体の酸素欠損を防止し、安定な薄膜トランジスタとその製造方法を提供してトランジスタ設計の自由度を高めることを目的とする。
【解決手段】
母体となるＺｎＯ、ＳｎＯ２、Ｉｎ２Ｏ３、Ｚｎ２ＳｎＯ４のいずれか１種からなる酸化物半導体Ａと、トンネル効果を生じる膜厚以下の膜厚で、且つ酸素原子を有する酸化物層間材Ｂとを積層した積層物を酸化物半導体を活性層として用いることにより解決した。 （もっと読む）