金属ソース/ドレイン及びコンフォーマル再成長ソース/ドレインにより発生される一軸性歪みを有する量子井戸MOSFETチャネル
開示の実施形態は、MOSチャネル領域に一軸性歪みを与える金属ソース/ドレイン及びコンフォーマル再成長ソース/ドレインを備えた、歪みトランジスタ量子井戸(QW)チャネル領域を含む。チャネル層の除去された部分が、チャネル材料の格子間隔とは異なる格子間隔を有するジャンクション材料で充填されることで、量子井戸の頂部バリア層及び底部バッファ層によってチャネル層に発生される二軸性歪みに加えて、一軸性歪みがチャネルに発生される。
【発明の詳細な説明】
【技術分野】
【0001】
回路デバイス、並びに回路デバイスの製造方法及び構造に関する。
【背景技術】
【0002】
基板上の回路デバイス(例えば、半導体(例えばシリコン)基板上の集積回路(IC)、トランジスタ、抵抗、キャパシタなど)における、ますます高まる性能は、典型的に、それらのデバイスの設計、製造及び動作中に考慮される主要な因子(ファクタ)である。例えば、相補型金属酸化物半導体(CMOS)で使用されるような金属酸化物半導体(MOS)トランジスタデバイスの設計、製造又は形成において、N型MOSデバイス(n−MOS)チャネルの電子の動きを高めること、及びP型MOSデバイス(p−MOS)チャネルの正に帯電した正孔の動きを高めることが好ましいことがよくある。デバイス性能を調べる際の主要パラメータは、所与の設計電圧で送り届けられる電流である。このパラメータは一般に、トランジスタの駆動電流又は飽和電流(IDsat)と呼ばれている。駆動電流は、トランジスタのチャネル移動度及び外部抵抗を含む複数の因子によって影響される。故に、デバイス性能は、チャネル移動度(例えば、ソースとドレインとの間のチャネル内でのキャリア移動度)、及び外部抵抗(Rext)(例えば、ソースへのコンタクトとドレインへのコンタクトとの間に見られる外部抵抗)によって影響される。
【0003】
トランジスタのチャネル領域におけるキャリア(すなわち、正孔及び電子)の移動度は、チャネルの材料組成、ドーピング、及び歪み(例えば、引っ張り歪み又は圧縮歪み)によって影響され得る。高められたキャリア移動度は、直接的に、所与の設計電圧及びゲート長での高められた駆動電流をもたらす。キャリア移動度は、チャネル領域の格子を歪ませることによって高められることができる。p−MOSデバイスでは、キャリア移動度(すなわち、正孔移動度)は、トランジスタのチャネル領域に圧縮歪みを生成することによって高められる。n−MOSデバイスでは、キャリア移動度(すなわち、電子移動度)は、トランジスタのチャネル領域に引っ張り歪みを生成することによって高められる。
【0004】
Rextは、チャネルの材料組成、ドーピング及び歪みによって影響され得る。Rextはまた、ソース/ドレインの材料組成及びドーピング;ソース/ドレインコンタクトの組成及びドーピング;並びにソース/ドレインコンタクトとソース及びドレイン材料との界面によって影響され得る。外部抵抗は、(1)オーミックコンタクト(金属−半導体及び半導体−金属)に付随する抵抗と、(2)ソース/ドレイン領域そのもの内の抵抗と、(3)チャネル領域とソース/ドレイン領域との間の領域(例えば、先端(tip)領域)の抵抗と、(4)当初の基板−エピ層界面の位置での不純物(炭素、窒素、酸素)汚染に起因する界面抵抗と、の和として参照し得る。
【0005】
一部のトランジスタは、例えばソースとドレインとの間などに、“量子井戸”(QW)を使用している。量子井戸は、MOSFETデバイスに関して、輸送に関与するキャリアに対してエネルギー領域を制限するチャネル“スタック”の設計を含む概念である。ここで、制限されたエネルギー領域(例えば、1つの層)は、各々がより高いバンドギャップを有する頂部層(トップレイヤ)と底部層(ボトムレイヤ)との間に閉じ込められた、より低いバンドギャップを有する領域である。例えば、量子井戸は、2つのシリコン層間のゲルマニウム(Ge)層又はシリコンゲルマニウム(SiGe)層を含み得る。他の例では、量子井戸は、インジウム隣(InP)の頂部層とインジウムアルミニウム砒素(InAlAs)の底部層との間のインジウムガリウム砒素(InGaAs)の層を含み得る。それぞれの場合において、頂部層は、“チャネル”層内のキャリアの閉じ込めを提供し且つチャネル(例えば、埋込チャネル構造)のキャリア移動度に対するゲートスタック内の欠陥の散乱の影響を最小化する“バッファ”層及び/又は頂部“バリア”層として記述され得る。また、底部層は、(頂部層と同様に)“チャネル”層内のキャリアの閉じ込めを提供し且つ(例えば、SOIのように)チャネルをバルクから絶縁することによって静電インテグリティを改善する底部“バッファ”層として記述され得る。
【0006】
底部バッファ層の下は基板とし得る。基板は、バルク型の基板又はシリコン・オン・インシュレータ(SOI)基板とし得る。基板はQW底部バッファの下に傾斜バッファを含んでいてもよい。傾斜バッファの下は、別のバッファ層又は例えばシリコン搬送基板などの基板層であってもよい。他の例では、底部バリアの下は、例えばシリコン・オン・インシュレータ(SOI)又はヘテロ構造・オン・インシュレータ(HOI)構造を形成するように、絶縁層及びその下の基板であってもよい。一般に、QW底部バッファの下のレイヤ群は、基板又はその一部として記述され得る。
【発明の概要】
【発明が解決しようとする課題】
【0007】
一軸性歪みを有する量子井戸チャネルを提供する。
【課題を解決するための手段】
【0008】
一実施形態に従った方法は、基板内の量子井戸の頂部バリア層及びチャネル層の第1の部分を除去して前記基板内に第1のジャンクション領域を形成するとともに、前記頂部バリア層及び前記チャネル層の異なる第2の部分を除去して前記基板内に第2のジャンクション領域を形成することと、前記第1のジャンクション領域内及び前記第2のジャンクション領域内に、或る厚さのジャンクション材料を形成することとを有する。前記ジャンクション材料は、前記チャネル層のチャネル材料の格子間隔とは異なる格子間隔を有し、前記第1のジャンクション領域と前記第2のジャンクション領域との間の前記チャネル層の第3の部分に一軸性歪みを生じさせる。
【図面の簡単な説明】
【0009】
【図1】量子井戸、ゲート誘電体及びゲート電極を有する基板の一部を模式的に示す断面図である。
【図2】層間誘電体(ILD)を形成し且つ該ILDを貫通してチャネル材料に達するコンタクト開口を形成した後の図1の基板を模式的に示す図である。
【図3】チャネル材料内に更なる開口を形成した後の図2の基板を示す図である。
【図4】底部バッファ層上及びチャネル材料内の開口内にサリサイド材料を形成した後の図3の基板を示す図である。
【図5】サリサイド及びチャネル材料を熱処理した後の図4の基板を示す図である。
【図6】二軸性圧縮歪みと付加的な一軸性圧縮歪みとを有する量子井戸のシミュレーション結果を示すグラフである。
【図7】量子井戸を有する基板の一部を模式的に示す断面図である。
【図8】頂部バリア層及びチャネル層を貫通するソース・ドレイン開口を形成した後の図7の基板を模式的に示す図である。
【図9】ソース・ドレイン開口内に低温でコンフォーマルに再成長され且つチャネルに一軸性歪みを生じさせるようにチャネルより大きい格子定数を有する傾斜チャネル材料を形成した後の図8の基板を示す図である。
【図10】先端領域、スペーサ、ソース/ドレイン材料上のソース/ドレイン金属、及びゲート電極を形成した後の図9の基板を示す図である。
【図11】図5又は図10の基板を組み入れた代表的なCMOS構造を示す図である。
【発明を実施するための形態】
【0010】
トランジスタの量子井戸(QW)チャネル領域を局所的に歪ませることは、金属ソース/ドレインとコンフォーマルに再成長されたソース・ドレインとにより、MOSトランジスタのチャネル領域に一軸性歪みを与えることによって達成され得る。このようなプロセスフローは、チャネル量子井戸に隣接して、基板内にジャンクション(接点)領域を形成するように、基板内の量子井戸のチャネル層(及びチャネル層の上の層)の一部を除去することを含み得る。そして、或る厚さのジャンクション材料がジャンクション領域に形成され得る。ジャンクション材料は、チャネル層のチャネル材料の格子間隔とは異なる格子間隔を有し、ジャンクション領域同士の間のチャネル領域に一軸性歪みを生じさせる。
【0011】
一部の実施形態において、この一軸性歪みは、量子井戸の頂部バリア層と底部バッファ層とによってチャネル層に引き起こされる二軸性歪みに対して付加的なものであってもよい。具体的には、チャネル層が底部バッファ層上に形成され、且つ頂部バリア層がチャネル層上に形成され、頂部バリア層及び底部バッファ層は各々、チャネル材料の格子間隔とは異なる格子間隔を有する材料を有し、各々がチャネル層に上記一軸性歪みに加えて二軸性歪みを生じさせ得る。
【0012】
例えば、図1−6に関して説明する実施形態によれば、トランジスタの量子井戸(QW)チャネル領域を局所的に歪ませることは、金属ソース/ドレインによって達成され得る。図1は、量子井戸、ゲート誘電体及びゲート電極を有する基板の一部を模式的に示す断面図である。図1は、基板の量子井戸(QW)124の頂面170上にゲート誘電体144が形成された基板120を含む装置100を示している。ゲート誘電体144上にはゲート電極190が形成されている。QW124は頂部バリア層すなわち頂部バッファ層132を含んでおり、該層132は、厚さT1のバリア材料であり、あるいはそのようなバリア材料を含んでおり、チャネル層134上に形成され、あるいはチャネル層134に接触している。チャネル層134は、厚さT2のチャネル材料であり、あるいはそのようなチャネル材料を含んでおり、バッファ層136上に形成され、あるいはバッファ層136に接触している。バッファ層136は、基板120上に形成され、あるいは基板120に接触している。ゲート誘電体144は、層132上に形成され、あるいは層132に接触している。層132の表面170は、ゲート電極190の下方に延在して示されている。以上にて説明した装置100及びその構成要素群は、(例えば、CMOSデバイスの一部であることによって)量子井戸(QW)p−MOS又はn−MOSトランジスタの一部となるように、1つ以上の処理チャンバを要する半導体トランジスタ製造プロセスなどにて、更に処理されることができる。
【0013】
例えば、基板120は、多結晶シリコン若しくは単結晶シリコンを含む、それから形成される、それを用いて堆積される、あるいはそれから成長されることができ、あるいは、シリコン若しくはその他の材料のベース又は基板(例えば、シリコンウェハなど)を形成する様々なその他の好適技術を用いて形成されることができる。例えば、一部の実施形態によれば、基板120は、単結晶シリコン基板ベースを成長させることによって形成されてもよいし、様々な適当なシリコン又はシリコン合金材料の十分な化学気相成長(CVD)によって形成されてもよい。基板120は1層以上の緩和、非緩和、傾斜、及び/又は非傾斜シリコン合金材料を含んでいてもよい。認識されるように、量子井戸デバイスに関して技術的に知られているその他の基板も基板120に使用され得る。
【0014】
図1に示すように、基板120はQW124を含んでいる。量子井戸124は、MOSFETデバイスにおいて、輸送に関与するキャリアに対してエネルギー領域を制限するチャネル(層134又はチャネル534)を含んでいる。ここで、制限されたエネルギー領域(例えば、チャネル)は、各々がより高いバンドギャップを有する頂部バリア層と底部バッファ層との間に閉じ込められた、より低いバンドギャップを有する領域である。例えば、量子井戸は、シリコンの層132と136との間のゲルマニウム(Ge)又はシリコンゲルマニウム(SiGe)の層134を含み得る。
【0015】
認識されるように、層134は、トランジスタデバイスのQW“チャネル”を形成するのに好適な様々な材料を含み得る。例えば、トランジスタデバイスのQWチャネルは、層136の上の頂部層132の下、且つ電極190に隣接して形成されるジャンクションの表面同士の間の、QW124のチャネル材料の部分として画成され得る。具体的には、QW124がソースとドレインとの間の量子井戸(例えば、図5のQW594)となるように、QW124に隣接してソース及びドレインが形成され得る。ソース及びドレインは各々、例えば量子井戸に隣接して或いは量子井戸を貫通して(例えば、チャネル層を貫通して)形成され且つその後にジャンクション材料で充填される開口などの、ジャンクション領域とし得る。
【0016】
QW124は、QW124の形成中又は形成後にQW124をドーピングすることによって形成された、電気的に負の電荷を有するN型ウェルとし得る。具体的には、QW124を形成するため、頂面170をリン、ヒ素及び/又はアンチモンでドープすることで、p−MOSトランジスタ(例えば、CMOSデバイスのp−MOSデバイス)のN型ウェルが形成され得る。他の例では、QW124を形成するため、頂面170をボロン及び/又はアルミニウムでドープすることで、n−MOSトランジスタ(例えば、CMOSデバイスのn−MOSデバイス)のP型ウェルが形成され得る。ここで説明するドーピングは、例えば、傾斜ドーピングによって、あるいは非選択領域又は領域群の上にマスクを配置して、ドーパントがQW124をドープする(例えば、チャネル層をドープする)ことを可能にしながら非選択領域又は領域群にドーパントが導入されることを阻止することによるなどの選択ドーピングによって、実行され得る。同様に、ジャンクション領域はN型ジャンクション領域又はP型ジャンクション領域とし得る。
【0017】
図2は、層間誘電体(ILD)を形成し且つ該ILDを貫通してチャネル材料に達するコンタクト開口を形成した後の図1の基板を模式的に示している。図2は、表面125、層232、誘電体244及び電極190の上に、あるいはそれらに接触して形成されたILD152、112、114及び154を含む装置200を示している。ILD112及び114は、ゲート電極190、ゲート誘電体144及びバリア232の表面、並びにチャネル234の表面125に形成されたILD材料からなる、スペーサ112及びスペーサ114として機能し得る。ILD152及び154もチャネル234の表面125に形成されている。スペーサ112及び114、並びにILD152及び154は、例えば窒化シリコン(Si3N4)、二酸化シリコン(SiO2)、及び/又は様々なその他適切な半導体デバイススペーサ材料など、技術的に知られた誘電体材料とし得る。
【0018】
図2はまた、チャネル層234内に形成された側壁面223及び220とチャネル層234内に形成された底面222(例えば、厚さT2内の何処かにあるチャネル材料の表面)とを含むコンタクト開口270を示している。同様に、コンタクト開口280は、チャネル層234内に形成された側壁面210及び213とチャネル層234内に形成された底面212とを含んでいる。
【0019】
実施形態によれば、コンタクト開口270及び280は、ゲート電極190に隣接するジャンクション領域に形成され得る。例えば、層234上に形成されたILD層を貫通するようにエッチングすることによって、ゲート電極190に隣接するジャンクションが形成され、且つ層234の或る厚さをエッチングしてコンタクト開口又はジャンクション領域のリセスが形成され得る。その後、ジャンクション領域内にジャンクション材料が形成あるいは堆積され得る。
【0020】
例えば、図1の誘電体144及びバリア層132は、図2の誘電体244及びバリア層232を形成するようにエッチングされ得る。このとき、図2に示すように、電極190及び誘電体244は幅W1を有し、バリア層232は幅W2を有する。そして、ゲート電極、ゲート誘電体、バリア層(例えば、表面170の残存部を含む)の(例えば、露出された側壁及び/又は頂面の)残存面とチャネル層の表面125とを覆うように、ILDの層(例えば、ブランケット(全面)層又は選択的な層;エッチング前については図示せず)が形成され得る。ILDは、頂部バリア層の一部に隣接し、頂部バリア層の該一部上に形成されたゲート誘電体に隣接し、且つゲート誘電体上に形成されたゲート電極に隣接するものとして説明され得る。
【0021】
次に、例えばILD部分152、112、114及び154を形成するようにILDの一部及びチャネル層の一部を除去することなどによって、ILDを貫通してチャネル層234内に達する開口(例えば、コンタクト開口)が形成され得る。一部の例において、ILD内に開口を形成するのに先立って、ILD及び/又は電極190の頂面にエッチングマスクが形成され得る。ILDの頂面のうちのエッチングすべき部分を露出させるようにマスクの一部が除去され得る。ILD材料及びチャネル材料は、マスクが除去された部分で開口を介してエッチングすることによって除去され得る。ILD層を貫通してチャネル層内に達するが、チャネル層を貫通しないコンタクト開口270及び280形成されるように、ILD及びチャネル層の第1及び第2の部分が除去され得る。故に、この除去は、チャネル層の第1厚さを除去することを含むが、チャネル層の残りの厚さは除去しない。
【0022】
例えば、パターニングの2つの処理プロセスが用いられる。第1の処理にて、フォトレジストを用いて、除去すべきハードマスクの領域が画成される(例えば、図2の装置200上のハードマスク層が画成される)。そして、ハードマスクのそれらの領域がエッチング除去される。このエッチングの後、フォトレジストが除去され、ジャンクション270及び280を形成するようにリセスエッチングが実行される(例えば、残存したハードマスクによって覆われていない、例えば表面125などの、ILD及びチャネル層234の露出された不所望部分をエッチング除去する)。エッチングストッパ、誘電体材料、フォトレジスト、又はマスキング・エッチング処理に好適なその他の材料(例えば、ネガフォトレジストマスク、ポジフォトレジストマスク、二酸化シリコン(SiO2)、又は窒化シリコン(Si3N4))を用いるフォトリソグラフィパターニングはまた、ここで説明するようなジャンクション領域270及び280を形成するためのソース・ドレインリセスエッチング中に保護すべき領域を画成するためにも使用され得る。
【0023】
実施形態によれば、上記第1及び第2の部分を除去することは、異方性ドライエッチングを用いて、各々がチャネル層234の厚さT2の或る厚さを貫通して延在するが厚さT2を完全には貫通しないコンタクト開口270及び280を形成することを含む。例えば、ジャンクション領域270及び280は、塩素(Cl2)、塩酸(HCl)、水素(H2)及び/又は窒素(N2)を含む混合物を含有し得るエッチャントガスを用いて除去すなわちエッチングすることによって形成され得る。認識されるように、量子井戸チャネル材料を異方性ドライエッチングすることに好適なその他のドライエッチャントも使用され得る。
【0024】
この除去は、第1のジャンクション領域(例えば、開口270)内のチャネル層の第1の側壁220及びチャネル層の第1の底面222を形成し、且つ第2のジャンクション領域(例えば、開口280)内のチャネル層の第2の側壁210及びチャネル層の第2の底面212を形成し得る。
【0025】
ゲート誘電体144は、比較的高い誘電率(例えば、二酸化シリコン(SiO2)の誘電率以上の誘電率)を有する材料、又は比較的低い誘電率を有する材料で形成されることができ、また、量子井戸上のゲート誘電体に好適な技術的に知られた様々な材料を含み得る。ゲート誘電体144は、例えばCVD、原子層成長(ALD)、ブランケット堆積などの堆積法、及び/又はその他の適切な成長、堆積若しくは形成プロセスによって形成され得る。ゲート誘電体144はMOSデバイスに適切なP型仕事関数又はN型仕事関数を有し得る。
【0026】
ゲート電極190は、ゲート誘電体144を形成することに関して説明した様々なプロセスによって形成され得る。さらに、ゲート電極190は、例えばシリコン、ポリシリコン、結晶シリコン、及び/又はその他様々な適切なゲート電極材料など、様々な半導体材料又は導電体材料で形成され得る。また、ゲート電極190は、p型ゲート電極を形成するように、あるいはn型ゲート電極を形成するように、形成中又は形成後にドープされ得る。一部の例において、ゲート電極190は、TaN/HfSiOx(酸化物)、又は量子井戸に好適な技術的に知られた別のゲート電極材料で形成され得る。
【0027】
図3は、チャネル材料内に更なる開口を形成した後の図2の基板を示している。図3は、チャネル層306内に形成された側面323及び320と、バッファ層136の表面334に形成された底面322(例えば、底部バッファ層の頂面)とを有するコンタクト開口370を含む装置300を示している。同様に、コンタクト開口380は、チャネル層306内に形成された側面310及び313と、バッファ層136の表面334に形成された底面312とを含んでいる。表面334は、バッファ136の頂面及び/又は露出されたバッファ材料表面として記述され得る。開口370はチャネル層(例えば、層134又は234)の部分303をチャネル334から分離している。同様に、開口380はチャネル層の部分306をチャネル334から分離している。
【0028】
開口370及び380は、開口270及び280を頂部バリア層内で拡張することなくチャネル層内で拡張することによって形成されたコンタクト開口とし得る。開口370及び380は、(例えば、液体を用いた)選択的な等方性ウェットエッチングを用いて、チャネル層234を完全に貫通するように開口270及び280を拡張し、量子井戸の底部バッファ層136を露出させることによって形成され得る。この拡張は、チャネル層234の残りの厚さを除去し、ILD内での開口270及び280の幅より広い幅まで、チャネル層内で開口270及び280を拡幅することを含み得る。
【0029】
このウェットエッチングに使用されるエッチャントは、ILD材料又は層136の底部バッファ材料(又は、ゲート電極材料)をエッチングせずに層234のチャネル材料をエッチングするように選択的なものとし得る。実施形態によれば、この拡張は、各々がチャネル層234の厚さT2にわたって完全に延在するコンタクト開口370及び380を形成する。例えば、ジャンクション領域370及び/又は380は、クエン酸、過酸化物、HCl及びリン酸を含む混合物を含有し得るエッチャント液を用いて除去すなわちエッチングすることによって形成され得る。認識されるように、量子井戸チャネル材料を選択的に等方性ウェットエッチングするのに好適なその他のウェットエッチャントも使用され得る。
【0030】
このウェットエッチングにおいてILD又はゲート電極の表面を保護するために、エッチングマスクが使用され得る。このエッチングマスクは、開口270及び280を形成する時に用いたのと同一のマスクとしてもよいし、(例えば、ウェットエッチャントを止める)異なるマスクとしてもよい。
【0031】
開口370を形成するための拡張は、第1のジャンクション領域(例えば、開口370)内のチャネル層の第1の側壁320と第1の底面322とを形成し、且つ第2のジャンクション領域(例えば、開口380)内のチャネル層の第2の側壁310と第2の底面312とを形成し得る。ジャンクション領域370及び380は、“ソース・ドレイン領域”又は“拡散領域”とも称され得る。また、ジャンクション領域370及び380内に適切な材料が形成、堆積あるいは成長されるとき、得られる材料は“ジャンクション”、“ソース”、“ドレイン”、又は“拡散領域”とも称され得る。
【0032】
その他の実施形態も意図される。例えば、一部の実施形態において、バリア層132の一部が、コンタクト開口270及び280を形成するように除去される上記第1及び第2の部分内に存在してもよい。このとき、上記ドライエッチャントは、ILD及びチャネル層とともに、上記第1及び第2の部分でバリア層132をエッチングして、コンタクト開口270及び280を形成し得る(そして、上記ウェットエッチャントは、ドライエッチャントによって作り出された開口を介してエッチングし得る)。一部の実施形態において、ILDは、コンタクト開口270及び280を形成するように除去される上記第1及び第2の部分内に存在しなくてもよい。このとき、上記ドライエッチャントは、第1及び第2の部分でILDをエッチングせずにチャネル層をエッチングして、コンタクト開口270及び280を形成し得る。一部の例において、バリア層132及びILDの何れもが、コンタクト開口270及び280を形成するように除去される上記第1及び第2の部分内に存在しなくてもよい。この場合、上記ドライエッチャントは、コンタクト開口270及び280を形成するために、第1及び第2の部分でチャネル層のみをエッチングすればよい。
【0033】
図4は、底部バッファ層上及びチャネル材料内の開口内にサリサイド材料を形成した後の図3の基板を示している。図4は、コンタクト開口470を形成するようにコンタクト開口370内に形成されたジャンクション材料476を含む装置400を示している(例えば、開口370はこのときジャンクション材料476を含む)。同様に、図4は、コンタクト開口480を形成するようにコンタクト開口380内に形成されたジャンクション材料486を示している。ジャンクション材料476はコンタクト開口470の底面(例えば、ジャンクション材料476の頂面)を形成している。同様に、ジャンクション材料486はコンタクト開口480の底面(例えば、ジャンクション材料486の頂面)を形成している。
【0034】
例えばニッケル、コバルト、チタン又はエルビウムなどのジャンクション材料の層を開口370及び380内に堆積することで、ジャンクション材料476及び486が形成され得る。ジャンクション材料476及び486を形成するために、原子層成長(ALD)又は化学気相成長(CVD)によって形成される、コンフォーマル(共形)な、選択的な、且つ/或いは傾斜された(graded)材料の層が堆積され得る。ジャンクション材料476及び486は、拡張されたコンタクト開口の底面322及び312とチャネル材料の側壁320及び310との上に形成され得る。しかしながら、ジャンクション材料476及び486は、頂部バリア層232のバリア材料やILD材料の上には形成されない。ジャンクション材料476及び486は、原子層成長(ALD)、物理気相成長(PVD)、又は(例えば、金属材料を堆積するための)その他の既知のプロセスを用いて形成されてもよい。
【0035】
ジャンクション材料476及び486は、例えば金、銀、白金、銅、ニッケル、コバルト、チタン又はエルビウムなどの単一の金属であってもよく、そのような単一の金属を含んでいてもよい。一部の例において、ジャンクション材料476及び486は、2つ以上の金属又は(ここで列挙した金属の)合金であってもよく、2つ以上の金属又は合金を含んでいてもよい。認識されるように、量子井戸チャネル材料と十分に異なる格子を有するのに好適な技術的に知られたその他のジャンクション材料(例えば、図6に関して後述するように、一般的なシリコンp−MOSチャネル材料の移動度と比較してチャネル移動度を少なくとも2倍にするための歪み閾値を満たす)も使用され得る。
【0036】
図5は、サリサイド及びチャネル材料を熱処理した後の図4の基板を示している。図5は、材料593及び583に隣接し且つ該材料に接触するチャネル534を有するQW524を含む装置500を示している。図5はまた、ジャンクション材料476を熱処理した後のコンタクト開口570の底面(例えば、ジャンクション材料576の頂面)を形成するジャンクション材料576を示している。同様に、図5は、ジャンクション材料486を熱処理した後のコンタクト開口580の底面(例えば、ジャンクション材料586の頂面)を形成するジャンクション材料586を示している。
【0037】
材料576を形成する材料476の熱処理は、材料476の一部が、部分303の材料の部分内に拡散して該材料部分と合金を形成し、それにより合金573を形成すること、及び層334のチャネル材料の部分内に拡散して該チャネル材料部分と合金を形成し、それにより合金593を形成することをもたらす。熱処理中及びその後、チャネル層334の一部はチャネル層材料のチャネル534として残存し、材料303の一部は部分503として残存する。同様に、材料586を形成する材料486の熱処理も、材料486の一部が、部分306の材料の部分内に拡散して該材料部分と合金を形成し、それにより合金581を形成すること、及び層334のチャネル材料の部分内に拡散して該チャネル材料部分と合金を形成し、それにより合金583を形成することをもたらす。熱処理中及びその後、チャネル層334の一部はチャネル層材料のチャネル534として残存し、材料306の一部は部分506として残存する。
【0038】
一部の実施形態において、材料576及び586は、チャネル334のチャネル材料とは異なる格子間隔を有する。故に、合金593及び583も、チャネル534の格子間隔とは異なる格子間隔を有することになる。材料576及び586の材料(例えば、上述のような金属)及び層534のチャネル材料の材料は、チャネル材料の格子間隔と比較して合金593及び合金583との間で格子間隔の閾差(threshold difference)を確保するように選択あるいは事前決定され得る。格子間隔の閾差は、合金593及び583の各々がチャネル材料とは十分に異なる体積を有し、各々がチャネル534に一軸性歪みを生じさせ、ここで説明するように(例えば、図6参照)、(この一軸性歪みがない場合と比較して)チャネル移動度を増大(あるいは向上)し且つRextを低減することを生じさせるのに十分なものとすることができる。この歪みは、合金593及び583を形成するように材料476及び486内に拡散する層334のチャネル材料の体積より大きい、あるいは小さい体積を合金593及び合金583が有するようにさせる閾差によって引き起こされ得る。また、チャネル334のチャネル材料内に拡散するジャンクション材料の量が多いほど、合金部分593及び583がチャネル534内に誘起する歪みの量が大きくなる。
【0039】
ジャンクション材料476を熱処理することは、材料486の熱処理と同時に、あるいは材料486の熱処理と同じ熱処理にて行われ得る。ジャンクション材料476及び486の熱処理は、材料476及び486にチャネル材料との界面(例えば、接合部又は境界)でチャネル材料と十分な体積の合金を形成させるのに十分な温度で、且つチャネル534内の一軸性歪みに(該一軸性歪みがない場合と比較して)チャネル移動度を増大(あるいは向上)させ且つRextを低減させるように、材料476及び486に加熱、アニール、及び/又はフラッシュアニールを施すこととし得る。ジャンクション材料476及び486を熱処理することは、頂部バリア層、底部バッファ層、チャネル層及び金属材料の間に合金材料を形成するように界面をアニールすることを含み得る。
【0040】
一部の実施形態において、材料576及び586は、N型チャネル層534内にキャリアとして正孔を有するp−MOSデバイスのチャネル移動度を高めるのに十分な、チャネル534のチャネル材料より大きい格子間隔を有する。故に、合金593及び合金583も、体積の矢印574及び584で示すように、層334(及び534)の材料の格子間隔・体積より大きい格子間隔・体積を有することになり、歪みの矢印592及び594で示すように、チャネル534内に圧縮性の一軸性歪みを生じさせる。部分593及び583はチャネル534に隣接し、コンタクトし、且つ/或いは接触しているので、部分593及び583の各々は、主として自身から遠ざけるようにチャネル材料を押し、ひいては、自身から遠ざける向きにチャネル内に一軸性歪みを誘起あるいは発生させるものとして説明され得る。また、歪み592と594との組み合わせは、チャネル534のチャネル材料の格子間隔と異なる格子間隔を有するジャンクション材料部分593及び583によって引き起こされて、部分593(例えば、部分593を含むジャンクション領域576)と部分583(例えば、部分583を含むジャンクション領域586)との間のチャネル534に一軸性歪みを生じさせる、チャネル層内の一軸性歪みとして説明され得る。
【0041】
一部の実施形態において、材料576及び586が、例えばP型チャネル層534内にキャリアとして電子を有するn−MOSデバイスなどにおいて、チャネル334などのチャネル材料より小さい格子間隔を有することも意図される。故に、合金593及び合金583も層334(及び534)の材料の格子間隔・体積より小さい格子間隔・体積を有することになり、歪みの矢印592及び594で示すのとは逆向きに、チャネル534内に引っ張り一軸性歪みを生じさせる。
【0042】
一軸性歪みに加えて、層232のバリア材料の格子間隔がチャネル材料の格子間隔と異なることに起因して、矢印592及び594で示したのと同じ向き(そして、図5に示した断面に出入りする向き)に、第1の二軸性歪みがチャネル534内に引き起こされ、あるいは存在してもよい。同様の第2の二軸性歪みが、層136のバッファ材料の格子間隔がチャネル材料の格子間隔と異なることに起因して、チャネル534内に引き起こされ、あるいは存在してもよい。例えば、層232のバリア材料の格子間隔がチャネル材料の格子間隔より大きい、あるいは小さいこと、及び/又は層136のバッファ材料の格子間隔がチャネル材料の格子間隔より大きい、あるいは小さいことに起因して、それぞれ、二軸性の圧縮歪み又は引っ張り歪みがチャネル534内に存在していてもよい。
【0043】
一部の実施形態において、チャネル材料はゲルマニウム(Ge)又はシリコンゲルマニウム(SiGe)であるか、それを含むかであり、頂部バリア層及び底部バッファ層はシリコン(Si)であるか、それを含むかであり、材料476及び486は、原子層成長(ALD)又は物理気相成長(PVD)を用いて堆積されたニッケル(Ni)であるか、それを含むかである。故に、頂部バリア層及び底部バッファ層のシリコンは、チャネル移動度を高め且つRextを低減する二軸性圧縮歪みをチャネルのGe材料内に生じさせるのに十分な、チャネルのGe材料より小さい格子間隔及び小さい体積を有する。さらに、熱処理後、領域593及び583は、ニッケルゲルマニウム(NiGe)又はニッケルシリコンゲルマニウム(NiSiGe)であるか、それを含むかであり、これは、チャネルのGe材料内に一軸性歪みを生じさせるのに十分な、チャネルのGe材料より大きい格子間隔及び体積を有する。一軸性歪みは、二軸性歪みに加えられ、チャネル移動度を更に高め、且つRextを更に低減する。認識されるように、Ge又はSiGeの量子井戸チャネルに二軸性圧縮歪みを生じさせるのに十分なその他の好適材料も、チャネル材料、頂部バリア材料及び/又は底部バッファ材料に使用され得る。
【0044】
図6は、二軸性圧縮歪みと付加的な一軸性圧縮歪みとを有する量子井戸のシミュレーション結果を示すグラフである。図6は、プロット604に、一般的なシリコンp−mos移動度デバイスに関する実効的な正孔移動度と反転電荷密度との関係を示している。図6はまた、プロット606に、本発明の一部の実施形態に従った歪みゲルマニウムチャネルに関する正孔移動度と電荷密度との関係を示している。例えば、プロット606は、5nm厚の頂部及び底部バリアの歪みシリコン間に5nm厚の二軸性歪み且つ一軸性歪みゲルマニウムを備えた量子井戸を有するデバイス608に関して測定された実験結果をプロットすることによって、上述の一軸性歪みチャネルの利益を示している。底部バッファの下の基板は、LPCVD二酸化シリコン(SiO2)の層が上に形成されシリコンの搬送ウェハの層を含む基板120とすることができ、このLPCVD二酸化シリコン層の上に底部バッファ層が形成される。図6にて見て取れるように、二軸性歪みに加えて一軸性歪みを含めることは、全体的にシリコンの場合と比較して、正孔移動度をおよそ9倍に高めている。
【0045】
装置500は、その後、p型ジャンクション材料又はn型ジャンクション材料を形成するために、ジャンクション材料576(例えば、ドーピング部分593を含み得る)及びジャンクション材料586(例えば、ドーピング部分583を含み得る)の材料をその形成中又は形成後にドープするように処理され得る。装置500はまた、その後、ジャンクション材料576及び586へのコンタクトを形成するように処理され得る。例えば、装置500は、図11に示すようなCMOSデバイスの部分となるように処理され得る。
【0046】
図1−6に関して上述した一部の実施形態は、Si−Geベースのヘテロ構造量子井戸MOSFETに一軸性プロセス誘起歪みを与え得る。Si上にエピタキシャル成長されたGe(又はSiGe)ベースのチャネルでは、Ge(又はSiGe)チャネルのもともと高い移動度によって高い移動度が実現されることが観測される。シミュレーション(及び実験データ)が示すことには、これらのQWFETの移動度は、二軸性歪み(通常、Si/SiGe/Siヘテロ構造スタック(例えば、図6参照)のエピヘテロ構造層内での格子不整合に付随する)の上に一軸応力を併せることによって高められることが可能である。ここで説明した実施形態において、Si−Ge QWFETのソース/ドレイン領域は、QWチャネルに有意な(一軸)応力を与えるように調整/再設計(例えば、図1−6参照)され得る。これらのSi−GeベースのQWFETにおける歪みを用いた改善は、Siの場合と同様であり、故に、(二軸性歪みに加えて)一軸性歪みを有するSi−GeベースのQWFETを用いることによって(例えば、図6参照)、歪みSiを上回る移動度の向上が提供される。この歪み印加技術はまた、ジャンクション材料(例えば、金属)が埋込チャネルの非常に近くに移動されるため、非常に低い外部抵抗をもたらす。
【0047】
図1−6に関して上述した一部の実施形態は、(1)歪みチャネルを有するGeチャネル量子井戸MODFET、(2)シリサイドコンタクトによる一軸性圧縮歪みをチャネルに有する量子井戸トランジスタ、(3)SiGeバッファ技術による二軸性圧縮歪みをチャネルに有する量子井戸トランジスタ、(4)一軸性歪み及び二軸性歪みの双方が付加される量子井戸トランジスタ、及び(5)外部抵抗を改善するGeのQWへのシリサイド化ソース/ドレインコンタクトを含み得る。これらの実施形態からもたらされ得る利益は:
Si−Geベースのヘテロ構造量子井戸MOSFETにおいて高レベルの一軸応力を含み、一軸応力が移動度を少なくとも2倍に高めること;
金属ソース/ドレインがチャネルに近接しており、且つ半導体チャネルに対するソース/ドレインのショットキーバリア高さを制御(低減)するためにドーパント/不純物を集積(パイルアップ)させるように合金化シリサイド/ゲルマナイドプロセスを設計することができるため、Si−Ge QWFETにおいて極めて低い外部抵抗を含むこと;
より高いレベルの(プロセス誘起)歪みをチャネルに組み込むようにチャネルに二軸性歪み及び一軸性歪みを重畳あるいは付加することによって、高度にスケーリングされた(例えば、より短いチャネルの)デバイスで、Siと同様の短チャネル効果を維持することを可能にしながら、本質的に一層高いチャネル移動度を含むこと;
を含む。
【0048】
一部のトランジスタは量子井戸にIII−V族材料を使用し得る。例えば、典型的にIII−V族系の、エピタキシャル成長された半導体ヘテロ構造内に形成される量子井戸トランジスタデバイスは、低い有効質量と変調デルタドーピングによる低減された不純物散乱とによって、トランジスタチャネルに非常に高いキャリア移動度を提供する。これらのデバイスは、非常に高い駆動電流性能を提供し、将来の低電力、高速ロジック用途に有望であると思われる。
【0049】
実施形態によれば、トランジスタの量子井戸(QW)チャネル領域を局所的に歪ませることは、量子井戸の頂部バリア層及び底部バッファ層によってチャネル層内に発生される二軸性歪みに加えて、ソース/ドレインのコンフォーマル再成長によってMOSトランジスタのQWチャネル領域に一軸性歪みを与えることによって達成され得る。例えば、図7−10に関連して説明する一部の実施形態は、量子井戸の頂部バリア層及び底部バッファ層によってチャネル層内に発生される二軸性歪みに加えて、III−V族材料のQWチャネル領域に一軸性歪みを与え得る。
【0050】
図7は、量子井戸を有する基板の一部を模式的に示す断面図である。図7は、基板720上に形成された、あるいは基板720に接触する量子井戸(QW)754を含む装置700を示している。QW754は、厚さT11を有するバリア材料であり、あるいはそのようなバリア材料を含む頂部バリア若しくはバッファ層732を含んでおり、該層732は、チャネル層734上に形成され、あるいはチャネル層734に接触している。バッファ層732は頂面770を有し、チャネル層734の頂面775に形成され得る。チャネル層734は、厚さT12を有するチャネル材料であり、あるいはそのようなチャネル材料を含んでおり、バッファ層736上に形成され、あるいはバッファ層736に接触している(例えば、バッファ層736の頂面777上に形成され、あるいは頂面777に接触している)。バッファ層736はバッファ材料から成り、あるいはバッファ材料を含み、厚さT13を有する。バッファ層736は基板720上に形成され、あるいは基板720に接触している。
【0051】
基板720は頂部傾斜バッファ層722を含むように示されており、頂部傾斜バッファ層722は、傾斜されたバッファ材料であり、あるいはそのようなバッファ材料を含み、バッファ層724上に形成され、あるいはバッファ層724に接触している。バッファ層724は、Si基板層726上に形成された、あるいはSi基板層726に接触するバッファ材料(例えば、傾斜されていない、あるいは均質なバッファ材料)であり、あるいはそのようなバッファ材料を含んでいる。層726は、切り取られた高抵抗率材料から成り、あるいはそのような高抵抗材料を含む。
【0052】
実施形態によれば、基板720の頂部傾斜バッファ層722は、傾斜インジウムアルミニウム砒素(InAlAs)であるかそれを含むかすることができ、バッファ層724は、ガリウム砒素(GaAs)であるかそれを含むかすることができ、Si基板層726は高抵抗率のシリコン(Si)材料であるかそれを含むかすることができる。認識されるように、III−V族量子井戸に関して技術的に知られているその他の基板、基板層及び/又は基板材料も基板720に使用され得る。一部の例において、基板720は、基板120に関して上述した基板としてもよい。
【0053】
以上にて説明した装置700及びその構成要素群は、(例えば、CMOSデバイスの一部であることによって)量子井戸(QW)p−MOS又はn−MOSトランジスタの一部となるように、1つ以上の処理チャンバを要する半導体トランジスタ製造プロセスなどにて、更に処理されることができる。
【0054】
認識されるように、層734は、層736の上の頂部層732の下、且つゲート電極(例えば、図10の電極1090)に隣接して形成されるジャンクションの表面同士の間の、チャネル材料のQW“チャネル”部分を形成するのに好適な様々な材料を含み得る。具体的には、QW754がソースとドレインとの間の量子井戸(例えば、図10のQW954)となるように、QW754に隣接してソース及びドレインが形成され得る。ソース及びドレインは各々、例えば量子井戸に隣接して或いは量子井戸を貫通して(例えば、チャネル層を貫通して)形成され且つその後にジャンクション材料で充填される開口などの、ジャンクション領域とし得る。
【0055】
量子井戸754は、MOSFETデバイスにおいて、輸送に関与するキャリアに対してエネルギー領域を制限するチャネル(例えば、層734又はチャネル934)を含んでいる。ここで、制限されたエネルギー領域(例えば、チャネル)は、各々がより高いバンドギャップを有する頂部バリア層(例えば、層732又はチャネル932)と底部バッファ層(例えば、層736)との間に閉じ込められた、より低いバンドギャップを有する領域である。
【0056】
実施形態によれば、バッファ層732は、インジウム燐(InP)であるかそれを含むかすることができ、チャネル層734は、インジウムガリウム砒素(InGaAs)であるかそれを含むかすることができ、バッファ層736はインジウムアルミニウム砒素(InAlAs)であるかそれを含むかすることができる。認識されるように、III−V族材料の量子井戸に二軸性歪みを生じさせるのに十分なその他の好適材料も、チャネル材料、頂部バリア材料、及び/又は底部バッファ材料に使用され得る。
【0057】
QW754は、例えばQW124をドーピングすることに関して上述したように、QW754の形成中又は形成後にQW754をドーピングすることによって形成された、電気的に負の電荷を有するN型ウェルとし得る。QW754はN型になるようにドープされてもよいし、P型にされてもよい。同様に、ジャンクション領域はN型ジャンクション領域又はP型ジャンクション領域とし得る。
【0058】
図8は、頂部バリア層及びチャネル層を貫通するソース・ドレイン開口を形成した後の図7の基板を模式的に示している。図8は、チャネル層834内に形成された側面812とコンタクト開口底面(例えば、バッファ層736の頂面777)とを含んだコンタクト開口870を含む装置800を示している。同様に、コンタクト開口880は、チャネル層834内に形成された側面810とコンタクト開口底面(例えば、バッファ層736の頂面777)とを含んでいる。
【0059】
実施形態によれば、コンタクト開口870及び880は、トランジスタのゲート電極又はQWチャネルの位置に隣接するジャンクション領域を形成するように形成され得る。例えば、頂部QWバリア層732を貫通するようにエッチングすることによってジャンクションが形成され、且つ層734を貫通するようにエッチングすることによってコンタクト開口又はジャンクション領域のリセスが形成され得る。その後、ジャンクション領域のリセス内にジャンクション材料が形成あるいは堆積され得る。ジャンクション領域870及び880は、“ソース・ドレイン領域”又は“拡散領域”とも称され得る。また、ジャンクション領域870及び880内に適切な材料が形成、堆積あるいは成長されるとき、得られる材料は“ジャンクション”、“ソース”、“ドレイン”、又は“拡散領域”とも称され得る。
【0060】
例えば、開口(例えば、コンタクト開口)は、量子井戸の底部バッファ層736を露出させるように(例えば、頂面777を露出させるように)層732及び層734の一部を除去することなどによって、層732及び層734を貫通して形成され得る。層732及び層734を貫通するように開口を形成すること(例えば、除去すること)は、バリア層832及びチャネル層834を形成し得る。開口を形成すること(例えば、除去すること)はまた、第1のジャンクション領域(例えば、開口870)内のチャネル層834の第1の側壁812及び底部バッファ層736の第1の底面777と、第2のジャンクション領域(例えば、開口880)内のチャネル層の第2の側壁810及び底部バッファ層736の第2の底面777とを形成し得る。
【0061】
一部の例において、開口を形成するのに先立って頂面770にエッチングマスクが形成され得る。頂面770のうちのエッチングすべき部分を露出させるようにマスクの一部が除去され得る。層732及び734の一部が、マスクが除去された部分で開口を介してエッチングすることによって除去され得る。層734を貫通して頂面777を露出させるコンタクト開口870及び880を形成するように、層732及び734の第1及び第2の部分が除去され得る。
【0062】
例えば、図2の装置200上のハードマスク層に関して上述したように、パターニングの2つの処理プロセスが用いられ得る。一部の例において、エッチングマスクは、頂面770を露出される開口を形成するようにドライエッチングされる例えばHfO2Al2又はHfO2Al3などの高誘電率(high−k)誘電体とし得る。認識されるように、ここで説明したようにジャンクション領域870及び880を形成するべくソース・ドレインのリセスをエッチングしながら保護すべき領域を画成するために、その他のマスク又はプロセスが用いられてもよい。
【0063】
実施形態によれば、上記第1及び第2の部分を除去することは、(例えば、液体を用いる)ウェットエッチングプロセスを用いて、各々がチャネル層734の厚さT2全体にわたって延在するコンタクト開口870及び880を形成することを含む。このウェットエッチングプロセスは等方性又は異方性とし得る。
【0064】
例えば、層732を貫通するように選択エッチングし、その後、層734を貫通するように選択エッチングするため、2つのウェットエッチングプロセスが使用され得る。第1のウェットエッチャントは、層732の材料はエッチングするが層734の材料(又は、表面770上のエッチングストッパ)はエッチングしない選択的なものとし得る。また、第2のウェットエッチャントは、層734の材料はエッチングするが層732の材料(又は、表面770上のエッチングストッパ)はエッチングしない選択的なものとし得る。一部の例において、第2のウェットエッチャントは、層732の材料及び層734の材料をエッチングする(が、表面770上のエッチングストッパはエッチングしない)選択的なものとし得る。
【0065】
例えば、ジャンクション領域870及び/又は880は、クエン酸、過酸化物、HCl及びリン酸を含む混合物を含有し得るエッチャント液を用いて除去すなわちエッチングすることによって形成され得る。例えば、HClとH2Oとの混合物は、InPのみをエッチングし、InGaAs材料に対しては選択的である(例えば、エッチングしない)。一方で、リン酸(H3PO4)と過酸化水素(H2O2)とH2Oとの混合物は、InGaAs及びInAlAsをエッチングするが、InP材料に対しては選択的である(例えば、エッチングしない)。認識されるように、層732の材料、次いで層734の材料を選択的にウェットエッチングするのに好適なその他のウェットエッチャントも使用され得る。
【0066】
図9は、ソース・ドレイン開口内に低温でコンフォーマルに再成長され且つチャネルに一軸性歪みを生じさせるようにチャネルより大きい格子定数を有する傾斜チャネル材料を形成した後の図8の基板を示している。図9は、コンタクト開口870内に形成されたジャンクション材料970と、コンタクト開口880内に形成されたジャンクション材料980とを含む装置900を示している。ジャンクション材料970及び980は、それぞれ、頂面972及び982を有している。図9は、チャネル934が材料970及び980に隣接あるいは接触したQW954を含む装置900を示している。
【0067】
実施形態によれば、(例えば、層834と同じ)チャネル層734の材料と同じ材料であるジャンクション材料の層が、開口870及び880内に堆積あるいは成長されて、ジャンクション材料970及び980が形成され得る。ジャンクション材料970及び980を形成するため、コンフォーマル、選択的、エピタキシャル、且つ/或いは傾斜された材料層が成長され得る。一部の例において、材料970及び980は、In濃度を増大させながら等量だけGa濃度を低減するように傾斜されて選択的にエピタキシャル成長されたInGaAs材料(例えば、この材料はIn(x)Ga(1−x)Asである)であり、あるいはそれを含む。チャネル材料から材料970及び980をエピタキシャル成長させることは、ジャンクション材料(例えば、同じ材料であるが、In及びGaの濃度が異なる)を形成するためにチャネル材料を“再成長”させることとして説明され得る。
【0068】
ジャンクション材料970及び980は、底面777と、コンタクト開口内のチャネル材料側壁812及び810との上に形成され得る。ジャンクション材料970及び980は、ジャンクション領域内にチャネル材料(例えば、層834の材料)をエピタキシャルに再成長させることによって形成され得る。具体的には、材料970及び980は、側壁及び底面に、表面777から表面972/982までIn濃度が増すように傾斜されたチャネル材料と同じ材料をコンフォーマルにエピタキシャル成長させることによって形成され得る。
【0069】
ジャンクション材料970及び980は、チャネル材料の“低温”エピタキシャル再成長によって形成され得る。このような成長は、十分な有機金属化学気相成長(MOCVD)、有機金属気相成長(MOVPE)、分子線エピタキシ(MBE)、化学ビームエピタキシ(CBE)、又は原子層エピタキシ(ALE)を含み得る。“低温”成長は、バックエンドアニール処理で使用される温度(例えば、ジャンクション及びゲートコンタクトへの相互接続を形成するために使用される温度)より低い温度での成長を表す。例えば、ジャンクション材料は、550℃以下の温度で形成され、アニール前において、異なる濃度のIn及びGaを有することによってチャネル材料内に一軸性歪みを発生させ得る。一部の実施形態において、この温度は400℃より高く且つ550℃より低くし得る。
【0070】
ジャンクション材料970及び980は、チャネル材料とは異なる濃度のIn及びGaを有するInGaAsの層を作り出すように、様々な適切なIn、Ga及びAsチャネル材料の低温エピタキシャル再成長によって形成され得る。ジャンクション材料がIn濃度に関して傾斜される場合において、ジャンクション材料のうちの少なくとも或る厚さは、チャネル材料とは異なるIn及びGaの濃度を有する。
【0071】
故に、異なるIn(及びGa)濃度により、材料970及び980は各々、チャネル934の格子間隔と異なる格子間隔を有する厚さ部分を含む。これら異なるIn濃度は、ジャンクション材料とチャネル材料との間に格子間隔の閾差を確保するように選定あるいは事前決定されることが可能である。格子間隔の閾差は、材料970及び980の各々がチャネル材料とは十分に異なる体積を有し、各々がチャネル934に一軸性歪みを生じさせ、(この一軸性歪みがない場合と比較して)チャネル移動度を増大(あるいは向上)し且つRextを低減することを生じさせるのに十分なものとすることができる。一部の実施形態において、これら異なるIn濃度を選定あるいは事前決定して、0から3.8%の間の歪みであるように歪みを調整する(例えば0と3.8%との間の歪みである所望の歪みの10%内に制御された歪み量を提供する)ことが可能である。
【0072】
一部の実施形態において、材料970及び980は、N型チャネル層934内にキャリアとして正孔を有するp−MOSデバイスのチャネル移動度を高めるのに十分な一軸性圧縮歪み(歪みの矢印992及び994で示す)をチャネル934に生じさせる、チャネル934のチャネル材料より大きい格子間隔(体積の矢印974及び984で示す)を有する。材料970及び980はチャネル934に隣接し、コンタクトし、且つ/或いは接触しているので、それらの各々は、主として自身から遠ざけるようにチャネル材料を押し、ひいては、自身から遠ざける向きにチャネル内に一軸性歪みを誘起あるいは発生させるものとして説明され得る。また、歪み992と994との組み合わせは、チャネル934のチャネル材料の格子間隔と異なる格子間隔を有するジャンクション材料970及び980によって引き起こされて、材料970と980との間のチャネル934に一軸性歪みを生じさせる、チャネル層内の一軸性歪みとして説明され得る。
【0073】
この歪みは、層934のチャネル材料の体積より大きい体積を材料970及び980の各々が有するようにさせる閾差によって発生され得る。例えば、チャネル材料が例えば70%と100%との間といった一定あるいは一様なIn濃度を有しながら、ジャンクション材料は、表面777での53%から表面972/982での100%まで増加するIn濃度を有するように傾斜され得る。一部の実施形態において、材料970及び980は、xが表面777での0.53から表面972/982での1.0まで増加する、或る厚さの選択的にエピタキシャル成長されたIn(x)Ga(1−x)As材料を含み、チャネル材料は、xが0.7と0.95との間であるIn(x)Ga(1−x)As材料とし得る。このような場合の一部の例において、チャネル材料のxはおよそ0.7又は0.8とし得る。
【0074】
他の実施形態において、材料970及び980は、n−MOSデバイスの電子移動度を高める引っ張り歪みを生じさせるように(例えば、歪みの矢印992及び994で示すのとは逆向きに、チャネル934内に引っ張り一軸性歪みを生じさせるように)、チャネル934のチャネル材料より小さい格子間隔を有し得る。
【0075】
一軸性歪みに加えて、層932のバリア材料の格子間隔がチャネル材料の格子間隔と異なることに起因して、矢印992及び994で示したのと同じ向き(そして、図9に示した断面に出入りする向き)に、第1の二軸性歪みがチャネル934内に引き起こされ、あるいは存在してもよい。同様の第2の二軸性歪みが、層736のバッファ材料の格子間隔がチャネル材料の格子間隔と異なることに起因して、チャネル934内に引き起こされ、あるいは存在してもよい。例えば、層932のバリア材料の格子間隔がチャネル材料の格子間隔より大きい、あるいは小さいこと、及び/又は層736のバッファ材料の格子間隔がチャネル材料の格子間隔より大きい、あるいは小さいことに起因して、それぞれ、二軸性の圧縮歪み又は引っ張り歪み(一軸性歪みと同様の歪み)がチャネル934内に存在していてもよい。
【0076】
一部の実施形態において、頂部バリア層及び底部バッファ層は、移動度を高め且つRextを低減する二軸性圧縮歪みをチャネル材料内に生じさせるのに十分な、チャネル材料の格子間隔より小さい格子間隔、及びチャネル材料の体積より小さい体積を有する。このような実施形態において、チャネル材料は、xが0.7と0.95との間である一様なIn(x)Ga(1−x)Asであるか、それを含むかであり、ジャンクション材料は、xが表面777での0.53から表面972/982での1.0まで増加するエピタキシャル成長In(x)Ga(1−x)As材料であるか、それを含むかであり、それにより、二軸性歪みに加えて、チャネル移動度を(例えば、二軸性歪みによるチャネル移動度の増大に加えて)更に高め且つRextを(例えば、二軸性歪みによるRextの低減に加えて)更に低減するのに十分な量だけ一軸性歪みがチャネル内に発生される。一部の実施形態において、頂部バリア層はインジウム燐(InP)を有し、底部バッファ層はインジウムアルミニウム砒素(InAlAs)を有し、一軸性歪み及び二軸性歪みは圧縮歪みである。認識されるように、認識されるように、III−V族量子井戸チャネルに二軸性圧縮歪みを生じさせるのに十分なその他の好適材料も、チャネル材料、頂部バリア材料及び/又は底部バッファ材料に使用され得る。
【0077】
図10は、先端(tip)領域、スペーサ、ソース/ドレイン材料上のソース/ドレイン金属、及びゲート電極を形成した後の図9の基板を示している。図10は、頂面770上に形成されたhigh−kゲート誘電体1044と、ゲート誘電体1044上に形成されたゲート金属ゲート電極1090とを有する、QW954を含む装置1000を示している。ソース金属(例えば、ソースコンタクト)1070が材料970の表面972に形成され、ドレイン金属(例えば、ドレインコンタクト)1080が材料980の表面982に形成されている。
【0078】
スペーサ1002が、ゲート構造(ゲート誘電体1044及びゲート金属ゲート電極1090)とソース/ドレイン(ソース金属1070及びドレイン金属1080)との間に形成され、ゲート構造をソース/ドレインから電気的に絶縁している。ゲート誘電体1044、ゲート金属1090、ソース金属1070及びドレイン金属1080は、ここで説明したIII−V族QWに関するそれらの機能を果たすのに十分なプロセスによって形成され、且つそれらの機能を果たすのに十分な材料を含み得る。一部の例において、ゲート誘電体1044、ゲート金属1090、ソース金属1070及びドレイン金属1080は、ゲート誘電体244、ゲート電極190、材料476及び材料486に関して説明したようなプロセスによって形成され、且つ同じく説明したような材料を含み得る。
【0079】
以上にて説明した装置1000及びその構成要素群は、(例えば、CMOSデバイスの一部であることによって)量子井戸(QW)p−MOS又はn−MOSトランジスタの一部となるように、1つ以上の処理チャンバを要する半導体トランジスタ製造プロセスなどにて、更に処理されることができる。装置1000はその後、必要に応じてp型材料又はn型材料を形成するように、ジャンクション材料、チャネル材料、ゲート材料をドープするために処理され得る。例えば、装置1000は、図11に示すようなCMOSデバイスの部分となるように処理され得る。図7−9に関して説明した処理に先立ってゲート構造を形成することも意図される。例えば、図7において、図7のIII−V族QW構造に、図1のゲート構造に相当するゲート構造を含めることなどが意図される。
【0080】
故に、図7−9に関して説明した実施形態は、高濃度ドープされた、より大きい格子定数の傾斜(n++)In(x)Ga(1−x)Asソース/ドレイン材料上での不純物のイオン注入とそれに続く不純物活性化アニールとによって製造される隆起型(raised)金属ソース/ドレインコンタクトを、コンフォーマル再成長による傾斜(n++)In(x)Ga(1−x)Asソース/ドレイン歪み設計III−V量子井戸ベースのMOSFETデバイス上の金属コンタクトで置き換えるように使用されてもよい。イオン注入及びそれに続くアニールは、ドーパントの高温活性化アニールとイオン注入ダメージとに起因して三元III−V族材料(例えば、In0.53Ga0.47As)内に組成変化をもたらすが、図7−9に関して説明した実施形態はそれを回避し得る。また、ソース・ドレイン領域における不十分なドーパント活性化は、より高いRextをもたらし、それがイオン注入及びその後のアニールを施したデバイスのデバイス性能に影響を及ぼすが、図7−9に関して説明した実施形態はそれを回避し得る。また、図7−9に関して説明した実施形態では、ソース/ドレイン領域への、より大きい格子定数の傾斜HIV材料のコンフォーマル再成長によって、チャネルのIII−V族材料への歪みが増大される。
【0081】
さらに、SiGeソース/ドレインと比較して、図7−9に関して説明した、より大きい格子定数の傾斜In(x)Ga(1−x)As(例えば、x=0.53〜1)又は一定組成のソース/ドレインの低温コンフォーマル成長の実施形態は、SiGeソース/ドレインの場合には不可能な0〜3.8%に調整された一軸性歪みをチャネル材料(例えば、In0.53Ga0.47As)に与える。これは、MOCVD、CBE、MBE又はALEを用いてソース/ドレイン材料を傾斜させることによって、チャネル材料における歪みの制御の柔軟性を提供する。デバイス構造の成長中に二軸性歪みとともに一軸性歪みを実現することは、これら2つの歪みが付加されるため、チャネル移動度を更に高める。
【0082】
また、(1)高濃度ドープされたキャップ層(例えば、n+InGaAs)の頂部の金属を有する隆起型ソース/ドレインコンタクト、又は(2)ソース/ドレイン領域へのドーパントのイオン注入とそれに続くドーパント活性化及び金属コンタクト堆積とを用いたIII−V族MOSFETと比較して、図7−10に関して上述した実施形態は:
1.より低いRext抵抗;
2.より低いソース/ドレイン抵抗;
3.ゲート長のスケーリングが可能なこと;
4.低減されたオフ状態リーク、及び最小化された寄生ジャンクションリーク;
5.ソース/ドレイン形成のために合金化あるいは非合金化金属コンタクトを作成することに低温サーマルバジェットのみを必要とすること。典型的に、処理は、オーミックコンタクトを形成するために450℃未満でのアニールを含み、ソース/ドレインの拡張又は深いイオン注入のプロセスが存在しないため、コンタクトを形成することに高温注入アニールが必要とされない;
6.450℃未満のアニールでオーミックコンタクトを形成することにより、チャネル材料内でのキャリア移動度の劣化なく、量子井戸に基づくMOSFETを提供すること;
7.発展可能な製造可能性を有する製造プロセス;
8.有意に縮小されるセルフアライン構造及びソース−ドレイン間隔;
9.注入及びアニールのMOSFET製造プロセスと比較して、注入誘起ダメージが排除されること;
を含む利益をもたらし得る。
【0083】
図7−10に関して上述した一部の実施形態は、例えばInGaAs/InAlAsを含むQWとし得るが、図7−10に関して上述した概念は、例えば、(1)様々な種類のIII−V族材料を含むもの、(2)デバイスがpチャネル若しくはnチャネルの何れにされるか、デバイス動作が多数キャリア若しくは少数キャリアの何れに基づくか、及び/又はデバイスがデプレッションモード若しくはエンハンスメントモードの何れとして動作するか、に基づいて選択されたデルタドーパント型を有するもの、(3)多様な異なる基板(シリコン以外)上に成長された構造を有するもの、(4)底部バリアに変調ドーピングが適用され得るもの、及び/又は(5)ソース/ドレイン領域が再成長(P++)InGaAs材料として用いられることになるpチャネル系を用いるもの、などの様々なQWデバイスに適用され得る。
【0084】
図11は、図5又は図10に関して上述した装置500又は900の実施形態が組み込まれ得る代表的なCMOS構造を示している。図11は、グランドGND、入力電圧Vin、出力電圧Vout、及びバイアス電圧VDDを有するCMOSデバイス1100を示しており、これらは、CMOSデバイスのp−MOSトランジスタ及びn−MOSトランジスタのジャンクション領域及びゲート電極に適切に結合される。
【0085】
一部の実施形態に関し、図11は、典型的な手法でn−MOSデバイス1104に接続される、例えば図5及び10に関して上述した装置500又は1000のp−MOS実施形態などのp−MOSデバイス1204を有するCMOSデバイス1100を示す。p−MOSデバイス1204のゲート誘電体、ゲート電極、ジャンクション領域、QWチャネル、及びQW構造は、図5及び10に関して上述した装置500又は1000の実施形態について説明したものに相当し得る。
【0086】
例えば、図5に関して言えば、ジャンクション領域1274は、図5に関して説明した材料576(及び、歪み574を有する593)を含み得る。同様に、ジャンクション領域1284は、図5に関して説明した材料586(及び、歪み584を有する583)を含み得る。また、ウェル1224は、図5に関して説明した一軸性歪み592及び594を有するチャネル534を備えたQW524を含み得る。
【0087】
また、図10に関して言えば、ジャンクション領域1274は、図10に関して説明した材料970(歪み974を有する)を含み得る。同様に、ジャンクション領域1284は、図10に関して説明した材料980(歪み984を有する)を含み得る。また、ウェル1224は、図10に関して説明した一軸性歪み992及び994を有するチャネル934を備えたQW954を含み得る。
【0088】
基板1102はまた、CMOSデバイス1100を形成する上でN型ウェル1124に関連するP型QW1224を含んでいる、P型ウェル1124は、基板1102の第2の領域上に形成されてN型QW1124に隣接する基板1102の第2の異なる接触面を画成するn−MOSトランジスタデバイス1104の部分である。具体的には、例えば、n−MOSデバイス1104は、電気絶縁材料1110によってp−MOSデバイス1204から電気的に隔離されて、p−MOSデバイス1204に隣接するように形成され得る。また、n−MOSデバイス1104は、ゲート電極1190の下の誘電体1144の下、且つN型ジャンクション1120と1130との間に、QWチャネルを含み得る。n−MOSデバイス1104はスペーサ1112及び1114を有するように図示されている。
【0089】
図11はまた、n−MOSデバイス1104内の引っ張り歪み1174、1184、1192及び1194を示している。例えば、ジャンクション1120及び1130が、頂面1125の下の基板1102の部分から遠ざける向きの引っ張り歪み1174及び1184を生じさせ得る。故に、歪み1174及び1184は、n−MOSデバイス1104のQWチャネル内に引っ張り歪み1192及び1194を生じさせ得る。認識されるように、引っ張り歪み1192及び1194は、ジャンクション1120と1130との間におけるキャリア移動度(例えば、ウェル1124のチャネル内の電子移動度)を高めるのに十分なものとなり得る。具体的には、ジャンクション1120及び1130は、QW1124のQWチャネルの材料の格子間隔より小さい格子間隔を有する材料で形成され得る。
【0090】
実施形態によれば、n−MOSデバイス1104は、典型的な手法でp−MOSデバイス1204に接続される、図5及び10に関して上述した装置500又は1000のn−MOS実施形態とし得る。このような場合において、デバイス1104のゲート誘電体、ゲート電極、ジャンクション領域、チャネル、及びウェル構造は、図5及び10に関して上述した装置500又は1000の実施形態について説明したものに相当し、p−MOSデバイス1204は上述のn−MOSデバイス1104をp−MOSデバイスにしたものに相当し得る。
【0091】
以上の詳細な説明では具体的な実施形態を説明した。しかしながら、これらの実施形態には、請求項に明記される実施形態の精神及び範囲を逸脱することなく、様々な変更及び変形が為され得る。従って、この明細書及び図面は、限定的なものではなく、例示的なものと見なされるべきである。
【技術分野】
【0001】
回路デバイス、並びに回路デバイスの製造方法及び構造に関する。
【背景技術】
【0002】
基板上の回路デバイス(例えば、半導体(例えばシリコン)基板上の集積回路(IC)、トランジスタ、抵抗、キャパシタなど)における、ますます高まる性能は、典型的に、それらのデバイスの設計、製造及び動作中に考慮される主要な因子(ファクタ)である。例えば、相補型金属酸化物半導体(CMOS)で使用されるような金属酸化物半導体(MOS)トランジスタデバイスの設計、製造又は形成において、N型MOSデバイス(n−MOS)チャネルの電子の動きを高めること、及びP型MOSデバイス(p−MOS)チャネルの正に帯電した正孔の動きを高めることが好ましいことがよくある。デバイス性能を調べる際の主要パラメータは、所与の設計電圧で送り届けられる電流である。このパラメータは一般に、トランジスタの駆動電流又は飽和電流(IDsat)と呼ばれている。駆動電流は、トランジスタのチャネル移動度及び外部抵抗を含む複数の因子によって影響される。故に、デバイス性能は、チャネル移動度(例えば、ソースとドレインとの間のチャネル内でのキャリア移動度)、及び外部抵抗(Rext)(例えば、ソースへのコンタクトとドレインへのコンタクトとの間に見られる外部抵抗)によって影響される。
【0003】
トランジスタのチャネル領域におけるキャリア(すなわち、正孔及び電子)の移動度は、チャネルの材料組成、ドーピング、及び歪み(例えば、引っ張り歪み又は圧縮歪み)によって影響され得る。高められたキャリア移動度は、直接的に、所与の設計電圧及びゲート長での高められた駆動電流をもたらす。キャリア移動度は、チャネル領域の格子を歪ませることによって高められることができる。p−MOSデバイスでは、キャリア移動度(すなわち、正孔移動度)は、トランジスタのチャネル領域に圧縮歪みを生成することによって高められる。n−MOSデバイスでは、キャリア移動度(すなわち、電子移動度)は、トランジスタのチャネル領域に引っ張り歪みを生成することによって高められる。
【0004】
Rextは、チャネルの材料組成、ドーピング及び歪みによって影響され得る。Rextはまた、ソース/ドレインの材料組成及びドーピング;ソース/ドレインコンタクトの組成及びドーピング;並びにソース/ドレインコンタクトとソース及びドレイン材料との界面によって影響され得る。外部抵抗は、(1)オーミックコンタクト(金属−半導体及び半導体−金属)に付随する抵抗と、(2)ソース/ドレイン領域そのもの内の抵抗と、(3)チャネル領域とソース/ドレイン領域との間の領域(例えば、先端(tip)領域)の抵抗と、(4)当初の基板−エピ層界面の位置での不純物(炭素、窒素、酸素)汚染に起因する界面抵抗と、の和として参照し得る。
【0005】
一部のトランジスタは、例えばソースとドレインとの間などに、“量子井戸”(QW)を使用している。量子井戸は、MOSFETデバイスに関して、輸送に関与するキャリアに対してエネルギー領域を制限するチャネル“スタック”の設計を含む概念である。ここで、制限されたエネルギー領域(例えば、1つの層)は、各々がより高いバンドギャップを有する頂部層(トップレイヤ)と底部層(ボトムレイヤ)との間に閉じ込められた、より低いバンドギャップを有する領域である。例えば、量子井戸は、2つのシリコン層間のゲルマニウム(Ge)層又はシリコンゲルマニウム(SiGe)層を含み得る。他の例では、量子井戸は、インジウム隣(InP)の頂部層とインジウムアルミニウム砒素(InAlAs)の底部層との間のインジウムガリウム砒素(InGaAs)の層を含み得る。それぞれの場合において、頂部層は、“チャネル”層内のキャリアの閉じ込めを提供し且つチャネル(例えば、埋込チャネル構造)のキャリア移動度に対するゲートスタック内の欠陥の散乱の影響を最小化する“バッファ”層及び/又は頂部“バリア”層として記述され得る。また、底部層は、(頂部層と同様に)“チャネル”層内のキャリアの閉じ込めを提供し且つ(例えば、SOIのように)チャネルをバルクから絶縁することによって静電インテグリティを改善する底部“バッファ”層として記述され得る。
【0006】
底部バッファ層の下は基板とし得る。基板は、バルク型の基板又はシリコン・オン・インシュレータ(SOI)基板とし得る。基板はQW底部バッファの下に傾斜バッファを含んでいてもよい。傾斜バッファの下は、別のバッファ層又は例えばシリコン搬送基板などの基板層であってもよい。他の例では、底部バリアの下は、例えばシリコン・オン・インシュレータ(SOI)又はヘテロ構造・オン・インシュレータ(HOI)構造を形成するように、絶縁層及びその下の基板であってもよい。一般に、QW底部バッファの下のレイヤ群は、基板又はその一部として記述され得る。
【発明の概要】
【発明が解決しようとする課題】
【0007】
一軸性歪みを有する量子井戸チャネルを提供する。
【課題を解決するための手段】
【0008】
一実施形態に従った方法は、基板内の量子井戸の頂部バリア層及びチャネル層の第1の部分を除去して前記基板内に第1のジャンクション領域を形成するとともに、前記頂部バリア層及び前記チャネル層の異なる第2の部分を除去して前記基板内に第2のジャンクション領域を形成することと、前記第1のジャンクション領域内及び前記第2のジャンクション領域内に、或る厚さのジャンクション材料を形成することとを有する。前記ジャンクション材料は、前記チャネル層のチャネル材料の格子間隔とは異なる格子間隔を有し、前記第1のジャンクション領域と前記第2のジャンクション領域との間の前記チャネル層の第3の部分に一軸性歪みを生じさせる。
【図面の簡単な説明】
【0009】
【図1】量子井戸、ゲート誘電体及びゲート電極を有する基板の一部を模式的に示す断面図である。
【図2】層間誘電体(ILD)を形成し且つ該ILDを貫通してチャネル材料に達するコンタクト開口を形成した後の図1の基板を模式的に示す図である。
【図3】チャネル材料内に更なる開口を形成した後の図2の基板を示す図である。
【図4】底部バッファ層上及びチャネル材料内の開口内にサリサイド材料を形成した後の図3の基板を示す図である。
【図5】サリサイド及びチャネル材料を熱処理した後の図4の基板を示す図である。
【図6】二軸性圧縮歪みと付加的な一軸性圧縮歪みとを有する量子井戸のシミュレーション結果を示すグラフである。
【図7】量子井戸を有する基板の一部を模式的に示す断面図である。
【図8】頂部バリア層及びチャネル層を貫通するソース・ドレイン開口を形成した後の図7の基板を模式的に示す図である。
【図9】ソース・ドレイン開口内に低温でコンフォーマルに再成長され且つチャネルに一軸性歪みを生じさせるようにチャネルより大きい格子定数を有する傾斜チャネル材料を形成した後の図8の基板を示す図である。
【図10】先端領域、スペーサ、ソース/ドレイン材料上のソース/ドレイン金属、及びゲート電極を形成した後の図9の基板を示す図である。
【図11】図5又は図10の基板を組み入れた代表的なCMOS構造を示す図である。
【発明を実施するための形態】
【0010】
トランジスタの量子井戸(QW)チャネル領域を局所的に歪ませることは、金属ソース/ドレインとコンフォーマルに再成長されたソース・ドレインとにより、MOSトランジスタのチャネル領域に一軸性歪みを与えることによって達成され得る。このようなプロセスフローは、チャネル量子井戸に隣接して、基板内にジャンクション(接点)領域を形成するように、基板内の量子井戸のチャネル層(及びチャネル層の上の層)の一部を除去することを含み得る。そして、或る厚さのジャンクション材料がジャンクション領域に形成され得る。ジャンクション材料は、チャネル層のチャネル材料の格子間隔とは異なる格子間隔を有し、ジャンクション領域同士の間のチャネル領域に一軸性歪みを生じさせる。
【0011】
一部の実施形態において、この一軸性歪みは、量子井戸の頂部バリア層と底部バッファ層とによってチャネル層に引き起こされる二軸性歪みに対して付加的なものであってもよい。具体的には、チャネル層が底部バッファ層上に形成され、且つ頂部バリア層がチャネル層上に形成され、頂部バリア層及び底部バッファ層は各々、チャネル材料の格子間隔とは異なる格子間隔を有する材料を有し、各々がチャネル層に上記一軸性歪みに加えて二軸性歪みを生じさせ得る。
【0012】
例えば、図1−6に関して説明する実施形態によれば、トランジスタの量子井戸(QW)チャネル領域を局所的に歪ませることは、金属ソース/ドレインによって達成され得る。図1は、量子井戸、ゲート誘電体及びゲート電極を有する基板の一部を模式的に示す断面図である。図1は、基板の量子井戸(QW)124の頂面170上にゲート誘電体144が形成された基板120を含む装置100を示している。ゲート誘電体144上にはゲート電極190が形成されている。QW124は頂部バリア層すなわち頂部バッファ層132を含んでおり、該層132は、厚さT1のバリア材料であり、あるいはそのようなバリア材料を含んでおり、チャネル層134上に形成され、あるいはチャネル層134に接触している。チャネル層134は、厚さT2のチャネル材料であり、あるいはそのようなチャネル材料を含んでおり、バッファ層136上に形成され、あるいはバッファ層136に接触している。バッファ層136は、基板120上に形成され、あるいは基板120に接触している。ゲート誘電体144は、層132上に形成され、あるいは層132に接触している。層132の表面170は、ゲート電極190の下方に延在して示されている。以上にて説明した装置100及びその構成要素群は、(例えば、CMOSデバイスの一部であることによって)量子井戸(QW)p−MOS又はn−MOSトランジスタの一部となるように、1つ以上の処理チャンバを要する半導体トランジスタ製造プロセスなどにて、更に処理されることができる。
【0013】
例えば、基板120は、多結晶シリコン若しくは単結晶シリコンを含む、それから形成される、それを用いて堆積される、あるいはそれから成長されることができ、あるいは、シリコン若しくはその他の材料のベース又は基板(例えば、シリコンウェハなど)を形成する様々なその他の好適技術を用いて形成されることができる。例えば、一部の実施形態によれば、基板120は、単結晶シリコン基板ベースを成長させることによって形成されてもよいし、様々な適当なシリコン又はシリコン合金材料の十分な化学気相成長(CVD)によって形成されてもよい。基板120は1層以上の緩和、非緩和、傾斜、及び/又は非傾斜シリコン合金材料を含んでいてもよい。認識されるように、量子井戸デバイスに関して技術的に知られているその他の基板も基板120に使用され得る。
【0014】
図1に示すように、基板120はQW124を含んでいる。量子井戸124は、MOSFETデバイスにおいて、輸送に関与するキャリアに対してエネルギー領域を制限するチャネル(層134又はチャネル534)を含んでいる。ここで、制限されたエネルギー領域(例えば、チャネル)は、各々がより高いバンドギャップを有する頂部バリア層と底部バッファ層との間に閉じ込められた、より低いバンドギャップを有する領域である。例えば、量子井戸は、シリコンの層132と136との間のゲルマニウム(Ge)又はシリコンゲルマニウム(SiGe)の層134を含み得る。
【0015】
認識されるように、層134は、トランジスタデバイスのQW“チャネル”を形成するのに好適な様々な材料を含み得る。例えば、トランジスタデバイスのQWチャネルは、層136の上の頂部層132の下、且つ電極190に隣接して形成されるジャンクションの表面同士の間の、QW124のチャネル材料の部分として画成され得る。具体的には、QW124がソースとドレインとの間の量子井戸(例えば、図5のQW594)となるように、QW124に隣接してソース及びドレインが形成され得る。ソース及びドレインは各々、例えば量子井戸に隣接して或いは量子井戸を貫通して(例えば、チャネル層を貫通して)形成され且つその後にジャンクション材料で充填される開口などの、ジャンクション領域とし得る。
【0016】
QW124は、QW124の形成中又は形成後にQW124をドーピングすることによって形成された、電気的に負の電荷を有するN型ウェルとし得る。具体的には、QW124を形成するため、頂面170をリン、ヒ素及び/又はアンチモンでドープすることで、p−MOSトランジスタ(例えば、CMOSデバイスのp−MOSデバイス)のN型ウェルが形成され得る。他の例では、QW124を形成するため、頂面170をボロン及び/又はアルミニウムでドープすることで、n−MOSトランジスタ(例えば、CMOSデバイスのn−MOSデバイス)のP型ウェルが形成され得る。ここで説明するドーピングは、例えば、傾斜ドーピングによって、あるいは非選択領域又は領域群の上にマスクを配置して、ドーパントがQW124をドープする(例えば、チャネル層をドープする)ことを可能にしながら非選択領域又は領域群にドーパントが導入されることを阻止することによるなどの選択ドーピングによって、実行され得る。同様に、ジャンクション領域はN型ジャンクション領域又はP型ジャンクション領域とし得る。
【0017】
図2は、層間誘電体(ILD)を形成し且つ該ILDを貫通してチャネル材料に達するコンタクト開口を形成した後の図1の基板を模式的に示している。図2は、表面125、層232、誘電体244及び電極190の上に、あるいはそれらに接触して形成されたILD152、112、114及び154を含む装置200を示している。ILD112及び114は、ゲート電極190、ゲート誘電体144及びバリア232の表面、並びにチャネル234の表面125に形成されたILD材料からなる、スペーサ112及びスペーサ114として機能し得る。ILD152及び154もチャネル234の表面125に形成されている。スペーサ112及び114、並びにILD152及び154は、例えば窒化シリコン(Si3N4)、二酸化シリコン(SiO2)、及び/又は様々なその他適切な半導体デバイススペーサ材料など、技術的に知られた誘電体材料とし得る。
【0018】
図2はまた、チャネル層234内に形成された側壁面223及び220とチャネル層234内に形成された底面222(例えば、厚さT2内の何処かにあるチャネル材料の表面)とを含むコンタクト開口270を示している。同様に、コンタクト開口280は、チャネル層234内に形成された側壁面210及び213とチャネル層234内に形成された底面212とを含んでいる。
【0019】
実施形態によれば、コンタクト開口270及び280は、ゲート電極190に隣接するジャンクション領域に形成され得る。例えば、層234上に形成されたILD層を貫通するようにエッチングすることによって、ゲート電極190に隣接するジャンクションが形成され、且つ層234の或る厚さをエッチングしてコンタクト開口又はジャンクション領域のリセスが形成され得る。その後、ジャンクション領域内にジャンクション材料が形成あるいは堆積され得る。
【0020】
例えば、図1の誘電体144及びバリア層132は、図2の誘電体244及びバリア層232を形成するようにエッチングされ得る。このとき、図2に示すように、電極190及び誘電体244は幅W1を有し、バリア層232は幅W2を有する。そして、ゲート電極、ゲート誘電体、バリア層(例えば、表面170の残存部を含む)の(例えば、露出された側壁及び/又は頂面の)残存面とチャネル層の表面125とを覆うように、ILDの層(例えば、ブランケット(全面)層又は選択的な層;エッチング前については図示せず)が形成され得る。ILDは、頂部バリア層の一部に隣接し、頂部バリア層の該一部上に形成されたゲート誘電体に隣接し、且つゲート誘電体上に形成されたゲート電極に隣接するものとして説明され得る。
【0021】
次に、例えばILD部分152、112、114及び154を形成するようにILDの一部及びチャネル層の一部を除去することなどによって、ILDを貫通してチャネル層234内に達する開口(例えば、コンタクト開口)が形成され得る。一部の例において、ILD内に開口を形成するのに先立って、ILD及び/又は電極190の頂面にエッチングマスクが形成され得る。ILDの頂面のうちのエッチングすべき部分を露出させるようにマスクの一部が除去され得る。ILD材料及びチャネル材料は、マスクが除去された部分で開口を介してエッチングすることによって除去され得る。ILD層を貫通してチャネル層内に達するが、チャネル層を貫通しないコンタクト開口270及び280形成されるように、ILD及びチャネル層の第1及び第2の部分が除去され得る。故に、この除去は、チャネル層の第1厚さを除去することを含むが、チャネル層の残りの厚さは除去しない。
【0022】
例えば、パターニングの2つの処理プロセスが用いられる。第1の処理にて、フォトレジストを用いて、除去すべきハードマスクの領域が画成される(例えば、図2の装置200上のハードマスク層が画成される)。そして、ハードマスクのそれらの領域がエッチング除去される。このエッチングの後、フォトレジストが除去され、ジャンクション270及び280を形成するようにリセスエッチングが実行される(例えば、残存したハードマスクによって覆われていない、例えば表面125などの、ILD及びチャネル層234の露出された不所望部分をエッチング除去する)。エッチングストッパ、誘電体材料、フォトレジスト、又はマスキング・エッチング処理に好適なその他の材料(例えば、ネガフォトレジストマスク、ポジフォトレジストマスク、二酸化シリコン(SiO2)、又は窒化シリコン(Si3N4))を用いるフォトリソグラフィパターニングはまた、ここで説明するようなジャンクション領域270及び280を形成するためのソース・ドレインリセスエッチング中に保護すべき領域を画成するためにも使用され得る。
【0023】
実施形態によれば、上記第1及び第2の部分を除去することは、異方性ドライエッチングを用いて、各々がチャネル層234の厚さT2の或る厚さを貫通して延在するが厚さT2を完全には貫通しないコンタクト開口270及び280を形成することを含む。例えば、ジャンクション領域270及び280は、塩素(Cl2)、塩酸(HCl)、水素(H2)及び/又は窒素(N2)を含む混合物を含有し得るエッチャントガスを用いて除去すなわちエッチングすることによって形成され得る。認識されるように、量子井戸チャネル材料を異方性ドライエッチングすることに好適なその他のドライエッチャントも使用され得る。
【0024】
この除去は、第1のジャンクション領域(例えば、開口270)内のチャネル層の第1の側壁220及びチャネル層の第1の底面222を形成し、且つ第2のジャンクション領域(例えば、開口280)内のチャネル層の第2の側壁210及びチャネル層の第2の底面212を形成し得る。
【0025】
ゲート誘電体144は、比較的高い誘電率(例えば、二酸化シリコン(SiO2)の誘電率以上の誘電率)を有する材料、又は比較的低い誘電率を有する材料で形成されることができ、また、量子井戸上のゲート誘電体に好適な技術的に知られた様々な材料を含み得る。ゲート誘電体144は、例えばCVD、原子層成長(ALD)、ブランケット堆積などの堆積法、及び/又はその他の適切な成長、堆積若しくは形成プロセスによって形成され得る。ゲート誘電体144はMOSデバイスに適切なP型仕事関数又はN型仕事関数を有し得る。
【0026】
ゲート電極190は、ゲート誘電体144を形成することに関して説明した様々なプロセスによって形成され得る。さらに、ゲート電極190は、例えばシリコン、ポリシリコン、結晶シリコン、及び/又はその他様々な適切なゲート電極材料など、様々な半導体材料又は導電体材料で形成され得る。また、ゲート電極190は、p型ゲート電極を形成するように、あるいはn型ゲート電極を形成するように、形成中又は形成後にドープされ得る。一部の例において、ゲート電極190は、TaN/HfSiOx(酸化物)、又は量子井戸に好適な技術的に知られた別のゲート電極材料で形成され得る。
【0027】
図3は、チャネル材料内に更なる開口を形成した後の図2の基板を示している。図3は、チャネル層306内に形成された側面323及び320と、バッファ層136の表面334に形成された底面322(例えば、底部バッファ層の頂面)とを有するコンタクト開口370を含む装置300を示している。同様に、コンタクト開口380は、チャネル層306内に形成された側面310及び313と、バッファ層136の表面334に形成された底面312とを含んでいる。表面334は、バッファ136の頂面及び/又は露出されたバッファ材料表面として記述され得る。開口370はチャネル層(例えば、層134又は234)の部分303をチャネル334から分離している。同様に、開口380はチャネル層の部分306をチャネル334から分離している。
【0028】
開口370及び380は、開口270及び280を頂部バリア層内で拡張することなくチャネル層内で拡張することによって形成されたコンタクト開口とし得る。開口370及び380は、(例えば、液体を用いた)選択的な等方性ウェットエッチングを用いて、チャネル層234を完全に貫通するように開口270及び280を拡張し、量子井戸の底部バッファ層136を露出させることによって形成され得る。この拡張は、チャネル層234の残りの厚さを除去し、ILD内での開口270及び280の幅より広い幅まで、チャネル層内で開口270及び280を拡幅することを含み得る。
【0029】
このウェットエッチングに使用されるエッチャントは、ILD材料又は層136の底部バッファ材料(又は、ゲート電極材料)をエッチングせずに層234のチャネル材料をエッチングするように選択的なものとし得る。実施形態によれば、この拡張は、各々がチャネル層234の厚さT2にわたって完全に延在するコンタクト開口370及び380を形成する。例えば、ジャンクション領域370及び/又は380は、クエン酸、過酸化物、HCl及びリン酸を含む混合物を含有し得るエッチャント液を用いて除去すなわちエッチングすることによって形成され得る。認識されるように、量子井戸チャネル材料を選択的に等方性ウェットエッチングするのに好適なその他のウェットエッチャントも使用され得る。
【0030】
このウェットエッチングにおいてILD又はゲート電極の表面を保護するために、エッチングマスクが使用され得る。このエッチングマスクは、開口270及び280を形成する時に用いたのと同一のマスクとしてもよいし、(例えば、ウェットエッチャントを止める)異なるマスクとしてもよい。
【0031】
開口370を形成するための拡張は、第1のジャンクション領域(例えば、開口370)内のチャネル層の第1の側壁320と第1の底面322とを形成し、且つ第2のジャンクション領域(例えば、開口380)内のチャネル層の第2の側壁310と第2の底面312とを形成し得る。ジャンクション領域370及び380は、“ソース・ドレイン領域”又は“拡散領域”とも称され得る。また、ジャンクション領域370及び380内に適切な材料が形成、堆積あるいは成長されるとき、得られる材料は“ジャンクション”、“ソース”、“ドレイン”、又は“拡散領域”とも称され得る。
【0032】
その他の実施形態も意図される。例えば、一部の実施形態において、バリア層132の一部が、コンタクト開口270及び280を形成するように除去される上記第1及び第2の部分内に存在してもよい。このとき、上記ドライエッチャントは、ILD及びチャネル層とともに、上記第1及び第2の部分でバリア層132をエッチングして、コンタクト開口270及び280を形成し得る(そして、上記ウェットエッチャントは、ドライエッチャントによって作り出された開口を介してエッチングし得る)。一部の実施形態において、ILDは、コンタクト開口270及び280を形成するように除去される上記第1及び第2の部分内に存在しなくてもよい。このとき、上記ドライエッチャントは、第1及び第2の部分でILDをエッチングせずにチャネル層をエッチングして、コンタクト開口270及び280を形成し得る。一部の例において、バリア層132及びILDの何れもが、コンタクト開口270及び280を形成するように除去される上記第1及び第2の部分内に存在しなくてもよい。この場合、上記ドライエッチャントは、コンタクト開口270及び280を形成するために、第1及び第2の部分でチャネル層のみをエッチングすればよい。
【0033】
図4は、底部バッファ層上及びチャネル材料内の開口内にサリサイド材料を形成した後の図3の基板を示している。図4は、コンタクト開口470を形成するようにコンタクト開口370内に形成されたジャンクション材料476を含む装置400を示している(例えば、開口370はこのときジャンクション材料476を含む)。同様に、図4は、コンタクト開口480を形成するようにコンタクト開口380内に形成されたジャンクション材料486を示している。ジャンクション材料476はコンタクト開口470の底面(例えば、ジャンクション材料476の頂面)を形成している。同様に、ジャンクション材料486はコンタクト開口480の底面(例えば、ジャンクション材料486の頂面)を形成している。
【0034】
例えばニッケル、コバルト、チタン又はエルビウムなどのジャンクション材料の層を開口370及び380内に堆積することで、ジャンクション材料476及び486が形成され得る。ジャンクション材料476及び486を形成するために、原子層成長(ALD)又は化学気相成長(CVD)によって形成される、コンフォーマル(共形)な、選択的な、且つ/或いは傾斜された(graded)材料の層が堆積され得る。ジャンクション材料476及び486は、拡張されたコンタクト開口の底面322及び312とチャネル材料の側壁320及び310との上に形成され得る。しかしながら、ジャンクション材料476及び486は、頂部バリア層232のバリア材料やILD材料の上には形成されない。ジャンクション材料476及び486は、原子層成長(ALD)、物理気相成長(PVD)、又は(例えば、金属材料を堆積するための)その他の既知のプロセスを用いて形成されてもよい。
【0035】
ジャンクション材料476及び486は、例えば金、銀、白金、銅、ニッケル、コバルト、チタン又はエルビウムなどの単一の金属であってもよく、そのような単一の金属を含んでいてもよい。一部の例において、ジャンクション材料476及び486は、2つ以上の金属又は(ここで列挙した金属の)合金であってもよく、2つ以上の金属又は合金を含んでいてもよい。認識されるように、量子井戸チャネル材料と十分に異なる格子を有するのに好適な技術的に知られたその他のジャンクション材料(例えば、図6に関して後述するように、一般的なシリコンp−MOSチャネル材料の移動度と比較してチャネル移動度を少なくとも2倍にするための歪み閾値を満たす)も使用され得る。
【0036】
図5は、サリサイド及びチャネル材料を熱処理した後の図4の基板を示している。図5は、材料593及び583に隣接し且つ該材料に接触するチャネル534を有するQW524を含む装置500を示している。図5はまた、ジャンクション材料476を熱処理した後のコンタクト開口570の底面(例えば、ジャンクション材料576の頂面)を形成するジャンクション材料576を示している。同様に、図5は、ジャンクション材料486を熱処理した後のコンタクト開口580の底面(例えば、ジャンクション材料586の頂面)を形成するジャンクション材料586を示している。
【0037】
材料576を形成する材料476の熱処理は、材料476の一部が、部分303の材料の部分内に拡散して該材料部分と合金を形成し、それにより合金573を形成すること、及び層334のチャネル材料の部分内に拡散して該チャネル材料部分と合金を形成し、それにより合金593を形成することをもたらす。熱処理中及びその後、チャネル層334の一部はチャネル層材料のチャネル534として残存し、材料303の一部は部分503として残存する。同様に、材料586を形成する材料486の熱処理も、材料486の一部が、部分306の材料の部分内に拡散して該材料部分と合金を形成し、それにより合金581を形成すること、及び層334のチャネル材料の部分内に拡散して該チャネル材料部分と合金を形成し、それにより合金583を形成することをもたらす。熱処理中及びその後、チャネル層334の一部はチャネル層材料のチャネル534として残存し、材料306の一部は部分506として残存する。
【0038】
一部の実施形態において、材料576及び586は、チャネル334のチャネル材料とは異なる格子間隔を有する。故に、合金593及び583も、チャネル534の格子間隔とは異なる格子間隔を有することになる。材料576及び586の材料(例えば、上述のような金属)及び層534のチャネル材料の材料は、チャネル材料の格子間隔と比較して合金593及び合金583との間で格子間隔の閾差(threshold difference)を確保するように選択あるいは事前決定され得る。格子間隔の閾差は、合金593及び583の各々がチャネル材料とは十分に異なる体積を有し、各々がチャネル534に一軸性歪みを生じさせ、ここで説明するように(例えば、図6参照)、(この一軸性歪みがない場合と比較して)チャネル移動度を増大(あるいは向上)し且つRextを低減することを生じさせるのに十分なものとすることができる。この歪みは、合金593及び583を形成するように材料476及び486内に拡散する層334のチャネル材料の体積より大きい、あるいは小さい体積を合金593及び合金583が有するようにさせる閾差によって引き起こされ得る。また、チャネル334のチャネル材料内に拡散するジャンクション材料の量が多いほど、合金部分593及び583がチャネル534内に誘起する歪みの量が大きくなる。
【0039】
ジャンクション材料476を熱処理することは、材料486の熱処理と同時に、あるいは材料486の熱処理と同じ熱処理にて行われ得る。ジャンクション材料476及び486の熱処理は、材料476及び486にチャネル材料との界面(例えば、接合部又は境界)でチャネル材料と十分な体積の合金を形成させるのに十分な温度で、且つチャネル534内の一軸性歪みに(該一軸性歪みがない場合と比較して)チャネル移動度を増大(あるいは向上)させ且つRextを低減させるように、材料476及び486に加熱、アニール、及び/又はフラッシュアニールを施すこととし得る。ジャンクション材料476及び486を熱処理することは、頂部バリア層、底部バッファ層、チャネル層及び金属材料の間に合金材料を形成するように界面をアニールすることを含み得る。
【0040】
一部の実施形態において、材料576及び586は、N型チャネル層534内にキャリアとして正孔を有するp−MOSデバイスのチャネル移動度を高めるのに十分な、チャネル534のチャネル材料より大きい格子間隔を有する。故に、合金593及び合金583も、体積の矢印574及び584で示すように、層334(及び534)の材料の格子間隔・体積より大きい格子間隔・体積を有することになり、歪みの矢印592及び594で示すように、チャネル534内に圧縮性の一軸性歪みを生じさせる。部分593及び583はチャネル534に隣接し、コンタクトし、且つ/或いは接触しているので、部分593及び583の各々は、主として自身から遠ざけるようにチャネル材料を押し、ひいては、自身から遠ざける向きにチャネル内に一軸性歪みを誘起あるいは発生させるものとして説明され得る。また、歪み592と594との組み合わせは、チャネル534のチャネル材料の格子間隔と異なる格子間隔を有するジャンクション材料部分593及び583によって引き起こされて、部分593(例えば、部分593を含むジャンクション領域576)と部分583(例えば、部分583を含むジャンクション領域586)との間のチャネル534に一軸性歪みを生じさせる、チャネル層内の一軸性歪みとして説明され得る。
【0041】
一部の実施形態において、材料576及び586が、例えばP型チャネル層534内にキャリアとして電子を有するn−MOSデバイスなどにおいて、チャネル334などのチャネル材料より小さい格子間隔を有することも意図される。故に、合金593及び合金583も層334(及び534)の材料の格子間隔・体積より小さい格子間隔・体積を有することになり、歪みの矢印592及び594で示すのとは逆向きに、チャネル534内に引っ張り一軸性歪みを生じさせる。
【0042】
一軸性歪みに加えて、層232のバリア材料の格子間隔がチャネル材料の格子間隔と異なることに起因して、矢印592及び594で示したのと同じ向き(そして、図5に示した断面に出入りする向き)に、第1の二軸性歪みがチャネル534内に引き起こされ、あるいは存在してもよい。同様の第2の二軸性歪みが、層136のバッファ材料の格子間隔がチャネル材料の格子間隔と異なることに起因して、チャネル534内に引き起こされ、あるいは存在してもよい。例えば、層232のバリア材料の格子間隔がチャネル材料の格子間隔より大きい、あるいは小さいこと、及び/又は層136のバッファ材料の格子間隔がチャネル材料の格子間隔より大きい、あるいは小さいことに起因して、それぞれ、二軸性の圧縮歪み又は引っ張り歪みがチャネル534内に存在していてもよい。
【0043】
一部の実施形態において、チャネル材料はゲルマニウム(Ge)又はシリコンゲルマニウム(SiGe)であるか、それを含むかであり、頂部バリア層及び底部バッファ層はシリコン(Si)であるか、それを含むかであり、材料476及び486は、原子層成長(ALD)又は物理気相成長(PVD)を用いて堆積されたニッケル(Ni)であるか、それを含むかである。故に、頂部バリア層及び底部バッファ層のシリコンは、チャネル移動度を高め且つRextを低減する二軸性圧縮歪みをチャネルのGe材料内に生じさせるのに十分な、チャネルのGe材料より小さい格子間隔及び小さい体積を有する。さらに、熱処理後、領域593及び583は、ニッケルゲルマニウム(NiGe)又はニッケルシリコンゲルマニウム(NiSiGe)であるか、それを含むかであり、これは、チャネルのGe材料内に一軸性歪みを生じさせるのに十分な、チャネルのGe材料より大きい格子間隔及び体積を有する。一軸性歪みは、二軸性歪みに加えられ、チャネル移動度を更に高め、且つRextを更に低減する。認識されるように、Ge又はSiGeの量子井戸チャネルに二軸性圧縮歪みを生じさせるのに十分なその他の好適材料も、チャネル材料、頂部バリア材料及び/又は底部バッファ材料に使用され得る。
【0044】
図6は、二軸性圧縮歪みと付加的な一軸性圧縮歪みとを有する量子井戸のシミュレーション結果を示すグラフである。図6は、プロット604に、一般的なシリコンp−mos移動度デバイスに関する実効的な正孔移動度と反転電荷密度との関係を示している。図6はまた、プロット606に、本発明の一部の実施形態に従った歪みゲルマニウムチャネルに関する正孔移動度と電荷密度との関係を示している。例えば、プロット606は、5nm厚の頂部及び底部バリアの歪みシリコン間に5nm厚の二軸性歪み且つ一軸性歪みゲルマニウムを備えた量子井戸を有するデバイス608に関して測定された実験結果をプロットすることによって、上述の一軸性歪みチャネルの利益を示している。底部バッファの下の基板は、LPCVD二酸化シリコン(SiO2)の層が上に形成されシリコンの搬送ウェハの層を含む基板120とすることができ、このLPCVD二酸化シリコン層の上に底部バッファ層が形成される。図6にて見て取れるように、二軸性歪みに加えて一軸性歪みを含めることは、全体的にシリコンの場合と比較して、正孔移動度をおよそ9倍に高めている。
【0045】
装置500は、その後、p型ジャンクション材料又はn型ジャンクション材料を形成するために、ジャンクション材料576(例えば、ドーピング部分593を含み得る)及びジャンクション材料586(例えば、ドーピング部分583を含み得る)の材料をその形成中又は形成後にドープするように処理され得る。装置500はまた、その後、ジャンクション材料576及び586へのコンタクトを形成するように処理され得る。例えば、装置500は、図11に示すようなCMOSデバイスの部分となるように処理され得る。
【0046】
図1−6に関して上述した一部の実施形態は、Si−Geベースのヘテロ構造量子井戸MOSFETに一軸性プロセス誘起歪みを与え得る。Si上にエピタキシャル成長されたGe(又はSiGe)ベースのチャネルでは、Ge(又はSiGe)チャネルのもともと高い移動度によって高い移動度が実現されることが観測される。シミュレーション(及び実験データ)が示すことには、これらのQWFETの移動度は、二軸性歪み(通常、Si/SiGe/Siヘテロ構造スタック(例えば、図6参照)のエピヘテロ構造層内での格子不整合に付随する)の上に一軸応力を併せることによって高められることが可能である。ここで説明した実施形態において、Si−Ge QWFETのソース/ドレイン領域は、QWチャネルに有意な(一軸)応力を与えるように調整/再設計(例えば、図1−6参照)され得る。これらのSi−GeベースのQWFETにおける歪みを用いた改善は、Siの場合と同様であり、故に、(二軸性歪みに加えて)一軸性歪みを有するSi−GeベースのQWFETを用いることによって(例えば、図6参照)、歪みSiを上回る移動度の向上が提供される。この歪み印加技術はまた、ジャンクション材料(例えば、金属)が埋込チャネルの非常に近くに移動されるため、非常に低い外部抵抗をもたらす。
【0047】
図1−6に関して上述した一部の実施形態は、(1)歪みチャネルを有するGeチャネル量子井戸MODFET、(2)シリサイドコンタクトによる一軸性圧縮歪みをチャネルに有する量子井戸トランジスタ、(3)SiGeバッファ技術による二軸性圧縮歪みをチャネルに有する量子井戸トランジスタ、(4)一軸性歪み及び二軸性歪みの双方が付加される量子井戸トランジスタ、及び(5)外部抵抗を改善するGeのQWへのシリサイド化ソース/ドレインコンタクトを含み得る。これらの実施形態からもたらされ得る利益は:
Si−Geベースのヘテロ構造量子井戸MOSFETにおいて高レベルの一軸応力を含み、一軸応力が移動度を少なくとも2倍に高めること;
金属ソース/ドレインがチャネルに近接しており、且つ半導体チャネルに対するソース/ドレインのショットキーバリア高さを制御(低減)するためにドーパント/不純物を集積(パイルアップ)させるように合金化シリサイド/ゲルマナイドプロセスを設計することができるため、Si−Ge QWFETにおいて極めて低い外部抵抗を含むこと;
より高いレベルの(プロセス誘起)歪みをチャネルに組み込むようにチャネルに二軸性歪み及び一軸性歪みを重畳あるいは付加することによって、高度にスケーリングされた(例えば、より短いチャネルの)デバイスで、Siと同様の短チャネル効果を維持することを可能にしながら、本質的に一層高いチャネル移動度を含むこと;
を含む。
【0048】
一部のトランジスタは量子井戸にIII−V族材料を使用し得る。例えば、典型的にIII−V族系の、エピタキシャル成長された半導体ヘテロ構造内に形成される量子井戸トランジスタデバイスは、低い有効質量と変調デルタドーピングによる低減された不純物散乱とによって、トランジスタチャネルに非常に高いキャリア移動度を提供する。これらのデバイスは、非常に高い駆動電流性能を提供し、将来の低電力、高速ロジック用途に有望であると思われる。
【0049】
実施形態によれば、トランジスタの量子井戸(QW)チャネル領域を局所的に歪ませることは、量子井戸の頂部バリア層及び底部バッファ層によってチャネル層内に発生される二軸性歪みに加えて、ソース/ドレインのコンフォーマル再成長によってMOSトランジスタのQWチャネル領域に一軸性歪みを与えることによって達成され得る。例えば、図7−10に関連して説明する一部の実施形態は、量子井戸の頂部バリア層及び底部バッファ層によってチャネル層内に発生される二軸性歪みに加えて、III−V族材料のQWチャネル領域に一軸性歪みを与え得る。
【0050】
図7は、量子井戸を有する基板の一部を模式的に示す断面図である。図7は、基板720上に形成された、あるいは基板720に接触する量子井戸(QW)754を含む装置700を示している。QW754は、厚さT11を有するバリア材料であり、あるいはそのようなバリア材料を含む頂部バリア若しくはバッファ層732を含んでおり、該層732は、チャネル層734上に形成され、あるいはチャネル層734に接触している。バッファ層732は頂面770を有し、チャネル層734の頂面775に形成され得る。チャネル層734は、厚さT12を有するチャネル材料であり、あるいはそのようなチャネル材料を含んでおり、バッファ層736上に形成され、あるいはバッファ層736に接触している(例えば、バッファ層736の頂面777上に形成され、あるいは頂面777に接触している)。バッファ層736はバッファ材料から成り、あるいはバッファ材料を含み、厚さT13を有する。バッファ層736は基板720上に形成され、あるいは基板720に接触している。
【0051】
基板720は頂部傾斜バッファ層722を含むように示されており、頂部傾斜バッファ層722は、傾斜されたバッファ材料であり、あるいはそのようなバッファ材料を含み、バッファ層724上に形成され、あるいはバッファ層724に接触している。バッファ層724は、Si基板層726上に形成された、あるいはSi基板層726に接触するバッファ材料(例えば、傾斜されていない、あるいは均質なバッファ材料)であり、あるいはそのようなバッファ材料を含んでいる。層726は、切り取られた高抵抗率材料から成り、あるいはそのような高抵抗材料を含む。
【0052】
実施形態によれば、基板720の頂部傾斜バッファ層722は、傾斜インジウムアルミニウム砒素(InAlAs)であるかそれを含むかすることができ、バッファ層724は、ガリウム砒素(GaAs)であるかそれを含むかすることができ、Si基板層726は高抵抗率のシリコン(Si)材料であるかそれを含むかすることができる。認識されるように、III−V族量子井戸に関して技術的に知られているその他の基板、基板層及び/又は基板材料も基板720に使用され得る。一部の例において、基板720は、基板120に関して上述した基板としてもよい。
【0053】
以上にて説明した装置700及びその構成要素群は、(例えば、CMOSデバイスの一部であることによって)量子井戸(QW)p−MOS又はn−MOSトランジスタの一部となるように、1つ以上の処理チャンバを要する半導体トランジスタ製造プロセスなどにて、更に処理されることができる。
【0054】
認識されるように、層734は、層736の上の頂部層732の下、且つゲート電極(例えば、図10の電極1090)に隣接して形成されるジャンクションの表面同士の間の、チャネル材料のQW“チャネル”部分を形成するのに好適な様々な材料を含み得る。具体的には、QW754がソースとドレインとの間の量子井戸(例えば、図10のQW954)となるように、QW754に隣接してソース及びドレインが形成され得る。ソース及びドレインは各々、例えば量子井戸に隣接して或いは量子井戸を貫通して(例えば、チャネル層を貫通して)形成され且つその後にジャンクション材料で充填される開口などの、ジャンクション領域とし得る。
【0055】
量子井戸754は、MOSFETデバイスにおいて、輸送に関与するキャリアに対してエネルギー領域を制限するチャネル(例えば、層734又はチャネル934)を含んでいる。ここで、制限されたエネルギー領域(例えば、チャネル)は、各々がより高いバンドギャップを有する頂部バリア層(例えば、層732又はチャネル932)と底部バッファ層(例えば、層736)との間に閉じ込められた、より低いバンドギャップを有する領域である。
【0056】
実施形態によれば、バッファ層732は、インジウム燐(InP)であるかそれを含むかすることができ、チャネル層734は、インジウムガリウム砒素(InGaAs)であるかそれを含むかすることができ、バッファ層736はインジウムアルミニウム砒素(InAlAs)であるかそれを含むかすることができる。認識されるように、III−V族材料の量子井戸に二軸性歪みを生じさせるのに十分なその他の好適材料も、チャネル材料、頂部バリア材料、及び/又は底部バッファ材料に使用され得る。
【0057】
QW754は、例えばQW124をドーピングすることに関して上述したように、QW754の形成中又は形成後にQW754をドーピングすることによって形成された、電気的に負の電荷を有するN型ウェルとし得る。QW754はN型になるようにドープされてもよいし、P型にされてもよい。同様に、ジャンクション領域はN型ジャンクション領域又はP型ジャンクション領域とし得る。
【0058】
図8は、頂部バリア層及びチャネル層を貫通するソース・ドレイン開口を形成した後の図7の基板を模式的に示している。図8は、チャネル層834内に形成された側面812とコンタクト開口底面(例えば、バッファ層736の頂面777)とを含んだコンタクト開口870を含む装置800を示している。同様に、コンタクト開口880は、チャネル層834内に形成された側面810とコンタクト開口底面(例えば、バッファ層736の頂面777)とを含んでいる。
【0059】
実施形態によれば、コンタクト開口870及び880は、トランジスタのゲート電極又はQWチャネルの位置に隣接するジャンクション領域を形成するように形成され得る。例えば、頂部QWバリア層732を貫通するようにエッチングすることによってジャンクションが形成され、且つ層734を貫通するようにエッチングすることによってコンタクト開口又はジャンクション領域のリセスが形成され得る。その後、ジャンクション領域のリセス内にジャンクション材料が形成あるいは堆積され得る。ジャンクション領域870及び880は、“ソース・ドレイン領域”又は“拡散領域”とも称され得る。また、ジャンクション領域870及び880内に適切な材料が形成、堆積あるいは成長されるとき、得られる材料は“ジャンクション”、“ソース”、“ドレイン”、又は“拡散領域”とも称され得る。
【0060】
例えば、開口(例えば、コンタクト開口)は、量子井戸の底部バッファ層736を露出させるように(例えば、頂面777を露出させるように)層732及び層734の一部を除去することなどによって、層732及び層734を貫通して形成され得る。層732及び層734を貫通するように開口を形成すること(例えば、除去すること)は、バリア層832及びチャネル層834を形成し得る。開口を形成すること(例えば、除去すること)はまた、第1のジャンクション領域(例えば、開口870)内のチャネル層834の第1の側壁812及び底部バッファ層736の第1の底面777と、第2のジャンクション領域(例えば、開口880)内のチャネル層の第2の側壁810及び底部バッファ層736の第2の底面777とを形成し得る。
【0061】
一部の例において、開口を形成するのに先立って頂面770にエッチングマスクが形成され得る。頂面770のうちのエッチングすべき部分を露出させるようにマスクの一部が除去され得る。層732及び734の一部が、マスクが除去された部分で開口を介してエッチングすることによって除去され得る。層734を貫通して頂面777を露出させるコンタクト開口870及び880を形成するように、層732及び734の第1及び第2の部分が除去され得る。
【0062】
例えば、図2の装置200上のハードマスク層に関して上述したように、パターニングの2つの処理プロセスが用いられ得る。一部の例において、エッチングマスクは、頂面770を露出される開口を形成するようにドライエッチングされる例えばHfO2Al2又はHfO2Al3などの高誘電率(high−k)誘電体とし得る。認識されるように、ここで説明したようにジャンクション領域870及び880を形成するべくソース・ドレインのリセスをエッチングしながら保護すべき領域を画成するために、その他のマスク又はプロセスが用いられてもよい。
【0063】
実施形態によれば、上記第1及び第2の部分を除去することは、(例えば、液体を用いる)ウェットエッチングプロセスを用いて、各々がチャネル層734の厚さT2全体にわたって延在するコンタクト開口870及び880を形成することを含む。このウェットエッチングプロセスは等方性又は異方性とし得る。
【0064】
例えば、層732を貫通するように選択エッチングし、その後、層734を貫通するように選択エッチングするため、2つのウェットエッチングプロセスが使用され得る。第1のウェットエッチャントは、層732の材料はエッチングするが層734の材料(又は、表面770上のエッチングストッパ)はエッチングしない選択的なものとし得る。また、第2のウェットエッチャントは、層734の材料はエッチングするが層732の材料(又は、表面770上のエッチングストッパ)はエッチングしない選択的なものとし得る。一部の例において、第2のウェットエッチャントは、層732の材料及び層734の材料をエッチングする(が、表面770上のエッチングストッパはエッチングしない)選択的なものとし得る。
【0065】
例えば、ジャンクション領域870及び/又は880は、クエン酸、過酸化物、HCl及びリン酸を含む混合物を含有し得るエッチャント液を用いて除去すなわちエッチングすることによって形成され得る。例えば、HClとH2Oとの混合物は、InPのみをエッチングし、InGaAs材料に対しては選択的である(例えば、エッチングしない)。一方で、リン酸(H3PO4)と過酸化水素(H2O2)とH2Oとの混合物は、InGaAs及びInAlAsをエッチングするが、InP材料に対しては選択的である(例えば、エッチングしない)。認識されるように、層732の材料、次いで層734の材料を選択的にウェットエッチングするのに好適なその他のウェットエッチャントも使用され得る。
【0066】
図9は、ソース・ドレイン開口内に低温でコンフォーマルに再成長され且つチャネルに一軸性歪みを生じさせるようにチャネルより大きい格子定数を有する傾斜チャネル材料を形成した後の図8の基板を示している。図9は、コンタクト開口870内に形成されたジャンクション材料970と、コンタクト開口880内に形成されたジャンクション材料980とを含む装置900を示している。ジャンクション材料970及び980は、それぞれ、頂面972及び982を有している。図9は、チャネル934が材料970及び980に隣接あるいは接触したQW954を含む装置900を示している。
【0067】
実施形態によれば、(例えば、層834と同じ)チャネル層734の材料と同じ材料であるジャンクション材料の層が、開口870及び880内に堆積あるいは成長されて、ジャンクション材料970及び980が形成され得る。ジャンクション材料970及び980を形成するため、コンフォーマル、選択的、エピタキシャル、且つ/或いは傾斜された材料層が成長され得る。一部の例において、材料970及び980は、In濃度を増大させながら等量だけGa濃度を低減するように傾斜されて選択的にエピタキシャル成長されたInGaAs材料(例えば、この材料はIn(x)Ga(1−x)Asである)であり、あるいはそれを含む。チャネル材料から材料970及び980をエピタキシャル成長させることは、ジャンクション材料(例えば、同じ材料であるが、In及びGaの濃度が異なる)を形成するためにチャネル材料を“再成長”させることとして説明され得る。
【0068】
ジャンクション材料970及び980は、底面777と、コンタクト開口内のチャネル材料側壁812及び810との上に形成され得る。ジャンクション材料970及び980は、ジャンクション領域内にチャネル材料(例えば、層834の材料)をエピタキシャルに再成長させることによって形成され得る。具体的には、材料970及び980は、側壁及び底面に、表面777から表面972/982までIn濃度が増すように傾斜されたチャネル材料と同じ材料をコンフォーマルにエピタキシャル成長させることによって形成され得る。
【0069】
ジャンクション材料970及び980は、チャネル材料の“低温”エピタキシャル再成長によって形成され得る。このような成長は、十分な有機金属化学気相成長(MOCVD)、有機金属気相成長(MOVPE)、分子線エピタキシ(MBE)、化学ビームエピタキシ(CBE)、又は原子層エピタキシ(ALE)を含み得る。“低温”成長は、バックエンドアニール処理で使用される温度(例えば、ジャンクション及びゲートコンタクトへの相互接続を形成するために使用される温度)より低い温度での成長を表す。例えば、ジャンクション材料は、550℃以下の温度で形成され、アニール前において、異なる濃度のIn及びGaを有することによってチャネル材料内に一軸性歪みを発生させ得る。一部の実施形態において、この温度は400℃より高く且つ550℃より低くし得る。
【0070】
ジャンクション材料970及び980は、チャネル材料とは異なる濃度のIn及びGaを有するInGaAsの層を作り出すように、様々な適切なIn、Ga及びAsチャネル材料の低温エピタキシャル再成長によって形成され得る。ジャンクション材料がIn濃度に関して傾斜される場合において、ジャンクション材料のうちの少なくとも或る厚さは、チャネル材料とは異なるIn及びGaの濃度を有する。
【0071】
故に、異なるIn(及びGa)濃度により、材料970及び980は各々、チャネル934の格子間隔と異なる格子間隔を有する厚さ部分を含む。これら異なるIn濃度は、ジャンクション材料とチャネル材料との間に格子間隔の閾差を確保するように選定あるいは事前決定されることが可能である。格子間隔の閾差は、材料970及び980の各々がチャネル材料とは十分に異なる体積を有し、各々がチャネル934に一軸性歪みを生じさせ、(この一軸性歪みがない場合と比較して)チャネル移動度を増大(あるいは向上)し且つRextを低減することを生じさせるのに十分なものとすることができる。一部の実施形態において、これら異なるIn濃度を選定あるいは事前決定して、0から3.8%の間の歪みであるように歪みを調整する(例えば0と3.8%との間の歪みである所望の歪みの10%内に制御された歪み量を提供する)ことが可能である。
【0072】
一部の実施形態において、材料970及び980は、N型チャネル層934内にキャリアとして正孔を有するp−MOSデバイスのチャネル移動度を高めるのに十分な一軸性圧縮歪み(歪みの矢印992及び994で示す)をチャネル934に生じさせる、チャネル934のチャネル材料より大きい格子間隔(体積の矢印974及び984で示す)を有する。材料970及び980はチャネル934に隣接し、コンタクトし、且つ/或いは接触しているので、それらの各々は、主として自身から遠ざけるようにチャネル材料を押し、ひいては、自身から遠ざける向きにチャネル内に一軸性歪みを誘起あるいは発生させるものとして説明され得る。また、歪み992と994との組み合わせは、チャネル934のチャネル材料の格子間隔と異なる格子間隔を有するジャンクション材料970及び980によって引き起こされて、材料970と980との間のチャネル934に一軸性歪みを生じさせる、チャネル層内の一軸性歪みとして説明され得る。
【0073】
この歪みは、層934のチャネル材料の体積より大きい体積を材料970及び980の各々が有するようにさせる閾差によって発生され得る。例えば、チャネル材料が例えば70%と100%との間といった一定あるいは一様なIn濃度を有しながら、ジャンクション材料は、表面777での53%から表面972/982での100%まで増加するIn濃度を有するように傾斜され得る。一部の実施形態において、材料970及び980は、xが表面777での0.53から表面972/982での1.0まで増加する、或る厚さの選択的にエピタキシャル成長されたIn(x)Ga(1−x)As材料を含み、チャネル材料は、xが0.7と0.95との間であるIn(x)Ga(1−x)As材料とし得る。このような場合の一部の例において、チャネル材料のxはおよそ0.7又は0.8とし得る。
【0074】
他の実施形態において、材料970及び980は、n−MOSデバイスの電子移動度を高める引っ張り歪みを生じさせるように(例えば、歪みの矢印992及び994で示すのとは逆向きに、チャネル934内に引っ張り一軸性歪みを生じさせるように)、チャネル934のチャネル材料より小さい格子間隔を有し得る。
【0075】
一軸性歪みに加えて、層932のバリア材料の格子間隔がチャネル材料の格子間隔と異なることに起因して、矢印992及び994で示したのと同じ向き(そして、図9に示した断面に出入りする向き)に、第1の二軸性歪みがチャネル934内に引き起こされ、あるいは存在してもよい。同様の第2の二軸性歪みが、層736のバッファ材料の格子間隔がチャネル材料の格子間隔と異なることに起因して、チャネル934内に引き起こされ、あるいは存在してもよい。例えば、層932のバリア材料の格子間隔がチャネル材料の格子間隔より大きい、あるいは小さいこと、及び/又は層736のバッファ材料の格子間隔がチャネル材料の格子間隔より大きい、あるいは小さいことに起因して、それぞれ、二軸性の圧縮歪み又は引っ張り歪み(一軸性歪みと同様の歪み)がチャネル934内に存在していてもよい。
【0076】
一部の実施形態において、頂部バリア層及び底部バッファ層は、移動度を高め且つRextを低減する二軸性圧縮歪みをチャネル材料内に生じさせるのに十分な、チャネル材料の格子間隔より小さい格子間隔、及びチャネル材料の体積より小さい体積を有する。このような実施形態において、チャネル材料は、xが0.7と0.95との間である一様なIn(x)Ga(1−x)Asであるか、それを含むかであり、ジャンクション材料は、xが表面777での0.53から表面972/982での1.0まで増加するエピタキシャル成長In(x)Ga(1−x)As材料であるか、それを含むかであり、それにより、二軸性歪みに加えて、チャネル移動度を(例えば、二軸性歪みによるチャネル移動度の増大に加えて)更に高め且つRextを(例えば、二軸性歪みによるRextの低減に加えて)更に低減するのに十分な量だけ一軸性歪みがチャネル内に発生される。一部の実施形態において、頂部バリア層はインジウム燐(InP)を有し、底部バッファ層はインジウムアルミニウム砒素(InAlAs)を有し、一軸性歪み及び二軸性歪みは圧縮歪みである。認識されるように、認識されるように、III−V族量子井戸チャネルに二軸性圧縮歪みを生じさせるのに十分なその他の好適材料も、チャネル材料、頂部バリア材料及び/又は底部バッファ材料に使用され得る。
【0077】
図10は、先端(tip)領域、スペーサ、ソース/ドレイン材料上のソース/ドレイン金属、及びゲート電極を形成した後の図9の基板を示している。図10は、頂面770上に形成されたhigh−kゲート誘電体1044と、ゲート誘電体1044上に形成されたゲート金属ゲート電極1090とを有する、QW954を含む装置1000を示している。ソース金属(例えば、ソースコンタクト)1070が材料970の表面972に形成され、ドレイン金属(例えば、ドレインコンタクト)1080が材料980の表面982に形成されている。
【0078】
スペーサ1002が、ゲート構造(ゲート誘電体1044及びゲート金属ゲート電極1090)とソース/ドレイン(ソース金属1070及びドレイン金属1080)との間に形成され、ゲート構造をソース/ドレインから電気的に絶縁している。ゲート誘電体1044、ゲート金属1090、ソース金属1070及びドレイン金属1080は、ここで説明したIII−V族QWに関するそれらの機能を果たすのに十分なプロセスによって形成され、且つそれらの機能を果たすのに十分な材料を含み得る。一部の例において、ゲート誘電体1044、ゲート金属1090、ソース金属1070及びドレイン金属1080は、ゲート誘電体244、ゲート電極190、材料476及び材料486に関して説明したようなプロセスによって形成され、且つ同じく説明したような材料を含み得る。
【0079】
以上にて説明した装置1000及びその構成要素群は、(例えば、CMOSデバイスの一部であることによって)量子井戸(QW)p−MOS又はn−MOSトランジスタの一部となるように、1つ以上の処理チャンバを要する半導体トランジスタ製造プロセスなどにて、更に処理されることができる。装置1000はその後、必要に応じてp型材料又はn型材料を形成するように、ジャンクション材料、チャネル材料、ゲート材料をドープするために処理され得る。例えば、装置1000は、図11に示すようなCMOSデバイスの部分となるように処理され得る。図7−9に関して説明した処理に先立ってゲート構造を形成することも意図される。例えば、図7において、図7のIII−V族QW構造に、図1のゲート構造に相当するゲート構造を含めることなどが意図される。
【0080】
故に、図7−9に関して説明した実施形態は、高濃度ドープされた、より大きい格子定数の傾斜(n++)In(x)Ga(1−x)Asソース/ドレイン材料上での不純物のイオン注入とそれに続く不純物活性化アニールとによって製造される隆起型(raised)金属ソース/ドレインコンタクトを、コンフォーマル再成長による傾斜(n++)In(x)Ga(1−x)Asソース/ドレイン歪み設計III−V量子井戸ベースのMOSFETデバイス上の金属コンタクトで置き換えるように使用されてもよい。イオン注入及びそれに続くアニールは、ドーパントの高温活性化アニールとイオン注入ダメージとに起因して三元III−V族材料(例えば、In0.53Ga0.47As)内に組成変化をもたらすが、図7−9に関して説明した実施形態はそれを回避し得る。また、ソース・ドレイン領域における不十分なドーパント活性化は、より高いRextをもたらし、それがイオン注入及びその後のアニールを施したデバイスのデバイス性能に影響を及ぼすが、図7−9に関して説明した実施形態はそれを回避し得る。また、図7−9に関して説明した実施形態では、ソース/ドレイン領域への、より大きい格子定数の傾斜HIV材料のコンフォーマル再成長によって、チャネルのIII−V族材料への歪みが増大される。
【0081】
さらに、SiGeソース/ドレインと比較して、図7−9に関して説明した、より大きい格子定数の傾斜In(x)Ga(1−x)As(例えば、x=0.53〜1)又は一定組成のソース/ドレインの低温コンフォーマル成長の実施形態は、SiGeソース/ドレインの場合には不可能な0〜3.8%に調整された一軸性歪みをチャネル材料(例えば、In0.53Ga0.47As)に与える。これは、MOCVD、CBE、MBE又はALEを用いてソース/ドレイン材料を傾斜させることによって、チャネル材料における歪みの制御の柔軟性を提供する。デバイス構造の成長中に二軸性歪みとともに一軸性歪みを実現することは、これら2つの歪みが付加されるため、チャネル移動度を更に高める。
【0082】
また、(1)高濃度ドープされたキャップ層(例えば、n+InGaAs)の頂部の金属を有する隆起型ソース/ドレインコンタクト、又は(2)ソース/ドレイン領域へのドーパントのイオン注入とそれに続くドーパント活性化及び金属コンタクト堆積とを用いたIII−V族MOSFETと比較して、図7−10に関して上述した実施形態は:
1.より低いRext抵抗;
2.より低いソース/ドレイン抵抗;
3.ゲート長のスケーリングが可能なこと;
4.低減されたオフ状態リーク、及び最小化された寄生ジャンクションリーク;
5.ソース/ドレイン形成のために合金化あるいは非合金化金属コンタクトを作成することに低温サーマルバジェットのみを必要とすること。典型的に、処理は、オーミックコンタクトを形成するために450℃未満でのアニールを含み、ソース/ドレインの拡張又は深いイオン注入のプロセスが存在しないため、コンタクトを形成することに高温注入アニールが必要とされない;
6.450℃未満のアニールでオーミックコンタクトを形成することにより、チャネル材料内でのキャリア移動度の劣化なく、量子井戸に基づくMOSFETを提供すること;
7.発展可能な製造可能性を有する製造プロセス;
8.有意に縮小されるセルフアライン構造及びソース−ドレイン間隔;
9.注入及びアニールのMOSFET製造プロセスと比較して、注入誘起ダメージが排除されること;
を含む利益をもたらし得る。
【0083】
図7−10に関して上述した一部の実施形態は、例えばInGaAs/InAlAsを含むQWとし得るが、図7−10に関して上述した概念は、例えば、(1)様々な種類のIII−V族材料を含むもの、(2)デバイスがpチャネル若しくはnチャネルの何れにされるか、デバイス動作が多数キャリア若しくは少数キャリアの何れに基づくか、及び/又はデバイスがデプレッションモード若しくはエンハンスメントモードの何れとして動作するか、に基づいて選択されたデルタドーパント型を有するもの、(3)多様な異なる基板(シリコン以外)上に成長された構造を有するもの、(4)底部バリアに変調ドーピングが適用され得るもの、及び/又は(5)ソース/ドレイン領域が再成長(P++)InGaAs材料として用いられることになるpチャネル系を用いるもの、などの様々なQWデバイスに適用され得る。
【0084】
図11は、図5又は図10に関して上述した装置500又は900の実施形態が組み込まれ得る代表的なCMOS構造を示している。図11は、グランドGND、入力電圧Vin、出力電圧Vout、及びバイアス電圧VDDを有するCMOSデバイス1100を示しており、これらは、CMOSデバイスのp−MOSトランジスタ及びn−MOSトランジスタのジャンクション領域及びゲート電極に適切に結合される。
【0085】
一部の実施形態に関し、図11は、典型的な手法でn−MOSデバイス1104に接続される、例えば図5及び10に関して上述した装置500又は1000のp−MOS実施形態などのp−MOSデバイス1204を有するCMOSデバイス1100を示す。p−MOSデバイス1204のゲート誘電体、ゲート電極、ジャンクション領域、QWチャネル、及びQW構造は、図5及び10に関して上述した装置500又は1000の実施形態について説明したものに相当し得る。
【0086】
例えば、図5に関して言えば、ジャンクション領域1274は、図5に関して説明した材料576(及び、歪み574を有する593)を含み得る。同様に、ジャンクション領域1284は、図5に関して説明した材料586(及び、歪み584を有する583)を含み得る。また、ウェル1224は、図5に関して説明した一軸性歪み592及び594を有するチャネル534を備えたQW524を含み得る。
【0087】
また、図10に関して言えば、ジャンクション領域1274は、図10に関して説明した材料970(歪み974を有する)を含み得る。同様に、ジャンクション領域1284は、図10に関して説明した材料980(歪み984を有する)を含み得る。また、ウェル1224は、図10に関して説明した一軸性歪み992及び994を有するチャネル934を備えたQW954を含み得る。
【0088】
基板1102はまた、CMOSデバイス1100を形成する上でN型ウェル1124に関連するP型QW1224を含んでいる、P型ウェル1124は、基板1102の第2の領域上に形成されてN型QW1124に隣接する基板1102の第2の異なる接触面を画成するn−MOSトランジスタデバイス1104の部分である。具体的には、例えば、n−MOSデバイス1104は、電気絶縁材料1110によってp−MOSデバイス1204から電気的に隔離されて、p−MOSデバイス1204に隣接するように形成され得る。また、n−MOSデバイス1104は、ゲート電極1190の下の誘電体1144の下、且つN型ジャンクション1120と1130との間に、QWチャネルを含み得る。n−MOSデバイス1104はスペーサ1112及び1114を有するように図示されている。
【0089】
図11はまた、n−MOSデバイス1104内の引っ張り歪み1174、1184、1192及び1194を示している。例えば、ジャンクション1120及び1130が、頂面1125の下の基板1102の部分から遠ざける向きの引っ張り歪み1174及び1184を生じさせ得る。故に、歪み1174及び1184は、n−MOSデバイス1104のQWチャネル内に引っ張り歪み1192及び1194を生じさせ得る。認識されるように、引っ張り歪み1192及び1194は、ジャンクション1120と1130との間におけるキャリア移動度(例えば、ウェル1124のチャネル内の電子移動度)を高めるのに十分なものとなり得る。具体的には、ジャンクション1120及び1130は、QW1124のQWチャネルの材料の格子間隔より小さい格子間隔を有する材料で形成され得る。
【0090】
実施形態によれば、n−MOSデバイス1104は、典型的な手法でp−MOSデバイス1204に接続される、図5及び10に関して上述した装置500又は1000のn−MOS実施形態とし得る。このような場合において、デバイス1104のゲート誘電体、ゲート電極、ジャンクション領域、チャネル、及びウェル構造は、図5及び10に関して上述した装置500又は1000の実施形態について説明したものに相当し、p−MOSデバイス1204は上述のn−MOSデバイス1104をp−MOSデバイスにしたものに相当し得る。
【0091】
以上の詳細な説明では具体的な実施形態を説明した。しかしながら、これらの実施形態には、請求項に明記される実施形態の精神及び範囲を逸脱することなく、様々な変更及び変形が為され得る。従って、この明細書及び図面は、限定的なものではなく、例示的なものと見なされるべきである。
【特許請求の範囲】
【請求項1】
基板内の量子井戸の頂部バリア層及びチャネル層の第1の部分を除去して前記基板内に第1のジャンクション領域を形成するとともに、前記頂部バリア層及び前記チャネル層の異なる第2の部分を除去して前記基板内に第2のジャンクション領域を形成する除去工程;及び
前記第1のジャンクション領域内及び前記第2のジャンクション領域内に、或る厚さのジャンクション材料を形成する形成工程;
を有し、
前記ジャンクション材料は、前記チャネル層のチャネル材料の格子間隔とは異なる格子間隔を有し、前記第1のジャンクション領域と前記第2のジャンクション領域との間の前記チャネル層の第3の部分に一軸性歪みを生じさせる、
方法。
【請求項2】
前記チャネル層は前記量子井戸の前記頂部バリア層と底部バッファ層との間にあり、前記頂部バリア層及び前記底部バッファ層は各々、前記チャネル材料の格子間隔とは異なる格子間隔を有する材料を有し、各々が前記チャネル層の前記第3の部分に前記一軸性歪み
【請求項3】
前記第1及び第2の部分を除去する前記除去工程は更に、層間誘電体(ILD)層の第1及び第2の部分を除去して、前記ILD層を貫通して前記チャネル層内に達するが前記チャネル層は貫通しないコンタクト開口を形成することを含む、請求項2に記載の方法。
【請求項4】
前記第1及び第2の部分を除去する前記除去工程は、異方性ドライエッチングを用いて2つのコンタクト開口を形成することを有し、各開口は、前記チャネル層内に或る厚さにわたって延在するが前記チャネル層を完全には貫通せず、
当該方法は更に:
選択性の等方性ウェットエッチングを用いて、前記コンタクト開口を、前記頂部バリア層内で拡張せずに前記チャネル層内で拡張することで、前記チャネル層を完全に貫通して前記量子井戸の底部バッファ層を露出させるように前記開口を拡張する拡張工程;
を有する、請求項2に記載の方法。
【請求項5】
前記除去工程は、前記チャネル層のうちの第1の厚さを除去するが、前記チャネル層の残りの厚さは除去せず、前記拡張工程は、前記残りの厚さを除去することと、前記ILD層内での前記開口の幅より広い幅まで、前記チャネル層内で前記開口を拡幅することとを有する、請求項4に記載の方法。
【請求項6】
前記形成工程は、前記拡張されたコンタクト開口内で前記チャネル材料上に金属材料を形成することを有するが、前記頂部バリア層のバリア材料上には金属材料を形成しない、請求項4に記載の方法。
【請求項7】
前記金属材料を熱処理して、前記金属材料と前記チャネル材料との間の界面に、前記金属材料と前記チャネル材料とを含む合金材料を形成する熱処理工程、を更に有する請求項6に記載の方法。
【請求項8】
前記形成工程は、原子層成長(ALD)及び物理気相成長(PVD)のうちの一方を用いてニッケル(Ni)材料を堆積することを有し、前記チャネル材料はゲルマニウム(Ge)を有し、前記頂部バリア層及び底部バッファ層はシリコンを有し、且つ前記一軸性歪み及び前記二軸性歪みは圧縮歪みである、請求項7に記載の方法。
【請求項9】
前記熱処理工程は、前記界面をアニールして、前記頂部バリア層、前記底部バッファ層、前記チャネル層及び前記金属材料の間に合金材料を形成することを有する、請求項7に記載の方法。
【請求項10】
前記第1及び第2の部分を除去する前記除去工程は:
前記量子井戸の前記底部バッファ層を露出させるように前記頂部バリア層及び前記チャネル層の第1の部分を除去するとともに、前記量子井戸の前記底部バッファ層を露出させるように前記頂部バリア層及び前記チャネル層の異なる第2の部分を除去することを有する、請求項2に記載の方法。
【請求項11】
前記除去工程は、前記第1のジャックション領域内に、前記頂部バリア層及び前記チャネル層の第1の側壁と前記底部バッファ層上の第1の底面とを形成することと、前記第2のジャックション領域内に、前記頂部バリア層及び前記チャネル層の第2の側壁と前記底部バッファ層上の第2の底面とを形成することとを有する、請求項10に記載の方法。
【請求項12】
前記形成工程は、前記ジャックション領域内に前記チャネル材料をエピタキシャル再成長させることを有する、請求項11に記載の方法。
【請求項13】
前記形成工程は、前記側壁及び前記底面上に、前記チャネル材料と同じ材料の、傾斜されたコンフォーマル材料を形成することを有する、請求項12に記載の方法。
【請求項14】
前記形成工程は、550℃以下の温度で前記ジャンクション材料を形成し、アニール前に前記一軸性歪みを生じさせることを有する、請求項13に記載の方法。
【請求項15】
前記第1及び第2の部分を除去する前記除去工程は更に、前記頂部バリア層上にゲート誘電体層を形成することと、前記ゲート誘電体層をドライエッチングして、前記頂部バリア層及び前記チャネル層の第3の部分上にマスクを形成することと、第1の選択性ウェットエッチングを用いて前記頂部バリア層の前記第1及び第2の部分を除去することと、第2の選択性ウェットエッチングを用いて前記チャネル層の前記第1及び第2の部分を除去することとを有する、請求項10に記載の方法。
【請求項16】
前記チャネル材料はインジウムガリウム砒素(InGaAs)材料を有し、且つ前記形成工程は、前記チャネル材料のインジウム濃度より高いインジウム濃度を有するInGaAs材料を成長させることを有する、請求項13に記載の方法。
【請求項17】
前記頂部バリア層はインジウム燐を有し、前記底部バッファ層はインジウムアルミニウム砒素を有し、且つ前記一軸性歪み及び前記二軸性歪みは圧縮歪みである、請求項16に記載の方法。
【請求項18】
頂部バリア層と底部バッファ層との間にチャネル層を有する量子井戸であり、前記頂部バリア層及び前記底部バッファ層は各々、前記チャネル層のチャネル材料の格子間隔とは異なる格子間隔を有する材料を有し、各々が前記チャネル層に二軸性歪みを生じさせる、量子井戸;
前記量子井戸に隣接する第1のジャンクション領域であり、前記チャネル層を貫通して前記底部バッファ層に達する第1のジャンクション領域;
前記量子井戸に隣接する異なる第2のジャンクション領域であり、前記チャネル層を貫通して前記底部バッファ層に達する第2のジャンクション領域;
前記第1のジャックション領域内及び前記第2のジャンクション領域内のジャンクション材料であり、前記チャネル材料の格子間隔とは異なる格子間隔を有し、前記チャネル層に前記二軸性歪みに加えて一軸性歪みを生じさせるジャンクション材料;
を有するトランジスタ。
【請求項19】
前記ジャンクション材料は、前記チャネル層と金属材料との間の界面に合金材料を有し、前記合金は前記チャネル材料と前記金属とを有する、請求項18に記載のトランジスタ。
【請求項20】
前記金属はニッケル(Ni)を有し、前記チャネル材料はゲルマニウム(Ge)を有し、前記頂部バリア層及び前記底部バッファ層はシリコンを有し、且つ前記一軸性歪み及び前記二軸性歪みは圧縮歪みである、請求項19に記載のトランジスタ。
【請求項21】
前記ジャンクション材料は、前記頂部バリア層及び前記チャネル層の側壁面と前記底部バッファ層の頂面との上に、前記チャネル材料と同じ材料の傾斜材料を有する、請求項18に記載のトランジスタ。
【請求項22】
前記チャネル材料はインジウムガリウム砒素(InGaAs)を有し、前記ジャンクション材料は、前記チャネル材料のインジウム濃度より高いインジウム濃度を有するInGaAs材料を有し、前記頂部バリア層はインジウム燐(InP)を有し、前記底部バッファ層はインジウムアルミニウム砒素(InAlAs)を有し、且つ前記一軸性歪み及び前記二軸性歪みは圧縮歪みである、請求項21に記載のトランジスタ。
【請求項23】
基板内のトランジスタ量子井戸であり、該量子井戸は、頂部バリア層と底部バッファ層との間にチャネル層を有し、前記頂部バリア層及び前記底部バッファ層は各々、前記チャネル層のチャネル材料の格子間隔より小さい格子間隔を有する材料を有し、各々が前記チャネル層に二軸性圧縮歪みを生じさせる、量子井戸;
前記量子井戸の一部に隣接する第1のジャンクション領域であり、前記頂部バリア層を貫通し、前記チャネル層を貫通し、且つ前記底部バッファ層に達するように延在する第1のジャンクション領域;
前記量子井戸の前記一部に隣接する異なる第2のジャンクション領域であり、前記頂部バリア層を貫通し、前記チャネル層を貫通し、且つ前記底部バッファ層に達するように延在する第2のジャンクション領域;
前記第1のジャックション領域内及び前記第2のジャンクション領域内のジャンクション材料であり、前記チャネル材料の格子間隔より大きい格子間隔を有し、前記チャネル層に前記二軸性圧縮歪みに加えて一軸性圧縮歪みを生じさせるジャンクション材料;
を有する装置。
【請求項1】
基板内の量子井戸の頂部バリア層及びチャネル層の第1の部分を除去して前記基板内に第1のジャンクション領域を形成するとともに、前記頂部バリア層及び前記チャネル層の異なる第2の部分を除去して前記基板内に第2のジャンクション領域を形成する除去工程;及び
前記第1のジャンクション領域内及び前記第2のジャンクション領域内に、或る厚さのジャンクション材料を形成する形成工程;
を有し、
前記ジャンクション材料は、前記チャネル層のチャネル材料の格子間隔とは異なる格子間隔を有し、前記第1のジャンクション領域と前記第2のジャンクション領域との間の前記チャネル層の第3の部分に一軸性歪みを生じさせる、
方法。
【請求項2】
前記チャネル層は前記量子井戸の前記頂部バリア層と底部バッファ層との間にあり、前記頂部バリア層及び前記底部バッファ層は各々、前記チャネル材料の格子間隔とは異なる格子間隔を有する材料を有し、各々が前記チャネル層の前記第3の部分に前記一軸性歪み
【請求項3】
前記第1及び第2の部分を除去する前記除去工程は更に、層間誘電体(ILD)層の第1及び第2の部分を除去して、前記ILD層を貫通して前記チャネル層内に達するが前記チャネル層は貫通しないコンタクト開口を形成することを含む、請求項2に記載の方法。
【請求項4】
前記第1及び第2の部分を除去する前記除去工程は、異方性ドライエッチングを用いて2つのコンタクト開口を形成することを有し、各開口は、前記チャネル層内に或る厚さにわたって延在するが前記チャネル層を完全には貫通せず、
当該方法は更に:
選択性の等方性ウェットエッチングを用いて、前記コンタクト開口を、前記頂部バリア層内で拡張せずに前記チャネル層内で拡張することで、前記チャネル層を完全に貫通して前記量子井戸の底部バッファ層を露出させるように前記開口を拡張する拡張工程;
を有する、請求項2に記載の方法。
【請求項5】
前記除去工程は、前記チャネル層のうちの第1の厚さを除去するが、前記チャネル層の残りの厚さは除去せず、前記拡張工程は、前記残りの厚さを除去することと、前記ILD層内での前記開口の幅より広い幅まで、前記チャネル層内で前記開口を拡幅することとを有する、請求項4に記載の方法。
【請求項6】
前記形成工程は、前記拡張されたコンタクト開口内で前記チャネル材料上に金属材料を形成することを有するが、前記頂部バリア層のバリア材料上には金属材料を形成しない、請求項4に記載の方法。
【請求項7】
前記金属材料を熱処理して、前記金属材料と前記チャネル材料との間の界面に、前記金属材料と前記チャネル材料とを含む合金材料を形成する熱処理工程、を更に有する請求項6に記載の方法。
【請求項8】
前記形成工程は、原子層成長(ALD)及び物理気相成長(PVD)のうちの一方を用いてニッケル(Ni)材料を堆積することを有し、前記チャネル材料はゲルマニウム(Ge)を有し、前記頂部バリア層及び底部バッファ層はシリコンを有し、且つ前記一軸性歪み及び前記二軸性歪みは圧縮歪みである、請求項7に記載の方法。
【請求項9】
前記熱処理工程は、前記界面をアニールして、前記頂部バリア層、前記底部バッファ層、前記チャネル層及び前記金属材料の間に合金材料を形成することを有する、請求項7に記載の方法。
【請求項10】
前記第1及び第2の部分を除去する前記除去工程は:
前記量子井戸の前記底部バッファ層を露出させるように前記頂部バリア層及び前記チャネル層の第1の部分を除去するとともに、前記量子井戸の前記底部バッファ層を露出させるように前記頂部バリア層及び前記チャネル層の異なる第2の部分を除去することを有する、請求項2に記載の方法。
【請求項11】
前記除去工程は、前記第1のジャックション領域内に、前記頂部バリア層及び前記チャネル層の第1の側壁と前記底部バッファ層上の第1の底面とを形成することと、前記第2のジャックション領域内に、前記頂部バリア層及び前記チャネル層の第2の側壁と前記底部バッファ層上の第2の底面とを形成することとを有する、請求項10に記載の方法。
【請求項12】
前記形成工程は、前記ジャックション領域内に前記チャネル材料をエピタキシャル再成長させることを有する、請求項11に記載の方法。
【請求項13】
前記形成工程は、前記側壁及び前記底面上に、前記チャネル材料と同じ材料の、傾斜されたコンフォーマル材料を形成することを有する、請求項12に記載の方法。
【請求項14】
前記形成工程は、550℃以下の温度で前記ジャンクション材料を形成し、アニール前に前記一軸性歪みを生じさせることを有する、請求項13に記載の方法。
【請求項15】
前記第1及び第2の部分を除去する前記除去工程は更に、前記頂部バリア層上にゲート誘電体層を形成することと、前記ゲート誘電体層をドライエッチングして、前記頂部バリア層及び前記チャネル層の第3の部分上にマスクを形成することと、第1の選択性ウェットエッチングを用いて前記頂部バリア層の前記第1及び第2の部分を除去することと、第2の選択性ウェットエッチングを用いて前記チャネル層の前記第1及び第2の部分を除去することとを有する、請求項10に記載の方法。
【請求項16】
前記チャネル材料はインジウムガリウム砒素(InGaAs)材料を有し、且つ前記形成工程は、前記チャネル材料のインジウム濃度より高いインジウム濃度を有するInGaAs材料を成長させることを有する、請求項13に記載の方法。
【請求項17】
前記頂部バリア層はインジウム燐を有し、前記底部バッファ層はインジウムアルミニウム砒素を有し、且つ前記一軸性歪み及び前記二軸性歪みは圧縮歪みである、請求項16に記載の方法。
【請求項18】
頂部バリア層と底部バッファ層との間にチャネル層を有する量子井戸であり、前記頂部バリア層及び前記底部バッファ層は各々、前記チャネル層のチャネル材料の格子間隔とは異なる格子間隔を有する材料を有し、各々が前記チャネル層に二軸性歪みを生じさせる、量子井戸;
前記量子井戸に隣接する第1のジャンクション領域であり、前記チャネル層を貫通して前記底部バッファ層に達する第1のジャンクション領域;
前記量子井戸に隣接する異なる第2のジャンクション領域であり、前記チャネル層を貫通して前記底部バッファ層に達する第2のジャンクション領域;
前記第1のジャックション領域内及び前記第2のジャンクション領域内のジャンクション材料であり、前記チャネル材料の格子間隔とは異なる格子間隔を有し、前記チャネル層に前記二軸性歪みに加えて一軸性歪みを生じさせるジャンクション材料;
を有するトランジスタ。
【請求項19】
前記ジャンクション材料は、前記チャネル層と金属材料との間の界面に合金材料を有し、前記合金は前記チャネル材料と前記金属とを有する、請求項18に記載のトランジスタ。
【請求項20】
前記金属はニッケル(Ni)を有し、前記チャネル材料はゲルマニウム(Ge)を有し、前記頂部バリア層及び前記底部バッファ層はシリコンを有し、且つ前記一軸性歪み及び前記二軸性歪みは圧縮歪みである、請求項19に記載のトランジスタ。
【請求項21】
前記ジャンクション材料は、前記頂部バリア層及び前記チャネル層の側壁面と前記底部バッファ層の頂面との上に、前記チャネル材料と同じ材料の傾斜材料を有する、請求項18に記載のトランジスタ。
【請求項22】
前記チャネル材料はインジウムガリウム砒素(InGaAs)を有し、前記ジャンクション材料は、前記チャネル材料のインジウム濃度より高いインジウム濃度を有するInGaAs材料を有し、前記頂部バリア層はインジウム燐(InP)を有し、前記底部バッファ層はインジウムアルミニウム砒素(InAlAs)を有し、且つ前記一軸性歪み及び前記二軸性歪みは圧縮歪みである、請求項21に記載のトランジスタ。
【請求項23】
基板内のトランジスタ量子井戸であり、該量子井戸は、頂部バリア層と底部バッファ層との間にチャネル層を有し、前記頂部バリア層及び前記底部バッファ層は各々、前記チャネル層のチャネル材料の格子間隔より小さい格子間隔を有する材料を有し、各々が前記チャネル層に二軸性圧縮歪みを生じさせる、量子井戸;
前記量子井戸の一部に隣接する第1のジャンクション領域であり、前記頂部バリア層を貫通し、前記チャネル層を貫通し、且つ前記底部バッファ層に達するように延在する第1のジャンクション領域;
前記量子井戸の前記一部に隣接する異なる第2のジャンクション領域であり、前記頂部バリア層を貫通し、前記チャネル層を貫通し、且つ前記底部バッファ層に達するように延在する第2のジャンクション領域;
前記第1のジャックション領域内及び前記第2のジャンクション領域内のジャンクション材料であり、前記チャネル材料の格子間隔より大きい格子間隔を有し、前記チャネル層に前記二軸性圧縮歪みに加えて一軸性圧縮歪みを生じさせるジャンクション材料;
を有する装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公表番号】特表2012−514348(P2012−514348A)
【公表日】平成24年6月21日(2012.6.21)
【国際特許分類】
【出願番号】特願2011−544541(P2011−544541)
【出願日】平成21年12月23日(2009.12.23)
【国際出願番号】PCT/US2009/069487
【国際公開番号】WO2010/078204
【国際公開日】平成22年7月8日(2010.7.8)
【出願人】(593096712)インテル コーポレイション (931)
【Fターム(参考)】
【公表日】平成24年6月21日(2012.6.21)
【国際特許分類】
【出願日】平成21年12月23日(2009.12.23)
【国際出願番号】PCT/US2009/069487
【国際公開番号】WO2010/078204
【国際公開日】平成22年7月8日(2010.7.8)
【出願人】(593096712)インテル コーポレイション (931)
【Fターム(参考)】
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