電界効果型トランジスタおよびその製造方法
【課題】低いコンタクト抵抗を有し、かつ、オン抵抗の増大を回避できて高いチャネル移動度を維持できるノーマリオフ動作の電界効果型トランジスタを提供する。
【解決手段】この電界効果型トランジスタは、AlGaN障壁層6の薄層部6aは、第2のGaN層4のV欠陥13およびV欠陥13に連なる第3のGaN層5の非成長領域G1上に形成されているので、エッチングを行うことなく平坦部6bよりも薄くできる。よって、エッチングダメージがチャネル移動度を低下させることがなく、オン抵抗の増大を回避できる。
【解決手段】この電界効果型トランジスタは、AlGaN障壁層6の薄層部6aは、第2のGaN層4のV欠陥13およびV欠陥13に連なる第3のGaN層5の非成長領域G1上に形成されているので、エッチングを行うことなく平坦部6bよりも薄くできる。よって、エッチングダメージがチャネル移動度を低下させることがなく、オン抵抗の増大を回避できる。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、窒化物系III‐V族化合物半導体で作製された電界効果型トランジスタに関し、特に、ノーマリオフタイプの電界効果型トランジスタとその製造方法に関する。
【背景技術】
【0002】
従来、窒化物系III‐V族化合物半導体を用いたAlGaN/GaNへテロ構造電界効果型トランジスタ(HFET)では、ウルツ鉱構造を採る窒化物系III‐V族化合物半導体のC面が基板表面と平行になるようにしている。このため、ピエゾ効果や自発分極により電子が誘起され、AlGaN/GaN界面に2次元電子ガス(2DEG)が形成される。その結果、上記トランジスタは、ゲート電圧がゼロの場合でも、ソース‐ドレイン間に電圧を印加するとドレイン電流が流れることからノーマリオンタイプのトランジスタと呼ばれる。
【0003】
ところで、一般的な回路への応用を考えた場合、ゲート電圧ゼロの場合にドレイン電流が流れることの無いノーマリオフタイプのトランジスタがより望ましいことから、ノーマリオフ化のためのいくつかの方法が試みられている。
【0004】
すなわち、特許文献1(特開2000−277724号公報)には、ゲート電極下のAlGaN層をドライエッチングによって薄層化することで2DEGの量を調整してノーマリオフ化を図る技術が開示されている。
【0005】
また、非特許文献1(電子情報通信学会技術研究報告ED2005−199〜208、P35)には、ピエゾ効果や自発分極の生じないウルツ鉱構造の無極性面を用いることでノーマリオフ化を図る技術が開示されている。
【0006】
また、非特許文献2(phys.stat.sol.(a)Vol.204、 p2064)には、SiのMOSトランジスタと同様な、AlGaN/GaNヘテロ構造を用いないMIS構造トランジスタを用いることでノーマリオフ化を図る技術が開示されている。
【0007】
ところで、ノーマリオフ化に際して問題となるのは、次の(1),(2)の点をいかにして達成するかということにある。
【0008】
(1) オン抵抗の増大を避ける。
【0009】
(2) 高いチャネル移動度を維持する。
【0010】
これに対して、特許文献1の技術では、ソース/ドレイン領域に2DEGが存在するので、コンタクト領域でのオン抵抗の増大を回避できるが、チャネル領域での2DEGが減少すると共に、ドライエッチングによる薄層化のダメージがチャネル移動度を低下させるので、オン抵抗の増大が生じる。
【0011】
また、非特許文献1の技術のように、ウルツ鉱構造の無極性面(例えば、a面やm面)を用いた場合、AlGaAs/GaAs構造の場合と同じように、キャリアを生じさせるためにはAlGaN層にドーピングを行なう必要がある。その際、ソースやドレインのコンタクト抵抗を低減するためには、AlGaN層のドーピング濃度を増やさなければいけないが、ドーピング濃度を増し過ぎるとゲートリーク電流が増大してしまう。
【0012】
また、非特許文献2の技術では、2DEGを形成させる場合に比べてチャネル移動度が低いことから、オン抵抗をどうしても低減できないという問題が有る。
【0013】
このように、低いコンタクト抵抗を有し、かつ高いチャネル移動度を維持した状態でノーマリオフ型のトランジスタを実現することがいかに困難であるかが分る。
【先行技術文献】
【特許文献】
【0014】
【特許文献1】特開2000−277724号公報
【非特許文献】
【0015】
【非特許文献1】電子情報通信学会技術研究報告ED2005−199〜208、P35
【非特許文献2】phys.stat.sol.(a)Vol.204、 p2064
【発明の概要】
【発明が解決しようとする課題】
【0016】
そこで、この発明の課題は、低いコンタクト抵抗を有し、かつ、オン抵抗の増大を回避できて高いチャネル移動度を維持できるノーマリオフ動作の電界効果型トランジスタを提供することにある。
【課題を解決するための手段】
【0017】
上記課題を解決するため、この発明の電界効果型トランジスタは、表面の予め定められた箇所に形成された表面加工部を有する基板と、
上記基板上に形成されたバッファ層と、
上記バッファ層上に形成されていると共に上記表面加工部に対応する箇所に生成された転位を有するが上記転位を核とするV字状の非成長領域であるV欠陥を有さない第1の窒化物系III‐V族化合物半導体層と、
上記第1の窒化物系III‐V族化合物半導体層上に形成されていると共に上記転位を核とするV字状の非成長領域であるV欠陥を有する第2の窒化物系III‐V族化合物半導体層と、
上記第2の窒化物系III‐V族化合物半導体層上に上記V欠陥を埋めないように形成されており、かつ上記V欠陥に連なる非成長領域を有していると共に上記V欠陥とは別の新たなV欠陥を有していない第3の窒化物系III‐V族化合物半導体層と、
上記第3の窒化物系III‐V族化合物半導体層上に形成されており、上記V欠陥および上記V欠陥に連なる非成長領域に沿って形成された薄層部と上記薄層部に連なっていると共に上記V欠陥の外に形成されていて上記薄層部よりも厚い平坦部とを有する第4の窒化物系III‐V族化合物半導体層とを備え、
上記第1から第3の窒化物系III‐V族化合物半導体層がチャネル層を構成し、上記第4の窒化物系III‐V族化合物半導体層が障壁層を構成し、上記第3の窒化物系III‐V族化合物半導体層と上記第4の窒化物系III‐V族化合物半導体層とがヘテロ接合を構成していることを特徴としている。
【0018】
この発明の電界効果型トランジスタによれば、上記チャネル層と障壁層によるヘテロ接合の界面付近の上記チャネル層をなす第3の窒化物系III‐V族化合物半導体層では、上記障壁層の平坦部に面する領域に上記平坦部の厚さと組成に応じた2次元電子ガスが形成される。一方、上記チャネル層をなす第2,第3の窒化物系III‐V族化合物半導体層のうちで上記障壁層の薄層部に面する領域には、2次元電子ガスがほとんど形成されない。したがって、上記障壁層のうちの上記薄層部上にゲート電極を形成することによって、ノーマリオフ動作の電界効果型トランジスタを実現可能となる。
【0019】
また、上記障壁層の薄層部は、上記V欠陥および上記V欠陥に連なる非成長領域上に形成されているので、エッチングを行うことなく平坦部よりも薄くできる。よって、この発明によれば、エッチングダメージがチャネル移動度を低下させることがなく、オン抵抗の増大を回避できる。なお、上記障壁層の薄層部の厚さは、一例として上記平坦部の厚さの50%以下である。
【0020】
また、一実施形態の電界効果型トランジスタでは、上記V欠陥が、規則性を持って並んでいる。
【0021】
この実施形態によれば、上記V欠陥をゲート電極の下に集中的に配置させることが容易である。
【0022】
また、一実施形態の電界効果型トランジスタでは、上記規則性を持って並んでいるV欠陥の上に形成されたゲート電極を有する。
【0023】
この実施形態によれば、上記障壁層のうち、上記V欠陥上の薄層部上にゲート電極が形成されるので、ノーマリオフ動作の電界効果型トランジスタを実現できる。
【0024】
また、一実施形態の電界効果型トランジスタでは、上記第4の窒化物系III‐V族化合物半導体層とゲート電極との間に形成された絶縁膜を有する。
【0025】
この実施形態によれば、絶縁膜が形成されていない場合に比べて、ピンチオフ電圧を大きくできるので、回路応用に適する。一例として、上記絶縁膜が形成されていない場合にはピンチオフ電圧が0V程度であるのに対して、上記絶縁膜を形成することでピンチオフ電圧を+2V〜+3V程度にすることができる。
【0026】
また、一実施形態の電界効果型トランジスタの製造方法では、基板上にレジストまたはエッチング耐性を有する材料でマスクパターンを形成し、
上記基板のうち上記マスクパターンで覆われていない部分をエッチングすることによって、上記基板の予め定められた部分に凸状の表面加工部を形成し、
上記基板上にバッファ層を形成し、
上記凸状の表面加工部に対応する箇所から転位が生じるが上記転位を核とするV字状の非成長領域であるV欠陥が生じない成長温度条件で上記バッファ層上にチャネル層を構成する第1の窒化物系III‐V族化合物半導体層を成長させ、
上記第1の窒化物系III‐V族化合物半導体層上に上記V欠陥が生じる成長温度条件でチャネル層を構成する第2の窒化物系III‐V族化合物半導体層を成長させ、
上記第2の窒化物系III‐V族化合物半導体層上に上記第2の窒化物系III‐V族化合物半導体層に生じたV欠陥を埋めないと共に上記V欠陥に連なる非成長領域が生じるが上記V欠陥とは別の新たなV欠陥を生じないような成長温度条件でチャネル層を構成する第3の窒化物系III‐V族化合物半導体層を成長させ、
上記V欠陥および上記V欠陥に連なる非成長領域に沿って形成された薄層部と上記薄層部に連なっており、かつ上記V欠陥の外に形成されていて上記薄層部よりも厚い平坦部とを有する障壁層となると共に上記第3の窒化物系III‐V族化合物半導体層とでヘテロ接合をなす第4の窒化物系III‐V族化合物半導体層を上記第3の窒化物系III‐V族化合物半導体層上に形成する。
【0027】
この実施形態の製造方法によれば、マスクパターンにより上記基板をエッチングして形成した凸状の表面加工部に起因する転位が第1の窒化物系III‐V族化合物半導体層に形成され、上記転位を核とするV欠陥が第2の窒化物系III‐V族化合物半導体層に形成され、上記V欠陥に連なる非成長領域が第3の窒化物系III‐V族化合物半導体層に形成される。そして、上記障壁層の薄層部は、上記V欠陥および上記V欠陥に連なる非成長領域上に形成されて、エッチングを行うことなく平坦部よりも薄くなされるからチャネル移動度を低下させることがない。また、チャネル層をなす第2,第3の窒化物系III‐V族化合物半導体層のうちで上記障壁層の薄層部に面する領域には、2次元電子ガスがほとんど形成されない。よって、上記障壁層のうちの上記薄層部上にゲート電極を形成することによって、高いチャネル移動度を維持できると共にノーマリオフ動作の電界効果型トランジスタを実現可能となる。
【0028】
また、一実施形態の電界効果型トランジスタの製造方法では、上記基板をエッチングする方法が、ドライエッチングまたはウェットエッチング、あるいはドライエッチングとウェットエッチングとの組み合わせである。
【0029】
この実施形態によれば、上記基板の材質に応じて、ウェットエッチングが可能な場合は、ウェットエッチングを行い、ウェットエッチングが難しい場合にはドライエッチングを行うことができる。また、ドライエッチングとウェットエッチングとを組み合わせて両者の特長を活用することもできる。
【0030】
また、一実施形態の電界効果型トランジスタの製造方法では、上記基板が、ウェットエッチングが容易でない材料で作製されている場合には、ドライエッチングで上記基板をエッチングする。
【0031】
この実施形態によれば、溶液によるウェットエッチングが困難であるサファイア、炭化珪素(SiC)あるいはGaNなどの窒化物系III‐V族化合物半導体層で上記基板が作製されている場合には、ドライエッチングを採用することによって上記基板を容易にエッチングできる。
【0032】
また、一実施形態の電界効果型トランジスタの製造方法では、上記ドライエッチングに用いるエッチングガスが、塩素系ガスである。
【0033】
この実施形態によれば、塩素系のガス(塩素、塩化珪素、塩化硼素など)をドライエッチングのエッチングガスとして使用することで、溶液によるウェットエッチングが困難な材料で作製された基板に対して有効なエッチングが可能である。
【0034】
また、一実施形態の電界効果型トランジスタの製造方法では、基板上に選択成長のためのマスク材料をパターニングし、上記基板上の予め定められた箇所に上記パターニングしたマスク材料による表面加工部を形成し、
上記基板上にバッファ層を形成し、
上記表面加工部に対応する箇所から転位が生じるが上記転位を核とするV字状の非成長領域であるV欠陥が生じない成長温度条件で上記バッファ層上にチャネル層を構成する第1の窒化物系III‐V族化合物半導体層を成長させ、
上記第1の窒化物系III‐V族化合物半導体層上に上記V欠陥が生じる成長温度条件で第2の窒化物系III‐V族化合物半導体層を成長させ、
上記第2の窒化物系III‐V族化合物半導体層上に上記第2の窒化物系III‐V族化合物半導体層に生じたV欠陥を埋めないと共に上記V欠陥に連なる非成長領域が生じるが上記V欠陥とは別の新たなV欠陥を生じないような成長温度条件でチャネル層を構成する第3の窒化物系III‐V族化合物半導体層を成長させ、
上記V欠陥および上記V欠陥に連なる非成長領域に沿って形成された薄層部と上記薄層部に連なっており、かつ上記V欠陥の外に形成されていて上記薄層部よりも厚い平坦部とを有する障壁層となると共に上記第3の窒化物系III‐V族化合物半導体層とでヘテロ接合をなす第4の窒化物系III‐V族化合物半導体層を上記第3の窒化物系III‐V族化合物半導体層上に形成する。
【0035】
この実施形態の製造方法によれば、上記基板にマスク材料をパターニングすることで表面加工部を形成するので、基板をエッチングする必要がなく、基板表面の平坦性を維持できる。すなわち、基板表面をドライエッチング加工する場合には、基板の表面に加工荒れが発生することが避けられない。また、この実施形態によれば、ドライエッチングによる加工で表面加工部を形成する場合に比べて表面加工部をさらに微細にパターニングすることが可能となる。
【0036】
また、一実施形態の電界効果型トランジスタの製造方法では、上記選択成長のためのマスク材料が、酸化珪素である。
【0037】
この実施形態の製造方法によれば、選択成長のためのマスク材料(表面加工部)を酸化珪素(SiO2)としたことで、上記表面加工部上にGaNの堆積が起こりにくいから、上記表面加工部上で選択成長させ易くなる。
【0038】
また、一実施形態の電界効果型トランジスタの製造方法では、上記第1の窒化物系III‐V族化合物半導体層の成長温度が、1000℃以上である。
【0039】
この実施形態の製造方法によれば、上記第1の窒化物系III‐V族化合物半導体層にピットが形成されるのを防ぐことができる。
【0040】
また、一実施形態の電界効果型トランジスタの製造方法では、上記第2の窒化物系III‐V族化合物半導体層の成長温度が、700℃以上かつ900℃以下である。
【0041】
この実施形態の製造方法によれば、上記成長温度の下限が700℃未満の場合や上記成長温度の上限が900℃を超える場合に比べて、上記第2の窒化物系III‐V族化合物半導体層にV欠陥を容易に形成可能となる。
【0042】
また、一実施形態の電界効果型トランジスタの製造方法では、上記第2の窒化物系III‐V族化合物半導体層の層厚が、100nm以下である。
【0043】
この実施形態の製造方法によれば、上記第2の窒化物系III‐V族化合物半導体層の層厚を100nm以下とすることで、結晶性の悪い領域を可能な限り薄くできる上にV欠陥を確実に生成させることができる。すなわち、低温成長した第2の窒化物系III‐V族化合物半導体層は、その前後で作製される層(第1,第3の窒化物系III‐V族化合物半導体層)よりも結晶性が劣っている。
【0044】
また、一実施形態の電界効果型トランジスタの製造方法では、上記第2の窒化物系III‐V族化合物半導体層を成長させるときに、III族の有機金属原料としてエチル基を有する有機金属を用いる。
【0045】
この実施形態の製造方法によれば、第2の窒化物系III‐V族化合物半導体層中に大量のカーボンがドーピングされるという好ましくない現象を回避できる。すなわち、メチル基を有する有機金属(トリエチルガリウム(TEG)やトリエチルアルミニウム(TEA))を用いて第2の窒化物系III‐V族化合物半導体層を低温成長した場合には第2の窒化物系III‐V族化合物半導体層中に大量のカーボンがドーピングされるという好ましくない現象が発生する。
【0046】
また、一実施形態の電界効果型トランジスタの製造方法では、上記第3の窒化物系III‐V族化合物半導体層の成長温度が、950℃以上かつ1100℃以下である。
【0047】
この実施形態の製造方法によれば、上記成長温度の下限温度を950℃としたことで、少しのピット発生を甘受しても新たなV欠陥が第3の窒化物系III‐V族化合物半導体層に生成されないようにできる。また、上記成長温度の上限温度を1100℃としたことで、横方向成長の促進によってV欠陥が埋まらないようにできる。
【0048】
ところで、窒化物系III‐V族化合物半導体の中で1000℃以上の成長温度を必要とするAlGaNをInGaNと同程度の成長温度で結晶成長した場合、結晶中の貫通転位あるいは結晶中に形成された積層欠陥を核としてV字状の結晶成長しない部分、いわゆるV欠陥が形成される。一方で、例えば、パターン化されたサファイア基板(PSS基板)上に成長されたGaNは、横方向成長によってパターンの上に伸びてきた結晶が融合する際、パターンの頂点部分に貫通転位を形成することが明らかとなっている。
【0049】
上記の2つの現象を組み合わせることで任意の位置にV欠陥を形成することが可能となる。このV欠陥は、発光素子に対してはリーク電流の増大などの悪影響を及ぼすためにその発生を極力抑える必要があるが、本発明では発光素子では問題視されるV欠陥を積極的に用いることによってトランジスタのノーマリオフ化に役立てている。
【0050】
ここで、トランジスタの特性を極端に低下させないためには、V欠陥が形成される第2の窒化物系III‐V族化合物半導体層のみをチャネル層とすることは好ましくない。これは、V欠陥が生じるような温度で成長した窒化物系III‐V族化合物半導体層は、結晶性が劣っているからである。
【0051】
そこで、V欠陥の生じない成長温度条件で成長した第1の窒化物系III‐V族化合物半導体層を成長し、引き続いてV欠陥の生じた第2の窒化物系III‐V族化合物半導体層を有る厚みで成長した後、V欠陥の生成を抑えかつ第2の窒化物系III‐V族化合物半導体層に形成されたV欠陥を埋めない成長温度条件で成長したチャネル層となる第3の窒化物系III‐V族化合物半導体層を成長することで、すべての層を低温で成長した場合よりも優れたトランジスタ特性を実現できる。
【発明の効果】
【0052】
この発明の電界効果型トランジスタによれば、第4の窒化物系III‐V族化合物半導体層で構成する障壁層の薄層部が、第2の窒化物系III‐V族化合物半導体層のV欠陥および上記V欠陥に連なる第3の窒化物系III‐V族化合物半導体層の非成長領域上に形成されている。よって、この発明によれば、上記薄層部をエッチングを行うことなく平坦部よりも薄くできて、ゲート電極領域下でエッチングダメージの無い状態を維持してチャネル移動度の低下を回避し、オン抵抗の増大を回避しつつ、ノーマリオフ動作の電界効果型トランジスタを実現できる。
【図面の簡単な説明】
【0053】
【図1】この発明の電界効果型トランジスタの第1実施形態の層構造を示す斜視図である。
【図2】上記第1実施形態の電極を含めたトランジスタ構造の断面図である。
【図3A】この第1実施形態の電界効果型トランジスタの製造工程を説明するための斜視図である。
【図3B】上記製造工程を説明するための斜視図である。
【図3C】上記製造工程を説明するための斜視図である。
【図3D】上記製造工程を説明するための斜視図である。
【図3E】上記製造工程を説明するための斜視図である。
【図3F】上記製造工程を説明するための断面図である。
【図4A】この発明の電界効果型トランジスタの第2実施形態の製造工程を説明するための斜視図である。
【図4B】上記製造工程を説明するための斜視図である。
【図4C】上記製造工程を説明するための斜視図である。
【図4D】上記製造工程を説明するための斜視図である。
【図4E】上記製造工程を説明するための斜視図である。
【図4F】上記製造工程を説明するための斜視図である。
【図5】上記第2実施形態の電極を含めたトランジスタ構造の断面図である。
【発明を実施するための形態】
【0054】
以下、この発明を図示の実施の形態により詳細に説明する。
【0055】
(第1の実施の形態)
図1は、この発明の電界効果型トランジスタの第1実施形態の層構造を示す斜視図であり、図2は上記第1実施形態の電極を含めたトランジスタ構造の断面図である。また、図3A〜図3Eおよび図3Fは、この第1実施形態の電界効果型トランジスタの製造工程を説明するための斜視図および断面図である。
【0056】
はじめに、この第1実施形態の電界効果型トランジスタの製造工程を説明する。
【0057】
先ず、図3Aに示すサファイア基板1上にレジストまたはエッチング耐性を有する材料を塗布し、次に、図3Bに示すように、フォトリソグラフィーによって、ゲート電極下となる領域に、上記レジストからなる複数のドット状のマスクパターン10を形成する。この複数のドット状のマスクパターン10は、一列状に規則性を持って並んでいる。尚、上記レジストは、AZ系であり、厚さ10μmとする。
【0058】
次に、塩素ガスを用いたICP‐RIE(誘導結合プラズマ‐反応性イオンエッチング)でサファイア基板1を1μmだけエッチングする。このとき、エッチング中の熱などによって、ドット状のマスクパターン10は次第に縮小して行く。よって、上記エッチングによって、図3Cに示すように、上記ドット状のマスクパターン10下のサファイア基板1に、概ね先の尖った山形の形状の凸状の表面加工部11が形成される。
【0059】
次に、Ga原料ガスとしてTEG(トリエチルガリウム)を用い、図3Dに示すように、表面加工されて凸状の表面加工部11が形成されたサファイア基板1上に、低温成長GaNバッファ層2を基板温度550℃で50nmの厚さに成長させる。その後、第1の窒化物系III‐V族化合物半導体層としての第1のGaN層3を基板温度1150℃で3μmの厚さに成長させる。このとき、サファイア基板1上のGaNバッファ層2に接する底面から横方向成長してきた第1のGaN層3は、凸状の表面加工部11の頂点部分で融合する際に貫通転位12を形成する。この貫通転位12は、上記底面に形成される転位と異なり、成長の過程で消失することが無い。また、この第1のGaN層3は、基板温度1150℃で成長したことで上記貫通転位12を核とするV欠陥は生じない。上記第1のGaN層3の成長温度を1000℃以上とすることで、第1のGaN層3にピットが形成されるのを防ぐことができる。
【0060】
次に、図3Eに示すように、上記第1のGaN層3上に、第2の窒化物系III‐V族化合物半導体層としての第2のGaN層4を基板温度850℃で50nmの厚さに成長させる。このとき、この第2のGaN層4に、上記貫通転位12を核とするV字状の非成長領域であるV欠陥13が形成される。このV欠陥13の面内方向の大きさは、一例として、50nm÷tan62°= 約27nmである。図3Fの断面図に例示するように、上記V欠陥13を規定する壁面13Aと第2のGaN層4の底面4Aとがなす角度θは、一例として62°であった。なお、上記第2のGaN層4を基板温度850℃で成長させることによって、上記基板温度の下限が700℃未満の場合や上記基板温度の上限が900℃を超える場合に比べて、上記第2のGaN層4にV欠陥13を容易に形成可能となる。また、上記第2のGaN層4の層厚を100nm以下とすることで、結晶性の悪い領域を可能な限り薄くできる上にV欠陥13を確実に生成させることができる。すなわち、低温成長した第2のGaN層4は、その前後で作製される層(第1,第3のGaN層3,5)よりも結晶性が劣っている。
【0061】
また、上記第2のGaN層4を成長させるときに、III族の有機金属原料としてエチル基を有する有機金属を用いることが望ましい。この場合、第2のGaN層4中に大量のカーボンがドーピングされるという好ましくない現象を回避できる。すなわち、メチル基を有する有機金属(トリエチルガリウム(TEG)やトリエチルアルミニウム(TEA))を用いて第2のGaN層4を低温成長した場合には第2のGaN層4中に大量のカーボンがドーピングされるという好ましくない現象が発生する。
【0062】
その後、図1,図2に示すように、上記第2のGaN層4のV欠陥13を埋めないように基板温度1000℃でGaNを厚さ1μmだけ成長させて、第3の窒化物系III‐V族化合物半導体層としての第3のGaN層5を形成する。この第3のGaN層5は結晶性改善GaN層となる。この第3のGaN層5は、基板温度1000℃で成長させたことで、V欠陥13を埋めないと共に上記V欠陥13に連なる非成長領域G1が生じるが上記V欠陥13とは別の新たなV欠陥を生じない。そして、上記第3のGaN層5を上記第2のGaN層4上に形成したことにより、V欠陥13と非成長領域G1とが構成する延長V欠陥23の面内方向の大きさは、約0.56μmに拡大される。
【0063】
なお、上記第3のGaN層5の成長温度の下限温度を950℃とすることで、少しのピット発生を甘受しても新たなV欠陥が第3のGaN層5に生成されないようにできる。また、上記成長温度の上限温度を1100℃とすることで、横方向成長の促進によってV欠陥13が埋まらないようにできる。
【0064】
引き続いて、図1,図2に示すように、第4の第3の窒化物系III‐V族化合物半導体層としてのAlGaN障壁層6を成長させる。このAlGaN障壁層6は、Al組成25%、層厚25nmである。このAlGaN障壁層6は、上記V欠陥13およびV欠陥13に連なる非成長領域G1に沿って形成された薄層部6aと、この薄層部6aに連なっていると共にV欠陥13の外に形成されていて薄層部6aよりも厚い平坦部6bとを有する。なお、上記障壁層6の薄層部6aの厚さは、一例として上記平坦部6bの厚さ25nmの50%以下である。
【0065】
これにより、図1の斜視図に示すような本実施形態の層構造が形成される。そして、上記AlGaN障壁層6と第3のGaN層5とでヘテロ接合をなし、このAlGaN障壁層6の平坦部6bと上記第3のGaN層5との界面に、約8×1012cm−2の濃度の2次元電子ガス22が形成される。また、上記第1〜第3のGaN層3〜5がチャネル層10を構成している。
【0066】
この図1の層構造に、レジストでパターニングしてソース/ドレイン電極7および8を図2に示すように形成する。このソース/ドレイン電極7,8を構成するオーミック電極金属としては、Hf/Al/Hf/AuやTi/Al/Mo/Auを用いることができる。また、ソース/ドレイン電極7,8を形成する際の熱処理条件は、金属の膜厚によっても異なるが、この実施形態では800℃で1分間とした。
【0067】
引き続き、ゲート電極9を堆積する領域をパターニングしてゲート電極9を上記AlGaN障壁層6上に形成し、図2に示すように、この実施形態の電界効果型トランジスタが完成する。なお、上記ゲート電極9の材料としては、Pt,Ni,Pd,WNなどを用いることができるが、この実施形態ではWNを用いた。
【0068】
このようにして形成されたトランジスタは、ピンチオフ電圧0Vのノーマリオフ動作を示した。また、上記障壁層6の薄層部6aは、上記V欠陥13および上記V欠陥13に連なる非成長領域G1上に形成されているので、エッチングを行うことなく平坦部6bよりも薄くできる。よって、この実施形態によれば、エッチングダメージがチャネル移動度を低下させることがなく、オン抵抗の増大を回避できる。
【0069】
尚、上記実施形態では、サファイア基板をドライエッチングして凸状の表面加工部11を形成したが、基板の材質に応じて、ウェットエッチングが可能な場合は、ウェットエッチングを行い、ウェットエッチングが難しい場合にはドライエッチングを行うことができる。また、ドライエッチングとウェットエッチングとを組み合わせて両者の特長を活用することもできる。もっとも、溶液によるウェットエッチングが困難であるサファイア、炭化珪素(SiC)あるいはGaNなどの窒化物系III‐V族化合物半導体層で上記基板が作製されている場合には、ドライエッチングを採用することによって上記基板を容易にエッチングできる。また、塩素系ガス(塩素、塩化珪素、塩化硼素など)をドライエッチングのエッチングガスとして使用することで、溶液によるウェットエッチングが困難な材料で作製された基板に対して有効なエッチングが可能である。
【0070】
(第2の実施の形態)
次に、図4A〜図4Fの斜視図を順に参照して、この発明の電界効果型トランジスタの第2実施形態を製造する工程を説明する。
【0071】
まず、図4Aに示すサファイア基板51上に、図4Bに示すように、CVD法あるいはスパッタ法を用いて、厚さ200nmのSiO2膜61を形成する。ここで、このSiO2膜61の成膜方法は特に限定されず、CVD法であれば熱CVD法やプラズマCVD法などが用いることができる。また、上記成膜方法は、スパッタ法を用いてもかまわない。この実施形態では、上記SiO2膜61の成膜方法一例として、SiH4と酸素を用いたプラズマCVD法を用いた。
【0072】
次に、上記SiO2膜61上にレジストによるパターニングを行い、図4Cに示すように、ゲート電極直下となる領域に上記レジストからなる複数のドット状のマスクパターン73を形成する。この複数のドット状のマスクパターン73は、一列状に規則性を持って並んでいる。次に、上記マスクパターン73をエッチングマスクとしてバッファードフッ酸によるエッチングを行い、図4Dに示すように、ゲート電極直下となる領域にSiO2膜62をドット状に残す。このドット状のSiO2膜62がサファイア基板51上に選択成長のためにパターニングしたマスク材料による表面加工部を構成している。
【0073】
次に、図4Eに示すように、Ga原料ガスとしてTEG(トリエチルガリウム)を用い、ドット状のSiO2膜62の残るサファイア基板51上に低温成長GaNバッファ層52を基板温度550℃で50nmの厚さに成長させる。その後、第1の窒化物系III‐V族化合物半導体層としての第1のGaN層53を基板温度1150℃で3μmの厚さに成長させる。このとき、サファイア基板51上のGaNバッファ層52に接する底面から横方向成長してきた第1のGaN層53は、表面加工部としてのドット状のSiO2膜62の略中央部分で融合する際に貫通転位63を形成する。この貫通転位63は、上記底面に形成される転位と異なり、成長の過程で消失することが無い。また、この第1のGaN層53は、基板温度1150℃で成長したことで上記貫通転位63を核とするV欠陥は生じない。上記第1のGaN層53の成長温度を1000℃以上とすることで、第1のGaN層53にピットが形成されるのを防ぐことができる。
【0074】
次に、図4Fに示すように、上記第1のGaN層53上に、第2の窒化物系III‐V族化合物半導体層としての第2のGaN層54を基板温度850℃で50nmの厚さに成長させる。これにより、この第2のGaN層54に、上記貫通転位63を核とするV字状の非成長領域であるV欠陥65が形成される。このV欠陥65の面内方向の大きさは、約27nmである。なお、上記第2のGaN層54を基板温度850℃で成長させることによって、上記基板温度の下限が700℃未満の場合や上記基板温度の上限が900℃を超える場合に比べて、上記第2のGaN層54にV欠陥65を容易に形成可能となる。
【0075】
また、上記第2のGaN層54の層厚を100nm以下とすることで、結晶性の悪い領域を可能な限り薄くできる上にV欠陥65を確実に生成させることができる。すなわち、低温成長した第2のGaN層54は、その前後で作製される層(第1,第3のGaN層53,55)よりも結晶性が劣っている。
【0076】
また、上記第2のGaN層54を成長させるときに、III族の有機金属原料としてエチル基を有する有機金属を用いることが望ましい。この場合、第2のGaN層54中に大量のカーボンがドーピングされるという好ましくない現象を回避できる。すなわち、メチル基を有する有機金属(トリエチルガリウム(TEG)やトリエチルアルミニウム(TEA))を用いて第2のGaN層54を低温成長した場合には第2のGaN層54中に大量のカーボンがドーピングされるという好ましくない現象が発生する。
【0077】
その後、図5に示すように、上記第2のGaN層54のV欠陥65を埋めないように、基板温度1000℃でGaNを厚さ1μmだけ成長させて、第3の窒化物系III‐V族化合物半導体層としての第3のGaN層55を形成する。この第3のGaN層55は、結晶性改善GaN層となる。この第3のGaN層55は、基板温度1000℃で成長させたことで、V欠陥65を埋めないと共に上記V欠陥65に連なる非成長領域G51が生じるが上記V欠陥65とは別の新たなV欠陥を生じない。そして、上記第3のGaN層55を上記第2のGaN層54上に形成したことにより、V欠陥65と非成長領域G51とが構成する延長V欠陥の面内方向の大きさは、約0.56μmに拡大される。
【0078】
なお、上記第3のGaN層55の成長温度の下限温度を950℃とすることで、少しのピット発生を甘受しても新たなV欠陥が第3のGaN層55に生成されないようにできる。また、上記成長温度の上限温度を1100℃とすることで、横方向成長の促進によってV欠陥65が埋まらないようにできる。
【0079】
引き続いて、AlGaN障壁層56を成長させる。このAlGaN障壁層56は、Al組成25%、層厚25nmである。このAlGaN障壁層56は、V欠陥65およびV欠陥65に連なる非成長領域G51に沿って形成された薄層部56aと、この薄層部56aに連なっていると共にV欠陥65の外に形成されていて薄層部56aよりも厚い平坦部56bとを有する。
【0080】
これにより、図5の断面図に示すような本実施形態の層構造が形成される。そして、上記AlGaN障壁層56と第3のGaN層55とでヘテロ接合をなし、このAlGaN障壁層56の平坦部56bと第3のGaN層55との界面に、約8×1012cm−2の濃度の2次元電子ガス72が形成される。また、上記第1〜第3のGaN層53〜55がチャネル層60を構成している。
【0081】
そして、上記層構造に、レジストでパターニングしてソース/ドレイン電極57および58を形成する。このソース/ドレイン電極57,58を構成するオーミック電極金属としては、Hf/Al/Hf/AuやTi/Al/Mo/Auを用いることができる。また、ソース/ドレイン電極57,58を形成する際の熱処理条件は、金属の膜厚によっても異なるが、この実施形態では800℃で1分間とした。
【0082】
引き続き、ゲート電極59を堆積する領域をパターニングしてゲート電極59を上記AlGaN障壁層56上に形成し、図5に示すように、この実施形態の電界効果型トランジスタが完成する。尚、上記ゲート電極59の材料としては、Pt,Ni,Pd,WNなどを用いることができるが、この実施形態ではWNを用いた。
【0083】
このようにして形成されたトランジスタは、ピンチオフ電圧0Vのノーマリオフ動作を示した。また、上記障壁層56の薄層部56aは、上記V欠陥65および上記V欠陥65に連なる非成長領域G51上に形成されているので、エッチングを行うことなく平坦部56bよりも薄くできる。よって、この実施形態によれば、エッチングダメージがチャネル移動度を低下させることがなく、オン抵抗の増大を回避できる。また、上記トランジスタの製造方法によれば、上記サファイア基板51上にマスク材料SiO2をパターニングすることで表面加工部としてのドット状のSiO2膜62を形成するので、基板51をエッチングする必要がなく、基板表面の平坦性を維持できる。すなわち、基板表面をドライエッチング加工する場合には、基板51の表面に加工荒れが発生することが避けられない。また、上記製造方法によれば、ドライエッチングによる加工で表面加工部を形成する場合に比べて表面加工部をさらに微細にパターニングすることが可能となる。また、表面加工部としてドット状のSiO2膜62をなす選択成長のためのマスク材料を酸化珪素(SiO2)としたことで、上記ドット状のSiO2膜62上にGaNの堆積が起こりにくいから、上記ドット状のSiO2膜62上で選択成長させ易くなる。
【0084】
尚、上記実施形態では、基板をサファイア基板としたが、上記基板を炭化珪素(SiC)あるいはGaNなどの窒化物系III‐V族化合物半導体層としてもよい。
【0085】
(第3の実施の形態)
この発明の第3実施形態では、前述の第1または第2実施形態において、AlGaN障壁層6,56上にゲート電極9,59を形成する前に、AlGaN障壁層6,56上にSiO2(厚さ10nm)からなるゲート絶縁膜(図示せず)を堆積し、その後、ゲート電極9,59を堆積した。これにより、この第3実施形態としてのMIS型のFETを作製できる。この第3実施形態の作製条件は、上記ゲート絶縁膜をなすSiO2を作製することの他は前述の第1または第2実施形態で述べた作製条件と同様とした。
【0086】
この第3実施形態によれば、上記ゲート絶縁膜を形成することで、このゲート絶縁膜が形成されていない場合に比べて、ピンチオフ電圧を大きくできるので、回路応用に適する。一例として、上記ゲート絶縁膜を形成することで、ピンチオフ電圧が約+3Vへと上昇し、より望ましいノーマリオフ動作が実現可能となった。
【符号の説明】
【0087】
1、51 サファイア基板
2、52 低温成長GaNバッファ層
3、53 第1のGaN層
4、 第2のGaN層
5 第3のGaN層
6、56 AlGaN障壁層
6a、56a 薄層部
6b、56b 平坦部
7、8、57、58 ソース/ドレイン電極
9、59 ゲート電極
10、60 チャネル層
11 凸状の表面加工部
12、63 貫通転位
13、65 V欠陥
13A 壁面
22、72 2次元電子ガス
23 延長V欠陥
G1、G51 非成長領域
61 SiO2膜
62 ドット状のSiO2膜
【技術分野】
【0001】
この発明は、窒化物系III‐V族化合物半導体で作製された電界効果型トランジスタに関し、特に、ノーマリオフタイプの電界効果型トランジスタとその製造方法に関する。
【背景技術】
【0002】
従来、窒化物系III‐V族化合物半導体を用いたAlGaN/GaNへテロ構造電界効果型トランジスタ(HFET)では、ウルツ鉱構造を採る窒化物系III‐V族化合物半導体のC面が基板表面と平行になるようにしている。このため、ピエゾ効果や自発分極により電子が誘起され、AlGaN/GaN界面に2次元電子ガス(2DEG)が形成される。その結果、上記トランジスタは、ゲート電圧がゼロの場合でも、ソース‐ドレイン間に電圧を印加するとドレイン電流が流れることからノーマリオンタイプのトランジスタと呼ばれる。
【0003】
ところで、一般的な回路への応用を考えた場合、ゲート電圧ゼロの場合にドレイン電流が流れることの無いノーマリオフタイプのトランジスタがより望ましいことから、ノーマリオフ化のためのいくつかの方法が試みられている。
【0004】
すなわち、特許文献1(特開2000−277724号公報)には、ゲート電極下のAlGaN層をドライエッチングによって薄層化することで2DEGの量を調整してノーマリオフ化を図る技術が開示されている。
【0005】
また、非特許文献1(電子情報通信学会技術研究報告ED2005−199〜208、P35)には、ピエゾ効果や自発分極の生じないウルツ鉱構造の無極性面を用いることでノーマリオフ化を図る技術が開示されている。
【0006】
また、非特許文献2(phys.stat.sol.(a)Vol.204、 p2064)には、SiのMOSトランジスタと同様な、AlGaN/GaNヘテロ構造を用いないMIS構造トランジスタを用いることでノーマリオフ化を図る技術が開示されている。
【0007】
ところで、ノーマリオフ化に際して問題となるのは、次の(1),(2)の点をいかにして達成するかということにある。
【0008】
(1) オン抵抗の増大を避ける。
【0009】
(2) 高いチャネル移動度を維持する。
【0010】
これに対して、特許文献1の技術では、ソース/ドレイン領域に2DEGが存在するので、コンタクト領域でのオン抵抗の増大を回避できるが、チャネル領域での2DEGが減少すると共に、ドライエッチングによる薄層化のダメージがチャネル移動度を低下させるので、オン抵抗の増大が生じる。
【0011】
また、非特許文献1の技術のように、ウルツ鉱構造の無極性面(例えば、a面やm面)を用いた場合、AlGaAs/GaAs構造の場合と同じように、キャリアを生じさせるためにはAlGaN層にドーピングを行なう必要がある。その際、ソースやドレインのコンタクト抵抗を低減するためには、AlGaN層のドーピング濃度を増やさなければいけないが、ドーピング濃度を増し過ぎるとゲートリーク電流が増大してしまう。
【0012】
また、非特許文献2の技術では、2DEGを形成させる場合に比べてチャネル移動度が低いことから、オン抵抗をどうしても低減できないという問題が有る。
【0013】
このように、低いコンタクト抵抗を有し、かつ高いチャネル移動度を維持した状態でノーマリオフ型のトランジスタを実現することがいかに困難であるかが分る。
【先行技術文献】
【特許文献】
【0014】
【特許文献1】特開2000−277724号公報
【非特許文献】
【0015】
【非特許文献1】電子情報通信学会技術研究報告ED2005−199〜208、P35
【非特許文献2】phys.stat.sol.(a)Vol.204、 p2064
【発明の概要】
【発明が解決しようとする課題】
【0016】
そこで、この発明の課題は、低いコンタクト抵抗を有し、かつ、オン抵抗の増大を回避できて高いチャネル移動度を維持できるノーマリオフ動作の電界効果型トランジスタを提供することにある。
【課題を解決するための手段】
【0017】
上記課題を解決するため、この発明の電界効果型トランジスタは、表面の予め定められた箇所に形成された表面加工部を有する基板と、
上記基板上に形成されたバッファ層と、
上記バッファ層上に形成されていると共に上記表面加工部に対応する箇所に生成された転位を有するが上記転位を核とするV字状の非成長領域であるV欠陥を有さない第1の窒化物系III‐V族化合物半導体層と、
上記第1の窒化物系III‐V族化合物半導体層上に形成されていると共に上記転位を核とするV字状の非成長領域であるV欠陥を有する第2の窒化物系III‐V族化合物半導体層と、
上記第2の窒化物系III‐V族化合物半導体層上に上記V欠陥を埋めないように形成されており、かつ上記V欠陥に連なる非成長領域を有していると共に上記V欠陥とは別の新たなV欠陥を有していない第3の窒化物系III‐V族化合物半導体層と、
上記第3の窒化物系III‐V族化合物半導体層上に形成されており、上記V欠陥および上記V欠陥に連なる非成長領域に沿って形成された薄層部と上記薄層部に連なっていると共に上記V欠陥の外に形成されていて上記薄層部よりも厚い平坦部とを有する第4の窒化物系III‐V族化合物半導体層とを備え、
上記第1から第3の窒化物系III‐V族化合物半導体層がチャネル層を構成し、上記第4の窒化物系III‐V族化合物半導体層が障壁層を構成し、上記第3の窒化物系III‐V族化合物半導体層と上記第4の窒化物系III‐V族化合物半導体層とがヘテロ接合を構成していることを特徴としている。
【0018】
この発明の電界効果型トランジスタによれば、上記チャネル層と障壁層によるヘテロ接合の界面付近の上記チャネル層をなす第3の窒化物系III‐V族化合物半導体層では、上記障壁層の平坦部に面する領域に上記平坦部の厚さと組成に応じた2次元電子ガスが形成される。一方、上記チャネル層をなす第2,第3の窒化物系III‐V族化合物半導体層のうちで上記障壁層の薄層部に面する領域には、2次元電子ガスがほとんど形成されない。したがって、上記障壁層のうちの上記薄層部上にゲート電極を形成することによって、ノーマリオフ動作の電界効果型トランジスタを実現可能となる。
【0019】
また、上記障壁層の薄層部は、上記V欠陥および上記V欠陥に連なる非成長領域上に形成されているので、エッチングを行うことなく平坦部よりも薄くできる。よって、この発明によれば、エッチングダメージがチャネル移動度を低下させることがなく、オン抵抗の増大を回避できる。なお、上記障壁層の薄層部の厚さは、一例として上記平坦部の厚さの50%以下である。
【0020】
また、一実施形態の電界効果型トランジスタでは、上記V欠陥が、規則性を持って並んでいる。
【0021】
この実施形態によれば、上記V欠陥をゲート電極の下に集中的に配置させることが容易である。
【0022】
また、一実施形態の電界効果型トランジスタでは、上記規則性を持って並んでいるV欠陥の上に形成されたゲート電極を有する。
【0023】
この実施形態によれば、上記障壁層のうち、上記V欠陥上の薄層部上にゲート電極が形成されるので、ノーマリオフ動作の電界効果型トランジスタを実現できる。
【0024】
また、一実施形態の電界効果型トランジスタでは、上記第4の窒化物系III‐V族化合物半導体層とゲート電極との間に形成された絶縁膜を有する。
【0025】
この実施形態によれば、絶縁膜が形成されていない場合に比べて、ピンチオフ電圧を大きくできるので、回路応用に適する。一例として、上記絶縁膜が形成されていない場合にはピンチオフ電圧が0V程度であるのに対して、上記絶縁膜を形成することでピンチオフ電圧を+2V〜+3V程度にすることができる。
【0026】
また、一実施形態の電界効果型トランジスタの製造方法では、基板上にレジストまたはエッチング耐性を有する材料でマスクパターンを形成し、
上記基板のうち上記マスクパターンで覆われていない部分をエッチングすることによって、上記基板の予め定められた部分に凸状の表面加工部を形成し、
上記基板上にバッファ層を形成し、
上記凸状の表面加工部に対応する箇所から転位が生じるが上記転位を核とするV字状の非成長領域であるV欠陥が生じない成長温度条件で上記バッファ層上にチャネル層を構成する第1の窒化物系III‐V族化合物半導体層を成長させ、
上記第1の窒化物系III‐V族化合物半導体層上に上記V欠陥が生じる成長温度条件でチャネル層を構成する第2の窒化物系III‐V族化合物半導体層を成長させ、
上記第2の窒化物系III‐V族化合物半導体層上に上記第2の窒化物系III‐V族化合物半導体層に生じたV欠陥を埋めないと共に上記V欠陥に連なる非成長領域が生じるが上記V欠陥とは別の新たなV欠陥を生じないような成長温度条件でチャネル層を構成する第3の窒化物系III‐V族化合物半導体層を成長させ、
上記V欠陥および上記V欠陥に連なる非成長領域に沿って形成された薄層部と上記薄層部に連なっており、かつ上記V欠陥の外に形成されていて上記薄層部よりも厚い平坦部とを有する障壁層となると共に上記第3の窒化物系III‐V族化合物半導体層とでヘテロ接合をなす第4の窒化物系III‐V族化合物半導体層を上記第3の窒化物系III‐V族化合物半導体層上に形成する。
【0027】
この実施形態の製造方法によれば、マスクパターンにより上記基板をエッチングして形成した凸状の表面加工部に起因する転位が第1の窒化物系III‐V族化合物半導体層に形成され、上記転位を核とするV欠陥が第2の窒化物系III‐V族化合物半導体層に形成され、上記V欠陥に連なる非成長領域が第3の窒化物系III‐V族化合物半導体層に形成される。そして、上記障壁層の薄層部は、上記V欠陥および上記V欠陥に連なる非成長領域上に形成されて、エッチングを行うことなく平坦部よりも薄くなされるからチャネル移動度を低下させることがない。また、チャネル層をなす第2,第3の窒化物系III‐V族化合物半導体層のうちで上記障壁層の薄層部に面する領域には、2次元電子ガスがほとんど形成されない。よって、上記障壁層のうちの上記薄層部上にゲート電極を形成することによって、高いチャネル移動度を維持できると共にノーマリオフ動作の電界効果型トランジスタを実現可能となる。
【0028】
また、一実施形態の電界効果型トランジスタの製造方法では、上記基板をエッチングする方法が、ドライエッチングまたはウェットエッチング、あるいはドライエッチングとウェットエッチングとの組み合わせである。
【0029】
この実施形態によれば、上記基板の材質に応じて、ウェットエッチングが可能な場合は、ウェットエッチングを行い、ウェットエッチングが難しい場合にはドライエッチングを行うことができる。また、ドライエッチングとウェットエッチングとを組み合わせて両者の特長を活用することもできる。
【0030】
また、一実施形態の電界効果型トランジスタの製造方法では、上記基板が、ウェットエッチングが容易でない材料で作製されている場合には、ドライエッチングで上記基板をエッチングする。
【0031】
この実施形態によれば、溶液によるウェットエッチングが困難であるサファイア、炭化珪素(SiC)あるいはGaNなどの窒化物系III‐V族化合物半導体層で上記基板が作製されている場合には、ドライエッチングを採用することによって上記基板を容易にエッチングできる。
【0032】
また、一実施形態の電界効果型トランジスタの製造方法では、上記ドライエッチングに用いるエッチングガスが、塩素系ガスである。
【0033】
この実施形態によれば、塩素系のガス(塩素、塩化珪素、塩化硼素など)をドライエッチングのエッチングガスとして使用することで、溶液によるウェットエッチングが困難な材料で作製された基板に対して有効なエッチングが可能である。
【0034】
また、一実施形態の電界効果型トランジスタの製造方法では、基板上に選択成長のためのマスク材料をパターニングし、上記基板上の予め定められた箇所に上記パターニングしたマスク材料による表面加工部を形成し、
上記基板上にバッファ層を形成し、
上記表面加工部に対応する箇所から転位が生じるが上記転位を核とするV字状の非成長領域であるV欠陥が生じない成長温度条件で上記バッファ層上にチャネル層を構成する第1の窒化物系III‐V族化合物半導体層を成長させ、
上記第1の窒化物系III‐V族化合物半導体層上に上記V欠陥が生じる成長温度条件で第2の窒化物系III‐V族化合物半導体層を成長させ、
上記第2の窒化物系III‐V族化合物半導体層上に上記第2の窒化物系III‐V族化合物半導体層に生じたV欠陥を埋めないと共に上記V欠陥に連なる非成長領域が生じるが上記V欠陥とは別の新たなV欠陥を生じないような成長温度条件でチャネル層を構成する第3の窒化物系III‐V族化合物半導体層を成長させ、
上記V欠陥および上記V欠陥に連なる非成長領域に沿って形成された薄層部と上記薄層部に連なっており、かつ上記V欠陥の外に形成されていて上記薄層部よりも厚い平坦部とを有する障壁層となると共に上記第3の窒化物系III‐V族化合物半導体層とでヘテロ接合をなす第4の窒化物系III‐V族化合物半導体層を上記第3の窒化物系III‐V族化合物半導体層上に形成する。
【0035】
この実施形態の製造方法によれば、上記基板にマスク材料をパターニングすることで表面加工部を形成するので、基板をエッチングする必要がなく、基板表面の平坦性を維持できる。すなわち、基板表面をドライエッチング加工する場合には、基板の表面に加工荒れが発生することが避けられない。また、この実施形態によれば、ドライエッチングによる加工で表面加工部を形成する場合に比べて表面加工部をさらに微細にパターニングすることが可能となる。
【0036】
また、一実施形態の電界効果型トランジスタの製造方法では、上記選択成長のためのマスク材料が、酸化珪素である。
【0037】
この実施形態の製造方法によれば、選択成長のためのマスク材料(表面加工部)を酸化珪素(SiO2)としたことで、上記表面加工部上にGaNの堆積が起こりにくいから、上記表面加工部上で選択成長させ易くなる。
【0038】
また、一実施形態の電界効果型トランジスタの製造方法では、上記第1の窒化物系III‐V族化合物半導体層の成長温度が、1000℃以上である。
【0039】
この実施形態の製造方法によれば、上記第1の窒化物系III‐V族化合物半導体層にピットが形成されるのを防ぐことができる。
【0040】
また、一実施形態の電界効果型トランジスタの製造方法では、上記第2の窒化物系III‐V族化合物半導体層の成長温度が、700℃以上かつ900℃以下である。
【0041】
この実施形態の製造方法によれば、上記成長温度の下限が700℃未満の場合や上記成長温度の上限が900℃を超える場合に比べて、上記第2の窒化物系III‐V族化合物半導体層にV欠陥を容易に形成可能となる。
【0042】
また、一実施形態の電界効果型トランジスタの製造方法では、上記第2の窒化物系III‐V族化合物半導体層の層厚が、100nm以下である。
【0043】
この実施形態の製造方法によれば、上記第2の窒化物系III‐V族化合物半導体層の層厚を100nm以下とすることで、結晶性の悪い領域を可能な限り薄くできる上にV欠陥を確実に生成させることができる。すなわち、低温成長した第2の窒化物系III‐V族化合物半導体層は、その前後で作製される層(第1,第3の窒化物系III‐V族化合物半導体層)よりも結晶性が劣っている。
【0044】
また、一実施形態の電界効果型トランジスタの製造方法では、上記第2の窒化物系III‐V族化合物半導体層を成長させるときに、III族の有機金属原料としてエチル基を有する有機金属を用いる。
【0045】
この実施形態の製造方法によれば、第2の窒化物系III‐V族化合物半導体層中に大量のカーボンがドーピングされるという好ましくない現象を回避できる。すなわち、メチル基を有する有機金属(トリエチルガリウム(TEG)やトリエチルアルミニウム(TEA))を用いて第2の窒化物系III‐V族化合物半導体層を低温成長した場合には第2の窒化物系III‐V族化合物半導体層中に大量のカーボンがドーピングされるという好ましくない現象が発生する。
【0046】
また、一実施形態の電界効果型トランジスタの製造方法では、上記第3の窒化物系III‐V族化合物半導体層の成長温度が、950℃以上かつ1100℃以下である。
【0047】
この実施形態の製造方法によれば、上記成長温度の下限温度を950℃としたことで、少しのピット発生を甘受しても新たなV欠陥が第3の窒化物系III‐V族化合物半導体層に生成されないようにできる。また、上記成長温度の上限温度を1100℃としたことで、横方向成長の促進によってV欠陥が埋まらないようにできる。
【0048】
ところで、窒化物系III‐V族化合物半導体の中で1000℃以上の成長温度を必要とするAlGaNをInGaNと同程度の成長温度で結晶成長した場合、結晶中の貫通転位あるいは結晶中に形成された積層欠陥を核としてV字状の結晶成長しない部分、いわゆるV欠陥が形成される。一方で、例えば、パターン化されたサファイア基板(PSS基板)上に成長されたGaNは、横方向成長によってパターンの上に伸びてきた結晶が融合する際、パターンの頂点部分に貫通転位を形成することが明らかとなっている。
【0049】
上記の2つの現象を組み合わせることで任意の位置にV欠陥を形成することが可能となる。このV欠陥は、発光素子に対してはリーク電流の増大などの悪影響を及ぼすためにその発生を極力抑える必要があるが、本発明では発光素子では問題視されるV欠陥を積極的に用いることによってトランジスタのノーマリオフ化に役立てている。
【0050】
ここで、トランジスタの特性を極端に低下させないためには、V欠陥が形成される第2の窒化物系III‐V族化合物半導体層のみをチャネル層とすることは好ましくない。これは、V欠陥が生じるような温度で成長した窒化物系III‐V族化合物半導体層は、結晶性が劣っているからである。
【0051】
そこで、V欠陥の生じない成長温度条件で成長した第1の窒化物系III‐V族化合物半導体層を成長し、引き続いてV欠陥の生じた第2の窒化物系III‐V族化合物半導体層を有る厚みで成長した後、V欠陥の生成を抑えかつ第2の窒化物系III‐V族化合物半導体層に形成されたV欠陥を埋めない成長温度条件で成長したチャネル層となる第3の窒化物系III‐V族化合物半導体層を成長することで、すべての層を低温で成長した場合よりも優れたトランジスタ特性を実現できる。
【発明の効果】
【0052】
この発明の電界効果型トランジスタによれば、第4の窒化物系III‐V族化合物半導体層で構成する障壁層の薄層部が、第2の窒化物系III‐V族化合物半導体層のV欠陥および上記V欠陥に連なる第3の窒化物系III‐V族化合物半導体層の非成長領域上に形成されている。よって、この発明によれば、上記薄層部をエッチングを行うことなく平坦部よりも薄くできて、ゲート電極領域下でエッチングダメージの無い状態を維持してチャネル移動度の低下を回避し、オン抵抗の増大を回避しつつ、ノーマリオフ動作の電界効果型トランジスタを実現できる。
【図面の簡単な説明】
【0053】
【図1】この発明の電界効果型トランジスタの第1実施形態の層構造を示す斜視図である。
【図2】上記第1実施形態の電極を含めたトランジスタ構造の断面図である。
【図3A】この第1実施形態の電界効果型トランジスタの製造工程を説明するための斜視図である。
【図3B】上記製造工程を説明するための斜視図である。
【図3C】上記製造工程を説明するための斜視図である。
【図3D】上記製造工程を説明するための斜視図である。
【図3E】上記製造工程を説明するための斜視図である。
【図3F】上記製造工程を説明するための断面図である。
【図4A】この発明の電界効果型トランジスタの第2実施形態の製造工程を説明するための斜視図である。
【図4B】上記製造工程を説明するための斜視図である。
【図4C】上記製造工程を説明するための斜視図である。
【図4D】上記製造工程を説明するための斜視図である。
【図4E】上記製造工程を説明するための斜視図である。
【図4F】上記製造工程を説明するための斜視図である。
【図5】上記第2実施形態の電極を含めたトランジスタ構造の断面図である。
【発明を実施するための形態】
【0054】
以下、この発明を図示の実施の形態により詳細に説明する。
【0055】
(第1の実施の形態)
図1は、この発明の電界効果型トランジスタの第1実施形態の層構造を示す斜視図であり、図2は上記第1実施形態の電極を含めたトランジスタ構造の断面図である。また、図3A〜図3Eおよび図3Fは、この第1実施形態の電界効果型トランジスタの製造工程を説明するための斜視図および断面図である。
【0056】
はじめに、この第1実施形態の電界効果型トランジスタの製造工程を説明する。
【0057】
先ず、図3Aに示すサファイア基板1上にレジストまたはエッチング耐性を有する材料を塗布し、次に、図3Bに示すように、フォトリソグラフィーによって、ゲート電極下となる領域に、上記レジストからなる複数のドット状のマスクパターン10を形成する。この複数のドット状のマスクパターン10は、一列状に規則性を持って並んでいる。尚、上記レジストは、AZ系であり、厚さ10μmとする。
【0058】
次に、塩素ガスを用いたICP‐RIE(誘導結合プラズマ‐反応性イオンエッチング)でサファイア基板1を1μmだけエッチングする。このとき、エッチング中の熱などによって、ドット状のマスクパターン10は次第に縮小して行く。よって、上記エッチングによって、図3Cに示すように、上記ドット状のマスクパターン10下のサファイア基板1に、概ね先の尖った山形の形状の凸状の表面加工部11が形成される。
【0059】
次に、Ga原料ガスとしてTEG(トリエチルガリウム)を用い、図3Dに示すように、表面加工されて凸状の表面加工部11が形成されたサファイア基板1上に、低温成長GaNバッファ層2を基板温度550℃で50nmの厚さに成長させる。その後、第1の窒化物系III‐V族化合物半導体層としての第1のGaN層3を基板温度1150℃で3μmの厚さに成長させる。このとき、サファイア基板1上のGaNバッファ層2に接する底面から横方向成長してきた第1のGaN層3は、凸状の表面加工部11の頂点部分で融合する際に貫通転位12を形成する。この貫通転位12は、上記底面に形成される転位と異なり、成長の過程で消失することが無い。また、この第1のGaN層3は、基板温度1150℃で成長したことで上記貫通転位12を核とするV欠陥は生じない。上記第1のGaN層3の成長温度を1000℃以上とすることで、第1のGaN層3にピットが形成されるのを防ぐことができる。
【0060】
次に、図3Eに示すように、上記第1のGaN層3上に、第2の窒化物系III‐V族化合物半導体層としての第2のGaN層4を基板温度850℃で50nmの厚さに成長させる。このとき、この第2のGaN層4に、上記貫通転位12を核とするV字状の非成長領域であるV欠陥13が形成される。このV欠陥13の面内方向の大きさは、一例として、50nm÷tan62°= 約27nmである。図3Fの断面図に例示するように、上記V欠陥13を規定する壁面13Aと第2のGaN層4の底面4Aとがなす角度θは、一例として62°であった。なお、上記第2のGaN層4を基板温度850℃で成長させることによって、上記基板温度の下限が700℃未満の場合や上記基板温度の上限が900℃を超える場合に比べて、上記第2のGaN層4にV欠陥13を容易に形成可能となる。また、上記第2のGaN層4の層厚を100nm以下とすることで、結晶性の悪い領域を可能な限り薄くできる上にV欠陥13を確実に生成させることができる。すなわち、低温成長した第2のGaN層4は、その前後で作製される層(第1,第3のGaN層3,5)よりも結晶性が劣っている。
【0061】
また、上記第2のGaN層4を成長させるときに、III族の有機金属原料としてエチル基を有する有機金属を用いることが望ましい。この場合、第2のGaN層4中に大量のカーボンがドーピングされるという好ましくない現象を回避できる。すなわち、メチル基を有する有機金属(トリエチルガリウム(TEG)やトリエチルアルミニウム(TEA))を用いて第2のGaN層4を低温成長した場合には第2のGaN層4中に大量のカーボンがドーピングされるという好ましくない現象が発生する。
【0062】
その後、図1,図2に示すように、上記第2のGaN層4のV欠陥13を埋めないように基板温度1000℃でGaNを厚さ1μmだけ成長させて、第3の窒化物系III‐V族化合物半導体層としての第3のGaN層5を形成する。この第3のGaN層5は結晶性改善GaN層となる。この第3のGaN層5は、基板温度1000℃で成長させたことで、V欠陥13を埋めないと共に上記V欠陥13に連なる非成長領域G1が生じるが上記V欠陥13とは別の新たなV欠陥を生じない。そして、上記第3のGaN層5を上記第2のGaN層4上に形成したことにより、V欠陥13と非成長領域G1とが構成する延長V欠陥23の面内方向の大きさは、約0.56μmに拡大される。
【0063】
なお、上記第3のGaN層5の成長温度の下限温度を950℃とすることで、少しのピット発生を甘受しても新たなV欠陥が第3のGaN層5に生成されないようにできる。また、上記成長温度の上限温度を1100℃とすることで、横方向成長の促進によってV欠陥13が埋まらないようにできる。
【0064】
引き続いて、図1,図2に示すように、第4の第3の窒化物系III‐V族化合物半導体層としてのAlGaN障壁層6を成長させる。このAlGaN障壁層6は、Al組成25%、層厚25nmである。このAlGaN障壁層6は、上記V欠陥13およびV欠陥13に連なる非成長領域G1に沿って形成された薄層部6aと、この薄層部6aに連なっていると共にV欠陥13の外に形成されていて薄層部6aよりも厚い平坦部6bとを有する。なお、上記障壁層6の薄層部6aの厚さは、一例として上記平坦部6bの厚さ25nmの50%以下である。
【0065】
これにより、図1の斜視図に示すような本実施形態の層構造が形成される。そして、上記AlGaN障壁層6と第3のGaN層5とでヘテロ接合をなし、このAlGaN障壁層6の平坦部6bと上記第3のGaN層5との界面に、約8×1012cm−2の濃度の2次元電子ガス22が形成される。また、上記第1〜第3のGaN層3〜5がチャネル層10を構成している。
【0066】
この図1の層構造に、レジストでパターニングしてソース/ドレイン電極7および8を図2に示すように形成する。このソース/ドレイン電極7,8を構成するオーミック電極金属としては、Hf/Al/Hf/AuやTi/Al/Mo/Auを用いることができる。また、ソース/ドレイン電極7,8を形成する際の熱処理条件は、金属の膜厚によっても異なるが、この実施形態では800℃で1分間とした。
【0067】
引き続き、ゲート電極9を堆積する領域をパターニングしてゲート電極9を上記AlGaN障壁層6上に形成し、図2に示すように、この実施形態の電界効果型トランジスタが完成する。なお、上記ゲート電極9の材料としては、Pt,Ni,Pd,WNなどを用いることができるが、この実施形態ではWNを用いた。
【0068】
このようにして形成されたトランジスタは、ピンチオフ電圧0Vのノーマリオフ動作を示した。また、上記障壁層6の薄層部6aは、上記V欠陥13および上記V欠陥13に連なる非成長領域G1上に形成されているので、エッチングを行うことなく平坦部6bよりも薄くできる。よって、この実施形態によれば、エッチングダメージがチャネル移動度を低下させることがなく、オン抵抗の増大を回避できる。
【0069】
尚、上記実施形態では、サファイア基板をドライエッチングして凸状の表面加工部11を形成したが、基板の材質に応じて、ウェットエッチングが可能な場合は、ウェットエッチングを行い、ウェットエッチングが難しい場合にはドライエッチングを行うことができる。また、ドライエッチングとウェットエッチングとを組み合わせて両者の特長を活用することもできる。もっとも、溶液によるウェットエッチングが困難であるサファイア、炭化珪素(SiC)あるいはGaNなどの窒化物系III‐V族化合物半導体層で上記基板が作製されている場合には、ドライエッチングを採用することによって上記基板を容易にエッチングできる。また、塩素系ガス(塩素、塩化珪素、塩化硼素など)をドライエッチングのエッチングガスとして使用することで、溶液によるウェットエッチングが困難な材料で作製された基板に対して有効なエッチングが可能である。
【0070】
(第2の実施の形態)
次に、図4A〜図4Fの斜視図を順に参照して、この発明の電界効果型トランジスタの第2実施形態を製造する工程を説明する。
【0071】
まず、図4Aに示すサファイア基板51上に、図4Bに示すように、CVD法あるいはスパッタ法を用いて、厚さ200nmのSiO2膜61を形成する。ここで、このSiO2膜61の成膜方法は特に限定されず、CVD法であれば熱CVD法やプラズマCVD法などが用いることができる。また、上記成膜方法は、スパッタ法を用いてもかまわない。この実施形態では、上記SiO2膜61の成膜方法一例として、SiH4と酸素を用いたプラズマCVD法を用いた。
【0072】
次に、上記SiO2膜61上にレジストによるパターニングを行い、図4Cに示すように、ゲート電極直下となる領域に上記レジストからなる複数のドット状のマスクパターン73を形成する。この複数のドット状のマスクパターン73は、一列状に規則性を持って並んでいる。次に、上記マスクパターン73をエッチングマスクとしてバッファードフッ酸によるエッチングを行い、図4Dに示すように、ゲート電極直下となる領域にSiO2膜62をドット状に残す。このドット状のSiO2膜62がサファイア基板51上に選択成長のためにパターニングしたマスク材料による表面加工部を構成している。
【0073】
次に、図4Eに示すように、Ga原料ガスとしてTEG(トリエチルガリウム)を用い、ドット状のSiO2膜62の残るサファイア基板51上に低温成長GaNバッファ層52を基板温度550℃で50nmの厚さに成長させる。その後、第1の窒化物系III‐V族化合物半導体層としての第1のGaN層53を基板温度1150℃で3μmの厚さに成長させる。このとき、サファイア基板51上のGaNバッファ層52に接する底面から横方向成長してきた第1のGaN層53は、表面加工部としてのドット状のSiO2膜62の略中央部分で融合する際に貫通転位63を形成する。この貫通転位63は、上記底面に形成される転位と異なり、成長の過程で消失することが無い。また、この第1のGaN層53は、基板温度1150℃で成長したことで上記貫通転位63を核とするV欠陥は生じない。上記第1のGaN層53の成長温度を1000℃以上とすることで、第1のGaN層53にピットが形成されるのを防ぐことができる。
【0074】
次に、図4Fに示すように、上記第1のGaN層53上に、第2の窒化物系III‐V族化合物半導体層としての第2のGaN層54を基板温度850℃で50nmの厚さに成長させる。これにより、この第2のGaN層54に、上記貫通転位63を核とするV字状の非成長領域であるV欠陥65が形成される。このV欠陥65の面内方向の大きさは、約27nmである。なお、上記第2のGaN層54を基板温度850℃で成長させることによって、上記基板温度の下限が700℃未満の場合や上記基板温度の上限が900℃を超える場合に比べて、上記第2のGaN層54にV欠陥65を容易に形成可能となる。
【0075】
また、上記第2のGaN層54の層厚を100nm以下とすることで、結晶性の悪い領域を可能な限り薄くできる上にV欠陥65を確実に生成させることができる。すなわち、低温成長した第2のGaN層54は、その前後で作製される層(第1,第3のGaN層53,55)よりも結晶性が劣っている。
【0076】
また、上記第2のGaN層54を成長させるときに、III族の有機金属原料としてエチル基を有する有機金属を用いることが望ましい。この場合、第2のGaN層54中に大量のカーボンがドーピングされるという好ましくない現象を回避できる。すなわち、メチル基を有する有機金属(トリエチルガリウム(TEG)やトリエチルアルミニウム(TEA))を用いて第2のGaN層54を低温成長した場合には第2のGaN層54中に大量のカーボンがドーピングされるという好ましくない現象が発生する。
【0077】
その後、図5に示すように、上記第2のGaN層54のV欠陥65を埋めないように、基板温度1000℃でGaNを厚さ1μmだけ成長させて、第3の窒化物系III‐V族化合物半導体層としての第3のGaN層55を形成する。この第3のGaN層55は、結晶性改善GaN層となる。この第3のGaN層55は、基板温度1000℃で成長させたことで、V欠陥65を埋めないと共に上記V欠陥65に連なる非成長領域G51が生じるが上記V欠陥65とは別の新たなV欠陥を生じない。そして、上記第3のGaN層55を上記第2のGaN層54上に形成したことにより、V欠陥65と非成長領域G51とが構成する延長V欠陥の面内方向の大きさは、約0.56μmに拡大される。
【0078】
なお、上記第3のGaN層55の成長温度の下限温度を950℃とすることで、少しのピット発生を甘受しても新たなV欠陥が第3のGaN層55に生成されないようにできる。また、上記成長温度の上限温度を1100℃とすることで、横方向成長の促進によってV欠陥65が埋まらないようにできる。
【0079】
引き続いて、AlGaN障壁層56を成長させる。このAlGaN障壁層56は、Al組成25%、層厚25nmである。このAlGaN障壁層56は、V欠陥65およびV欠陥65に連なる非成長領域G51に沿って形成された薄層部56aと、この薄層部56aに連なっていると共にV欠陥65の外に形成されていて薄層部56aよりも厚い平坦部56bとを有する。
【0080】
これにより、図5の断面図に示すような本実施形態の層構造が形成される。そして、上記AlGaN障壁層56と第3のGaN層55とでヘテロ接合をなし、このAlGaN障壁層56の平坦部56bと第3のGaN層55との界面に、約8×1012cm−2の濃度の2次元電子ガス72が形成される。また、上記第1〜第3のGaN層53〜55がチャネル層60を構成している。
【0081】
そして、上記層構造に、レジストでパターニングしてソース/ドレイン電極57および58を形成する。このソース/ドレイン電極57,58を構成するオーミック電極金属としては、Hf/Al/Hf/AuやTi/Al/Mo/Auを用いることができる。また、ソース/ドレイン電極57,58を形成する際の熱処理条件は、金属の膜厚によっても異なるが、この実施形態では800℃で1分間とした。
【0082】
引き続き、ゲート電極59を堆積する領域をパターニングしてゲート電極59を上記AlGaN障壁層56上に形成し、図5に示すように、この実施形態の電界効果型トランジスタが完成する。尚、上記ゲート電極59の材料としては、Pt,Ni,Pd,WNなどを用いることができるが、この実施形態ではWNを用いた。
【0083】
このようにして形成されたトランジスタは、ピンチオフ電圧0Vのノーマリオフ動作を示した。また、上記障壁層56の薄層部56aは、上記V欠陥65および上記V欠陥65に連なる非成長領域G51上に形成されているので、エッチングを行うことなく平坦部56bよりも薄くできる。よって、この実施形態によれば、エッチングダメージがチャネル移動度を低下させることがなく、オン抵抗の増大を回避できる。また、上記トランジスタの製造方法によれば、上記サファイア基板51上にマスク材料SiO2をパターニングすることで表面加工部としてのドット状のSiO2膜62を形成するので、基板51をエッチングする必要がなく、基板表面の平坦性を維持できる。すなわち、基板表面をドライエッチング加工する場合には、基板51の表面に加工荒れが発生することが避けられない。また、上記製造方法によれば、ドライエッチングによる加工で表面加工部を形成する場合に比べて表面加工部をさらに微細にパターニングすることが可能となる。また、表面加工部としてドット状のSiO2膜62をなす選択成長のためのマスク材料を酸化珪素(SiO2)としたことで、上記ドット状のSiO2膜62上にGaNの堆積が起こりにくいから、上記ドット状のSiO2膜62上で選択成長させ易くなる。
【0084】
尚、上記実施形態では、基板をサファイア基板としたが、上記基板を炭化珪素(SiC)あるいはGaNなどの窒化物系III‐V族化合物半導体層としてもよい。
【0085】
(第3の実施の形態)
この発明の第3実施形態では、前述の第1または第2実施形態において、AlGaN障壁層6,56上にゲート電極9,59を形成する前に、AlGaN障壁層6,56上にSiO2(厚さ10nm)からなるゲート絶縁膜(図示せず)を堆積し、その後、ゲート電極9,59を堆積した。これにより、この第3実施形態としてのMIS型のFETを作製できる。この第3実施形態の作製条件は、上記ゲート絶縁膜をなすSiO2を作製することの他は前述の第1または第2実施形態で述べた作製条件と同様とした。
【0086】
この第3実施形態によれば、上記ゲート絶縁膜を形成することで、このゲート絶縁膜が形成されていない場合に比べて、ピンチオフ電圧を大きくできるので、回路応用に適する。一例として、上記ゲート絶縁膜を形成することで、ピンチオフ電圧が約+3Vへと上昇し、より望ましいノーマリオフ動作が実現可能となった。
【符号の説明】
【0087】
1、51 サファイア基板
2、52 低温成長GaNバッファ層
3、53 第1のGaN層
4、 第2のGaN層
5 第3のGaN層
6、56 AlGaN障壁層
6a、56a 薄層部
6b、56b 平坦部
7、8、57、58 ソース/ドレイン電極
9、59 ゲート電極
10、60 チャネル層
11 凸状の表面加工部
12、63 貫通転位
13、65 V欠陥
13A 壁面
22、72 2次元電子ガス
23 延長V欠陥
G1、G51 非成長領域
61 SiO2膜
62 ドット状のSiO2膜
【特許請求の範囲】
【請求項1】
表面の予め定められた箇所に形成された表面加工部を有する基板と、
上記基板上に形成されたバッファ層と、
上記バッファ層上に形成されていると共に上記表面加工部に対応する箇所に生成された転位を有するが上記転位を核とするV字状の非成長領域であるV欠陥を有さない第1の窒化物系III‐V族化合物半導体層と、
上記第1の窒化物系III‐V族化合物半導体層上に形成されていると共に上記転位を核とするV字状の非成長領域であるV欠陥を有する第2の窒化物系III‐V族化合物半導体層と、
上記第2の窒化物系III‐V族化合物半導体層上に上記V欠陥を埋めないように形成されており、かつ上記V欠陥に連なる非成長領域を有していると共に上記V欠陥とは別の新たなV欠陥を有していない第3の窒化物系III‐V族化合物半導体層と、
上記第3の窒化物系III‐V族化合物半導体層上に形成されており、上記V欠陥および上記V欠陥に連なる非成長領域に沿って形成された薄層部と上記薄層部に連なっていると共に上記V欠陥の外に形成されていて上記薄層部よりも厚い平坦部とを有する第4の窒化物系III‐V族化合物半導体層とを備え、
上記第1から第3の窒化物系III‐V族化合物半導体層がチャネル層を構成し、上記第4の窒化物系III‐V族化合物半導体層が障壁層を構成し、上記第3の窒化物系III‐V族化合物半導体層と上記第4の窒化物系III‐V族化合物半導体層とがヘテロ接合を構成していることを特徴とする電界効果型トランジスタ。
【請求項2】
請求項1に記載の電界効果型トランジスタにおいて、
上記V欠陥が、規則性を持って並んでいることを特徴とする電界効果型トランジスタ。
【請求項3】
請求項2に記載の電界効果型トランジスタにおいて、
上記規則性を持って並んでいるV欠陥の上に形成されたゲート電極を有することを特徴とする電界効果型トランジスタ。
【請求項4】
請求項1から3のいずれか1つに記載の電界効果型トランジスタにおいて、
上記第4の窒化物系III‐V族化合物半導体層とゲート電極との間に形成された絶縁膜を有することを特徴とする電界効果型トランジスタ。
【請求項5】
基板上にレジストまたはエッチング耐性を有する材料でマスクパターンを形成し、
上記基板のうち上記マスクパターンで覆われていない部分をエッチングすることによって、上記基板の予め定められた部分に凸状の表面加工部を形成し、
上記基板上にバッファ層を形成し、
上記凸状の表面加工部に対応する箇所から転位が生じるが上記転位を核とするV字状の非成長領域であるV欠陥が生じない成長温度条件で上記バッファ層上にチャネル層を構成する第1の窒化物系III‐V族化合物半導体層を成長させ、
上記第1の窒化物系III‐V族化合物半導体層上に上記V欠陥が生じる成長温度条件でチャネル層を構成する第2の窒化物系III‐V族化合物半導体層を成長させ、
上記第2の窒化物系III‐V族化合物半導体層上に上記第2の窒化物系III‐V族化合物半導体層に生じたV欠陥を埋めないと共に上記V欠陥に連なる非成長領域が生じるが上記V欠陥とは別の新たなV欠陥を生じないような成長温度条件でチャネル層を構成する第3の窒化物系III‐V族化合物半導体層を成長させ、
上記V欠陥および上記V欠陥に連なる非成長領域に沿って形成された薄層部と上記薄層部に連なっており、かつ上記V欠陥の外に形成されていて上記薄層部よりも厚い平坦部とを有する障壁層となると共に上記第3の窒化物系III‐V族化合物半導体層とでヘテロ接合をなす第4の窒化物系III‐V族化合物半導体層を上記第3の窒化物系III‐V族化合物半導体層上に形成することを特徴とする電界効果型トランジスタの製造方法。
【請求項6】
請求項5に記載の電界効果型トランジスタの製造方法において、
上記基板をエッチングする方法が、ドライエッチングまたはウェットエッチング、あるいはドライエッチングとウェットエッチングとの組み合わせであることを特徴とする電界効果型トランジスタの製造方法。
【請求項7】
請求項6に記載の電界効果型トランジスタの製造方法において、
上記基板が、ウェットエッチングが容易でない材料で作製されている場合には、ドライエッチングで上記基板をエッチングすることを特徴とする電界効果型トランジスタの製造方法。
【請求項8】
請求項7に記載の電界効果型トランジスタの製造方法において、
上記ドライエッチングに用いるエッチングガスが、塩素系ガスであることを特徴とする電界効果型トランジスタの製造方法。
【請求項9】
基板上に選択成長のためのマスク材料をパターニングし、上記基板上の予め定められた箇所に上記パターニングしたマスク材料による表面加工部を形成し、
上記基板上にバッファ層を形成し、
上記表面加工部に対応する箇所から転位が生じるが上記転位を核とするV字状の非成長領域であるV欠陥が生じない成長温度条件で上記バッファ層上にチャネル層を構成する第1の窒化物系III‐V族化合物半導体層を成長させ、
上記第1の窒化物系III‐V族化合物半導体層上に上記V欠陥が生じる成長温度条件でチャネル層を構成する第2の窒化物系III‐V族化合物半導体層を成長させ、
上記第2の窒化物系III‐V族化合物半導体層上に上記第2の窒化物系III‐V族化合物半導体層に生じたV欠陥を埋めないと共に上記V欠陥に連なる非成長領域が生じるが上記V欠陥とは別の新たなV欠陥を生じないような成長温度条件でチャネル層を構成する第3の窒化物系III‐V族化合物半導体層を成長させ、
上記V欠陥および上記V欠陥に連なる非成長領域に沿って形成された薄層部と上記薄層部に連なっており、かつ上記V欠陥の外に形成されていて上記薄層部よりも厚い平坦部とを有する障壁層となると共に上記第3の窒化物系III‐V族化合物半導体層とでヘテロ接合をなす第4の窒化物系III‐V族化合物半導体層を上記第3の窒化物系III‐V族化合物半導体層上に形成することを特徴とする電界効果型トランジスタの製造方法。
【請求項10】
請求項9に記載の電界効果型トランジスタの製造方法において、
上記選択成長のためのマスク材料が、酸化珪素であることを特徴とする電界効果型トランジスタの製造方法。
【請求項11】
請求項5から10のいずれか1つに記載の電界効果型トランジスタの製造方法において、
上記第1の窒化物系III‐V族化合物半導体層の成長温度が、1000℃以上であることを特徴とする電界効果型トランジスタの製造方法。
【請求項12】
請求項5から11のいずれか1つに記載の電界効果型トランジスタの製造方法において、
上記第2の窒化物系III‐V族化合物半導体層の成長温度が、700℃以上かつ900℃以下であることを特徴とする電界効果型トランジスタの製造方法。
【請求項13】
請求項12に記載の電界効果型トランジスタの製造方法において、
上記第2の窒化物系III‐V族化合物半導体層の層厚が、100nm以下であることを特徴とする電界効果型トランジスタの製造方法。
【請求項14】
請求項5から13のいずれか1つに記載の電界効果型トランジスタの製造方法において、
上記第2の窒化物系III‐V族化合物半導体層を成長させるときに、III族の有機金属原料としてエチル基を有する有機金属を用いることを特徴とする電界効果型トランジスタの製造方法。
【請求項15】
請求項5から14のいずれか1つに記載の電界効果型トランジスタの製造方法において、
上記第3の窒化物系III‐V族化合物半導体層の成長温度が、950℃以上かつ1100℃以下であることを特徴とする電界効果型トランジスタの製造方法。
【請求項1】
表面の予め定められた箇所に形成された表面加工部を有する基板と、
上記基板上に形成されたバッファ層と、
上記バッファ層上に形成されていると共に上記表面加工部に対応する箇所に生成された転位を有するが上記転位を核とするV字状の非成長領域であるV欠陥を有さない第1の窒化物系III‐V族化合物半導体層と、
上記第1の窒化物系III‐V族化合物半導体層上に形成されていると共に上記転位を核とするV字状の非成長領域であるV欠陥を有する第2の窒化物系III‐V族化合物半導体層と、
上記第2の窒化物系III‐V族化合物半導体層上に上記V欠陥を埋めないように形成されており、かつ上記V欠陥に連なる非成長領域を有していると共に上記V欠陥とは別の新たなV欠陥を有していない第3の窒化物系III‐V族化合物半導体層と、
上記第3の窒化物系III‐V族化合物半導体層上に形成されており、上記V欠陥および上記V欠陥に連なる非成長領域に沿って形成された薄層部と上記薄層部に連なっていると共に上記V欠陥の外に形成されていて上記薄層部よりも厚い平坦部とを有する第4の窒化物系III‐V族化合物半導体層とを備え、
上記第1から第3の窒化物系III‐V族化合物半導体層がチャネル層を構成し、上記第4の窒化物系III‐V族化合物半導体層が障壁層を構成し、上記第3の窒化物系III‐V族化合物半導体層と上記第4の窒化物系III‐V族化合物半導体層とがヘテロ接合を構成していることを特徴とする電界効果型トランジスタ。
【請求項2】
請求項1に記載の電界効果型トランジスタにおいて、
上記V欠陥が、規則性を持って並んでいることを特徴とする電界効果型トランジスタ。
【請求項3】
請求項2に記載の電界効果型トランジスタにおいて、
上記規則性を持って並んでいるV欠陥の上に形成されたゲート電極を有することを特徴とする電界効果型トランジスタ。
【請求項4】
請求項1から3のいずれか1つに記載の電界効果型トランジスタにおいて、
上記第4の窒化物系III‐V族化合物半導体層とゲート電極との間に形成された絶縁膜を有することを特徴とする電界効果型トランジスタ。
【請求項5】
基板上にレジストまたはエッチング耐性を有する材料でマスクパターンを形成し、
上記基板のうち上記マスクパターンで覆われていない部分をエッチングすることによって、上記基板の予め定められた部分に凸状の表面加工部を形成し、
上記基板上にバッファ層を形成し、
上記凸状の表面加工部に対応する箇所から転位が生じるが上記転位を核とするV字状の非成長領域であるV欠陥が生じない成長温度条件で上記バッファ層上にチャネル層を構成する第1の窒化物系III‐V族化合物半導体層を成長させ、
上記第1の窒化物系III‐V族化合物半導体層上に上記V欠陥が生じる成長温度条件でチャネル層を構成する第2の窒化物系III‐V族化合物半導体層を成長させ、
上記第2の窒化物系III‐V族化合物半導体層上に上記第2の窒化物系III‐V族化合物半導体層に生じたV欠陥を埋めないと共に上記V欠陥に連なる非成長領域が生じるが上記V欠陥とは別の新たなV欠陥を生じないような成長温度条件でチャネル層を構成する第3の窒化物系III‐V族化合物半導体層を成長させ、
上記V欠陥および上記V欠陥に連なる非成長領域に沿って形成された薄層部と上記薄層部に連なっており、かつ上記V欠陥の外に形成されていて上記薄層部よりも厚い平坦部とを有する障壁層となると共に上記第3の窒化物系III‐V族化合物半導体層とでヘテロ接合をなす第4の窒化物系III‐V族化合物半導体層を上記第3の窒化物系III‐V族化合物半導体層上に形成することを特徴とする電界効果型トランジスタの製造方法。
【請求項6】
請求項5に記載の電界効果型トランジスタの製造方法において、
上記基板をエッチングする方法が、ドライエッチングまたはウェットエッチング、あるいはドライエッチングとウェットエッチングとの組み合わせであることを特徴とする電界効果型トランジスタの製造方法。
【請求項7】
請求項6に記載の電界効果型トランジスタの製造方法において、
上記基板が、ウェットエッチングが容易でない材料で作製されている場合には、ドライエッチングで上記基板をエッチングすることを特徴とする電界効果型トランジスタの製造方法。
【請求項8】
請求項7に記載の電界効果型トランジスタの製造方法において、
上記ドライエッチングに用いるエッチングガスが、塩素系ガスであることを特徴とする電界効果型トランジスタの製造方法。
【請求項9】
基板上に選択成長のためのマスク材料をパターニングし、上記基板上の予め定められた箇所に上記パターニングしたマスク材料による表面加工部を形成し、
上記基板上にバッファ層を形成し、
上記表面加工部に対応する箇所から転位が生じるが上記転位を核とするV字状の非成長領域であるV欠陥が生じない成長温度条件で上記バッファ層上にチャネル層を構成する第1の窒化物系III‐V族化合物半導体層を成長させ、
上記第1の窒化物系III‐V族化合物半導体層上に上記V欠陥が生じる成長温度条件でチャネル層を構成する第2の窒化物系III‐V族化合物半導体層を成長させ、
上記第2の窒化物系III‐V族化合物半導体層上に上記第2の窒化物系III‐V族化合物半導体層に生じたV欠陥を埋めないと共に上記V欠陥に連なる非成長領域が生じるが上記V欠陥とは別の新たなV欠陥を生じないような成長温度条件でチャネル層を構成する第3の窒化物系III‐V族化合物半導体層を成長させ、
上記V欠陥および上記V欠陥に連なる非成長領域に沿って形成された薄層部と上記薄層部に連なっており、かつ上記V欠陥の外に形成されていて上記薄層部よりも厚い平坦部とを有する障壁層となると共に上記第3の窒化物系III‐V族化合物半導体層とでヘテロ接合をなす第4の窒化物系III‐V族化合物半導体層を上記第3の窒化物系III‐V族化合物半導体層上に形成することを特徴とする電界効果型トランジスタの製造方法。
【請求項10】
請求項9に記載の電界効果型トランジスタの製造方法において、
上記選択成長のためのマスク材料が、酸化珪素であることを特徴とする電界効果型トランジスタの製造方法。
【請求項11】
請求項5から10のいずれか1つに記載の電界効果型トランジスタの製造方法において、
上記第1の窒化物系III‐V族化合物半導体層の成長温度が、1000℃以上であることを特徴とする電界効果型トランジスタの製造方法。
【請求項12】
請求項5から11のいずれか1つに記載の電界効果型トランジスタの製造方法において、
上記第2の窒化物系III‐V族化合物半導体層の成長温度が、700℃以上かつ900℃以下であることを特徴とする電界効果型トランジスタの製造方法。
【請求項13】
請求項12に記載の電界効果型トランジスタの製造方法において、
上記第2の窒化物系III‐V族化合物半導体層の層厚が、100nm以下であることを特徴とする電界効果型トランジスタの製造方法。
【請求項14】
請求項5から13のいずれか1つに記載の電界効果型トランジスタの製造方法において、
上記第2の窒化物系III‐V族化合物半導体層を成長させるときに、III族の有機金属原料としてエチル基を有する有機金属を用いることを特徴とする電界効果型トランジスタの製造方法。
【請求項15】
請求項5から14のいずれか1つに記載の電界効果型トランジスタの製造方法において、
上記第3の窒化物系III‐V族化合物半導体層の成長温度が、950℃以上かつ1100℃以下であることを特徴とする電界効果型トランジスタの製造方法。
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図5】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図5】
【公開番号】特開2010−278199(P2010−278199A)
【公開日】平成22年12月9日(2010.12.9)
【国際特許分類】
【出願番号】特願2009−128802(P2009−128802)
【出願日】平成21年5月28日(2009.5.28)
【出願人】(000005049)シャープ株式会社 (33,933)
【Fターム(参考)】
【公開日】平成22年12月9日(2010.12.9)
【国際特許分類】
【出願日】平成21年5月28日(2009.5.28)
【出願人】(000005049)シャープ株式会社 (33,933)
【Fターム(参考)】
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