III−V族チャネルとIV族ソース−ドレインとを有する半導体デバイス、及びその製造方法
【課題】III−V族チャネルとIV族ソース−ドレインとを有する半導体デバイス及びその製造方法を提供する。
【解決手段】III−V族材料のエネルギーレベルの密度とドーピング濃度をIII−V族材料とIV族材料のヘテロエピタキシと素子の構造設計によって高める。本発明の方法は、基板100上にダミーゲート材料層を堆積し、フォトリソグラフィでダミーゲート材料層にダミーゲートを区画することと、ダミーゲートをマスクとして使用し、セルフアライン型イオン注入によってドーピングを行い、高温で活性化を行い、ソース−ドレイン108を形成することと、ダミーゲートを除去することと、ソース−ドレインのペアの間の基板にエッチングで凹陥部を形成することと、凹陥部にエピタキシャル法によりチャネル含有スタック素子112を形成することと、チャネル含有スタック素子上にゲート120を形成することと、を含む。
【解決手段】III−V族材料のエネルギーレベルの密度とドーピング濃度をIII−V族材料とIV族材料のヘテロエピタキシと素子の構造設計によって高める。本発明の方法は、基板100上にダミーゲート材料層を堆積し、フォトリソグラフィでダミーゲート材料層にダミーゲートを区画することと、ダミーゲートをマスクとして使用し、セルフアライン型イオン注入によってドーピングを行い、高温で活性化を行い、ソース−ドレイン108を形成することと、ダミーゲートを除去することと、ソース−ドレインのペアの間の基板にエッチングで凹陥部を形成することと、凹陥部にエピタキシャル法によりチャネル含有スタック素子112を形成することと、チャネル含有スタック素子上にゲート120を形成することと、を含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はIII−V族チャネルとIV族ソース−ドレインとを有する半導体デバイス、及びIII−V族チャネルとIV族ソース−ドレインとを有する半導体デバイスの製造方法に関する。本発明の方法はIII−V族チャネルをIV族基板上にエピタキシャル法で形成する、またはIV族ソース−ドレインをIII−V族素子構造上にエピタキシャル法で形成する方法である。
【背景技術】
【0002】
一般に、酸化シリコンからなる極薄ゲート誘電体を備える金属酸化物半導体電界効果トランジスタ(MOSFET)は、許容不能なゲートリーク電流を受けることがあるため、ゲート誘電体を酸化シリコンの代わりに高誘電率の誘電材料で形成し、ゲートリーク電流を低減することが行われる。ここでいう高誘電率とは10を超える誘電率を指す。
【0003】
しかしながら、高誘電率ゲート誘電体は多結晶シリコンと相容れないことがあり、高誘電率ゲート誘電体を含むデバイスにおいては金属ゲート電極を使用することが望ましい場合がある。金属ゲートを備えたCMOSデバイスが作られたとき、NMOSとPMOSとをそれぞれ異なる材料で作ることが可能である。異なる材料でゲートを作製するには置換ゲート工程を使用することができる。この工程では、1ペアのスペーサで挟まれた第1多結晶シリコン層が選択的に除去されて、第2多結晶シリコン層として形成し、これらのスペーサの間に溝が形成される。この溝には第1金属が充填される。そして第2多結晶シリコン層が除去され、第1金属と異なる第2金属で置換される。
【0004】
特許文献1は、置換金属ゲート電極の形成方法を開示している。ダミー誘電層と犠牲層がシリコン基板10上に順に形成される。前記ダミー誘電層と前記犠牲膜はパターニングされて、パターニングされた犠牲膜をマスクとして使い、イオン注入によって浅いソースドレイン領域14が形成される。サイドウォールスペーサ17、16が前記犠牲層18の対向する側上に順に形成される。再度イオン注入を行い、深いソースドレイン領域12が形成される。このできた構造体上に誘電層20が堆積され、前記パターニングされた犠牲層上の前記誘電層20は化学機械研磨(CMP)で除去される。前記犠牲膜が除去されて、前記サイドウォールスペーサ16、17の間にあるホールが形成される。サイドウォールスペーサ24が前記ホールに形成される。前記ダミー誘電層はウェットエッチングによって除去される。図1に示すように、シリコン基板10のサイドウォールスペーサ24の間の開口によって露出した部分は、ドライエッチングによってエッチングされて、チャネル部として溝26が形成される。図2に示すように、シリコンゲルマニウム、ゲルマニウム、InSb、また炭素ドープシリコンのようなエピタキシャル材料28が、浅いソースドレイン領域14の上表面のレベルまで前記溝26の一部に充填される。図3に示すように、前記サイドウォールスペーサ24が除去される。U字形の高誘電率誘電層32が形成される。n型金属層30が前記絶縁層32上に形成される。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】米国特許出願公開第2006/0046399A1号明細書
【発明の概要】
【発明が解決しようとする課題】
【0006】
上述の方法において、前記溝26は、基板内に形成され、単一のエピタキシャル膜の堆積によってエピタキシャル材料がキャリアチャネルとして充填される(即ち、前記エピタキシャル材料28は構造設計のない単一の層である)。このため、製造されたデバイスの電気的特性はエピタキシャル接合の品質によって影響をうけやすく、キャリアを効率的に閉じ込めることができない。また、上述の方法において、前記溝26は、深いソースドレイン領域12の深さと同じ深さに配置されている。しかしながら、ヘテロ材料をエピタキシャル成長により積み重ねることには、ヘテロ材料の欠陥が上向きにチャネル部の表面に延びて、電気的特性の低下を招くことがある。このため、このような配置は最適ではない。
【0007】
論理電子デバイスとするためにIII−V族材料がシリコン基板に組み込まれていることはデバイスの電気的特性を効果的に高めることができるが、素子のサイズが22nm以下に微細化されると、III−V族材料を使用する電界効果トランジスタはエネルギーレベルの密度とドーピング濃度の不十分という問題に直面する。
【課題を解決するための手段】
【0008】
上述の問題を解決するため、本発明はチャネル部の深さと構造を考慮に入れた設計のデバイスのコンセプトを提示する。
【0009】
本発明の一つの態様によれば、III−V族チャネルとIV族ソース−ドレインとを有する半導体デバイスは、Si基板、Ge基板、上面に成長されたSiXGe1−X(x=0〜1)またはGaNまたはシリコンゲルマニウムカーバイドを備えたSi基板、上面に成長されたSiXGe1−X(x=0〜1)またはGaNまたはシリコンゲルマニウムカーバイドを備えたGe基板、及び上面に成長されたSiXGe1−X(x=0〜1)またはGaNまたはシリコンゲルマニウムカーバイドを備えたダイヤモンド基板からなる群から選択される一つの基板と、前記基板の特定の部分をイオン注入によってドーピングして形成されたソース−ドレインと、前記ソース−ドレインのペアの間の基板に凹陥部を形成し、前記凹陥部をエピタキシャル法によりIII−V族材料で充填することによって前記ソース−ドレインに接続させて形成されたチャネル含有スタック素子と、前記チャネル含有スタック素子上に形成されたゲートと、を含む。
【0010】
本発明の他の態様によれば、III−V族キャリアチャネルとIV族ソース−ドレインとを2つの異なるエピタキシャル法によって組み合わせる。
【0011】
1つはIII−V族エピタキシャル法であり、まずIV族ソース−ドレインが形成され、III−V族チャネルがスタックされる。具体的に、Si基板、Ge基板、上面に成長されたSiXGe1−X(x=0〜1)またはGaNまたはシリコンゲルマニウムカーバイドを備えたSi基板、上面に成長されたSiXGe1−X(x=0〜1)またはGaNまたはシリコンゲルマニウムカーバイドを備えたGe基板、及び上面に成長されたSiXGe1−X(x=0〜1)またはGaNまたはシリコンゲルマニウムカーバイドを備えたダイヤモンド基板からなる群から選択される一つの基板を用意することと、前記基板上にダミーゲート材料層を堆積し、フォトリソグラフィで前記ダミーゲート材料層にダミーゲートを区画することと、前記ダミーゲートをマスクとして使用して前記基板の露出された領域をセルフアライン型イオン注入によってドーピングし、高温で活性化させ、ソース−ドレインを形成することと、前記ダミーゲートを除去することと、前記基板の前記ソース−ドレインのペアの間に、後続のエピタキシャル法でチャネル含有スタック素子を形成するための必要な深さを有する凹陥部を、エッチングで形成することと、前記凹陥部にIII−V族材料でエピタキシャル法により前記チャネル含有スタック素子を形成することと、前記チャネル含有スタック素子上にゲートを形成することと、を含むIII−V族エピタキシャル法である。
【0012】
もう1つはIV族エピタキシャル法であり、まずIII−V族チャネルがスタックされ、IV族ソース−ドレインが形成される。具体的に、III−V族基板またはGaNが成長されたSi基板を用意することと、後続のエピタキシャル法でチャネル含有スタック素子を形成するための必要な深さを有する凹陥部を前記基板にエッチングで形成することと、III−V族材料でエピタキシャル法により前記凹陥部に前記チャネル含有スタック素子を形成することと、前記基板上にダミーゲート材料層を堆積し、フォトリソグラフィで前記ダミーゲート材料層にダミーゲートを区画することと、前記ダミーゲートをマスクとして使用し、前記基板上にソース−ドレイン凹陥部を形成することと、前記ダミーゲートをマスクとして使用し、選択的ヘテロエピタキシャル法によって前記ソース−ドレイン凹陥部にIV族材料を充填することと、前記IV族材料をセルフアライン型イオン注入によってドーピングし、高温で活性化させ、ソース−ドレインを形成することと、前記ダミーゲートを除去することと、前記チャネル含有スタック素子上にゲートを形成することと、を含む。
【0013】
さらに、前記基板は、結晶面方位が(100)、(110)、または(111)であり、オフカット角が2、4、または6度である。
【0014】
また、前記ダミーゲート材料層は、絶縁材料からなる単一層または複数の絶縁材料からなるスタック層であって、その材料は酸化シリコン、シリコン酸窒化物、アルミニウム酸窒化物、またはハフニウム酸窒化物などが挙げられる。
【0015】
さらに、前記ソース−ドレインはドープされたSiXGe1−X(x=0〜1)またはシリコンゲルマニウムカーバイドからなる。
【0016】
また、前記チャネル含有スタック素子は金属酸化物半導体構造、量子井戸構造、または二次元電子ガス構造を有し、そのうち前記金属酸化物半導体構造は金属層と、高誘電率誘電層と、III−V族チャネル層とからなり、前記量子井戸構造は大エネルギーギャップ材料層と、チャネルとして小エネルギーギャップ材料層と、大エネルギーギャップ材料層とからなり、前記二次元電子ガス構造は大エネルギーギャップヘビードープ材料層と、大エネルギーギャップアンドープ材料層と、チャネルとして小エネルギーギャップアンドープ材料層と、中エネルギーギャップアンドープ材料層とからなる。
【0017】
さらに、このチャネルの材料はInN、GaN、AlN、InP、InAs、InSb、GaAs、GaSb、またはこれらの割合が異なる化合物である。
【0018】
また、本発明は、有機金属化学気相堆積(MOCVD)システム、分子ビームエピタキシ(MBE)システム、超高真空化学的気相堆積(UHVCVD)システム、原子層堆積(ALD)システムからなる群から選択される成膜システムを使い、エピタキシャル成長を行う。
【発明の効果】
【0019】
本発明の製造方法によれば、III−V族チャネルとIV族ソース−ドレインとを有する半導体素子が次の利点がある。(1)エネルギーレベルの密度とドーピング濃度のいずれも不十分という問題が解決される。(2)量子井戸または二次元電子ガスまたは金属酸化物半導体などのスタック構造の形成によってチャネルキャリアが効率的に閉じ込められる。(3)III−V族材料をシリコンゲルマニウムまたはシリコン基板に組み合わせることでコストを削減できる。(4)歪を持つIII−V族チャネルを成長することより、電気的特性をいっそう向上することできる。これは、相対的に小さい格子定数を持つIV族ソース−ドレイン、例えばSiXGe1−X(x=0〜1)ソース−ドレインは、圧縮歪を、相対的に大きい格子定数を持つIII−V族チャネル、例えばGaAsチャネルに印加するとともに、自身には引張り歪を生じて、この圧縮歪は電子移動度を高めて電流を増加することができるためである。
【図面の簡単な説明】
【0020】
【図1】先行技術におけるシャープなソース−ドレインおよび金属ゲートを備えたトランジスタを示す模式的な断面図である。
【図2】先行技術におけるシャープなソース−ドレインおよび金属ゲートを備えたトランジスタを示す模式的な断面図である。
【図3】先行技術におけるシャープなソース−ドレインおよび金属ゲートを備えたトランジスタを示す模式的な断面図である。
【図4】本発明の第1の実施例に係るIII−V族エピタキシャル法より製造した金属酸化物半導体電界効果トランジスタを示す模式的な断面図である。
【図5】本発明の第1の実施例に係るIII−V族エピタキシャル法より製造した金属酸化物半導体電界効果トランジスタを示す模式的な断面図である。
【図6】本発明の第1の実施例に係るIII−V族エピタキシャル法より製造した金属酸化物半導体電界効果トランジスタを示す模式的な断面図である。
【図7】本発明の第1の実施例に係るIII−V族エピタキシャル法より製造した金属酸化物半導体電界効果トランジスタを示す模式的な断面図である。
【図8】本発明の第1の実施例に係るIII−V族エピタキシャル法より製造した金属酸化物半導体電界効果トランジスタを示す模式的な断面図である。
【図9】本発明の第1の実施例に係るIII−V族エピタキシャル法より製造した金属酸化物半導体電界効果トランジスタを示す模式的な断面図である。
【図10】本発明の第1の実施例に係るIII−V族エピタキシャル法より製造した金属酸化物半導体電界効果トランジスタを示す模式的な断面図である。
【図11】本発明の第1の実施例に係るIII−V族エピタキシャル法より製造した金属酸化物半導体電界効果トランジスタを示す模式的な断面図である。
【図12】本発明の第2の実施例に係るIII−V族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す模式的な断面図である。
【図13】本発明の第2の実施例に係るIII−V族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す模式的な断面図である。
【図14】本発明の第2の実施例に係るIII−V族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す模式的な断面図である。
【図15】本発明の第2の実施例に係るIII−V族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す模式的な断面図である。
【図16】本発明の第2の実施例に係るIII−V族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す模式的な断面図である。
【図17】本発明の第2の実施例に係るIII−V族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す模式的な断面図である。
【図18】本発明の第2の実施例に係るIII−V族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す模式的な断面図である。
【図19】本発明の第2の実施例に係るIII−V族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す模式的な断面図である。
【図20】本発明の第3の実施例に係るIII−V族エピタキシャル法により製造した高電子移動度トランジスタを示す模式的な断面図である。
【図21】本発明の第3の実施例に係るIII−V族エピタキシャル法により製造した高電子移動度トランジスタを示す模式的な断面図である。
【図22】本発明の第3の実施例に係るIII−V族エピタキシャル法により製造した高電子移動度トランジスタを示す模式的な断面図である。
【図23】本発明の第3の実施例に係るIII−V族エピタキシャル法により製造した高電子移動度トランジスタを示す模式的な断面図である。
【図24】本発明の第3の実施例に係るIII−V族エピタキシャル法により製造した高電子移動度トランジスタを示す模式的な断面図である。
【図25】本発明の第3の実施例に係るIII−V族エピタキシャル法により製造した高電子移動度トランジスタを示す模式的な断面図である。
【図26】本発明の第3の実施例に係るIII−V族エピタキシャル法により製造した高電子移動度トランジスタを示す模式的な断面図である。
【図27】本発明の第3の実施例に係るIII−V族エピタキシャル法により製造した高電子移動度トランジスタを示す模式的な断面図である。
【図28】本発明の第4の実施例に係るIII−V族エピタキシャル法により製造した金属酸化物半導体-高電子移動度トランジスタを示す模式的な断面図である。
【図29】本発明の第4の実施例に係るIII−V族エピタキシャル法により製造した金属酸化物半導体-高電子移動度トランジスタを示す模式的な断面図である。
【図30】本発明の第4の実施例に係るIII−V族エピタキシャル法により製造した金属酸化物半導体-高電子移動度トランジスタを示す模式的な断面図である。
【図31】本発明の第4の実施例に係るIII−V族エピタキシャル法により製造した金属酸化物半導体-高電子移動度トランジスタを示す模式的な断面図である。
【図32】本発明の第4の実施例に係るIII−V族エピタキシャル法により製造した金属酸化物半導体-高電子移動度トランジスタを示す模式的な断面図である。
【図33】本発明の第4の実施例に係るIII−V族エピタキシャル法により製造した金属酸化物半導体-高電子移動度トランジスタを示す模式的な断面図である。
【図34】本発明の第4の実施例に係るIII−V族エピタキシャル法により製造した金属酸化物半導体-高電子移動度トランジスタを示す模式的な断面図である。
【図35】本発明の第4の実施例に係るIII−V族エピタキシャル法により製造した金属酸化物半導体-高電子移動度トランジスタを示す模式的な断面図である。
【図36】本発明の第5の実施例に係るIV族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す断面図である。
【図37】本発明の第5の実施例に係るIV族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す断面図である。
【図38】本発明の第5の実施例に係るIV族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す断面図である。
【図39】本発明の第5の実施例に係るIV族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す断面図である。
【図40】本発明の第5の実施例に係るIV族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す断面図である。
【図41】本発明の第5の実施例に係るIV族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す断面図である。
【図42】本発明の第5の実施例に係るIV族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す断面図である。
【図43】本発明の第5の実施例に係るIV族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す断面図である。
【図44】本発明の第5の実施例に係るIV族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す断面図である。
【図45】表1に記載された3種類のMOSFETの電気的特性ID−VG、GM−VG、ID−VDをそれぞれ示すグラフである。
【図46】表1に記載された3種類のMOSFETの電気的特性ID−VG、GM−VG、ID−VDをそれぞれ示すグラフである。
【図47】表1に記載された3種類のMOSFETの電気的特性ID−VG、GM−VG、ID−VDをそれぞれ示すグラフである。
【発明を実施するための形態】
【0021】
以下、本発明の実施例について図面を参照しながら詳細に説明する。
(第1の実施例)
【0022】
第1の実施例1ではIII−V族エピタキシャル法を使って金属酸化物半導体電界効果トランジスタ1を製造する。
【0023】
図4に示すように、p型SiXGe1−X(x=0〜1)層104が形成されたp型シリコン基板102を用意する。ここではこれ以降、p型SiXGe1−X層104を有するp型シリコン基板102をSiXGe1−X基板100と呼ぶ。クリーニング後、前記SiXGe1−X基板100上に第1の二酸化シリコン層106を堆積する。
【0024】
図5に示すように、フォトリソグラフィを使ってダミーゲート106a及び残存第1の二酸化シリコン層106bを区画する。前記ダミーゲート106a及び前記残存第1の二酸化シリコン層106bをマスクとして使い、セルフアライン型イオン注入によって前記SiXGe1−X基板100をPドーパントでドープし、n+ソース−ドレイン108を形成する。図6に示すように、第2の二酸化シリコン層110を、表面の全体を覆って堆積する。その後、前記n+ソース−ドレイン108を高温で活性化する。
【0025】
図7に示すように、前記ダミーゲート106a及びその直上の前記第2の二酸化シリコン層110をエッチングによって除去する。
【0026】
図8に示すように、残存する前記第2の二酸化シリコン層110上にエッチングマスクとしてレジストPRを形成し、前記SiXGe1−X基板100を必要な深さまでエッチングして凹陥部124を形成する。
【0027】
図9に示すように、前記レジストPRを除去する。エピタキシャル法によってIII−V族材料で前記凹陥部124に高電子移動度III−V族チャネル層112を形成する。このできた構造上に高誘電率ゲート誘電層114を形成する。
【0028】
図10に示すように、前記n+ソース−ドレイン108上方にある前記第2の二酸化シリコン膜110および前記高誘電率ゲート誘電層114にコンタクトホール116を区画する。
【0029】
図11に示すように、金属化プロセスによってTiNまたはTaNからなるソース−ドレインプラグコンタクト118を前記コンタクトホール116内に形成し、前記高電子移動度III−V族チャネル層112上にTiNまたはTaNからなる金属ゲート120を形成する。最後に、前記シリコン基板102の上述の各膜層が成長されている側と反対側にAlからなる裏面コンタクト122を形成する。
(第2の実施例)
【0030】
第2の実施例ではIII−V族エピタキシャル法を使って量子井戸電界効果トランジスタ(QWFET)2を製造する。
【0031】
図12に示すように、p型SiXGe1−X(x=0〜1)層204が形成されたp型シリコン基板202を用意する。ここではこれ以降、p型SiXGe1−X膜204を有するp型シリコン基板202をSiXGe1−X基板200と呼ぶ。クリーニング後、前記SiXGe1−X基板200上に第1の二酸化シリコン層206を堆積する。
【0032】
図13に示すように、フォトリソグラフィを使ってダミーゲート206a及び残存第1の二酸化シリコン層206bを区画する。前記ダミーゲート206a及び前記残存第1の二酸化シリコン層206bをマスクとして使い、セルフアライン型イオン注入によって前記SiXGe1−X基板200をPドーパントでドープし、n+ソース−ドレイン208を形成する。図14に示すように、第2の二酸化シリコン層210を、表面の全体を覆って堆積する。その後、前記n+ソース−ドレイン208を高温で活性化する。
【0033】
図15に示すように、前記ダミーゲート206a及びその直上の前記第2の二酸化シリコン層210をエッチングによって除去する。
【0034】
図16に示すように、残存する前記第2の二酸化シリコン膜210上にエッチングマスクとしてレジストPRを形成し、前記SiXGe1−X基板200を後述のスタック素子に必要な深さまでエッチングして凹陥部228を形成する。
【0035】
図17に示すように、前記レジストPRを除去する。エピタキシャル法によってIII−V族第1の大エネルギーギャップ閉じ込め層212、III−V族小エネルギーギャップチャネル層214、III−V族第2の大エネルギーギャップ閉じ込め層216をこの順で前記凹陥部228に形成し、III−V族量子井戸構造を有するスタック素子218とする。
【0036】
図18に示すように、前記n+ソース−ドレイン208上方にある前記第2の二酸化シリコン膜210にコンタクトホール220を区画する。
【0037】
図19に示すように、金属化プロセスによってAlからなるソース−ドレインプラグコンタクト222を前記コンタクトホール220内に形成する。III−V族量子井戸構造を有するスタック素子218上にPtまたはTiからなる金属ゲート224を形成する。最後に、前記シリコン基板202の上述の各膜層が成長されている側と反対側にAlからなる裏面コンタクト226を形成する。
(第3の実施例)
【0038】
第3の実施例ではIII−V族エピタキシャル法を使って高電子移動度トランジスタ(HEMT)3を製造する。
【0039】
図20に示すように、p型SiXGe1−X(x=0〜1)層304が形成されたp型シリコン基板302を用意する。ここではこれ以降、p型SiXGe1−X層304を有するp型シリコン基板302をSiXGe1−X基板300と呼ぶ。クリーニング後、前記SiXGe1−X基板300上に第1の二酸化シリコン層306を堆積する。
【0040】
図21に示すように、フォトリソグラフィを使ってダミーゲート306a及び残存第1の二酸化シリコン層306bを区画する。前記ダミーゲート306a及び前記残存第1の二酸化シリコン層306bをマスクとして使い、セルフアライン型イオン注入によって前記SiXGe1−X基板300をPドーパントでドープし、n+ソース−ドレイン308を形成する。図22に示すように、第2の二酸化シリコン層310を、表面の全体を覆って堆積する。その後、前記n+ソース−ドレイン308を高温で活性化する。
【0041】
図23に示すように、前記ダミーゲート306a及びその直上の前記第2の二酸化シリコン層310をエッチングによって除去する。
【0042】
図24に示すように、残存する前記第2の二酸化シリコン層310上にエッチングマスクとしてレジストPRを形成し、前記SiXGe1−X基板300を後述するスタック素子に必要な深さまでエッチングして凹陥部330を形成する。
【0043】
図25に示すように、前記レジストPRを除去する。エピタキシャル法によってIII−V族アンドープ中エネルギーギャップ閉じ込め層312、III−V族アンドープ小エネルギーギャップチャネル層314、III−V族アンドープ大エネルギーギャップスペーサ層316、III−V族n+ドープ大エネルギーギャップ閉じ込め層318をこの順で前記凹陥部330に形成し、III−V族二次元電子ガス構造を有するスタック素子320とする。
【0044】
図26に示すように、前記ソース−ドレイン308上方にある残存する前記第2の二酸化シリコン膜310にコンタクトホール322を区画する。
【0045】
図27に示すように、金属化プロセスによってソース−ドレインプラグコンタクト324を前記コンタクトホール322内に形成する。III−V族二次元電子ガス構造を有するスタック素子320上に金属ゲート326を形成する。最後に、前記シリコン基板302の上述の各膜層が成長されている側と反対側にAlからなる裏面コンタクト328を形成する。
(第4の実施例)
【0046】
第4の実施例ではIII−V族エピタキシャル法を使って金属酸化物半導体-高電子移動度トランジスタ(MOS−HEMT)4を製造する。
【0047】
図28に示すように、SiXGe1−X(x=0〜1)層404が形成されたシリコン基板402を用意する。ここではこれ以降、SiXGe1−X層404を有するシリコン基板402をSiXGe1−X基板400と呼ぶ。クリーニング後、前記SiXGe1−X基板400上に第1の二酸化シリコン層406を堆積する。
【0048】
図29に示すように、フォトリソグラフィを使ってダミーゲート406a及び残存第1の二酸化シリコン層406bを区画する。前記ダミーゲート406a及び前記残存第1の二酸化シリコン膜406bをマスクとして使い、セルフアライン型イオン注入によって前記SiXGe1−X基板400をPドーパントでドープし、n+ソース−ドレイン408を形成する。図30に示すように、第2の二酸化シリコン層410を、表面の全体を覆って堆積する。その後、前記ソース−ドレイン408を高温で活性化する。
【0049】
図31に示すように、前記ダミーゲート406a及びその直上の前記第2の二酸化シリコン層410をエッチングによって除去する。
【0050】
図32に示すように、残存する前記第2の二酸化シリコン層410上にエッチングマスクとしてレジストPRを形成し、前記SiXGe1−X基板400を後述するスタック素子に必要な深さまでエッチングして凹陥部432を形成する。
【0051】
図33に示すように、前記レジストPRを除去する。エピタキシャル法によってIII−V族アンドープ中エネルギーギャップ閉じ込め層412、III−V族アンドープ小エネルギーギャップチャネル層414、III−V族アンドープ大エネルギーギャップスペーサ層416、III−V族n+ドープ大エネルギーギャップ閉じ込め層418をこの順で前記凹陥部432に形成し、III−V族二次元電子ガス構造を有するスタック素子420とする。前記III−V族二次元電子ガス構造を有するスタック素子420上に高誘電率ゲート誘電層422を形成する。
【0052】
図34に示すように、前記n+ソース−ドレイン408上方にある前記第2の二酸化シリコン層410及び高誘電率ゲート誘電層422にコンタクトホール424を区画する。
【0053】
図35に示すように、金属化プロセスによってソース−ドレインプラグコンタクト426を前記コンタクトホール424内に形成する。前記III−V族二次元電子ガス構造を有するスタック素子420上に金属ゲート428を形成する。最後に、前記シリコン基板402の上述の各膜層が成長されている側と反対側にAlからなる裏面コンタクト430を形成する。
(第5の実施例)
【0054】
第5の実施例ではIV族エピタキシャル法を使って量子井戸電界効果トランジスタ5を製造する。
【0055】
GaAsようなのIII−V族基板502を用意する。図36に示すように、前記III−V族基板502を後続のスタック素子に必要な深さまでエッチングして凹陥部524を形成する。
【0056】
図37に示すように、エピタキシャル法によって前記凹陥部524にIII−V族第1の大エネルギーギャップ閉じ込め層504、III−V族小エネルギーギャップチャネル層506、III−V族第2の大エネルギーギャップ閉じ込め層508をこの順で形成してIII−V族量子井戸構造を持つスタック素子510とする。
【0057】
図38に示すように、二酸化シリコン層512を、表面の全体を覆って堆積する。図39に示すように、フォトリソグラフィを使ってダミーゲート512a及び残存二酸化シリコン層512bを区画する。図40に示すように、前記ダミーゲート512a及び前記残存二酸化シリコン膜512b上にエッチングマスクとしてレジストPRを形成し、前記III−V族基板502の露出された部分をエッチングしてソース−ドレイン凹陥部514を形成する。
【0058】
図41と図42に示すように、前記レジストを除去してから選択的ヘテロエピタキシャル法によって前記ソース−ドレイン凹陥部514にIV族SiGe材料516を充填する。前記IV族SiGe材料516は、前記ダミーゲート512a及び前記残存二酸化シリコン膜512bをマスクとして使い、セルフアライン型イオン注入によってN型ドーパントでドープされ、ソース−ドレイン518が形成される。その後、前記ソース−ドレイン518を高温で活性化する。
【0059】
図43に示すように、前記ダミーゲート512aを除去する。図44に示すように、前記III−V族量子井戸構造510上に金属ゲート520を形成する。前記ソース−ドレイン518上にソース−ドレインコンタクト522を形成する。
【0060】
電気的特性のシミュレーション結果
以下、III−V族チャネルとIV族ソース−ドレインとを有する電界効果トランジスタの電気的特性を、ISE−TCADシミュレーションソフトウェアを使って模擬し、本発明の効果を評価する。ここで評価される本発明に係る電界効果トランジスタは、付録に示すように、GaAsチャネルとGeソース−ドレイン構造を備え、GaAsn−MOSFET及び先行技術のSi n−MOSFETと比較するために用いられる。これら3つのFET間の主な違いはソース−ドレインのドーピング濃度である。表1に組成とドーピング条件を示す。
【0061】
【表1】
【0062】
図45〜47のグラフは、表1に記載された3種類のMOSFETの電気の特性ID−VG、GM−VG、ID−VDをそれぞれ示す。ここでシミュレートされたチャネルサイズは100nmである。図45及び図46から分かるように、高キャリア移動度III−V族チャネルを持つMOSFETは駆動電流とコンダクタンスの性質を効率的に向上するために用いることができ、Geソース−ドレインを持つGaAsn−MOSFETはデバイス全体の特性をさらに向上できる。比較の都合の上、図45〜47で現れる表1に記載された3種類のMOSFETの電気的特性を表2にまとめる。
【0063】
【表2】
【0064】
表2から分かるように、本発明に係るGeソース−ドレインを持つGaAsMOSFETは、コンダクタンスGMを、Si MOSFETと比べて130%に、GaAs MOSFETと比べて12%に伸ばす。本発明に係るGeソース−ドレインを持つGaAs MOSFETは、GaAs MOSFETと比べて、駆動電流IDを、リニアゾーンと飽和ゾーンでそれぞれ22%と18%に伸ばす。
【0065】
上述の電界効果トランジスタのシミュレーション結果によると、本発明のIII−V族チャネルとIVソース−ドレインとを持つヘテロ電界効果素子は電気的特性を著しく向上する。また、本発明の提供するエピタキシャル法は、他の種類の電界効果素子、例えば高電子移動度トランジスタにも適用可能である。
【産業上の利用可能性】
【0066】
本発明に係る半導体デバイスは、例えばSiXGe1−X(x=0〜1)最上層またはSi(Ge)基板上において金属酸化物半導体トランジスタ、高電子移動度トランジスタ(HEMT)、または量子井戸トランジスタを形成する論理素子製品に適用することができる。
【0067】
本発明について最良の実施例を参照しながら説明してきたが、以下の特許請求の範囲において定義される本発明の要旨の範囲を逸脱しない限り適宜的な変更や代替を行うことができる。
【符号の説明】
【0068】
1・・・金属酸化物半導体電界効果トランジスタ、2・・・量子井戸電界効果トランジスタ、3・・・高電子移動度トランジスタ、4・・・金属酸化物半導体-高電子移動度トランジスタ、5・・・量子井戸電界効果トランジスタ、10・・・シリコン基板、12・・・深いソース−ドレイン領域、14・・・浅いソース−ドレイン領域、16・・・サイドウォールスペーサ、17・・・サイドウォールスペーサ、20・・・誘電層、24・・・サイドウォールスペーサ、26・・・溝、28・・・エピタキシャル材料、30・・・n型金属層、32・・・高誘電率誘電層、100・・・SiXGe1−X基板、102・・・p型シリコン基板、104・・・p型SiXGe1−X層、106・・・第1の二酸化シリコン層、106a・・・ダミーゲート、106b・・・残存第1の二酸化シリコン層、108・・・n+ソース−ドレイン、110・・・第2の二酸化シリコン層、112・・・高電子移動度III−V族チャネル層、114・・・高誘電率ゲート誘電層、116・・・コンタクトホール、118・・・ソース−ドレインプラグコンタクト、120・・・金属ゲート、122・・・裏面コンタクト、124・・・凹陥部、200・・・SiXGe1−X基板、202・・・p型シリコン基板、204・・・p型SiXGe1−X層、206・・・第1の二酸化シリコン層、206a・・・ダミーゲート、206b・・・残存第1の二酸化シリコン層、208・・・n+ソース−ドレイン、210・・・第2の二酸化シリコン層、212・・・III−V族第1の大エネルギーギャップ閉じ込め層、214・・・III−V族小エネルギーギャップチャネル層、216・・・III−V族第2の大エネルギーギャップ閉じ込め層、218・・・III−V族量子井戸構造を有するスタック素子、220・・・コンタクトホール、222・・・ソース−ドレインプラグコンタクト、224・・・金属ゲート、226・・・裏面コンタクト、228・・・凹陥部、300・・・SiXGe1−X基板、302・・・p型シリコン基板、304・・・p型SiXGe1−X層、306・・・第1の二酸化シリコン層、306a・・・ダミーゲート、306b・・・残存第1の二酸化シリコン層、308・・・n+ソース−ドレイン、310・・・第2の二酸化シリコン層、312・・・III−V族アンドープ中エネルギーギャップ閉じ込め層、314・・・III−V族アンドープ小エネルギーギャップチャネル層、316・・・III−V族アンドープ大エネルギーギャップスペーサ層、318・・・III−V族n+ドープ大エネルギーギャップ閉じ込め層、320・・・III−V族二次元電子ガス構造を有するスタック素子、322・・・コンタクトホール、324・・・ソース−ドレインプラグコンタクト、326・・・金属ゲート、328・・・裏面コンタクト、330・・・凹陥部、400・・・SiXGe1−X基板、402・・・シリコン基板、404・・・SiXGe1−X層、406・・・第1の二酸化シリコン層、406a・・・ダミーゲート、406b・・・残存第1の二酸化シリコン層、408・・・n+ソース−ドレイン、410・・・第2の二酸化シリコン層、412・・・III−V族アンドープ中エネルギーギャップ閉じ込め層、414・・・III−V族アンドープ小エネルギーギャップチャネル層、416・・・III−V族アンドープ大エネルギーギャップスペーサ層、418・・・III−V族n+ドープ大エネルギーギャップ閉じ込め層、420・・・III−V族二次元電子ガス構造を有するスタック素子、422・・・高誘電率ゲート誘電層、424・・・コンタクトホール、426・・・ソース−ドレインプラグコンタクト、428・・・金属ゲート、430・・・裏面コンタクト、432・・・凹陥部、502・・・III−V族基板、504・・・III−V族第1の大エネルギーギャップ閉じ込め層、506・・・III−V族小エネルギーギャップチャネル層、508・・・III−V族第2の大エネルギーギャップ閉じ込め層、510・・・III−V族量子井戸構造を持つスタック素子、512・・・二酸化シリコン層、512a・・・ダミーゲート、512b・・・残存二酸化シリコン層、514・・・ソース−ドレイン凹陥部、516・・・IV族SiGe材料、518・・・ソース−ドレイン、520・・・金属ゲート、522・・・ソース−ドレインコンタクト、524・・・凹陥部、PR・・・レジスト。
【0069】
付録
特許出願:III−V族チャネルとIV族ソース−ドレインとを有する半導体デバイス、及びその製造方法
【0070】
【技術分野】
【0001】
本発明はIII−V族チャネルとIV族ソース−ドレインとを有する半導体デバイス、及びIII−V族チャネルとIV族ソース−ドレインとを有する半導体デバイスの製造方法に関する。本発明の方法はIII−V族チャネルをIV族基板上にエピタキシャル法で形成する、またはIV族ソース−ドレインをIII−V族素子構造上にエピタキシャル法で形成する方法である。
【背景技術】
【0002】
一般に、酸化シリコンからなる極薄ゲート誘電体を備える金属酸化物半導体電界効果トランジスタ(MOSFET)は、許容不能なゲートリーク電流を受けることがあるため、ゲート誘電体を酸化シリコンの代わりに高誘電率の誘電材料で形成し、ゲートリーク電流を低減することが行われる。ここでいう高誘電率とは10を超える誘電率を指す。
【0003】
しかしながら、高誘電率ゲート誘電体は多結晶シリコンと相容れないことがあり、高誘電率ゲート誘電体を含むデバイスにおいては金属ゲート電極を使用することが望ましい場合がある。金属ゲートを備えたCMOSデバイスが作られたとき、NMOSとPMOSとをそれぞれ異なる材料で作ることが可能である。異なる材料でゲートを作製するには置換ゲート工程を使用することができる。この工程では、1ペアのスペーサで挟まれた第1多結晶シリコン層が選択的に除去されて、第2多結晶シリコン層として形成し、これらのスペーサの間に溝が形成される。この溝には第1金属が充填される。そして第2多結晶シリコン層が除去され、第1金属と異なる第2金属で置換される。
【0004】
特許文献1は、置換金属ゲート電極の形成方法を開示している。ダミー誘電層と犠牲層がシリコン基板10上に順に形成される。前記ダミー誘電層と前記犠牲膜はパターニングされて、パターニングされた犠牲膜をマスクとして使い、イオン注入によって浅いソースドレイン領域14が形成される。サイドウォールスペーサ17、16が前記犠牲層18の対向する側上に順に形成される。再度イオン注入を行い、深いソースドレイン領域12が形成される。このできた構造体上に誘電層20が堆積され、前記パターニングされた犠牲層上の前記誘電層20は化学機械研磨(CMP)で除去される。前記犠牲膜が除去されて、前記サイドウォールスペーサ16、17の間にあるホールが形成される。サイドウォールスペーサ24が前記ホールに形成される。前記ダミー誘電層はウェットエッチングによって除去される。図1に示すように、シリコン基板10のサイドウォールスペーサ24の間の開口によって露出した部分は、ドライエッチングによってエッチングされて、チャネル部として溝26が形成される。図2に示すように、シリコンゲルマニウム、ゲルマニウム、InSb、また炭素ドープシリコンのようなエピタキシャル材料28が、浅いソースドレイン領域14の上表面のレベルまで前記溝26の一部に充填される。図3に示すように、前記サイドウォールスペーサ24が除去される。U字形の高誘電率誘電層32が形成される。n型金属層30が前記絶縁層32上に形成される。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】米国特許出願公開第2006/0046399A1号明細書
【発明の概要】
【発明が解決しようとする課題】
【0006】
上述の方法において、前記溝26は、基板内に形成され、単一のエピタキシャル膜の堆積によってエピタキシャル材料がキャリアチャネルとして充填される(即ち、前記エピタキシャル材料28は構造設計のない単一の層である)。このため、製造されたデバイスの電気的特性はエピタキシャル接合の品質によって影響をうけやすく、キャリアを効率的に閉じ込めることができない。また、上述の方法において、前記溝26は、深いソースドレイン領域12の深さと同じ深さに配置されている。しかしながら、ヘテロ材料をエピタキシャル成長により積み重ねることには、ヘテロ材料の欠陥が上向きにチャネル部の表面に延びて、電気的特性の低下を招くことがある。このため、このような配置は最適ではない。
【0007】
論理電子デバイスとするためにIII−V族材料がシリコン基板に組み込まれていることはデバイスの電気的特性を効果的に高めることができるが、素子のサイズが22nm以下に微細化されると、III−V族材料を使用する電界効果トランジスタはエネルギーレベルの密度とドーピング濃度の不十分という問題に直面する。
【課題を解決するための手段】
【0008】
上述の問題を解決するため、本発明はチャネル部の深さと構造を考慮に入れた設計のデバイスのコンセプトを提示する。
【0009】
本発明の一つの態様によれば、III−V族チャネルとIV族ソース−ドレインとを有する半導体デバイスは、Si基板、Ge基板、上面に成長されたSiXGe1−X(x=0〜1)またはGaNまたはシリコンゲルマニウムカーバイドを備えたSi基板、上面に成長されたSiXGe1−X(x=0〜1)またはGaNまたはシリコンゲルマニウムカーバイドを備えたGe基板、及び上面に成長されたSiXGe1−X(x=0〜1)またはGaNまたはシリコンゲルマニウムカーバイドを備えたダイヤモンド基板からなる群から選択される一つの基板と、前記基板の特定の部分をイオン注入によってドーピングして形成されたソース−ドレインと、前記ソース−ドレインのペアの間の基板に凹陥部を形成し、前記凹陥部をエピタキシャル法によりIII−V族材料で充填することによって前記ソース−ドレインに接続させて形成されたチャネル含有スタック素子と、前記チャネル含有スタック素子上に形成されたゲートと、を含む。
【0010】
本発明の他の態様によれば、III−V族キャリアチャネルとIV族ソース−ドレインとを2つの異なるエピタキシャル法によって組み合わせる。
【0011】
1つはIII−V族エピタキシャル法であり、まずIV族ソース−ドレインが形成され、III−V族チャネルがスタックされる。具体的に、Si基板、Ge基板、上面に成長されたSiXGe1−X(x=0〜1)またはGaNまたはシリコンゲルマニウムカーバイドを備えたSi基板、上面に成長されたSiXGe1−X(x=0〜1)またはGaNまたはシリコンゲルマニウムカーバイドを備えたGe基板、及び上面に成長されたSiXGe1−X(x=0〜1)またはGaNまたはシリコンゲルマニウムカーバイドを備えたダイヤモンド基板からなる群から選択される一つの基板を用意することと、前記基板上にダミーゲート材料層を堆積し、フォトリソグラフィで前記ダミーゲート材料層にダミーゲートを区画することと、前記ダミーゲートをマスクとして使用して前記基板の露出された領域をセルフアライン型イオン注入によってドーピングし、高温で活性化させ、ソース−ドレインを形成することと、前記ダミーゲートを除去することと、前記基板の前記ソース−ドレインのペアの間に、後続のエピタキシャル法でチャネル含有スタック素子を形成するための必要な深さを有する凹陥部を、エッチングで形成することと、前記凹陥部にIII−V族材料でエピタキシャル法により前記チャネル含有スタック素子を形成することと、前記チャネル含有スタック素子上にゲートを形成することと、を含むIII−V族エピタキシャル法である。
【0012】
もう1つはIV族エピタキシャル法であり、まずIII−V族チャネルがスタックされ、IV族ソース−ドレインが形成される。具体的に、III−V族基板またはGaNが成長されたSi基板を用意することと、後続のエピタキシャル法でチャネル含有スタック素子を形成するための必要な深さを有する凹陥部を前記基板にエッチングで形成することと、III−V族材料でエピタキシャル法により前記凹陥部に前記チャネル含有スタック素子を形成することと、前記基板上にダミーゲート材料層を堆積し、フォトリソグラフィで前記ダミーゲート材料層にダミーゲートを区画することと、前記ダミーゲートをマスクとして使用し、前記基板上にソース−ドレイン凹陥部を形成することと、前記ダミーゲートをマスクとして使用し、選択的ヘテロエピタキシャル法によって前記ソース−ドレイン凹陥部にIV族材料を充填することと、前記IV族材料をセルフアライン型イオン注入によってドーピングし、高温で活性化させ、ソース−ドレインを形成することと、前記ダミーゲートを除去することと、前記チャネル含有スタック素子上にゲートを形成することと、を含む。
【0013】
さらに、前記基板は、結晶面方位が(100)、(110)、または(111)であり、オフカット角が2、4、または6度である。
【0014】
また、前記ダミーゲート材料層は、絶縁材料からなる単一層または複数の絶縁材料からなるスタック層であって、その材料は酸化シリコン、シリコン酸窒化物、アルミニウム酸窒化物、またはハフニウム酸窒化物などが挙げられる。
【0015】
さらに、前記ソース−ドレインはドープされたSiXGe1−X(x=0〜1)またはシリコンゲルマニウムカーバイドからなる。
【0016】
また、前記チャネル含有スタック素子は金属酸化物半導体構造、量子井戸構造、または二次元電子ガス構造を有し、そのうち前記金属酸化物半導体構造は金属層と、高誘電率誘電層と、III−V族チャネル層とからなり、前記量子井戸構造は大エネルギーギャップ材料層と、チャネルとして小エネルギーギャップ材料層と、大エネルギーギャップ材料層とからなり、前記二次元電子ガス構造は大エネルギーギャップヘビードープ材料層と、大エネルギーギャップアンドープ材料層と、チャネルとして小エネルギーギャップアンドープ材料層と、中エネルギーギャップアンドープ材料層とからなる。
【0017】
さらに、このチャネルの材料はInN、GaN、AlN、InP、InAs、InSb、GaAs、GaSb、またはこれらの割合が異なる化合物である。
【0018】
また、本発明は、有機金属化学気相堆積(MOCVD)システム、分子ビームエピタキシ(MBE)システム、超高真空化学的気相堆積(UHVCVD)システム、原子層堆積(ALD)システムからなる群から選択される成膜システムを使い、エピタキシャル成長を行う。
【発明の効果】
【0019】
本発明の製造方法によれば、III−V族チャネルとIV族ソース−ドレインとを有する半導体素子が次の利点がある。(1)エネルギーレベルの密度とドーピング濃度のいずれも不十分という問題が解決される。(2)量子井戸または二次元電子ガスまたは金属酸化物半導体などのスタック構造の形成によってチャネルキャリアが効率的に閉じ込められる。(3)III−V族材料をシリコンゲルマニウムまたはシリコン基板に組み合わせることでコストを削減できる。(4)歪を持つIII−V族チャネルを成長することより、電気的特性をいっそう向上することできる。これは、相対的に小さい格子定数を持つIV族ソース−ドレイン、例えばSiXGe1−X(x=0〜1)ソース−ドレインは、圧縮歪を、相対的に大きい格子定数を持つIII−V族チャネル、例えばGaAsチャネルに印加するとともに、自身には引張り歪を生じて、この圧縮歪は電子移動度を高めて電流を増加することができるためである。
【図面の簡単な説明】
【0020】
【図1】先行技術におけるシャープなソース−ドレインおよび金属ゲートを備えたトランジスタを示す模式的な断面図である。
【図2】先行技術におけるシャープなソース−ドレインおよび金属ゲートを備えたトランジスタを示す模式的な断面図である。
【図3】先行技術におけるシャープなソース−ドレインおよび金属ゲートを備えたトランジスタを示す模式的な断面図である。
【図4】本発明の第1の実施例に係るIII−V族エピタキシャル法より製造した金属酸化物半導体電界効果トランジスタを示す模式的な断面図である。
【図5】本発明の第1の実施例に係るIII−V族エピタキシャル法より製造した金属酸化物半導体電界効果トランジスタを示す模式的な断面図である。
【図6】本発明の第1の実施例に係るIII−V族エピタキシャル法より製造した金属酸化物半導体電界効果トランジスタを示す模式的な断面図である。
【図7】本発明の第1の実施例に係るIII−V族エピタキシャル法より製造した金属酸化物半導体電界効果トランジスタを示す模式的な断面図である。
【図8】本発明の第1の実施例に係るIII−V族エピタキシャル法より製造した金属酸化物半導体電界効果トランジスタを示す模式的な断面図である。
【図9】本発明の第1の実施例に係るIII−V族エピタキシャル法より製造した金属酸化物半導体電界効果トランジスタを示す模式的な断面図である。
【図10】本発明の第1の実施例に係るIII−V族エピタキシャル法より製造した金属酸化物半導体電界効果トランジスタを示す模式的な断面図である。
【図11】本発明の第1の実施例に係るIII−V族エピタキシャル法より製造した金属酸化物半導体電界効果トランジスタを示す模式的な断面図である。
【図12】本発明の第2の実施例に係るIII−V族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す模式的な断面図である。
【図13】本発明の第2の実施例に係るIII−V族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す模式的な断面図である。
【図14】本発明の第2の実施例に係るIII−V族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す模式的な断面図である。
【図15】本発明の第2の実施例に係るIII−V族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す模式的な断面図である。
【図16】本発明の第2の実施例に係るIII−V族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す模式的な断面図である。
【図17】本発明の第2の実施例に係るIII−V族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す模式的な断面図である。
【図18】本発明の第2の実施例に係るIII−V族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す模式的な断面図である。
【図19】本発明の第2の実施例に係るIII−V族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す模式的な断面図である。
【図20】本発明の第3の実施例に係るIII−V族エピタキシャル法により製造した高電子移動度トランジスタを示す模式的な断面図である。
【図21】本発明の第3の実施例に係るIII−V族エピタキシャル法により製造した高電子移動度トランジスタを示す模式的な断面図である。
【図22】本発明の第3の実施例に係るIII−V族エピタキシャル法により製造した高電子移動度トランジスタを示す模式的な断面図である。
【図23】本発明の第3の実施例に係るIII−V族エピタキシャル法により製造した高電子移動度トランジスタを示す模式的な断面図である。
【図24】本発明の第3の実施例に係るIII−V族エピタキシャル法により製造した高電子移動度トランジスタを示す模式的な断面図である。
【図25】本発明の第3の実施例に係るIII−V族エピタキシャル法により製造した高電子移動度トランジスタを示す模式的な断面図である。
【図26】本発明の第3の実施例に係るIII−V族エピタキシャル法により製造した高電子移動度トランジスタを示す模式的な断面図である。
【図27】本発明の第3の実施例に係るIII−V族エピタキシャル法により製造した高電子移動度トランジスタを示す模式的な断面図である。
【図28】本発明の第4の実施例に係るIII−V族エピタキシャル法により製造した金属酸化物半導体-高電子移動度トランジスタを示す模式的な断面図である。
【図29】本発明の第4の実施例に係るIII−V族エピタキシャル法により製造した金属酸化物半導体-高電子移動度トランジスタを示す模式的な断面図である。
【図30】本発明の第4の実施例に係るIII−V族エピタキシャル法により製造した金属酸化物半導体-高電子移動度トランジスタを示す模式的な断面図である。
【図31】本発明の第4の実施例に係るIII−V族エピタキシャル法により製造した金属酸化物半導体-高電子移動度トランジスタを示す模式的な断面図である。
【図32】本発明の第4の実施例に係るIII−V族エピタキシャル法により製造した金属酸化物半導体-高電子移動度トランジスタを示す模式的な断面図である。
【図33】本発明の第4の実施例に係るIII−V族エピタキシャル法により製造した金属酸化物半導体-高電子移動度トランジスタを示す模式的な断面図である。
【図34】本発明の第4の実施例に係るIII−V族エピタキシャル法により製造した金属酸化物半導体-高電子移動度トランジスタを示す模式的な断面図である。
【図35】本発明の第4の実施例に係るIII−V族エピタキシャル法により製造した金属酸化物半導体-高電子移動度トランジスタを示す模式的な断面図である。
【図36】本発明の第5の実施例に係るIV族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す断面図である。
【図37】本発明の第5の実施例に係るIV族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す断面図である。
【図38】本発明の第5の実施例に係るIV族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す断面図である。
【図39】本発明の第5の実施例に係るIV族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す断面図である。
【図40】本発明の第5の実施例に係るIV族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す断面図である。
【図41】本発明の第5の実施例に係るIV族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す断面図である。
【図42】本発明の第5の実施例に係るIV族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す断面図である。
【図43】本発明の第5の実施例に係るIV族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す断面図である。
【図44】本発明の第5の実施例に係るIV族エピタキシャル法により製造した量子井戸電界効果トランジスタを示す断面図である。
【図45】表1に記載された3種類のMOSFETの電気的特性ID−VG、GM−VG、ID−VDをそれぞれ示すグラフである。
【図46】表1に記載された3種類のMOSFETの電気的特性ID−VG、GM−VG、ID−VDをそれぞれ示すグラフである。
【図47】表1に記載された3種類のMOSFETの電気的特性ID−VG、GM−VG、ID−VDをそれぞれ示すグラフである。
【発明を実施するための形態】
【0021】
以下、本発明の実施例について図面を参照しながら詳細に説明する。
(第1の実施例)
【0022】
第1の実施例1ではIII−V族エピタキシャル法を使って金属酸化物半導体電界効果トランジスタ1を製造する。
【0023】
図4に示すように、p型SiXGe1−X(x=0〜1)層104が形成されたp型シリコン基板102を用意する。ここではこれ以降、p型SiXGe1−X層104を有するp型シリコン基板102をSiXGe1−X基板100と呼ぶ。クリーニング後、前記SiXGe1−X基板100上に第1の二酸化シリコン層106を堆積する。
【0024】
図5に示すように、フォトリソグラフィを使ってダミーゲート106a及び残存第1の二酸化シリコン層106bを区画する。前記ダミーゲート106a及び前記残存第1の二酸化シリコン層106bをマスクとして使い、セルフアライン型イオン注入によって前記SiXGe1−X基板100をPドーパントでドープし、n+ソース−ドレイン108を形成する。図6に示すように、第2の二酸化シリコン層110を、表面の全体を覆って堆積する。その後、前記n+ソース−ドレイン108を高温で活性化する。
【0025】
図7に示すように、前記ダミーゲート106a及びその直上の前記第2の二酸化シリコン層110をエッチングによって除去する。
【0026】
図8に示すように、残存する前記第2の二酸化シリコン層110上にエッチングマスクとしてレジストPRを形成し、前記SiXGe1−X基板100を必要な深さまでエッチングして凹陥部124を形成する。
【0027】
図9に示すように、前記レジストPRを除去する。エピタキシャル法によってIII−V族材料で前記凹陥部124に高電子移動度III−V族チャネル層112を形成する。このできた構造上に高誘電率ゲート誘電層114を形成する。
【0028】
図10に示すように、前記n+ソース−ドレイン108上方にある前記第2の二酸化シリコン膜110および前記高誘電率ゲート誘電層114にコンタクトホール116を区画する。
【0029】
図11に示すように、金属化プロセスによってTiNまたはTaNからなるソース−ドレインプラグコンタクト118を前記コンタクトホール116内に形成し、前記高電子移動度III−V族チャネル層112上にTiNまたはTaNからなる金属ゲート120を形成する。最後に、前記シリコン基板102の上述の各膜層が成長されている側と反対側にAlからなる裏面コンタクト122を形成する。
(第2の実施例)
【0030】
第2の実施例ではIII−V族エピタキシャル法を使って量子井戸電界効果トランジスタ(QWFET)2を製造する。
【0031】
図12に示すように、p型SiXGe1−X(x=0〜1)層204が形成されたp型シリコン基板202を用意する。ここではこれ以降、p型SiXGe1−X膜204を有するp型シリコン基板202をSiXGe1−X基板200と呼ぶ。クリーニング後、前記SiXGe1−X基板200上に第1の二酸化シリコン層206を堆積する。
【0032】
図13に示すように、フォトリソグラフィを使ってダミーゲート206a及び残存第1の二酸化シリコン層206bを区画する。前記ダミーゲート206a及び前記残存第1の二酸化シリコン層206bをマスクとして使い、セルフアライン型イオン注入によって前記SiXGe1−X基板200をPドーパントでドープし、n+ソース−ドレイン208を形成する。図14に示すように、第2の二酸化シリコン層210を、表面の全体を覆って堆積する。その後、前記n+ソース−ドレイン208を高温で活性化する。
【0033】
図15に示すように、前記ダミーゲート206a及びその直上の前記第2の二酸化シリコン層210をエッチングによって除去する。
【0034】
図16に示すように、残存する前記第2の二酸化シリコン膜210上にエッチングマスクとしてレジストPRを形成し、前記SiXGe1−X基板200を後述のスタック素子に必要な深さまでエッチングして凹陥部228を形成する。
【0035】
図17に示すように、前記レジストPRを除去する。エピタキシャル法によってIII−V族第1の大エネルギーギャップ閉じ込め層212、III−V族小エネルギーギャップチャネル層214、III−V族第2の大エネルギーギャップ閉じ込め層216をこの順で前記凹陥部228に形成し、III−V族量子井戸構造を有するスタック素子218とする。
【0036】
図18に示すように、前記n+ソース−ドレイン208上方にある前記第2の二酸化シリコン膜210にコンタクトホール220を区画する。
【0037】
図19に示すように、金属化プロセスによってAlからなるソース−ドレインプラグコンタクト222を前記コンタクトホール220内に形成する。III−V族量子井戸構造を有するスタック素子218上にPtまたはTiからなる金属ゲート224を形成する。最後に、前記シリコン基板202の上述の各膜層が成長されている側と反対側にAlからなる裏面コンタクト226を形成する。
(第3の実施例)
【0038】
第3の実施例ではIII−V族エピタキシャル法を使って高電子移動度トランジスタ(HEMT)3を製造する。
【0039】
図20に示すように、p型SiXGe1−X(x=0〜1)層304が形成されたp型シリコン基板302を用意する。ここではこれ以降、p型SiXGe1−X層304を有するp型シリコン基板302をSiXGe1−X基板300と呼ぶ。クリーニング後、前記SiXGe1−X基板300上に第1の二酸化シリコン層306を堆積する。
【0040】
図21に示すように、フォトリソグラフィを使ってダミーゲート306a及び残存第1の二酸化シリコン層306bを区画する。前記ダミーゲート306a及び前記残存第1の二酸化シリコン層306bをマスクとして使い、セルフアライン型イオン注入によって前記SiXGe1−X基板300をPドーパントでドープし、n+ソース−ドレイン308を形成する。図22に示すように、第2の二酸化シリコン層310を、表面の全体を覆って堆積する。その後、前記n+ソース−ドレイン308を高温で活性化する。
【0041】
図23に示すように、前記ダミーゲート306a及びその直上の前記第2の二酸化シリコン層310をエッチングによって除去する。
【0042】
図24に示すように、残存する前記第2の二酸化シリコン層310上にエッチングマスクとしてレジストPRを形成し、前記SiXGe1−X基板300を後述するスタック素子に必要な深さまでエッチングして凹陥部330を形成する。
【0043】
図25に示すように、前記レジストPRを除去する。エピタキシャル法によってIII−V族アンドープ中エネルギーギャップ閉じ込め層312、III−V族アンドープ小エネルギーギャップチャネル層314、III−V族アンドープ大エネルギーギャップスペーサ層316、III−V族n+ドープ大エネルギーギャップ閉じ込め層318をこの順で前記凹陥部330に形成し、III−V族二次元電子ガス構造を有するスタック素子320とする。
【0044】
図26に示すように、前記ソース−ドレイン308上方にある残存する前記第2の二酸化シリコン膜310にコンタクトホール322を区画する。
【0045】
図27に示すように、金属化プロセスによってソース−ドレインプラグコンタクト324を前記コンタクトホール322内に形成する。III−V族二次元電子ガス構造を有するスタック素子320上に金属ゲート326を形成する。最後に、前記シリコン基板302の上述の各膜層が成長されている側と反対側にAlからなる裏面コンタクト328を形成する。
(第4の実施例)
【0046】
第4の実施例ではIII−V族エピタキシャル法を使って金属酸化物半導体-高電子移動度トランジスタ(MOS−HEMT)4を製造する。
【0047】
図28に示すように、SiXGe1−X(x=0〜1)層404が形成されたシリコン基板402を用意する。ここではこれ以降、SiXGe1−X層404を有するシリコン基板402をSiXGe1−X基板400と呼ぶ。クリーニング後、前記SiXGe1−X基板400上に第1の二酸化シリコン層406を堆積する。
【0048】
図29に示すように、フォトリソグラフィを使ってダミーゲート406a及び残存第1の二酸化シリコン層406bを区画する。前記ダミーゲート406a及び前記残存第1の二酸化シリコン膜406bをマスクとして使い、セルフアライン型イオン注入によって前記SiXGe1−X基板400をPドーパントでドープし、n+ソース−ドレイン408を形成する。図30に示すように、第2の二酸化シリコン層410を、表面の全体を覆って堆積する。その後、前記ソース−ドレイン408を高温で活性化する。
【0049】
図31に示すように、前記ダミーゲート406a及びその直上の前記第2の二酸化シリコン層410をエッチングによって除去する。
【0050】
図32に示すように、残存する前記第2の二酸化シリコン層410上にエッチングマスクとしてレジストPRを形成し、前記SiXGe1−X基板400を後述するスタック素子に必要な深さまでエッチングして凹陥部432を形成する。
【0051】
図33に示すように、前記レジストPRを除去する。エピタキシャル法によってIII−V族アンドープ中エネルギーギャップ閉じ込め層412、III−V族アンドープ小エネルギーギャップチャネル層414、III−V族アンドープ大エネルギーギャップスペーサ層416、III−V族n+ドープ大エネルギーギャップ閉じ込め層418をこの順で前記凹陥部432に形成し、III−V族二次元電子ガス構造を有するスタック素子420とする。前記III−V族二次元電子ガス構造を有するスタック素子420上に高誘電率ゲート誘電層422を形成する。
【0052】
図34に示すように、前記n+ソース−ドレイン408上方にある前記第2の二酸化シリコン層410及び高誘電率ゲート誘電層422にコンタクトホール424を区画する。
【0053】
図35に示すように、金属化プロセスによってソース−ドレインプラグコンタクト426を前記コンタクトホール424内に形成する。前記III−V族二次元電子ガス構造を有するスタック素子420上に金属ゲート428を形成する。最後に、前記シリコン基板402の上述の各膜層が成長されている側と反対側にAlからなる裏面コンタクト430を形成する。
(第5の実施例)
【0054】
第5の実施例ではIV族エピタキシャル法を使って量子井戸電界効果トランジスタ5を製造する。
【0055】
GaAsようなのIII−V族基板502を用意する。図36に示すように、前記III−V族基板502を後続のスタック素子に必要な深さまでエッチングして凹陥部524を形成する。
【0056】
図37に示すように、エピタキシャル法によって前記凹陥部524にIII−V族第1の大エネルギーギャップ閉じ込め層504、III−V族小エネルギーギャップチャネル層506、III−V族第2の大エネルギーギャップ閉じ込め層508をこの順で形成してIII−V族量子井戸構造を持つスタック素子510とする。
【0057】
図38に示すように、二酸化シリコン層512を、表面の全体を覆って堆積する。図39に示すように、フォトリソグラフィを使ってダミーゲート512a及び残存二酸化シリコン層512bを区画する。図40に示すように、前記ダミーゲート512a及び前記残存二酸化シリコン膜512b上にエッチングマスクとしてレジストPRを形成し、前記III−V族基板502の露出された部分をエッチングしてソース−ドレイン凹陥部514を形成する。
【0058】
図41と図42に示すように、前記レジストを除去してから選択的ヘテロエピタキシャル法によって前記ソース−ドレイン凹陥部514にIV族SiGe材料516を充填する。前記IV族SiGe材料516は、前記ダミーゲート512a及び前記残存二酸化シリコン膜512bをマスクとして使い、セルフアライン型イオン注入によってN型ドーパントでドープされ、ソース−ドレイン518が形成される。その後、前記ソース−ドレイン518を高温で活性化する。
【0059】
図43に示すように、前記ダミーゲート512aを除去する。図44に示すように、前記III−V族量子井戸構造510上に金属ゲート520を形成する。前記ソース−ドレイン518上にソース−ドレインコンタクト522を形成する。
【0060】
電気的特性のシミュレーション結果
以下、III−V族チャネルとIV族ソース−ドレインとを有する電界効果トランジスタの電気的特性を、ISE−TCADシミュレーションソフトウェアを使って模擬し、本発明の効果を評価する。ここで評価される本発明に係る電界効果トランジスタは、付録に示すように、GaAsチャネルとGeソース−ドレイン構造を備え、GaAsn−MOSFET及び先行技術のSi n−MOSFETと比較するために用いられる。これら3つのFET間の主な違いはソース−ドレインのドーピング濃度である。表1に組成とドーピング条件を示す。
【0061】
【表1】
【0062】
図45〜47のグラフは、表1に記載された3種類のMOSFETの電気の特性ID−VG、GM−VG、ID−VDをそれぞれ示す。ここでシミュレートされたチャネルサイズは100nmである。図45及び図46から分かるように、高キャリア移動度III−V族チャネルを持つMOSFETは駆動電流とコンダクタンスの性質を効率的に向上するために用いることができ、Geソース−ドレインを持つGaAsn−MOSFETはデバイス全体の特性をさらに向上できる。比較の都合の上、図45〜47で現れる表1に記載された3種類のMOSFETの電気的特性を表2にまとめる。
【0063】
【表2】
【0064】
表2から分かるように、本発明に係るGeソース−ドレインを持つGaAsMOSFETは、コンダクタンスGMを、Si MOSFETと比べて130%に、GaAs MOSFETと比べて12%に伸ばす。本発明に係るGeソース−ドレインを持つGaAs MOSFETは、GaAs MOSFETと比べて、駆動電流IDを、リニアゾーンと飽和ゾーンでそれぞれ22%と18%に伸ばす。
【0065】
上述の電界効果トランジスタのシミュレーション結果によると、本発明のIII−V族チャネルとIVソース−ドレインとを持つヘテロ電界効果素子は電気的特性を著しく向上する。また、本発明の提供するエピタキシャル法は、他の種類の電界効果素子、例えば高電子移動度トランジスタにも適用可能である。
【産業上の利用可能性】
【0066】
本発明に係る半導体デバイスは、例えばSiXGe1−X(x=0〜1)最上層またはSi(Ge)基板上において金属酸化物半導体トランジスタ、高電子移動度トランジスタ(HEMT)、または量子井戸トランジスタを形成する論理素子製品に適用することができる。
【0067】
本発明について最良の実施例を参照しながら説明してきたが、以下の特許請求の範囲において定義される本発明の要旨の範囲を逸脱しない限り適宜的な変更や代替を行うことができる。
【符号の説明】
【0068】
1・・・金属酸化物半導体電界効果トランジスタ、2・・・量子井戸電界効果トランジスタ、3・・・高電子移動度トランジスタ、4・・・金属酸化物半導体-高電子移動度トランジスタ、5・・・量子井戸電界効果トランジスタ、10・・・シリコン基板、12・・・深いソース−ドレイン領域、14・・・浅いソース−ドレイン領域、16・・・サイドウォールスペーサ、17・・・サイドウォールスペーサ、20・・・誘電層、24・・・サイドウォールスペーサ、26・・・溝、28・・・エピタキシャル材料、30・・・n型金属層、32・・・高誘電率誘電層、100・・・SiXGe1−X基板、102・・・p型シリコン基板、104・・・p型SiXGe1−X層、106・・・第1の二酸化シリコン層、106a・・・ダミーゲート、106b・・・残存第1の二酸化シリコン層、108・・・n+ソース−ドレイン、110・・・第2の二酸化シリコン層、112・・・高電子移動度III−V族チャネル層、114・・・高誘電率ゲート誘電層、116・・・コンタクトホール、118・・・ソース−ドレインプラグコンタクト、120・・・金属ゲート、122・・・裏面コンタクト、124・・・凹陥部、200・・・SiXGe1−X基板、202・・・p型シリコン基板、204・・・p型SiXGe1−X層、206・・・第1の二酸化シリコン層、206a・・・ダミーゲート、206b・・・残存第1の二酸化シリコン層、208・・・n+ソース−ドレイン、210・・・第2の二酸化シリコン層、212・・・III−V族第1の大エネルギーギャップ閉じ込め層、214・・・III−V族小エネルギーギャップチャネル層、216・・・III−V族第2の大エネルギーギャップ閉じ込め層、218・・・III−V族量子井戸構造を有するスタック素子、220・・・コンタクトホール、222・・・ソース−ドレインプラグコンタクト、224・・・金属ゲート、226・・・裏面コンタクト、228・・・凹陥部、300・・・SiXGe1−X基板、302・・・p型シリコン基板、304・・・p型SiXGe1−X層、306・・・第1の二酸化シリコン層、306a・・・ダミーゲート、306b・・・残存第1の二酸化シリコン層、308・・・n+ソース−ドレイン、310・・・第2の二酸化シリコン層、312・・・III−V族アンドープ中エネルギーギャップ閉じ込め層、314・・・III−V族アンドープ小エネルギーギャップチャネル層、316・・・III−V族アンドープ大エネルギーギャップスペーサ層、318・・・III−V族n+ドープ大エネルギーギャップ閉じ込め層、320・・・III−V族二次元電子ガス構造を有するスタック素子、322・・・コンタクトホール、324・・・ソース−ドレインプラグコンタクト、326・・・金属ゲート、328・・・裏面コンタクト、330・・・凹陥部、400・・・SiXGe1−X基板、402・・・シリコン基板、404・・・SiXGe1−X層、406・・・第1の二酸化シリコン層、406a・・・ダミーゲート、406b・・・残存第1の二酸化シリコン層、408・・・n+ソース−ドレイン、410・・・第2の二酸化シリコン層、412・・・III−V族アンドープ中エネルギーギャップ閉じ込め層、414・・・III−V族アンドープ小エネルギーギャップチャネル層、416・・・III−V族アンドープ大エネルギーギャップスペーサ層、418・・・III−V族n+ドープ大エネルギーギャップ閉じ込め層、420・・・III−V族二次元電子ガス構造を有するスタック素子、422・・・高誘電率ゲート誘電層、424・・・コンタクトホール、426・・・ソース−ドレインプラグコンタクト、428・・・金属ゲート、430・・・裏面コンタクト、432・・・凹陥部、502・・・III−V族基板、504・・・III−V族第1の大エネルギーギャップ閉じ込め層、506・・・III−V族小エネルギーギャップチャネル層、508・・・III−V族第2の大エネルギーギャップ閉じ込め層、510・・・III−V族量子井戸構造を持つスタック素子、512・・・二酸化シリコン層、512a・・・ダミーゲート、512b・・・残存二酸化シリコン層、514・・・ソース−ドレイン凹陥部、516・・・IV族SiGe材料、518・・・ソース−ドレイン、520・・・金属ゲート、522・・・ソース−ドレインコンタクト、524・・・凹陥部、PR・・・レジスト。
【0069】
付録
特許出願:III−V族チャネルとIV族ソース−ドレインとを有する半導体デバイス、及びその製造方法
【0070】
【特許請求の範囲】
【請求項1】
Si基板、Ge基板、上面に成長されたSiXGe1−X(x=0〜1)またはGaN、あるいはシリコンゲルマニウムカーバイドを備えたSi基板、上面に成長されたSiXGe1−X(x=0〜1)またはGaNまたはシリコンゲルマニウムカーバイドを備えたGe基板、及び上面に成長されたSiXGe1−X(x=0〜1)またはGaNまたはシリコンゲルマニウムカーバイドを備えたダイヤモンド基板からなる群から選択される一つの基板と、
前記基板の特定の部分をイオン注入によってドーピングして形成されたソース−ドレインと、
前記ソース−ドレインのペアの間の前記基板に凹陥部を形成し、前記凹陥部をエピタキシャル法によりIII−V族材料で充填することによって前記ソース−ドレインに接続させて形成されたチャネル含有スタック素子と、
前記チャネル含有スタック素子上に形成されたゲートと、を含む、
III−V族チャネルとIV族ソース−ドレインとを有する半導体デバイス。
【請求項2】
前記基板は、結晶面方位が(100)、(110)、または(111)であり、オフカット角は2、4、または6度である、請求項1に記載の半導体デバイス。
【請求項3】
前記ソース−ドレインがドープされたSiXGe1−X(x=0〜1)またはシリコンゲルマニウムカーバイドからなる、請求項1に記載の半導体デバイス。
【請求項4】
前記チャネル含有スタック素子が、金属酸化物半導体構造、量子井戸構造、または二次元電子ガス構造を有し、前記金属酸化物半導体構造が金属膜と、高誘電率誘電層と、III−V族チャネル層とからなり、前記量子井戸構造が大エネルギーギャップ材料層と、チャネルとして機能する小エネルギーギャップ材料層と、大エネルギーギャップ材料層とからなり、前記二次元電子ガス構造が大エネルギーギャップヘビードープ材料層と、大エネルギーギャップアンドープ材料層と、チャネルとして機能する小エネルギーギャップアンドープ材料層と、中エネルギーギャップアンドープ材料層とからなる請求項1に記載の半導体デバイス。
【請求項5】
前記金属酸化物半導体構造が、TaN層と、HfO2層と、InGaAs層とからなる請求項4に記載の半導体デバイス。
【請求項6】
前記金属酸化物半導体構造が、TiN層と、Al2O3層と、InSb層とからなる請求項4に記載の半導体デバイス。
【請求項7】
前記量子井戸構造が、GaAs層と、Ge層と、GaAs層とからなる請求項4に記載の半導体デバイス。
【請求項8】
前記量子井戸構造が、GaAs層と、InGaAs層と、GaAs層とからなる請求項4に記載の半導体デバイス。
【請求項9】
前記二次元電子ガス構造が、N型AlGaAs層と、AlGaAs層と、InGaAs層と、GaAs層とからなる請求項4に記載の半導体デバイス。
【請求項10】
前記二次元電子ガス構造が、N型AlInAs層と、AlInAs層と、InGaAs層と、AlInAs層とからなる請求項4に記載の半導体デバイス。
【請求項11】
前記チャネルの材料が、InN、GaN、AlN、InP、InAs、InSb、GaAs、GaSb、またはこれらの割合が異なる化合物である請求項1に記載の半導体デバイス。
【請求項12】
Si基板、Ge基板、上面に成長されたSiXGe1−X(x=0〜1)またはGaNまたはシリコンゲルマニウムカーバイドを備えたSi基板、上面に成長されたSiXGe1−X(x=0〜1)またはGaNまたはシリコンゲルマニウムカーバイドを備えたGe基板、及び上面に成長されたSiXGe1−X(x=0〜1)またはGaNまたはシリコンゲルマニウムカーバイドを備えたダイヤモンド基板からなる群から選択される一つの基板を用意することと、
前記基板上にダミーゲート材料層を堆積し、フォトリソグラフィで前記ダミーゲート材料層にダミーゲートを区画することと、
前記ダミーゲートをマスクとして使用して前記基板の露出された領域をセルフアライン型イオン注入によってドーピングし、高温で活性化させ、ソース−ドレインを形成することと、
前記ダミーゲートを除去することと、
前記基板の前記ソース−ドレインのペアの間に、後続のエピタキシャル法でチャネル含有スタック素子を形成するために必要な深さを有する凹陥部を、エッチングで形成することと、
前記凹陥部にエピタキシャル法により前記チャネル含有スタック素子を形成することと、
前記チャネル含有スタック素子上にゲートを形成することと、を含む、
III−V族チャネルとIV族ソース−ドレインとを有する半導体デバイスの製造方法。
【請求項13】
前記基板は、結晶面方位が(100)、(110)、または(111)であり、オフカット角は2、4、または6度である請求項12に記載の半導体デバイスの製造方法。
【請求項14】
前記ダミーゲート材料層が、絶縁材料からなる単一層または複数の絶縁材料からなるスタック層である請求項12に記載の半導体デバイスの製造方法。
【請求項15】
前記ダミーゲート材料層の材料が、酸化シリコン、シリコン酸窒化物、アルミニウム酸窒化物、またはハフニウム酸窒化物である請求項14に記載の半導体デバイスの製造方法。
【請求項16】
前記ソース−ドレインが、ドープされたSiXGe1−X(x=0〜1)またはシリコンゲルマニウムカーバイドからなる請求項12に記載の半導体デバイスの製造方法。
【請求項17】
前記チャネル含有スタック素子が、金属酸化物半導体構造、量子井戸構造、または二次元電子ガス構造を有し、前記金属酸化物半導体構造が金属層と、高誘電率誘電層と、III−V族チャネル層とからなり、前記量子井戸構造が、大エネルギーギャップ材料層と、チャネルとして機能する小エネルギーギャップ材料層と、大エネルギーギャップ材料層とからなり、前記二次元電子ガス構造が大エネルギーギャップヘビードープ材料層と、大エネルギーギャップアンドープ材料層と、チャネルとして機能する小エネルギーギャップアンドープ材料層と、中エネルギーギャップアンドープ材料層とからなる請求項12に記載の半導体デバイスの製造方法。
【請求項18】
前記金属酸化物半導体構造が、TaN層と、HfO2層と、InGaAs層とからなる請求項17に記載の半導体デバイスの製造方法。
【請求項19】
前記金属酸化物半導体構造が、TiN層と、Al2O3層と、InSb層とからなる請求項17に記載の半導体デバイスの製造方法。
【請求項20】
前記量子井戸構造が、GaAs層と、Ge層と、GaAs層とからなる請求項17に記載の半導体デバイスの製造方法。
【請求項21】
前記量子井戸構造が、GaAs層と、InGaAs層と、GaAs層とからなる請求項17に記載の半導体デバイスの製造方法。
【請求項22】
前記二次元電子ガス構造が、N型AlGaAs層と、AlGaAs層と、InGaAs層と、GaAs層とからなる請求項17に記載の半導体デバイスの製造方法。
【請求項23】
前記二次元電子ガス構造が、N型AlInAs層と、AlInAs層と、InGaAs層と、AlInAs層とからなる請求項17に記載の半導体デバイスの製造方法。
【請求項24】
前記チャネルの材料が、InN、GaN、AlN、InP、InAs、InSb、GaAs、GaSb、またはこれらの割合が異なる化合物である請求項12に記載の半導体デバイスの製造方法。
【請求項25】
前記エピタキシャル法が、有機金属化学気相堆積(MOCVD)システム、分子ビームエピタキシ(MBE)システム、超高真空化学的気相堆積(UHVCVD)システム、原子層堆積(ALD)システムからなる群から選択される成膜システムを使用する請求項12に記載の半導体デバイスの製造方法。
【請求項26】
III−V族基板または上面にGaNが成長されたSi基板を用意することと、
後続のエピタキシャル法によるチャネル含有スタック素子を形成するために必要な深さを有する凹陥部を前記基板にエッチングで形成することと、
エピタキシャル法により前記凹陥部に前記チャネル含有スタック素子を形成することと、
前記基板上にダミーゲート材料層を堆積し、フォトリソグラフィで前記ダミーゲート材料層にダミーゲートを区画することと、
前記ダミーゲートをマスクとして使用し、前記基板上にソース−ドレイン凹陥部を形成することと、
前記ダミーゲートをマスクとして使用し、選択的ヘテロエピタキシャル法によって前記ソース−ドレイン凹陥部にIV族材料を充填することと、
前記IV族材料をセルフアライン型イオン注入によってドーピングし、高温で活性化させ、ソース−ドレインを形成することと、
前記ダミーゲートを除去することと、
前記チャネル含有スタック素子上にゲートを形成することと、含む、
III−V族チャネルとIV族ソース−ドレインとを有する半導体デバイスの製造方法。
【請求項27】
前記基板は、結晶面方位が(100)、(110)、または(111)であり、オフカット角は2、4、または6度である請求項26に記載の半導体デバイスの製造方法。
【請求項28】
前記ダミーゲート材料層が絶縁材料からなる単一層または複数の絶縁材料からなるスタック層である請求項26に記載の半導体デバイスの製造方法。
【請求項29】
前記ダミーゲート材料層の材料が、酸化シリコン、シリコン酸窒化物、アルミニウム酸窒化物、またはハフニウム酸窒化物である請求項28に記載の半導体デバイスの製造方法。
【請求項30】
前記ソース−ドレインがドープされたSiXGe1−X(x=0〜1)またはシリコンゲルマニウムカーバイドからなる請求項26に記載の半導体デバイスの製造方法。
【請求項31】
前記チャネル含有スタック素子が、金属酸化物半導体構造、量子井戸構造、または二次元電子ガス構造を有し、そのうち前記金属酸化物半導体構造が金属層と、高誘電率誘電層と、III−V族チャネル層とからなり、前記量子井戸構造が、大エネルギーギャップ材料層と、チャネルとして機能する小エネルギーギャップ材料層と、大エネルギーギャップ材料層とからなり、前記二次元電子ガス構造が、大エネルギーギャップヘビードープ材料層と、大エネルギーギャップアンドープ材料層と、チャネルとして機能する小エネルギーギャップアンドープ材料層と、中エネルギーギャップアンドープ材料層とからなる請求項26に記載の半導体デバイスの製造方法。
【請求項32】
前記金属酸化物半導体構造が、TaN層と、HfO2層と、InGaAs層とからなる請求項31に記載の半導体デバイスの製造方法。
【請求項33】
前記金属酸化物半導体構造が、TiN層と、Al2O3層と、InSb層とからなる請求項31に記載の半導体デバイスの製造方法。
【請求項34】
前記量子井戸構造が、GaAs層と、Ge層と、GaAs層とからなる請求項31に記載の半導体デバイスの製造方法。
【請求項35】
前記量子井戸構造が、GaAs層と、InGaAs層と、GaAs層とからなる請求項31に記載の半導体デバイスの製造方法。
【請求項36】
前記二次元電子ガス構造が、N型AlGaAs層と、AlGaAs層と、InGaAs層と、GaAs層とからなる請求項31に記載の半導体デバイスの製造方法。
【請求項37】
前記二次元電子ガス構造が、N型AlInAs層と、AlInAs層と、InGaAs層と、AlInAs層とからなる請求項31に記載の半導体デバイスの製造方法。
【請求項38】
前記チャネルの材料が、InN、GaN、AlN、InP、InAs、InSb、GaAs、GaSb、またはこれらの割合が異なる化合物である請求項26に記載の半導体デバイスの製造方法。
【請求項39】
前記エピタキシャル法が、有機金属気相成長(MOCVD)システム、分子ビームエピタキシ(MBE)システム、超高真空化学的気相堆積(UHVCVD)システム、原子層堆積(ALD)システムからなる群から選択される成薄システムを使用する請求項26に記載の半導体素子の製造方法。
【請求項1】
Si基板、Ge基板、上面に成長されたSiXGe1−X(x=0〜1)またはGaN、あるいはシリコンゲルマニウムカーバイドを備えたSi基板、上面に成長されたSiXGe1−X(x=0〜1)またはGaNまたはシリコンゲルマニウムカーバイドを備えたGe基板、及び上面に成長されたSiXGe1−X(x=0〜1)またはGaNまたはシリコンゲルマニウムカーバイドを備えたダイヤモンド基板からなる群から選択される一つの基板と、
前記基板の特定の部分をイオン注入によってドーピングして形成されたソース−ドレインと、
前記ソース−ドレインのペアの間の前記基板に凹陥部を形成し、前記凹陥部をエピタキシャル法によりIII−V族材料で充填することによって前記ソース−ドレインに接続させて形成されたチャネル含有スタック素子と、
前記チャネル含有スタック素子上に形成されたゲートと、を含む、
III−V族チャネルとIV族ソース−ドレインとを有する半導体デバイス。
【請求項2】
前記基板は、結晶面方位が(100)、(110)、または(111)であり、オフカット角は2、4、または6度である、請求項1に記載の半導体デバイス。
【請求項3】
前記ソース−ドレインがドープされたSiXGe1−X(x=0〜1)またはシリコンゲルマニウムカーバイドからなる、請求項1に記載の半導体デバイス。
【請求項4】
前記チャネル含有スタック素子が、金属酸化物半導体構造、量子井戸構造、または二次元電子ガス構造を有し、前記金属酸化物半導体構造が金属膜と、高誘電率誘電層と、III−V族チャネル層とからなり、前記量子井戸構造が大エネルギーギャップ材料層と、チャネルとして機能する小エネルギーギャップ材料層と、大エネルギーギャップ材料層とからなり、前記二次元電子ガス構造が大エネルギーギャップヘビードープ材料層と、大エネルギーギャップアンドープ材料層と、チャネルとして機能する小エネルギーギャップアンドープ材料層と、中エネルギーギャップアンドープ材料層とからなる請求項1に記載の半導体デバイス。
【請求項5】
前記金属酸化物半導体構造が、TaN層と、HfO2層と、InGaAs層とからなる請求項4に記載の半導体デバイス。
【請求項6】
前記金属酸化物半導体構造が、TiN層と、Al2O3層と、InSb層とからなる請求項4に記載の半導体デバイス。
【請求項7】
前記量子井戸構造が、GaAs層と、Ge層と、GaAs層とからなる請求項4に記載の半導体デバイス。
【請求項8】
前記量子井戸構造が、GaAs層と、InGaAs層と、GaAs層とからなる請求項4に記載の半導体デバイス。
【請求項9】
前記二次元電子ガス構造が、N型AlGaAs層と、AlGaAs層と、InGaAs層と、GaAs層とからなる請求項4に記載の半導体デバイス。
【請求項10】
前記二次元電子ガス構造が、N型AlInAs層と、AlInAs層と、InGaAs層と、AlInAs層とからなる請求項4に記載の半導体デバイス。
【請求項11】
前記チャネルの材料が、InN、GaN、AlN、InP、InAs、InSb、GaAs、GaSb、またはこれらの割合が異なる化合物である請求項1に記載の半導体デバイス。
【請求項12】
Si基板、Ge基板、上面に成長されたSiXGe1−X(x=0〜1)またはGaNまたはシリコンゲルマニウムカーバイドを備えたSi基板、上面に成長されたSiXGe1−X(x=0〜1)またはGaNまたはシリコンゲルマニウムカーバイドを備えたGe基板、及び上面に成長されたSiXGe1−X(x=0〜1)またはGaNまたはシリコンゲルマニウムカーバイドを備えたダイヤモンド基板からなる群から選択される一つの基板を用意することと、
前記基板上にダミーゲート材料層を堆積し、フォトリソグラフィで前記ダミーゲート材料層にダミーゲートを区画することと、
前記ダミーゲートをマスクとして使用して前記基板の露出された領域をセルフアライン型イオン注入によってドーピングし、高温で活性化させ、ソース−ドレインを形成することと、
前記ダミーゲートを除去することと、
前記基板の前記ソース−ドレインのペアの間に、後続のエピタキシャル法でチャネル含有スタック素子を形成するために必要な深さを有する凹陥部を、エッチングで形成することと、
前記凹陥部にエピタキシャル法により前記チャネル含有スタック素子を形成することと、
前記チャネル含有スタック素子上にゲートを形成することと、を含む、
III−V族チャネルとIV族ソース−ドレインとを有する半導体デバイスの製造方法。
【請求項13】
前記基板は、結晶面方位が(100)、(110)、または(111)であり、オフカット角は2、4、または6度である請求項12に記載の半導体デバイスの製造方法。
【請求項14】
前記ダミーゲート材料層が、絶縁材料からなる単一層または複数の絶縁材料からなるスタック層である請求項12に記載の半導体デバイスの製造方法。
【請求項15】
前記ダミーゲート材料層の材料が、酸化シリコン、シリコン酸窒化物、アルミニウム酸窒化物、またはハフニウム酸窒化物である請求項14に記載の半導体デバイスの製造方法。
【請求項16】
前記ソース−ドレインが、ドープされたSiXGe1−X(x=0〜1)またはシリコンゲルマニウムカーバイドからなる請求項12に記載の半導体デバイスの製造方法。
【請求項17】
前記チャネル含有スタック素子が、金属酸化物半導体構造、量子井戸構造、または二次元電子ガス構造を有し、前記金属酸化物半導体構造が金属層と、高誘電率誘電層と、III−V族チャネル層とからなり、前記量子井戸構造が、大エネルギーギャップ材料層と、チャネルとして機能する小エネルギーギャップ材料層と、大エネルギーギャップ材料層とからなり、前記二次元電子ガス構造が大エネルギーギャップヘビードープ材料層と、大エネルギーギャップアンドープ材料層と、チャネルとして機能する小エネルギーギャップアンドープ材料層と、中エネルギーギャップアンドープ材料層とからなる請求項12に記載の半導体デバイスの製造方法。
【請求項18】
前記金属酸化物半導体構造が、TaN層と、HfO2層と、InGaAs層とからなる請求項17に記載の半導体デバイスの製造方法。
【請求項19】
前記金属酸化物半導体構造が、TiN層と、Al2O3層と、InSb層とからなる請求項17に記載の半導体デバイスの製造方法。
【請求項20】
前記量子井戸構造が、GaAs層と、Ge層と、GaAs層とからなる請求項17に記載の半導体デバイスの製造方法。
【請求項21】
前記量子井戸構造が、GaAs層と、InGaAs層と、GaAs層とからなる請求項17に記載の半導体デバイスの製造方法。
【請求項22】
前記二次元電子ガス構造が、N型AlGaAs層と、AlGaAs層と、InGaAs層と、GaAs層とからなる請求項17に記載の半導体デバイスの製造方法。
【請求項23】
前記二次元電子ガス構造が、N型AlInAs層と、AlInAs層と、InGaAs層と、AlInAs層とからなる請求項17に記載の半導体デバイスの製造方法。
【請求項24】
前記チャネルの材料が、InN、GaN、AlN、InP、InAs、InSb、GaAs、GaSb、またはこれらの割合が異なる化合物である請求項12に記載の半導体デバイスの製造方法。
【請求項25】
前記エピタキシャル法が、有機金属化学気相堆積(MOCVD)システム、分子ビームエピタキシ(MBE)システム、超高真空化学的気相堆積(UHVCVD)システム、原子層堆積(ALD)システムからなる群から選択される成膜システムを使用する請求項12に記載の半導体デバイスの製造方法。
【請求項26】
III−V族基板または上面にGaNが成長されたSi基板を用意することと、
後続のエピタキシャル法によるチャネル含有スタック素子を形成するために必要な深さを有する凹陥部を前記基板にエッチングで形成することと、
エピタキシャル法により前記凹陥部に前記チャネル含有スタック素子を形成することと、
前記基板上にダミーゲート材料層を堆積し、フォトリソグラフィで前記ダミーゲート材料層にダミーゲートを区画することと、
前記ダミーゲートをマスクとして使用し、前記基板上にソース−ドレイン凹陥部を形成することと、
前記ダミーゲートをマスクとして使用し、選択的ヘテロエピタキシャル法によって前記ソース−ドレイン凹陥部にIV族材料を充填することと、
前記IV族材料をセルフアライン型イオン注入によってドーピングし、高温で活性化させ、ソース−ドレインを形成することと、
前記ダミーゲートを除去することと、
前記チャネル含有スタック素子上にゲートを形成することと、含む、
III−V族チャネルとIV族ソース−ドレインとを有する半導体デバイスの製造方法。
【請求項27】
前記基板は、結晶面方位が(100)、(110)、または(111)であり、オフカット角は2、4、または6度である請求項26に記載の半導体デバイスの製造方法。
【請求項28】
前記ダミーゲート材料層が絶縁材料からなる単一層または複数の絶縁材料からなるスタック層である請求項26に記載の半導体デバイスの製造方法。
【請求項29】
前記ダミーゲート材料層の材料が、酸化シリコン、シリコン酸窒化物、アルミニウム酸窒化物、またはハフニウム酸窒化物である請求項28に記載の半導体デバイスの製造方法。
【請求項30】
前記ソース−ドレインがドープされたSiXGe1−X(x=0〜1)またはシリコンゲルマニウムカーバイドからなる請求項26に記載の半導体デバイスの製造方法。
【請求項31】
前記チャネル含有スタック素子が、金属酸化物半導体構造、量子井戸構造、または二次元電子ガス構造を有し、そのうち前記金属酸化物半導体構造が金属層と、高誘電率誘電層と、III−V族チャネル層とからなり、前記量子井戸構造が、大エネルギーギャップ材料層と、チャネルとして機能する小エネルギーギャップ材料層と、大エネルギーギャップ材料層とからなり、前記二次元電子ガス構造が、大エネルギーギャップヘビードープ材料層と、大エネルギーギャップアンドープ材料層と、チャネルとして機能する小エネルギーギャップアンドープ材料層と、中エネルギーギャップアンドープ材料層とからなる請求項26に記載の半導体デバイスの製造方法。
【請求項32】
前記金属酸化物半導体構造が、TaN層と、HfO2層と、InGaAs層とからなる請求項31に記載の半導体デバイスの製造方法。
【請求項33】
前記金属酸化物半導体構造が、TiN層と、Al2O3層と、InSb層とからなる請求項31に記載の半導体デバイスの製造方法。
【請求項34】
前記量子井戸構造が、GaAs層と、Ge層と、GaAs層とからなる請求項31に記載の半導体デバイスの製造方法。
【請求項35】
前記量子井戸構造が、GaAs層と、InGaAs層と、GaAs層とからなる請求項31に記載の半導体デバイスの製造方法。
【請求項36】
前記二次元電子ガス構造が、N型AlGaAs層と、AlGaAs層と、InGaAs層と、GaAs層とからなる請求項31に記載の半導体デバイスの製造方法。
【請求項37】
前記二次元電子ガス構造が、N型AlInAs層と、AlInAs層と、InGaAs層と、AlInAs層とからなる請求項31に記載の半導体デバイスの製造方法。
【請求項38】
前記チャネルの材料が、InN、GaN、AlN、InP、InAs、InSb、GaAs、GaSb、またはこれらの割合が異なる化合物である請求項26に記載の半導体デバイスの製造方法。
【請求項39】
前記エピタキシャル法が、有機金属気相成長(MOCVD)システム、分子ビームエピタキシ(MBE)システム、超高真空化学的気相堆積(UHVCVD)システム、原子層堆積(ALD)システムからなる群から選択される成薄システムを使用する請求項26に記載の半導体素子の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【公開番号】特開2011−114336(P2011−114336A)
【公開日】平成23年6月9日(2011.6.9)
【国際特許分類】
【外国語出願】
【出願番号】特願2010−87962(P2010−87962)
【出願日】平成22年4月6日(2010.4.6)
【新規性喪失の例外の表示】特許法第30条第1項適用申請有り ▲1▼発行者名 ザ エレクトロケミカル ソサイエティー ▲2▼刊行物名、巻数、号数 ジャーナル オブ ザ エレクトロケミカル ソサイエティー, 157(1) ▲3▼発行日 2009年11月3日
【出願人】(598139748)國立交通大學 (92)
【Fターム(参考)】
【公開日】平成23年6月9日(2011.6.9)
【国際特許分類】
【出願番号】特願2010−87962(P2010−87962)
【出願日】平成22年4月6日(2010.4.6)
【新規性喪失の例外の表示】特許法第30条第1項適用申請有り ▲1▼発行者名 ザ エレクトロケミカル ソサイエティー ▲2▼刊行物名、巻数、号数 ジャーナル オブ ザ エレクトロケミカル ソサイエティー, 157(1) ▲3▼発行日 2009年11月3日
【出願人】(598139748)國立交通大學 (92)
【Fターム(参考)】
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